KR102284754B1 - 박막 트랜지스터 어레이 기판, 및 이를 포함하는 유기 발광 표시 장치 - Google Patents

박막 트랜지스터 어레이 기판, 및 이를 포함하는 유기 발광 표시 장치 Download PDF

Info

Publication number
KR102284754B1
KR102284754B1 KR1020140146421A KR20140146421A KR102284754B1 KR 102284754 B1 KR102284754 B1 KR 102284754B1 KR 1020140146421 A KR1020140146421 A KR 1020140146421A KR 20140146421 A KR20140146421 A KR 20140146421A KR 102284754 B1 KR102284754 B1 KR 102284754B1
Authority
KR
South Korea
Prior art keywords
interlayer insulating
electrode
insulating layer
thin film
film transistor
Prior art date
Application number
KR1020140146421A
Other languages
English (en)
Other versions
KR20160049381A (ko
Inventor
양용호
김득종
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020140146421A priority Critical patent/KR102284754B1/ko
Priority to US14/695,326 priority patent/US9620534B2/en
Priority to CN201510701178.3A priority patent/CN105552083B/zh
Publication of KR20160049381A publication Critical patent/KR20160049381A/ko
Application granted granted Critical
Publication of KR102284754B1 publication Critical patent/KR102284754B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/125—Active-matrix OLED [AMOLED] displays including organic TFTs [OTFT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

다양한 실시예들에 의해서 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치를 개시한다. 일 실시예에 따른 박막 트랜지스터 어레이 기판은 기판 상에 구비된 구동 박막 트랜지스터; 상기 구동 박막 트랜지스터의 구동 게이트 전극과 연결되는 제1 전극, 상기 제1 전극의 상부에 구비되며 상기 제1 전극과 절연되는 제2 전극을 포함하는 스토리지 캐패시터; 상기 구동 게이트 전극과 동일층에 배치되는 제1 배선; 상기 제1 배선의 상부에 구비되어 상기 제1 배선과 절연되면서 적어도 일부분 중첩되는 제2 배선; 상기 제1 전극 및 상기 제1 배선을 덮는 제1 층간 절연막; 및 상기 제1 층간 절연막 상에 배치되며, 제1 층간 절연막의 일부를 노출하는 개구부를 포함하는 제2 층간 절연막;을 포함하며, 상기 제2 전극은 상기 개구부에 배치된다.

Description

박막 트랜지스터 어레이 기판, 및 이를 포함하는 유기 발광 표시 장치{Thin film transistor array substrate and organic light-emitting display including the same}
본 발명의 실시예들은 박막 트랜지스터 어레이 기판, 및 이를 포함하는 유기 발광 표시 장치에 관한 것이다.
유기 발광 표시 장치는 정공 주입 전극과 전자 주입 전극 그리고 이들 사이에 형성되어 있는 유기 발광층을 포함하는 유기 발광 소자를 구비하며, 정공 주입 전극에서 주입되는 정공과 전자 주입 전극에서 주입되는 전자가 유기 발광층에서 결합하여 생성된 엑시톤(exciton)이 여기 상태(exited state)로부터 기저 상태(ground state)로 떨어지면서 빛을 발생시키는 자발광형 표시 장치이다.
자발광형 표시장치인 유기 발광 표시 장치는 별도의 광원이 불필요하므로 저전압으로 구동이 가능하고 경량의 박형으로 구성할 수 있으며, 넓은 시야각, 높은 콘트라스트(contrast) 및 빠른 응답 속도 등의 고품위 특성으로 인해 차세대 표시 장치로 주목받고 있다.
본 발명의 실시예들은 기생 캐패시턴스를 줄일 수 있는 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치를 제공하고자 한다.
일 측면에 따른 박막 트랜지스터 어레이 기판은, 기판 상에 구비된 구동 박막 트랜지스터; 상기 구동 박막 트랜지스터의 구동 게이트 전극과 연결되는 제1 전극, 상기 제1 전극의 상부에 구비되며 상기 제1 전극과 절연되는 제2 전극을 포함하는 스토리지 캐패시터; 상기 구동 게이트 전극과 동일층에 배치되는 제1 배선; 상기 제1 전극 및 상기 제1 배선을 덮는 제1 층간 절연막; 및 상기 제1 층간 절연막 상에 배치되며, 제1 층간 절연막의 일부를 노출하는 개구부를 포함하는 제2 층간 절연막; 및 상기 제2 층간 절연막 상에 배치되며, 상기 제1 배선과 적어도 일부분 중첩되는 제2 배선;을 포함하며, 상기 제2 전극은 상기 개구부에 배치된다.
상기 제2 층간 절연막의 두께는 상기 제1 층간 절연막의 두께보다 클 수 있다.
상기 제2 층간 절연막의 두께는 상기 제1 층간 절연막의 두께보다 약 2배 내지 5배 클 수 있다.
상기 제2 층간 절연막의 유전율은 상기 제1 층간 절연막의 유전율보다 낮을 수 있다.
상기 제1 층간 절연막은 무기물로 이루어지며, 상기 제2 층간 절연막은 유기물로 이루어질 수 있다.
상기 구동 게이트 전극과 상기 제1전극은 동일한 층에 일체(一體)로 구비될 수 있다.
상기 구동 박막 트랜지스터는 상기 구동 게이트 전극의 하부에 구비되며 제1 게이트 절연막으로 절연되는 구동 반도체층;을 더 포함하며, 상기 구동 반도체층은 굴곡되어 형성될 수 있다.
상기 제2 배선은 상기 구동 박막 트랜지스터에 전압을 공급하는 구동 전압선이며, 상기 제2 배선은 상기 제2 전극으로부터 연장될 수 있다.
일 측면에 따른 박막 트랜지스터 어레이 기판은, 기판 상에 구비된 구동 박막 트랜지스터 및 스위칭 박막 트랜지스터; 상기 구동 박막 트랜지스터의 구동 게이트 전극과 연결되는 제1 전극, 상기 제1 전극의 상부에 구비되며 상기 제1 전극과 절연되는 제2 전극을 포함하는 스토리지 캐패시터; 상기 제1 전극과 상기 스위칭 박막 트랜지스터의 스위칭 게이트 전극을 덮는 제1 층간 절연막; 및 상기 제1 층간 절연막 상에 배치되며, 상기 제1 층간 절연막의 일부를 노출하는 개구부를 포함하는 제2 층간 절연막;을 포함하며, 상기 제2 전극은 상기 개구부에 배치된다.
상기 제2 층간 절연막의 두께는 상기 제1 층간 절연막의 두께보다 클 수 있다.
상기 제1 층간 절연막은 무기물로 이루어지며, 상기 제2 층간 절연막은 유기물로 이루어질 수 있다.
상기 구동 박막 트랜지스터와 상기 스토리지 캐패시터는 적어도 일부가 중첩되어 배치될 수 있다.
상기 구동 게이트 전극과 동일한 층에 배치되는 제1 배선; 및 기 제2 층간 절연막 상에 상기 제1 배선과 적어도 일부 중첩되는 제2 배선;을 더 포함할 수 있다.
상기 제2 층간 절연막 상의 상기 스위칭 박막 트랜지스터와 연결되는 컨택 메탈;을 더 포함할 수 있다.
상기 구동 박막 트랜지스터 및 상기 스위칭 박막 트랜지스터의 구동을 위한 드라이버 IC와 연결되는 적어도 하나의 패드를 포함하는 패드 영역; 및 기 패드 영역과 상기 구동 박막 트랜지스터 사이에 밀봉재가 배치될 수 있는 밀봉 영역;을 더 포함하며, 상기 밀봉 영역에는 제2 층간 절연막이 비존재할 수 있다.
일 측면에 따른 유기 발광 표시 장치는 복수의 화소를 포함하는 표시 영역과 상기 표시 영역의 주변에 배치된 비표시 영역을 포함하며, 각 화소는, 기판 상에 구비된 구동 박막 트랜지스터; 상기 구동 박막 트랜지스터의 구동 게이트 전극과 연결되는 제1 전극, 상기 제1 전극의 상부에 구비되며 상기 제1 전극과 절연되는 제2 전극을 포함하는 스토리지 캐패시터; 상기 구동 게이트 전극과 동일층에 배치되는 제1 배선; 상기 제1 전극 및 상기 제1 배선을 덮는 제1 층간 절연막; 상기 제1 층간 절연막 상에 배치되며, 제1 층간 절연막의 일부를 노출하는 개구부를 포함하는 제2 층간 절연막; 및 상기 제2 층간 절연막 상에 배치되며, 상기 제1 배선과 적어도 일부분 중첩되는 제2 배선;을 포함하며, 상기 제2 전극은 상기 개구부에 배치된다.
상기 제2 층간 절연막의 두께는 상기 제1 층간 절연막의 두께보다 클 수 있다.
상기 제1 층간 절연막은 무기물로 이루어지고, 상기 제2 층간 절연막은 유기물로 이루어질 수 있다.
상기 기판에 대향하여 배치되는 밀봉 기판; 및 상기 기판과 밀봉 기판을 합착하는 것으로 상기 표시 영역을 둘러싸며 배치되는 밀봉재;를 더 포함하며, 상기 밀봉재는 상기 제1 층간 절연막과 직접 접촉하여 배치될 수 있다.
상기 표시 영역에는 화소 전극, 유기 발광층을 포함하는 중간층, 및 대향 전극을 포함하는 유기 발광 소자; 및 상기 기판과 상기 대향 기판의 간격을 일정하게 유지하는 스페이서;를 더 포함할 수 있다.
상기 비표시 영역에 배치되어 상기 복수의 화소를 구동하기 위한 구동을 위한 드라이버 IC와 연결되는 적어도 하나의 패드를 포함하는 패드 영역;을 더 포함할 수 있다.
상기 각 화소는 스위칭 트랜지스터;를 더 포함하며, 상기 스위칭 트랜지스터의 게이트 전극 상부에는 제1 층간 절연막 및 제2 층간 절연막이 적층되어 배치될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따르는 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치는 기생 캐패시턴스를 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 하나의 화소의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판을 나타낸 개략적인 평면도이다.
도 4는 도 3의 A-A'선 및 B-B'선을 따라 자른 단면도이다.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도이다.
도 6a 내지 도 6d는 본 발명의 실시예들에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 순차적으로 나타낸 단면도이다.
도 7은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 개략적인 평면도이다.
도 8은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 개략적인 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용된다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 "위"에 또는 "상"에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1000)를 개략적으로 나타낸 블록도이다.
본 발명의 일 실시예에 의한 유기 발광 표시 장치(1000)는 복수의 화소(1)를 포함하는 표시부(10), 주사 구동부(20), 데이터 구동부(30), 발광 제어 구동부(40), 및 제어부(50)를 포함한다.
표시부(10)는 복수의 주사선(SL1 내지 SLn+1), 복수의 데이터선(DL1 내지 DLm), 및 복수의 발광 제어선(EL1 내지 ELn)의 교차부에 위치되어, 대략 행렬 형태로 배열된 복수의 화소(1)를 포함한다. 복수의 주사선(SL1 내지 SLn+1) 및 복수의 발광 제어선(EL1 내지 ELn)은 행 방향인 제2방향으로 연장되고, 복수의 데이터선(DL1 내지 DLm) 및 구동 전압선(ELVDDL)은 열 방향인 제1방향으로 연장되어 있다. 하나의 화소 라인에서 복수의 주사선(SL1 내지 SLn+1)의 n 값은 복수의 발광 제어선(EL1 내지 ELn)의 n 값과 상이할 수 있다.
각 화소(1)는 표시부(10)에 전달되는 복수의 주사선(SL1 내지 SLn+1) 중 세 개의 주사선에 연결되어 있다. 주사 구동부(20)는 복수의 주사선(SL1 내지 SLn+1)을 통해 각 화소(1)에 세 개의 주사 신호를 생성하여 전달한다. 즉, 주사 구동부(20)는 제1주사선(SL2~SLn), 제2주사선(SL1~SLn-1) 또는 제3주사선(SL3~ SLn+1)으로 주사 신호를 순차적으로 공급한다.
초기화 전압선(IL)은 외부의 전원 공급원(VINT)으로부터 표시부(10) 초기화 전압을 인가받을 수 있다.
또한, 각 화소(1)는 표시부(10)에 연결되는 복수의 데이터선(DL1 내지 DLm) 중 하나의 데이터선, 표시부(10)에 연결되는 복수의 발광 제어선(EL1 내지 ELn) 중 하나의 발광 제어선에 연결되어 있다.
데이터 구동부(30)는 복수의 데이터선(DL1 내지 DLm)을 통해 각 화소(1)에 데이터 신호를 전달한다. 데이터 신호는 제1주사선(SL2~SLn)으로 주사 신호가 공급될 때마다 주사 신호에 의해 선택된 화소(1)로 공급된다.
발광 제어 구동부(40)는 복수의 발광 제어선(EL1 내지 ELn)을 통해 각 화소에 발광 제어 신호를 생성하여 전달한다. 발광 제어 신호는 화소(1)의 발광 시간을 제어한다. 발광 제어 구동부(40)는 화소(1)의 내부 구조에 따라 생략될 수도 있다.
제어부(50)는 외부에서 전달되는 복수의 영상 신호(R, G, B)를 복수의 영상 데이터 신호(DR, DG, DB)로 변경하여 데이터 구동부(30)에 전달한다. 또한 제어부(50)는 수직동기신호(Vsync), 수평동기신호(Hsync), 및 클럭신호(MCLK)를 전달받아 상기 주사 구동부(20), 데이터 구동부(30), 및 발광 제어 구동부(40)의 구동을 제어하기 위한 제어 신호를 생성하여 각각에 전달한다. 즉, 제어부(50)는 주사 구동부(20)를 제어하는 주사 구동 제어 신호(SCS), 데이터 구동부(30)를 제어하는 데이터 구동 제어 신호(DCS), 및 발광 제어 구동부(40)를 제어하는 발광 구동 제어 신호(ECS)를 각각 생성하여 전달한다.
복수의 화소(1) 각각은 외부의 제1전원전압(ELVDD) 및 제2전원전압(ELVSS)을 공급받는다. 제1전원전압(ELVDD)은 소정의 하이 레벨 전압일 수 있고, 제2전원전압(ELVSS)은 상기 제1전원전압(ELVDD)보다 낮은 전압이거나 접지 전압일 수 있다. 제1전원전압(ELVDD)은 구동 전압선(ELVDDL)을 통해 각 화소(1)로 공급된다.
복수의 화소(1) 각각은 복수의 데이터선(DL1 내지 DLm)을 통해 전달된 데이터 신호에 따라 발광 소자로 공급되는 구동 전류에 의해 소정 휘도의 빛을 발광한다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1000)의 하나의 화소(1)의 등가 회로도이다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치(1000)의 하나의 화소(1)는 복수의 박막 트랜지스터(T1 내지 T7) 및 적어도 하나의 스토리지 캐패시터(storage capacitor, Cst)를 포함하는 화소 회로(2)를 포함한다. 그리고 화소(1)는 화소 회로(2)를 통해 구동 전류를 전달받아 발광하는 유기 발광 소자(organic light emitting diode, OLED)를 포함할 수 있다.
복수의 박막 트랜지스터는 구동 박막 트랜지스터(T1), 데이터 전달 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 제1초기화 박막 트랜지스터(T4), 제1발광 제어 박막 트랜지스터(T5), 제2발광 제어 박막 트랜지스터(T6) 및 제2초기화 박막 트랜지스터(T7)를 포함한다.
화소(1)는 데이터 전달 박막 트랜지스터(T2) 및 보상 박막 트랜지스터(T3)에 제1주사 신호(Sn)를 전달하는 제1주사선(14), 제1초기화 박막 트랜지스터(T4)에 제2주사 신호(Sn-1)를 전달하는 제2주사선(24), 제2초기화 박막 트랜지스터(T7)에 제3주사신호(Sn+1)를 전달하는 제3주사선(34), 제1발광 제어 박막 트랜지스터(T5) 및 제2발광 제어 박막 트랜지스터(T6)에 발광 제어 신호(En)를 전달하는 발광 제어선(15), 데이터 신호(Dm)를 전달하는 데이터선(16), 제1전원전압(ELVDD)을 전달하는 구동 전압선(26), 구동 박막 트랜지스터(T1)를 초기화하는 초기화 전압(VINT)을 전달하는 초기화 전압선(22)을 포함한다.
구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)은 스토리지 캐패시터(Cst)의 제1 전극(C1)과 연결되어 있다. 구동 박막 트랜지스터(T1)의 구동 소스 전극(S1)은 제1발광 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(26)과 연결되어 있다. 구동 박막 트랜지스터(T1)의 구동 드레인 전극(D1)은 제2발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 화소(anode) 전극과 전기적으로 연결되어 있다. 구동 박막 트랜지스터(T1)는 데이터 전달 박막 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기 발광 소자(OLED)에 구동 전류(Id)를 공급한다.
데이터 전달 박막 트랜지스터(T2)의 데이터 전달 게이트 전극(G2)은 제1주사선(14)과 연결되어 있다. 데이터 전달 박막 트랜지스터(T2)의 데이터 전달 소스 전극(S2)은 데이터선(16)과 연결되어 있다. 데이터 전달 박막 트랜지스터(T2)의 데이터 전달 드레인 전극(D2)은 구동 박막 트랜지스터(T1)의 구동 소스 전극(S1)과 연결되어 있으면서 제1발광 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(26)과 연결되어 있다. 이러한 데이터 전달 박막 트랜지스터(T2)는 제1주사선(14)을 통해 전달받은 제1주사 신호(Sn)에 따라 턴 온되어 데이터선(16)으로 전달된 데이터 신호(Dm)를 구동 박막 트랜지스터(T1)의 구동 소스 전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막 트랜지스터(T3)의 보상 게이트 전극(G3)은 제1주사선(14)에 연결되어 있다. 보상 박막 트랜지스터(T3)의 보상 소스 전극(S3)은 구동 박막 트랜지스터(T1)의 구동 드레인 전극(D1)과 연결되어 있으면서 제2발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드(anode) 전극과 연결되어 있다. 보상 박막 트랜지스터(T3)의 보상 드레인 전극(D3)은 스토리지 캐패시터(Cst)의 제1 전극(C1), 제1초기화 박막 트랜지스터(T4)의 제1초기화 소스 전극(S4) 및 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)과 함께 연결되어 있다. 보상 박막 트랜지스터(T3)는 제1주사선(14)을 통해 전달받은 제1주사 신호(Sn)에 따라 턴 온(turn on)되어 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)과 구동 드레인 전극(D1)을 서로 연결하여 구동 박막 트랜지스터(T1)를 다이오드 연결(diode-connection)시킨다.
제1초기화 박막 트랜지스터(T4)의 제1초기화 게이트 전극(G4)은 제2주사선(24)과 연결되어 있다. 제1초기화 박막 트랜지스터(T4)의 제1초기화 드레인 전극(D4)은 초기화 전압선(22)과 연결되어 있다. 제1초기화 박막 트랜지스터(T4)의 제1초기화 소스 전극(S4)은 스토리지 캐패시터(Cst)의 제1 전극(C1), 보상 박막 트랜지스터(T3)의 보상 드레인 전극(D3) 및 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)과 함께 연결되어 있다. 제1초기화 박막 트랜지스터(T4)는 제2주사선(24)을 통해 전달받은 제2주사 신호(Sn-1)에 따라 턴 온되어 초기화 전압(VINT)을 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)에 전달하여 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)의 전압을 초기화시키는 초기화 동작을 수행한다.
제1발광 제어 박막 트랜지스터(T5)의 제1발광 제어 게이트 전극(G5)은 발광 제어선(15)과 연결되어 있다. 제1발광 제어 박막 트랜지스터(T5)의 제1발광 소스 전극(S5)은 구동 전압선(26)과 연결되어 있다. 제1발광 제어 박막 트랜지스터(T5)의 제1발광 드레인 전극(D5)은 구동 박막 트랜지스터(T1)의 구동 소스 전극(S1) 및 데이터 전달 박막 트랜지스터(T2)의 데이터 전달 드레인 전극(D2)과 연결되어 있다.
제2발광 제어 박막 트랜지스터(T6)의 제2발광 제어 게이트 전극(G6)은 발광 제어선(15)과 연결되어 있다. 제2발광 제어 박막 트랜지스터(T6)의 제2발광 소스 전극(S6)은 구동 박막 트랜지스터(T1)의 구동 드레인 전극(D1) 및 보상 박막 트랜지스터(T3)의 보상 소스 전극(S3)과 연결되어 있다. 제2발광 제어 박막 트랜지스터(T6)의 제2발광 제어 드레인 전극(D6)은 유기 발광 소자(OLED)의 애노드(anode) 전극과 전기적으로 연결되어 있다. 제1발광 제어 박막 트랜지스터(T5) 및 제2발광 제어 박막 트랜지스터(T6)는 발광 제어선(15)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온되어 제1전원전압(ELVDD)이 유기 발광 소자(OLED)에 전달되어 유기 발광 소자(OLED)에 구동 전류(Id)가 흐르게 된다.
제2초기화 박막 트랜지스터(T7)의 제2초기화 게이트 전극(G7)은 제3주사선(34)에 연결되어 있다. 제2초기화 박막 트랜지스터(T7)의 제2초기화 소스 전극(S7)은 유기 발광 소자(OLED)의 애노드(anode) 전극과 연결되어 있다. 제2초기화 박막 트랜지스터(T7)의 제2초기화 드레인 전극(D7)은 초기화 전압선(22)과 연결되어 있다. 제2초기화 박막 트랜지스터(T7)는 제3주사선(34)을 통해 전달받은 제3주사신호(Sn+1)에 따라 턴 온되어 유기 발광 소자(OLED)의 애노드(anode) 전극을 초기화시킨다.
스토리지 캐패시터(Cst)의 제2 전극(C2)은 구동 전압선(26)과 연결되어 있다. 스토리지 캐패시터(Cst)의 제1 전극(C1)은 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1), 보상 박막 트랜지스터(T3)의 보상 드레인 전극(D3) 및, 제1초기화 박막 트랜지스터(T4)의 제1초기화 소스 전극(S4)에 함께 연결되어 있다.
유기 발광 소자(OLED)의 캐소드(cathode) 전극은 제2전원전압(ELVSS)과 연결되어 있다. 유기 발광 소자(OLED)는 구동 박막 트랜지스터(T1)로부터 구동 전류(Id)를 전달받아 발광함으로써 화상을 표시한다.
도 3은 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1000)에 포함된 박막 트랜지스터 어레이 기판(100)의 하나의 화소 회로(2)를 나타낸 개략적인 평면도이다.
박막 트랜지스터 어레이 기판(100)은 적어도 하나의 박막 트랜지스터가 포함된 기판을 말한다. 본 명세서에서, 박막 트랜지스터 어레이 기판(100)은 복수의 박막 트랜지스터(TFT)가 규치적으로 배열되어 있는 경우뿐만 아니라, 복수의 박막 트랜지스터(TFT)가 불규칙적으로 배치되어 있는 경우, 또는 하나의 박막 트랜지스터(TFT)만이 배치되어 있는 경우도 포함한다.
본 실시예들에 있어서, 박막 트랜지스터 어레이 기판(100)이 유기 발광 표시 장치(1000)에 적용된 것을 예를 들어 설명하고 있지만, 본 발명은 이에 한정되지 않는다. 박막 트랜지스터 어레이 기판(100)은 액정 표시 장치, 전기 영동 표시 장치, 플라즈마 표시 장치 등 다양한 표시 장치에 적용될 수 있다.
도 3을 참조하면, 화소 회로(2)에는 구동 박막 트랜지스터(T1), 데이터 전달 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 제1초기화 박막 트랜지스터(T4), 제1발광 제어 박막 트랜지스터(T5), 제2발광 제어 박막 트랜지스터(T6), 제2초기화 박막 트랜지스터(T7), 스토리지 캐패시터(Cst)가 형성될 수 있다.
구동 박막 트랜지스터(T1)는 구동 반도체층(A1), 구동 게이트 전극(G1), 구동 소스 전극(S1) 및 구동 드레인 전극(D1)을 포함한다. 구동 소스 전극(S1)은 구동 반도체층(A1)에서 불순물이 도핑된 구동 소스 영역에 해당하고, 구동 드레인 전극(D1)은 구동 반도체층(A1)에서 불순물이 도핑된 구동 드레인 영역에 해당한다. 한편, 구동 반도체층(A1)에서 구동 소스 영역과 구동 드레인 전극 사이의 영역은 구동 채널 영역에 해당한다. 구동 게이트 전극(G1)은 스토리지 캐패시터(Cst)의 제1 전극(C1), 보상 박막 트랜지스터(T3)의 보상 드레인 전극(D3), 및 제1초기화 박막 트랜지스터(T4)의 제1초기화 소스 전극(S4)과 연결된다. 보다 상세하게, 구동 게이트 전극(G1)은 제1전극과 동일한 층에 일체(一體)로 구비된다. 구동 게이트 전극(G1)과 보상 드레인 전극(D3) 및 제1초기화 소스 전극(S4)은 제1컨택홀(51) 및 제2컨택홀(52)을 통한 제1컨택 메탈(CM1)에 의해 연결된다. 구동 박막 트랜지스터(T1)의 구동 채널 영역은 굴곡되어 있다. 도 3의 예에서는 구동 박막 트랜지스터(T1)의 채널 영역이 'ㄹ' 형상으로 배치되어 있다.
이와 같이, 굴곡된 구동 채널 영역을 형성함으로써, 좁은 공간 내에 길게 구동 채널 영역을 형성할 수 있다. 구동 박막 트랜지스터(T1)의 구동 채널 영역을 길게 형성할 수 있으므로, 구동 게이트 전극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)는 넓어지게 된다. 이에 따라, 구동 게이트 전압의 크기를 변화시켜 유기 발광 소자(OLED)에서 방출되는 빛의 계조를 보다 세밀하게 제어할 수 있게 된다. 그 결과, 유기 발광 표시 장치(1000)의 해상도를 높이고 표시 품질을 향상시킬 수 있다. 이러한 구동 박막 트랜지스터(T1)의 구동 채널 영역은 'S', 'M', 'W' 등 다양한 형태로 굴곡될 수 있다.
데이터 전달 박막 트랜지스터(T2)는 데이터 전달 반도체층(A2), 데이터 전달 게이트 전극(G2), 데이터 전달 소스 전극(S2) 및 데이터 전달 드레인 전극(D2)을 포함한다. 데이터 전달 소스 전극(S2)은 데이터 전달 반도체층(A2)에서 불순물이 도핑된 스위칭 소스 영역에 해당하고, 데이터 전달 드레인 전극(D2)은 데이터 전달 반도체층(A2)에서 불순물이 도핑된 스위칭 드레인 영역에 해당한다. 데이터 전달 소스 전극(S2)은 제3컨택홀(53)을 통해 데이터선(16)과 연결된다. 데이터 전달 드레인 전극(D2)은 구동 박막 트랜지스터(T1) 및 제1발광 제어 박막 트랜지스터(T5)와 연결되어 있다. 데이터 전달 게이트 전극(G2)은 제1주사선(14)의 일부로 형성된다.
보상 박막 트랜지스터(T3)는 보상 반도체층(A3), 보상 게이트 전극(G3), 보상 소스 전극(S3) 및 보상 드레인 전극(D3)을 포함한다. 보상 소스 전극(S3)은 보상 반도체층(A3)에서 불순물이 도핑된 보상 소스 영역에 해당하고, 보상 드레인 전극(D3)은 보상 반도체층(A3)에서 불순물이 도핑된 보상 드레인 영역에 해당한다. 보상 게이트 전극(G3)은 제1주사선(14)의 일부와 제1주사선(14)으로부터 돌출되어 연장된 배선의 일부에 의해 듀얼 게이트 전극을 형성하여 누설 전류(leakage current)를 방지한다.
제1초기화 박막 트랜지스터(T4)는 제1초기화 반도체층(A4), 제1초기화 게이트 전극(G4), 제1초기화 소스 전극(S4) 및 제1초기화 드레인 전극(D4)을 포함한다. 제1초기화 소스 전극(S4)은 제1초기화 반도체층(A4)에서 불순물이 도핑된 제1초기화 소스 영역에 해당하고, 제1초기화 드레인 전극(D4)은 제1초기화 반도체층(A4)에서 불순물이 도핑된 제1초기화 드레인 영역에 해당한다. 제1초기화 드레인 전극(D4)은 제2초기화 박막 트랜지스터(T7)와 연결될 수 있고 제1초기화 소스 전극(S4)은 제2컨택홀(52) 및 제1컨택홀(51)에 구비된 제1컨택 메탈(CM1)을 통해 구동 게이트 전극(G1) 및 스토리지 캐패시터(Ccst)의 제1 전극(C1)과 연결될 수 있다. 제1초기화 게이트 전극(G4)은 제2주사선(24)의 일부로 형성된다. 제1초기화 게이트 전극(G4)는 제2주사선(24)으로부터 돌출되어 연장된 배선의 일부에 의해 듀얼 게이트 전극을 형성한다.
제1발광 제어 박막 트랜지스터(T5)는 제1발광 제어 반도체층(A5), 제1발광 제어 게이트 전극(G5), 제1발광 제어 소스 전극(S5) 및 제1발광 제어 드레인 전극(D5)을 포함한다. 제1발광 제어 소스 전극(S5)은 제1발광 제어 반도체층(A5)에서 불순물이 도핑된 제1발광 제어 소스 영역에 해당하고, 제1발광 제어 드레인 전극(D5)은 제1발광 제어 반도체층(A5)에서 불순물이 도핑된 제1발광 제어 드레인 영역에 해당한다. 제1발광 제어 소스 전극(S5)은 제4컨택홀(54)을 통해 구동 전압선(26)과 연결될 수 있다. 제1발광 제어 게이트 전극(G5)은 발광 제어선(15)의 일부로 형성된다.
제2발광 제어 박막 트랜지스터(T6)는 제2발광 제어 반도체층(A6), 제2발광 제어 게이트 전극(G6), 제2발광 제어 소스 전극(S6) 및 제2발광 제어 드레인 전극(D6)을 포함한다. 제2발광 제어 소스 전극(S6)은 제2발광 제어 반도체층(A6)에서 불순물이 도핑된 제2발광 제어 소스 영역에 해당하고, 제2발광 제어 드레인 전극(D6)은 제2발광 제어 반도체층(A6)에서 불순물이 도핑된 제2발광 제어 드레인 영역에 해당한다. 제2발광 제어 드레인 전극(D6)은 제5컨택홀(55)과 연결된 제2컨택 메탈(CM2)과 제2컨택 메탈(CM2)과 연결된 비아홀(VIA)을 통해 유기 발광 소자(OLED)의 화소 전극과 연결된다. 제2발광 제어 게이트 전극(G6)은 발광 제어선(15)의 일부로 형성된다.
제2초기화 박막 트랜지스터(T7)는 제2초기화 반도체층(A7), 제2초기화 게이트 전극(G7), 제2초기화 소스 전극(S7) 및 제2초기화 드레인 전극(D7)을 포함한다. 제2초기화 소스 전극(S7)은 제2초기화 반도체층(A7)에서 불순물이 도핑된 제2초기화 소스 영역에 해당하고, 제2초기화 드레인 전극(D7)은 제2초기화 반도체층(A7)에서 불순물이 도핑된 제2초기화 드레인 영역에 해당한다. 제2초기화 드레인 전극(D7)은 제8컨택홀(58)을 통해 초기화 전압선(22)과 연결될 수 있고, 제2초기화 소스 전극(S7)은 제6컨택홀(56)과 연결된 제2컨택 메탈(CM2), 및 제2컨택 메탈(CM2)과 연결된 비아홀(VIA)을 통해 유기 발광 소자(OLED)의 화소 전극과 연결된다. 제2초기화 게이트 전극(G7)은 제3주사선(34)의 일부로 형성된다.
스토리지 캐패시터(Cst)의 제1 전극(C1)은 구동 게이트 전극(G1)과 직접 연결되며, 제1컨택홀(51) 및 제2컨택홀(52)에 구비된 제1컨택 메탈(CM1)을 통해 제1초기화 박막 트랜지스터(T4) 및 보상 박막 트랜지스터(T3)와 연결된다. 제1 전극(C1)은 구동 반도체층(A1)과 중첩하도록 배치된다.
스토리지 캐피시터(Cst)의 제2 전극(C2)은 제1 전극(C1)과 적어도 일부 중첩되도록 배치된다. 제2 전극(C2)은 구동 전압선(26)으로부터 연장되어 형성될 수 있다. 제2 전극(C2)는 개구부(60)에 배치된다.
제1주사선(14), 제2주사선(24), 제3주사선(34) 및 발광 제어선(15)은 모두 동일한 층에 형성되며 제2방향으로 연장된다. 제1주사선(14), 제2주사선(24), 제3주사선(34), 메시(mesh) 구동 전압선(26'), 초기화 전압선(22) 및 발광 제어선(15)은 스토리지 캐패시터(Cst)의 제1 전극(C1)과 동일한 층에 형성될 수 있다.
메시 구동 전압선(26')은 표시부(10)의 위치에 따른 제1전원전압(ELVDD)의 전압 강하를 방지하기 위한 것일 수 있다. 메시 구동 전압선(26')는 구동 전압선(26)과는 다른 층에 형성되어 있으며 구동 전압선(26)과 교차하면서 형성될 수 있다. 메시 구동 전압선(26')은 제7컨택홀(57)을 통해 구동 전압선(26)과 컨택될 수 있다.
데이터선(16) , 구동 전압선(26), 제1컨택 메탈(CM1), 제2컨택 메탈(CM2)은 모두 동일한 층에 형성될 수 있으며 제1방향으로 연장될 수 있다.
상기 제1방향으로 연장되는 배선들과 상기 제2방향으로 연장되는 배선들은 서로 다른 층에 형성되어 있으나, 교차 부분 등에서 서로 중첩되어 배치될 수 있다. 상기 중첩된 부분에서 배선들 간의 거리가 가까운 경우, 배선들 간의 기생 캐패시턴스가 발생할 수 있고, 배선들에 의해서 전달되는 신호들 간의 간섭 현상이 발생할 수 있다. 본 발명의 실시예들에 있어서는 이러한 기생 캐패시턴스 및/또는 신호 간섭 현상을 줄이기 위해서 제2 층간 절연막(ILD2, 도 4 참조)을 도입하고 있다.
도 4는 도 3의 A-A'선 및 B-B'선을 따라 자른 단면도이다.
도 4에서는 발명의 특징을 명확히 나타내기 위하여, 절단선을 따라 자른 단면에 배치되는 일부 배선, 일부 전극, 일부 반도체층과 같은 구성요소 중 구동 박막 트랜지스터(T1), 스토리지 캐패시터(Cst) 등을 부분적으로 나타내는데 관련성이 적은 구성요소는 생략하여 도시하였다. 따라서, 도 4는 도 3을 실제로 A-A' 선, B-B' 선을 따라 자른 단면도와 차이가 있을 수 있다.
도 4를 참조하면, 박막 트랜지스터 어레이 기판(100)은 기판(110) 상의 구동 박막 트랜지스터(T1), 스토리지 캐패시터(Cst), 구동 게이트 전극(G1)과 동일층에 배치되는 제1 배선, 상기 제1 배선과 절연되면서 적어도 일부분 중첩되는 제2 배선, 제1 층간 절연막(ILD1), 제2 층간 절연막(ILD2)을 포함한다.
상기 제1 배선과 제2 배선 사이에는 제1 층간 절연막(ILD1), 및 제2 층간 절연막(ILD2)이 적층되어 있다. 스토리지 캐패시터(Cst)의 제1 전극(C1)과 제2 전극(C2) 사이에는 제1 층간 절연막(ILD1)만이 개재된 부분이 존재한다.
도면에서 제1 배선은 발광 제어선(15), 제2 배선은 구동 전압선(26)에 대응되도록 도시하였으나, 본 발명의 실시예들은 이에 한정되지 않는다. 제1 배선은 제1주사선(14), 제2주사선(24), 제3주사선(34), 초기화 전압선(22), 및 메시 구동전압선(26') 등 구동 게이트 전극(G1)과 동일층에 배치되는 배선일 수 있다. 제2 배선은 제2 층간 절연막(ILD2) 상면에 배치되는 데이터선(16), 제1컨택 메탈(CM1), 및 제2컨택 메탈(CM2) 등이 될 수 있다.
또한, 박막 트랜지스터 어레이 기판(100)은 구동 박막 트랜지스터(T1), 스토리지 캐패시터(Cst), 스위칭 박막 트랜지스터(T2 내지 T7), 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)를 포함할 수 있다. 본 명세서에서, 스위칭 박막 트랜지스터는 구동 박막 트랜지스터(T1)을 제외한 박막 트랜지스터로 주로 스위치 동작을 수행하는 박막 트랜지스터를 의미한다. 즉, 스위칭 박막 트랜지스터는 데이터 전달 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 제1초기화 박막 트랜지스터(T4), 제1발광 제어 박막 트랜지스터(T5), 제2발광 제어 박막 트랜지스터(T6), 및 제2초기화 박막 트랜지스터(T7) 등에 대응될 수 있다. 도면에서는 제2발광 제어 박막 트랜지스터(T6)가 상기 스위칭 박막 트랜지스터에 대응된다.
상기 스위칭 박막 트랜지스터의 상부에는 제1 층간 절연막(ILD1), 및 제2 층간 절연막(ILD2)이 적층되어 있다. 스토리지 캐패시터(Cst)의 제1 전극(C1)과 제2 전극(C2) 사이에는 제1 층간 절연막(ILD1)만이 개재된 부분이 존재한다.
박막 트랜지스터 어레이 기판(100)의 고성능화, 또는/및 고집적화를 위해서 다양한 배선들 및 다양한 박막 트랜지스터가 배치될 수 있으며, 상기 배선들간 또는 상기 배선과 상기 박막 트랜지스터는 서로 중첩되어 배치될 수 있다. 이에 따라, 박막 트랜지스터 어레이 기판(100)은 기생 캐패시턴스 및/또는 신호 간섭이 존재할 수 있다.
제2 층간 절연막(ILD2)은 이러한 배선들 사이, 및/또는 배선과 박막 트랜지스터 사이에 추가로 배치되어, 기생 캐패시턴스의 값 및/또는 신호 간섭을 줄일 수 있는 역할을 할 수 있다. 한편, 스토리지 캐패시터(Cst)의 제1 전극(C1) 및 제2 전극(C2) 사이에는 제2 층간 절연막(ILD2)이 배치되지 않는 부분이 있어서, 높은 저장 용량을 유지할 수 있다.
제1 층간 절연막(ILD1)은 스토리지 캐패시터(Cst)의 저장 용량을 확보하기 위한 것으로, 저장 용량을 높이기 위해서는 제1 층간 절연막(ILD1)의 두께(t1)를 얇게 형성하는 것, 및/또는 유전율이 높은 물질을 제1 층간 절연막(ILD1)으로 선택하는 것이 유리할 수 있다.
제2 층간 절연막(ILD2)은 기생 캐패시턴스를 줄이기 위한 것으로, 기생 캐패시턴스를 줄이기 위해서는 제2 층간 절연막(ILD2)의 두께(t2)를 두껍게 형성하는 것, 및/또는 유전율이 낮은 물질을 제2 층간 절연막(ILD2)으로 선택하는 것이 유리할 수 있다.
일부 실시예에서, 상기 제2 층간 절연막(ILD2)의 두께(t2)는 상기 제1 층간 절연막(ILD1)의 두께(t1)에 비해서 클 수 있다. 예를 들어, 제2 층간 절연막(ILD2)의 두께(t2)는 제1 층간 절연막(ILD1)의 두께(t1)의 약 2배 내지 5배가 클 수 있다. 제2 층간 절연막(ILD2)의 두께(t2)는 약 1 um 내지 5 um의 범위에서 선택될 수 있다. 제1 층간 절연막(ILD1)의 두께(t1)는 약 0.2 um 내지 1um의 범위에서 선택될 수 있다. 그러나, 이에 한정되는 것은 아니다. 예를 들어, 제2 층간 절연막(ILD2)의 두께(t2)가 제1 층간 절연막(ILD1)의 두께(t1)에 비해 작을 수도 있으며, 동일할 수도 있다.
일부 실시예에서, 상기 제2 층간 절연막(ILD2)의 유전율은 상기 제1 층간 절연막(ILD1)의 유전율에 비해서 작을 수 있다.
일부 실시예에서, 상기 제2 층간 절연막(ILD2)은 유기물로 이루어지며, 상기 제1 층간 절연막(ILD1)은 무기물로 이루어질 수 있다. 제2 층간 절연막(ILD2)이 유기물로 이루어지는 경우, 무기물로 이루어지는 경우에 비해서 두께를 크게 형성하는 것에 유리할 수 있다. 이에 따라. 제2 층간 절연막(ILD2)을 유기물로 선택하고, 제1 층간 절연막(ILD1)을 무기물로 선택하는 경우, 제1 층간 절연막(ILD1)에 비해서 제2 층간 절연막(ILD2)의 두께(t2)를 크게 하고 낮은 유전율을 갖는 물질을 선택할 수 있는 폭이 넓어질 수 있게 된다.
이하, 본 발명의 실시예들의 구성을 보다 자세히 설명하도록 한다.
다시 도 4를 참조하면, 기판(110) 상에는 버퍼층(111)이 형성될 수 있다. 버퍼층(111)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면을 평탄화하기 위한 베리어층, 및/또는 블록킹층으로 역할을 할 수 있다.
버퍼층(111) 상에는 구동 박막 트랜지스터(T1)의 구동 반도체층(A1), 및 제2발광 제어 박막 트랜지스터(T6)의 제2발광 제어 반도체층(A6)이 형성된다. 반도체층(A1, 및 A6)은 폴리 실리콘으로 이루어질 수 있으며, 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆으로 불순물이 도핑되어 형성된 소스 영역 및 드레인 영역을 포함할 수 있다. 여기서, 불순물은 박막 트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 가능하다. 도시되지 않았으나, 데이터 전달 박막 트랜지스터(T2)의 데이터 전달 반도체층(A2), 보상 박막 트랜지스터(T3)의 보상 반도체층(A3), 제1초기화 박막 트랜지스터(T4)의 제1초기화 반도체층(A4), 제2초기화 박막 트랜지스터(T7)의 제2초기화 반도체층(A7), 제1발광 제어 박막 트랜지스터(T5)의 제1발광 제어 반도체층(A5) 또한 구동 반도체층(A1), 및 제2발광 제어 반도체층(A6)과 연결되어 동시에 형성될 수 있다.
반도체층들(A1 내지 A7)을 덮도록 게이트 절연막(GI)이 기판(110) 전면(全面) 에 적층된다. 게이트 절연막(GI)은 실리콘산화물 또는 실리콘질화물 등의 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 게이트 절연막(GI)은 반도체층과 게이트 전극들(G1 내지 G7)을 절연하는 역할을 한다.
게이트 절연막(GI) 상부에 제2발광 제어 박막 트랜지스터(T6)의 제2발광 제어 게이트 전극(G6), 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1), 스토리지 캐패시터(Cst)의 제1 전극(C1), 및 발광 제어선(15)이 형성된다. 구동 게이트 전극(G1)은 제1 전극(C1)과 일체로 형성될 수 있다.
또한, 도시되지 않았으나, 복수의 박막 트랜지스터들(T1 내지 T7)의 게이트 전극들(G1 내지 G7), 제1주사선(14), 제2주사선(24), 제3주사선(34), 메시(mesh) 구동 전압선(26'), 및 초기화 전압선(22)도 상기 구동 게이트 전극(G1), 제2발광 제어 게이트 전극(G6), 제1 전극(C1) 및 발광 제어선(15)과 동일한 층에 동일한 물질로 형성될 수 있다.
구동 게이트 전극(G1), 제2발광 제어 게이트 전극(G6), 제1 전극(C1), 및 발광 제어선(15)의 물질은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
본 발명의 일 실시예에 의하면, 스토리지 캐패시터(Cst)는 구동 박막 트랜지스터(T1)와 중첩하여 구비될 수 있다. 상세히, 구동 게이트 전극(G1)과 제1 전극(C1)이 일체(一體)로 형성되므로 스토리지 캐패시터(Cst)와 구동 박막 트랜지스터(T1)가 중첩하여 배치될 수 밖에 없다. 스토리지 캐패시터(Cst)는 구동 박막 트랜지스터(T1)와 중첩하여 배치하고 있어서, 제1 전극(C1) 및 제2 전극(C2)의 면적을 충분히 확보할 수 있다. 이에 따라, 스토리지 캐패시터(Cst)의 저장 용량을 충분히 확보할 수 있다.
상기 구동 게이트 전극(G1), 제2발광 제어 게이트 전극(G6), 제1 전극(C1), 및 발광 제어선(15)을 덮도록 제1 층간 절연막(ILD1)이 기판(110) 전면(全面)에 형성된다.
제1 층간 절연막(ILD1)은 무기물 또는 유기물로 이루어질 수 있다. 일부 실시예에서, 제1 층간 절연막(ILD1)은 무기물로 이루어질 수 있다. 예를 들면, 제1 층간 절연막(ILD1)은 금속 산화물 또는 금속 질화물일 수 있으며, 구체적으로 무기 물질은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZrO2) 등을 포함할 수 있다. 일부 실시예에서, 제1 층간 절연막(ILD1)은 유전 상수가 4 내지 7의 값을 갖는 물질로 이루어질 수 있다.
제1 층간 절연막(ILD1)은 실리콘산화물(SiOx) 및/또는 실리콘질화물(SiNx) 등의 무기물로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 일부 실시예에서, 제1 층간 절연막(ILD1)은 SiOx/SiNy 또는 SiNx/SiOy의 이중 구조로 이루어질 수 있다.
제1 층간 절연막(ILD1)은 상기 구동 게이트 전극(G1), 제2발광 제어 게이트 전극(G6), 제1 전극(C1), 및 발광 제어선(15) 등을 제1 층간 절연막(ILD1)의 상부에 형성되는 배선들과 절연하는 역할을 할 수 있다. 또한, 제1 층간 절연막(ILD1)은 스토리지 캐패시터(Cst)의 유전체층 역할을 할 수 있다. 제1 층간 절연막(ILD1)의 두께(t1)는 제2 층간 절연막(ILD2)의 두께(t2)에 비해 작을 수 있다. 상기 제1 층간 절연막(ILD1)의 두께(t1)는 상기 스토리지 캐패시터(Cst)의 저장 용량을 고려하여 설정될 수 있다.
제2 층간 절연막(ILD2)은 제1 층간 절연막(ILD1) 상에 배치되며, 제1 층간 절연막(ILD1)의 일부를 노출하는 개구부(60)를 포함한다. 상기 개구부(60)에는 스토리지 캐패시터(Cst)의 제2 전극(C2)이 배치된다.
제2 층간 절연막(ILD2)은 무기물 또는 유기물로 이루어질 수 있다. 일부 실시예에서, 제2 층간 절연막(ILD2)은 유기물로 이루어질 수 있다. 예를 들면, 제2 층간 절연막(ILD2)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(poly phenylenesulfides resin), 및 벤조사이클로부텐(benzocyclobutene, BCB) 중 하나 이상의 물질로 형성될 수 있다. 일부 실시예에서, 제2 층간 절연막(ILD2)은 유전 상수가 2 내지 4의 값을 갖는 물질로 이루어질 수 있다.
일부 실시예에서, 제2 층간 절연막(ILD2)의 두께(t2)는 제1 층간 절연막(ILD1)의 두께(t1)에 비해서 클 수 있다. 예를 들어, 제2 층간 절연막(ILD2)의 두께(t2)는 제1 층간 절연막(ILD1)의 두께(t1)의 약 2배 내지 5배가 클 수 있다. 제2 층간 절연막(ILD2)의 두께(t2)는 약 1 um 내지 5 um의 범위에서 선택될 수 있다. 제1 층간 절연막(ILD1)의 두께(t1)는 약 0.2 um 내지 1um의 범위에서 선택될 수 있다.
제2 층간 절연막(ILD2)의 개구부(60)에는 스토리지 캐패시터(Cst)의 제2 전극(C2)가 배치된다. 제2 전극(C2)는 제1 전극(C1)과 중첩되게 배치되므로, 상기 개구부(60)는 제1 전극(C1)과 중첩되는 영역에 형성된다. 제2 전극(C2)는 상기 개구부(60)에 배치되어, 제1 층간 절연막(ILD1)의 상면과 접촉하여 형성될 수 있다. 또한, 제2 전극(C2)는 개구부(60)의 측벽을 따라 연장되어 제2 층간 절연막(ILD2)의 상면까지 형성될 수 있다. 그러나, 이에 한정되지 않으며, 제2 전극(C2)는 개구부(60)의 내부에만 형성될 수도 있다.
스토리지 캐패시터(Cst)의 제2 전극(C2)이 제2 층간 절연막(ILD2)의 개구부(60)에 배치됨에 따라, 스토리지 캐패시터(Cst)의 저장 용량은 제1 층간 절연막(ILD1)의 유전율 및 두께(t1)에 의존하게 된다. 따라서, 제2 층간 절연막(ILD2)와는 상관없이 제1 층간 절연막(ILD1)의 물질 및 두께(t1)를 설정함에 따라서, 스토리지 캐패시터(Cst)의 저장 용량을 확보할 수 있게 된다.
제2 층간 절연막(ILD2) 상부에는 구동 전압선(26), 제2컨택 메탈(CM2)이 배치된다. 또한, 비록 도 4에는 도시되지 않았으나, 데이터선(16), 제1컨택 메탈(CM1)이 제2 층간 절연막(ILD2) 상부에 배치될 수 있다.
상기 구동 전압선(26), 제2컨택 메탈(CM2), 데이터선(16), 및 제1컨택 메탈(CM1)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 일부 실시예에서, 구동 전압선(26), 제2컨택 메탈(CM2), 데이터선(16), 및 제1컨택 메탈(CM1)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등으로 형성될 수 있다.
구동 전압선(26)은 상기 스토리지 캐패시터(Cst)의 제2 전극(C2)으로 부터 연장되어 형성될 수 있다. 다만, 구동 전압선(26)은 제2 층간 절연막(ILD2)의 상면에 배치되어 있어, 구동 전압선(26)의 하부에는 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)가 적층되어 있다. 즉, 구동 전압선(26)과 발광 제어선(15) 사이에는 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)가 적층되어 있어, 구동 전압선(26) 과 발광 제어선(15) 사이에 존재할 수 있는 기생 캐패시턴스를 줄일 수 있다.
제2발광 제어 박막 트랜지스터(T6)의 상부에는 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)이 적층되어 있다. 이에 따라, 제2발광 제어 박막 트랜지스터(T6)와 제2컨택 메탈(CM2) 사이에 존재할 수 있는 기생 캐패시턴스를 줄일 수 있다. 한편, 제2컨택 메탈(CM2)은 제5컨택홀(55)을 통해서 제2발광 제어 박막 트랜지스터(T6)의 제2발광 제어 드레인 전극(D6)과 연결될 수 있다.
데이터선(16), 구동 전압선(26), 제1컨택 메탈(CM1), 또는 제2컨택 메탈(CM2) 등의 배선을 덮도록 기판(110) 전면(全面)에 평탄화막(PL)이 형성된다. 평탄화막(PL) 상부에는 화소 전극(121)이 형성될 수 있다. 화소 전극(121)은 비아홀(VIA)을 통해 제2컨택 메탈(CM2)과 연결되어, 제2발광 제어 드레인 전극(D6) 및 제2초기화 소스 전극(S7)과 연결된다. 한편, 도 3에서는 도시되어 있지 않지만, 도 4에서는 설명의 편의를 위하여 화소 전극(121)을 도시하였다.
평탄화막(PL)은 절연물질로 이루어질 수 있다. 예를 들면, 평탄화막(PL)은 무기물, 유기물, 또는 유/무기 복합물로 단층 또는 복수층의 구조로 형성될 수 있으며, 다양한 증착방법에 의해서 형성될 수 있다. 일부 실시예에서, 평탄화막(PL)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(poly phenylenesulfides resin), 및 벤조사이클로부텐(benzocyclobutene, BCB) 중 하나 이상의 물질로 형성될 수 있다.
한편, 도 3 및 도 4에서는 박막 트랜지스터의 소스 전극 및 드레인 전극 중 타 배선과 연결되지 않는 소스 전극 및 드레인 전극은 반도체층 각각과 동일한 층으로 형성되고 있다. 즉, 각 박막 트랜지스터의 소스 전극 및 드레인 전극은 선택적으로 도핑 물질이 도핑된 폴리 실리콘으로 형성될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 본 발명의 다른 실시예에 따른 박막 트랜지스터의 소스 전극 및 드레인 전극 각각은 반도체층 각각과 다른 층으로 형성되고, 컨택홀에 의해 반도체층의 소스 영역 및 드레인 영역과 연결될 수 있다.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판(200)의 단면도이다. 도 5에 있어서, 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복 설명은 생략한다.
도 5를 참조하면, 박막 트랜지스터 어레이 기판(200)은 기판(110) 상의 구동 박막 트랜지스터(T1), 스토리지 캐패시터(Cst), 구동 게이트 전극(G1)과 동일층에 배치되는 제1 배선, 상기 제1 배선과 절연되면서 적어도 일부분 중첩되는 제2 배선, 제1 층간 절연막(ILD1), 및 제2 층간 절연막(ILD2)을 포함한다.
상기 제1 배선과 제2 배선 사이에는 제1 층간 절연막(ILD1), 및 제2 층간 절연막(ILD2)이 적층되어 있다. 스토리지 캐패시터(Cst)의 제1 전극(C1)과 제2 전극(C2) 사이에는 제1 층간 절연막(ILD1)만이 개재된 부분이 존재한다.
도면에서 제1 배선은 발광 제어선(15), 제2 배선은 구동 전압선(26)에 대응되도록 도시하였으나, 본 발명의 실시예들은 이에 한정되지 않는다. 제1 배선은 제1주사선(14), 제2주사선(24), 제3주사선(34), 초기화 전압선(22), 및 메시 구동전압선(26') 등 구동 게이트 전극(G1)과 동일층에 배치되는 배선일 수 있다. 제2 배선은 데이터선(16), 제1컨택 메탈(CM1), 및 제2컨택 메탈(CM2) 등이 될 수 있다.
또한, 박막 트랜지스터 어레이 기판(200)은 구동 박막 트랜지스터(T1), 스토리지 캐패시터(Cst), 스위칭 박막 트랜지스터(T2 내지 T7), 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)를 포함할 수 있다.
상기 스위칭 박막 트랜지스터(T2 내지 T7)의 상부에는 제1 층간 절연막(ILD1), 및 제2 층간 절연막(ILD2)이 적층되어 있다. 스토리지 캐패시터(Cst)의 제1 전극(C1)과 제2 전극(C2) 사이에는 제1 층간 절연막(ILD1)만이 개재된 부분이 있다.
도 5의 박막 트랜지스터 어레이 기판(200)은 도 4의 박막 트랜지스터 어레이 기판(100)에 비해서 패드 영역(PA, pad region) 및/또는 밀봉 영역(SA, sealing region)이 더 포함되어 있다.
패드 영역(PA)은 A-A' 및 B-B' 등 영역에 포함된 화소 회로(2, 도 3 참조)가 형성된 영역의 주변에 배치되며, 적어도 하나의 패드(113)를 포함할 수 있다. 패드 영역(PA)은 상기 화소 회로의 구동을 위한 각종 부재 및 그 밖의 다른 모듈들이 장착되는 영역을 말한다. 패드 영역(PA)에는 드라이버 IC(미도시), 드라이버 IC와 화소 회로를 연결시키는 패드(113) 및 팬 아웃 배선(112)을 포함할 수 있다.
드라이버 IC(미도시)는 데이터 신호를 공급하기 위한 데이터 구동부가 포함될 수 있으며 그 밖에도 화소 회로의 구동에 필요한 각종 기능부가 포함될 수 있다. 드라이버 IC(미도시)는 COG(chip on glass) 타입으로 기판(110)에 실장된다. 드라이버 IC(미도시)의 일측에는 기판(110) 상에 형성된 패드(113)과 전기적으로 접속하는 접속 단자(미도시)를 포함한다. 패드(113)와 접속 단자(미도시) 사이에는 도전성 볼을 포함하여 통전이 가능한 접착 물질을 개재하여 패드(113)와 접속 단자(미도시)를 본딩할 수 있다. 이러한 접착 물질로는 예를 들어 이방성 도전 필름 (Anisotropic Conductive Film), 자가 정렬형 전도 필름(Self Organizing Conductive Film) 등을 사용할 수 있다.
패드(113)는 기판(110) 상에 형성되어, 드라이버 IC(미도시)의 접속 단자가 전기적으로 접속하는 부분이다. 패드(113)는 팬 아웃 배선(112)과 전기적으로 접속된다. 도 5에서 보이는 바와 같이, 패드(113)는 팬 아웃 배선(112)과 다른 층으로 형성될 수 있으나, 이에 한정되지 않는다. 패드(113)는 팬 아웃 배선(112)으로 부터 신장되어 동일한 층에 배치될 수 있다. 패드(113)는 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 은(Ag) 및 티타늄(Ti) 중 선택된 적어도 하나를 포함하는 물질로 단일층 또는 다층으로 형성될 수 있다.
팬 아웃 배선(112)은 상기 패드(113)와 상기 화소 회로를 연결 시키는 역할을 할 수 있다. 팬 아웃 배선(112)은 게이트 전극들(G1 내지 G7), 스토리지 캐패시터(Cst)의 제1 전극(C1), 제1 내지 제3 주사선(14, 24, 34), 또는 발광 제어선(15) 등과 동일한 층에 동일한 물질로 형성될 수 있다. 즉, 팬 아웃 배선(112)는 게이트 절연막(GI) 상부에 배치될 수 있다.
팬 아웃 배선(112) 상부에는 제9컨택홀(59)을 포함하는 제1 층간 절연막(ILD1)이 배치될 수 있다. 이 경우, 패드(113)는 상기 제9컨택홀(59)을 통해서 팬 아웃 배선(112)과 연결될 수 있다. 이와 같이, 팬 아웃 배선(112)의 일측은 패드(113)와 연결되며, 타측은 화소 회로와 연결되어, 드라이버 IC(미도시)로부터의 신호를 화소 회로로 전달할 수 있다.
밀봉 영역(SA)은 화소 회로(2)가 형성된 영역을 밀봉하기 위해서 밀봉재(미도시)가 배치될 수 있는 영역으로, 적어도 하나의 화소 회로(2)가 형성된 영역을 둘러싸며 배치될 수 있다. 또한, 밀봉 영역(SA)은 상기 화소 회로 영역과 상기 패드 영역(PA) 사이에 배치될 수 있다.
밀봉 영역(SA)에는 제2 층간 절연막(ILD2)이 형성되지 않을 수 있다. 제2 층간 절연막(ILD2)이 유기물로 형성되는 경우는 밀봉 영역(SA)에 배치될 밀봉재를 레이저로 경화할 때, 손상될 수 있기 때문이다.
이에 따라, 밀봉 영역(SA)에는 기판(110), 버퍼층(111), 게이트 절연막(GI), 팬 아웃 배선(112), 및 제1 층간 절연막(ILD1)이 순차적으로 적층되어 있을 수 있다. 그러나 이에 한정되지 않고, 밀봉 영역(SA)에는 상기 버퍼층(111), 게이트 절연막(GI), 팬 아웃 배선(112), 및 제1 층간 절연막(ILD1) 중 적어도 하나가 선택적으로 생략될 수도 있다.
도 6a 내지 도 6d는 본 발명의 실시예들에 따른 박막 트랜지스터 어레이 기판(100, 200)의 제조 방법을 순차적으로 도시한 단면도이다. 본 예에서는 도 5에서 개시한 박막 트랜지스터 어레이 기판(200)의 제조과정을 예시한다.
도 6a를 참조하면, 기판(110) 상에 복수의 박막 트랜지스터(T1 내지 T7)를 형성한다.
먼저, 복수의 박막 트랜지스터들(T1 내지 T7)의 반도체층들(A1 내지 A7)을 형성하고, 그 상부에 게이트 절연막(GI)를 형성한다.
반도체층들(A1 내지 A7)은 비정질 실리콘 또는 결정질 실리콘을 포함하는 반도체로 형성될 수 있으며, 다양한 증착 방법에 의해 증착될 수 있다. 이 때, 결정질 실리콘은 비정질 실리콘을 결정화하여 형성될 수도 있다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다. 반도체층들(A1 내지 A7)은 포토리소그라피(photolithography) 공정을 통해서 패터닝 될 수 있다.
게이트 절연막(GI)은 상기 반도체층들(A1 내지 A7)과 그 상부에 형성될 게이트 전극들(G1 내지 G7)을 절연하는 것으로, 상기 반도체층들(A1 내지 A7)을 덮으며 기판(110) 전면(全面)에 형성된다. 게이트 절연막(GI)은 유기 또는 무기 절연체로 이루어질 수 있다. 일부 실시예에서, 게이트 절연막(GI)은 실리콘질화막(SiNx), 실리콘산화막(SiO2), 하프늄(hafnium; Hf) 옥사이드, 알루미늄 옥사이드 등으로 이루어질 수 있다. 게이트 절연막(GI)은 스퍼터링, 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 등 다양한 증착방법에 의해서 형성할 수 있다.
그 다음, 게이트 절연막(GI) 상에 상기 반도체층들(A1 내지 A7)과 적어도 일부가 중첩되도록 게이트 전극들(G1 내지 G7)을 형성한다. 또한, 상기 게이트 전극들(G1 내지 G7)과 동시에 제1 내지 제3 주사선(14, 24, 34), 발광 제어선(15), 초기화 전압선(22), 메시 구동 전압선(26') 및 팬 아웃 배선(112) 등이 형성될 수 있다.
게이트 전극들(G1 내지 G7)의 물질은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
그 다음, 상기 게이트 전극들(G1 내지 G7)을 마스크로 하여 상기 반도체층들(A1 내지 A7)의 양끝단에 불순물을 주입함에 따라 소스 전극들(S1 내지 S7), 및 드레인 전극들(D1 내지 D7)을 형성할 수 있다. 불순물로 붕소(B) 등 3가 도펀트를 첨가하는 경우는 p-type 도전성을 띄게 되며, 인(P), 비소(As), 안티몬(Sb) 등 5가 도펀트를 첨가하는 경우는 n-type 도전성을 띄게된다.
그 다음, 상기 게이트 전극들(G1 내지 G7), 발광 제어선(15) 및 상기 팬 아웃 배선(112) 등을 덮도록 제1 층간 절연막(ILD1)을 기판 전면에 형성한다.
제1 층간 절연막(ILD1)은 유기물, 무기물의 단층 또는 이들의 적층 구조로 이루어질 수 있다. 일부 실시예에서, 제1 층간 절연막(ILD1)은 실리콘질화막(SiNx), 실리콘산화막(SiO2), 하프늄(hafnium; Hf) 옥사이드, 알루미늄 옥사이드 등으로 이루어질 수 있다. 일부 실시예에서, 제1 층간 절연막(ILD1)은 SiNx/SiOy 또는 SiOy/SiNx의 이중 구조로 형성될 수 있다. 제1 층간 절연막(ILD1)은 스퍼터링, 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 등 다양한 증착방법에 의해서 형성할 수 있다.
도 6b를 참조하면, 개구부(60)을 포함하는 제2 층간 절연막(ILD2)를 형성한다.
먼저, 예비-제2 층간 절연막(미도시)를 기판(110) 전면에 형성한다. 예비-제2 층간 절연막은 유기물, 무기물의 단층 또는 이들의 적층 구조로 이루어질 수 있다. 일부 실시예에서, 예비-제2 층간 절연막은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(poly phenylenesulfides resin), 및 벤조사이클로부텐(benzocyclobutene, BCB) 중 하나 이상의 물질로 형성될 수 있다.
예비-제2 층간 절연막은 그 구성 물질에 따라 스핀 코팅 공정, 프린팅 공정, 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 고밀도 플라즈마-화학 기상 증착(HDP-CVD) 공정, 진공 증착 공정 등을 이용하여 형성될 수 있다.
그 다음, 스토리지 캐패시터(Cst)의 제2 전극(C2)가 형성될 영역에 개구부(60)를 형성하고, 밀봉 영역(SA)과 패드 영역(PA)의 예비-제2 층간 절연막을 제거한다. 이는 습식 식각, 건식 식각, 또는 이들의 조합에 의한 다양한 식각 공정에 의해서 수행될 수 있다.
도 6c를 참조하면, 제1 층간 절연막(ILD1)을 관통하는 제1 내지 제9컨택홀(51 내지 59)을 형성한다. 상기 제1 내지 제9컨택홀(51 내지 59)의 형성은 마스크를 통한 패터닝 공정 및 식각 공정에 의해서 수행될 수 있다. 상기 식각 공정은 습식 식각, 건식 식각, 또는 이들의 조합에 의한 다양한 식각 공정에 의해서 수행될 수 있다.
상기 도 6b를 참조하여 설명한, 개구부(60)를 형성하는 단계와 상기 도 6c를 참조하여 설명한 제1 내지 제9컨택홀(51 내지 59)을 형성하는 단계는 서로 순서가 바뀔 수 있다. 제1 내지 제9컨택홀(51 내지 59)을 먼저 형성하는 경우, 제1 층간 절연막(ILD1)에서의 컨택홀의 폭이 제2 층간 절연막(ILD2)에서의 컨택홀의 폭 보다 작게 형성될 수 있다.
도 6d를 참조하면, 제2 층간 절연막(ILD2)의 개구부(60) 내부에 스토리지 캐패시터(Cst)의 제2 전극(C2)을 형성하고, 제2 층간 절연막(ILD2)의 상면에는 제2컨택 메탈(CM2)을, 패드 영역(PA)에는 패드(113)을 형성한다.
그 다음, 화소 회로 영역에는 상기 스토리지 캐패시터(Cst) 및 제2컨택 메탈(CM2)를 덮는 평탄화막(PL)을 형성한다. 그 다음 제2컨택 메탈(CM2)가 노출되는 비아홀(VIA)를 형성한다. 상기 평탄화막(PL) 상부에는 제2컨택 메탈(CM2)과 비아홀(VIA)을 통해 연결되는 화소 전극(121)을 형성한다.
도 7은 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1001)의 개략적인 평면도이며, 도 8은 상기 유기 발광 표시 장치(1001)의 개략적인 단면도이다.
도 7 및 도 8을 참조하면, 유기 발광 표시 장치(1001)는 본 발명의 실시예들에 따른 박막 트랜지스터 어레이 기판(100, 200)을 포함한다. 도 7 및 도 8에 있어서, 도 4 및 도 5에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복 설명은 생략한다.
유기 발광 표시 장치(1001)는 기판(110) 상의 구동 박막 트랜지스터(T1), 스토리지 캐패시터(Cst), 구동 게이트 전극(G1)과 동일층에 배치되는 제1 배선, 상기 제1 배선과 절연되면서 적어도 일부분 중첩되는 제2 배선, 제1 층간 절연막(ILD1), 및 제2 층간 절연막(ILD2)을 포함한다.
상기 제1 배선과 제2 배선 사이에는 제1 층간 절연막(ILD1), 및 제2 층간 절연막(ILD2)이 적층되어 있다. 스토리지 캐패시터(Cst)의 제1 전극(C1)과 제2 전극(C2) 사이에는 제1 층간 절연막(ILD1)만이 개재된 부분이 존재한다.
도면에서 제1 배선은 발광 제어선(15), 제2 배선은 구동 전압선(26)에 대응되도록 도시하였으나, 본 발명의 실시예들은 이에 한정되지 않는다. 제1 배선은 제1주사선(14), 제2주사선(24), 제3주사선(34), 초기화 전압선(22), 및 메시 구동전압선(26') 등 구동 게이트 전극(G1)과 동일층에 배치되는 배선일 수 있다. 제2 배선은 데이터선(16), 제1컨택 메탈(CM1), 및 제2컨택 메탈(CM2) 등이 될 수 있다.
또한, 유기 발광 표시 장치(1001)는 구동 박막 트랜지스터(T1), 스토리지 캐패시터(Cst), 스위칭 박막 트랜지스터(T2 내지 T7), 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)를 포함할 수 있다.
상기 스위칭 박막 트랜지스터(T2 내지 T7)의 상부에는 제1 층간 절연막(ILD1), 및 제2 층간 절연막(ILD2)이 적층되어 있다. 스토리지 캐패시터(Cst)의 제1 전극(C1)과 제2 전극(C2) 사이에는 제1 층간 절연막(ILD1)만이 개재된 부분이 존재한다.
또한, 유기 발광 표시 장치(1001)은 적어도 하나의 유기 발광 소자(OLED), 밀봉 기판(210), 밀봉재(310), 또는 드라이버 IC(510)를 더 포함할 수 있다.
한편, 유기 발광 표시 장치(1001)는 화상이 표시되는 표시 영역(DA)과 표시 영역(DA) 주변의 비표시 영역(NDA)으로 구획될 수 있다. 비표시 영역(NDA)은 밀봉 영역(SA) 및 패드 영역(PA)를 포함한다.
밀봉 영역(SA)에는 표시 영역(DA)을 외기로부터 밀봉하기 위한 밀봉재(310)가 표시 영역(DA)를 둘러싸도록 배치될 수 있다. 그러나, 밀봉 기판(210)이 박막 봉지 형태인 경우 밀봉재(310)는 생략될 수 있다. 밀봉 기판(210)은 기판(110)에 구비된 복수의 박막 트랜지스터(T1 내지 T7) 및 유기 발광 소자(OLED) 등을 외부 수분, 공기 등으로부터 차단하는 역할을 할 수 있다. 밀봉 기판(210) 상에는 경우에 따라서 편광 필름 또는 컬러 필터 등이 더 구비될 수 있다.
밀봉재(310)는 표시 영역(DA)를 둘러싸며 배치된다. 밀봉재(310)는 무기물일 수 있으며, 예를 들면, 프릿(frit)일 수 있다. 그러나, 이에 한정되는 것은 아니며, 밀봉재(310)는 에폭시일 수 있다. 밀봉재(310)는 디스펜서 또는 스크린 인쇄법으로 도포하여 형성할 수 있다. 프릿은 일반적으로 파우더 형태의 유리 원료를 의미하지만, 본 개시에서 프릿은 SiO2 등의 주재료에 레이저 또는 적외선 흡수재, 유기 바인더, 열팽창 계수를 감소시키기 위한 필러(filler) 등이 포함된 페이스트 상태도 포함한다. 페이스트 상태의 프릿은 건조 또는 소성 과정을 거쳐 유기 바인더와 수분이 제거되어 경화될 수 있다. 레이저 또는 적외선 흡수재는 전이금속 화합물을 포함할 수 있다. 밀봉재(310)를 경화시켜 기판(110)과 밀봉 기판(210)을 합착하기 위한 열원으로는 레이저광을 사용할 수 있다. 레이저광을 이용한 경화시 밀봉재(310) 하부에는 레이저광의 흡수를 돕는 광흡수층(미도시) 더 배치될 수 있다. 광흡수층은 열전달율이 높은 도전성 물질로 이루어질 수 있다.
밀봉재(310)는 하부의 제1 층간 절연막(ILD1)과 직접 접촉해서 형성될 수 있다. 이는 밀봉재(310) 하부에는 제2 층간 절연막(ILD2)가 존재하지 않음을 의미할 수 있다. 제2 층간 절연막(ILD2)가 유기물로 이루어진 경우, 밀봉재(310)의 경화시 제2 층간 절연막(ILD2)가 손상되어 밀봉이 제대로 이루어지지 않을 수 있기 때문이다. 그러나, 이에 한정되지 않는다. 예를 들면, 제2 층간 절연막(ILD2)가 무기물로 이루어진 경우에는 밀봉재(310) 하부에 제2 층간 절연막(ILD2)이 존재할 수 있다.
패드 영역(PA)은 표시 영역(DA)에 구비된 화소들의 구동을 위한 각종 부재 및 그 밖의 다른 모듈들이 장착되는 영역을 말한다. 패드 영역(PA)에는 드라이버 IC(510), 드라이버 IC(510)와 화소를 연결시키는 패드(113) 및 팬 아웃 배선(112)을 포함할 수 있다.
도면에서는 비록 패드 영역(PA)에 제2 층간 절연막(ILD2)가 개재되지 않는 것으로 도시되었으나, 패드 영역(PA)에는 제2 층간 절연막(ILD2)이 개재될 수도 있고, 개재되지 않을 수도 있다.
유기 발광 표시 장치(1001)의 표시 영역(DA)에는 박막 트랜지스터 어레이 기판(100, 200)에 유기 발광 소자(OLED)가 구비된다. 유기 발광 소자(OLED)는 화소 전극(121), 유기 발광층을 포함하는 중간층(123), 및 대향 전극(125)을 포함한다. 또한, 유기 발광 표시 장치(1001)는 화소 정의막(130) 및 스페이서(140)를 더 포함할 수 있다.
화소 전극(121)은 평탄화막(PL)의 비아홀(VIA)를 채우면서 제2컨택 메탈(CM2)과 전기적으로 연결될 수 있다. 화소 전극(121) 및/또는 대향 전극(125)은 투명 전극 또는 반사형 전극으로 구비될 수 있다. 투명 전극으로 구비될 때에는 ITO, IZO, ZnO 또는 In2O3로 구비될 수 있고, 반사형 전극으로 구비될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사막과, ITO, IZO, ZnO 또는 In2O3로 형성된 투명막을 포함할 수 있다. 일부 실시예에서, 화소 전극(121) 또는 대향 전극(125)은 ITO/Ag/ITO 구조를 가질 수 있다.
화소 정의막(130)은 화소 영역과 비화소 영역을 정의하는 역할을 할 수 있다. 화소 정의막(130)은 화소 전극(121)을 노출하는 개구(130a)를 포함하며 박막 트랜지스터 어레이 기판(100, 200)을 전면적으로 덮도록 형성될 수 있다. 상기 개구(130a)에 후술할 중간층(123)이 형성되어, 개구(130a)가 실질적인 화소 영역이 될 수 있다.
화소 전극(121), 중간층(123), 대향 전극(125)은 유기 발광 소자(OLED, organic light emitting device)를 이루게 된다. 유기 발광 소자(OLED)의 화소 전극(121)과 대향 전극(125)에서 주입되는 정공과 전자는 중간층(123)의 유기 발광층에서 결합하면서 빛이 발생할 수 있다.
중간층(123)은 유기 발광층을 구비할 수 있다. 선택적인 다른 예로서, 중간층(123)은 유기 발광층(emission layer)을 구비하고, 그 외에 정공 주입층(HIL:hole injection layer), 정공 수송층(hole transport layer), 전자 수송층(electron transport layer) 및 전자 주입층(electron injection layer) 중 적어도 하나를 더 구비할 수 있다. 본 실시예는 이에 한정되지 아니하고, 중간층(123)은 유기 발광층을 구비하고, 기타 다양한 기능층을 더 구비할 수 있다.
중간층(123) 상에는 대향 전극(125)이 형성된다. 대향 전극(125)는 화소 전극(121)과 전계를 형성하여, 중간층(123)에서 광이 방출될 수 있게 한다. 화소 전극(121)은 화소 마다 패터닝될 수 있으며, 대향 전극(125)은 모든 화소에 걸쳐 공통된 전압이 인가되도록 형성될 수 있다.
화소 전극(121) 및 대향 전극(125)은 투명 전극 또는 반사형 전극으로 구비될 수 있다. 화소 전극(121)은 애노드 전극, 대향 전극(125)은 캐소드 전극으로 기능할 수 있으나, 이에 한정되지 않는다. 예를 들면, 화소 전극(121)이 캐소드 전극, 대향 전극(125)이 애노드 전극으로 기능할 수 있다.
도면에서는 하나의 유기 발광 소자(OLED)만을 도시하였으나, 표시 패널은 복수의 유기 발광 소자(OLED)를 포함할 수 있다. 각 유기 발광 소자(OLED) 마다 하나의 화소를 형성할 수 있으며, 각 화소별로 적색, 녹색, 청색 또는 백색의 색을 구현할 수 있다.
그러나, 본 개시는 이에 한정되지 않는다. 중간층(123)은 화소의 위치에 관계없이 화소 전극(121) 전체에 공통으로 형성될 수 있다. 이때, 유기 발광층은 예를 들어, 적색, 녹색 및 청색의 빛을 방출하는 발광 물질을 포함하는 층이 수직으로 적층되거나 혼합되어 형성될 수 있다. 물론, 백색광을 방출할 수 있다면 다른 색의 조합이 가능함은 물론이다. 또한, 상기 방출된 백색광을 소정의 컬러로 변환하는 색변환층이나, 컬러 필터를 더 구비할 수 있다.
보호층(미도시)은 대향 전극(125) 상에 배치될 수 있으며, 유기 발광 소자(OLED)를 덮어 보호하는 역할을 할 수 있다. 보호층(미도시)은 무기 절연막 및/또는 유기 절연막을 사용할 수 있다.
스페이서(140)는 표시 영역(DA)에서 화소 영역들 사이에 배치될 수 있다. 스페이서(140)는 기판(110)과 밀봉 기판(210) 사이의 간격을 유지하며, 외부 충격에 의해 표시 특성이 저하되지 않게 하기 위해 마련된 것일 수 있다.
스페이서(140)는 화소 정의막(130) 상에 마련될 수 있다. 스페이서(140)는 화소 정의막(130)으로부터 밀봉 기판(210) 방향으로 돌출되어 마련될 수 있다.
일부 실시예에서, 스페이서(140)는 화소 정의막(130)과 동일한 물질로 동일한 공정에 의해 형성될 수 있다. 즉, 하프톤 마스크를 사용하여 노광 공정을 통해 노광량을 조절하여 화소 정의막(130) 및 스페이서(140)를 동시에 형성할 수 있다. 그러나, 이에 한정되지 않는다. 화소 정의막(130)과 스페이서(140)는 순차적으로 또는 별개로 형성될 수 있으며, 서로 다른 소재를 사용하여 만들어진 독자의 구조물 일 수도 있다.
상술한 바와 같이, 본 발명의 실시예들에 의한 유기 발광 표시 장치(1001)는 스토리지 캐패시터의 전극이 배치되는 개구부가 형성된 제2 층간 절연막(ILD2)을 도입하여 기생 캐패시턴스를 줄일 수 있는 동시에, 스토리지 캐패시터의 저장 용량을 확보할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1000. 10001: 유기 발광 표시 장치
100, 200: 박막 트랜지스터 어레이 기판
T1 ~ T7: 박막 트랜지스터
GI: 게이트 절연막
ILD1: 제1 층간 절연막
ILD2: 제2 층간 절연막
PL: 평탄화막
Cst: 스토리지 캐패시터
1: 화소
2: 화소 회로
10: 표시부
14, 24, 34: 제1, 제2, 제3주사선
15: 발광 제어선
16: 데이터선
22: 초기화 전압선
26: 구동 전압선
26': 메시 구동전압선
51 ~ 59: 제1~제9컨택홀
110: 기판
111: 버퍼층
112: 팬 아웃 배선
113: 패드
121: 화소 전극
123: 중간층
125: 대향 전극
130: 화소 정의막
140: 스페이서
310: 밀봉재
510: 드라이버 IC

Claims (22)

  1. 기판 상에 구비된 구동 박막 트랜지스터;
    상기 구동 박막 트랜지스터의 구동 게이트 전극과 연결되는 제1 전극, 상기 제1 전극의 상부에 구비되며 상기 제1 전극과 절연되는 제2 전극을 포함하는 스토리지 캐패시터;
    상기 구동 게이트 전극과 동일층에 배치되는 제1 배선;
    상기 제1 전극 및 상기 제1 배선을 덮는 제1 층간 절연막; 및
    상기 제1 층간 절연막 상에 배치되며, 제1 층간 절연막의 일부를 노출하는 개구부를 포함하는 제2 층간 절연막; 및
    상기 제2 층간 절연막 상에 배치되며, 상기 제1 배선과 적어도 일부분 중첩되는 제2 배선;을 포함하며,
    상기 제2 배선은 상기 제2 전극과 일체로 구비되고,
    상기 제1 전극과 중첩된 상기 제2 전극의 적어도 일부는 상기 개구부 내부에 배치된, 박막 트랜지스터 어레이 기판.
  2. 제1항에 있어서,
    상기 제2 층간 절연막의 두께는 상기 제1 층간 절연막의 두께보다 큰 박막 트랜지스터 어레이 기판.
  3. 제1항에 있어서,
    상기 제2 층간 절연막의 두께는 상기 제1 층간 절연막의 두께보다 2배 내지 5배 큰 박막 트랜지스터 어레이 기판.
  4. 제1항에 있어서,
    상기 제2 층간 절연막의 유전율은 상기 제1 층간 절연막의 유전율보다 낮은 박막 트랜지스터 어레이 기판.
  5. 제1항에 있어서,
    상기 제1 층간 절연막은 무기물로 이루어지며, 상기 제2 층간 절연막은 유기물로 이루어진 박막 트랜지스터 어레이 기판.
  6. 제1항에 있어서,
    상기 구동 게이트 전극과 상기 제1전극은 동일한 층에 일체(一體)로 구비되는 박막 트랜지스터 어레이 기판.
  7. 제1항에 있어서,
    상기 구동 박막 트랜지스터는
    상기 구동 게이트 전극의 하부에 구비되며 제1 게이트 절연막으로 절연되는 구동 반도체층;을 더 포함하며,
    상기 구동 반도체층은 굴곡되어 형성되는 박막 트랜지스터 어레이 기판.
  8. 제1항에 있어서,
    상기 제2 배선은 상기 구동 박막 트랜지스터에 전압을 공급하는 구동 전압선인, 박막 트랜지스터 어레이 기판.
  9. 기판 상에 구비된 구동 박막 트랜지스터 및 스위칭 박막 트랜지스터;
    상기 구동 박막 트랜지스터의 구동 게이트 전극과 연결되는 제1 전극, 상기 제1 전극의 상부에 구비되며 상기 제1 전극과 절연되는 제2 전극을 포함하는 스토리지 캐패시터;
    상기 제1 전극과 상기 스위칭 박막 트랜지스터의 스위칭 게이트 전극을 덮는 제1 층간 절연막;
    상기 제1 층간 절연막 상에 배치되며, 상기 제1 층간 절연막의 일부를 노출하는 개구부를 포함하는 제2 층간 절연막; 및
    상기 제2 전극과 일체로 구비된 구동전압선을 포함하고,
    상기 구동전압선은 상기 제2 층간 절연막 상에 배치되고,
    상기 제1 전극과 중첩된 상기 제2 전극의 적어도 일부는 상기 개구부 내부에 배치된, 박막 트랜지스터 어레이 기판.
  10. 제9항에 있어서,
    상기 제2 층간 절연막의 두께는 상기 제1 층간 절연막의 두께보다 큰 박막 트랜지스터 어레이 기판.
  11. 제9항에 있어서,
    상기 제1 층간 절연막은 무기물로 이루어지며, 상기 제2 층간 절연막은 유기물로 이루어진 박막 트랜지스터 어레이 기판.
  12. 제9항에 있어서,
    상기 구동 박막 트랜지스터와 상기 스토리지 캐패시터는 적어도 일부가 중첩되어 배치되는 박막 트랜지스터 어레이 기판.
  13. 제9항에 있어서,
    상기 구동 게이트 전극과 동일한 층에 배치되는 제1 배선;을 더 포함하며,
    상기 구동 전압선은 상기 제1 배선과 적어도 일부 중첩하는, 박막 트랜지스터 어레이 기판.
  14. 제9항에 있어서,
    상기 제2 층간 절연막 상의 상기 스위칭 박막 트랜지스터와 연결되는 컨택 메탈;을 더 포함하는 박막 트랜지스터 어레이 기판.
  15. 제9항에 있어서,
    상기 구동 박막 트랜지스터 및 상기 스위칭 박막 트랜지스터의 구동을 위한 드라이버 IC와 연결되는 적어도 하나의 패드를 포함하는 패드 영역; 및
    상기 패드 영역과 상기 구동 박막 트랜지스터 사이에 밀봉재가 배치될 수 있는 밀봉 영역;을 더 포함하며,
    상기 밀봉 영역에는 제2 층간 절연막이 비존재하는 박막 트랜지스터 어레이 기판.
  16. 복수의 화소를 포함하는 표시 영역과 상기 표시 영역의 주변에 배치된 비표시 영역을 포함하는 유기 발광 표시 장치에 있어서, 각 화소는,
    기판 상에 구비된 구동 박막 트랜지스터;
    상기 구동 박막 트랜지스터의 구동 게이트 전극과 연결되는 제1 전극, 상기 제1 전극의 상부에 구비되며 상기 제1 전극과 절연되는 제2 전극을 포함하는 스토리지 캐패시터;
    상기 구동 게이트 전극과 동일층에 배치되는 제1 배선;
    상기 제1 전극 및 상기 제1 배선을 덮는 제1 층간 절연막;
    상기 제1 층간 절연막 상에 배치되며, 제1 층간 절연막의 일부를 노출하는 개구부를 포함하는 제2 층간 절연막; 및
    상기 제2 층간 절연막 상에 배치되며, 상기 제1 배선과 적어도 일부분 중첩되는 제2 배선;을 포함하고,
    상기 제2 배선은 상기 제2 전극과 일체로 구비되며,
    상기 제1전극과 중첩하는 상기 제2 전극의 적어도 일부는 상기 개구부 내부에 배치된, 유기 발광 표시 장치.
  17. 제16항에 있어서,
    상기 제2 층간 절연막의 두께는 상기 제1 층간 절연막의 두께보다 큰 유기 발광 표시 장치.
  18. 제16항에 있어서,
    상기 제1 층간 절연막은 무기물로 이루어지고, 상기 제2 층간 절연막은 유기물로 이루어진 유기 발광 표시 장치.
  19. 제16항에 있어서,
    상기 기판에 대향하여 배치되는 밀봉 기판; 및
    상기 기판과 밀봉 기판을 합착하는 것으로 상기 표시 영역을 둘러싸며 배치되는 밀봉재;를 더 포함하며,
    상기 밀봉재는 상기 제1 층간 절연막과 직접 접촉하여 배치되는 유기 발광 표시 장치.
  20. 제19항에 있어서,
    상기 표시 영역에는 화소 전극, 유기 발광층을 포함하는 중간층, 및 대향 전극을 포함하는 유기 발광 소자; 및
    상기 기판과 상기 밀봉 기판의 간격을 일정하게 유지하는 스페이서;를 더 포함하는 유기 발광 표시 장치.
  21. 제16항에 있어서,
    상기 비표시 영역에 배치되어 상기 복수의 화소를 구동하기 위한 구동을 위한 드라이버 IC와 연결되는 적어도 하나의 패드를 포함하는 패드 영역;을 더 포함하는 유기 발광 표시 장치.
  22. 제16항에 있어서,
    상기 각 화소는 스위칭 트랜지스터;를 더 포함하며,
    상기 스위칭 트랜지스터의 게이트 전극 상부에는 제1 층간 절연막 및 제2 층간 절연막이 적층되어 배치되는 유기 발광 표시 장치.
KR1020140146421A 2014-10-27 2014-10-27 박막 트랜지스터 어레이 기판, 및 이를 포함하는 유기 발광 표시 장치 KR102284754B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140146421A KR102284754B1 (ko) 2014-10-27 2014-10-27 박막 트랜지스터 어레이 기판, 및 이를 포함하는 유기 발광 표시 장치
US14/695,326 US9620534B2 (en) 2014-10-27 2015-04-24 Thin-film transistor array substrate and organic light-emitting display apparatus including the same
CN201510701178.3A CN105552083B (zh) 2014-10-27 2015-10-26 薄膜晶体管阵列基板和有机发光显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140146421A KR102284754B1 (ko) 2014-10-27 2014-10-27 박막 트랜지스터 어레이 기판, 및 이를 포함하는 유기 발광 표시 장치

Publications (2)

Publication Number Publication Date
KR20160049381A KR20160049381A (ko) 2016-05-09
KR102284754B1 true KR102284754B1 (ko) 2021-08-03

Family

ID=55792611

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140146421A KR102284754B1 (ko) 2014-10-27 2014-10-27 박막 트랜지스터 어레이 기판, 및 이를 포함하는 유기 발광 표시 장치

Country Status (3)

Country Link
US (1) US9620534B2 (ko)
KR (1) KR102284754B1 (ko)
CN (1) CN105552083B (ko)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5917127B2 (ja) * 2011-12-19 2016-05-11 株式会社ジャパンディスプレイ 液晶表示装置
KR102304725B1 (ko) * 2014-10-16 2021-09-27 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이의 제조 방법, 박막 트랜지스터 어레이 기판을 포함하는 유기 발광 표시 장치
WO2017064587A1 (en) * 2015-10-12 2017-04-20 Semiconductor Energy Laboratory Co., Ltd. Display panel, input/output device, data processor, and method for manufacturing display panel
KR20170140495A (ko) * 2016-06-10 2017-12-21 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR102654924B1 (ko) * 2016-06-16 2024-04-05 삼성디스플레이 주식회사 표시장치
KR102389264B1 (ko) 2016-09-02 2022-04-22 삼성디스플레이 주식회사 표시장치 및 그 제조방법
CN106409874A (zh) * 2016-10-24 2017-02-15 昆山国显光电有限公司 阵列基板及其制作方法和有机发光显示器件
KR102642017B1 (ko) * 2016-11-30 2024-02-28 엘지디스플레이 주식회사 유기 발광 표시 장치
CN107996002A (zh) * 2016-12-30 2018-05-04 深圳市柔宇科技有限公司 阵列基板及阵列基板制造方法
CN108461643A (zh) * 2017-02-22 2018-08-28 Tcl集团股份有限公司 一种顶发射白光量子点场效应晶体管器件及其制备方法
CN106847829A (zh) * 2017-02-22 2017-06-13 深圳市华星光电技术有限公司 一种阵列基板及阵列基板的制作方法
EP3610513B1 (en) * 2017-05-17 2023-10-11 Apple Inc. Organic light-emitting diode display with reduced lateral leakage
JP6906397B2 (ja) * 2017-08-10 2021-07-21 株式会社ジャパンディスプレイ 表示装置
CN107680993B (zh) * 2017-10-23 2019-12-24 深圳市华星光电半导体显示技术有限公司 Oled面板及其制作方法
KR102469793B1 (ko) * 2017-12-29 2022-11-22 삼성디스플레이 주식회사 표시 장치
KR102546170B1 (ko) * 2018-01-19 2023-06-22 삼성디스플레이 주식회사 표시 장치
KR102637791B1 (ko) 2018-02-13 2024-02-19 삼성디스플레이 주식회사 디스플레이 장치
CN108509082B (zh) * 2018-03-30 2020-12-04 京东方科技集团股份有限公司 阵列基板、其制备方法和显示装置
CN108598118A (zh) 2018-04-26 2018-09-28 京东方科技集团股份有限公司 一种显示面板及显示装置
TWI681554B (zh) * 2018-05-10 2020-01-01 友達光電股份有限公司 畫素陣列基板及其驅動方法
CN108807426B (zh) * 2018-06-29 2020-07-07 厦门天马微电子有限公司 一种阵列基板以及显示面板
CN209016060U (zh) * 2018-12-06 2019-06-21 京东方科技集团股份有限公司 有机发光二极管阵列基板及电子装置
KR102075741B1 (ko) * 2018-12-17 2020-02-10 엘지디스플레이 주식회사 표시패널
CN109904176B (zh) * 2019-03-25 2022-02-08 京东方科技集团股份有限公司 阵列基板及制作方法、显示面板
KR20210002285A (ko) * 2019-06-28 2021-01-07 삼성디스플레이 주식회사 표시장치 및 그 제조방법
KR20210018673A (ko) * 2019-08-08 2021-02-18 삼성디스플레이 주식회사 유기 발광 표시 장치
CN111211242B (zh) * 2020-01-07 2021-08-03 深圳市华星光电半导体显示技术有限公司 一种显示面板及其制备方法
KR20210114578A (ko) 2020-03-10 2021-09-24 삼성디스플레이 주식회사 화소 회로
WO2021184235A1 (zh) * 2020-03-18 2021-09-23 京东方科技集团股份有限公司 一种阵列基板及其制备方法和显示面板
CN111384069B (zh) * 2020-03-25 2022-12-27 京东方科技集团股份有限公司 显示基板及其制备方法、显示面板
KR20220007818A (ko) * 2020-07-10 2022-01-19 삼성디스플레이 주식회사 표시 장치
KR20220092726A (ko) * 2020-12-24 2022-07-04 삼성디스플레이 주식회사 전자 장치
CN116325147A (zh) * 2021-08-24 2023-06-23 京东方科技集团股份有限公司 显示面板、显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009157069A (ja) * 2007-12-26 2009-07-16 Toppan Printing Co Ltd 薄膜トランジスタアレイ及びその製造方法
JP2013197596A (ja) 2012-03-21 2013-09-30 Samsung Electronics Co Ltd 電界効果トランジスタ構造

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100205388B1 (ko) * 1995-09-12 1999-07-01 구자홍 액정표시장치 및 그 제조방법
US6940565B2 (en) 2000-08-26 2005-09-06 Lg.Philips Lcd Co., Ltd. Liquid crystal display device and fabricating method thereof
KR100394028B1 (ko) 2000-12-28 2003-08-06 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
KR20070038193A (ko) 2005-10-05 2007-04-10 삼성전자주식회사 폴리 실리콘형 박막트랜지스터 기판 및 그 제조 방법
TWI376556B (en) * 2007-05-30 2012-11-11 Au Optronics Corp Pixel structure and method for forming thereof
CN101842741B (zh) * 2007-11-02 2012-05-09 夏普株式会社 液晶显示面板和液晶显示装置
KR101285637B1 (ko) 2008-12-26 2013-07-12 엘지디스플레이 주식회사 전기영동 표시장치용 어레이 기판과 그 제조 방법 및 리페어 방법
KR101073565B1 (ko) * 2010-02-08 2011-10-17 삼성모바일디스플레이주식회사 유기 발광 표시장치 및 이의 제조방법
EP2538271A4 (en) * 2010-02-15 2013-08-21 Sharp Kk ACTIVE MATRIX SUBSTRATE, LIQUID CRYSTAL PANEL, LIQUID CRYSTAL DISPLAY DEVICE, TELEVISION RECEIVER
KR20180110212A (ko) * 2010-02-19 2018-10-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터 및 이를 이용한 표시 장치
KR20130094209A (ko) * 2010-04-28 2013-08-23 샤프 가부시키가이샤 시프트 레지스터 및 표시 장치
KR101942982B1 (ko) 2011-12-05 2019-01-29 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 이의 제조방법
KR101486038B1 (ko) 2012-08-02 2015-01-26 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102081283B1 (ko) * 2013-02-14 2020-04-16 삼성디스플레이 주식회사 박막 반도체 장치, 유기 발광 표시 장치, 및 이의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009157069A (ja) * 2007-12-26 2009-07-16 Toppan Printing Co Ltd 薄膜トランジスタアレイ及びその製造方法
JP2013197596A (ja) 2012-03-21 2013-09-30 Samsung Electronics Co Ltd 電界効果トランジスタ構造

Also Published As

Publication number Publication date
KR20160049381A (ko) 2016-05-09
US9620534B2 (en) 2017-04-11
CN105552083B (zh) 2020-11-20
CN105552083A (zh) 2016-05-04
US20160118420A1 (en) 2016-04-28

Similar Documents

Publication Publication Date Title
KR102284754B1 (ko) 박막 트랜지스터 어레이 기판, 및 이를 포함하는 유기 발광 표시 장치
KR102280265B1 (ko) 박막 트랜지스터 어레이 기판, 및 이를 포함하는 유기 발광 표시 장치
KR102349283B1 (ko) 박막 트랜지스터 어레이 기판, 및 이를 포함하는 유기 발광 표시 장치
KR102316679B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR102417807B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR102255199B1 (ko) 유기 발광 표시 장치
KR102280266B1 (ko) 박막 트랜지스터 어레이 기판 및 이를 채용한 유기 발광 표시 장치
KR102490881B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR102391348B1 (ko) 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치
KR102480458B1 (ko) 표시 장치
KR102420115B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
TW201513318A (zh) 製造顯示面板之方法
KR20140102561A (ko) 박막 반도체 장치, 유기 발광 표시 장치, 및 이의 제조 방법
KR102304725B1 (ko) 박막 트랜지스터 어레이 기판 및 이의 제조 방법, 박막 트랜지스터 어레이 기판을 포함하는 유기 발광 표시 장치
KR102352182B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
US9093405B2 (en) Organic light-emitting display apparatus
US9595694B2 (en) Thin film transistor substrate, organic light-emitting apparatus including the same, method of manufacturing the thin film transistor substrate, and method of manufacturing the organic light-emitting apparatus
US9634284B2 (en) Display device including a protection film having nanobeads
KR20230028744A (ko) 표시 장치 및 그 제조 방법
KR102227476B1 (ko) 유기 발광 표시 장치
KR20150101002A (ko) 표시장치
KR20170109182A (ko) 박막트랜지스터와 제조 방법, 및 이를 포함하는 유기 발광 표시 장치
KR102500676B1 (ko) 발광 표시 장치
US9245905B2 (en) Back plane for flat panel display device and method of manufacturing the same
TW201637181A (zh) 薄膜電晶體基板及顯示裝置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant