KR20210018673A - 유기 발광 표시 장치 - Google Patents

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김연홍
김진영
김진택
문수현
박미진
양태훈
이성진
이진우
홍광택
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Abstract

실시예들에 따르면, 유기 발광 표시 장치에서 애노드 전극을 포함하는 유기 발광 소자; 상기 유기 발광 소자의 상기 애노드 전극에 전류를 제공하는 구동 트랜지스터; 상기 구동 트랜지스터의 게이트 전극에 전압을 전달하는 제2 트랜지스터; 상기 구동 트랜지스터의 상기 게이트 전극에 전달된 상기 전압을 저장하는 유지 커패시터; 및 상기 제2 트랜지스터의 제1 전극과 데이터선 사이에 위치하는 입력 커패시터를 포함하며, 상기 제2 트랜지스터의 상기 제1 전극은 상기 유기 발광 소자의 상기 애노드 전극에 연결되어 있다.

Description

유기 발광 표시 장치{ORGANIC LIGHT EMITTING DIODE DISPLAY DEVICE}
본 개시는 유기 발광 표시 장치에 관한 것으로서, 보다 구체적으로 서로 다른 반도체를 사용하는 트랜지스터를 포함하는 유기 발광 표시 장치에 관한 것이다.
표시 장치는 이미지를 표시하는 장치로서, 최근 유기 발광 표시 장치(organic light emitting diode display)가 주목 받고 있다.
유기 발광 표시 장치는 자체 발광 특성을 가지며, 액정 표시 장치(liquid crystal display device)와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
일반적으로 유기 발광 표시 장치는 기판, 기판 상에 위치하는 복수의 박막 트랜지스터, 박막 트랜지스터를 구성하는 배선들 사이에 배치되는 복수의 절연층 및 박막 트랜지스터에 연결된 유기 발광 다이오드(OLED)를 포함한다. 특히 하나의 유기 발광 다이오드(OLED)가 동작하여 빛을 방출하도록 하기 위해서는 복수의 박막 트랜지스터가 사용되며, 그로 인하여 화소가 차지하는 면적을 줄이는데 한계가 있다.
실시예들은 하나의 화소가 차지하는 면적을 줄여 ppi(pixel per inch)가 증가하고, 해상도도 향상될 수 있는 유기 발광 표시 장치를 제공하기 위한 것이다. 또한, 실시예들은 하나의 화소에 포함되는 복수의 트랜지스터 중 일부는 신뢰성을 향상시키고, 다른 일부는 누설전류를 제거하여 표시 품질을 향상시키기 위한 것이며, 또한, 산화물 반도체를 사용하는 트랜지스터의 특성을 안정화시기 위한 것이다.
일 실시예에 따른 유기 발광 표시 장치는 애노드 전극을 포함하는 유기 발광 소자; 상기 유기 발광 소자의 상기 애노드 전극에 전류를 제공하는 구동 트랜지스터; 상기 구동 트랜지스터의 게이트 전극에 전압을 전달하는 제2 트랜지스터; 상기 구동 트랜지스터의 상기 게이트 전극에 전달된 상기 전압을 저장하는 유지 커패시터; 및 상기 제2 트랜지스터의 제1 전극과 데이터선 사이에 위치하는 입력 커패시터를 포함하며, 상기 제2 트랜지스터의 상기 제1 전극은 상기 유기 발광 소자의 상기 애노드 전극에 직접 연결되어 있다.
상기 입력 커패시터는 상기 제2 트랜지스터의 상기 제1 전극과 연결되어 있는 제1 전극 및 상기 데이터선에 연결되어 있는 제2 전극을 포함하며, 상기 입력 커패시터의 상기 제1 전극은 상기 유기 발광 소자의 상기 애노드 전극과 연결될 수 있다.
상기 유지 커패시터는 상기 구동 트랜지스터의 상기 게이트 전극에 연결되어 있는 제1 전극 및 일정 전압을 인가받는 제2 전극을 포함할 수 있다.
상기 유지 커패시터의 상기 제2 전극은 초기화 전압을 인가받을 수 있다.
상기 구동 트랜지스터는 구동 전압을 전달받는 제1 전극 및 상기 유기 발광 소자의 상기 애노드 전극에 연결되어 있는 제2 전극을 더 포함할 수 있다.
상기 구동 트랜지스터의 상기 제2 전극은 상기 애노드 전극, 상기 상기 입력 커패시터의 상기 제1 전극 및 상기 제2 트랜지스터의 제1 전극과 연결될 수 있다.
상기 유기 발광 소자는 구동 저전압을 전달받는 캐소드 전극을 더 포함하며, 상기 구동 전압 및 상기 구동 저전압은 발광 구간에서 각각 고전압 및 저전압을 가질 수 있다.
일 실시예에 따른 유기 발광 표시 장치는 기판; 기판위에 위치하는 다결정 반도체층; 상기 다결정 반도체층을 덮는 제1 게이트 절연막; 상기 제1 게이트 절연막 위에 위치하며, 상기 다결정 반도체층의 일부와 중첩하는 제1 게이트 전극; 상기 제1 게이트 전극을 덮는 제1 층간 절연막; 상기 제1 층간 절연막 위에 위치하는 산화물 반도체층; 상기 산화물 반도체층의 적어도 일부를 덮는 제2 게이트 절연막; 상기 제2 게이트 절연막 위에 위치하는 제2 게이트 전극; 상기 제2 게이트 전극을 덮는 제3 층간 절연막; 상기 제3 층간 절연막 위에 위치하는 입력 커패시터용 전극; 상기 입력 커패시터용 전극을 덮는 제4 층간 절연막; 상기 제4 층간 절연막 위에 위치하며, 상기 다결정 반도체층의 제1 영역 및 제2 영역과 각각 전기적으로 연결되어 있는 구동 트랜지스터용 제1 전극 및 제2 전극; 상기 제4 층간 절연막 위에 위치하며, 상기 산화물 반도체층의 제1 영역 및 제2 영역과 각각 전기적으로 연결되어 있는 제2 트랜지스터용 제1 전극 및 제2 전극; 상기 구동 트랜지스터용 상기 제1 전극, 상기 구동 트랜지스터용 상기 제2 전극, 상기 제2 트랜지스터용 상기 제1 전극 및 상기 제2 트랜지스터용 제2 전극을 덮으며, 상기 구동 트랜지스터용 상기 제2 전극을 노출시키는 제1 오프닝을 포함하는 보호막; 상기 제1 오프닝을 통하여 상기 구동 트랜지스터용 상기 제2 전극과 연결되는 애노드 전극; 및 상기 애노드 전극의 일부는 노출시키는 제2 오프닝을 포함하는 격벽을 포함하며, 상기 제1 오프닝과 상기 제2 오프닝은 서로 중첩한다.
상기 제1 오프닝은 상기 제2 오프닝의 내에 형성될 수 있다.
상기 입력 커패시터용 전극과 상기 구동 트랜지스터용 상기 제2 전극은 중첩하여 상기 입력 커패시터를 형성할 수 있다.
상기 제2 게이트 전극과 중첩하는 유지 커패시터용 전극을 더 포함하며, 상기 제2 게이트 전극과 상기 유지 커패시터용 전극에 의하여 유지 커패시터를 형성할 수 있다.
상기 제1 게이트 전극과 상기 제2 트랜지스터용 상기 제2 전극은 전기적으로 연결되어 있으며, 상기 제2 트랜지스터용 상기 제1 전극은 상기 구동 트랜지스터의 상기 제2 전극과 전기적으로 연결될 수 있다.
상기 입력 커패시터와 상기 유지 커패시터는 중첩되는 부분을 가질 수 있다.
상기 유지 커패시터용 전극은 상기 제1 층간 절연막의 위에 위치하며, 상기 유지 커패시터용 전극을 덮는 상기 제2 층간 절연막을 더 포함할 수 있다.
상기 산화물 반도체층과 중첩하는 상기 제2 트랜지스터용 중첩층을 더 포함하며, 상기 제2 트랜지스터용 중첩층은 상기 제1 층간 절연막의 위에 위치하며, 상기 제2 층간 절연막에 의하여 덮일 수 있다.
상기 유지 커패시터용 전극은 상기 제3 층간 절연막 위에 위치할 수 있다.
상기 기판 및 상기 다결정 반도체층의 사이에 위치하는 추가 중첩층을 더 포함할 수 있다.
상기 격벽의 상기 제2 오프닝에 위치하는 유기 발광층; 상기 유기 발광층 및 상기 격벽을 덮는 캐소드 전극; 상기 캐소드 전극을 덮는 봉지층을 더 포함할 수 있다.
상기 봉지층 위에 위치하며, 상기 제2 오프닝에 대응하는 부분에 위치하는 색필터층을 더 포함할 수 있다.
상기 제2 트랜지스터는 상기 구동 트랜지스터의 상기 다결정 반도체층과 중첩하여 위치할 수 있다.
상기 제3 층간 절연막의 상부면은 평탄화되어 있을 수 있다.
실시예들에 따르면, 하나의 유기 발광 다이오드(OLED)를 구동하기 위하여 사용되는 복수의 트랜지스터를 두 개만 포함하도록 하여 최소한의 면적으로 하나의 화소를 형성할 수 있도록 하여 ppi(pixel per inch)가 증가하며, 해상도도 향상될 수 있다. 또한, 실시예들에 따르면, 화소가 수직 구조를 가지도록 하여 차지하는 면적을 줄여 해상도를 향상시킨다. 또한, 실시예들에 따르면, 하나의 화소에 포함되는 두 개의 트랜지스터 중 하나는 신뢰성을 향상시키고, 다른 하나는 누설전류를 제거하여 표시 품질을 향상시킬 수 있다. 또한, 실시예들에 따르면, 화소에 산화물 반도체를 사용하는 트랜지스터를 사용하여 표시 특성을 안정화시킬 수 있다.
도 1은 일 실시예에 따른 유기 발광 표시 장치의 한 화소의 등가 회로도이다.
도 2는 도 1의 화소에 인가되는 신호를 보여주는 파형도이다.
도 3은 일 실시예에 따른 유기 발광 표시 장치의 한 화소의 단면도이다.
도 4는 일 실시예에 따른 유기 발광 표시 장치의 각 층을 순서대로 도시하는 표이다.
도 5는 일 실시예에 따른 유기 발광 표시 장치의 평면도이다.
도 6은 비교예에 따른 유기 발광 표시 장치의 평면도이다.
도 7 내지 도 11은 각각 일 실시예에 따른 유기 발광 표시 장치의 한 화소의 단면도이다.
도 12는 또 다른 실시예에 따른 유기 발광 표시 장치의 한 화소의 등가 회로도이다.
도 13은 도 12의 화소에 인가되는 신호를 보여주는 파형도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하에서는 도 1을 통하여 실시예에 따른 화소의 회로 구조를 살펴본다.
도 1은 일 실시예에 따른 유기 발광 표시 장치의 한 화소의 등가 회로도이다.
일 실시예에 따른 유기 발광 표시 장치의 화소는 2개의 트랜지스터(T1, T2), 두 개의 커패시터(Cst, Cpr) 및 유기 발광 소자(OLED)를 포함한다.
구동 트랜지스터(T1)는 구동 전압(ELVDD; 이하에서는 제1 구동 전압이라고도 함)을 인가받아 게이트 전극의 전압에 따라서 출력 전류를 유기 발광 소자(OLED)로 전달하는 트랜지스터이다. 구동 트랜지스터(T1)의 게이트 전극은 유지 커패시터(Cst)의 제1 전극과 연결되어 유지 커패시터(Cst)의 제1 전극에 저장된 전압에 따라서 구동 트랜지스터(T1)의 출력 전류가 결정된다. 구동 트랜지스터(T1)의 제1 전극에는 구동 전압(ELVDD)이 인가되며, 구동 트랜지스터(T1)의 제2 전극에는 유기 발광 소자(OLED)의 애노드 전극이 연결된다. 구동 트랜지스터(T1)의 제2 전극은 유기 발광 소자(OLED)의 애노드 전극뿐만 아니라 입력 커패시터(Cpr)의 제1 전극 및 제2 트랜지스터(T2)의 제1 전극(이하 입력측 전극이라고도 함)과도 연결되어 있을 수 있다. 여기서 구동 트랜지스터(T1)는 p형 트랜지스터일 수 있으며, 저전압이 게이트 전극에 인가되면 출력 전류를 출력한다.
제2 트랜지스터(T2; 이하 스위칭 트랜지스터라고도 함)는 유지 커패시터(Cst)의 제1 전극 및 입력 커패시터(Cpr)의 제1 전극을 연결하여 입력 커패시터(Cpr)의 제1 전극의 전압을 유지 커패시터(Cst)의 제1 전극으로 전달하는 역할을 한다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 신호(GW[n])가 인가되는 게이트선과 연결되어 있으며, 제1 전극(입력측 전극)은 입력 커패시터(Cpr)의 제1 전극과 연결되며, 제2 전극(이하 출력측 전극이라고도 함)은 유지 커패시터(Cst)의 제1 전극과 연결된다. 제2 트랜지스터(T2)의 제1 전극은 입력 커패시터(Cpr)의 제1 전극외에 구동 트랜지스터(T1)의 제2 전극 및 유기 발광 소자(OLED)의 애노드 전극과도 연결되어 있을 수 있다. 또한, 제2 트랜지스터(T2)의 제2 전극은 유지 커패시터(Cst)의 제1 전극외에 구동 트랜지스터(T1)의 게이트 전극과도 연결되어 있다. 여기서 제2 트랜지스터(T2)는 p형 트랜지스터일 수 있으며, 저전압이 게이트 전극에 인가되면 턴 온 된다. 실시예에 따라서는 n형 트랜지스터로 형성될 수도 있으며, 이러한 실시예에 대해서는 도 12 및 도 13에서 살펴본다.
유지 커패시터(Cst)는 두 개의 유지 커패시터용 전극(제1 전극 및 제2 전극)과 그 사이에 위치하는 절연층으로 구성되어 있으며, 제2 트랜지스터(T2)를 통하여 구동 트랜지스터(T1)의 게이트 전극으로 전달된 전압을 저장하고 유지시키는 역할을 한다. 유지 커패시터(Cst)의 제1 전극은 구동 트랜지스터(T1)의 게이트 전극 및 제2 트랜지스터(T2)의 제2 전극(출력측 전극)과 연결되어 있으며, 제2 전극에는 초기화 전압(VINIT)이 인가된다.
데이터 전압(data)이 인가되는 데이터선과 화소는 입력 커패시터(Cpr)에 의하여 연결되어 있다. 입력 커패시터(Cpr)는 두 개의 입력 커패시터용 전극(제1 전극 및 제2 전극)과 그 사이에 위치하는 절연층으로 구성되어 있으며, 제1 전극은 제2 트랜지스터(T2)의 제1 전극(입력측 전극)과 연결되어 있으며, 제2 전극은 데이터선과 연결되어 있다. 입력 커패시터(Cpr)의 제1 전극은 구동 트랜지스터(T1)의 제2 전극 및 유기 발광 소자(OLED)의 애노드 전극과도 연결되어 있을 수 있다. 입력 커패시터(Cpr)의 제2 전극으로 인가되는 데이터 전압이 변하면, 그 반대측에 위치하는 제1 전극의 전압값도 변하며 제1 전극의 변화된 전압값이 제2 트랜지스터(T2)를 통하여 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제1 전극으로 인가된다. 즉, 화소와 데이터선은 직접 연결되지 않고 입력 커패시터(Cpr)에 의하여 연결되는 구조이다. 이러한 구조에서는 데이터선에 인가되는 데이터 전압과 실제로 화소(즉, 제2 트랜지스터(T2)의 제1 전극(입력측 전극))로 전달되는 전압은 약간의 차이가 있을 수 있다. 이러한 구조는 제2 트랜지스터(T2)에 누설이 있더라고 데이터선을 통하여 유지 커패시터(Cst)의 제1 전극에 저장된 전압이 빠져나가지 않는 장점을 가진다.
유기 발광 소자(OLED)는 애노드 전극, 캐소드 전극 및 그 사이에 위치하는 유기 발광층을 포함하며, 애노드 전극에는 구동 트랜지스터(T1)의 제2 전극이 연결되어 있으며, 캐소드 전극은 구동 저전압(ELVSS; 이하에서는 제2 구동 전압이라고도 함)을 인가 받는다. 한편, 유기 발광 소자(OLED)의 애노드 전극에는 입력 커패시터(Cpr)의 제1 전극 및 제2 트랜지스터(T2)의 제1 전극과도 연결되어 있을 수 있다.
이와 같은 도 1의 화소 구조에 인가되는 신호에 대하여 도 2를 통하여 살펴본다.
도 2는 도 1의 화소에 인가되는 신호를 보여주는 파형도이다.
도 2에서 도시하고 있는 바와 같이, 화소에 인가되는 신호는 크게 초기화(Initial) 구간, 보상 (Vth comp) 구간, 기입 (programming) 구간, 및 발광 (emission) 구간을 포함할 수 있다. 도 2에서는 추가적으로 온 바이어스 (On-bias) 구간과 기입 구간의 내에 포함되는 홀드 (Hold, Hold 2) 구간을 더 포함한다.
먼저, 온 바이어스 구간을 살펴본다. 온 바이어스 구간은 발광 구간을 종료 시키기는 구간으로 유기 발광 소자(OLED)가 더 이상 빛을 방출하지 못하도록 신호를 인가한다. 즉, 도 2에 의하면, 구동 저전압(ELVSS)이 고전압 레벨로 변경되고, 초기화 전압(VINIT)이 저전압으로 변경된 후 다시 고 전압 레벨로 바뀐다. 그 외 다른 전압(구동 전압(ELVDD), 스캔 신호(GW[n]), 및 데이터 전압(data))은 발광 구간과 변동이 없다. 즉, 구동 전압(ELVDD)은 고전압이 유지되며, 스캔 신호(GW[n])로는 게이트 오프 전압(고전압)이 유지되고 있으며, 데이터 전압(data)으로는 접지 전압이나 기준 전압에 준하는 일정 전압이 유지되고 있다.
온 바이어스 구간은 기본적으로 구동 저전압(ELVSS)이 고전압 레벨을 가지도록 변경하여 유기 발광 소자(OLED)로 전류가 유입되도록 세팅된 전압 관계(구동 전압(ELVDD)이 구동 저전압(ELVSS)보다 높은 전압을 가짐)를 역전시켜 전류가 유기 발광 소자(OLED)를 흐르지 못하도록 하여 발광 구간이 종료되도록 할 수 있다. 즉, 유기 발광 다이오드(OLED)는 애노드 전극측이 고전압을 가지고, 캐소드 전극측이 저전압을 가지면 애노드 전극에서 캐소드 전극으로 전류가 인가되고, 그 전류의 크기에 의하여 발광한다. 하지만, 전압이 반대 방향인 경우, 즉, 캐소드 전극측이 고전압을 가지는 경우에는 발광하지 않을 수 있다. 그러므로 온 바이어스 구간에서는 구동 저전압(ELVSS)으로 고전압이 인가되어 유기 발광 소자(OLED)의 발광 구간이 종료된다.
그 후, 초기화 구간으로 진입된다. 초기화 구간에는 구동 전압(ELVDD)이 저전압 레벨로 변경되고, 스캔 신호(GW[n])로는 게이트 온 전압인 저전압으로 변경된다. 또한, 초기화 전압(VINIT)은 온 바이어스 구간과 같이 저전압으로 변경된 후 다시 고 전압 레벨로 바뀔 수 있다. 이 때, 구동 저전압(ELVSS)은 고전압 레벨이 유지되고, 데이터 전압(data)도 일정 전압(접지 전압이나 기준 전압)이 유지된다.
초기화 구간은 스캔 신호(GW[n])에 게이트 온 전압이 인가되어 제2 트랜지스터(T2)가 턴 온되어 구동 트랜지스터(T1)의 게이트 전극과 제2 전극이 전기적으로 연결된다. 이 때, 턴 온된 제2 트랜지스터(T2)가 저항의 역할을 수행하여 구동 트랜지스터(T1)의 게이트 전극과 제2 전극에서의 전압이 서로 다를 수 있다. 즉, 유지 커패시터(Cst)의 제1 전극과 입력 커패시터(Cpr)의 제1 전극의 전압도 서로 다를 수 있다. 이 때, 구동 전압(ELVDD) 및 초기화 전압(VINIT)이 저전압으로 변경되기 때문에, 구동 트랜지스터(T1)의 게이트 전극(유지 커패시터(Cst)의 제1 전극)의 전압도 낮은 전압으로 변경되어 구동 트랜지스터(T1)의 제2 전극(입력 커패시터(Cpr)의 제1 전극)의 전압보다 낮은 전압을 가질 수 있다. 그 후, 초기화 전압(VINIT)이 다시 고전압으로 변경되면서 초기화 구간이 종료된다.
그 후, 보상 구간으로 진입되며, 이 때에는 구동 전압(ELVDD)이 고전압으로 변경되고, 그 외의 전압을 유지된다. 즉, 스캔 신호(GW[n])로는 게이트 온 전압(저전압)이 유지되며, 초기화 전압(VINIT)은 고 전압이 유지되고, 구동 저전압(ELVSS)도 고전압 레벨이 유지되며, 데이터 전압(data)도 일정 전압(접지 전압이나 기준 전압)이 유지된다.
보상 구간은 초기화 구간에서 세팅된 구동 트랜지스터(T1)의 게이트 전극(유지 커패시터(Cst)의 제1 전극)의 전압과 구동 전압(ELVDD)의 고전압의 차이에 의하여 구동 트랜지스터(T1)가 전류를 제2 전극으로 출력한다. 하지만, 구동 저전압(ELVSS)이 고전압을 가져 유기 발광 소자(OLED)로는 전류가 흐르지 못하고, 턴 온 되어 있는 제2 트랜지스터(T2)를 통하여 구동 트랜지스터(T1)의 게이트 전극(유지 커패시터(Cst)의 제1 전극)으로 인가된다. 이 때, 구동 트랜지스터(T1)의 게이트 전극과 제2 전극의 전압차이가 구동 트랜지스터(T1)의 문턱 전압(Vth)인 경우에는 구동 트랜지스터(T1)가 전류를 출력하지 않는다. 이는 구동 트랜지스터(T1)의 반도체층 중 제2 전극 측에 채널이 형성되지 않아 전류가 흐를 수 있는 경로가 형성되지 않기 때문이다. 즉, 보상 구간에는 구동 트랜지스터(T1)가 처음에는 전류를 출력할 수 있지만, 일정시간 후 게이트 전극과 제2 전극의 전압차이가 구동 트랜지스터(T1)의 문턱 전압(Vth)에 해당되면서 출력 전류가 방출되지 않게 된다. 그 결과 유지 커패시터(Cst)의 제1 전극에는 구동 트랜지스터(T1)의 제2 전극(입력 커패시터(Cpr)의 제1 전극)보다 문턱 전압(Vth)만큼 낮은 전압이 저장될 수 있다.
구동 트랜지스터(T1)가 출력 전류를 방출하지 않게 된 이후에 구동 전압(ELVDD)는 다시 저전압으로 변경되고, 스캔 신호(GW[n])로는 게이트 오프 전압(고전압)으로 변경된다.
그 후, 기입 구간으로 진입한다. 기입 구간은 유지 커패시터(Cst)의 제1 전극에 데이터 전압(data)을 저장하는 단계로 게이트선에 순차적으로 스캔 신호(GW[n])가 인가되는 구간이다. 또한, 데이터선에는 스캔 신호(GW[n])가 인가되는 타이밍에 맞추어 해당 화소로 기입될 데이터 전압(data)이 인가된다. 구체적으로 기입 구간에는 구동 전압(ELVDD)이 저전압으로 변경된 후 일정 기간(제1 홀드 (Hold) 구간)이 지나면서부터 각 게이트선에 순차적으로 스캔 신호(GW[n])가 인가된다. 이 때, 초기화 전압(VINIT)은 고 전압이 유지되고, 구동 저전압(ELVSS)도 고전압이 유지된다. 그러므로 제1 홀드 구간에는 구동 전압(ELVDD)이 저전압으로 유지되고, 구동 저전압(ELVSS)이 고전압으로 유지되며, 초기화 전압(VINIT)이 고 전압으로 유지된다.
이러한 상황에서 게이트선에는 순차적인 스캔 신호(GW[n])가 인가되며, 이는 저전압인 게이트 온 전압이 순서대로 게이트선에 인가되면서 게이트 온 전압이 2 이상의 게이트선에서 서로 중접하지 않을 수 있다.
특정 게이트선에 게이트 온 전압이 인가될 때에 데이터선에는 해당 게이트선에 연결된 화소에 인가할 데이터 전압이 데이터선에 인가된다. 데이터선에서 데이터 전압(data)이 변동되면, 입력 커패시터(Cpr)의 제1 전극의 전압도 변동되는데, 그 중 제2 트랜지스터(T2)가 턴 온될 때의 전압이 유지 커패시터(Cst)의 제1 전극으로 전달되어 저장(기입)된다. 즉, 도 1의 구조에서 제2 트랜지스터(T2)가 턴 온 되므로, 데이터 전압에 따라 변화된 입력 커패시터(Cpr)의 제1 전극의 전압이 제2 트랜지스터(T2)를 지나 유지 커패시터(Cst)의 제1 전극으로 전달되어 저장된다. 스캔 신호(GW[n])에서 게이트 온 전압(저전압)이 인가되는 기간은 1H라고 하며, 그 전후로는 게이트 오프 전압(고전압)이 인가된다. 실시예에 따라서는 제2 트랜지스터(T2)가 p형인지 n형인지에 따라서 게이트 온 전압이 고전압으로 변경될 수도 있다. 동일한 게이트선에 연결된 제2 트랜지스터(T2)는 모두 한꺼번에 턴 온되며, 1H이후에는 다음 게이트선에 게이트 온 전압이 인가된다.
유지 커패시터(Cst)에 데이터 전압이 저장된 이후에는 제2 홀드(Hold 2)구간이 위치한다. 즉, 유지 커패시터(Cst)에 저장된 전압은 발광 구간까지 계속 유지된다. 제2 홀드 구간동안 데이터선에 인가되는 데이터 전압이 변하지만, 제2 트랜지스터(T2)는 이미 턴 오프 된 상태이므로 유지 커패시터(Cst)의 제1 전극의 전압은 변하지 않고 유지된다.
그 후, 발광 단계로 진입한다. 발광 단계는 구동 전압(ELVDD)과 구동 저전압(ELVSS)이 유기 발광 소자(OLED)로는 전류가 흐를 수 있는 전압 관계로 변경된다. 즉, 구동 전압(ELVDD)은 고전압으로 변경되고, 구동 저전압(ELVSS)은 저전압으로 변경된다. 이 때, 초기화 전압(VINIT)은 고전압이 유지되고, 게이트선에는 게이트 오프 전압(고전압)이 유지되며, 데이터 전압(data)은 일정 전압(접지 전압이나 기준 전압)이 유지된다.
고전압의 구동 전압(ELVDD)과 유지 커패시터(Cst)의 제1 전극간의 전압 차이, 즉, 구동 트랜지스터(T1)의 제1 전극과 게이트 전극 간의 전압 차이에 따라서 구동 트랜지스터(T1)가 출력하는 전류의 크기가 정해지며, 이는 유기 발광 소자(OLED)로 전달된다. 이 때, 제2 트랜지스터(T2)는 턴 오프 상태이므로 구동 트랜지스터(T1)의 출력 전류는 유기 발광 소자(OLED)로만 전달되고, 전류의 크기에 따라서 유기 발광 소자(OLED)가 방출하는 빛의 휘도가 정해진다.
즉, 유기 발광 다이오드(OLED)가 표시하는 휘도는 유기 발광 다이오드(OLED)를 흐르는 전류의 크기에 따라 정해진다. 유기 발광 다이오드(OLED)를 흐르는 전류는 구동 트랜지스터(T1)의 출력 전류이므로, 구동 트랜지스터(T1)의 게이트 전극의 전압에 따라 출력 전류가 변한다. 그러므로, 구동 트랜지스터(T1)의 게이트 전극의 전압을 조절하여 유기 발광 다이오드(OLED)의 휘도를 조절할 수 있다. 구동 트랜지스터(T1)의 게이트 전극의 전압은 입력 커패시터(Cpr)를 통하여 데이터선으로부터 전달되는 것이므로 데이터선의 전압(데이터 전압(data))을 조절하여 유기 발광 다이오드(OLED)의 휘도를 조절할 수 있다.
발광 구간은 모든 화소에 대하여 기입 구간이 완료된 후, 전체 화소에 대해서 동시에 진입하도록 할 수 있다. 그 결과 모든 화소는 동시에 발광할 수 있다. 실시예에 따라서는 화소는 2 이상의 그룹으로 나누고, 각 그룹 별로 발광 구간을 가지도록 할 수도 있다.
구동 전압(ELVDD)이 가지는 고전압값과 저전압값은, 구동 저전압(ELVSS)이 가지는 고전압값 및 저전압값과 다른 전압값일 수 있다. 하지만, 실시예에 따라서는 하나의 고전압과 하나의 저전압을 각각 설정해두고 이를 구동 전압(ELVDD)과 구동 저전압(ELVSS)이 같이 사용하도록 할 수도 있다. 또한, 초기화 전압(VINIT)의 고전압과 저전압도 구동 전압(ELVDD) 또는 구동 저전압(ELVSS)의 고전압 및 저전압과 동일한 전압이 사용될 수도 있다.
한편, 실시예에 따라서는 발광 구간의 동작을 초기화 전압(VINIT)을 조정하는 방식으로 동작시킬 수도 있다. 이러한 실시예에서는 발광 구간 동안 초기화 전압(VINIT)이 변동하면서 유지 커패시터(Cst)의 제1 전극의 전압을 변경시켜 구동 트랜지스터(T1)가 전류를 흘리도록 세팅하는 경우이다. 즉, 발광 구간 전에는 구동 트랜지스터(T1)에 전류가 흐르지 못하는 정도의 전압이 구동 트랜지스터(T1)의 게이트 전극에 인가되어 있지만, 초기화 전압(VINIT)이 변동하면서 유지 커패시터(Cst)의 제1 전극의 전압도 따라서 변동되어 구동 트랜지스터(T1)를 동작시키는 방식이다. 이러한 실시예에서 초기화 전압(VINIT)은 발광 구간에 진입할 때 더 낮은 레벨의 전압으로 변동될 수 있다. 이는 구동 트랜지스터(T1)가 p형 트랜지스터이기 때문에 게이트 전극의 전압을 더 낮게 해주기 위함이다. 이 때, 구동 전압(ELVDD) 및 구동 저전압(ELVSS)은 각각 고전압과 저전압을 유지하고 있을 수 있다.
한편, 실시예에 따라서는 도 2에 도시되어 있는 구간 중 적어도 하나의 구간은 생략될 수 있다.
입력 커패시터(Cpr)를 통하여 데이터 전압이 화소로 인가되는 도 1의 구조에 의하면, 제2 트랜지스터(T2)에서 누설 전류가 발생하더라도 화소의 외부로의 누설은 발생하지 않는 장점을 가진다. 즉, 데이터선과 화소가 직접 연결되는 구조에서는 화소 내에서 누설이 발생하면 데이터선을 통하여 외부로 누설되는 문제가 발생하므로, 이를 보호하기 위하여 화소가 추가적인 보상 트랜지스터를 포함할 필요가 있다. 하지만, 본 실시예에서는 화소가 입력 커패시터(Cpr)를 통하여 데이터선과 연결되는 구조를 가져 별도의 트랜지스터를 더 형성하지 않아 차지하는 면적을 줄일 수 있다. 그 결과 도 1에서와 같이 하나의 화소는 두 개의 트랜지스터(T1, T2)만을 포함하여도 문제없이 동작할 수 있다.
도 1의 실시예와 달리, 구동 트랜지스터(T1)의 제2 전극은 유기 발광 소자(OLED)의 애노드 전극과만 연결되고, 입력 커패시터(Cpr)의 제1 전극 및 제2 트랜지스터(T2)의 제1 전극과는 연결되지 않을 수 있다. 이때에는 유기 발광 소자(OLED)의 애노드 전극을 주기적으로 초기화시킬 수 있는 추가적인 트랜지스터 등의 구성 요소를 더 포함할 수도 있다.
이상과 같은 도 1의 화소 회로를 구체적인 적층 구조인 도 3를 통하여 살펴본다. 도 1의 화소 회로는 다양한 적층 구조로 구현될 수 있으며, 도 3는 그 중 하나의 적층 구조의 단면도이다.
도 3는 일 실시예에 따른 유기 발광 표시 장치의 한 화소의 단면도이다.
일 실시예에 따른 유기 발광 표시 장치는 유리와 같은 딱딱한(rigid)한 기판이나 플라스틱, 또는 폴리 이미드(PI)와 같은 플렉서블한 재질로 형성된 기판을 사용할 수 있으며, 도 3에서는 플렉서블한 재질의 기판(110)을 사용한 실시예를 이용하여 설명한다.
기판(110) 위에는 버퍼층(111)이 위치한다. 버퍼층(111)은 산화 규소, 질화 규소, 산화 알루미늄 등의 무기 절연 물질을 포함할 수 있다. 플렉서블한 기판(110)과 버퍼층(111)의 사이에는 무기 절연 물질이나 폴리이미드와 같은 유기 절연 물질을 포함하는 배리어층이 더 형성되어 있을 수 있다. 또한, 플렉서블한 재질의 기판(110)을 사용하는 경우에는 2 이상의 기판(110)이 형성될 수도 있으며, 이 때, 버퍼층(111)이나 배리어층도 2 이상 형성될 수도 있다. 하지만, 도 3에서는 간략화를 위하여 하나의 기판(110) 및 하나의 버퍼층(111)만을 도시하였다.
버퍼층(111)의 위에는 구동 트랜지스터(T1)에 포함되는 반도체층(130; 이하 다결정 반도체층이라고도 함)이 형성된다. 구동 트랜지스터(T1)에 포함되는 반도체층(130)은 다결정 반도체로 형성된다. 반도체층(130)은 후술하는 게이트 전극(122)과 중첩하는 채널 영역과 그 양측에 위치하는 제1 영역 및 제2 영역을 포함한다.
다결정 반도체층(130)의 위에는 이를 덮는 제1 게이트 절연막(141)이 위치한다.
제1 게이트 절연막(141) 위에는 구동 트랜지스터(T1)의 게이트 전극(121; 이하 제1 게이트 전극이라고도 함)이 형성되어 있다. 구동 트랜지스터(T1)의 게이트 전극(121)과 반도체층(130)이 중첩하는 부분은 구동 트랜지스터(T1)의 채널이 위치한다. 반도체층(130)에서 채널을 제외하고는 도핑되어 있을 수 있다.
구동 트랜지스터(T1)의 게이트 전극(121)은 유지 커패시터(Cst)의 제1 전극으로도 역할을 한다.
구동 트랜지스터(T1)의 게이트 전극(121) 및 노출된 제1 게이트 절연막(141)위에는 이를 덮는 제1 층간 절연막(161)이 위치한다.
제1 층간 절연막(161)의 위에는 제2 트랜지스터(T2)용 중첩층(126)과 유지 커패시터(Cst)용 제2 전극(122; 이하 유지 커패시터용 전극이라고도 함)이 형성되어 있다.
유지 커패시터(Cst)용 제2 전극(122)은 구동 트랜지스터(T1)의 게이트 전극(121)이 중첩하여 그 사이에 위치하는 제1 층간 절연막(161)과 함께 유지 커패시터(Cst)를 형성한다. 유지 커패시터(Cst)용 제2 전극(122)은 초기화 전압(VINIT)이 인가된다. 실시예에 따라서는 유지 커패시터(Cst)용 제2 전극(122)은 초기화 전압(VINIT)이 인가되는 선(초기화 전압선)과 일체로 형성될 수도 있다.
제2 트랜지스터(T2)용 중첩층(126)은 그 위에 형성될 제2 트랜지스터(T2)용 반도체층(135)과 중첩하는 위치에 형성되어 있다. 또한, 제2 트랜지스터(T2)용 중첩층(126)은 제2 트랜지스터(T2)의 반도체층(135)의 채널과 중첩하며, 그 외 제1 영역 및 제2 영역의 적어도 일부와 중첩할 수 있다. 실시예에 따라서는 제2 트랜지스터(T2)용 중첩층(126)은 일정한 수준의 전압이 인가되거나, 제2 트랜지스터(T2)의 일 전극과 전기적으로 연결되어 있거나, 구동 전압(ELVDD)이나 구동 저전압(ELVSS)이 인가되거나, 플로팅되어 있을 수 있다. 제2 트랜지스터(T2)용 중첩층(126)은 제2 트랜지스터(T2)의 채널 특성을 확보하여 제2 트랜지스터(T2)의 신뢰성을 높이는 역할을 한다.
제2 트랜지스터(T2)용 중첩층(126), 유지 커패시터(Cst)용 제2 전극(122) 및 이들에 의하여 노출되어 있는 제1 층간 절연막(161)의 위에는 제2 층간 절연막(162)이 위치한다.
제2 층간 절연막(162)의 위에는 제2 트랜지스터(T2)용 반도체층(135; 이하 산화물 반도체층이라고도 함), 제2 게이트 절연막(142), 제2 트랜지스터(T2)용 게이트 전극(125; 이하 제2 게이트 전극이라고도 함) 및 연결부(176, 178)가 형성되어 있다. 여기서, 제2 트랜지스터(T2)용 게이트 전극(125) 및 연결부(176, 178)는 동일한 물질로 형성될 수 있다.
제2 트랜지스터(T2)용 반도체층(135)은 제2 트랜지스터(T2)용 중첩층(126)의 적어도 일부와 중첩하는 위치에 형성되며, 산화물 반도체로 형성되어 있다. 제2 트랜지스터(T2)용 반도체층(135)은 후술하는 제2 트랜지스터(T2)용 게이트 전극(125)과 중첩하는 채널 영역과 그 양측에 위치하는 제1 영역 및 제2 영역을 포함한다. 제2 트랜지스터(T2)용 반도체층(135)의 제1 영역 및 제2 영역은 도핑되어 있을 수 있다. 산화물 반도체를 포함하는 트랜지스터는 n형 트랜지스터 특성을 가질 수 있으나, 도핑에 의하여 p형 트랜지스터 특성을 가질 수도 있다.
제2 트랜지스터(T2)용 반도체층(135)에 산화물 반도체를 사용함으로 인하여, 제2 트랜지스터(T2)의 누설 전류 특성을 줄인다. 즉, 구동 트랜지스터(T1)와 같이 다결정 반도체를 사용하는 경우에는 상대적으로 누설 전류가 커서 유지 커패시터(Cst)에 기입된 전압을 유지하기 어려울 수 있지만, 산화물 반도체를 사용함으로 인하여 유지 커패시터(Cst)의 전압을 유지하기 용이하다. 그 결과 추가 트랜지스터를 사용하여 누설을 방지시키는 구조를 사용할 필요가 없다.
제2 트랜지스터(T2)용 반도체층(135)의 채널의 위에는 제2 게이트 절연막(142) 및 제2 트랜지스터(T2)용 게이트 전극(125)이 순차적으로 형성되어 있다. 본 실시예에서는 제2 게이트 절연막(142)이 제2 트랜지스터(T2)용 반도체층(135)의 채널의 위, 즉, 제2 트랜지스터(T2)용 게이트 전극(125)의 하부에만 위치하고 있다. 이는 도 3의 실시예에서는 제2 트랜지스터(T2)용 게이트 전극(125)의 식각시 제2 게이트 절연막(142)도 식각되어 제2 트랜지스터(T2)용 게이트 전극(125)과 동일한 평면 모양을 가진다. 하지만, 실시예에 따라서는 제2 트랜지스터(T2)용 반도체층(135)을 모두 덮으며, 노출되어 있는 제2 층간 절연막(162)를 모두 덮을 수도 있다.
제2 트랜지스터(T2)용 게이트 전극(125)은 게이트 신호(GW[n])가 인가되는 게이트선과 전기적으로 연결되어 있을 수 있으며, 본 실시예에서는 일체로 형성되어 있는 구조를 가질 수 있다.
한편, 제2 층간 절연막(162)의 위이며, 구동 트랜지스터(T1)가 위치하는 부분에는 두 개의 연결부(176, 178)이 위치한다. 제1 연결부(176)는 제1 게이트 절연막(141), 제1 층간 절연막(161) 및 제2 층간 절연막(162)에 형성된 오프닝을 통하여 반도체층(130)의 제1 영역과 연결되어 있다. 제2 연결부(178)는 제1 게이트 절연막(141), 제1 층간 절연막(161) 및 제2 층간 절연막(162)에 형성된 오프닝을 통하여 반도체층(130)의 제2 영역과 연결되어 있다. 두 연결부(176, 178)는 구동 트랜지스터(T1)의 제1 전극(175) 및 제2 전극(177)이 반도체층(130)의 제1 영역 및 제2 영역과 각각 연결되는 것을 돕기 위하여 보조적으로 형성되는 것이며, 실시예에 따라서는 생략될 수도 있다. 하지만, 실시예에 따라서는 도 3와 달리 더 많은 연결부를 포함하여 구동 트랜지스터(T1)의 제1 전극(175) 및 제2 전극(177)이 반도체층(130)의 제1 영역 및 제2 영역과 각각 연결되도록 할 수도 있다. 두 개의 연결부(176, 178)은 후술하는 격벽(300)에 형성된 오프닝(301)이 차지하는 면적과 적어도 일부 중첩하거나 오프닝(301)내에 위치할 수 있다. 이를 통하여 화소가 차지하는 면적을 줄일 수 있다.
제2 트랜지스터(T2)용 반도체층(135), 제2 게이트 절연막(142), 제2 트랜지스터(T2)용 게이트 전극(125), 연결부(176, 178) 및 노출된 제2 층간 절연막(162)의 위에는 제3 층간 절연막(163)이 형성되어 있다. 제3 층간 절연막(163)은 산화 규소나 질화 규소와 같은 무기 절연 물질로 형성될 수 있으며, 제1 층간 절연막(161) 및 제2 층간 절연막(162)보다 두껍게 형성될 수 있다. 실시예에 따라서는 실리콘 질화막과 실리콘 산화막의 이중막으로 형성될 수도 있다. 제3 층간 절연막(163)의 상부에는 입력 커패시터(Cpr) 및 유기 발광 다이오드(OLED)가 형성될 예정인데, 하부의 전극 및 반도체층의 구조로 인하여 단차가 크게 발생될 우려가 있다. 이러한 큰 단차는 입력 커패시터(Cpr) 및 유기 발광 다이오드(OLED)의 각 전극이 어긋나게 할 수도 있다. 이에 이러한 단차를 제거하기 위하여 제3 층간 절연막(163)을 두껍게 형성한 후 이를 CMP (Chemical Mechanical Polishing)하여 평탄화할 수 있다. 도 3에서는 CMP 공정을 진행하여 평탄화된 상부면을 가지는 제3 층간 절연막(163)이 도시되어 있으며, 그 위치에 CMP로 도시하였다. 제3 층간 절연막(163)의 상부면이 평탄화됨에 의하여, 도 3에서 도시하고 있는 바와 같이 입력 커패시터(Cpr) 및 유기 발광 다이오드(OLED)는 단차로 인한 문제없이 형성될 수 있다.
제3 층간 절연막(163)의 위에는 입력 커패시터(Cpr)용 제2 전극(179; 이하 입력 커패시터용 전극이라고도 함)이 형성되어 있다. 입력 커패시터(Cpr)용 제2 전극(179)은 데이터선과 전기적으로 연결되어 데이터 전압을 인가 받는다. 실시예에 따라서는 데이터선과 일체로 형성될 수도 있다.
입력 커패시터(Cpr)용 제2 전극(179) 및 노출된 제3 층간 절연막(163)의 위에는 제4 층간 절연막(164)이 위치한다.
제4 층간 절연막(164)의 위에는 구동 트랜지스터(T1)용 제1 전극(175) 및 구동 트랜지스터(T1)용 제2 전극(177), 제2 트랜지스터(T2)용 제1 전극(171) 및 제2 트랜지스터(T2)용 제2 전극(173)이 형성되어 있다.
구동 트랜지스터(T1)의 제1 전극(175)는 제3 층간 절연막(163) 및 제4 층간 절연막(164)에 형성된 오프닝을 통하여 제1 연결부(176)과 연결되어 있으며, 그 결과 반도체층(130)의 제1 영역까지 연결되어 있다. 구동 트랜지스터(T1)의 제1 전극(175)에는 구동 전압(ELVDD)이 인가되며, 구동 전압(ELVDD)을 인가하는 배선(구동 전압선)과 전기적으로 연결되는 구조를 가지거나, 일체로 형성되는 구조를 가질 수 있다.
구동 트랜지스터(T1)의 제2 전극(177)는 제3 층간 절연막(163) 및 제4 층간 절연막(164)에 형성된 오프닝을 통하여 제2 연결부(178)과 연결되어 있으며, 그 결과 반도체층(130)의 제2 영역까지 연결되어 있다. 또한, 구동 트랜지스터(T1)의 제2 전극(177)는 입력 커패시터(Cpr)용 제2 전극(179)과 중첩하여 입력 커패시터(Cpr)를 형성한다. 또한, 도 3를 참고하면, 중첩에 의하여 형성된 입력 커패시터(Cpr)와 유지 커패시터(Cst)가 수직 방향으로 중첩하는 구조를 가진다. 그 결과 커패시터가 차지하는 면적을 줄일 수 있어 화소가 차지하면 면적을 줄일 수 있다.
제2 트랜지스터(T2)의 제1 전극(171)은 제3 층간 절연막(163) 및 제4 층간 절연막(164)에 형성된 오프닝을 통하여 제2 트랜지스터(T2)용 반도체층(135)의 제1 영역과 연결되어 있다. 또한, 도 3에서는 점선(Ba)에 의하여 제2 트랜지스터(T2)의 제1 전극(171)이 유지 커패시터(Cst)용 제2 전극(122)과 전기적으로 연결되어 있음을 나타내고 있다.
제2 트랜지스터(T2)의 제2 전극(173)은 제3 층간 절연막(163) 및 제4 층간 절연막(164)에 형성된 오프닝을 통하여 제2 트랜지스터(T2)용 반도체층(135)의 제2 영역과 연결되어 있다. 또한, 도 3에서는 점선(Bb)에 의하여 제2 트랜지스터(T2)의 제2 전극(173)이 구동 트랜지스터(T1)의 제2 전극(177)과 전기적으로 연결되어 있음을 나타내고 있다.
구동 트랜지스터(T1)의 제1 전극(175) 및 제2 전극(177), 제2 트랜지스터(T2)의 제1 전극(171) 및 제2 전극(173), 그리고 노출된 제4 층간 절연막(164)의 위에는 보호막(180)이 형성되어 있다.
보호막(180)은 구동 트랜지스터(T1)의 제2 전극(177)을 노출시키는 오프닝(181; 이하 제1 오프닝이라고도 함)을 포함한다.
보호막(180)의 위에는 애노드 전극(191)이 형성되며, 애노드 전극(191)은 오프닝(181)을 통하여 구동 트랜지스터(T1)의 제2 전극(177)과 연결되어 있다. 애노드 전극(191)은 투명 도전 물질 또는 금속 물질을 포함할 수 있으며, 투명 도전 물질 및 금속 물질 중 2 이상을 포함하는 다중막 구조를 가질 수 있다. 실시예에 따라서는 애노드 전극(191)이 포함되는 유기 발광 다이오드(OLED)가 방출하는 빛에 따라서 서로 다른 두께로 형성될 수 있다. 즉, 적색 유기 발광 다이오드(OLED)에 포함된 애노드 전극(191), 녹색 유기 발광 다이오드(OLED)에 포함된 애노드 전극(191) 및 청색 유기 발광 다이오드(OLED)에 포함된 애노드 전극(191)의 두께가 서로 다를 수 있다. 실시예에 따라서는 적색 유기 발광 다이오드(OLED)에 포함된 애노드 전극(191)의 두께가 가장 두껍고, 그 다음은 청색 유기 발광 다이오드(OLED)에 포함된 애노드 전극(191)이 두껍고, 그 다음은 녹색 유기 발광 다이오드(OLED)에 포함된 애노드 전극(191)이 두꺼울 수 있다. 각 애노드 전극(191)의 두께 차이는 금속층의 위에 ITO나 IZO와 같은 투명 도전 물질의 유무나 형성되는 투명 도전 물질의 두께를 조절하여 다르게 할 수 있다.
애노드 전극(191) 및 노출된 보호막(180)의 위에는 유기 발광 다이오드(OLED)의 발광 영역을 구획하는 오프닝(301; 이하 제2 오프닝이라고도 함)을 가지는 격벽(300)이 형성되어 있다. 오프닝(301)은 애노드 전극(191)을 노출시키며, 오프닝(301)의 내에는 유기 발광층(350)이 형성되어 있다. 실시예에 따라서는 격벽(300)의 위 또는 격벽(300)과 동일한 층에 스페이서가 더 형성되어 있을 수 있다.
격벽(300) 및 유기 발광층(350)의 위에는 캐소드 전극(270)이 형성되어 있다. 캐소드 전극(270)은 구동 저전압(ELVSS)이 인가된다.
도 3에서 격벽(300)에 위치하는 오프닝(301)과 보호막(180)에 위치하는 오프닝(181)이 수직 방향으로 중첩하는 구조(이하 오프닝의 수직 중첩 구조라고도 함)를 가진다.
또한, 격벽(300)에 위치하는 오프닝(301)과 구동 트랜지스터(T1)의 반도체층(130)의 제2 영역에서부터 제2 전극(177)까지의 오프닝(도 3에서는 반도체층(130)의 제2 영역에서 제2 연결부(178)까지를 연결하는 오프닝과 제2 연결부(178)에서 제2 전극(177)까지 연결하는 오프닝 두 개로 이루어져 있음)도 수직 방향으로 중첩하는 구조를 가진다.
또한, 구동 트랜지스터(T1)의 반도체층(130)의 제2 영역에서부터 제2 전극(177)까지를 연결하는 제2 연결부(178)도 애노드 전극(191)의 내부에 위치하도록 배치되어 있다. 즉, 애노드 전극(191)과 제2 연결부(178)도 수직 방향으로 중첩하는 구조를 가진다.
이상과 같은 오프닝(301, 181)간의 수직 중첩 구조로 인하여 화소가 차지하는 면적은 감소된다.
또한, 도 3의 실시예에서는 유지 커패시터(Cst)와 입력 커패시터(Cpr)도 수질 배열되는 구조(이하 커패시터의 수직 중첩 구조라고도 함)를 가진다. 즉, 유지 커패시터(Cst)는 유지 커패시터(Cst)용 제2 전극(122)과 구동 트랜지스터(T1)의 게이트 전극이 중첩하여 형성되고, 그 위에 입력 커패시터(Cpr)가 입력 커패시터(Cpr)용 제2 전극(179)과 구동 트랜지스터(T1)의 제2 전극(177)이 중첩하여 형성되므로 상하에 존재하며 중첩하는 부분을 가진다. 이러한 커패시터의 수직 중첩 구조로 인해서도 화소가 차지하는 면적은 감소된다.
이와 같은 다양한 수직 중첩 구조는 화소가 차지하는 면적을 줄이는 장점을 가진다. 오프닝의 수직 중첩 구조에 따른 면적 감소에 대해서는 후술하는 도 5 및 도 6에서 추가적으로 살펴본다.
도 3에서는 도시하지 않았으나, 캐소드 전극(270)의 위에는 유기 발광 다이오드(OLED)를 보호하는 봉지층(도시되지 않음)이 위치한다. 봉지층은 캐소드 전극(270)과 접하거나 캐핑층 및 기능층이 추가 형성되어 이격되어 있을 수도 있다. 봉지층은 무기막과 유기막이 적층된 박막 봉지층일 수 있으며, 무기막, 유기막, 무기막으로 구성된 3중층을 포함할 수 있다.
이상의 도 1 및 도 3에서 도시하고 있는 실시예에 따른 유기 발광 표시 장치의 화소는 데이터 전압이 입력 커패시터(Cpr)에 의하여 전달되므로 화소 내에서 누설 전류가 발생하더라도 데이터선을 통하여 외부로 누설되지 않는다. 그 결과 두 개의 트랜지스터 외의 트랜지스터를 형성하여 누설을 차단하지 않아도 적절하게 동작할 수 있다. 이러한 점은 제2 트랜지스터(T2)의 반도체를 산화물 반도체로 사용하여 제2 트랜지스터(T2)가 다결정 반도체를 사용하는 경우보다 누설 전류를 줄이기도 하므로 더욱 더 보상 트랜지스터를 추가 형성하지 않을 수 있다.
이상과 같이 추가적인 보상 트랜지스터가 포함되지 않고 두 개의 트랜지스터만으로 화소를 형성함으로 인하여 화소가 차지하는 면적이 매우 감소한다.
또한, 도 3를 참고하면, 유기 발광 다이오드(OLED)가 발광하는 영역인 격벽(300)의 오프닝(301)과 중첩하는 영역에 애노드 전극(191)을 노출시키는 오프닝(181)이 서로 수직 중첩하는 구조를 가져 화소가 차지하는 면적이 줄어든다. 또한, 실시예에 따라서는 격벽(300)의 오프닝(301)과 중첩하면서 구동 트랜지스터(T2)의 제2 전극(177)과 반도체층(130)의 제2 영역을 연결하는 오프닝 및/또는 제2 연결부(178)가 형성되고 있어 화소가 차지하는 면적을 더욱 줄일 수 있다.
그 결과 고 ppi(pixel per inch)의 유기 발광 표시 장치를 제조할 수 있으며, 고해상도의 유기 발광 표시 장치를 형성하는 것도 가능하다.
이하에서는 도 4을 통하여 도 3에서 사용되는 각 구성 요소의 제조 순서를 살펴본다.
도 4은 일 실시예에 따른 유기 발광 표시 장치의 각 층을 순서대로 도시하는 표이다.
도 4에서 좌측 열은 각 층의 이름을 영문 약자로 표현한 것이며, 우측 열은 도 3에서 해당 층에 대응하는 구성 요소의 도면 부호를 기재한 것이다.
먼저, Barrier/PI는 플렉서블한 기판(110)을 의미하며, 기판(110)에는 배리어층 및 PI와 같은 플렉서블한 물질로 형성된 층이 위치하고 있음을 나타낸다. 이 때 배리어층은 다양한 무기 절연 물질로 형성될 수 있으며, 산화 규소나 질화 규소를 포함할 수 있으며, 실시예에 따라서는 비정질 반도체를 포함하거나 무기 절연 물질을 복수층으로 형성할 수도 있다. 여기서 폴리 이미드(PI)는 5 ㎛ 내지 20 ㎛의 두께로 형성될 수 있으며, 함께 형성되는 무지 절연 물질층이나 비정질 반도체층은 500Å내지 7000Å으로 형성될 수 있다.
그 위에는 Buffer는 버퍼층(111)을 의미하며, 산화 규소나 질화 규소와 같은 무기 절연 물질로 형성될 수 있으며, 실시예에 따라서는 이러한 무기 절연 물질을 복수층으로 형성할 수 있다. 여기서 사용되는 무기 절연 물질은 500Å 내지 5000Å으로 형성될 수 있다.
그 위에 위치하는 ACT는 다결정 반도체층을 의미하며, 구동 트랜지스터(T1)용 반도체층(130)을 의미한다. 다결정 반도체는 비정질 반도체를 결정화 공정을 통하여 형성할 수 있다. 여기서 사용되는 다결정 반도체층은 300Å 내지 600Å으로 형성될 수 있다.
그 위에 위치하는 GI는 제1 게이트 절연막(141)을 의미하며, 제1 게이트 절연막(141)은 산화 규소나 질화 규소 등의 무기 절연 물질로 형성된다. 여기서 사용되는 제1 게이트 절연막(141)은 1000Å 내지 2000Å으로 형성될 수 있다.
그 위에 위치하는 GAT1은 제1 게이트 도전층을 나타내며, 도 3에서는 구동 트랜지스터(T1)용 게이트 전극(121)을 포함한다. 제1 게이트 도전층은 몰리브덴(Mo)이나 티타늄(Ti), 구리(Cu), 알루미늄(Al) 등 다양한 금속으로 형성될 수 있으며, 이들을 포함하는 복수의 층으로 형성될 수도 있다. 여기서 사용되는 제1 게이트 도전층은 2000Å 내지 3000Å으로 형성될 수 있다.
그 위에 위치하는 ILD1은 제1 층간 절연막(161)을 의미하며, 산화 규소나 질화 규소와 같은 무기 절연 물질로 형성될 수 있다. 여기서 사용되는 제1 층간 절연막(161)은 1000Å 내지 1500Å으로 형성될 수 있다.
그 위에 위치하는 GAT2는 제2 게이트 도전층을 나타내며, 도 3에서는 제2 트랜지스터(T2)용 중첩층(126) 및 유지 커패시터(Cst)용 제2 전극(122)을 포함한다. 제2 게이트 도전층은 몰리브덴(Mo)이나 티타늄(Ti), 구리(Cu), 알루미늄(Al) 등 다양한 금속으로 형성될 수 있으며, 이들을 포함하는 복수의 층으로 형성될 수도 있다. 여기서 사용되는 제2 게이트 도전층은 2000Å 내지 3000Å으로 형성될 수 있다.
그 위에 위치하는 ILD2는 제2 층간 절연막(162)을 의미하며, 산화 규소나 질화 규소와 같은 무기 절연 물질로 형성될 수 있다. 여기서 사용되는 제2 층간 절연막(162)은 2500Å 내지 4000Å으로 형성될 수 있다.
그 위에 위치하는 Oxide는 산화물 반도체층을 의미하며, 도 3에서는 제2 트랜지스터(T2)용 반도체층(135)을 포함한다. 산화물 반도체로는 다양한 물질을 포함할 수 있으며, 그 중 IGZO로 형성될 수도 있다. 여기서 사용되는 산화물 반도체층은 200Å 내지 500Å으로 형성될 수 있다.
그 위에 위치하는 GI2는 제2 게이트 절연막(142)을 의미하며, 산화 규소나 질화 규소와 같은 무기 절연 물질로 형성될 수 있다. 여기서 사용되는 제2 게이트 절연막(142)은 1000Å 내지 2000Å으로 형성될 수 있다.
그 위에 위치하는 GAT3은 제3 게이트 도전체를 의미하며, 제2 트랜지스터(T2)용 게이트 전극(125) 및 연결부(176, 178)를 포함한다. 제3 게이트 도전층은 몰리브덴(Mo)이나 티타늄(Ti), 구리(Cu), 알루미늄(Al) 등 다양한 금속으로 형성될 수 있으며, 이들을 포함하는 복수의 층으로 형성될 수도 있다. 여기서 사용되는 제3 게이트 도전층은 2000Å 내지 4000Å으로 형성될 수 있다.
그 위에 위치하는 ILD3은 제3 층간 절연막(163)을 의미하며, 산화 규소나 질화 규소와 같은 무기 절연 물질로 형성될 수 있으며, 이들을 이용한 복수의 층으로 형성될 수도 있다. 여기서 사용되는 제3 층간 절연막(163)은 2000Å 내지 6000Å으로 형성될 수 있다. 또한, 실시예에 따라서 제3 층간 절연막(163)은 실리콘 질화막과 실리콘 산화막의 이중막으로 형성될 수도 있다. 또한, 제3 층간 절연막(163)은 적층된 후 단차를 제거하기 위하여 CMP (Chemical Mechanical Polishing)공정을 추가적으로 진행할 수 있다. CMP 공정을 통하여 제3 층간 절연막(163)의 상부면은 평탄화되어 제3 층간 절연막(163)의 하부에 위치하는 전극 및 반도체층으로 인한 단차가 제거된다.
그 위에 위치하는 DAT1은 제1 데이터 도전층을 의미하며, 도 3에서는 입력 커패시터(Cpr)용 제2 전극(179)를 포함한다. 제1 데이터 도전층은 몰리브덴(Mo)이나 티타늄(Ti), 구리(Cu), 알루미늄(Al) 등 다양한 금속으로 형성될 수 있으며, 이들을 포함하는 복수의 층으로 형성될 수도 있다. 여기서 사용되는 제1 데이터 도전층은 3000Å 내지 8000Å으로 형성될 수 있다.
그 위에 위치하는 ILD4은 제4 층간 절연막(164)을 의미하며, 산화 규소나 질화 규소와 같은 무기 절연 물질로 형성될 수 있으며, 이들을 이용한 복수의 층으로 형성될 수도 있다. 여기서 사용되는 제4 층간 절연막(164)은 1000Å 내지 2000Å으로 형성될 수 있다.
그 위에 위치하는 DAT2은 제2 데이터 도전층을 의미하며, 도 3에서는 구동 트랜지스터(T1)의 제1 전극(175) 및 제2 전극(177), 제2 트랜지스터(T2)의 제1 전극(171) 및 제2 전극(173)를 포함한다. 제2 데이터 도전층은 몰리브덴(Mo)이나 티타늄(Ti), 구리(Cu), 알루미늄(Al) 등 다양한 금속으로 형성될 수 있으며, 이들을 포함하는 복수의 층으로 형성될 수도 있다. 여기서 사용되는 제2 데이터 도전층은 6000Å 내지 8000Å으로 형성될 수 있다.
그 위에 위치하는 VIA는 보호막(180)을 의미하며, 보호막(180)은 유기 물질을 포함하여 형성될 수 있으며, 폴리 이미드(PI)등 다양한 유기 물질로 형성될 수 있다. 여기서 사용되는 보호막(180)은 9000Å 내지 11000Å으로 형성될 수 있다.
그 위에 위치하는 PXL은 화소 전극층을 의미하며, 도 3에서는 애노드 전극(191)을 포함한다. 화소 전극층은 ITO와 같은 투명한 도전 물질을 포함할 수 있으며, 그 외 은(Ag)이나 다양한 금속(알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 구리(Cu)등)을 포함하여 다층 구조로 형성될 수 있다. 여기서 사용되는 화소 전극층은 1000Å 내지 2000Å으로 형성될 수 있다.
그 위에 위치하는 PDL층 격벽(300)을 의미하며, 그 위에 위치하는 SPC는 스페이서로 격벽(300)과 함께 또는 별도로 형성될 수 있다. 격벽(300) 및 스페이서는 폴리 이미드(PI)등 다양한 유기 물질로 형성될 수 있다. 여기서 사용되는 격벽(300)층은 8000Å 내지 10000Å으로 형성될 수 있으며, 스페이서층은 10000Å 내지 20000Å으로 형성될 수 있다.
이상에서 제1 내지 제3 게이트 도전층은 서로 동일한 물질을 포함하여 형성할 수 있으며, 제1 및 제2 데이터 도전층도 서로 동일한 물질을 포함하여 형성할 수 있다. 또한, 실시예에 따라서는 게이트 도전층에 포함되는 물질과 데이터 도전층에 포함되는 물질을 서로 다르게 할 수도 있다.
도 4에서 도시한 바와 같이 본 실시예에 따른 화소 구조는 수직 방향으로 중첩하면서 형성하기 때문에, 화소 하나가 차지하는 면적이 줄어 화소가 형성되는 ppi(pixel per inch)가 증가하며, 그에 따라 해상도도 증가할 수 있다.
이상과 같이 수직 구조에 기초하여 형성된 화소는 차지하는 면적이 감소하게 된다. 그 결과 ppi가 증가하는데, 이를 도 5 및 도 6(종래의 비교 구조)를 통하여 살펴본다.
도 5는 일 실시예에 따른 유기 발광 표시 장치의 평면도이고, 도 6는 비교예에 따른 유기 발광 표시 장치의 평면도이다.
비교예인 도 6의 구조에서는 격벽(300)의 오프닝(301)과 보호막(180)의 오프닝(181)이 수직으로 중첩하지 않는 구조가 도시되어 있다. 그 결과 애노드 전극(191)이 확장된 부분(191-1)을 가지면서 두 오프닝(181, 301)을 연결하고 있어 넓게 형성되어 있음을 확인할 수 있다.
이에 반하여 도 5에서는 격벽(300)의 오프닝(301)과 보호막(180)의 오프닝(181)이 수직으로 중첩하고 있어 애노드 전극(191)이 도 6와 같이 추가 확장된 부분(191-1)을 더 포함하지 않아도 된다. 그 결과 애노드 전극(191)이 차지하는 면적이 줄어든다.
인접하는 화소의 애노드 전극(191)간에는 쇼트가 발생하면 안되므로 일정 간격을 두고 형성할 필요가 있다. 즉, 도 5에서는 Da의 간격을 두고 애노드 전극(191)이 형성되어 있다.
이에 반하여 비교예인 도 6에서는 애노드 전극의 확장된 부분(191-1)까지 고려하여 쇼트가 발생되지 않도록 간격 Dc를 두고 형성하여야 하므로, 애노드 전극(191)간의 거리는 Db 간격으로 형성되어 도 5에서의 Da 간격에 비하여 큰 간격을 가질 수 밖에 없다. 그 결과 본 실시예인 도 5에서는 도 6에 비하여 ppi(pixel per inch)가 더 증가할 수 밖에 없다.
이상과 같은 실시예에 대해서는 변형된 실시예가 존재할 수 있으며, 이하의 도 7 내지 도 11에서 변형 실시예를 살펴본다.
도 7 내지 도 11은 각각 일 실시예에 따른 유기 발광 표시 장치의 한 화소의 단면도이다.
먼저, 도 7에서는 도 3와 달리 보호막(180)에 형성되는 오프닝(181)이 완전히 격벽(300)에 형성되는 오프닝(301)의 내측에 형성되는 실시예이다. 즉, 도 3 및 도 5를 참고하면, 보호막(180)에 형성되는 오프닝(181)의 적어도 일부가 격벽(300)에 형성되는 오프닝(301)의 외측에 위치할 수 있는데, 이러한 부분을 제거하여 모두 오프닝(301) 내에 형성한 실시예가 도 7이다.
도 7의 실시예에 따르면, 격벽(300)에 위치하는 오프닝(301)과 구동 트랜지스터(T1)의 반도체층(130)의 제2 영역에서부터 제2 전극(177)까지의 오프닝(도 3에서는 반도체층(130)의 제2 영역에서 제2 연결부(178)까지를 연결하는 오프닝과 제2 연결부(178)에서 제2 전극(177)까지 연결하는 오프닝 두 개로 이루어져 있음)도 완전히 격벽(300)에 위치하는 오프닝(301)의 내에 위치한다.
또한, 보호막(180)에 형성되는 오프닝(181)외에 구동 트랜지스터(T1)의 반도체층(130)의 제2 영역에서부터 제2 전극(177)까지를 연결하는 제2 연결부(178)도 완전히 애노드 전극(191)의 내부에 위치하도록 배치할 수 있다.
그 결과 도 3에 비하여 도 7의 실시예는 애노드 전극(191)의 면적 외에 고려하여야 할 면적이 더욱 줄어들어 보다 밀집된 구조를 형성할 수 있다.
참고로, 도 7에서는 수직 중첩 구조를 보다 명확하게 그리기 위하여 애노드 전극(191)의 폭을 도 3의 애노드 전극(191)의 폭보다 넓게 그렸지만, 이는 실제로 애노드 전극(191)의 크기가 도 3에 비하여 커지는 것을 의미하는 것이 아니며, 그 하부의 구조를 포함시키기 위하여 크게 그린 것일 뿐이다.
한편, 이하에서는 도 8의 실시예를 살펴본다.
도 8에서는 도 3와 달리 구동 트랜지스터(T1)의 반도체층(130)의 하부로 기판(110)의 상부에 추가 중첩층(123)을 더 포함하는 실시예를 도시하고 있다.
관련 부분을 상세하게 살펴보면 아래와 같다.
도 8의 실시예에서는 플렉서블한 기판(110)의 위에 배리어층(112)이 위치한다. 배리어층(112)은 무기 절연 물질로 형성될 수 있으며, 무기 절연 물질로 형성된 다층 구조를 가질 수도 있다.
배리어층(112)의 위에는 추가 중첩층(123)이 위치한다. 추가 중첩층(123)은 구동 트랜지스터(T1)의 반도체층(130)의 채널과 중첩하며, 그 외 제1 영역 및 제2 영역의 적어도 일부와 중첩할 수 있다.
추가 중첩층(123)의 위에는 버퍼층(111)이 위치하며, 그 위의 구조는 도 3와 동일하다.
여기서 추가 중첩층(123)은 일정한 수준의 전압이 인가되거나, 구동 트랜지스터(T1)의 일 전극과 전기적으로 연결되어 있거나, 구동 전압(ELVDD)이나 구동 저전압(ELVSS)이 인가되거나, 플로팅되어 있을 수 있다. 추가 중첩층(123)은 구동 트랜지스터(T1)의 채널 특성을 확보하여 구동 트랜지스터(T1)의 신뢰성을 높이는 역할을 할 수 있다.
이하에서는 도 9의 실시예를 살펴본다.
도 9의 실시예는 도 3의 구조에서 캐소드 전극(270)의 상부에 위치하는 층을 추가적으로 형성한 실시예로, 유기 발광 다이오드(OLED)가 백색 빛을 방출하는 실시예이다.
도 9의 실시예에서는 캐소드 전극(270)의 위에 봉지층(400)이 위치한다. 봉지층(400)은 캐소드 전극(270)과 접하거나 캐핑층이나 기능층이 사이에 포함되어 서로 이격되어 있을 수도 있다. 또한, 봉지층(400)은 무기막과 유기막이 적층된 박막 봉지층일 수 있으며, 무기막, 유기막, 무기막으로 구성된 3중층을 포함할 수 있다. 도 9에서는 봉지층(400)이 상부에만 형성되는 것처럼 도시되어 있지만, 이는 하나의 화소의 단면만을 도시한 것이라서 측면을 도시하지 못하기 때문이다. 즉, 봉지층(400)은 상부외에 측면에도 형성되어 외부로부터 산소나 습기가 유기 발광층(350)으로 흡수되지 못하도록 형성되어 있다.
봉지층(400)의 위에는 차광 부재(500) 및 색필터층(600)이 형성되어 있다. 색필터층(600)은 격벽(300)의 개구부(301)에 대응하는 위치에 형성되어, 유기 발광 다이오드(OLED)에서 방출된 빛이 사용자에게 제공될 수 있도록 한다. 한편, 차광 부재(500)는 그 외의 영역에 형성된다. 색필터층(600)은 유기 발광 다이오드(OLED)에서 백색 빛이 방출되면 삼원색의 빛 중 하나의 빛의 파장만을 투과시켜 특정 색을 표시하도록 한다. 색필터층(600)은 적어도 3개의 다른 종류의 색필터층(600)을 포함하여 컬러를 표시하며, 하나의 화소는 삼원색 중 하나의 색만을 표시하므로, 적어도 3개의 화소를 합하여야 표시하고자 하는 하나의 색을 표시할 수 있다.
한편, 실시예에 따라서는 유기 발광 다이오드(OLED)가 청색 빛을 방출할 수 있다. 이 때, 색필터층(600) 대신에 퀀텀 닷(QD)과 같은 색 변환 물질을 포함하는 색 변환층을 형성하여 청색 빛을 기초로 적색, 녹색의 빛으로 변환하여 3원색을 표시하도록 할 수도 있다.
차광 부재(500) 및 색필터층(600)의 위에는 윈도우(700)가 형성되어 있을 수 있다. 실시예에 따라서는 윈도우(700)의 내측면에 터치 감지 소자를 형성할 수도 있다. 이때, 터치 감지 소자가 가지는 배선(터치 배선)이 사용자에게 시인될 수 있어 추가적으로 편광층을 더 형성하여 외부에서 터치 배선을 시인하지 못하도록 할 수 있다.
이하에서는 도 10의 실시예를 살펴본다.
도 10의 실시예에서는 도 3와 달리 유지 커패시터(Cst)와 입력 커패시터(Cpr)가 상하로 배열되지 않는 구조를 가진다.
즉, 도 10의 실시예에서는 제2 게이트 도전층이 삭제되어 유지 커패시터(Cst)용 제2 전극(122)과 제2 트랜지스터(T2)용 중첩층(126)이 제거되어 있으며, 제2 층간 절연막(162)도 제거된 구조를 가진다.
도 10의 실시예에서는 도 3의 실시예와 달리 제1 데이터 도전층에 유지 커패시터(Cst)용 제2 전극(122-1)이 형성되어 있다. 유지 커패시터(Cst)용 제2 전극(122-1)은 초기화 전압(VINIT)을 인가 받는다. 실시예에 따라서는 유지 커패시터(Cst)용 제2 전극(122-1)은 초기화 전압(VINIT)이 인가되는 선(초기화 전압선)과 일체로 형성될 수도 있다.
이 때, 유지 커패시터(Cst)용 제2 전극(122-1)는 입력 커패시터(Cpr)용 제2 전극(179)과 동일한 층(제1 데이터 도전층)에 형성되어 있다.
유지 커패시터(Cst)용 제2 전극(122-1)의 위는 제4 층간 절연막(164)으로 덮여 있다.
제4 층간 절연막(164)의 위에 위치하는 제2 트랜지스터(T2)의 제1 전극(171)는 확장된 확장부(171-1)를 가지며, 확장부(171-1)는 유지 커패시터(Cst)용 제2 전극(122-1)과 중첩한다. 그 결과 유지 커패시터(Cst)가 확장부(171-1), 유지 커패시터(Cst)용 제2 전극(122-1) 및 그 사이에 위치하는 제4 층간 절연막(164)으로 형성된다.
그 결과 도 10의 실시예에서는 사용하는 층이 줄어 제조시 사용되는 마스크의 수가 감소하는 장점을 가지지만, 화소의 면적이 도 3에 비해서는 증가한다.
즉, 충분히 화소를 집적하여 형성할 수 있는 경우에는 도 10와 같이 마스크 수를 줄여 제조 비용 및 공정 시간을 감소할 수 있다. 도 10에서도 도 5와 같이 오프닝(181, 301)간의 수직 구조는 포함되어 있어 비교예(도 6)에 비해서는 향상된 ppi값을 가질 수 있다.
이하에서는 도 11의 실시예를 살펴본다.
도 11에서는 화소가 차지하는 면적을 최소화하기 위하여 제2 트랜지스터(T2)가 구동 트랜지스터(T1)의 반도체층(130)의 상부에 위치하도록 하는 실시예이다.
즉, 도 11을 참고하면, 도 3에서 좌측에 위치하던 제2 트랜지스터(T2)가 구동 트랜지스터(T1)의 반도체층(130)과 중첩하는 위치에 형성되어 있다.
이 때, 도 11의 실시예에서는 제2 트랜지스터(T2)의 제2 전극(173)과 구동 트랜지스터(T1)의 제2 전극(177)가 점선(Bb)에 의하여 전기적으로 연결되는 것이 아니고 직접 일체로 형성된 것으로 도시하고 있다.
도 11의 실시예에서는 제2 트랜지스터(T2)가 차지하는 면적의 적어도 일부를 구동 트랜지스터(T1)의 면적과 중첩시켜 형성하여 두 트랜지스터(T1, T2)도 수직 구조(트랜지스터의 수직 구조라고도 함)를 가진다. 그 결과 화소가 차지하는 면적은 가장 작을 수 있다.
이상의 도 7 내지 도 11의 실시예에서도 도 3과 같이 제3 층간 절연막(163)이 CMP 공정을 통하여 상부면이 평탄화되어 있는 것이 도시되어 있다. 그 결과 도 7 내지 도 11의 실시예에서도 제3 층간 절연막(163)의 상부에 위치하는 입력 커패시터(Cpr) 및 유기 발광 다이오드(OLED)는 단차로 인한 문제없이 형성될 수 있다.
이하에서는 도 12 및 도 13을 통하여 도 1 및 도 2와 다른 실시예에 대하여 살펴본다.
도 12는 또 다른 실시예에 따른 유기 발광 표시 장치의 한 화소의 등가 회로도이고, 도 13은 도 12의 화소에 인가되는 신호를 보여주는 파형도이다.
도 12 및 도 13의 실시예에서는 도 1 및 도 2와 달리 제2 트랜지스터(T2)가 n형 트랜지스터로 형성되어 있다. n형 트랜지스터는 p형 트랜지스터와 다른 타입의 도핑 물질로 반도체층(135)이 도핑되며, 저전압이 아닌 고전압에 의하여 턴 온되는 특성을 가진다. 도 12 및 도 13의 실시예에서 제2 트랜지스터(T2)의 게이트 온 전압은 고전압 레벨을 가진다.
도 2와 도 13을 비교하면, 도 13에서의 스캔 신호(GW[n])는 도 2의 스캔 신호(GW[n])와 반전된 전압을 가지는 것을 확인할 수 있다. 즉, 도 2의 스캔 신호(GW[n])가 고전압을 가지면, 도 13의 스캔 신호(GW[n])는 저전압을 가지고, 도 2의 스캔 신호(GW[n])가 저전압을 가지면, 도 13의 스캔 신호(GW[n])는 고전압을 가진다. 그 외 타이밍은 모두 동일하다.
도 12 및 도 13의 실시예도 동작은 도 1 및 도 2의 실시예와 동일하다.
한편, 실시예에 따라서는 구동 트랜지스터(T1)의 타입도 다른 타입으로 변경할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판 111: 버퍼층
112: 배리어층 121: 구동 트랜지스터(T1)의 게이트 전극
122, 122-1: 유지 커패시터(Cst)용 제2 전극
123: 추가 중첩층 125: 제2 트랜지스터(T2)용 게이트 전극
126: 제2 트랜지스터(T2)용 중첩층
130: 반도체층 135: 제2 트랜지스터(T2)용 반도체층
141, 142: 게이트 절연막 161, 162, 163, 164: 층간 절연막
171, 171-1: 제2 트랜지스터(T2)의 제1 전극
173: 제2 트랜지스터(T2)의 제2 전극
175: 구동 트랜지스터(T1)의 제1 전극
177: 구동 트랜지스터(T1)의 제2 전극
176, 178: 연결부 179: 입력 커패시터(Cpr)용 제2 전극
180: 보호막 181, 301: 오프닝
191: 애노드 전극 300: 격벽
270: 캐소드 전극 400: 봉지층
500: 차광 부재 600: 색필터층
700: 윈도우

Claims (20)

  1. 애노드 전극을 포함하는 유기 발광 소자;
    상기 유기 발광 소자의 상기 애노드 전극에 전류를 제공하는 구동 트랜지스터;
    상기 구동 트랜지스터의 게이트 전극에 전압을 전달하는 제2 트랜지스터;
    상기 구동 트랜지스터의 상기 게이트 전극에 전달된 상기 전압을 저장하는 유지 커패시터; 및
    상기 제2 트랜지스터의 제1 전극과 데이터선 사이에 위치하는 입력 커패시터를 포함하며,
    상기 제2 트랜지스터의 상기 제1 전극은 상기 유기 발광 소자의 상기 애노드 전극에 직접 연결되어 있는 유기 발광 표시 장치.
  2. 제1항에서,
    상기 입력 커패시터는 상기 제2 트랜지스터의 상기 제1 전극과 연결되어 있는 제1 전극 및 상기 데이터선에 연결되어 있는 제2 전극을 포함하며,
    상기 입력 커패시터의 상기 제1 전극은 상기 유기 발광 소자의 상기 애노드 전극과 연결되어 있는 유기 발광 표시 장치.
  3. 제1항에서,
    상기 유지 커패시터는 상기 구동 트랜지스터의 상기 게이트 전극에 연결되어 있는 제1 전극 및 일정 전압을 인가받는 제2 전극을 포함하는 유기 발광 표시 장치.
  4. 제3항에서,
    상기 유지 커패시터의 상기 제2 전극은 초기화 전압을 인가받는 유기 발광 표시 장치.
  5. 제1항에서,
    상기 구동 트랜지스터는 구동 전압을 전달받는 제1 전극 및 상기 유기 발광 소자의 상기 애노드 전극에 연결되어 있는 제2 전극을 더 포함하는 유기 발광 표시 장치.
  6. 제5항에서,
    상기 구동 트랜지스터의 상기 제2 전극은 상기 애노드 전극, 상기 상기 입력 커패시터의 상기 제1 전극 및 상기 제2 트랜지스터의 제1 전극과 연결되어 있는 유기 발광 표시 장치.
  7. 제6항에서,
    상기 유기 발광 소자는 구동 저전압을 전달받는 캐소드 전극을 더 포함하며,
    상기 구동 전압 및 상기 구동 저전압은 발광 구간에서 각각 고전압 및 저전압을 가지는 유기 발광 표시 장치.
  8. 기판;
    기판위에 위치하는 다결정 반도체층;
    상기 다결정 반도체층을 덮는 제1 게이트 절연막;
    상기 제1 게이트 절연막 위에 위치하며, 상기 다결정 반도체층의 일부와 중첩하는 제1 게이트 전극;
    상기 제1 게이트 전극을 덮는 제1 층간 절연막;
    상기 제1 층간 절연막 위에 위치하는 산화물 반도체층;
    상기 산화물 반도체층의 적어도 일부를 덮는 제2 게이트 절연막;
    상기 제2 게이트 절연막 위에 위치하는 제2 게이트 전극;
    상기 제2 게이트 전극을 덮는 제3 층간 절연막;
    상기 제3 층간 절연막 위에 위치하는 입력 커패시터용 전극;
    상기 입력 커패시터용 전극을 덮는 제4 층간 절연막;
    상기 제4 층간 절연막 위에 위치하며, 상기 다결정 반도체층의 제1 영역 및 제2 영역과 각각 전기적으로 연결되어 있는 구동 트랜지스터용 제1 전극 및 제2 전극;
    상기 제4 층간 절연막 위에 위치하며, 상기 산화물 반도체층의 제1 영역 및 제2 영역과 각각 전기적으로 연결되어 있는 제2 트랜지스터용 제1 전극 및 제2 전극;
    상기 구동 트랜지스터용 상기 제1 전극, 상기 구동 트랜지스터용 상기 제2 전극, 상기 제2 트랜지스터용 상기 제1 전극 및 상기 제2 트랜지스터용 제2 전극을 덮으며, 상기 구동 트랜지스터용 상기 제2 전극을 노출시키는 제1 오프닝을 포함하는 보호막;
    상기 제1 오프닝을 통하여 상기 구동 트랜지스터용 상기 제2 전극과 연결되는 애노드 전극; 및
    상기 애노드 전극의 일부는 노출시키는 제2 오프닝을 포함하는 격벽을 포함하며,
    상기 제1 오프닝과 상기 제2 오프닝은 서로 중첩하는 유기 발광 표시 장치.
  9. 제8항에서,
    상기 제1 오프닝은 상기 제2 오프닝의 내에 형성되어 있는 유기 발광 표시 장치.
  10. 제8항에서,
    상기 입력 커패시터용 전극과 상기 구동 트랜지스터용 상기 제2 전극은 중첩하여 상기 입력 커패시터를 형성하는 유기 발광 표시 장치.
  11. 제10항에서,
    상기 제2 게이트 전극과 중첩하는 유지 커패시터용 전극을 더 포함하며,
    상기 제2 게이트 전극과 상기 유지 커패시터용 전극에 의하여 유지 커패시터를 형성하는 유기 발광 표시 장치.
  12. 제11항에서,
    상기 제1 게이트 전극과 상기 제2 트랜지스터용 상기 제2 전극은 전기적으로 연결되어 있으며,
    상기 제2 트랜지스터용 상기 제1 전극은 상기 구동 트랜지스터의 상기 제2 전극과 전기적으로 연결되어 있는 유기 발광 표시 장치.
  13. 제11항에서,
    상기 입력 커패시터와 상기 유지 커패시터는 중첩되는 부분을 가지는 유기 발광 표시 장치.
  14. 제11항에서,
    상기 유지 커패시터용 전극은 상기 제1 층간 절연막의 위에 위치하며,
    상기 유지 커패시터용 전극을 덮는 상기 제2 층간 절연막을 더 포함하는 유기 발광 표시 장치.
  15. 제14항에서,
    상기 산화물 반도체층과 중첩하는 상기 제2 트랜지스터용 중첩층을 더 포함하며,
    상기 제2 트랜지스터용 중첩층은 상기 제1 층간 절연막의 위에 위치하며, 상기 제2 층간 절연막에 의하여 덮여 있는 유기 발광 표시 장치.
  16. 제11항에서,
    상기 유지 커패시터용 전극은 상기 제3 층간 절연막 위에 위치하는 유기 발광 표시 장치.
  17. 제8항에서,
    상기 기판 및 상기 다결정 반도체층의 사이에 위치하는 추가 중첩층을 더 포함하는 유기 발광 표시 장치.
  18. 제8항에서,
    상기 격벽의 상기 제2 오프닝에 위치하는 유기 발광층;
    상기 유기 발광층 및 상기 격벽을 덮는 캐소드 전극;
    상기 캐소드 전극을 덮는 봉지층을 더 포함하는 유기 발광 표시 장치.
  19. 제8항에서,
    상기 제2 트랜지스터는 상기 구동 트랜지스터의 상기 다결정 반도체층과 중첩하여 위치하는 유기 발광 표시 장치.
  20. 제8항에서,
    상기 제3 층간 절연막의 상부면은 평탄화되어 있는 유기 발광 표시 장치.
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