KR20130094209A - 시프트 레지스터 및 표시 장치 - Google Patents

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마사히로 요시다
다카하루 야마다
이사오 오가사와라
신야 다나카
데츠오 기쿠치
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샤프 가부시키가이샤
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Abstract

시프트 레지스터단의 제1 트랜지스터가 구비하는 2개의 소스/드레인 전극(Tr4s, Tr4d) 중 적어도 한쪽에 대하여, 상기 제1 트랜지스터의 게이트 전극(Tr4g)과 반대측에서 막 두께 방향에 대향하는 용량 전극(CAPm)을 구비하고 있다. 용량 전극(CAPm)과, 용량 전극(CAPm)에 대향하는 어느 한쪽 소스/드레인 전극(Tr4s, Tr4d) 중 어느 한쪽은, 시프트 레지스터단의 출력 트랜지스터의 제어 전극과 전기적으로 접속되어 있다.

Description

시프트 레지스터 및 표시 장치 {SHIFT REGISTER AND DISPLAY DEVICE}
본 발명은 표시 패널의 게이트 드라이버 등에 사용되는 시프트 레지스터의 회로 패턴 레이아웃에 관한 것이다.
최근, 게이트 드라이버를 액정 패널 상에 아몰퍼스 실리콘으로 형성하여 비용 삭감을 도모하는 게이트 모놀리식화가 진행되고 있다. 게이트 모놀리식은 게이트 드라이버리스, 패널 내장 게이트 드라이버, 게이트 인 패널 등으로도 칭해진다.
도 15에 특허문헌 1에 기재된 이러한 게이트 모놀리식 기술에 의해 형성되는 게이트 구동부(400)의 블록도를 도시한다.
당해 게이트 구동부(400)는, 각각이 게이트선에 대응하여 연결된 스테이지(410)가 복수 종속 접속(cascade connection)된 구성을 이룬다. 각 스테이지(410)는 세트 단자 S, 게이트 전압 단자 GV, 한 쌍의 클록 단자 CK1ㆍCK2, 리셋 단자 R, 그리고 게이트 출력 단자 OUT1 및 캐리 출력 단자 OUT2를 갖고 있다.
각 스테이지, 예를 들어 j번째 스테이지 STj의 세트 단자 S에는 전단 스테이지 STj-1의 캐리 출력, 즉 전단 캐리 출력 Cout(j-1)이 입력되고, 리셋 단자 R에는 후단 스테이지 STj+1의 게이트 출력, 즉 후단 게이트 출력 Gout(j+1)이 입력된다. 클록 단자 CK1ㆍCK2에는 클록 신호 CLK1ㆍCLK2가 입력되고, 게이트 전압 단자 GV에는 게이트 오프 전압 Voff가 입력된다. 단, 1번째 스테이지 STj의 세트 단자 S에는 주사 개시 신호 STV가 입력된다.
게이트 출력 단자 OUT1은 게이트 출력 Gout(j)를 출력하고, 캐리 출력 단자 OUT2는 캐리 출력 Cout(j)를 출력한다.
이어서, 도 16에 스테이지(410)의 구성을 도시한다.
스테이지(410)는 입력부(420), 풀 업 구동부(430), 풀 다운 구동부(440) 및 출력부(450)를 포함하고 있다.
이 구성의 스테이지(410)의 동작을 간단하게 설명하면, 전단 캐리 출력 Cout(j-1)이 High일 때에 풀 업 구동부(430)의 트랜지스터 M4가 ON 상태가 되고 캐패시터 C3가 충전되어 접속점 J1이 High가 된다. 이때 출력부(450)의 트랜지스터 M10ㆍM11이 ON 상태가 되지만, 클록 신호 CLK1이 High일 때에 부트스트랩 용량인 캐패시터 C3을 통하여 접속점 J1의 전위가 밀어올려지기 때문에, 게이트 출력 Gout(j) 및 캐리 출력 Cout(j)로서 충분한 High가 얻어진다. 후단 게이트 출력 Gout(j+1)이 High가 되면, 트랜지스터 M5ㆍM13이 ON 상태가 되어 접속점 J1ㆍJ2를 Low로 리셋한다.
그 밖의 입력부(420), 풀 업 구동부(430) 및 풀 다운 구동부(440)의 구성은, 접속점 J1ㆍJ2를 적절하게 High 혹은 Low로 유지하기 위한 회로이다.
이어서, 도 17에 트랜지스터 M10의 패턴 레이아웃을 도시한다. 트랜지스터 M10은 게이트 출력 Gout(j)를 행하는 트랜지스터이므로, 큰 게이트 폭(채널 폭)을 필요로 한다. 따라서, 한 쌍의 드레인/소스 전극이 되는 입력 전극(73)과 출력 전극(75)이 각각 빗살 형상으로 구성되어 서로 맞물리도록 배치된다.
빗살 형상의 입력 전극(73)은 각각 입력 신호선 연결부(72)에 접속되어 있다. 입력 신호선 연결부(72)에는 입력 신호선(70a)이 접속되어 있다. 빗살 형상의 출력 전극(75)은 각각 출력 신호선 연결부(76)에 접속되어 있다. 출력 신호선 연결부(76)는 출력 전극 확장부(79)에 접속되어 있다.
그리고, 트랜지스터 M10의 게이트와 소스의 사이에 캐패시터 C3을 형성하기 위하여, 게이트 전극인 제어 전극(125)과 출력 전극 확장부(79)가 서로 막 두께 방향에 대향하도록 배치된다. 또한, 제어 전극(125)과의 사이에 출력 전극 확장부(79)를 막 두께 방향으로 끼우도록 보조 전극(83)이 배치되고, 제어 전극(125)과 보조 전극(83)은 접촉 구멍(183)을 통하여 서로 접속되어 있다.
출력 전극 확장부(79)는 접촉 구멍(186)을 통하여 연결 보조 부재(84)에 접속되어 있다. 연결 보조 부재(84)에는 출력 신호선(70b)이 접속되어 있다. 연결 보조 부재(84)는 또한 접촉 구멍(188)을 통하여 연결부(129)에 접속되어 있다. 연결부(129)에는 게이트선(121)이 접속되어 있다.
일본 공개 특허 공보 「일본 특허 공개 제2005-352455호 공보(공개일: 2005년 12월 22일)」 일본 공개 특허 공보 「일본 특허 공개 평11-190857호 공보(공개일: 1999년 7월 13일）」
특허문헌 1의 캐패시터 C3는, 도 17의 설명에 기재한 바와 같이, 출력 트랜지스터인 트랜지스터 M10의 영역에 인접하는 영역에, 제어 전극(125)과 출력 전극 확장부(79)와 보조 전극(83)이 막 두께 방향으로 절연막을 개재하여 적층된 구성을 이룬다. 이에 의해, 도 18에 도시한 바와 같이, 출력 전극 확장부(79)에 상당하는 소스 메탈(102)과 제어 전극(125)에 상당하는 게이트 메탈(101)이 막 두께 방향에 대향함으로써 형성되는 용량 C101과, 소스 메탈(102)과 보조 전극(83)에 상당하는 화소 전극층(103)이 막 두께 방향에 대향함으로써 형성되는 용량 C102가 병렬로 접속되어, 캐패시터 C3에 상당하는 부트스트랩 용량이 형성된다.
그러나, 출력 트랜지스터는 게이트 폭이 매우 크기 때문에 소자 크기가 매우 크므로, 부트스트랩 용량으로서 기능시키는 캐패시터 C3의 소자 면적도 상응하게 커진다. 따라서, 이러한 대면적의 용량을 대면적의 출력 트랜지스터에 인접하여 형성하면, 표시 패널의 프레임 면적이 증대하게 된다.
이와 같이 종래의 게이트 모놀리식 기술에 의해 형성되는 시프트 레지스터에는, 출력 트랜지스터에 접속되는 부트스트랩 용량이 대면적을 필요로 하여, 표시 패널의 프레임 면적을 증대시켜 버린다고 하는 문제가 있었다. 혹은, 충분한 부트스트랩 용량을 형성할 수 없어, 시프트 레지스터단의 안정된 구동이 불가능하다고 하는 문제가 있었다.
본 발명은 상기 종래의 문제점을 감안하여 이루어진 것이며, 그 목적은 시프트 레지스터단의 트랜지스터에 접속되는 용량의 면적 절약화를 달성할 수 있는 시프트 레지스터 및 그것을 구비한 표시 장치를 실현하는 데 있다.
본 발명의 시프트 레지스터는, 상기 과제를 해결하기 위하여,
기판 상에 복수의 시프트 레지스터단이 종속 접속된 구성을 구비하도록 형성된 시프트 레지스터이며,
상기 시프트 레지스터단은, 2개의 소스/드레인 전극 중 적어도 한쪽에 대하여 게이트 전극과 반대측에서 막 두께 방향에 대향하는 용량 전극을 구비한 제1 트랜지스터를 구비하고 있고,
상기 용량 전극과, 상기 용량 전극에 대향하는 어느 한쪽의 상기 소스/드레인 전극 중 어느 한쪽은, 상기 시프트 레지스터단의 출력 트랜지스터의 제어 전극과 전기적으로 접속되어 있는 것을 특징으로 하고 있다.
상기 발명에 따르면, 제1 트랜지스터가 구비하는 2개의 소스/드레인 전극 중 적어도 어느 한쪽과의 사이에 어떤 용량을 형성하는 경우에, 종래와 같이 트랜지스터의 액티브 영역과는 패널 면 내 방향으로 이격된 지점에 용량용 영역을 별도로 형성할 필요가 없고, 거의 액티브 영역과 막 두께 방향에 대향하는 영역을 사용하여 추가하는 것이 가능하게 된다. 따라서, 프레임 영역을 작게 억제할 수 있다.
이상에 의해, 시프트 레지스터단의 트랜지스터에 접속되는 용량의 면적 절약화를 달성할 수 있는 시프트 레지스터를 실현할 수 있다고 하는 효과를 발휘한다.
또한, 제1 트랜지스터가 시프트 레지스터단의 출력 트랜지스터인 경우에는, 이하의 효과를 발휘한다. 즉, 충분한 부트스트랩 용량을 형성할 수 있어, 시프트 레지스터단의 안정된 구동이 가능하게 된다고 하는 효과, 또한 제1 트랜지스터의 게이트 전극과, 제1 트랜지스터가 구비하는 2개의 소스/드레인 전극 중 적어도 어느 한쪽과의 사이에 부트스트랩 용량 등의 용량을 추가하는 경우에, 종래와 같이 트랜지스터의 액티브 영역과는 패널 면 내 방향으로 이격된 지점에 용량용 영역을 별도로 형성할 필요가 없고, 거의 액티브 영역과 막 두께 방향에 대향하는 영역을 사용하여 추가하는 것이 가능하게 된다고 하는 효과를 발휘한다.
본 발명의 시프트 레지스터는, 상기 과제를 해결하기 위하여,
기판 상에 복수의 시프트 레지스터단이 종속 접속된 구성을 구비하도록 형성된 시프트 레지스터이며,
상기 시프트 레지스터단은 제1 트랜지스터로서,
다른 소자로부터 상기 제1 트랜지스터의 게이트 전극 및 2개의 소스/드레인 전극 중 1 전극에 접속되는 제1 배선과, 새로운 다른 소자로부터 상기 제1 트랜지스터의 상기 게이트 전극 및 상기 2개의 소스/드레인 전극 중 상이한 1 전극에 접속되는 제2 배선이 서로 막 두께 방향에 대향하여 배치된, 상기 제1 트랜지스터를 구비하고 있고,
상기 제1 배선과 상기 제2 배선에는 서로 다른 메탈층이 사용되고 있는 것을 특징으로 하고 있다.
상기 발명에 따르면, 이미 형성된 상이한 배선 영역을 서로 대향 배치함으로써 제1 트랜지스터에 용량을 추가하는 것이 가능하게 된다.
이에 의해, 제1 트랜지스터의 임의의 전극간에 용량을 추가하는 경우에, 종래와 같이 트랜지스터의 액티브 영역과는 패널 면 내 방향으로 이격된 지점에 용량용 영역을 별도로 형성할 필요가 없고, 이미 형성된 배선 영역을 사용하여 추가하는 것이 가능하게 된다. 따라서, 프레임 영역을 작게 억제할 수 있다.
이상에 의해, 시프트 레지스터단의 트랜지스터에 접속되는 용량의 면적 절약화를 달성할 수 있는 시프트 레지스터를 실현할 수 있다고 하는 효과를 발휘한다.
또한, 제1 트랜지스터가 시프트 레지스터단의 출력 트랜지스터인 경우에는, 충분한 부트스트랩 용량을 형성할 수 있어, 시프트 레지스터단의 안정된 구동이 가능하게 된다고 하는 효과를 발휘한다.
또한, 배선의 메탈층을 그대로 용량의 추가에 사용할 수 있기 때문에, 메탈층의 가공에 사용하는 포토마스크로 패턴 형성이 가능하게 되어 프로세스 공정의 복잡화를 수반하는 일이 없음과 함께, 용량 전극 재료를 신규로 추가할 필요가 없다고 하는 효과를 발휘한다.
본 발명의 시프트 레지스터는, 상기 과제를 해결하기 위하여,
기판 상에 복수의 시프트 레지스터단이 종속 접속된 구성을 구비하도록 형성된 시프트 레지스터이며,
소스/드레인 메탈층을 사용하여 형성되어 있는 제3 배선이 상기 시프트 레지스터단의 출력 트랜지스터의 제어 전극과 전기적으로 접속되어 있고,
상기 제3 배선이, 게이트 메탈층과 상기 게이트 메탈층에 접속된 제1 전극과의 사이에, 상기 게이트 메탈층과 상기 제1 전극의 양쪽에 막 두께 방향에 대향하는 영역을 갖도록 배치되어 있는 것을 특징으로 하고 있다.
상기 발명에 따르면, 제3 배선이 게이트 메탈층과 제1 전극의 사이에 배치되어 양자와의 사이의 용량을 추가하는 것이 가능하게 된다. 제3 배선이 게이트 메탈층과 제1 전극의 사이에 배치되어 있으므로, 게이트 메탈층 및 제1 전극에 전파되는 전계 노이즈가 제3 배선을 통하여 출력 트랜지스터의 제어 전극에 전파되기 어려워진다. 따라서, 시프트 레지스터단의 오동작을 억제하기 위하여 필요한 제어 전극의 용량이 작아도 되므로, 시프트 레지스터가 면적 절약화된다고 하는 효과를 발휘한다. 또한, 시프트 레지스터가 면적 절약화됨으로써, 프레임 영역이 작게 억제된 표시 장치를 실현할 수 있다고 하는 효과를 발휘한다.
본 발명의 시프트 레지스터는, 이상과 같이,
기판 상에 복수의 시프트 레지스터단이 종속 접속된 구성을 구비하도록 형성된 시프트 레지스터이며,
상기 시프트 레지스터단은, 2개의 소스/드레인 전극 중 적어도 한쪽에 대하여 게이트 전극과 반대측에서 막 두께 방향에 대향하는 용량 전극을 구비한 제1 트랜지스터를 구비하고 있고,
상기 용량 전극과, 상기 용량 전극에 대향하는 어느 한쪽의 상기 소스/드레인 전극 중 어느 한쪽은, 상기 시프트 레지스터단의 출력 트랜지스터의 제어 전극과 전기적으로 접속되어 있다.
또한, 본 발명의 시프트 레지스터는, 이상과 같이,
기판 상에 복수의 시프트 레지스터단이 종속 접속된 구성을 구비하도록 형성된 시프트 레지스터이며,
상기 시프트 레지스터단은 제1 트랜지스터로서,
다른 소자로부터 상기 제1 트랜지스터의 게이트 전극 및 2개의 소스/드레인 전극 중 1 전극에 접속되는 제1 배선과, 새로운 다른 소자로부터 상기 제1 트랜지스터의 상기 게이트 전극 및 상기 2개의 소스/드레인 전극 중 상이한 1 전극에 접속되는 제2 배선이 서로 막 두께 방향에 대향하여 배치된, 상기 제1 트랜지스터를 구비하고 있고,
상기 제1 배선과 상기 제2 배선에는 서로 다른 메탈층이 사용되고 있다.
또한, 본 발명의 시프트 레지스터는, 이상과 같이,
기판 상에 복수의 시프트 레지스터단이 종속 접속된 구성을 구비하도록 형성된 시프트 레지스터이며,
소스/드레인 메탈층을 사용하여 형성되어 있는 제3 배선이 상기 시프트 레지스터단의 출력 트랜지스터의 제어 전극과 전기적으로 접속되어 있고,
상기 제3 배선이, 게이트 메탈층과 상기 게이트 메탈층에 접속된 제1 전극과의 사이에, 상기 게이트 메탈층과 상기 제1 전극의 양쪽에 막 두께 방향에 대향하는 영역을 갖도록 배치되어 있다.
이상에 의해, 시프트 레지스터단의 트랜지스터에 접속되는 용량의 면적 절약화를 달성할 수 있는 시프트 레지스터를 실현할 수 있다고 하는 효과를 발휘한다.
도 1은 본 발명의 실시 형태를 도시하는 것이며, 제1 실시 형태에서의 패턴 레이아웃을 설명하는 평면도이다.
도 2는 제1 실시 형태에서의 콘택트부의 패턴 레이아웃을 설명하는 도면으로서, (a)는 콘택트부의 평면도, (b)는 (a)의 A-A'선 단면도이다.
도 3은 제1 실시 형태에서의 콘택트부의 접속 관계를 도시하는 사시도이다.
도 4는 제1 실시 형태에서의 제1 변형예의 패턴 레이아웃을 설명하는 평면도로서, (a)는 제1 예의 평면도, (b)는 제2 예의 평면도이다.
도 5는 제1 실시 형태에서의 제2 변형예의 패턴 레이아웃을 설명하는 도면으로서, (a)는 콘택트부의 평면도, (b)는 (a)의 B-B'선 단면도이다.
도 6은 제1 실시 형태에서의 제3 변형예의 패턴 레이아웃을 설명하는 도면으로서, (a)는 큰 두께의 절연막을 사용한 용량의 단면도, (b)는 작은 두께의 절연막을 사용한 용량의 단면도이다.
도 7은 제1 실시 형태에서의 제4 변형예의 콘택트부의 패턴 레이아웃을 설명하는 도면이다.
도 8은 제1 실시 형태에서의 제5 변형예의 콘택트부의 접속 관계를 도시하는 도면으로서, (a)는 콘택트부의 사시도, (b)는 콘택트부의 평면도 및 단면도이다.
도 9는 본 발명의 실시 형태를 도시하는 것이며, 제2 실시 형태에서의 패턴 레이아웃을 설명하는 평면도이다.
도 10은 본 발명의 실시 형태를 도시하는 것이며, 제3 실시 형태에서의 패턴 레이아웃의 일부를 설명하는 사시도이다.
도 11은 본 발명의 실시 형태를 도시하는 것이며, 표시 장치의 구성을 도시하는 블록도이다.
도 12는 도 11의 표시 장치에 구비되는 시프트 레지스터의 구성을 도시하는 블록도이다.
도 13은 도 12의 시프트 레지스터의 각 시프트 레지스터단을 설명하는 도면으로서, (a)는 시프트 레지스터단의 회로도, (b)는 시프트 레지스터단의 동작을 설명하는 타이밍 차트이다.
도 14는 본 발명의 실시 형태를 도시하는 것이며, 제1 트랜지스터를 설명하는 도면으로서, (a)는 제1 트랜지스터가 출력 트랜지스터인 경우의 예를 도시하는 회로도, (b)는 제1 트랜지스터가 출력 트랜지스터와는 상이한 트랜지스터인 경우의 제1 예를 도시하는 회로도, (c)는 제1 트랜지스터가 출력 트랜지스터와는 상이한 트랜지스터인 경우의 제2 예를 도시하는 회로도이다.
도 15는 종래 기술을 도시하는 것이며, 시프트 레지스터의 구성을 도시하는 블록도이다.
도 16은 도 15의 시프트 레지스터단의 구성을 도시하는 회로도이다.
도 17은 도 15의 시프트 레지스터단의 패턴 레이아웃을 도시하는 평면도이다.
도 18은 종래 기술을 도시하는 것이며, 부트스트랩 용량이 구성된 지점의 접속 관계를 도시하는 사시도이다.
본 발명의 실시 형태에 대하여 도 1 내지 도 14를 사용하여 설명하면, 이하와 같다.
도 11에 본 실시 형태에 관한 표시 장치인 액정 표시 장치(11)의 구성을 도시한다.
액정 표시 장치(11)는 표시 패널(12), 플렉시블 프린트 기판(13) 및 컨트롤 기판(14)을 구비하고 있다.
표시 패널(12)은, 유리 기판 상에 아몰퍼스 실리콘을 사용한 TFT를 사용하여 표시 영역(12a), 복수의 게이트 버스 라인(주사 신호선) GL…, 복수의 소스 버스 라인(데이터 신호선) SL… 및 게이트 드라이버(주사 신호선 구동 회로)(15)가 만들어 넣어진 액티브 매트릭스형의 표시 패널이다. 다결정 실리콘, CG 실리콘, 미결정 실리콘, IGZO(In-Ga-Zn-O) 등을 사용한 TFT를 사용하여 표시 패널(12)을 제작할 수도 있다. 후술하는 각 실시예에서는 아몰퍼스 실리콘을 사용한 TFT를 사용하는 구성에 적합한 예를 들어 간다. 표시 영역(12a)은 복수의 회소 PIX…이 매트릭스 형상으로 배치된 영역이다. 회소 PIX는 회소의 선택 소자인 TFT(21), 액정 용량 CL 및 보조 용량 Cs를 구비하고 있다. TFT(21)의 게이트는 게이트 버스 라인 GL에 접속되어 있고, TFT(21)의 소스는 소스 버스 라인 SL에 접속되어 있다. 액정 용량 CL 및 보조 용량 Cs는 TFT(21)의 드레인에 접속되어 있다.
복수의 게이트 버스 라인 GL…은 게이트 버스 라인 GL1ㆍGL2ㆍGL3ㆍ…ㆍGLn으로 이루어지고, 각각 게이트 드라이버(주사 신호선 구동 회로)(15)의 출력에 접속되어 있다. 복수의 소스 버스 라인 SL…은 소스 버스 라인 SL1ㆍSL2ㆍSL3ㆍ…ㆍSLm으로 이루어지고, 각각 후술하는 소스 드라이버(16)의 출력에 접속되어 있다. 또한, 도시하지 않았지만, 회소 PIX…의 각 보조 용량 Cs에 보조 용량 전압을 제공하는 보조 용량 배선이 형성되어 있다.
게이트 드라이버(15)는, 표시 패널(12) 상에서 표시 영역(12a)에 대하여 게이트 버스 라인 GL…이 연장되는 방향의 일방측에 인접하는 영역에 설치되어 있어, 게이트 버스 라인 GL…의 각각에 순차적으로 게이트 펄스(주사 펄스)를 공급한다. 또 다른 게이트 드라이버가, 표시 패널(12) 상에서 표시 영역(12a)에 대하여 게이트 버스 라인 GL…이 연장되는 방향의 타방측에 인접하는 영역에 설치되어, 상기 게이트 드라이버(15)와 서로 다른 게이트 버스 라인 GL을 주사하도록 되어 있어도 된다. 또한, 표시 영역(12a)에 대하여 게이트 버스 라인 GL…이 연장되는 방향의 일방측에 인접하는 영역에 설치된 게이트 드라이버와 타방측에 인접하는 영역에 설치된 게이트 드라이버가, 서로 동일한 게이트 버스 라인 GL을 주사하도록 되어 있어도 된다. 이들 게이트 드라이버는, 표시 패널(12)에 표시 영역(12a)과 모놀리식으로 만들어 넣어져 있으며, 게이트 모놀리식, 게이트 드라이버리스, 패널 내장 게이트 드라이버, 게이트 인 패널 등으로 칭해지는 게이트 드라이버는 모두 게이트 드라이버(15)에 포함될 수 있다.
플렉시블 프린트 기판(13)은 소스 드라이버(16)를 구비하고 있다. 소스 드라이버(16)는 소스 버스 라인 SL…의 각각에 데이터 신호를 공급한다. 소스 드라이버(16)는, 표시 패널(12)에 표시 영역(12a)과 모놀리식으로 만들어 넣어져 있어도 된다. 컨트롤 기판(14)은 플렉시블 프린트 기판(13)에 접속되어 있어, 게이트 드라이버(15) 및 소스 드라이버(16)에 필요한 신호나 전원을 공급한다. 컨트롤 기판(14)으로부터 출력된 게이트 드라이버(15)에 공급하는 신호 및 전원은, 플렉시블 프린트 기판(13)을 통하여 표시 패널(12) 상으로부터 게이트 드라이버(15)에 공급된다.
이어서, 게이트 드라이버(15)가 구비하는 시프트 레지스터의 구성에 대하여 설명한다.
도 12에 상기 시프트 레지스터로서의 시프트 레지스터(1)의 구성을 도시한다.
당해 시프트 레지스터(1)는, 각 시프트 레지스터단 SRk(k는 자연수)가 종속 접속된 구성을 갖고 있다. 각 시프트 레지스터단 SRk는, 세트 단자 SET, 출력 단자 GOUT, 리셋 단자 RESET, Low 전원 입력 단자 VSS 및 클록 입력 단자 CKAㆍCKB를 구비하고 있다. 각 시프트 레지스터단 SRk(k≥2)에 있어서, 세트 단자 SET에는 전단 SRk-1의 출력 신호 GOUT(출력 단자 OUT의 부호로 대용함)가 시프트 펄스로서 입력된다. 초단 SR1의 세트 단자 SET에는 게이트 스타트 펄스 GSP가 시프트 펄스로서 입력된다. 출력 단자 GOUT는, 대응하는 주사 신호선 GLk에 출력 신호 Gk를 출력한다. 리셋 단자 RESET에는, 다음단 SRk+1의 출력 신호 GOUT가 리셋 펄스로서 입력된다. Low 전원 입력 단자 VSS에는, 각 시프트 레지스터단 SRk에서의 저전위측의 전원 전압인 Low 전원 전압 VSS(Low 전원 입력 단자 VSS의 부호로 대용함)가 입력된다. 클록 입력 단자 CKA와 클록 단자 CKB 중 한쪽에 클록 신호 CK1이 입력됨과 함께 다른쪽에 클록 신호 CK2가 입력되고, 인접하는 단 사이에서 클록 입력 단자 CKA에 입력되는 클록 신호와 클록 입력 단자 CKB에 입력되는 클록 신호가 교대로 교체 투입되도록 되어 있다.
클록 신호 CK1ㆍCK2는, 도 13의 (b)에 도시한 바와 같은 파형(CKA 및 CKB를 참조)을 갖고 있다. 클록 신호 CK1ㆍCK2는 서로의 클록 펄스가 겹치지 않는 논오버랩핑 클록 신호이다. 여기에서는, 일례로서 클록 신호 CK1의 클록 펄스는 클록 신호 CK2의 클록 펄스의 다음에 클록 펄스 1개분을 두고 나타나며, 클록 신호 CK2의 클록 펄스는 클록 신호 CK1의 클록 펄스의 다음에 클록 펄스 1개분을 두고 나타나는 타이밍을 갖고 있다. 즉, 클록 신호 CK1과 클록 신호 CK2는 서로 파형이 동등하고, 서로의 클록 위상이 180도 어긋나 있다.
따라서, 여기서는 클록 입력 단자 CKA에 클록 신호 CK1이 입력됨과 함께 클록 입력 단자 CKB에 클록 신호 CK2가 입력되는 단과, 클록 입력 단자 CKA에 클록 신호 CK2가 입력됨과 함께 클록 입력 단자 CKB에 클록 신호 CK1이 입력되는 단의 양쪽이 표현되어 있다.
이어서, 도 13의 (a)에 각 시프트 레지스터단 SRk의 구성을 도시한다.
시프트 레지스터단 SRk는, 트랜지스터 Tr1ㆍTr2ㆍTr3ㆍTr4 및 용량 CAP를 구비하고 있다. 출력 트랜지스터인 트랜지스터(제1 트랜지스터) Tr4에는, 용량 CAP가 부트스트랩 용량으로서 접속되어 있다. 상기 트랜지스터는 모두 n채널형의 TFT이다. 또한, 용량 CAP를 비롯한 부가 용량이 형성되는 대상이 되는 제1 트랜지스터는 출력 트랜지스터에 한정되지 않는다. 이것에 대해서는 후단에서 상세하게 설명한다.
트랜지스터 Tr1에 있어서, 게이트 및 드레인은 세트 입력 단자 Qn-1에, 소스는 트랜지스터 Tr4의 게이트에 각각 접속되어 있다. 트랜지스터 Tr4에 있어서, 드레인은 클록 입력 단자 CKA에, 소스는 출력 단자 GOUT에 각각 접속되어 있다. 즉, 트랜지스터 Tr4는 전송 게이트로서 클록 입력 단자 CKA에 입력되는 클록 신호의 통과 및 차단을 행한다. 용량 CAP는, 트랜지스터 Tr4의 게이트와 소스의 사이에 접속되어 있다. 용량 CAP의 트랜지스터 Tr4의 게이트와 접속되어 있는 측의 일단을 노드 netA라고 칭한다.
트랜지스터 Tr2에 있어서, 게이트는 클록 입력 단자 CKB에, 드레인은 출력 단자 GOUT에, 소스는 Low 전원 입력 단자 VSS에 각각 접속되어 있다. 트랜지스터 Tr3에 있어서, 게이트는 리셋 입력 단자 Qn+1에, 드레인은 노드 netA에, 소스는 Low 전원 입력 단자 VSS에 각각 접속되어 있다.
이어서, 도 13의 (b)를 사용하여, 도 13의 (a)의 구성의 시프트 레지스터단 SRk의 동작에 대하여 설명한다.
세트 입력 단자 Qn-1에 시프트 펄스가 입력되면, 트랜지스터 Tr1이 ON 상태가 되어, 용량 CAP를 충전한다. 이 시프트 펄스는, 시프트 레지스터단 SR1에 대해서는 게이트 스타트 펄스 GSP1이고, 그 이외의 시프트 레지스터단 SRi에 대해서는 전단의 출력 신호 Gk-1이다. 용량 CAP가 충전됨으로써 노드 netA의 전위가 상승하고, 트랜지스터 Tr4가 ON 상태가 되어, 클록 입력 단자 CKA로부터 입력된 클록 신호 CK1 또는 CK2가 트랜지스터 Tr4의 소스에 나타나는데, 다음에 클록 입력 단자 CKA에 클록 펄스가 입력된 순간에 용량 CAP의 부트스트랩 효과에 의해 노드 netA의 전위가 급속하게 상승하고, 입력된 클록 펄스가 시프트 레지스터단 SRk의 출력 단자 GOUT에 전송되어 출력되어, 출력 신호 Gk의 게이트 펄스가 된다.
세트 입력 단자 Qn-1에의 시프트 펄스의 입력이 종료되면, 트랜지스터 Tr4가 OFF 상태가 된다. 그리고, 노드 netA 및 출력 단자 GOUT가 플로팅이 되는 것에 의한 전하의 유지를 해제하기 위하여, 리셋 입력 단자 Qn+1에 입력되는 리셋 펄스에 의해 트랜지스터 Tr3을 ON 상태로 하고, 노드 netA 및 출력 단자 GOUT를 Low 전원 VSS의 전위로 한다.
그 후, 다시 세트 입력 단자 Qn-1에 시프트 펄스가 입력될 때까지는, 클록 입력 단자 CKB에 입력되는 클록 신호 CK2 또는 CK1의 클록 펄스에 의해, 트랜지스터 Tr2가 주기적으로 ON 상태가 됨으로써, 노드 netA 및 출력 단자 GOUT를 Low 전원 전위로 리프레시하는, 즉 게이트 버스 라인 GLk를 Low로 이끈다.
이와 같이 하여 게이트 버스 라인 GL1ㆍGL2ㆍGL3ㆍ…에 순차적으로 게이트 펄스가 출력되어 간다.
이어서, 상기 시프트 레지스터단 SRk에서의 출력 트랜지스터로서의 트랜지스터 Tr4와, 부트스트랩 용량으로서의 용량 CAP의 패턴 레이아웃에 대하여 설명한다.
도 1에 트랜지스터 Tr4 및 용량 CAP의 패턴을 표시 패널(12)의 상면측(표시면측)으로부터 본 평면도를 도시한다.
트랜지스터 Tr4는, 게이트 전극 Tr4g, 소스 전극(제1 소스/드레인 전극) Tr4s 및 드레인 전극(제2 소스/드레인 전극) Tr4d를 구비하고 있다. 제1 소스/드레인 전극과 제2 소스/드레인 전극은, 트랜지스터 Tr4가 구비하는 2개의 소스/드레인 전극의 한쪽과 다른쪽이며, 드레인 전극을 제1 소스/드레인 전극, 소스 전극을 제2 소스/드레인 전극으로 하여도 된다.
여기에서는, 통상의 보텀 게이트형 TFT와 같이, 표시 패널(12)의 상면으로부터 본 경우의 하층측에서부터 상층측을 향하여 순서대로 게이트 전극 Tr4g와 소스 전극 Tr4s 및 드레인 전극 Tr4d가 적층되어 있다. 게이트 전극 Tr4g와 소스 전극 Tr4s 및 드레인 전극 Tr4d와의 사이에는 게이트 절연막, 실리콘 i 반도체층 및 실리콘 n+ 반도체층이 이 순서대로 상층측을 향하여 적층되어 있다.
소스 전극 Tr4는, 패널 평면 상에서 서로 평행하게 연장되는 복수의 소스 핑거 전극(제1 부분) Tr4s1…과, 이들 복수의 소스 핑거 전극 Tr4s1…의 분기원으로서 소스 핑거 전극 Tr4s1…에 공통으로 접속되어 있는 소스 접속 전극(제2 부분) Tr4s2를 구비하고 있는 빗살 형상의 전극이다. 마찬가지로, 드레인 전극 Tr4는, 패널 평면 상에서 서로 평행하게 연장되는 복수의 드레인 핑거 전극(제1 부분) Tr4d1…과, 이들 복수의 드레인 핑거 전극 Tr4d1…의 분기원으로서 드레인 핑거 전극 Tr4d1…에 공통으로 접속되어 있는 드레인 접속 전극(제2 부분) Tr4d2를 구비하고 있는 빗살 형상의 전극이다.
소스 핑거 전극 Tr4s1…과 드레인 핑거 전극 Tr4d1…은, 패널 평면 상에서 서로 1개씩 맞물리도록 배치되어 있고, 서로 인접하는 소스 핑거 전극 Tr4s1과 드레인 핑거 전극 Tr4d1의 바로 아래를 포함시킨 양자간의 실리콘 i 반도체층 영역이 트랜지스터 Tr4의 채널 영역을 형성하는 액티브 영역 Tr4a로 되어 있다.
소스 접속 전극 Tr4s2는 트랜지스터 Tr4 밖으로의 접속 배선(25)에 접속되어 있고, 드레인 접속 전극 Tr4d2는 트랜지스터 Tr4 밖으로의 접속 배선(26)에 접속되어 있다. 예를 들어, 소스 접속 전극 Tr4s2는, 접속 배선(25)으로서 도 13의 (a)에서의 출력 단자 GOUT에 접속된 배선에 접속되어 있고, 드레인 접속 전극 Tr4d2는, 접속 배선(26)으로서 도 13의 (a)에서의 클록 입력 단자 CKA에 접속된 배선에 접속되어 있다.
게이트 전극 Tr4g는 당해 액티브 영역 Tr4a의 바로 아래에 펼쳐져 있고, 드레인 접속 전극 Tr4d2와 막 두께 방향에 대향하는 위치까지는 이르지 않지만, 소스 접속 전극 Tr4s2와 막 두께 방향에 대향하는 위치에까지는 이르고 있다. 이에 의해, 게이트 전극 Tr4g와 소스 전극 Tr4s의 사이의 용량을 최대한 커지도록 확보하고 있다.
또한, 게이트 전극 Tr4g는, 콘택트부 Tr4c에 있어서, 다른 소자와의 접속 배선(31)에 전기적으로 접속되어 있음과 함께, 용량 CAP의 노드 netA측의 일단이 되는 용량 전극 CAPm에 전기적으로 접속되어 있다. 여기서, 상기 접속 배선(31)은, 도 13의 (a)에 있어서는 노드 netA에 접속된 배선에 상당하고, 소스/드레인 전극에 사용되는 메탈층에 의해 형성되어 있다.
용량 전극 CAPm은 투명 전극인 ITO나 IZO 등의 화소 전극층으로 형성되어 있고, 소스 핑거 전극 Tr4s1…과 소스 접속 전극 Tr4s2와 드레인 핑거 전극 Tr4d1…에, 상층측에서 막 두께 방향에 대향하도록 펼쳐져 있다. 용량 전극 CAPm은 드레인 접속 전극 Tr4d2와는 막 두께 방향에 대향하고 있지 않다.
도 2의 (a) 및 (b)에 콘택트부 Tr4c의 상세한 구성을 도시한다. 도 2의 (b)는 도 2의 (a)의 A-A'선 단면도이다.
도 2의 (a)에 도시한 바와 같이, 콘택트부 Tr4c는, 접속 배선(31)으로 형성되는 직사각 형상 환부(32)의 내측 영역에 형성된 콘택트 홀(33a)을 통하여, 접속 배선(31)과 게이트 전극 Tr4g와 용량 전극 CAPm을 서로 전기적으로 접속하는 구성을 갖고 있다. 이 콘택트부 Tr4c는, 접속 배선(31)을 구성하는 메탈층을, 트랜지스터 Tr4의 게이트 전극 Tr4g을 구성하는 메탈층으로 전환하는 부분의 영역을 이용하여 구성할 수 있다. 그리고, 이 경우에 용량 전극 CAPm에는 당해 전환하는 부분에 존재하는 화소 전극층을 이용할 수 있다.
또한, 직사각 형상 환부(32)의 소스 접속 전극 Tr4s2측의 한 변으로부터, 직사각 형상 환부(32)의 내측 영역의 중심부를 향하여 인출된 접속 배선(31)의 인출부(32a)가 설치되어 있다.
도 2의 (b)에 도시한 바와 같이, 콘택트부 Tr4c에 있어서는, 하층측에서부터 유리 기판(기판)(35), 게이트 전극 Tr4g, 게이트 절연막(36), 하층측의 실리콘 i 반도체층(34a) 및 상층측의 실리콘 n+ 반도체층(34b)으로 이루어지는 반도체층(34), 하층측의 Ti층(31a) 및 상층측의 Al층(31b)으로 이루어지는 접속 배선(31), SiNx나 SiO2 등의 무기 절연막으로 이루어지는 패시베이션막(37), 유기 절연막(38), 및 용량 전극 CAPm이 순서대로 적층된 구성을 이루고 있다.
콘택트 홀(33a)은 유기 절연막(38), 패시베이션막(37) 및 게이트 절연막(36)을 관통하도록 형성되어 있다. 콘택트 홀(33a)의 저부에 있어서, 게이트 전극 Tr4g와 용량 전극 CAPm이 콘택트되어 있다. 또한, 인출부(32a) 상의 영역에 있어서는, 인출부(32a)의 선단측에서부터 실리콘 i 반도체층(34a), 실리콘 n+ 반도체층(34b), Ti층(31a) 및 Al층(31b)의 각각이 순서대로 노출되도록 계단 형상의 패턴 에칭이 실시되어 있다. 이 계단 형상의 패턴에 있어서, 접속 배선(31)과 용량 전극 CAPm이 콘택트되어 있다.
콘택트 홀(33a)은 1매의 포토마스크를 사용하여 형성할 수 있다. 보다 구체적으로는, 예를 들어 우선 1매의 포토마스크를 사용하여 유기 절연막(38)에 콘택트 홀을 형성하고, 계속해서 이 유기 절연막(38)의 콘택트 홀의 패턴과, 접속 배선(31) 및 반도체층(34)을 마스크로 하여 패시베이션막(37)과 게이트 절연막(36)을 연속적으로 에칭한다. 이렇게 하여 형성된 콘택트 홀(33a) 상에 용량 전극 CAPm이 적층 및 패터닝된다.
이 콘택트부 Tr4c의 구성에 따르면, 도 3에 도시한 바와 같이, 게이트 전극 Tr4g와 접속 배선(31)은 용량 전극 CAPm을 통하여 서로 간접적으로 전기적 접속된 상태가 된다.
이와 같이 하여 용량 전극 CAPm은, 소스/드레인 전극(여기서는 소스 핑거 전극 Tr4s1…과 소스 접속 전극 Tr4s2와 드레인 핑거 전극 Tr4d1…)과의 사이에서 제1 용량을 형성한다. 그리고, 용량 전극 CAPm이 콘택트부 Tr4c를 통하여 게이트 메탈 Tr4g와 접속되어 있는, 즉 트랜지스터 Tr4의 제어 전극인 노드 netA와 전기적으로 접속되어 있으므로, 제1 용량 중 용량 전극 CAPm과 소스 전극 Tr4s(소스 핑거 전극 Tr4s1… 및 소스 접속 전극 Tr4s2)의 사이에서 형성되는 제2 용량과, 게이트 전극 Tr4g와 소스 전극 Tr4s의 사이에서 형성되는 제3 용량과의 합성 용량에 의해 트랜지스터 Tr4의 게이트-소스간의 거의 전용량이 형성된다. 이 중 제2 용량을 여기에서는 특별히 용량 CAP이라고 한다.
또한, 제2 용량은, 용량 전극 CAPm과 드레인 핑거 전극 Tr4d1…의 사이에 형성되는 용량보다도 크므로, 용량 전극 CAPm과 한쪽 소스/드레인 전극인 소스 전극 Tr4s의 사이의 용량은, 용량 전극 CAPm과 다른쪽의 소스/드레인 전극인 드레인 전극 Tr4d의 사이의 용량보다도 크다.
이상과 같은 용량 전극 CAPm이 구비되어 있는 것은, 일반적으로는 시프트 레지스터의 출력 트랜지스터에서의 게이트 전극과, 출력 트랜지스터가 구비하는 2개의 소스/드레인 전극 중 적어도 어느 한쪽과의 사이에 용량을 추가하기 위하여, 당해 출력 트랜지스터의 한쪽 소스/드레인 전극에 대하여 게이트 전극과 반대측에서 막 두께 방향에 대향하는 용량 전극이 구비되어 있는 것을 나타낸다.
또한, 이것은 일반적으로는 시프트 레지스터의 출력 트랜지스터가 구비하는 2개의 소스/드레인 전극 중 적어도 어느 한쪽에 대하여, 당해 출력 트랜지스터의 한쪽 소스/드레인 전극에 대하여 게이트 전극과 반대측에서 막 두께 방향에 대향하는 용량 전극이 구비되어 있는 것을 나타낸다. 즉, 상기 예와 같이 용량 전극 CAPm이 출력 트랜지스터의 게이트 전극에 접속되어 있지 않은 구성이라도, 마찬가지로 소스/드레인 전극에 막 두께 방향에 대향하는 용량 전극의 배치가 가능하다.
이에 의해, 출력 트랜지스터가 구비하는 2개의 소스/드레인 전극 중 적어도 어느 한쪽과의 사이에 어떤 용량을 형성하는 경우에, 혹은 출력 트랜지스터의 게이트 전극과, 출력 트랜지스터가 구비하는 2개의 소스/드레인 전극 중 적어도 어느 한쪽과의 사이에 용량을 추가하는 경우에, 종래와 같이 출력 트랜지스터의 액티브 영역과는 패널 면 내 방향으로 이격된 지점에 용량용 영역을 별도로 형성할 필요가 없고, 거의 액티브 영역과 막 두께 방향에 대향하는 영역을 사용하여 추가하는 것이 가능하게 된다. 따라서, 프레임 영역을 작게 억제할 수 있다. 또한, 상기 액티브 영역 상의, 별도로 사용 용도가 없기 때문에 종래 제거되어 있었던 화소 전극층을 그대로 용량 전극으로서 사용할 수 있기 때문에, 화소 전극층의 가공에 사용하는 포토마스크로 패턴 형성이 가능하게 되어 프로세스 공정의 복잡화를 수반하는 일이 없음과 함께, 용량 전극 재료를 신규로 추가할 필요가 없다.
또한, 게이트 전극과 한쪽 소스/드레인 전극과의 사이의 용량을, 게이트 전극과 다른쪽의 소스/드레인 전극과의 사이의 용량보다도 크게 하고자 하는 경우에, 소스 접속 전극 Tr4s와 용량 전극 CAPm의 관계와 같이 크게 하고자 하는 쪽의 용량의 일부를 출력 트랜지스터의 액티브 영역 외에 배치되는 부분에서 형성되도록할 수 있다.
또한, 용량 전극과 게이트 전극을 접속하는 지점을, 출력 트랜지스터의 외부로부터 게이트 전극에 접속되는 접속 배선을 구성하는 메탈층을 출력 트랜지스터의 게이트 전극을 구성하는 메탈층으로 전환하는 부분의 영역을 이용하여 구성할 수 있기 때문에, 배선 접속부의 수 및 점유 면적을 절약할 수 있다. 따라서, 그만큼 구동 회로 부분의 영역을 크게 확보하여, 구동 회로의 치수 확대 즉 전류 구동 능력의 확대를 도모할 수 있다.
또한, 도 1의 구성에 대하여, 트랜지스터 Tr4를 톱 게이트형의 TFT로 하는 경우에는, 소스 전극 Tr4s 및 드레인 전극 Tr4d에 대하여, 게이트 전극 Tr4g와 용량 전극 CAPm의 상하 관계를 교체한 것으로 하면 된다.
이어서, 도 4의 (a)에 트랜지스터 Tr4와 용량 CAP의 패턴 레이아웃에서의 제1 변형예의 제1 예의 구성을 도시한다.
제1 변형예의 제1 예의 구성은, 도 1의 패턴 레이아웃에서의 용량 전극 CAPm을, 소스 핑거 전극 Tr4s1… 및 소스 접속 전극 Tr4s2에는 막 두께 방향에 대향하지만, 드레인 핑거 전극 Tr4d1… 및 드레인 접속 전극 Tr4d2에는 막 두께 방향에 대향하지 않는 용량 전극 CAPm'로 한 것이다. 이 경우에는 게이트 전극 Tr4g와 소스 전극 Tr4s의 사이에만 추가하는 용량이 형성된다. 따라서, 여기서는 용량 전극 CAPm이 소스/드레인 전극과의 사이에서 형성하는 제1 용량은, 용량 전극 CAPm이 소스 전극 Tr4s와의 사이에서 형성하는 제2 용량과 동등하다.
도 4의 (a)의 구성에 의해, 출력 트랜지스터가 구비하는 2개의 소스/드레인 전극 중 어느 한쪽과의 사이에 어떤 용량을 형성하는 경우, 및 출력 트랜지스터의 게이트 전극과, 출력 트랜지스터가 구비하는 2개의 소스/드레인 전극 중 어느 한쪽과의 사이에 용량을 추가하는 경우의 구성이 제공된다.
또한, 도 4의 (a)의 구성에서는, 용량 전극 CAPm은, 트랜지스터 Tr4의 소스 전극 Tr4s 및 드레인 전극 Tr4d에 막 두께 방향에 대향하는 영역을 제외한 액티브 영역에 배치된 반도체층과 겹침 영역을 갖도록 대향하고 있다. 이 구성에 따르면, 용량 전극과 소스/드레인 전극과의 겹침 면적이 크므로, 보다 효율적으로 용량을 크게 확보할 수 있다.
이어서, 도 4의 (b)에 트랜지스터 Tr4와 용량 CAP의 패턴 레이아웃에서의 제1 변형예의 제2 예의 구성을 도시한다.
제1 변형예의 제2 예의 구성은, 도 4의 (a)의 구성에 있어서, 용량 전극 CAPm이, 트랜지스터 Tr4의 소스 전극 Tr4s 및 드레인 전극 Tr4d에 막 두께 방향에 대향하는 영역을 제외한 액티브 영역에 배치된 반도체층과는 대향하지 않도록 한 용량 전극 CAPm'로 치환된 것이다. 특히, 도 4의 (b)에서는 용량 전극 CAPm의 패턴이, 막 두께 방향으로 보아 소스 핑거 전극 Tr4s1… 및 소스 접속 전극 Tr4s2의 패턴의 내측에 들어가도록 형성되어 있다. 이 구성에 따르면, 제조 공정에 있어서, 소스/드레인 전극에 대하여 용량 전극의 위치가 어긋나게 형성된 경우라도 용량의 크기의 변화량이 작고, 안정된 크기의 용량을 형성할 수 있다.
도 4의 (a) 혹은 (b)의 구성에 의해, 출력 트랜지스터가 구비하는 2개의 소스/드레인 전극 중 원하는 한쪽에 대하여 용량을 형성 혹은 추가할 수 있다.
이어서, 도 5의 (a) 및 (b)에 트랜지스터 Tr4와 용량 CAP의 패턴 레이아웃에서의 제2 변형예의 구성을 도시한다. 도 5의 (a)는 당해 패턴 레이아웃의 평면도, 도 5의 (b)는 도 5의 (a)의 B-B'선 단면도이다.
제2 변형예의 구성은, 도 1의 패턴 레이아웃에서의 콘택트부 Tr4c를 콘택트부 Tr4c'로 한 것이다.
콘택트부 Tr4c'에서는, 도 5의 (a) 및 (b)에 도시한 바와 같이, 중앙의 콘택트 홀(33c)을 통하여 접속 배선(31)이 게이트 전극 Tr4g에 직접 접속되어 있고, 콘택트 홀(33c)을 둘러싸도록 뚫린 콘택트 홀(33d)을 통하여 용량 전극 CAPm이 접속 배선(31)에 직접 접속되어 있다.
도 5의 (a) 및 (b)의 구성에 있어서도, 용량 전극과 게이트 전극을 접속하는 지점을, 출력 트랜지스터의 외부로부터 게이트 전극에 접속되는 접속 배선을 구성하는 메탈층을 출력 트랜지스터의 게이트 전극을 구성하는 메탈층으로 전환하는 부분의 영역을 이용하여 구성할 수 있기 때문에, 배선 접속부의 수 및 점유 면적을 절약할 수 있다. 따라서, 그만큼 구동 회로 부분의 영역을 크게 확보하여, 구동 회로의 치수 확대 즉 전류 구동 능력의 확대를 도모할 수 있다.
이어서, 도 6의 (a) 및 (b)에 트랜지스터 Tr4와 용량 CAP의 패턴 레이아웃에서의 제3 변형예의 구성의 설명도를 도시한다.
제3 변형예의 구성은, 도 1의 패턴 레이아웃에 있어서, 도 6의 (a)에 도시한 바와 같이 용량 전극 CAPm과 소스 전극 Tr4s 및 드레인 전극 Tr4d와의 사이에 두께 D1의 절연막(39)이 형성되는 경우에, 도 6의 (b)에 도시한 바와 같이 두께 D1보다도 작은 두께 D2가 되도록 절연막을 얇게 하고 나서 용량 전극 CAPm을 형성하도록 한 것이다. 두께 D1이 크면, 용량 전극 CAPm과 소스 전극 Tr4s 및 드레인 전극 Tr4d와의 사이의 용량이 작아지므로, 이러한 경우에 두께를 D2로 감소시키면, 용량 CAP를 크게 하는 효과가 현저하게 얻어진다.
예를 들어, 상기 절연막이 도 3의 (b)에 도시한 바와 같은 유기 절연막(38)의 두께 D1은, 본래, 회소 PIX에 있어서 화소 전극과 신호 배선의 사이의 기생 용량을 작게 억제하기 위하여 크게 설정되어 있으므로, 적어도 거의 액티브 영역에 막 두께 방향에 대향하는 영역인 상기 제1 용량을 형성하는 영역에서는, 두께 D2로까지 저감하면 된다. 또한, 도 3의 (b)에서는 상기 절연막이 무기 절연막으로 이루어지는 패시베이션막(37)과 유기 절연막(38)의 적층 구조이므로, 제1 용량을 형성하는 영역에서는 상기 절연막으로서 패시베이션막(37)만을 남기도록 하여도 된다. 이와 같이 용량 전극 CAPm과 소스 전극 Tr4s 및 드레인 전극 Tr4d와의 사이의 절연막의 두께는, 표시 영역(12a)에서의 화소 전극층과 선택 소자인 TFT(21)의 소스/드레인 메탈층과의 사이의 절연막의 두께보다도 작게 하면 된다.
이어서, 도 7에 트랜지스터 Tr4와 용량 CAP의 패턴 레이아웃에서의 제4 변형예의 구성의 설명도를 도시한다.
제4 변형예는, 도 1의 패턴 레이아웃에서의 콘택트부 Tr4c를 콘택트부 Tr4c''로 한 것이다.
콘택트부 Tr4c''는, 도 7에 도시한 바와 같이, 접속 배선(31)이 콘택트 홀(41)을 통하여 용량 전극 CAPm에 접속되어 있음과 함께, 게이트 전극 Tr4g가 콘택트 홀(41)과는 겹치지 않는 영역에 형성된 콘택트 홀(42)을 통하여 용량 전극 CAPm에 접속된 구성이다.
이어서, 도 8의 (a) 및 (b)에 트랜지스터 Tr4와 용량 CAP의 패턴 레이아웃에서의 제5 변형예의 구성의 설명도를 도시한다.
제5 변형예는, 도 1의 패턴 레이아웃에서의 콘택트부 Tr4c를, 게이트 전극 Tr4g와 용량 전극 CAPm이 서로 접속 배선(31)을 통하여 간접적으로 접속된 구성으로 한 것이다. 도 8의 (a)는 콘택트부 Tr4c의 사시도, 도 8의 (b)는 콘택트부 Tr4c의 평면도 및 단면도이다.
이 경우에 게이트 전극 Tr4g가 접속 배선(31)으로 전환되는 위치와 상이한 위치에서, 접속 배선(31)과 용량 전극 CAPm이 콘택트에 의해 서로 전기적으로 접속되어 있다. 도 8의 (b)에 도시한 바와 같이, 콘택트부 Tr4c는, 유리 기판 상(도시하지 않음)에 하층측에서부터 게이트 전극 Tr4g, 게이트 절연막(36), 접속 배선(31), 패시베이션막(37), 유기 절연막(38) 및 용량 전극 CAPm이 순서대로 적층된 구성을 이루고 있다. 접속 배선(31)은 게이트 절연막(36)에 형성된 콘택트 홀(44a)을 통하여 게이트 전극 Tr4g에 접속되어 있고, 용량 전극 CAPm은 패시베이션막(37) 및 유기 절연막(38)에 형성된 콘택트 홀(44b)을 통하여 접속 배선(31)에 접속되어 있다. 콘택트 홀(44a)과 콘택트 홀(44b)은 막 두께 방향으로 보아 형성되는 위치가 서로 상이하다.
도 8의 (a) 및 (b)의 구성에 있어서도, 용량 전극과 게이트 전극을 전기적으로 접속하는 지점을, 출력 트랜지스터의 외부로부터 게이트 전극에 접속되는 접속 배선을 구성하는 메탈층을 출력 트랜지스터의 게이트 전극을 구성하는 메탈층으로 전환하는 부분의 영역을 이용하여 구성할 수 있기 때문에, 배선 접속부의 수 및 점유 면적을 절약할 수 있다. 따라서, 그만큼 구동 회로 부분의 영역을 크게 확보하여, 구동 회로의 치수 확대 즉 전류 구동 능력의 확대를 도모할 수 있다.
또한, 도 2의 (a) 및 (b), 도 3, 도 5의 (a) 및 (b), 도 7, 및 도 8의 (a) 및 (b)의 각 콘택트부에서는, 게이트 전극 Tr4g와 접속 배선(31)을 전기적으로 접속하는 패턴과, 용량 전극 CAPm과 게이트 전극 Tr4g을 전기적으로 접속하는 패턴이 독립적으로 분리되어 있지 않고, 서로 복합함으로써 양쪽 접속이 성립되어 있다. 즉, 접속 배선(31)과 게이트 전극 Tr4g의 전기적 접속과, 용량 전극 CAPm과 게이트 전극 Tr4g의 전기적 접속 중 한쪽의 전기적 접속은, 다른쪽의 직접적인 콘택트에 의한 전기적 접속을 통한 간접적인 전기적 접속이다.
게이트 전극 Tr4g가 소스 전극 Tr4s 및 드레인 전극 Tr4d(소스/드레인 메탈층)보다도 유리 기판(기판)(35)에 가까운 층에 배치되어 있으므로, 유리 기판(기판)(35)에 가까운 층측으로부터 먼 층측을 향하여 게이트 전극 Tr4g, 접속 배선(31)(소스/드레인 메탈층), 용량 전극 CAPm이 순서대로 배치되어 있다. 이때, 종래는 접속 배선(31)으로부터 하층측의 게이트 전극 Tr4g에의 콘택트를 행하고 있기 때문에, 또한 용량 전극 CAPm을 게이트 전극 Tr4g에 전기적으로 접속하는 것을 고려한 경우에, 용량 전극 CAPm을 게이트 전극 Tr4g에 직접 콘택트시키는 패턴을 작성하면, 접속 배선(31)으로부터 게이트 전극 Tr4g를 향하는 콘택트 프로세스 후에, 용량 전극 CAPm으로부터 게이트 전극 Tr4g를 향하는 콘택트 프로세스를 행하게 된다. 이 경우에는 2회의 콘택트 패턴의 위치 정렬을 행하기 위하여 큰 치수 마진을 포함시킨 큰 크기의 게이트 전극 Tr4g의 콘택트 패드가 필요하게 된다.
그러나, 종래와 같이 용량 전극 CAPm으로부터 게이트 전극 Tr4g에의 콘택트를 추가하는 대신에, 한쪽의 전기적 접속을, 다른쪽의 직접적인 콘택트에 의한 전기적 접속을 통한 간접적인 전기적 접속으로 하면, 예를 들어 도 2의 (a) 및 (b)에서는 용량 전극 CAPm의 패터닝시에 용량 전극 CAPm으로부터 게이트 전극 Tr4g에의 콘택트와, 용량 전극 CAPm으로부터 접속 배선(31)에의 콘택트를 한번에 작성 가능하다. 용량 전극 CAPm과 게이트 전극 Tr4g는 직접 콘택트함으로써 전기적 접속이 행해지고 있으며, 게이트 전극 Tr4g와 접속 배선(31)은, 용량 전극 CAPm과 게이트 전극 Tr4g의 당해 콘택트를 통하여 간접적으로 전기적 접속이 행해지고 있다. 이때, 콘택트 홀(33a)은 용량 전극 CAPm을 게이트 전극 Tr4g와 접속 배선(31)에 동시에 콘택트시키기 위해서 존재한다.
또한, 콘택트부를 형성하는 데 필요한 마스크수는, 도 2의 (a) 및 (b)에서는 1매, 도 5의 (a) 및 (b)에서는 2매, 도 7에서는 1매, 도 8의 (b)에서는 2매이다.
도 5의 (a) 및 (b)에서는 게이트 전극 Tr4g, 접속 배선(31), 용량 전극 CAPm이 1지점의 콘택트 홀에 있어서 순서대로 콘택트되면 되므로 패턴이 단순하며 프로세스가 매우 용이하고, 전체 콘택트 패턴 면적도 작게 억제하는 것이 가능하다.
또한, 도 7에서는 최상층의 용량 전극 CAPm으로부터, 게이트 전극 Tr4g와 접속 배선(31)의 2개에 동시에 콘택트를 행할 수 있으므로, 콘택트 홀이 서로 다른 위치에 있는 2지점에 형성됨에도 불구하고 마스크는 1매로서 패턴 치수상의 제약은 적고, 프로세스는 용이하다.
또한, 도 8의 (a) 및 (b)에서는 접속 배선(31)으로부터 게이트 전극 Tr4g에의 콘택트를 행한 후에, 용량 전극 CAPm으로부터 접속 배선(31)에의 얕은 콘택트 홀을 형성하는 것뿐이므로, 콘택트 홀이 서로 다른 위치에 있는 2지점에 형성되지만 프로세스는 용이하다.
이와 같이, 도 2의 (a) 및 (b), 도 3, 도 5의 (a) 및 (b), 도 7, 및 도 8의 (a) 및 (b)의 각 콘택트부에서는, 점유 면적의 절약이 용이하게 달성된다. 또한, 콘택트 형성 프로세스의 횟수가 적으므로, 배선 접속부의 실질적인 수가 억제됨과 함께 프로세스 불량이 일어나기 어렵다.
그리고, 도 5의 (a) 및 (b)의 콘택트부에 있어서는, 용량 전극 CAPm과 게이트 전극 Tr4g와 접속 배선(31)의 서로의 전기적 접속이, 막 두께 방향으로 보아 서로 겹치는 영역에서 행해지고 있다. 이렇게 각 전기적 접속 지점을 통합하여 동일하거나 거의 동일한 영역에 형성함으로써, 콘택트부의 패턴을 매우 작게 할 수 있다. 또한, 도 2의 (a) 및 (b), 도 3, 도 7, 및 도 8의 (a) 및 (b)의 각 콘택트부에 있어서는, 용량 전극 CAPm과 게이트 전극 Tr4g와 접속 배선(31)의 서로의 전기적 접속이, 용량 전극 CAPm과 게이트 전극 Tr4g와 접속 배선(31) 중 하나에 대하여 막 두께 방향으로 보아 다른 2개가 서로 상이한 영역에서 접속됨으로써 행해지고 있다. 이렇게 콘택트 지점을 2개 설치하여 전기적 접속을 따로따로 행하면, 각 콘택트 홀을 개별적으로 형성할 수 있다. 따라서, 단차에 의한 단선이나 고저항화를 저감할 수 있어, 안정된 콘택트 저항을 얻을 수 있다.
또한, 도 1 내지 도 8을 사용하여 설명한 용량 CAP를 비롯한 부가 용량이 형성되는 대상이 되는 제1 트랜지스터로서, 예를 들어 도 13의 (a)의 트랜지스터 Tr1이나 Tr3과 같이, 출력 트랜지스터의 제어 전극인 노드 netA에 접속된 소스/드레인 전극을 갖는 출력 트랜지스터와는 상이한 트랜지스터가 채용 가능하다. 이때, 부가 용량을 형성하기 위하여 소스/드레인 전극과 쌍을 이루는 용량 전극은, 당해 소스/드레인 전극 이외의 어디에 접속되어도 상관없다.
또한, 도 1 내지 도 8을 사용한 이상의 설명에서는, 도 14의 (a)에 도시한 바와 같이, 제1 트랜지스터가 시프트 레지스터단의 출력 트랜지스터 Tr10인 경우가 상정되어 있다. 이 경우에, 용량 전극 CAPm은 출력 트랜지스터 Tr10의 제어 전극인 노드 netA와 전기적으로 접속되어 있다. 노드 netA는 출력 트랜지스터 Tr10과는 상이한 시프트 레지스터단의 트랜지스터 Tr11의 한쪽 소스/드레인 전극에 전기적으로 접속되어 있는 등, 사용하는 메탈층이 전환될 수 있는 지점이기 때문에, 출력 트랜지스터 Tr10의 게이트에 직접 접속되어 있는 경우나 직접 접속되어 있지 않은 경우 양쪽이 있을 수 있다. 또한, 용량 전극 CAPm이 노드 netA와 직접 접속되어 있는 경우나 직접 접속되어 있지 않은 경우 양쪽이 있을 수 있다.
또한, 이 밖에 도 14의 (b)에 도시한 바와 같이, 제1 트랜지스터가, 시프트 레지스터단의 출력 트랜지스터 Tr20과는 상이한 트랜지스터인, 시프트 레지스터단의 트랜지스터 Tr21인 구성도 가능하다. 여기에서는 용량 전극 CAPm이 노드 netA와 전기적으로 접속되어 있음과 함께, 트랜지스터 Tr21의 한쪽 소스/드레인 전극과의 사이에 용량을 형성한다.
또한, 도 14의 (c)에 도시한 바와 같이, 제1 트랜지스터가 시프트 레지스터단의 출력 트랜지스터 Tr30과는 상이한 시프트 레지스터단의 트랜지스터 Tr31이며, 트랜지스터 Tr31의 한쪽 소스/드레인 전극이 노드 netA와 전기적으로 접속되어 있고, 노드 netA, 따라서 트랜지스터 Tr31의 한쪽 소스/드레인 전극과, 용량 전극 CAPm과의 사이에 용량이 형성되는 구성도 가능하다.
이어서, 도 9에 트랜지스터 Tr4와 용량 CAP의 패턴 레이아웃에 대한 상이한 실시 형태의 구성을 도시한다.
도 9의 구성은, 용량 CAP와 같이 트랜지스터 Tr4에 추가하고자 하는 용량을, 다른 소자로부터 트랜지스터 Tr4의 1 전극에 접속되는 제1 배선과, 새로운 다른 소자로부터 트랜지스터 Tr4의 상이한 1 전극에 접속되는 제2 배선이 서로 막 두께 방향에 대향하여 배치된 구성이다. 상기의 1 전극 및 상이한 1 전극으로서는, 추가하고자 하는 용량의 위치에 맞추어 게이트 전극, 소스 전극 및 드레인 전극 중에서 임의로 선택 가능하다. 제1 배선과 제2 배선에는 한쪽이 게이트 메탈로 구성되고, 다른쪽이 소스 메탈로 구성된다고 하는 바와 같이 서로 다른 메탈층이 사용된다.
트랜지스터 Tr4에 용량 CAP를 추가하는 경우에는, 다른 TFT 소자로부터 트랜지스터 Tr4의 예를 들어 게이트 전극에 접속되는 예를 들어 제1 배선으로서의 접속 배선(31)과, 다른 TFT 소자로부터 트랜지스터 Tr4의 예를 들어 소스 전극에 접속되는 예를 들어 제2 배선으로서의 접속 배선(43)을 막 두께 방향에 대향시킨다.
도 9의 구성에 따르면, 이미 형성된 상이한 배선 영역을 서로 대향 배치함으로써 출력 트랜지스터에 용량을 추가하는 것이 가능하게 된다.
이에 의해, 출력 트랜지스터의 임의의 전극간에 용량을 추가하는 경우에, 종래와 같이 출력 트랜지스터의 액티브 영역과는 패널 면 내 방향으로 이격된 지점에 용량용 영역을 별도로 형성할 필요가 없고, 이미 형성된 배선 영역을 사용하여 추가하는 것이 가능하게 된다. 따라서, 프레임 영역을 작게 억제할 수 있다. 또한, 배선의 메탈층을 그대로 용량의 추가에 사용할 수 있기 때문에, 메탈층의 가공에 사용하는 포토마스크로 패턴 형성이 가능하게 되어 프로세스 공정의 복잡화를 수반하는 일이 없음과 함께, 용량 전극 재료를 신규로 추가할 필요가 없다.
이어서, 트랜지스터 Tr4와 용량 CAP의 패턴 레이아웃에 대한 또 다른 실시 형태의 구성을 나타낸다.
도 10에 당해 패턴 레이아웃의 일부를 이루는, 용량 CAP와 게이트 전극 Tr4의 콘택트부 부근의 배치를 사시도로 도시한다.
도 10에서는 트랜지스터(제1 트랜지스터) Tr4의 제어 전극인 노드 netA와 전기적으로 접속된, 소스/드레인 전극층을 사용한 접속 배선(제3 배선)(45)이, 시프트 레지스터단 SRk의, 트랜지스터 Tr의 한쪽 소스/드레인 전극인 소스 전극에 접속된 게이트 메탈층 Trg와, 당해 게이트 메탈층 Trg에 접속된 용량 전극(제1 전극) CAPm''와의 사이에, 게이트 메탈층 Trg와 용량 전극 CAPm''의 양쪽에 막 두께 방향에 대향하는 영역을 갖도록 배치되어 있다. 이 게이트 메탈층 Trg는, 도 10에서는 게이트 버스 라인 GL에 접속되어 있다.
특허문헌 1에서는, 도 17에 기재한 출력 트랜지스터의 제어 전극(125)이 보조 전극(83)에 접속되어 있기 때문에, 도 18에 기재한 최상층의 화소 전극층(103)(보조 전극(83)에 상당)의 상층측에 액정층이 면하게 된다. 이와 같은 구성에서는 액정층측으로부터 표시 구동에 수반하는 전계 노이즈가 화소 전극층(103)을 통하여 출력 트랜지스터의 제어 전극(도 12의 (a)에서는 노드 netA에 상당)에 전파되기 때문에, 출력 트랜지스터의 오동작이 발생할 가능성이 있다.
이에 반하여, 도 10의 구성에서는 제3 배선이 게이트 메탈층과 제1 전극의 사이에 배치되어 양자와의 사이의 용량을 추가하는 것이 가능하게 된다. 이 경우에, 용량 전극 CAPm''에 상층측에서 면하는 액정층 LC로부터의 노이즈는, 접속 배선(31)과 용량 전극 CAPm'' 및 게이트 메탈층 Trg와의 사이에 형성되는 용량 Cf1ㆍCf2를 통과하지 않는 한 노드 netA에는 전파되기 어렵다. 용량 전극 CAPm 및 게이트 메탈층 Trg가 접속 배선(45)을 차폐하는 효과가 있는 데다가, 용량 Cf1ㆍCf2가 배선(31)과 용량 전극 CAPm'' 및 게이트 메탈층 Trg와의 소자 상수와 맞추어 필터를 구성 가능하므로, 실드 및 노이즈 주파수의 필터의 일부로서 용량 Cf1ㆍCf2를 구성하도록 하면, 노이즈는 극히 전파되기 어려워진다.
도 10의 구성에 의해, 출력 트랜지스터의 제어 전극의 전위가 안정되기 때문에 출력 트랜지스터를 정확하게 구동할 수 있어, 시프트 레지스터단의 오동작을 억제할 수 있다.
또한, 시프트 레지스터단의 오동작을 억제하기 위하여 필요한 제어 전극의 용량이 작아도 되므로, 시프트 레지스터가 면적 절약화된다. 또한, 시프트 레지스터가 면적 절약화됨으로써 프레임 영역이 작게 억제된 표시 장치를 실현할 수 있다.
또한, 도 10의 구성에 있어서, 제1 트랜지스터로서 출력 트랜지스터 대신에 출력 트랜지스터와는 상이한 트랜지스터를 사용하여도 된다.
이상과 같이,
본 발명의 시프트 레지스터는,
기판 상에 복수의 시프트 레지스터단이 종속 접속된 구성을 구비하도록 형성된 시프트 레지스터이며,
상기 시프트 레지스터단은, 2개의 소스/드레인 전극 중 적어도 한쪽에 대하여 게이트 전극과 반대측에서 막 두께 방향에 대향하는 용량 전극을 구비한 제1 트랜지스터를 구비하고 있고,
상기 용량 전극과, 상기 용량 전극에 대향하는 어느 한쪽의 상기 소스/드레인 전극 중 어느 한쪽은, 상기 시프트 레지스터단의 출력 트랜지스터의 제어 전극과 전기적으로 접속되어 있는 것을 특징으로 하고 있다.
또한, 본 발명의 시프트 레지스터는, 상기 발명에 있어서,
상기 용량 전극이 상기 제어 전극과 전기적으로 접속되어 있고, 상기 제1 트랜지스터는 상기 출력 트랜지스터이어도 된다. 혹은, 상기 용량 전극이 상기 제어 전극과 전기적으로 접속되어 있고, 상기 제1 트랜지스터는 상기 출력 트랜지스터와는 상이한 트랜지스터이어도 된다. 혹은, 상기 용량 전극에 대향하는 어느 한쪽의 상기 소스/드레인 전극이 상기 제어 전극과 전기적으로 접속되어 있고, 상기 제1 트랜지스터는 상기 출력 트랜지스터와는 상이한 트랜지스터이어도 된다.
상기 발명에 따르면, 제1 트랜지스터가 구비하는 2개의 소스/드레인 전극 중 적어도 어느 한쪽과의 사이에 어떤 용량을 형성하는 경우에, 종래와 같이 트랜지스터의 액티브 영역과는 패널 면 내 방향으로 이격된 지점에 용량용 영역을 별도로 형성할 필요가 없고, 거의 액티브 영역과 막 두께 방향에 대향하는 영역을 사용하여 추가하는 것이 가능하게 된다. 따라서, 프레임 영역을 작게 억제할 수 있다.
이상에 의해, 시프트 레지스터단의 트랜지스터에 접속되는 용량의 면적 절약화를 달성할 수 있는 시프트 레지스터를 실현할 수 있다고 하는 효과를 발휘한다.
또한, 제1 트랜지스터가 시프트 레지스터단의 출력 트랜지스터인 경우에는, 이하의 효과를 발휘한다. 즉, 충분한 부트스트랩 용량을 형성할 수 있어, 시프트 레지스터단의 안정된 구동이 가능하게 된다고 하는 효과, 또한 제1 트랜지스터의 게이트 전극과, 제1 트랜지스터가 구비하는 2개의 소스/드레인 전극 중 적어도 어느 한쪽과의 사이에 부트스트랩 용량 등의 용량을 추가하는 경우에, 종래와 같이 트랜지스터의 액티브 영역과는 패널 면 내 방향으로 이격된 지점에 용량용 영역을 별도로 형성할 필요가 없고, 거의 액티브 영역과 막 두께 방향에 대향하는 영역을 사용하여 추가하는 것이 가능하게 된다고 하는 효과를 발휘한다.
본 발명의 시프트 레지스터는,
상기 2개의 소스/드레인 전극의 각각은, 상기 제1 트랜지스터의 액티브 영역에 배치된 제1 부분과, 상기 액티브 영역 외에 배치되어 상기 제1 부분에 접속된 제2 부분을 구비하고 있고,
상기 용량 전극은, 상기 2개의 소스/드레인 전극의 한쪽이 구비하는 상기 제1 부분 및 상기 제2 부분과, 상기 2개의 소스/드레인 전극의 다른쪽이 구비하는 상기 제1 부분에 막 두께 방향에 대향하는 한편, 상기 2개의 소스/드레인 전극의 다른쪽이 구비하는 상기 제2 부분에는 막 두께 방향에 대향하고 있지 않은 것을 특징으로 하고 있다.
상기 발명에 따르면, 용량 전극과 한쪽 소스/드레인 전극과의 사이의 용량을, 용량 전극과 다른쪽의 소스/드레인 전극과의 사이의 용량보다도 크게 할 수 있다고 하는 효과를 발휘한다.
본 발명의 시프트 레지스터는,
상기 용량 전극은, 상기 2개의 소스/드레인 전극 중 어느 한쪽에만 막 두께 방향에 대향하고 있는 것을 특징으로 하고 있다.
상기 발명에 따르면, 용량 전극과, 제1 트랜지스터가 구비하는 2개의 소스/드레인 전극 중 어느 한쪽과의 사이에 어떤 용량을 형성할 수 있다고 하는 효과를 발휘한다.
본 발명의 시프트 레지스터는,
상기 용량 전극은, 상기 제1 트랜지스터의 상기 2개의 소스/드레인 전극에 막 두께 방향에 대향하는 영역을 제외한 액티브 영역에 배치된 반도체층과 대향하지 않는 것을 특징으로 하고 있다.
상기 발명에 따르면, 제조 공정에 있어서, 소스/드레인 전극에 대하여 용량 전극의 위치가 어긋나게 형성된 경우라도 용량의 크기의 변화량이 작고, 안정된 크기의 용량을 형성할 수 있다고 하는 효과를 발휘한다.
본 발명의 시프트 레지스터는,
상기 용량 전극은, 상기 제1 트랜지스터의 상기 2개의 소스/드레인 전극에 막 두께 방향에 대향하는 영역을 제외한 액티브 영역에 배치된 반도체층과 대향하는 것을 특징으로 하고 있다.
상기 발명에 따르면, 용량 전극과 소스/드레인 전극의 겹침 면적이 크므로, 보다 효율적으로 용량을 크게 확보할 수 있다고 하는 효과를 발휘한다.
본 발명의 시프트 레지스터는,
상기 제1 트랜지스터의 게이트 전극은 상기 2개의 소스/드레인 전극보다도 상기 기판에 가까운 층에 배치되어 있고,
상기 게이트 전극에 다른 소자로부터 접속되는, 상기 게이트 전극보다도 상기 기판으로부터 먼 층에 배치된 접속 배선과 상기 게이트 전극과의 전기적 접속과, 상기 용량 전극과 상기 게이트 전극과의 전기적 접속 중 한쪽의 전기적 접속은, 다른쪽의 직접적인 콘택트에 의한 전기적 접속을 통한 간접적인 전기적 접속인 것을 특징으로 하고 있다.
상기 발명에 따르면, 게이트 전극과 접속 배선을 전기적으로 접속하는 패턴과, 용량 전극과 게이트 전극을 전기적으로 접속하는 패턴이 독립적으로 분리되어 있지 않고, 서로 복합함으로써 양쪽 접속이 성립하고 있으므로, 점유 면적의 절약이 용이하게 달성된다고 하는 효과를 발휘한다. 또한, 콘택트 프로세스의 횟수가 적으므로, 배선 접속부의 실질적인 수가 억제됨과 함께 프로세스 불량이 일어나기 어렵다고 하는 효과를 발휘한다.
본 발명의 시프트 레지스터는,
상기 용량 전극과 상기 게이트 전극과 상기 접속 배선의 서로의 전기적 접속이, 막 두께 방향으로 보아 서로 겹치는 영역에서 행해지고 있는 것을 특징으로 하고 있다.
상기 발명에 따르면, 각 전기적 접속 지점가 통합하여 동일하거나 거의 동일한 영역에 형성되므로, 전기적 접속을 행하는 부분의 패턴을 매우 작게 할 수 있다고 하는 효과를 발휘한다.
본 발명의 시프트 레지스터는,
상기 용량 전극과 상기 게이트 전극과 상기 접속 배선의 서로의 전기적 접속이, 상기 용량 전극과 상기 게이트 전극과 상기 접속 배선 중 하나에 대하여 막 두께 방향으로 보아 다른 2개가 서로 상이한 영역에서 접속됨으로써 행해지고 있는 것을 특징으로 하고 있다.
상기 발명에 따르면, 콘택트 지점가 2개 설치되어 전기적 접속이 따로따로 행해지기 때문에, 각 콘택트 홀을 개별적으로 형성할 수 있다. 따라서, 단차에 의한 단선이나 고저항화를 저감할 수 있어, 안정된 콘택트 저항을 얻을 수 있다고 하는 효과를 발휘한다.
본 발명의 표시 장치는,
상기 시프트 레지스터를 구비하고, 상기 시프트 레지스터단으로부터의 상기 출력을 표시 구동에 사용하는 것을 특징으로 하고 있다.
상기 발명에 따르면, 시프트 레지스터가 면적 절약화됨으로써 프레임 영역이 작게 억제된 표시 장치를 실현할 수 있다고 하는 효과를 발휘한다.
본 발명의 표시 장치는,
상기 용량 전극에 표시 영역에 사용되고 있는 화소 전극층이 사용되고 있는 것을 특징으로 하고 있다.
상기 발명에 따르면, 제1 트랜지스터의 액티브 영역 상의, 별도로 사용 용도가 없기 때문에 종래 제거되어 있었던 화소 전극층을 그대로 용량 전극으로서 사용할 수 있다. 따라서, 화소 전극층의 가공에 사용하는 포토마스크로 패턴 형성이 가능하게 되어 프로세스 공정의 복잡화를 수반하는 일이 없음과 함께, 용량 전극 재료를 신규로 추가할 필요가 없다고 하는 효과를 발휘한다.
본 발명의 표시 장치는,
화소의 선택 소자를 구비하고 있고,
상기 용량 전극과 상기 소스/드레인 전극과의 사이의 절연막의 두께는, 상기 표시 영역에서의 상기 화소 전극층과 상기 선택 소자의 소스/드레인 메탈층과의 사이의 절연막의 두께보다도 작은 것을 특징으로 하고 있다.
상기 발명에 따르면, 표시 영역에 있어서 화소 전극과 신호 배선의 사이의 기생 용량을 작게 억제하기 위하여 두께가 크게 설정되어 있는 절연막을, 용량 전극과 소스/드레인 전극과의 사이에서는 두께를 작게 하여 사용할 수 있기 때문에, 용량 전극과 소스/드레인 전극과의 사이의 용량을 크게 할 수 있다고 하는 효과를 발휘한다.
본 발명의 시프트 레지스터는,
기판 상에 복수의 시프트 레지스터단이 종속 접속된 구성을 구비하도록 형성된 시프트 레지스터이며,
상기 시프트 레지스터단은 제1 트랜지스터로서,
다른 소자로부터 상기 제1 트랜지스터의 게이트 전극 및 2개의 소스/드레인 전극 중 1 전극에 접속되는 제1 배선과, 새로운 다른 소자로부터 상기 제1 트랜지스터의 상기 게이트 전극 및 상기 2개의 소스/드레인 전극 중 상이한 1 전극에 접속되는 제2 배선이 서로 막 두께 방향에 대향하여 배치된, 상기 제1 트랜지스터를 구비하고 있고,
상기 제1 배선과 상기 제2 배선에는 서로 다른 메탈층이 사용되고 있는 것을 특징으로 하고 있다.
상기 발명에 따르면, 이미 형성된 상이한 배선 영역을 서로 대향 배치함으로써 제1 트랜지스터에 용량을 추가하는 것이 가능하게 된다.
이에 의해, 제1 트랜지스터의 임의의 전극간에 용량을 추가하는 경우에, 종래와 같이 트랜지스터의 액티브 영역과는 패널 면 내 방향으로 이격된 지점에 용량용 영역을 별도로 형성할 필요가 없고, 이미 형성된 배선 영역을 사용하여 추가하는 것이 가능하게 된다. 따라서, 프레임 영역을 작게 억제할 수 있다.
이상에 의해, 시프트 레지스터단의 트랜지스터에 접속되는 용량의 면적 절약화를 달성할 수 있는 시프트 레지스터를 실현할 수 있다고 하는 효과를 발휘한다.
또한, 제1 트랜지스터가 시프트 레지스터단의 출력 트랜지스터인 경우에는, 충분한 부트스트랩 용량을 형성할 수 있어, 시프트 레지스터단의 안정된 구동이 가능하게 된다고 하는 효과를 발휘한다.
또한, 배선의 메탈층을 그대로 용량의 추가에 사용할 수 있기 때문에, 메탈층의 가공에 사용하는 포토마스크로 패턴 형성이 가능하게 되어 프로세스 공정의 복잡화를 수반하는 일이 없음과 함께, 용량 전극 재료를 신규로 추가할 필요가 없다고 하는 효과를 발휘한다.
본 발명의 표시 장치는,
상기 시프트 레지스터를 구비하고, 상기 시프트 레지스터단으로부터의 출력을 표시 구동에 사용하는 것을 특징으로 하고 있다.
상기 발명에 따르면, 시프트 레지스터가 면적 절약화됨으로써 프레임 영역이 작게 억제된 표시 장치를 실현할 수 있다고 하는 효과를 발휘한다.
본 발명의 시프트 레지스터는,
기판 상에 복수의 시프트 레지스터단이 종속 접속된 구성을 구비하도록 형성된 시프트 레지스터이며,
소스/드레인 메탈층을 사용하여 형성되어 있는 제3 배선이 상기 시프트 레지스터단의 출력 트랜지스터의 제어 전극과 전기적으로 접속되어 있고,
상기 제3 배선이, 게이트 메탈층과 상기 게이트 메탈층에 접속된 제1 전극과의 사이에, 상기 게이트 메탈층과 상기 제1 전극의 양쪽에 막 두께 방향에 대향하는 영역을 갖도록 배치되어 있는 것을 특징으로 하고 있다.
상기 발명에 따르면, 제3 배선이 게이트 메탈층과 제1 전극의 사이에 배치되어 양자와의 사이의 용량을 추가하는 것이 가능하게 된다. 제3 배선이 게이트 메탈층과 제1 전극의 사이에 배치되어 있으므로, 게이트 메탈층 및 제1 전극에 전파되는 전계 노이즈가 제3 배선을 통하여 출력 트랜지스터의 제어 전극에 전파되기 어려워진다. 따라서, 시프트 레지스터단의 오동작을 억제하기 위하여 필요한 제어 전극의 용량이 작아도 되므로, 시프트 레지스터가 면적 절약화된다고 하는 효과를 발휘한다. 또한, 시프트 레지스터가 면적 절약화됨으로써, 프레임 영역이 작게 억제된 표시 장치를 실현할 수 있다고 하는 효과를 발휘한다.
본 발명의 표시 장치는,
상기 시프트 레지스터를 구비하고, 상기 시프트 레지스터단으로부터의 출력을 표시 구동에 사용하는 것을 특징으로 하고 있다.
상기 발명에 따르면, 시프트 레지스터가 면적 절약화됨으로써 프레임 영역이 작게 억제된 표시 장치를 실현할 수 있다고 하는 효과를 발휘한다.
본 발명의 표시 장치는,
상기 게이트 메탈층은, 상기 시프트 레지스터단으로부터의 출력이 공급되는 주사 신호선과 전기적으로 접속되어 있는 것을 특징으로 하고 있다.
상기 발명에 따르면, 출력 트랜지스터에 부트스트랩 용량을 부가하는 경우에, 액정층 등의 표시 소자로부터 부트스트랩 용량을 통하여 출력 트랜지스터의 제어 전극에 전파되는 전계 노이즈를 억제하여, 표시 장치를 정확하게 구동시킬 수 있다고 하는 효과를 발휘한다.
본 발명은 상기의 실시 형태에 한정되는 것이 아니며, 상기 실시 형태를 기술 상식에 기초하여 적절하게 변경한 것이나 그것들을 조합하여 얻어지는 것도 본 발명의 실시 형태에 포함된다.
<산업상 이용가능성>
본 발명은 액티브 매트릭스형의 표시 장치에 적절하게 사용할 수 있다.
1: 시프트 레지스터
11: 액정 표시 장치(표시 장치)
12: 표시 패널
12a: 표시 영역
21: TFT(선택 소자)
31: 접속 배선(제1 배선)
35: 유리 기판(기판)
43: 접속 배선(제2 배선)
45: 접속 배선(제3 배선)
GL: 게이트 버스 라인(주사 신호선)
SRk: 시프트 레지스터단
Tr4: 트랜지스터(출력 트랜지스터, 제1 트랜지스터)
Tr4g: 게이트 전극
Tr4s: 소스 전극(소스/드레인 전극)
Tr4s1: 소스 핑거 전극(제1 부분)
Tr4s2: 소스 접속 전극(제2 부분)
Tr4d: 드레인 전극(소스/드레인 전극)
Tr4d1: 드레인 핑거 전극(제1 부분)
Tr4d2: 드레인 접속 전극(제2 부분)
Tr4c: 콘택트부
Tr4c': 콘택트부
Tr4c'': 콘택트부
Tr10: 출력 트랜지스터(제1 트랜지스터)
Tr20: 출력 트랜지스터
Tr21: 트랜지스터(제1 트랜지스터, 출력 트랜지스터와는 상이한 트랜지스터)
Tr30: 출력 트랜지스터
Tr31: 트랜지스터(제1 트랜지스터, 출력 트랜지스터와는 상이한 트랜지스터)
CAPm: 용량 전극
CAPm': 용량 전극
CAPm'': 용량 전극(제1 전극)
netA: 노드(제어 전극)

Claims (19)

  1. 기판 상에 복수의 시프트 레지스터단이 종속 접속된 구성을 구비하도록 형성된 시프트 레지스터로서,
    상기 시프트 레지스터단은, 2개의 소스/드레인 전극 중 적어도 한쪽에 대하여 게이트 전극과 반대측에서 막 두께 방향에 대향하는 용량 전극을 구비한 제1 트랜지스터를 구비하고 있고,
    상기 용량 전극과, 상기 용량 전극에 대향하는 어느 한쪽의 상기 소스/드레인 전극 중 어느 한쪽은, 상기 시프트 레지스터단의 출력 트랜지스터의 제어 전극과 전기적으로 접속되어 있는 것을 특징으로 하는 시프트 레지스터.
  2. 제1항에 있어서, 상기 용량 전극이 상기 제어 전극과 전기적으로 접속되어 있고, 상기 제1 트랜지스터는 상기 출력 트랜지스터인 것을 특징으로 하는 시프트 레지스터.
  3. 제1항에 있어서, 상기 용량 전극이 상기 제어 전극과 전기적으로 접속되어 있고, 상기 제1 트랜지스터는 상기 출력 트랜지스터와는 상이한 트랜지스터인 것을 특징으로 하는 시프트 레지스터.
  4. 제1항에 있어서, 상기 용량 전극에 대향하는 어느 한쪽의 상기 소스/드레인 전극이 상기 제어 전극과 전기적으로 접속되어 있고, 상기 제1 트랜지스터는 상기 출력 트랜지스터와는 상이한 트랜지스터인 것을 특징으로 하는 시프트 레지스터.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 2개의 소스/드레인 전극의 각각은, 상기 제1 트랜지스터의 액티브 영역에 배치된 제1 부분과, 상기 액티브 영역 외에 배치되어 상기 제1 부분에 접속된 제2 부분을 구비하고 있고,
    상기 용량 전극은, 상기 2개의 소스/드레인 전극의 한쪽이 구비하는 상기 제1 부분 및 상기 제2 부분과, 상기 2개의 소스/드레인 전극의 다른쪽이 구비하는 상기 제1 부분에 막 두께 방향에 대향하는 한편, 상기 2개의 소스/드레인 전극의 다른쪽이 구비하는 상기 제2 부분에는 막 두께 방향에 대향하고 있지 않은 것을 특징으로 하는 시프트 레지스터.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 용량 전극은, 상기 2개의 소스/드레인 전극 중 어느 한쪽에만 막 두께 방향에 대향하고 있는 것을 특징으로 하는 시프트 레지스터.
  7. 제6항에 있어서, 상기 용량 전극은, 상기 제1 트랜지스터의 상기 2개의 소스/드레인 전극에 막 두께 방향에 대향하는 영역을 제외한 액티브 영역에 배치된 반도체층과 대향하지 않는 것을 특징으로 하는 시프트 레지스터.
  8. 제6항에 있어서, 상기 용량 전극은, 상기 제1 트랜지스터의 상기 2개의 소스/드레인 전극에 막 두께 방향에 대향하는 영역을 제외한 액티브 영역에 배치된 반도체층과 대향하는 것을 특징으로 하는 시프트 레지스터.
  9. 제2항에 있어서, 상기 제1 트랜지스터의 게이트 전극은 상기 2개의 소스/드레인 전극보다도 상기 기판에 가까운 층에 배치되어 있고,
    상기 게이트 전극에 다른 소자로부터 접속되는, 상기 게이트 전극보다도 상기 기판으로부터 먼 층에 배치된 접속 배선과 상기 게이트 전극과의 전기적 접속과, 상기 용량 전극과 상기 게이트 전극과의 전기적 접속 중 한쪽의 전기적 접속은, 다른쪽의 직접적인 콘택트에 의한 전기적 접속을 통한 간접적인 전기적 접속인 것을 특징으로 하는 시프트 레지스터.
  10. 제9항에 있어서, 상기 용량 전극과 상기 게이트 전극과 상기 접속 배선의 서로의 전기적 접속이, 막 두께 방향으로 보아 서로 겹치는 영역에서 행해지고 있는 것을 특징으로 하는 시프트 레지스터.
  11. 제9항에 있어서, 상기 용량 전극과 상기 게이트 전극과 상기 접속 배선의 서로의 전기적 접속이, 상기 용량 전극과 상기 게이트 전극과 상기 접속 배선 중 하나에 대하여 막 두께 방향으로 보아 다른 2개가 서로 상이한 영역에서 접속됨으로써 행해지고 있는 것을 특징으로 하는 시프트 레지스터.
  12. 제1항 내지 제11항 중 어느 한 항에 기재된 시프트 레지스터를 구비하고, 상기 시프트 레지스터단으로부터의 출력을 표시 구동에 사용하는 것을 특징으로 하는 표시 장치.
  13. 제12항에 있어서, 상기 용량 전극에 표시 영역에 사용되고 있는 화소 전극층이 사용되고 있는 것을 특징으로 하는 표시 장치.
  14. 제13항에 있어서, 화소의 선택 소자를 구비하고 있고,
    상기 용량 전극과 상기 소스/드레인 전극과의 사이의 절연막의 두께는, 상기 표시 영역에서의 상기 화소 전극층과 상기 선택 소자의 소스/드레인 메탈층과의 사이의 절연막의 두께보다도 작은 것을 특징으로 하는 표시 장치.
  15. 기판 상에 복수의 시프트 레지스터단이 종속 접속된 구성을 구비하도록 형성된 시프트 레지스터로서,
    상기 시프트 레지스터단은 제1 트랜지스터로서,
    다른 소자로부터 상기 제1 트랜지스터의 게이트 전극 및 2개의 소스/드레인 전극 중 1 전극에 접속되는 제1 배선과, 새로운 다른 소자로부터 상기 제1 트랜지스터의 상기 게이트 전극 및 상기 2개의 소스/드레인 전극 중 상이한 1 전극에 접속되는 제2 배선이 서로 막 두께 방향에 대향하여 배치된, 상기 제1 트랜지스터를 구비하고 있고,
    상기 제1 배선과 상기 제2 배선에는 서로 다른 메탈층이 사용되고 있는 것을 특징으로 하는 시프트 레지스터.
  16. 제15항에 기재된 시프트 레지스터를 구비하고, 상기 시프트 레지스터단으로부터의 출력을 표시 구동에 사용하는 것을 특징으로 하는 표시 장치.
  17. 기판 상에 복수의 시프트 레지스터단이 종속 접속된 구성을 구비하도록 형성된 시프트 레지스터로서,
    소스/드레인 메탈층을 사용하여 형성되어 있는 제3 배선이 상기 시프트 레지스터단의 출력 트랜지스터의 제어 전극과 전기적으로 접속되어 있고,
    상기 제3 배선이, 게이트 메탈층과 상기 게이트 메탈층에 접속된 제1 전극과의 사이에, 상기 게이트 메탈층과 상기 제1 전극의 양쪽에 막 두께 방향에 대향하는 영역을 갖도록 배치되어 있는 것을 특징으로 하는 시프트 레지스터.
  18. 제17항에 기재된 시프트 레지스터를 구비하고, 상기 시프트 레지스터단으로부터의 출력을 표시 구동에 사용하는 것을 특징으로 하는 표시 장치.
  19. 제18항에 있어서, 상기 게이트 메탈층은, 상기 시프트 레지스터단으로부터의 출력이 공급되는 주사 신호선과 전기적으로 접속되어 있는 것을 특징으로 하는 표시 장치.



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