KR102282139B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR102282139B1
KR102282139B1 KR1020150066325A KR20150066325A KR102282139B1 KR 102282139 B1 KR102282139 B1 KR 102282139B1 KR 1020150066325 A KR1020150066325 A KR 1020150066325A KR 20150066325 A KR20150066325 A KR 20150066325A KR 102282139 B1 KR102282139 B1 KR 102282139B1
Authority
KR
South Korea
Prior art keywords
conductive layer
layer
air gap
substrate
disposed
Prior art date
Application number
KR1020150066325A
Other languages
English (en)
Other versions
KR20160133626A (ko
Inventor
송주학
김선경
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150066325A priority Critical patent/KR102282139B1/ko
Priority to US15/066,415 priority patent/US9972639B2/en
Publication of KR20160133626A publication Critical patent/KR20160133626A/ko
Application granted granted Critical
Publication of KR102282139B1 publication Critical patent/KR102282139B1/ko

Links

Images

Classifications

    • H01L27/11556—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L27/11521—
    • H01L27/11551—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1443—Non-volatile random-access memory [NVRAM]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Geometry (AREA)

Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에 교대로 적층되는 게이트 전극들 및 층간 절연층들, 게이트 전극들 및 층간 절연층들을 관통하는 채널 영역들, 채널 영역들 사이에서 게이트 전극들 및 층간 절연층들을 관통하여 기판과 연결되는 도전층, 도전층의 상면을 덮는 절연층, 절연층을 관통하여 도전층과 연결되도록 배치되는 콘택 플러그, 및 도전층, 절연층 및 콘택 플러그에 의해 정의되는 에어 갭을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 불량 발생이 방지되고 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 교대로 적층되는 게이트 전극들 및 층간 절연층들, 상기 게이트 전극들 및 상기 층간 절연층들을 관통하는 채널 영역들, 상기 채널 영역들 사이에서 상기 게이트 전극들 및 상기 층간 절연층들을 관통하여 상기 기판과 연결되는 도전층, 상기 도전층의 상면을 덮는 절연층, 상기 절연층을 관통하여 상기 도전층과 연결되도록 배치되는 콘택 플러그을 포함할 수 있다. 또한, 상기 반도체 장치는, 상기 도전층, 상기 절연층 및 상기 콘택 플러그에 의해 정의되는 에어 갭을 포함할 수 있다.
일 예로, 상기 에어 갭은 상기 도전층 내에 위치하며 상기 도전층의 상면으로 오픈될 수 있다.
일 예로, 상기 에어 갭은 상기 도전층의 상부로부터 상기 도전층을 따라 상기 기판을 향해 연장될 수 있다.
일 예로, 상기 콘택 플러그는 상기 에어 갭의 양측에서 상기 도전층과 접촉되도록 배치될 수 있다.
일 예로, 상기 도전층은 상기 게이트 전극들 및 상기 층간 절연층들을 관통하는 개구부의 측벽을 덮도록 배치되고, 상기 에어 갭은 상기 개구부 내에서 상기 도전층의 사이에 위치할 수 있다.
일 예로, 상기 도전층은 일 방향으로 연장되는 라인 형상을 갖고, 상기 콘택 플러그는 복수 개가 상기 도전층을 따라 이격되어 배치될 수 있다.
일 예로, 상기 콘택 플러그의 폭은 상기 도전층의 상면에서의 전체 폭보다 작을 수 있다.
일 예로, 상기 콘택 플러그는 상기 도전층의 일부를 리세스시키고 배치될 수 있다.
일 예로, 상기 콘택 플러그는 상기 에어 갭 내로 연장되어, 상기 콘택 플러그의 하면이 상기 도전층의 상면보다 낮은 높이에 위치할 수 있다.
일 예로, 상기 에어 갭의 하단은 상기 기판의 상면으로부터 소정 높이 이상으로 이격되어 위치할 수 있다.
일 예로, 상기 기판의 상면으로부터 상기 에어 갭의 하단까지의 높이는, 상기 도전층의 높이의 약 15 % 이상일 수 있다.
일 예로, 상기 도전층은, 상면에 배치되어 상기 에어 갭으로 노출되는 유전층을 더 포함할 수 있다.
일 예로, 상기 도전층은 상부로부터 상기 기판으로 향할수록 폭이 감소하는 형상을 가질 수 있다.
일 예로, 상기 도전층은 상면으로부터 소정 깊이까지 폭이 증가하다가 감소할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 도전 영역을 포함하는 기판, 상기 기판 상에 배치되는 절연층, 상기 절연층을 관통하여 상기 기판과 연결되며, 상부로 오픈된 에어 갭을 둘러싸는 도전층, 및 상기 에어 갭 상에서 상기 도전층과 전기적으로 연결되도록 배치되는 콘택 플러그를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 교대로 적층되는 게이트 전극들 및 층간 절연층들, 상기 게이트 전극들 및 상기 층간 절연층들을 관통하는 채널 영역들, 상기 채널 영역들 사이에서 상기 게이트 전극들 및 상기 층간 절연층들을 관통하여 상기 기판과 연결되고, 상부로 오픈된 에어 갭을 둘러싸는 도전층, 및 상기 에어 갭 상에서 상기 도전층과 전기적으로 연결되도록 배치되는 콘택 플러그를 포함할 수 있다.
일 예로, 상기 콘택 플러그는 일부 영역에서 상기 에어 갭의 상단을 덮을 수 있다.
일 예로, 상기 콘택 플러그는 상기 에어 갭 양측에서 상기 소스 전극층과 접촉되도록 배치될 수 있다.
일 예로, 상기 콘택 플러그 및 상기 소스 전극층은 동일한 물질로 이루어질 수 있다.
일 예로, 상기 콘택 플러그는 적어도 일부가 상기 에어 갭 내로 연장될 수 있다.
종횡비가 높은 도전층에서, 상부로 오픈된 에어 갭을 형성함으로써, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 사시도이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 3의 'B' 영역에 대응되는 영역이 도시된다.
도 5 내지 도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 10 내지 도 18은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 19는 예시적인 실시예들에 따른 반도체 장치의 배선 구조를 설명하기 위한 평면도이다.
도 20은 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 21은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 도시하는 단면도이다.
도 22 내지 도 25는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 26은 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 27은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 28은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하기 위한 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 지적하는 것이 아니라면, 복수의 표현을 포함한다. 본 명세서에서 사용되는 경우 "포함하다", "구비하다", 또는 "가지다" 등과 같은 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합이 존재함을 특정하려는 것이며, 하나 이상의 다른 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 해석되어야 한다. 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다.　 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다.　 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(10)는 메모리 셀 어레이(20), 구동 회로(30), 읽기/쓰기(read/write) 회로(40) 및 제어 회로(50)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 행들과 열들을 따라 배열될 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 구동 회로(30)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(40)와 연결될 수 있다. 예시적인 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은 복수의 메모리 블록들로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 비트 라인들(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
구동 회로(30)와 읽기/쓰기 회로(40)는 제어 회로(50)에 의해 동작될 수 있다. 일 실시예로, 구동 회로(30)는 외부로부터 어드레스(address) 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 메모리 셀 어레이에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다. 구동 회로(30)는 워드 라인(WL), 스트링 선택 라인(SSL), 공통 소스 라인(CSL) 각각에 대한 구동 회로를 포함할 수 있다.
읽기/쓰기 회로(40)는 제어 회로(50)로부터 수신하는 명령에 따라 메모리 셀 어레이(20)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(40)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(40)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(50)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 구동 회로(30) 및 읽기/쓰기 회로(40)의 동작을 제어할 수 있다. 메모리 셀 어레이(20)에 저장된 데이터를 읽어오는 경우, 제어 회로(50)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 읽기/쓰기 회로(40)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(20)에 데이터를 쓰는 경우, 제어 회로(50)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 2는 수직 구조의 반도체 장치(100A)에 포함되는 메모리 셀 어레이의 3차원 구조를 나타낸 등가회로도이다. 도 2를 참조하면, 본 실시예에 따른 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn), 메모리 셀 소자(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링들을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)는 메모리 셀 소자(MC1~MCn) 중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀 소자(MCn)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터들(GST) 또는 복수의 스트링 선택 트랜지스터들(SST)이 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀 소자(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n 개의 메모리 셀 소자(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 사시도이다.
도 3을 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상면에 수직한 방향으로 배치된 복수의 채널 영역들(140) 및 채널 영역들(140)의 외측벽을 따라 적층된 복수의 층간 절연층(120) 및 복수의 게이트 전극(130)을 포함할 수 있다. 또한, 반도체 장치(100)는 채널 영역(140)과 게이트 전극(130)의 사이에 배치되는 게이트 유전층(150), 채널 영역(140) 상부의 채널 패드(160), 불순물 영역(105), 불순물 영역(105) 상의 도전층(170), 도전층(170) 사이의 에어 갭(175) 및 도전층(170)과 채널 패드(160) 상에 배치되는 제1 및 제2 콘택 플러그들(180, 185)을 더 포함할 수 있다. 도 3에서는 상부의 배선 구조, 예를 들어 비트 라인(BL1~BLm)(도 2 참조)과 같은 일부 구성 요소들은 생략하고 도시되었다.
반도체 장치(100)에서, 각각의 채널 영역(140)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링이 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기둥 형상의 채널 영역(140)이 기판(101)의 상면에 수직한 방향(z 방향)으로 연장되도록 배치될 수 있다. 채널 영역(140)은 내부의 제1 절연층(162)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 제1 절연층(162)이 없는 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 또한, 채널 영역(140)은 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
채널 영역(140)은 x 방향과 y 방향으로 서로 이격되고, 일 방향을 따라 서로 쉬프트되도록 배치될 수 있다. 즉, 채널 영역(140)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 다만, 채널 영역(140)의 배치는 실시예에 따라 다양할 수 있으며, 도시된 형태에 한정되지 않는다. 채널 영역(140) 중 일부는 더미 채널일 수 있다. 본 명세서에서, '더미(dummy)'의 용어는, 다른 구성 요소와 동일하거나 유사한 구조 및 형상을 가지지만, 반도체 장치(100) 내에서 실질적인 기능을 하지 않고, 단지 패턴으로 존재하는 구성을 지칭하는 용도로 사용된다. 따라서, '더미' 구성 요소에는 전기적 신호가 인가되지 않거나 인가되더라도 전기적으로 동일한 기능을 수행하지는 않는다.
채널 영역(140)은 하면에서 기판(101)과 연결될 수 있다. 채널 영역(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p-형 또는 n-형 불순물을 포함하는 물질일 수 있다.
복수의 게이트 전극(131-138: 130)이 채널 영역(140) 각각의 측면을 따라 기판(101)으로부터 z 방향으로 이격되어 배치될 수 있다. 도 2를 함께 참조하면, 게이트 전극들(130) 각각은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MCn) 및 스트링 선택 트랜지스터(SST)의 게이트를 이룰 수 있다. 게이트 전극(130)은 워드 라인들(WL1~ WLn)을 이루며 연장될 수 있고, x 방향 및 y 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 예시적인 실시예들에서, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-136)은 5개가 배열될 수 있으나, 이에 한정되지 않으며, 반도체 장치(100)의 용량에 따라서 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수가 결정될 수 있다. 예컨대, 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수는 2n개(n은 자연수)일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극(131)은 y 방향으로 연장되어 접지 선택 라인(GSL)을 형성할 수 있다. 접지 선택 트랜지스터(GST)의 기능을 위하여, 게이트 전극(131) 하부의 기판(101) 내에도 소정의 불순물이 도핑될 수 있다.
스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)은 y 방향으로 연장되어 스트링 선택 라인(SSL)을 형성할 수 있다. x 방향으로 일직선 상에 배치되는 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)은 별도의 배선 구조에 의해, 인접한 메모리 셀 스트링들이 서로 다른 비트 라인(BL1~BLm)(도 2 참조)에 각각 연결될 수 있다. 예시적인 실시예들에서, 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)은 x 방향으로 인접한 메모리 셀 스트링들 사이에서 서로 분리되어 서로 다른 스트링 선택 라인(SSL)을 이루도록 형성될 수도 있다. 실시예에 따라, 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138) 및 접지 선택 트랜지스터(GST)의 게이트 전극(131)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-136)과 동일하거나 상이한 구조를 가질 수도 있다.
또한, 일부 게이트 전극들(130), 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131) 또는 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)에 인접한 게이트 전극들(130)은 더미 게이트 전극일 수 있다. 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131)과 인접한 게이트 전극(132)은 더미 게이트 전극일 수 있다.
게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 실시예에 따라, 게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 별도로 도시되지는 않았지만, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
복수의 층간 절연층들(121-129: 120)이 게이트 전극들(130)의 사이에 배열될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 z 방향으로 서로 이격되고 y 방향으로 연장되도록 배열될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
게이트 유전층(150)은 게이트 전극들(130)과 채널 영역(140)의 사이에 배치될 수 있다. 게이트 유전층(150)은 채널 영역(140)을 따라 기판(101) 상으로 수직하게 연장될 수 있다. 게이트 유전층(150)은 채널 영역(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 이에 대해서는, 하기에 도 4a 내지 도 4c를 참조하여 더욱 상세히 설명한다.
메모리 셀 스트링의 상단에서, 채널 패드(160)가 제1 절연층(162)의 상면을 덮고 채널 영역(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드(160)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다. 채널 패드(160)는 스트링 선택 트랜지스터(SST)(도 2 참조)의 드레인 영역으로 작용할 수 있다. 채널 패드(160)는 제2 콘택 플러그(185)에 의해 비트 라인(BL1~BLm)(도 2 참조)과 전기적으로 연결될 수 있다. 제2 콘택 플러그(185)는 도전성 물질, 예를 들어, 텅스텐(W)과 같은 금속 물질을 포함할 수 있다.
도전층(170)은 채널 영역들(140)의 사이에서 게이트 전극들(130) 및 층간 절연층들(120)을 관통하여 기판(101)과 연결될 수 있으며, 제2 절연층(164)에 의해 게이트 전극들(130)과 전기적으로 절연될 수 있다. 도전층(170)은 y 방향으로 연장되는 라인 형상으로 배치될 수 있다. 도전층(170)은, x 방향으로 소정 간격으로, 예를 들어, 채널 영역(140) 2열 내지 4열마다 하나씩 배열될 수 있으나, 이에 한정되지 않는다. 도전층(170)은 높은 종횡비로 인하여, 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있으나, 이에 한정되지는 않는다.
도전층(170)은 게이트 전극들(130) 및 층간 절연층들(120)을 관통하여 기판(101)과 연결되는 트랜치 형태의 개구부(OP) 내에서, 개구부(OP)의 측벽을 덮도록 배치될 수 있다. 다만, 도전층(170)은 개구부(OP) 전체를 매립하지 않고, 하부 영역만을 매립할 수 있으며, 개구부(OP)의 나머지 공간은 에어 갭(175)으로 이루어질 수 있다.
도전층(170)은 도 2의 공통 소스 라인(CSL)을 이룰 수 있으며, 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 등과 같은 금속을 포함할 수 있다.
에어 갭(175)은 도전층(170), 제1 콘택 플러그(180) 및 상부 절연층(168)에 의해 정의될 수 있다. 에어 갭(175)은 개구부(OP) 내에서 도전층(170) 사이에 위치하며 도전층(170)의 상면으로 오픈될 수 있다. 즉, 에어 갭(175)은 도전층(170)의 외곽선에 의해 정의되는 도전층(170)의 전체 상면으로 오픈될 수 있다. 도전층(170)으로부터 오픈된 에어 갭(175)의 상단은 제1 콘택 플러그(180) 또는 상부 절연층(168)에 의해 정의될 수 있다. 에어 갭(175)은 개구부(OP)의 상부로부터 도전층(170)을 따라 기판(101)을 향하여 연장될 수 있으나, 기판(101)의 상면으로부터 소정 높이(D1)까지만 연장될 수 있다. 따라서, 에어 갭(175) 하부의 개구부(OP)는 도전층(170)으로 채워질 수 있다. 또한, 에어 갭(175)은 도전층(170)을 따라 y 방향으로 연장될 수 있다.
본 실시예의 반도체 장치(100)는 도전층(170) 사이에 형성되며 상부가 오픈된 에어 갭(175)을 포함함으로써, 내부에 심(seam)이 생성되는 경우 발생할 수 있는 아웃가싱(outgasing)으로 인한 불량을 방지할 수 있다. 즉, 반도체 장치(100)의 제조 중에, 상부가 오픈된 에어 갭(175)을 통해 가스 물질 등이 빠져나가게 되므로, 심(seam)에 갇힌 가스 물질이 아웃가싱되어 주변의 제2 절연층(164) 등을 손상시키는 현상을 방지할 수 있다.
제1 콘택 플러그(180)는 상부 절연층(168)을 관통하여 도전층(170)과 연결될 수 있다. 제1 콘택 플러그(180)는 에어 갭(175)의 상단 상에 배치되며, 에어 갭(175)의 양측에서 도전층(170)과 접촉되어 연결될 수 있다.
'A' 영역에 대한 확대도를 참조하면, 에어 갭(175)의 상단은 제1 폭(W1)을 가지고, 에어 갭(175)과 접하는 제1 콘택 플러그(180)의 하면은 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 도전층(170)의 전체 폭(W3)보다 작을 수 있다. 따라서, 본 실시예의 제1 콘택 플러그(180)는 에어 갭(175)의 상단에 위치하면서도 그 양측의 도전층(170)과 연결될 수 있다. 제1 콘택 플러그(180)와 도전층(170)이 x 방향에서 접촉되는 길이(D2)는 개구부(OP)의 일 측벽에서의 도전층(170)의 두께(T1)보다 작을 수 있으나, 이에 한정되지 않으며 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 일부 실시예들에서, 제1 콘택 플러그(180)는 일 측에서만 도전층(170)과 접촉될 수도 있다.
불순물 영역(105)은 도전층(170)은 하부에서 기판(101) 내에 배치될 수 있다. 불순물 영역(105)은 기판(101)의 상면에 인접하여 y 방향으로 연장될 수 있다. 불순물 영역(105)은 기판(101)과 동일하거나 반대되는 도전형의 불순물을 포함할 수 있으며, 동일한 도전형의 불순물을 포함하는 경우, 기판(101)보다 높은 농도로 포함할 수 있다. 도전층(170)은 불순물 영역(105)을 통해 기판(101)에 전압을 인가할 수 있다.
제2 콘택 플러그들(185)은 채널 패드(160) 상에 배치될 수 있다. 제2 콘택 플러그들(185)은 채널 영역(140)을 비트 라인(BL1~BLm)(도 2 참조)에 연결하는 배선 구조물의 일부일 수 있다. 본 실시예에서, 제2 콘택 플러그들(185)은 제1 콘택 플러그(180)와 동일한 높이로 도시되었으나, 이에 한정되지 않는다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 3의 'B' 영역에 대응되는 영역이 도시된다.
도 4a를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(150) 및 채널 영역(140)이 도시된다. 게이트 유전층(150)은 채널 영역(140)으로부터 순차적으로 적층된 터널링층(152), 전하 저장층(154) 및 블록킹층(156)을 포함할 수 있다.
터널링층(152)은 F-N 터널링 방식으로 전하를 전하 저장층(154)으로 터널링시킬 수 있다. 터널링층(152)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다.
전하 저장층(154)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예컨대, 전하 저장층(154)은 유전 물질, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 예시적인 실시예들에서, 전하 저장층(154)이 전하 트랩층인 경우, 전하 저장층(154)은 실리콘 질화물로 이루어질 수 있다.
블록킹층(156)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
도 4b를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(150a) 및 채널 영역(140)이 도시된다. 게이트 유전층(150a)은 채널 영역(140)으로부터 순차적으로 터널링층(152), 전하 저장층(154) 및 블록킹층(156a)이 적층된 구조를 가질 수 있다. 게이트 유전층(150a)을 이루는 상기 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 다양하게 변화될 수 있다.
특히, 본 실시예의 게이트 유전층(150a)은 도 4a의 실시예에서와 달리, 터널링층(152) 및 전하 저장층(154)은 채널 영역(140)을 따라 수직하게 연장되도록 배치되지만, 블록킹층(156a)은 게이트 전극층(132)을 둘러싸도록 배치될 수 있다.
도 4c를 참조하면, 메모리 셀 스트링들의 게이트 전극(132), 게이트 유전층(150b) 및 채널 영역(140)이 도시된다. 게이트 유전층(150b)은 채널 영역(140)으로부터 순차적으로 터널링층(152b), 전하 저장층(154b) 및 블록킹층(156b)이 적층된 구조를 가질 수 있다.
특히, 본 실시예의 게이트 유전층(150b)은 도 4a 및 도 4b의 실시예에서와 달리, 터널링층(152b), 전하 저장층(154b) 및 블록킹층(156b)이 모두 게이트 전극층(132)을 둘러싸도록 배치될 수 있다. 일부 실시예들에서, 블록킹층(156b)의 일부는 채널 영역(140)을 따라 수직하게 연장되도록 배치되고, 일부는 게이트 전극층(132)을 둘러싸도록 배치될 수도 있다.
도 5 내지 도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 5를 참조하면, 반도체 장치(100a)는, 기판(101), 복수의 채널 영역들(140), 복수의 층간 절연층(120), 복수의 게이트 전극(130), 게이트 유전층(150), 채널 패드(160), 불순물 영역(105), 도전층(170), 도전층(170) 사이의 에어 갭(175a) 및 제1 및 제2 콘택 플러그들(180a, 185)을 포함할 수 있다.
특히, 본 실시예의 제1 콘택 플러그(180a)는 도전층(170)의 상면보다 소정 길이(D3)만큼 낮게 위치하는 하면을 가질 수 있다. 따라서, 제1 콘택 플러그(180a)는 개구부(OP) 내에서 도전층(170)과 접할 수 있으며, 개구부(OP) 내로 연장되는 길이(D3)는 다양하게 변경될 수 있다. 또한, 제1 콘택 플러그(180a)는 도전층(170)의 상면에서 단차를 가질 수 있다.
이러한 구조는 제1 콘택 플러그(180a)의 형성 시, 제1 콘택 플러그(180a)를 이루는 물질이 에어 갭(175a) 내에 유입되어 형성될 수 있다. 따라서, 에어 갭(175a)은 도전층(170), 제1 콘택 플러그(180a) 및 상부 절연층(168)에 의해 정의되며, 제1 콘택 플러그(180a)가 배치되지 않는 영역에서는 도전층(170)의 상면과 같은 높이에 상단이 위치할 수 있다.
도 6을 참조하면, 반도체 장치(100b)는, 기판(101), 복수의 채널 영역들(140), 복수의 층간 절연층(120), 복수의 게이트 전극(130), 게이트 유전층(150), 채널 패드(160), 불순물 영역(105), 도전층(170b), 도전층(170b) 사이의 에어 갭(175b) 및 제1 및 제2 콘택 플러그들(180b, 185)을 포함할 수 있다.
특히, 본 실시예의 제1 콘택 플러그(180b)는 도전층(170b)을 상면으로부터 소정 깊이로 리세스(recess)시키고 배치될 수 있다. 따라서, 제1 콘택 플러그(180b)의 하면은 도전층(170b)의 상면보다 낮게 위치할 수 있다. 도전층(170b)이 리세스되는 깊이는 실시예들에서 다양하게 변경될 수 있다.
도 7을 참조하면, 반도체 장치(100c)는, 기판(101), 복수의 채널 영역들(140), 복수의 층간 절연층(120), 복수의 게이트 전극(130), 게이트 유전층(150), 채널 패드(160), 불순물 영역(105), 도전층(170c), 도전층(170c) 사이의 에어 갭(175c) 및 제1 및 제2 콘택 플러그들(180c, 185)을 포함할 수 있다.
특히, 본 실시예의 도전층(170c)은 두께가 균일하지 않을 수 있으며, 상부에서 제2 두께(T2)를 가지고, 하부에서는 제2 두께(T2)보다 작은 제3 두께(T3)를 가질 수 있다. 일부 실시예들에서, 도전층(170c)은 상면에서 최대 두께를 가질 수도 있다. 이러한 구조는 도전층(170c)을 형성하는 공정 중에, 증착 물질의 전달 과정에서 형성될 수 있으며, 다른 실시예들에도 적용될 수 있다.
제1 콘택 플러그(180c)는 개구부(OP) 내로 연장되어 개구부(OP) 내에서 도전층(170c)과 접할 수 있다. 다만, 본 실시예의 제1 콘택 플러그(180c)는 도 5의 실시예서와 달리, 도전층(170c)의 상면에서 단차가 형성되지 않고 개구부(OP) 내로 연장될 수 있다.
도 8을 참조하면, 반도체 장치(100d)는, 기판(101), 복수의 채널 영역들(140), 복수의 층간 절연층(120), 복수의 게이트 전극(130), 게이트 유전층(150), 채널 패드(160), 불순물 영역(105), 도전층(170), 도전층(170) 상의 유전층(172), 도전층(170) 사이의 에어 갭(175) 및 제1 및 제2 콘택 플러그들(180, 185)을 포함할 수 있다.
특히, 본 실시예에서는, 도전층(170) 상에 에어 갭(175)에 노출되는 유전층(172)이 더 배치될 수 있다. 유전층(172)은 개구부(OP) 내에서 도전층(170)의 적어도 일부 상에 배치될 수 있다. 일부 실시예들에서, 유전층(172)은 도전층(170)의 표면 전체에 배치될 수도 있다. 유전층(172)은 도전층(170)이 형성된 후, 후속 공정 중에 절연 물질이 증착되어 형성되거나 도전층(170)의 일부가 산화되어 형성된 층일 수 있다. 유전층(172)은, 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 금속 산화물 중 하나일 수 있다.
도 9를 참조하면, 반도체 장치(100e)는, 기판(101), 복수의 채널 영역들(140), 복수의 층간 절연층(120), 복수의 게이트 전극(130), 게이트 유전층(150), 채널 패드(160), 불순물 영역(105), 도전층(170e), 도전층(170e) 사이의 에어 갭(175e) 및 제1 및 제2 콘택 플러그들(180, 185)을 포함할 수 있다.
특히, 본 실시예에서, 개구부(OPe)는 상부로부터 폭이 증가하다가 다시 감소하는 보잉(bowing) 영역을 가질 수 있다. 이에 따라, 도전층(170e)은 상면에서의 전체 폭인 제3 폭(W3)보다 큰 제4 폭(W4)을 갖는 영역이 존재할 수 있으며, 하면에서는 제4 폭(W4)보다 작은 제5 폭(W5)을 가질 수 있다. 제5 폭(W5)은 제3 폭(W3)보다 작을 수 있으나, 이에 한정되지는 않는다. 따라서, 에어 갭(175e)도 도전층(170e)의 형상에 따라, 상기 보잉 영역에서 넓게 형성될 수 있다.
이러한 구조는 개구부(OP3)의 형성 시, 높은 종횡비로 인한 식각제의 이동 거동에 의해 형성될 수 있다.
도 10 내지 도 18은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 10 내지 도 18에서는, 도 3의 사시도에서 x-z 단면에 대응되는 영역이 도시될 수 있다.
도 10을 참조하면, 기판(101) 상에 희생층들(111-118: 110) 및 층간 절연층들(120)을 교대로 적층할 수 있다.
먼저, 층간 절연층들(120)과 희생층들(110)은 도시된 것과 같이 제1 층간 절연층(121)을 시작으로 기판(101) 상에 서로 교대로 적층될 수 있다. 희생층들(110)은 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 희생층들(110)은, 희생층들(110)을 식각하는 공정 중에 층간 절연층들(120)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity) 또는 식각 선택비는 층간 절연층(120)의 식각 속도에 대한 희생층(110)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들면, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층(110)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다.
도시된 바와 같이, 예시적인 실시예들에서 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 층간 절연층들(120) 중 최하부의 층간 절연층(121)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(129)은 상대적으로 두껍게 형성될 수 있다. 예시적인 실시예들에서, 도 2의 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn)의 사이에 배치되는 층간 절연층들(122, 127)은 메모리 셀들(MC1~MCn) 사이에 배치되는 층간 절연층들(123-126)보다 상대적으로 두껍게 형성될 수 있다. 층간 절연층들(120) 및 희생층들(110)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 층간 절연층들(120) 및 희생층들(110)을 구성하는 막들의 개수 역시 다양하게 변경될 수 있다.
예시적인 실시예들에서, 게이트 전극(131)(도 3 참조)이 배치될 영역의 하부에 대응되는 기판(101) 내에는, 불순물 영역(105)과 접지 선택 트랜지스터(GST) 사이의 전기적인 작용을 위하여 소정 양의 불순물이 도핑될 수 있다.
도 11을 참조하면, 수직 방향으로 기판(101)까지 연장되는 제1 개구부들(OP1)을 형성할 수 있다. 제1 개구부들(OP1)은 도 3을 참조하여 상술한 채널 영역(140)이 배치되는 영역에 대응되도록 형성될 수 있다.
제1 개구부들(OP1)은 희생층들(110) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있다. 두 종류의 서로 다른 막들을 포함한 적층 구조물을 식각하기 때문에, 제1 개구부들(OP1)의 측벽은 기판(101)의 상부면에 수직하지 않을 수 있다. 예를 들어, 제1 개구부들(OP1)의 폭은 기판(101)의 상부면에 가까울수록 감소될 수 있다. 제1 개구부들(OP1)에 의해 기판(101)의 일부가 리세스될 수 있다.
예시적인 실시예들에서, 기판(101)의 리세스된 영역 상에 에피택시얼층을 더 형성할 수 있다. 상기 에피택시얼층은 상부면이 접지 선택 트랜지스터(GST)(도 2 참조)의 게이트 전극(131)으로 대체되는 희생층(111)의 상부면보다 높게 형성될 수 있다.
도 12를 참조하면, 제1 개구부들(OP1) 내에 게이트 유전층(150), 채널 영역(140), 제1 절연층(162) 및 채널 패드(160)를 형성할 수 있다.
게이트 유전층(150)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(150)은 전부 또는 일부만 형성될 수 있으며, 도 4a 내지 도 4c를 참조하여 상술한 실시예들과 같이, 채널 영역(140)을 따라 기판(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다.
채널 영역(140)은 기판(101)과 직접 접촉되도록 형성하기 위하여, 제1 개구부들(OP1) 내에서 기판(101)의 상부면에 형성된 게이트 유전층(150)을 일부 제거할 수 있다.
제1 절연층(162)은 제1 개구부들(OP1)을 매립하도록 형성되며, 절연 물질일 수 있다. 다만, 일부 실시예들에서는, 제1 절연층(162)이 아닌 도전성 물질로 채널 영역(140) 사이를 매립할 수도 있다.
채널 패드(160)는 도전성 물질로 이루어질 수 있다. 채널 패드(160)는 채널 영역(140)과 전기적으로 연결될 수 있으며, 채널 영역(140)을 후속에서 형성되는 제2 콘택 플러그(185)(도 3 참조)와 전기적으로 연결할 수 있다.
도 13을 참조하면, 희생층들(110) 및 층간 절연층들(120)의 적층물을 소정 간격으로 분리하는 제2 개구부(OP2)를 형성하고, 제2 개구부(OP2)를 통해 노출된 희생층들(110)을 제거할 수 있다.
제2 개구부(OP2)의 형성 전에, 최상부의 층간 절연층(129) 및 채널 패드(160) 상에 추가로 제2 절연층(166)을 형성하여, 채널 패드(160) 및 그 하부의 채널 영역(140) 등의 손상을 방지할 수 있다.
제2 개구부(OP2)는 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 희생층들(110) 및 층간 절연층들(120)의 적층물을 이방성 식각함으로써 형성될 수 있다. 제2 개구부(OP2)는 y 방향(도 3 참조)으로 연장되는 트랜치로 형성될 수 있다. 제2 개구부(OP2)는 채널 영역들(140)의 사이에서 기판(101)을 노출시킬 수 있다. 희생층들(110)이 식각 공정에 의해 제거될 수 있으며, 그에 따라 층간 절연층들(120) 사이에 복수의 측면 개구부들이 형성될 수 있다. 상기 측면 개구부들을 통해 게이트 유전층(150)의 일부 측벽들이 노출될 수 있다.
도 14를 참조하면, 게이트 전극(130)을 희생층(110)이 제거된 상기 측면 개구부들 내에 형성하고, 제3 개구부(OP3)를 형성할 수 있다.
게이트 전극(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 게이트 전극(130)이 금속 실리사이드 물질로 이루어지는 경우, 실리콘(Si)을 상기 측면 개구부들 내에 매립한 후, 별도의 금속층을 형성하여 실리사이드화 공정을 수행함으로써 게이트 전극(130)을 형성할 수 있다.
게이트 전극(130)을 형성한 후, 상기 측면 개구부들 내에만 게이트 전극(130)이 배치되도록, 제2 개구부(OP2) 내에 형성된 게이트 전극(130)을 이루는 물질을 추가적인 공정을 통하여 제거하여 제3 개구부(OP3)를 형성할 수 있다. 본 단계에서, 도시된 것과 같이 제3 개구부(OP3)를 향하여 게이트 전극(130)보다 층간 절연층(120)이 돌출될 수 있으나, 이에 한정되지는 않는다.
도 15를 참조하면, 제3 개구부(OP3) 내의 기판(101)에 불순물 영역(105)을 형성하고, 불순물 영역(105) 상에 제2 절연층(164) 및 도전층(170)을 형성할 수 있다.
먼저, 제3 개구부(OP3)에 의해 노출된 기판(101) 내에 불순물을 주입함으로써 불순물 영역(105)이 형성될 수 있다. 다음으로, 제3 개구부(OP3)의 측벽에 제2 절연층(164)을 형성할 수 있다. 제2 절연층(164)은 절연 물질을 형성하고 기판(101)의 상면이 노출되도록 기판(101) 상에서 절연 물질을 제거하여 개구부(OP)를 형성함으로써 스페이서 형태로 제조될 수 있다. 개구부(OP)는 높은 종횡비로 인하여 기판(101)을 향해 폭이 감소하는 형상을 가질 수 있다. 예시적인 실시예들에서, 불순물 영역(105)은 제2 절연층(164)의 적어도 일부를 먼저 형성한 후 형성될 수도 있다. 일부 실시예들에서, 제2 절연층(164)은 다층막으로 이루어질 수도 있다.
다음으로, 제2 절연층(164)에 의해 정의되는 개구부(OP) 내에 도전층(170)을 형성할 수 있다. 도전층(170)의 형성 전에, 제2 절연층(164) 상에 확산 방지층이 더 형성될 수 있다. 상기 확산 방지층은, 예를 들어, TiN, WN과 같은 질화물을 포함할 수 있다.
개구부(OP)가 기판(101)을 향해 폭이 감소하는 테이퍼진 형상을 갖는 경우, 도전층(170)은 기판(101)의 상면으로부터 소정 높이까지는 개구부(OP)를 완전히 매립하도록 형성되고, 소정 높이 이상에서는 개구부(OP)의 측벽만을 덮도록 형성되고 그 사이에 에어 갭 영역(175P)이 될 수 있다. 에어 갭 영역(175P)은 심(seam)과 달리, 상부가 오픈된 영역일 수 있다. 이와 같이, 도전층(170)이 개구부(OP)를 완전히 매립하지 않고, 에어 갭 영역(175P)이 형성되므로, 도전층(170) 내부에 폐쇄된 공간인 심(seam)이 형성되는 경우 발생할 수 있는 아웃가싱에 의한 불량이 방지될 수 있다. 예를 들어, 도전층(170)의 소스 물질이 심(seam)에 갇혀 있다가 후속에서 아웃가싱되는 경우, 제2 절연층(164)을 손상시키고, 게이트 전극(130) 사이의 단락을 유발할 수 있으나, 본 발명의 실시예에 따르면, 이러한 불량들을 방지할 수 있다.
개구부(OP)의 일 측벽에서의 도전층(170)이 두께 및 오픈된 영역의 폭은 실시예들에서 다양하게 변경될 수 있으며, 에어 갭 영역(175P)이 상부로 오픈되면서도 후속에서 제1 콘택 플러그(180)(도 3 참조)가 안정적으로 도전층(170)과 연결될 수 있는 두께 및 폭으로 결정될 수 있다.
도 16을 참조하면, 평탄화 공정을 통해, 개구부(OP)의 상부에서 제3 절연층(166)의 적어도 일부 및 도전층(170)을 이루는 도전성 물질을 제거할 수 있다.
상기 평탄화 공정은, 예를 들어, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정일 수 있다. 본 실시예에서는, 상기 평탄화 공정에 의해 제3 절연층(166)이 전부 제거된 것으로 도시되었으나, 제거되는 제3 절연층(166)의 두께는 이에 한정되지 않는다.
도 17을 참조하면, 평탄화된 도전층(170) 상에 상부 절연층(168)을 형성할 수 있다. 상부 절연층(168)은 채널 패드(160)의 상부도 함께 덮도록 형성될 수 있다.
본 단계에 의해, 에어 갭 영역(175P)의 상단이 상부 절연층(168)에 의해 덮여, 에어 갭(175)이 정의될 수 있다. 상부 절연층(168)은 스텝 커버리지(step coverage) 특성이 좋지 않은 물질 및/또는 증착 방법을 이용하여 형성될 수 있다. 즉, 스텝 커버리지가 좋지 않게 상부 절연층(168)을 형성함으로써, 개구부(OP) 내로 상부 절연층(168) 물질이 유입되지 않고, 에어 갭(175)이 형성될 수 있다.
본 단계에서, 상부 절연층(168) 물질이 일부 개구부(OP) 내로 유입되는 경우, 도 8을 참조하여 상술한 실시예의 유전층(172)을 이룰 수도 있을 것이다.
도 18을 참조하면, 상부 절연층(168)을 관통하여 각각 도전층(175) 및 채널 패드들(155)에 연결되는 제1 및 제2 콘택 플러그들(180, 185)을 형성할 수 있다.
상부 절연층(168)을 관통하는 콘택 홀들을 형성한 후, 상기 콘택 홀들 내에 도전성 물질을 증착하여 제1 및 제2 콘택 플러그들(180, 185)을 형성할 수 있다. 제1 및 제2 콘택 플러그들(180, 185)은 예를 들어, 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)를 포함할 수 있다.
제1 콘택 플러그들(180)은 y 방향(도 4 참조)을 따라 에어 갭(175)의 상단에 일정 간격으로 형성될 수 있다. 제1 콘택 플러그(180)는 에어 갭(175)의 상단을 덮으며 양측에서 도전층(170)과 접촉되어 전기적으로 연결될 수 있다.
일부 실시예들에서, 제2 콘택 플러그들(180, 185)은 일부 채널 패드(160) 상에 형성되지 않거나 더미 콘택 플러그로 형성될 수 있다. 예를 들어, 제1 콘택 플러그(180)와 x 방향에서 일직선 상의 영역 또는 일직선에 인접한 영역에서는 제2 콘택 플러그들(185)이 형성되지 않을 수 있다.
도 19는 예시적인 실시예들에 따른 반도체 장치의 배선 구조를 설명하기 위한 평면도이다.
도 19를 참조하면, 게이트 적층물(GS), 게이트 적층물(GS)을 관통하여 배치되는 복수의 채널 영역들(CH), 인접하는 게이트 적층물들(GS)의 사이에서 일 방향, 예를 들어 y 방향으로 연장되는 도전층(170), 및 도전층(170)과 채널 영역들(CH) 상에 배치되는 제1 및 제2 콘택 플러그들(180, 185)이 제공될 수 있다.
게이트 적층물(GS)은 도시되지 않은 방향으로 적층된 복수의 메모리 셀 어레이의 트랜지스터들의 게이트 전극들(130)(도 3 참조)을 포함할 수 있다. 채널 영역(CH)은 게이트 적층물(GS)을 관통하며, 채널 영역(140)(도 3 참조)을 포함할 수 있다. 소스 전극층(170)은 y 방향을 따라 연장될 수 있으며, 그 사이에 에어 갭(175)이 위치할 수 있다.
제1 콘택 플러그들(180)은 y 방향을 따라 도전층(170) 상에 소정 간격으로 배치될 수 있다. 제2 콘택 플러그들(185)은 채널 영역들(CH) 상에 배치될 수 있다. 본 실시예에서, 제1 콘택 플러그들(180)의 y 방향으로의 길이가 제2 콘택 플러그들(185)의 길이보다 길게 도시되었으나, 제1 및 제2 콘택 플러그들(180, 185)의 상대적인 크기는 도시된 것에 한정되지는 않는다.
제1 및 제2 콘택 플러그들(180, 185)은, 상부에 배치되며 x 방향 또는 y 방향으로 연장되는 배선 라인에 각각 연결될 수 있다. 예를 들어, 제1 콘택 플러그들(180)이 x 방향으로 연장되는 배선 라인에 연결되는 경우, 제1 및 제2 콘택 플러그들(180, 185)이 하나의 배선 라인에 연결되지 않도록, 도시된 것과 같이, 제1 콘택 플러그들(180)과 나란하게 배열되는 채널 영역들(CH) 상에는 제2 콘택 플러그들(185)이 배치되지 않을 수 있다. 따라서, 제1 콘택 플러그들(180)과 나란하게 배열되는 채널 영역들(CH)은 더미 채널 영역(DCH)으로 지칭될 수 있다.
다만, 제2 콘택 플러그들(185)의 배치는 이에 한정되지 않으며, 일부 실시예에서는, 더미 채널 영역(DCH) 상에도 더미 콘택 플러그인 제2 콘택 플러그들(185)이 배치될 수 있다. 이 경우, 제1 및 제2 콘택 플러그들(180, 185)보다 상부의 배선 구조물들의 배치를 통하여, 더미 채널 영역(DCH)과 도전층(170)이 전기적으로 연결되지 않도록 구성할 수 있다.
도 20은 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 20을 참조하면, 반도체 장치(200)는 셀 영역(CELL) 및 주변 회로(peripheral circuit) 영역(PERI)을 포함할 수 있다.
셀 영역(CELL)은 도 1의 메모리 셀 어레이(20)가 배치되는 영역에 해당할 수 있으며, 주변 회로 영역(PERI)은 도 1의 메모리 셀 어레이(20)의 구동 회로(30)가 배치되는 영역에 해당할 수 있다. 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 셀 영역(CELL)은 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
셀 영역(CELL)은, 기판(101), 기판(101) 상면에 수직한 방향으로 배치된 복수의 채널 영역들(140), 채널 영역들(140)의 하부에 배치되는 에피택셜층(107), 채널 영역들(140)의 외측벽을 따라 적층된 복수의 층간 절연층(120) 및 복수의 게이트 전극(130)을 포함할 수 있다. 또한, 반도체 장치(100)는 채널 영역(140)과 게이트 전극(130)의 사이에 배치되는 게이트 유전층(150), 채널 영역(140) 상부의 채널 패드(160), 불순물 영역(105), 불순물 영역(105) 상의 도전층(170), 도전층(170) 사이의 에어 갭(175) 및 제1 및 제2 콘택 플러그들(180, 185)을 더 포함할 수 있다.
에피택셜층(107)은 채널 영역들(140)의 하부에서 기판(101) 상에 배치되며, 적어도 하나의 게이트 전극(130)의 측면에 배치될 수 있다. 에피택셜층(107)은 기판(101)의 리세스된 영역에 배치될 수 있다. 에피택셜층(107)의 상부면의 높이는 최하부의 게이트 전극(131)의 상부면보다 높을 수 있으며, 그 상부의 게이트 전극(132)의 하부면보다 낮을 수 있다. 에피택셜층(107)에 의해 채널 영역(140)의 종횡비가 증가하여도 채널 영역(140)이 기판(101)과 안정적으로 전기적으로 연결될 수 있으며, 메모리 셀 스트링들 사이의 접지 선택 트랜지스터(GST)의 특성이 균일해질 수 있다.
에피택셜층(107)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성된 층일 수 있다. 에피택셜층(107)은 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층(107)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 예를 들어, 기판(101)이 단결정 실리콘(Si)인 경우, 에피택셜층(107)도 단결정 실리콘일 수 있다. 다만, 일 실시예에서, 기판(101)이 단결정 실리콘(Si)인 경우라도 에피택셜층(107)의 적어도 일부는 복수의 결정립(grain)을 포함하는 다결정 실리콘 구조를 가질 수도 있다.
본 실시예에서, 셀 영역(CELL)은 에피택셜층(107)을 제외하고 도 3의 실시예와 동일한 구조를 갖는 것으로 도시되었으나, 이에 한정되지 않는다. 셀 영역(CELL)은 예를 들어, 도 5 내지 도 9를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다. 또한, 본 실시예의 에피택셜층(107)은 도 3 및 도 5 내지 도 9를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에도 적용 가능할 것이다.
주변 회로 영역(PERI)은, 기저 기판(201), 기저 기판(201) 상에 배치된 회로 소자들(230), 콘택 플러그들(250) 및 배선 라인들(260)을 포함할 수 있다.
기저 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기저 기판(201)은 소자분리층(210)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 도핑 영역(205)이 배치될 수 있다. 기저 기판(201)은 반도체 물질, Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다.
회로 소자(230)는 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자(230)는 회로 게이트 절연층(232), 스페이서층(234) 및 회로 게이트 전극(235)을 포함할 수 있다. 회로 게이트 전극(235)의 양측에서 기저 기판(201) 내에는 도핑 영역(205)이 배치되어, 회로 소자(230)의 소스 영역 또는 드레인 영역으로 작용할 수 있다.
복수의 주변 영역 절연층들(244, 246, 248)이 기저 기판(201) 상에서 회로 소자(230) 상에 배치될 수 있다.
콘택 플러그들(250)은 주변 영역 절연층(244)을 관통하여 도핑 영역(205)에 연결될 수 있다. 콘택 플러그들(250)에 의해 회로 소자(230)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(235)에도 콘택 플러그들(250)가 연결될 수 있다. 배선 라인들(260)은 콘택 플러그들(250)과 연결될 수 있으며, 예시적인 실시예들에서, 복수의 층으로 배치될 수 있다.
주변 회로 영역(PERI)이 먼저 제조된 후에, 셀 영역(CELL)의 기판(101)이 그 상부에 형성되어 셀 영역(CELL)이 제조될 수 있다. 기판(101)은 기저 기판(201)과 동일한 크기를 갖거나, 기저 기판(201)보다 작게 형성될 수 있다. 기판(101)은 다결정 실리콘으로 형성되거나, 비정질 실리콘으로 형성된 후 단결정화될 수도 있다.
셀 영역(CELL) 및 주변 회로 영역(PERI)은 도시되지 않은 영역에서 서로 연결될 수 있다. 예를 들어, 게이트 전극(130)의 y 방향에서의 일단은 회로 소자(230)와 전기적으로 연결될 수 있다. 이 경우, 셀 영역(CELL)과 주변 회로 영역(PERI)를 연결하는 콘택 구조물은, 도전층(170) 및 에어 갭(175)과 같이, 상부로 오픈된 에어 갭을 포함하는 구조로 형성될 수도 있다.
도 21은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 도시하는 단면도이다.
도 21을 참조하면, 반도체 장치(300)는 기판(301), 기판(301) 상의 제1 및 제2 절연층(320, 340), 제1 절연층(320) 내에 배치되는 도전층(330) 및 도전층(330)과 연결되는 콘택 플러그(350)를 포함할 수 있다. 도전층(330)은 절연층(320) 내의 제1 개구부(OP')의 일부를 매립하며, 그 사이에 에어 갭(335)이 형성될 수 있다.
기판(301)은 반도체 물질, Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 기판(301)은 반도체 기판 및 상기 반도체 기판 상에 형성된 반도체 장치의 일부 구성 요소들을 포함할 수 있다. 또한, 기판(301)은 하나 이상의 반도체 소자의 적어도 일부를 포함할 수 있다. 상기 반도체 소자는 DRAM(dynamic random access memory) 소자, SRAM(static random access memory) 소자, STT-MRAM(spin transfer torque magnetic random access memory) 소자, 및 플래시(flash) 메모리 소자와 같은 메모리 소자 또는 로직(logic) 소자와 같은 비메모리 소자일 수 있다. 예를 들어, 상기 반도체 소자는 트랜지스터, 저항 및 배선을 포함할 수 있다.
기판(301)은 도전 영역(310)을 포함할 수 있으며, 도전 영역(310)은 기판(301)의 상면을 통해 노출되도록 배치될 수 있다. 도전 영역(310)의 형상은 예시적인 것이며, 도전 영역(310)은 예를 들어, 불순물 영역, 전극, 배선 중 어느 하나일 수 있다.
제1 절연층(320)은 도전 영역(310)을 노출시키는 제1 개구부(OP')를 포함할 수 있다. 제1 개구부(OP')는 홀 형태 또는 라인 형상일 수 있다. 제1 개구부(OP')가 라인 형상을 가지는 경우, 도 21에 도시된 단면에 수직한 방향으로 연장되도록 형성될 수 있다. 제2 절연층(340)은 도전층(330)의 상면을 덮도록 배치될 수 있다.
제1 및 제2 절연층(320, 340) 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있다.
도전층(330)은 제1 절연층(320)의 제1 개구부(OP')의 측벽을 덮고 일부를 매립하도록 배치되며, 도전성 물질을 포함할 수 있다. 도전층(330)은 높은 종횡비를 가질 수 있으며, 예를 들어, 1:5 내지 1:30의 범위의 종횡비를 가질 수 있다.
에어 갭(335)이 도전층(330)이 완전히 매립하지 못한 제1 개구부(OP')의 영역에 형성될 수 있다. 에어 갭(335)은 하단 및 양측이 도전층(330)에 의해 정의되며, 상단은 콘택 플러그(350)에 의해 정의될 수 있다. 제1 개구부(OP')가 라인 형상을 가지고, 콘택 플러그(350)가 원기둥 형상을 가지는 경우, 에어 갭(335)의 상단은 콘택 플러그(350)가 배치되지 않는 영역에서는 제2 절연층(340)에 의해 정의될 수 있다.
본 실시예에서는, 도전층(330)의 사이에 상부가 오픈된 에어 갭(335)이 형성되므로, 제조 공정 중에 도전층(330) 내부에 폐쇄된 공간인 심(seam)이 형성되는 경우 발생할 수 있는 아웃가싱에 의한 불량이 방지될 수 있다.
콘택 플러그(350)는 에어 갭(335)의 상단을 덮으며, 에어 갭(335)의 양측에서 도전층(330)과 직접 접촉되어 연결될 수 있다. 콘택 플러그(350)는 원기둥 형상 또는 라인 형상을 가질 수 있으며, 도전성 물질을 포함할 수 있다. 콘택 플러그(350)는 도전층(330)의 양 단을 모두 포함하는 전체 폭보다 작은 폭을 갖는 것으로 도시되었으나, 이에 한정되지는 않는다.
도 22 내지 도 25는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 22 내지 도 25에서는 예시적으로 도 21의 반도체 장치(300)에 대한 제조 방법을 설명한다.
도 22를 참조하면, 기판(301) 상에 제1 절연층(320)을 형성하고, 제1 절연층(320)을 관통하여 도전 영역(310)을 노출시키는 제1 개구부(OP')를 형성할 수 있다.
일부 실시예들에서, 제1 개구부(OP')의 형성 시, 기판(301)에 소정의 리세스가 형성될 수도 있다.
도 23을 참조하면, 제1 개구부(OP') 내에 도전층(330)을 형성할 수 있다.
도전층(330)은 제1 개구부(OP')의 하부를 소정 높이로 매립하고, 그 상부에서는 제1 개구부(OP')의 측벽에 형성될 수 있다. 따라서, 도전층(330) 사이에는 에어 갭 영역(335P)이 형성될 수 있다. 에어 갭 영역(335P)은 상부에서 소정 길이(D5)로 오픈될 수 있으며, 기판(301)을 향할수록 그 크기가 감소할 수 있다. 일부 실시예들에서, 에어 갭 영역(335P) 상단의 양측에서, 도전층(330)은 오버행(overhang) 구조로 상대적으로 두께가 두꺼운 영역을 포함할 수도 있다.
도 24를 참조하면, 제1 개구부(OP') 주변의 제1 절연층(320) 상에서 도전층(330) 물질을 제거하고, 제2 절연층(340)을 형성할 수 있다.
제1 절연층(320) 상의 도전층(330)은 CMP와 같은 평탄화 공정을 이용하여 제거될 수 있다. 제2 절연층(340)은 도전층(330) 및 에어 갭 영역(335P)을 덮도록 형성되며, 이에 의해 에어 갭(335)이 정의될 수 있다. 제2 절연층(340)은 스텝 커버리지 특성이 좋지 않은 물질 및/또는 증착 방법을 이용하여 형성될 수 있다. 따라서, 에어 갭 영역(335P)이 제2 절연층(340) 물질로 매립되지 않을 수 있다.
도 25를 참조하면, 제2 절연층(340)을 관통하는 제2 개구부(OP'')를 형성할 수 있다.
제2 개구부(OP'')는 도전층(330)의 상면의 적어도 일부를 노출시키고 에어 갭(335)이 오픈되도록 형성될 수 있다. 따라서, 제2 개구부(OP'')가 형성된 영역에서 에어 갭(335)이 오픈될 수 있다.
다음으로, 도 21을 함께 참조하면, 제2 개구부(OP'')를 도전성 물질로 매립하여 콘택 플러그(350)를 형성할 수 있다. 이에 의해 에어 갭(335)의 상단은 콘택 플러그(350)에 의해 덮일 수 있다.
도 26은 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 26을 참조하면, 본 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 도 3 내지 도 9를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 26에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 27은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 27을 참조하면, 본 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어한다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다. 프로세서(2050) 및 메모리(2040) 중 적어도 하나는 도 3 내지 도 9를 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
도 28은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
도 28을 참조하면, 시스템(3000)은 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)를 포함할 수 있다. 시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(3100)는 프로그램을 실행하고, 시스템(3000)을 제어하는 역할을 할 수 있다. 제어기(3100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(3200)는 시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(3000)은 입/출력 장치(3200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(3300)는 제어기(3100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(3100)에서 처리된 데이터를 저장할 수 있다. 메모리(3300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 장치를 포함할 수 있다.
인터페이스(3400)는 시스템(3000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)는 버스(3500)를 통하여 서로 통신할 수 있다.
제어기(3100) 또는 메모리(3300) 중 적어도 하나는 도 3 내지 도 9을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 100a, 100b, 100c, 100d, 100e, 200, 300: 반도체 장치
101: 기판 105: 불순물 영역
110: 희생층 120: 층간 절연층
130: 게이트 전극 140: 채널 영역
150: 게이트 유전층 152: 터널링층
154: 전하 저장층 156: 블록킹층
160: 채널 패드 162: 제1 절연층
164: 제2 절연층 166: 제3 절연층
168: 상부 절연층 170: 도전층
175: 에어 갭 180: 제1 콘택 플러그
185: 제2 콘택 플러그

Claims (10)

  1. 기판 상에 교대로 적층되는 게이트 전극들 및 층간 절연층들;
    상기 게이트 전극들 및 상기 층간 절연층들을 관통하는 채널 영역들;
    상기 채널 영역들 사이에서, 상기 게이트 전극들 및 상기 층간 절연층들을 관통하여 일 방향으로 연장되는 트랜치 형태의 개구부 내에 배치되며 상기 기판과 연결되는 도전층;
    상기 도전층의 상면을 덮는 절연층;
    상기 절연층을 관통하여 상기 도전층과 연결되도록 배치되는 콘택 플러그; 및
    상기 도전층, 상기 절연층 및 상기 콘택 플러그에 의해 정의되는 에어 갭을 포함하고,
    상기 도전층은 상기 개구부의 양 측벽을 덮으며 상기 개구부의 하부 영역을 매립하고, 상기 개구부의 상부 영역에서 상기 에어 갭의 양측에 배치되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 에어 갭은 상기 도전층 내에 위치하며 상기 도전층의 상면으로 오픈되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 콘택 플러그는 상기 에어 갭의 양측에서 상기 도전층과 접촉되도록 배치되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 에어 갭은 상기 개구부 내에서 상기 도전층의 사이에 위치하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 도전층은 일 방향으로 연장되는 라인 형상을 갖고,
    상기 콘택 플러그는 복수 개가 상기 도전층을 따라 이격되어 배치되는 반도체 장치.
  6. 제1 항에 있어서,
    상기 콘택 플러그는 상기 도전층의 일부를 리세스시키고 배치되는 반도체 장치.
  7. 제1 항에 있어서,
    상기 콘택 플러그는 상기 에어 갭 내로 연장되어, 상기 콘택 플러그의 하면이 상기 도전층의 상면보다 낮은 높이에 위치하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 에어 갭의 하단은 상기 기판의 상면으로부터 소정 높이 이상으로 이격되어 위치하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 도전층의 상면에 배치되어 상기 에어 갭으로 노출되는 유전층을 더 포함하는 반도체 장치.
  10. 기판;
    상기 기판 상에 서로 이격되어 배치되며, 서로 이격된 두 개의 메모리 스트링 그룹들을 포함하고, 각각 스트링 선택 트랜지스터, 접지 선택 트랜지스터, 및 메모리 셀들을 포함하는 복수의 메모리 셀 스트링들;
    상기 두 개의 메모리 셀 스트링 그룹들의 사이에 배치되며, 중앙에 에어 갭이 형성된 도전층; 및
    상기 도전층 상에서 상기 도전층과 함께 상기 에어 갭을 정의하는 콘택 플러그를 포함하고,
    상기 에어 갭은 상기 도전층의 상면으로 오픈되며 상기 도전층의 높이보다 작은 깊이를 갖는 반도체 장치.
KR1020150066325A 2015-05-12 2015-05-12 반도체 장치 KR102282139B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150066325A KR102282139B1 (ko) 2015-05-12 2015-05-12 반도체 장치
US15/066,415 US9972639B2 (en) 2015-05-12 2016-03-10 Semiconductor device comprising a conductive layer having an air gap

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150066325A KR102282139B1 (ko) 2015-05-12 2015-05-12 반도체 장치

Publications (2)

Publication Number Publication Date
KR20160133626A KR20160133626A (ko) 2016-11-23
KR102282139B1 true KR102282139B1 (ko) 2021-07-28

Family

ID=57277693

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150066325A KR102282139B1 (ko) 2015-05-12 2015-05-12 반도체 장치

Country Status (2)

Country Link
US (1) US9972639B2 (ko)
KR (1) KR102282139B1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102551350B1 (ko) * 2016-01-28 2023-07-04 삼성전자 주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
US9818754B2 (en) * 2016-03-15 2017-11-14 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9824933B1 (en) * 2016-08-09 2017-11-21 Globalfoundries Inc. Stacked vertical-transport field-effect transistors
US10403719B2 (en) * 2016-11-29 2019-09-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices
KR102346409B1 (ko) 2017-03-08 2021-12-31 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치의 쓰루 어레이 컨택 구조
KR102373616B1 (ko) * 2017-07-06 2022-03-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102612406B1 (ko) * 2018-04-06 2023-12-13 삼성전자주식회사 반도체 메모리 소자
KR102664686B1 (ko) * 2018-10-22 2024-05-08 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR102460073B1 (ko) * 2018-12-11 2022-10-28 삼성전자주식회사 채널 홀을 갖는 반도체 소자
KR102668092B1 (ko) * 2019-05-31 2024-05-23 에스케이하이닉스 주식회사 반도체 메모리 장치
US11244955B2 (en) 2019-08-25 2022-02-08 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11563022B2 (en) 2019-08-25 2023-01-24 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
CN115224108A (zh) * 2019-10-12 2022-10-21 长江存储科技有限责任公司 三维存储器结构
US11195850B2 (en) 2019-10-18 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11101210B2 (en) * 2019-10-25 2021-08-24 Micron Technology, Inc. Methods for manufacturing a memory array having strings of memory cells comprising forming bridge material between memory blocks
CN111971795A (zh) * 2020-07-06 2020-11-20 长江存储科技有限责任公司 三维存储器器件及其制造方法
KR102497881B1 (ko) * 2020-10-29 2023-02-10 한양대학교 산학협력단 집적도를 향상시킨 3차원 플래시 메모리 및 그 동작 방법
US20220285385A1 (en) * 2021-03-03 2022-09-08 Macronix International Co., Ltd. Memory device and method for fabricating the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130235673A1 (en) 2012-03-12 2013-09-12 Donghun Kwak Nonvolatile memory device having 3d memory cell array and read method
JP2015056443A (ja) 2013-09-10 2015-03-23 株式会社東芝 不揮発性記憶装置の製造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7416994B2 (en) * 2005-06-28 2008-08-26 Micron Technology, Inc. Atomic layer deposition systems and methods including metal beta-diketiminate compounds
KR100731076B1 (ko) 2005-12-29 2007-06-22 동부일렉트로닉스 주식회사 수직형 스플리트 게이트 구조의 플래시 메모리 소자 및 그제조 방법
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
US8124531B2 (en) 2009-08-04 2012-02-28 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
KR101113767B1 (ko) 2009-10-19 2012-02-27 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자, 그 동작 방법 및 제조 방법
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
JP5150665B2 (ja) 2010-03-03 2013-02-20 株式会社東芝 不揮発性半導体記憶装置
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) * 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
KR20120029291A (ko) * 2010-09-16 2012-03-26 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20120030193A (ko) * 2010-09-17 2012-03-28 삼성전자주식회사 3차원 반도체 장치의 제조 방법
KR101809512B1 (ko) 2011-03-09 2017-12-15 삼성전자 주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20130005430A (ko) 2011-07-06 2013-01-16 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그 제조방법
KR101857681B1 (ko) * 2011-07-07 2018-05-14 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조방법
KR101811035B1 (ko) * 2011-09-30 2017-12-21 삼성전자주식회사 불휘발성 메모리 및 그것의 소거 방법
JP2013183086A (ja) * 2012-03-02 2013-09-12 Toshiba Corp 半導体装置及びその製造方法
US8847302B2 (en) 2012-04-10 2014-09-30 Sandisk Technologies Inc. Vertical NAND device with low capacitance and silicided word lines
KR102000622B1 (ko) * 2013-01-17 2019-07-16 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9449982B2 (en) * 2013-03-12 2016-09-20 Sandisk Technologies Llc Method of making a vertical NAND device using a sacrificial layer with air gap and sequential etching of multilayer stacks
US9515080B2 (en) * 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
US9023719B2 (en) * 2013-09-17 2015-05-05 Sandisk Technologies Inc. High aspect ratio memory hole channel contact formation
KR20150047823A (ko) * 2013-10-25 2015-05-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102190647B1 (ko) * 2014-02-24 2020-12-14 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US9496224B2 (en) * 2014-05-15 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having air gap structures and method of fabricating thereof
US9524979B2 (en) * 2014-09-08 2016-12-20 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US9876028B2 (en) * 2016-01-11 2018-01-23 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130235673A1 (en) 2012-03-12 2013-09-12 Donghun Kwak Nonvolatile memory device having 3d memory cell array and read method
JP2015056443A (ja) 2013-09-10 2015-03-23 株式会社東芝 不揮発性記憶装置の製造方法

Also Published As

Publication number Publication date
US20160336340A1 (en) 2016-11-17
US9972639B2 (en) 2018-05-15
KR20160133626A (ko) 2016-11-23

Similar Documents

Publication Publication Date Title
KR102282139B1 (ko) 반도체 장치
US10854623B2 (en) Memory device
KR102307059B1 (ko) 반도체 장치
KR102188501B1 (ko) 반도체 장치
US9716104B2 (en) Vertical memory devices having dummy channel regions
KR102421728B1 (ko) 메모리 장치 및 그 제조 방법
KR102565716B1 (ko) 메모리 장치
KR101916222B1 (ko) 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR102609516B1 (ko) 반도체 장치
KR102150251B1 (ko) 반도체 장치
US20170033119A1 (en) Vertical Non-Volatile Semiconductor Devices
KR102452829B1 (ko) 반도체 장치
KR102342548B1 (ko) 메모리 장치
KR20150055310A (ko) 비휘발성 메모리 장치 및 그 제조 방법
US9525065B1 (en) Semiconductor devices including a channel pad, and methods of manufacturing semiconductor devices including a channel pad
KR20160000512A (ko) 메모리 장치
KR20160000503A (ko) 반도체 장치
KR20150048553A (ko) 수직형 비휘발성 메모리 소자
KR102378821B1 (ko) 반도체 장치
KR102410302B1 (ko) 메모리 장치 및 그 제조 방법
KR102427646B1 (ko) 반도체 장치 및 그 제조 방법
KR102427647B1 (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant