TWI707432B - 電晶體、半導體元件及形成記憶體元件的方法 - Google Patents

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Abstract

一種電晶體包括一基板、一閘極與一閘極介電層。基板具有複數源極/汲極區與一通道區，通道區位於這些源極/汲極區之間。閘極介電層位於閘極與基板之間，其中在上視圖中，基板朝著遠離閘極介電層的方向漸縮。

Description

電晶體、半導體元件及形成記憶體元件的方法
本揭露係有關於電晶體及非揮發性記憶體元件(nonvolatile memory devices)，特別是有關於3D-NAND(three-dimension-NAND；3D-NAND)快閃記憶體元件。
半導體記憶體元件可分為揮發性記憶體元件(volatile memory devices)與非揮發性記憶體元件兩類。相較於揮發性記憶體元件，非揮發性記憶體廣泛用於固態硬碟(solid state devices；SSD)與雲端儲存，因為非揮發性記憶體在保留資料時不需要電力。快閃記憶體是非揮發性記憶體元件的一種，且具有多種優點，例如高整合性、傳送速度快，以及易於編程、抹除和讀取。為了進一步提高快閃記憶體中的位元密度與降低位元成本，3D-NAND快閃記憶體已成為未來非揮發性記憶體元件中的傑出候選者。
依據本揭露的一些實施方式，一種電晶體包括一基板、一閘極與一閘極介電層。基板具有多個源極/汲極區與一通道區，通道區位於這些源極/汲極區之間。閘極介電層位於閘極與基板之間，其中在上視圖中，基板朝著遠離閘極介電層的方向漸縮。
依據本揭露的一些實施方式，一種半導體元件包括一第一隔離層以及複數電晶體。第一隔離層具有第一側與第二側，且在上視圖中呈非對稱。這些電晶體分別嵌設於第一隔離層中呈非對稱的第一側與第二側。這些電晶體的每一個包括呈水平順序排列的一閘極、一閘極介電層與一摻雜矽基板。
依據本揭露的一些實施方式，一種形成記憶體元件的方法包括形成交替排列的多個氮化矽層與多晶矽層的堆疊、蝕刻在氮化矽層與多晶矽層堆疊中的蜿蜒狀溝槽、在蜿蜒狀溝槽中形成一第一隔離層、移除氮化矽層的其中一層，以在相鄰的這些多晶矽層的相鄰兩層中形成一凹口，以及在凹口中順序形成一摻雜多晶矽層、一閘極介電層與一導電層。
本揭露的實施方式中提供了一些優勢。然而，應瞭解到其他實施方式可以提供不同的優勢，並非所有的優勢都必須在此揭露，且沒有一個特定的優勢是所有實施方式之必要條件。
應當瞭解前面的一般描述和以下的詳細描述都是示例，並且旨在提供對本揭露的進一步解釋。
1、2、3、4a、4b、4c、5a、5b、6a、6b、6c、7‧‧‧扇狀場效電晶體
10、202‧‧‧基板
20‧‧‧介電層
100‧‧‧記憶體單元陣列
120‧‧‧記憶體單元串
140‧‧‧記憶體單元塊
200‧‧‧非揮發性記憶體元件
220、350‧‧‧垂直通道
222‧‧‧閘極介電層
226‧‧‧襯墊層
228、230‧‧‧隔離層
232‧‧‧嵌入部分
234‧‧‧連接部分
236‧‧‧凸面
238‧‧‧凹面
240、242‧‧‧側
310‧‧‧地線
319‧‧‧第一多晶矽層
320‧‧‧第二多晶矽層
322‧‧‧第一閘極介電層
324‧‧‧地選擇線
326‧‧‧第一襯墊層
328、330‧‧‧淺溝槽隔離層
332、432、532‧‧‧氮化矽層
334、434、534‧‧‧第三多晶矽層
335‧‧‧硬遮罩層
336‧‧‧第二襯墊層
338‧‧‧第一深溝槽隔離層
346‧‧‧第二深溝槽隔離層
340、440、540‧‧‧第四多晶矽層
342‧‧‧第二閘極介電層
344、444、544‧‧‧導電層
345‧‧‧字元線
351‧‧‧側壁
351p‧‧‧波峰
351t‧‧‧波谷
353‧‧‧基板植入區
355‧‧‧源極/汲極區
357‧‧‧通道區
360‧‧‧扇狀場效電晶體單元
370‧‧‧第一單位
380‧‧‧第二單位
602、604‧‧‧隔離層
T0、T1、T2‧‧‧溝槽
R1‧‧‧凹口
S/D‧‧‧源極/汲極區
C‧‧‧通道區
G‧‧‧閘極
M1至Mn‧‧‧記憶體單元
WL、W1至Wn、w0至w5‧‧‧字元線
BL、B1至Bm、b1至b12‧‧‧位元線
SGL、s1至s4‧‧‧選擇閘極線
CR‧‧‧單元區
M1、M2‧‧‧金屬層
PR1、PR2‧‧‧周邊區
MCS‧‧‧記憶體單元串
SST‧‧‧串選擇電晶體
GST‧‧‧地選擇電晶體
CSL‧‧‧共源極線
SSL‧‧‧串選擇線
GSL‧‧‧地選擇線
CCV‧‧‧級聯接觸通孔
本揭露之態樣可從以下實施方式的詳細說明及隨附的圖式理解。
第1A至1C圖、第2A至2C圖、第3A至3C圖繪示根據本揭露一些實施方式的扇狀場效電晶體(fan structure field effect transistor；FanFET)之各種類型。
第4A至4C圖、第5A及5B圖、第6A至6C圖以及第7圖繪示根據本揭露一些實施方式的扇狀場效電晶體之各種類型。
第8圖繪示根據本揭露一些實施方式的非揮發性記憶體元件的記憶體單元陣列之等效電路圖。
第9至11圖繪示根據本揭露一些實施方式的非揮發性記憶體元件的記憶體單元串之3D結構的立體示意圖。
第12A至16A圖繪示根據本揭露一些實施方式的記憶體元件製造的各個階段之上視示意圖。
第12B至16B圖繪示根據本揭露一些實施方式沿第12A至16A圖之B-B線所繪示的剖面圖。
第17A至22A圖及第23圖繪示根據本揭露一些實施方式沿著移除其中一層氮化矽層的水平位置之記憶體元件的水平剖面圖。
第17B至22B圖繪示根據本揭露一些實施方式沿第17A至22A之B-B線所繪示的剖面圖。
第14C、16C、17C、18C、20C、21C及22C圖繪示根據本揭露一些實施方式沿第14A、16A、17A、18A、20A、21A及 22A圖之C-C線所繪示的剖面圖。
第19C圖是第19B圖的局部放大圖。
第14D、16D、17D、18D、19D、20D、21D及22D繪示根據本揭露一些實施方式沿第14A、16A、17A、18A、19A、20A、21A及22A之D-D線所繪示的剖面圖。
第19E圖繪示根據本揭露一些實施方式沿第19A之E-E線所繪示的剖面圖。
第24A圖繪示根據本揭露一些實施方式之記憶體元件的後段製程(back end of line；BEOL)佈線之上視圖。
第24B圖繪示根據本揭露一些實施方式之記憶體元件的後段製程的剖面圖。
現在將參照本揭露的實施方式，其示例被繪示在圖式中。本揭露在圖式及說明書中盡量使用相同的圖式元件號碼，來表示相同或相似的部分。
另外，空間相對用語，如「下」、「下方」、「低」、「上」等，是用以方便描述一元件或特徵與其他元件或特徵在圖式中的相對關係。除了圖式中所示之方位以外，這些空間相對用語亦可用來幫助理解元件在使用或操作時的不同方位。當元件被轉向其他方位(例如旋轉90度或其他方位)時，本揭露所使用的空間相對敘述亦可幫助理解。
第1A至1C圖、第2A至2C圖、第3A至3C圖繪示扇狀場效電晶體(fan structure field effect transistor；FanFET)之各種類型。扇狀場效電晶體應用於電晶體和記憶體的積體電路。第1A、2A及3A圖繪示根據本揭露一些實施方式之扇狀場效電晶體各種類型的側面圖。第1B、2B及3B圖繪示根據本揭露一些實施方式之扇狀場效電晶體各種類型的上視圖。第1C、2C及3C圖繪示根據本揭露一些實施方式之扇狀場效電晶體各種類型的剖面圖。
請參照第1A至1C圖，扇狀場效電晶體1包括基板10、源極/汲極區S/D、位於基板10的通道區C、閘極G，以及位於閘極G與基板10之間的介電層20(在本文稱為閘極介電層)。基板10朝著遠離介電層20的方向漸縮。舉例而言，如第1B圖的所繪示，在一些實施方式的上視圖中，基板10的形狀可以是等邊三角形、銳角三角形與鈍角三角形。通道區C位於源極/汲極區S/D之間且摻雜有與源極/汲極區S/D不同類型的摻雜物。可選擇性地，遠離通道區C與源極/汲極區S/D的基板10的區域可以用適當的摻雜劑摻雜。基板10具有鄰近源極/汲極區S/D及通道C的側壁，且介電層20接觸此側壁。閘極G與介電層20接觸。
在一些實施方式中，基板10可以由例如多晶矽所製成。源極/汲極區S/D可以摻雜n型摻雜劑(例如：磷或砷)或是p型摻雜劑(例如：硼)。通道區C摻雜有與源極/汲極區S/D不同導電性的摻雜劑。遠離通道區C與源極/汲極區S/D的基板10的區域可以選擇與通道區C相同的摻雜劑摻雜。
在一些實施方式中，介電層20可以是單層的薄膜或是多層的薄膜。舉例而言，在一些實施方式中，介電層20是單層的氧化層，而在其他的實施方式中，介電層20是由氧化層(在一些實施方式中稱為穿隧氧化層(tunnel oxide))與氧化層和閘極G之間的氮化物層所製成的兩層的薄膜。在一些實施方式中，介電層20為高介電係數(high-k)的介電層或與多層的薄膜之組合。舉例而言，介電層20可包括一層之金屬氧化物或Hf、Al、Zr之矽酸鹽或以上之任意組合，及以上之多層組合。其他適當材料包括金屬氧化物型態或金屬合金氧化物型態的La、Mg、Ba、Ti、Pb、Zr及以上之任意組合。例示性材料包括MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、SiN、Al2O3、La2O3、Ta2O5、Y2O3、HfO2、ZrO2、HfSiON、YGexOy、YSixOy、LaAlO3以及類似物。
在一些實施方式中，閘極G可由導電材料製成，例如摻雜多晶矽、氮化鉭(TaN)、其他導電氮化物、鎢，或其他金屬及以上之任意組合。例如，閘極G可由TaN所製成。
第2A至2C圖繪示另一扇狀場效電晶體2。除了基板10的形狀不同之外，扇狀場效電晶體2與扇狀場效電晶體1的許多特徵相似。在如第2A至2C圖所示的一些實施方式中，基板10的形狀在上視圖中是梯形的。詳細地說，基板10包括與介電層20接觸的一長基底，以及一短於長基底且遠離介電層20的短基底。由於梯形的形狀，如第2B圖所繪示，基板10也沿遠離介電層20的方向漸縮。
第3A至3C圖繪示另一扇狀場效電晶體3，除了基板10的形狀不同之外，扇狀場效電晶體3與扇狀場效電晶體1的許多特徵相似。在如第3A至3C圖所繪示的一些實施方式 中，基板10的形狀可以是半球形、半橢圓形、半圓柱形、半橢圓形、半橢圓柱形(semi-ellipsoid cylinder-like；SECL)等等。由於半球形的形狀，如第3B圖所繪示，基板10也沿遠離介電層20的方向漸縮。
第4A至4C圖、第5A及5B圖、第6A至6C圖以及第7圖繪示根據本揭露一些實施方式的扇狀場效電晶體4a至4c、5a與5b、6a至6c及7之各種類型。第4A圖繪示另一扇狀場效電晶體4a，除了在剖面圖中基板10的形狀不同之外，扇狀場效電晶體4a與第1A至1C圖、第2A至2C圖及第3A至3C圖所繪示的扇狀場效電晶體1、2及/或3之許多特徵相似。在如第4A圖所繪示的一些實施方式中，基板10的形狀在剖面圖中可以是三角形。詳細地說，三角形基板10在剖面圖中具有兩斜邊，並在離介電層20最遠的尖端處會合。第4B圖繪示另一扇狀場效電晶體4b，除了在剖面圖中基板10的形狀不同之外，扇狀場效電晶體4b與扇狀場效電晶體4a的許多特徵相似。詳細地說，三角形基板10具有一實質上為直線的一邊與一斜邊，並在離介電層20最遠的尖端處會合。第4C圖繪示另一扇狀場效電晶體4c，除了在剖面圖中基板10的形狀不同之外，扇狀場效電晶體4c與扇狀場效電晶體4b的許多特徵相似。詳細地說，在剖面圖中，三角形基板10具有一實質上為直線的一邊與一斜邊，並在離介電層20最遠的尖端處會合，且在剖面圖中，實質上為直線的一邊的位置比斜邊的位置低。
第5A圖繪示另一扇狀場效電晶體5a，除了在剖面圖中基板10的形狀不同之外，扇狀場效電晶體5a與第1A至1C 圖、第2A至2C圖及第3A至3C圖所繪示的扇狀場效電晶體1、2及/或3之許多特徵相似。在如第5A圖所繪示的一些實施方式中，基板10的形狀在剖面圖中可以是梯形。詳細地說，基板10包括與介電層20接觸的一長基底，以及一短於長基底且遠離介電層20的短基底。應瞭解到，若扇狀場效電晶體5a具有如第1B圖或第3B圖所繪示的上視圖輪廓，則梯形基板10的短基底在剖面圖中會類似於在立體圖中的一線。相對地，若扇狀場效電晶體5a具有如第2B圖所繪示的上視圖輪廓，則梯形基板10的短基底在剖面圖中會類似於在立體圖中的一表面。
第5B圖繪示另一扇狀場效電晶體5b，除了在剖面圖中基板10的形狀不同之外，扇狀場效電晶體5b與扇狀場效電晶體5a的許多特徵相似。詳細地說，如第5B圖所繪示，基板10包括與介電層20接觸的一短基底與一遠離介電層20的長基底。應瞭解到，若扇狀場效電晶體5b具有如第1B圖或第3B圖所繪示的上視圖輪廓，則梯形基板10的長基底在剖面圖中會類似於在立體圖中的一線。相對地，若扇狀場效電晶體5b具有如第2B圖所繪示的上視圖輪廓，則梯形基板10的長基底在剖面圖中會類似於在立體圖中的一表面。
第6A圖繪示另一扇狀場效電晶體6a，除了在剖面圖中基板10的形狀不同之外，扇狀場效電晶體6a與第1A至1C圖、第2A至2C圖及第3A至3C圖所繪示的扇狀場效電晶體1、2及/或3之許多特徵相似。在如第6A圖所繪示的一些實施方式中，在剖面圖中，基板10具有離介電層20最遠的一彎曲端。第6B圖繪示另一扇狀場效電晶體6b，除了在剖面圖中基板10 的形狀不同之外，扇狀場效電晶體6b與扇狀場效電晶體6a的許多特徵相似。詳細地說，基板10朝遠離介電層20的方向漸縮，並且在剖面圖中還具有離介電層20最遠的一彎曲端。第6C圖繪示另一扇狀場效電晶體6c，除了在剖面圖中基板10的形狀不同之外，扇狀場效電晶體6c與扇狀場效電晶體6a的許多特徵相似。詳細地說，基板10朝向介電層20的方向漸縮，並且在剖面圖中還具有離介電層20最遠的彎曲端。
第7圖繪示另一扇狀場效電晶體7，除了在上視圖中基板10的形狀不同之外，扇狀場效電晶體7與第1A至1C圖、第2A至2C圖、第3A至3C圖、第4A至4C圖、第5A和5B圖及第6A至6C圖所繪示的扇狀場效電晶體1、2、3、4a至4c、5a和5b及/或6a至6c之許多特徵相似。在如第7圖所繪示的一些實施方式中，基板10朝遠離介電層20的方向漸縮，並且在上視圖中更具有一彎曲端。
應瞭解到，第1A至1C圖、第2A至2C圖、第3A至3C圖、第4A至4C圖、第5A和5B圖、第6A至6C圖及第7圖僅是扇狀場效電晶體的示例，並非旨在限制本揭露的權利範圍。其他的扇狀場效電晶體的變形也應包括在本揭露的權利範圍內。
第8圖繪示根據本揭露一些實施方式的非揮發性記憶體元件的記憶體單元陣列100之等效電路圖。具體來說，第8圖是具有垂直通道(vertical channel；VC)結構的3D-NAND快閃記憶體元件的等效電路圖。
請參照第8圖，記憶體單元陣列100在垂直方向(亦即Z方向)上可以包括複數記憶體單元串120。連接到複數字元線W1至Wn的記憶體單元塊140可以由複數記憶體單元串120所構成。每個記憶體單元串120可以包括串選擇電晶體SST(string selection transistor；SST)、複數記憶體單元M1至Mn，以及地選擇電晶體GST(ground selection transistor；GST)。串選擇電晶體SST、複數記憶體單元M1至Mn與地選擇電晶體GST可以在Z方向上串聯設置。複數字元線W1至Wn可以分別連接到記憶體單元M1至Mn，以分別控制記憶體單元M1至Mn。記憶體單元M1至Mn的數目可以根據半導體記憶元件的容量調整。
在Y方向上延伸的複數位元線B1至Bm可以連接到第一至m列記憶體單元串120的一頂側，例如可連接到串選擇電晶體SST的汲極。此外，共源極線CSL(common source line；CSL)可以連接到記憶體單元串120的一底側，例如可連接到地選擇電晶體GST的源極。在一些實施方式中，每個記憶體單元串120可包括複數的記憶體單元，例如4至8192個記憶體單元。上列所述的記憶體單元的數字僅為示例，並非旨在限制本揭露的權利範圍。
在X方向上延伸的字元線可以共同連接到記憶體單元串120的記憶體單元M1至Mn當中排列在同一層的記憶體單元(例如，排列在同一層作為M1的記憶體單元)的閘極電極。根據字元線W1至Wn的驅動，資料可以編程或讀取到記憶體單元M1至Mn中，或者可以從記憶體單元M1至Mn中抹除。
在每個記憶體單元串120中，串選擇電晶體SST可以設置於位元線(例如，B1)與最上面的記憶體單元Mn之間。記憶體單元塊140中的每個串選擇電晶體SST可以通過連接到串選擇電晶體SST閘極的串選擇線SSL，而控制在位元線B1至Bm與記憶體單元M1至Mn之間的資料傳輸。
地選擇電晶體GST可以設置在最下面的記憶體單元M1與共源極線CSL之間。記憶體單元塊140中的每個地選擇電晶體GST可以通過連接到地選擇電晶體GST閘極的地選擇線GSL，而控制在共源極線CSL與記憶體單元M1至Mn之間的資料傳輸。
第9至11圖繪示根據本揭露一些實施方式的非揮發性記憶體元件200的記憶體單元串120(如第8圖繪示)之3D結構的立體示意圖。具體來說，第9圖繪示地選擇電晶體GST、記憶體單元M1至Mn及串選擇電晶體SST的串列。第10圖繪示本質上與第9圖相同的結構，除了串選擇電晶體SST的圖示被省略。第11圖繪示本質上與第9圖相同的結構，除了串選擇電晶體SST與記憶體單元M1至Mn的圖示被省略。在第9圖至11圖中，一些在第8圖中所構成記憶體單元串120的元件圖示被省略。
請參照第9圖，非揮發性記憶體元件200可以包括複數記憶體單元串MCS，每個記憶體單元串MCS包括一延伸於Z方向的垂直通道220。每個垂直通道220具有一串半橢圓柱體的形狀(semi-ellipsoid cylinders-like shape)的記憶體單元。從基板202起在Z方向上延伸的複數記憶體單元串MCS可以沿著X-Y平面排列。記憶體單元串MCS對應於第8圖的記憶 體單元串120。每個記憶體單元串MCS可以包括地選擇電晶體GST、複數記憶體單元M1至Mn以及串選擇電晶體SST。地選擇線GSL、字元線W1至Wn以及串選擇線SSL電性連接於記憶體單元串MCS。
基板202的主表面可以在X-Y平面上延伸。在本實施方式中，基板202可以是矽基板。在其他實施方式中，基板202可包括其他半導體元素，例如：鍺(germauium)，或包括半導體化合物，例如：碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium phosphide)、及/或銻化銦(indium antimonide)，或其他半導體合金，例如：SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP，以及以上之任意組合。在其他實施方式中，基板202包括絕緣層覆矽(semiconductor-on-insulator；SOI)基板，例如具有埋層(buried layer)。
具有半圓形輪廓的垂直通道220可以在垂直於基板202的主表面之Z方向上延伸。垂直通道220彼此分離地設置。詳細來說，嵌設於隔離層228相對側中的垂直通道220沿著Y方向彼此呈非對稱排列。
閘極介電層222可以嵌設於垂直通道220。閘極介電層222可置於X-Y平面上，且在垂直於基板202的Z方向上延伸。在一些實施方式中，閘極介電層222是記憶體單元M1至Mn的多層的薄膜。舉例而言，記憶體單元M1至Mn的閘極介電層222可以是包括氧化矽層(在一些實施方式中稱為穿隧氧 化層(tunnel oxide))與氮化矽層所製成的兩層的薄膜。在一些實施方式中，地選擇電晶體GST與串選擇電晶體SST中的閘極介電層222為單層的薄膜。舉例而言，地選擇電晶體GST與串選擇電晶體SST中的閘極介電層222為單層的氧化矽。
在一些實施方式中，閘極介電層222包括氧化矽、氮化矽、高介電係數的介電材料或以上之任意組合。在一些其他的實施方式中，閘極介電層222可包括高介電係數的材料。舉例而言，閘極介電層222可包括一層或多層之金屬氧化物或Hf、Al、Zr之矽酸鹽或以上之任意組合。其他適當材料包括金屬氧化物型態或金屬合金氧化物型態的La、Mg、Ba、Ti、Pb、Zr及以上之任意組合。例示性材料包括MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、SiN、Al2O3、La2O3、Ta2O5、Y2O3、HfO2、ZrO2、HfSiON、YGexOy、YSixOy、LaAlO3以及類似物。閘極介電層222的形成方法可包括分子束磊晶(molecular-beam epitaxy；MBE)、原子層沉積(atomic layer deposition；ALD)、物理氣相沉積(physical vapor deposition；PVD)、化學氣相沉積(chemical vapor deposition；CVD)以及類似方法，其中化學氣相沉積可以例如是有機金屬化學氣相沉積(metal organic chemical vapor deposition；MOCVD)、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)、常壓化學氣相沉積(atmospheric pressure chemical vapor deposition；APCVD)、低壓化學氣相沉積(low-pressure chemical vapor deposition；LPCVD)、超高真空化學氣相沉 積(ultrahigh vacuum chemical vapor deposition；UHCVD)、微波電漿化學氣相沉積(microwave plasma chemical vapor deposition；MPCVD)、遠程電漿化學氣相沉積(remote plasma chemical vapor deposition；RPCVD)與快速升溫化學氣相沉積(rapid-thermal chemical vapor deposition；RTCVD)。
串選擇線SSL、字元線W1至Wn與地選擇線GSL嵌設在垂直排列的閘極介電層222的不同區域中，如第9至11圖所繪示。串選擇線SSL、字元線W1至Wn與地選擇線GSL各自包括嵌設於垂直通道220中的嵌入部分232。在一些實施方式中，串選擇線SSL、字元線W1至Wn與地選擇線GSL各自還包括與嵌入部分232交替排列的複數連接部分234。連接部份234比嵌入部份232更薄。在一些實施方式中，所述的每一字元線W1至Wn的嵌入部份232分別嵌設於複數垂直通道220中。字元線W1至Wn可以是摻雜多晶矽或其他導電材料，例如氮化鉭或其他導電氮化物、鎢或其他金屬，或是前述之任意組合。舉例而言，字元線W1至Wn可使用氮化鉭(TaN)作為所示實施方式中的材料。
在一些實施方式中，襯墊層226可形成在垂直通道220相對於閘極介電層222的側壁上。襯墊層226可包括氧化矽、氮化矽或以上之任意組合。
閘極介電層222可以位於垂直通道220與串選擇線SSL之間，垂直通道220與字元線W1至Wn之間，以及垂直通道220與地選擇線GSL之間。在一些實施方式中，閘極介電 層222位於嵌入部份232與垂直通道220之間。如第8圖繪示，串選擇線SSL以及相鄰於串選擇線SSL的垂直通道220與閘極介電層222共同形成或定義串選擇電晶體SST。如第8圖繪示，字元線W1至Wn以及鄰近於字元線W1至Wn的垂直通道220與閘極介電層222共同形成或定義記憶體單元M1至Mn。如第8圖繪示，地選擇線GSL以及相鄰於地選擇線GSL的垂直通道220與閘極介電層222共同形成或定義地選擇電晶體GST。在一些實施方式中，嵌入部份232可包括與閘極介電層222接觸的凸面236。此外，垂直通道220可包括與閘極介電層222接觸的凹面238。詳細來說，每一嵌入部份232可包括一凸面236與一凹面238，以及每一垂直通道220可包括位於凸面236及凹面238之間的閘極介電層222。
可形成隔離層228以分隔字元線(例如Wn)、串選擇線SSL或地選擇線GSL的不同區域。隔離層228的一部分用以分隔字元線，可被認為是深溝槽隔離(deep trench isolation；DTI)層。隔離層228的頂部用以分隔串選擇線SSL，可被認為是淺溝槽隔離(shallow trench isolation；STI)層。隔離層228的底部用以分隔地選擇線GSL，亦可被認為是淺溝槽隔離層。在一些實施方式中，隔離層228可形成在基板202之上，且具有非對稱的相對側240及242。垂直通道220分別嵌設於非對稱側240及242中。詳細來說，具有非對稱側240及242之隔離層228在上視圖中具有蜿蜒狀的輪廓，且垂直通道220分別嵌設於隔離層228的非對稱側240及242中。隔離層228可藉由沉積氧化矽層、氮化矽層或氧氮化矽層等，或是以 上之任意組合來形成。舉例而言，隔離層228可以藉由沉積四乙氧基矽烷(tetraethoxysilane；TEOS)形成。隔離層228的形成方法包括物理氣相沉積(PVD)、化學氣相沉積(CVD)等等。
另一隔離層230可以與隔離層228平行地形成。隔離層230具有與隔離層228不同的形狀。舉例而言，隔離層230在上視圖中具有直條形形狀，以及隔離層228在上視圖中具有蜿蜒狀形狀。隔離層230的一部分用以分隔字元線，可被認為是深溝槽隔離層。隔離層230的頂部用以分隔串選擇線SSL，可被認為是淺溝槽隔離層。隔離層230的底部用以分隔地選擇線GSL，亦可被認為是淺溝槽隔離層。隔離層230可藉由沉積氧化矽層、氮化矽層或氧氮化矽層等，或是以上之任意組合來形成。舉例而言，隔離層230可以藉由沉積TEOS來形成。隔離層230的形成方法包括物理氣相沉積(PVD)、化學氣相沉積(CVD)等等。
請參照第10圖，其中繪示非揮發記憶體元件200的一部分立體示意圖。此實施方式類似於第9圖中所繪示的實施方式，除了串選擇電晶體SST未在第10圖中繪示，以繪示記憶體單元Mn在上視圖的輪廓。此實施方式的其他方面為了簡單起見而省略。
請參照第11圖，其中繪示非揮發記憶體元件200的一部分立體示意圖。此實施方式類似於第9圖中所繪示的實施方式，除了串選擇電晶體SST與記憶體單元M1至Mn未在第11圖中繪示，以繪示地選擇電晶體GST在上視圖的輪廓。此實施方式的其他方面為了簡單起見而省略。
第12A至16A圖繪示根據本揭露一些實施方式的記憶體元件製造的各個階段之上視示意圖。第12B至16B圖繪示根據本揭露一些實施方式沿第12A至16A圖之B-B線所繪示的剖面圖。第17A至22A圖及第23圖繪示根據本揭露一些實施方式沿著移除其中一層氮化矽層的水平位置之記憶體元件的水平剖面圖。第17B至22B圖繪示根據本揭露一些實施方式沿第17A至22A之B-B線所繪示的剖面圖。第14C、16C、17C、18C、20C、21C及22C圖繪示根據本揭露一些實施方式沿第14A、16A、17A、18A、20A、21A及22A圖之C-C線所繪示的剖面圖。第14D、16D、17D、18D、19D、20D、21D及22D繪示根據本揭露一些實施方式沿第14A、16A、17A、18A、19A、20A、21A及22A之D-D線所繪示的剖面圖。第19E圖繪示根據本揭露一些實施方式沿第19A圖之E-E線所繪示的剖面圖。
請參閱第12A與12B圖，這些圖繪示了記憶體元件的地選擇電晶體製造的例示性上視圖與剖面圖。應瞭解到，可以在第12A與12B圖所示的過程之前、期間和之後給予附加的操作，以及下面描述的一些操作流程可以被替換或移除，用於該方法之另外的實施方式。操作/過程的順序是可以互換的。地選擇電晶體與串選擇電晶體(如第9圖所示)細部的製造方法在此省略，以下的實施方式將會詳細描述。
地線310形成在基板302之上，可藉由適當的顯影、蝕刻及/或沉積技術。第一多晶矽層319與氮化矽層(未圖示)形成在基板302之上。在本實施方式中，基板302可以是矽基板。在其他實施方式中，基板302可包括其他半導體元素，例如：鍺，或包括半導體化合物，例如：碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦，或其他半導體合金，例如：SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP，以及以上之任意組合。在其他實施方式中，基板302可以是絕緣層覆矽基板，例如具有埋層。
在形成第一多晶矽層319與氮化矽層之後，進行淺溝槽隔離蝕刻製程。第一襯墊層326可形成在第一多晶矽層319與氮化矽層的側壁上。第一襯墊層326可包括典型的內連接阻礙襯墊層材料，例如鉭，氮化鉭及其組合，或者鈦，氮化鈦及其組合。在一些實施方式中，可再進行化學機械研磨製程(CMP)以移除多餘材料。
在一些實施方式中，進行另一淺溝槽隔離製程，並移除氮化矽層。在移除氮化矽層之後，填入具有雜質摻雜劑的第二多晶矽層320。在一些實施方式中，第二多晶矽層320的不同區域可摻雜有適當的摻雜物以作為地選擇電晶體的源極/汲極區與通道區。
第一閘極介電層322可以嵌設於第二多晶矽層320中。在一些實施方式中，第一閘極介電層322包括氧化矽、矽化氮或以上之任意組合。在一些其他的實施方式中，第一閘極介電層322可包括高介電係數的材料。舉例而言，第一閘極介電層322可包括一層的金屬氧化物或Hf、Al、Zr之矽酸鹽或以上之任意組合。其他適當材料包括金屬氧化物型態或金屬合金氧化物型態的La、Mg、Ba、Ti、Pb、Zr及以上之任意組合。例示性材料包括MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、SiN、Al2O3、La2O3、Ta2O5、Y2O3、HfO2、ZrO2、HfSiON、YGexOy、YSixOy、LaAlO3以及類似物。
地選擇線324可嵌設於第一閘極介電層322中。在一些實施方式中，地選擇線324可以是摻雜多晶矽或其他導電材料，例如氮化鉭或其他導電氮化物、鎢或其他金屬，或是前述之任意組合。舉例而言，地選擇線324可使用TaN、矽化物(silicide)或自對準矽化物(self-aligned silicide；salicide)作為所示實施方式中的材料。
再次進行淺溝槽隔離蝕刻製程之後，淺溝槽隔離層328可形成以分隔每個第一多晶矽層319與第二多晶矽層320，以定義地選擇線324為導電層。淺溝槽隔離層328可藉由沉積氧化矽層、氮化矽層或氧氮化矽層等等來形成。舉例而言，淺溝槽隔離層328可為TEOS。淺溝槽隔離層328在上視圖中具有蜿蜒狀的形狀，且因此具有非對稱的相對側，且第二多晶矽層320的部分分別嵌設於所述的非對稱側中。此外，另一淺溝槽隔離層330可以與淺溝槽隔離層328平行地形成。淺溝槽隔離層330可藉由沉積氧化矽層、氮化矽層或氧氮化矽層等等來形成。舉例而言，淺溝槽隔離層330可為TEOS。
請參照第12A圖，第一多晶矽層319、第二多晶矽層320、第一閘極介電層322以及地選擇線324係形成在單元區CR中，以作為地選擇電晶體。在這種方式下，與第一多晶矽層319及第二多晶矽層320相對並嵌設於第一多晶矽層319 及第二多晶矽層320中的地選擇線324之嵌入部分可作為地選擇電晶體的閘極。周邊區PR1與PR2位於單元區CR的相對兩側，且沒有地選擇電晶體。地選擇電晶體的製造類似於記憶體單元的製造，請參照以下第13A至23圖的描述。
請參照第13A與13B圖，複數氮化矽層332與第三多晶矽層334交替排列在地選擇電晶體上，且橫跨單元區CR與周邊區PR1與PR2。圖案化的硬遮罩層335形成在第三多晶矽層334與氮化矽層332的堆疊上。圖案化的硬遮罩層335可以包括光阻、二氧化矽、碳氮化矽、氮氧化矽、氮化矽等，亦可以使用其他適當的介電薄膜。舉例而言，本實施方式可以使用氮化矽作為硬遮罩層335。圖案化的硬遮罩層335可以藉由適當的沉積、顯影及/或蝕刻技術來形成。圖案化硬遮罩層335會導致蜿蜒狀溝槽T0在圖案化的硬遮罩層335中平行排列。蜿蜒狀溝槽T0暴露單元區CR中的下層材料(例如，第三多晶矽層334)。周邊區PR1與PR2被硬遮罩層335覆蓋，以保護周邊區PR1與PR2中的第三多晶矽層334與氮化矽層332的堆疊。
請參照第14A與14B圖，使用圖案化的硬遮罩層335作為蝕刻遮罩，對未被圖案化的硬遮罩層335覆蓋的暴露材料進行深溝槽隔離蝕刻，使得蜿蜒狀溝槽T0的圖案被轉移到氮化矽層332與第三多晶矽層334的堆疊，導致氮化矽層332與第三多晶矽層334的堆疊中產生蝕刻溝槽T1。深溝槽隔離蝕刻終止於淺溝槽隔離層330。在一些實施方式中，可以使用端點偵測(end point detection)的技術來確定深溝槽隔離蝕刻製程的停止位置。蝕刻製程可以使用乾式或濕式蝕刻。當使用 乾式蝕刻時，製程之氣體可包括CF4、CHF3、NF3、SF6、Br2、HBr、Cl2或以上之任意組合。可選擇性地使用稀薄氣體諸如N2、O2或Ar。當使用濕式蝕刻時，蝕刻劑可包括NH4OH：H2O2：H2O(APM)、NH2OH、KOH、HNO3：NH4F：H2O及/或類似物。硬遮罩層335在單元區CR以及周邊區PR1與PR2被移除。請參照第14C與14D圖，複數氮化矽層432與第三多晶矽層434交替堆疊在周邊區PR1上。氮化矽層432從單元區CR中相應的氮化矽層332連續延伸，且第三多晶矽層434也從單元區CR中相應的第三多晶矽層334連續延伸。複數氮化矽層532與第三多晶矽層534也交替堆疊在周邊區PR2上。氮化矽層532從單元區CR中相應的氮化矽層332連續延伸，且第三多晶矽層534也從單元區CR中相應的第三多晶矽層334連續延伸。
請參照第15A與15B圖，第二襯墊層336形成在氮化矽層332與第三多晶矽層334所堆疊之暴露側壁上。在溝槽T1的側壁被第二襯墊層336鋪墊之後，將絕緣材料填入溝槽T1，以在相應的溝槽T1中形成第一深溝槽隔離層338。在一些實施方式中，第一深溝槽隔離層338包括氧化矽層、氮化矽層或氮氧化矽層等等。第一深溝槽隔離層338可藉由化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、可流動式化學氣相沉積(FCVD)來形成。可藉由平坦化製程，如化學機械研磨製程(CMP)來移除第二襯墊層336及/或第一深溝槽隔離層338之多餘材料。
請參照第16A至16D圖，進行另一深溝槽隔離蝕 刻製程，以將溝槽T2蝕刻至氮化矽層332與第三多晶矽層334的堆疊中，以產生主動區(active area)。溝槽T2與第一深溝槽隔離層338交替排列。溝槽T2具有直條形形狀，與第一深溝槽隔離層338具有的蜿蜒狀形狀不同。溝槽T2延伸穿過單元區CR與周邊區PR1與PR2，使得溝槽T2也被蝕刻到周邊區PR1中的氮化矽層432與第三多晶矽層434的堆疊中(如第16C圖所示)，且溝槽T2也被蝕刻到周邊區PR2中的氮化矽層532與第三多晶矽層534的堆疊中(如第16D圖所示)。可以使用端點偵測的技術來確定深溝槽隔離蝕刻製程的停止位置。蝕刻製程可以使用乾式或濕式蝕刻。當使用乾式蝕刻時，製程之氣體可包括CF4、CHF3、NF3、SF6、Br2、HBr、Cl2或以上之任意組合。可選擇性地使用稀薄氣體諸如N2、O2或Ar。當使用濕式蝕刻時，蝕刻劑可包括NH4OH：H2O2：H2O(APM)、NH2OH、KOH、HNO3：NH4F：H2O及/或類似物。
請參照第17A與17B圖，移除氮化矽層332。在移除氮化矽層332之後，在單元區CR中垂直排列的第三多晶矽層334之間形成凹口R1。應瞭解第17A圖與後續的第18A、19A、20A、21A、22A及23圖係沿著移除其中一層的氮化矽層的水平位置之記憶體元件的水平剖面圖。此外，如第17C與17D圖所示，氮化矽層432與532也從周邊區PR1與PR2中的多晶矽/氮化物堆疊所移除，這使得在周邊區PR1中的第三多晶矽層434之間不會有氮化矽層介入，以及在周邊區PR2中的第三多晶矽層534之間不會有氮化矽層介入。
請參照第18A與18B圖，進行凹口處晶胞整合 (recessed cell integration；RCI)製程。也就是說，在形成凹口R1之後，在凹口R1中填入具有雜質摻雜劑的第四多晶矽層340。在形成第四多晶矽層340之後，進行熱退火製程。如第18C與18D圖所示，第四多晶矽層440與540分別形成在周邊區PR1與PR2上。
請參照第19A至19E圖，對第四多晶矽層340進行離子植入製程，隨後進行退火製程以激活植入的摻雜劑。第三多晶矽層334與第四多晶矽層340定義為垂直通道350。每個第四多晶矽層340交替堆疊在第三多晶矽層334之上。也就是說，垂直通道350具有波形的側壁351。在一些實施方式中，垂直通道350的波形側壁351包括交替排列的複數波峰351p與波谷351t。
第19C圖係第19B圖的局部放大圖。請參照第19C圖，藉由以特定角度控制離子植入的摻雜劑，在第四多晶矽層340中形成源極/汲極區355。植入製程在每個第四多晶矽層340中產生基板植入區353、源極/汲極區355以及通道區357。通道區357位於源極/汲極區355之間。摻雜類型的離子植入可以包括P型摻雜劑或N型摻雜劑。舉例而言，P型摻雜劑可以是硼或二氟化硼(BF2)，N型摻雜劑可以是磷或砷。在一些實施方式中，在基板植入區353中植入P型摻雜劑、在源極/汲極區355中植入N型摻雜劑，以及在通道區357中植入P型摻雜劑或N型摻雜劑。換句話說，基板植入區353、源極/汲極區355與通道區357可依電性設計做適當摻雜。由於植入製程，源極/汲極區355之間的源極/汲極區355與通道區357可作為電晶 體，且此電晶體可作為記憶體單元。
在一些實施方式中，在植入製程之後進行的退火製程是在攝氏約700度至約1200度範圍內的溫度下執行的快速熱退火(rapid thermal annealing；RTA)製程，持續約30秒至約90秒的範圍之間。在其他的實施方式中，傳統的爐管退火(conventional furnace annealing；CFA)製程可以在攝氏約900度至約1200度範圍內的溫度下執行，持續約30分鐘至約2小時的範圍之間。
請參照第20A至20D圖，第二閘極介電層342形成在第四多晶矽層340的側壁上。第二閘極介電層342與垂直通道350的波形側壁351共形(conformal)。在一些實施方式中，第二閘極介電層342由氧化矽或氮化矽所組成，以及在一些其他的實施方式中，第二閘極介電層342可包括高介電係數的材料。舉例而言，第二閘極介電層342可包括一層或多層之金屬氧化物或Hf、Al、Zr之矽酸鹽或以上之任意組合。其他適當材料包括金屬氧化物型態或金屬合金氧化物型態的La、Mg、Ba、Ti、Pb、Zr及以上之任意組合。例示性材料包括MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、SiN、Al2O3、La2O3、Ta2O5、Y2O3、HfO2、ZrO2、HfSiON、YGexOy、YSixOy、LaAlO3以及類似物。
在形成第二閘極介電層342之後，使用適當的沉積技術將導電層344形成於嵌設在第二閘極介電層342內。導電層344可以是摻雜多晶矽或其他導電材料，例如氮化鉭或其他導電氮化物、鎢或其他金屬，或是前述之任意組合。舉例而 言，導電層344可使用TaN作為所示實施方式中的材料。導體層344可作為電晶體的閘極。在電晶體作為記憶體單元的實施方式中，導電層344可作為字元線。
請參照第20A圖，形成導電層344也會使導電層444形成，環繞周邊區PR1中的第四多晶矽層440，以在上視圖中形成一U形結構，且形成導電層544環繞周邊區PR2中的第四多晶矽層540，以在上視圖中形成一倒U形結構。
請參照第21A至21D圖，進行深溝槽隔離蝕刻製程，以使得在垂直相鄰的第三多晶矽層334之間的凹口R1外部之導電層344的其中一部分被移除，而凹口R1中的導電層344之剩餘部分可作為字元線345，字元線345與第三多晶矽層334以交替的方式垂直排列，以形成快閃記憶體單元。在一些實施方式中，字元線345的嵌入部分與波峰351p交替排列。在一些實施方式中，蝕刻製程可以使用乾式或濕式蝕刻。當使用乾式蝕刻時，製程之氣體可包括CF4、CHF3、NF3、SF6、Br2、HBr、Cl2或以上之任意組合。可選擇性地使用稀薄氣體諸如N2、O2或Ar。當使用濕式蝕刻時，蝕刻劑可包括NH4OH：H2O2：H2O(APM)、NH2OH、KOH、HNO3：NH4F：H2O及/或類似物。
請參照第22A與22B圖，溝槽T2填入絕緣材料，以在延伸到周邊區PR1與PR2的溝槽中形成另一個第二深溝槽隔離層346。在一些實施方式中，第二深溝槽隔離層346包括氧化矽層、氮化矽層或氮氧化矽層等等。第二深溝槽隔離層346可藉由化學氣相沉積(CVD)、電漿增強化學氣相沉積 (PECVD)、原子層沉積(ALD)或可流動式化學氣相沉積(FCVD)來形成。可藉由平坦化製程，例如化學機械研磨製程(CMP)來移除第二深溝槽隔離層346之多餘材料。
在一些實施方式中，之後進行串選擇電晶體SST製程，其製程方法同第12A與12B圖之地選擇電晶體GST，可透過多次淺溝槽隔離及形成兩層的第五多晶矽層(未繪示)與第六多晶矽層(未繪示)來完成。串選擇電晶體SST細部的製造方法在此省略。串選擇電晶體SST的示例繪示於第9圖，且已於第9圖中討論。
第23圖繪示一些實施方式之非對稱排列的垂直電晶體結構。如第23圖所示，3D-NAND快閃記憶體包括複數扇狀場效電晶體單元360。每個扇狀場效電晶體單元360包括第二襯墊層336、第四多晶矽層340、第二閘極介電層342以及字元線345。每個第一單位370與第二單位380分別包括兩個扇狀場效電晶體單元360，且扇狀場效電晶體單元360彼此非對稱。在一些實施方式中，扇狀場效電晶體單元360彼此可非對稱排列，以增進結構的密度。在一些其他的實施方式中，扇狀場效電晶體可排列成複合六邊形(亦即以六個扇狀場效電晶體單元360組成)，以形成扇狀場效電晶體的最密結構，稱為非對稱複合六邊形技術(asymmetrical compound hexagon technology；ACHT)。應瞭解在一些實施方式中，3D-NAND快閃記憶體僅是扇狀場效電晶體單元360的一個例示性應用。在其他的實施方式中，扇狀場效電晶體單元360可作為其他應用，例如具有/不具有特定材料的磁阻式隨機存取記憶體 (MRAM)、可變電阻式記憶體(ReRAM或RRAM)、NAND、動態隨機存取記憶體(DRAM)、編碼形快閃記憶體(NOR)以及邏輯元件。
第24A與第24B圖繪示根據本揭露一些實施方式之3D-NAND垂直通道快閃記憶體的後段製程(back end of line；BEOL)佈線之上視圖與剖面圖。如第24A與24B所示，3D-NAND垂直通道快閃記憶體的後段製程包括複數直條形隔離層602、蜿蜒狀的隔離層604、多晶矽層606、字元線(WL)w0至w5、位元線(BL)b1至b12、選擇閘極線(SGL)s1至s4，以及金屬層M1與M2。複數字元線形成在蜿蜒狀的隔離層604的兩側上。金屬層M1與M2包括複數位元線、字元線以及選擇閘極線。
複數的通孔，例如階梯通孔(staircase via，又稱為級聯接觸通孔(cascade contact via；CCV))、通孔1、通孔2可提供與包括位元線BL、字元線WL與選擇閘極線SGL之金屬層之間的電性連接。如第24A圖所示，通孔1可提供選擇閘極線SGL與字元線WL之間的電性連接。金屬層M1可被設計成位元線BL，例如位元線b5。通孔1可提供金屬層之間的電性連接，包括位元線BL、字元線WL以及選擇閘極線SGL。舉例而言，通孔1可提供金屬層M1與字元線WL之間的電性連接。通孔2可提供金屬層之間的電性連接，包括位元線BL、字元線WL以及選擇閘極線SGL。舉例而言，通孔2可提供金屬層M2與字元線WL之間的電性連接。
請參照第24B圖，級聯接觸通孔CCV可電性連接 字元線WL至金屬層M1的通孔1，而後經由通孔2電性連接至金屬層M2。舉例而言，最上層的字元線w5可經由級聯接觸通孔CCV與通孔1電性連接至金屬層M1，並經由通孔2電性連接至金屬層M2的選擇閘極線SGL。
在一些實施方式中，3D-NAND垂直通道快閃記憶體的銅製程後段製程與第24A及24B圖所示的後段製程相似。級聯接觸通孔CCV可在選擇閘極線SGL與字元線WL之間電性連接。雙鑲嵌(double damascene)可包括通孔1與金屬層M1。另一個雙鑲嵌可包括通孔2與金屬層M2。
在一些實施方式中，一種電晶體包括一基板、一閘極與一閘極介電層。基板具有多個源極/汲極區與一通道區，通道區位於這些源極/汲極區之間。閘極介電層位於閘極與基板之間，其中在上視圖中，基板朝著遠離閘極介電層的方向漸縮。
在一些實施方式中，閘極介電層、基板與閘極在上視圖中形成一半橢圓輪廓。
在一些實施方式中，閘極嵌設於閘極介電層內。
在一些實施方式中，閘極包括一凸面，凸面與閘極介電層接觸。
在一些實施方式中，基板包括一凹面，凹面與閘極介電層接觸。
在一些實施方式中，閘極及基板分別包括一凸面及一凹面，閘極介電層位於凸面及凹面之間。
在一些實施方式中，電晶體更包含一第一隔離 層，基板嵌設於第一隔離層內，其中第一隔離層在上視圖中具有一蜿蜒狀形狀。
在一些實施方式中，電晶體更包含一第二隔離層，其中閘極位於第二隔離層與閘極介電層之間，且在上視圖中，第二隔離層具有與第一隔離層不同的形狀。
在一些實施方式中，第二隔離層在上視圖中具有一直條形形狀。
在一些實施方式中，一種半導體元件包括一第一隔離層以及多個電晶體。第一隔離層具有第一側與第二側，且在上視圖中呈非對稱。這些電晶體分別嵌設於第一隔離層中呈非對稱的第一側與第二側。每個電晶體包括呈水平順序排列的一閘極、一閘極介電層與一摻雜矽基板。
在一些實施方式中，第一隔離層在上視圖中具有一蜿蜒狀形狀。
在一些實施方式中，半導體元件更包括多個第二隔離層，其中在上視圖中，第一隔離層位於這些第二隔離層之間，且這些第二隔離層在上視圖中具有與第一隔離層不同的形狀。
在一些實施方式中，每一第二隔離層在上視圖中具有一直條形形狀。
在一些實施方式中，每一電晶體在上視圖中具有一半橢圓形狀。
在一些實施方式中，第一隔離層的第一側具有多個第一凹口，電晶體的一第一組位於這些第一凹口，第一隔離 層的第二側具有多個第二凹口，電晶體的一第二組位於這些第二凹口，且在上視圖中，這些第一凹口與這些第二凹口成非對稱排列。
在一些實施方式中，每一電晶體的摻雜矽基板包含多個源極/汲極區且呈垂直排列。
在一種實施方式中，一種形成記憶體元件的方法包括形成一交替排列的氮化矽層與多晶矽層的堆疊、蝕刻在氮化矽層與多晶矽層堆疊中的蜿蜒狀溝槽、在蜿蜒狀溝槽中形成一第一隔離層、移除氮化矽層的其中一層，以在這些多晶矽層的相鄰兩層中形成一凹口，以及在凹口中順序形成一摻雜多晶矽層、一閘極介電層與一導電層。
在一些實施方式中，形成記憶體元件的方法更包括蝕刻一直條形溝槽(stripe-shaped)，直條形溝槽位在這些氮化矽層與這些多晶矽層的堆疊中，以及在形成摻雜矽層、閘極介電層與導電層之後，形成一第二隔離層於直條形溝槽中。
在一些實施方式中，在上視圖中，形成導電層以使導電層之一第一部分與一第二部分環繞摻雜矽層，且第一隔離層位於導電層之第一部分與第二部分之間。
雖然本揭露已經將實施方式詳細地揭露如上，然而其他的實施方式也是可能的，並非用以限定本揭露。因此，所附之權利要求的精神及範圍不應限於本揭露實施方式的描述。
本領域任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之改變或替換，因此所有的這些改變 或替換都應涵蓋於本揭露所附權利要求的保護範圍之內。
1‧‧‧扇狀場效電晶體
10‧‧‧基板
20‧‧‧介電層
S/D‧‧‧源極/汲極區
G‧‧‧閘極

Claims (20)

  1. 一種電晶體，包含：一基板，具有複數源極/汲極區及一通道區，該通道區位於該些源極/汲極區之間，其中該基板具有一第一面與一第二面，該第二面是從該第一面的一側連接到該第一面的另一側，該第二面的長度大於該第一面的長度，且該通道區位於該第一面；一閘極；以及一閘極介電層，位於該閘極及該基板之間，其中在上視圖中，該基板朝著遠離該閘極介電層的方向漸縮。
  2. 如請求項1所述之電晶體，其中該閘極介電層、該基板及該閘極在上視圖中形成一半橢圓輪廓。
  3. 如請求項1所述之電晶體，其中該閘極係嵌設於該閘極介電層內。
  4. 如請求項1所述之電晶體，其中該閘極介電層係嵌設於該基板內。
  5. 如請求項1所述之電晶體，其中該閘極包含一凸面，該凸面與該閘極介電層接觸。
  6. 如請求項1所述之電晶體，其中該基板包含一凹面，該凹面與該閘極介電層接觸。
  7. 如請求項1所述之電晶體，其中該閘極及該基板分別包含一凸面及一凹面，且該閘極介電層位於該凸面及該凹面之間。
  8. 如請求項1所述之電晶體，更包含：一第一隔離層，該基板嵌設於該第一隔離層內，其中該第一隔離層在上視圖中具有一蜿蜒狀形狀。
  9. 如請求項8所述之電晶體，更包含：一第二隔離層，其中該閘極位於該第二隔離層及該閘極介電層之間，且在上視圖中，該第二隔離層具有與該第一隔離層不同的形狀。
  10. 如請求項9所述之電晶體，其中該第二隔離層在上視圖中具有一直條形形狀。
  11. 一種半導體元件，包含：一第一隔離層，具有複數第一側與複數第二側，且該些第一側及該些第二側在上視圖中呈非對稱；以及複數電晶體，該些電晶體分別嵌設於該第一隔離層中呈非對稱的該些第一側及該些第二側，該些電晶體之每一者包含呈水平順序排列之一閘極、一閘極介電層及一摻雜矽基板，其中該摻雜矽基板具有一第一面與一第二面，該第二面是從該第一面的一側連接到該第一面的另一側，該第二面的 長度大於該第一面的長度，且該摻雜矽基板的一通道區位於該第一面。
  12. 如請求項11所述之半導體元件，其中該第一隔離層在上視圖中具有一蜿蜒狀形狀。
  13. 如請求項11所述之半導體元件，更包含：複數第二隔離層，其中在上視圖中，該第一隔離層係位於該些第二隔離層之間，且該些第二隔離層在上視圖中具有與該第一隔離層不同的形狀。
  14. 如請求項13所述之半導體元件，其中該些第二隔離層之每一者在上視圖中具有一直條形形狀。
  15. 如請求項11所述之半導體元件，其中該些電晶體之每一者在上視圖中具有一半橢圓形狀。
  16. 如請求項11所述之半導體元件，其中該第一隔離層之該第一側具有複數第一凹口，該電晶體的一第一組位於該些第一凹口，該第一隔離層之該第二側具有複數第二凹口，該電晶體的一第二組位於該些第二凹口，且在上視圖中，該些第一凹口與該些第二凹口呈非對稱排列。
  17. 如請求項11所述之半導體元件，其中該些電晶體之每一者之該摻雜矽基板包含複數源極/汲極區且呈 垂直排列。
  18. 一種形成記憶體元件的方法，包含：形成交替排列的複數氮化矽層及複數多晶矽層的一堆疊；蝕刻一蜿蜒狀溝槽，該蜿蜒狀溝槽位在該些氮化矽層及該些多晶矽層的該堆疊中；在該蜿蜒狀溝槽中形成一第一隔離層；移除該些氮化矽層的其中一層，以在該些多晶矽層的相鄰兩層中形成一凹口；以及在該凹口中順序形成一摻雜多晶矽層、一閘極介電層及一導電層。
  19. 如請求項18所述之形成記憶體元件的方法，更包含：蝕刻一直條形溝槽，該直條形溝槽位在該些氮化矽層及該些多晶矽層的該堆疊中；以及在形成該摻雜多晶矽層、該閘極介電層及該導電層之後，形成一第二隔離層於該直條形溝槽中。
  20. 如請求項18所述之形成記憶體元件的方法，其中在上視圖中，形成該導電層以使該導電層之一第一部份及該導電層之一第二部分環繞該摻雜多晶矽層，且該第一隔離層位於該導電層之該第一部分及該第二部分之間。
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