CN109103200B - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN109103200B
CN109103200B CN201810642566.2A CN201810642566A CN109103200B CN 109103200 B CN109103200 B CN 109103200B CN 201810642566 A CN201810642566 A CN 201810642566A CN 109103200 B CN109103200 B CN 109103200B
Authority
CN
China
Prior art keywords
region
gate electrode
semiconductor device
isolation
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810642566.2A
Other languages
English (en)
Other versions
CN109103200A (zh
Inventor
李秉一
具池谋
李晫
车俊昊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN109103200A publication Critical patent/CN109103200A/zh
Application granted granted Critical
Publication of CN109103200B publication Critical patent/CN109103200B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体器件包括：具有第一区域和第二区域的衬底；具有多个栅电极的栅电极堆叠，所述多个栅电极在第一区域中在垂直于衬底的上表面的第一方向上垂直地堆叠并彼此间隔开，并且在平行于衬底的上表面的第二方向上从第一区域到第二区域延伸为具有不同的长度；在第一区域和第二区域中在垂直于第一方向的第二方向上延伸同时贯穿衬底上的栅电极堆叠的第一隔离区域和第二隔离区域；串隔离区域，在第一区域中设置在第一隔离区域与第二隔离区域之间，并且在第二方向上延伸同时贯穿栅电极堆叠的一部分；以及在第一区域和第二区域中的至少一个中与串隔离区域线形地设置并在第二方向上彼此间隔开的多个辅助隔离区域。

Description

半导体器件
技术领域
本公开涉及半导体器件。
背景技术
在需要半导体器件处理高容量数据的同时，其体积已逐渐减小。因而，构成这样的半导体器件的半导体元件的集成需要增加。因此，作为提高半导体器件的集成度的一种方法，已经提出了这样的半导体器件，该半导体器件具有例如垂直晶体管结构的三维晶体管结构而非现有的平面晶体管结构。
发明内容
根据示例性实施方式的本发明构思的一方面提供了具有改善的可靠性的半导体器件。
根据本发明构思的一方面，一种半导体器件包括：具有第一区域和第二区域的衬底；具有多个栅电极的栅电极堆叠，所述多个栅电极在第一区域中在垂直于衬底的上表面的第一方向上垂直地堆叠并彼此间隔开，并且在平行于衬底的上表面的第二方向上从第一区域到第二区域延伸为具有不同的长度；第一隔离区域和第二隔离区域，第一隔离区域和第二隔离区域在第一区域和第二区域中在垂直于第一方向的第二方向上延伸同时贯穿衬底上的栅电极堆叠；串隔离区域，在第一区域中设置在第一隔离区域与第二隔离区域之间，并在第二方向上延伸同时贯穿栅电极堆叠的一部分；以及多个辅助隔离区域，所述多个辅助隔离区域在第一区域和第二区域中的至少一个中与串隔离区域线形地设置，并在第二方向上彼此间隔开。
根据本发明构思的一方面，一种半导体器件包括：具有第一区域和第二区域的衬底；多个栅电极，所述多个栅电极在第一区域中在垂直于衬底的上表面的第一方向上垂直地堆叠并彼此间隔开，所述多个栅电极的每个在从第一区域到第二区域的方向上延伸为具有彼此不同的长度；多个公共源极线，所述多个公共源极线在第一区域和第二区域中设置在所述多个栅电极之间，并在垂直于第一方向的第二方向上延伸；以及多个虚设公共源极线，所述多个虚设公共源极线在第一区域和第二区域中的至少一个中设置在公共源极线之间，并在第二方向上彼此间隔开。
根据本发明构思的一方面，一种半导体器件包括：衬底；栅电极，在垂直于衬底的上表面的第一方向上垂直地堆叠并彼此间隔开，栅电极的每个在垂直于第一方向的第二方向上延伸为具有彼此不同的长度；以及在第二方向上延伸同时贯穿堆叠在衬底上的所有栅电极的第一隔离区域和第二隔离区域。在栅电极当中，至少一个最上面的栅电极在第一隔离区域与第二隔离区域之间被划分成第一子栅电极和第二子栅电极，第一子栅电极和第二子栅电极在垂直于第一方向和第二方向的第三方向上具有第一长度的最小宽度。栅电极中的设置在栅电极中间的至少一个通过在第二方向上彼此间隔开的多个栅极连接部分连接在第一隔离区域与第二隔离区域之间。栅极连接部分的每个在第二方向上具有小于第一长度两倍的第二长度。
附图说明
本发明构思的以上及其它方面、特征和其它优点将由以下结合附图的详细描述被更清楚地理解，附图中：
图1是根据示例实施方式的半导体器件的示意框图；
图2是根据示例实施方式的半导体器件的存储单元阵列的等效电路图；
图3是根据示例实施方式的半导体器件的示意俯视图；
图4A至4D是根据示例实施方式的半导体器件的示意剖视图；
图5是示出根据示例实施方式的半导体器件的栅电极的分解透视图；
图6是根据示例实施方式的半导体器件的示意剖视图；
图7A和7B是根据示例实施方式的半导体器件的示意俯视图；
图8A至12B是示出根据示例实施方式的制造半导体器件的方法的示意俯视图和剖视图；以及
图13是根据示例实施方式的半导体器件的示意剖视图。
在附图中，为了清楚，层和区域的尺寸及相对尺寸可能被夸大。同样的附图标记始终指同样的元件。虽然不同的附图显示了示例性实施方式的变化，并且可以使用诸如“在一个实施方式中”的语言被引用，但是这些附图不必然旨在彼此互斥。相反，如将由下面的详细描述的上下文所看到地，当将附图及对它们的描述作为整体考虑时，不同的附图中所描绘和描述的某些特征可与来自其它附图的其它特征组合而产生各种各样的实施方式。
具体实施方式
图1是根据示例实施方式的半导体器件的示意框图。
参照图1，根据一示例实施方式的半导体器件1可以包括存储单元阵列2、驱动电路3、读/写电路4和控制电路5。半导体器件1可以成例如由半导体晶片形成的半导体芯片或管芯的形式。当在此使用时，术语“半导体器件”也可以指半导体封装，其包括封装基板、一个或更多个半导体芯片、以及密封剂。
存储单元阵列2可以包括多个存储单元，多个存储单元可以布置成多个行和多个列。存储单元阵列2中包括的多个存储单元可以通过字线WL、公共源极线CSL、串选择线SSL、地选择线GSL等电连接到驱动电路3，并且可以通过位线BL电连接到读/写电路4。在示例实施方式中，线形地布置在单个行中的多个存储单元可以电连接到同一字线WL，线形地布置在单个列中的多个存储单元可以电连接到同一位线BL。
当在此使用时，除非另行指示，否则描述为“电连接”的项目被配置为使得电信号可从一个项目传递到另一项目。因此，与不允许电流从其通过的无源电绝缘部件(例如，印刷电路板的半固化片层、连接两个器件的电绝缘粘合剂、电绝缘底部填充物或模制层等)物理连接的无源导电部件(例如，导线、垫、内部电线等)不与该部件电连接。
存储单元阵列2中包括的多个存储单元可以被分成多个存储块。相应存储块可以包括多个字线WL、多个串选择线SSL、多个地选择线GSL、多个位线BL和至少一个公共源极线CSL。
驱动电路3和读/写电路4可以由控制电路5操作。在示例实施方式中，驱动电路3可以从外部源接收地址信息ADDR，解码接收到的地址信息ADDR以选择连接到存储单元阵列的字线WL、公共源极线CSL、串选择线SSL和地选择线GSL的至少一部分。驱动电路3可以包括用于字线WL、公共源极线CSL、串选择线SSL和地选择线GSL的每个的驱动电路。
响应于从控制电路5提供的命令，读/写电路4可以选择电连接到存储单元阵列2的位线BL的至少一部分。读/写电路4可以读取写入到与所选择的至少一部分位线BL电连接的存储单元的数据，或者可以将数据写入到与所选择的至少一部分位线BL电连接的存储单元。为了执行如上所述的操作，读/写电路4可以包括诸如页缓冲器、输入/输出缓冲器、数据锁存器等的电路。
响应于由控制电路5从外部源(例如存储控制器)接收的控制信号CTRL，控制电路5可以控制驱动电路3和读/写电路4的操作。控制电路5可以接收控制信号和外部电压，并且可以根据已接收的控制信号而操作。控制电路5可以包括利用外部电压产生内部操作所需的电压(例如，编程电压、读取电压、擦除电压等)的电压发生器(未示出)。响应于控制信号，控制电路5可以控制读取操作、写入操作和/或擦除操作。
例如，当读取写入到存储单元阵列2的数据时，控制电路5可以控制驱动电路3的操作，以将电压供应到其中存储待读取的数据的字线WL从而执行读取操作。当用于读取操作的电压被供应到特定字线WL时，控制电路5可以执行控制操作，使得读/写电路4可以读取写入到存储单元的数据，该存储单元电连接到已接收用于读取操作的电压的字线WL。
例如，当数据被写入到存储单元阵列2时，控制电路5可以控制驱动电路3的操作，以将电压供应到数据将被写入到其的字线WL从而执行写入操作。当用于写入操作的电压被供应到特定字线WL时，控制电路5可以控制读/写电路4将数据写入到与用于写入操作的电压已供应到其的字线WL电连接的存储单元。
图2是根据示例实施方式的半导体器件的存储单元阵列的等效电路图。
参照图2，根据一示例实施方式的存储单元阵列可以包括含彼此串联连接的n个存储单元器件MC1至MCn的多个存储单元串S、以及分别串联连接到存储单元器件MC1至MCn的两端的地选择晶体管GST和串选择晶体管SST。
彼此串联连接的n个存储单元器件MC1至MCn可以分别连接到字线WL1至WLn以选择存储单元器件MC1至MCn的至少一部分。
地选择晶体管GST的栅极端子可以连接到地选择线GSL，并且其源极端子可以连接到公共源极线CSL。串选择晶体管SST的栅极端子可以连接到串选择线SSL，并且其源极端子可以连接到存储单元器件MCn的漏极端子。虽然图2示出其中一个地选择晶体管GST和一个串选择晶体管SST分别连接到彼此串联连接的n个存储单元器件MC1至MCn的结构，但是，多个地选择晶体管GST或多个串选择晶体管SST也可以以不同于以上的方式连接到其。
串选择晶体管SST的漏极端子可以连接到位线BL1至BLm。当信号通过串选择线SSL被施加到串选择晶体管SST的栅极端子时，通过位线BL1至BLm施加的信号可以被传送到彼此串联连接的n个存储单元器件MC1至MCn，因而可以执行数据读取操作或数据写入操作。此外，通过经由地选择线GSL将信号施加到地选择晶体管GST(其源极端子连接到公共源极线CSL)的栅极端子，可以执行移除存储在n个存储单元器件MC1至MCn中的所有电荷的擦除操作。
图3是根据示例实施方式的半导体器件的示意俯视图。图4A至4D是根据示例实施方式的半导体器件的示意剖视图。图4A至4D示出沿图3的线I-I'、II-II'、III-III'和IV-IV'截取的剖面。
参照图3，半导体器件100可以包括：衬底101，具有第一区域I和第二区域II；栅电极堆叠130，具有在垂直于衬底101的上表面的方向(Z方向)上垂直地堆叠在衬底101上的栅电极131至138；沟道CH，在第一区域I中布置为贯穿栅电极堆叠130；第一隔离区域MS1和第二隔离区域MS2，在贯穿栅电极堆叠130的同时沿行方向在平行于衬底101的上表面的第一方向(X方向)上延伸；串隔离区域SS，贯穿部分的栅电极堆叠130；以及彼此间隔开的多个辅助隔离区域DMS。例如，第一隔离区域MS1和第二隔离区域MS2可以沿着第一区域I和第二区域II两者连续地延伸。因此，第一隔离区域MS1和第二隔离区域MS2可以形成在衬底101的第一区域I和第二区域II上。在图3中，为了简洁，省略了半导体器件100的部件的一部分，例如层间绝缘层120和***区域绝缘层190。
衬底101的第一区域I可以是与图1的存储单元阵列2对应的区域，第二区域II可以对应于其中图1的存储单元阵列2和驱动电路3彼此电连接的区域。第二区域II可以设置在第一区域I的在至少一个方向上例如在X方向上的至少一个端部上。
栅电极堆叠130的栅电极131至138可以在垂直于衬底101的上表面的方向(Z方向)上垂直地堆叠在第一区域I中，并且可以从第一区域I延伸到第二区域II，以在平行于衬底101的上表面的方向(X方向)上具有不同的长度。栅电极堆叠130的栅电极131至138可以被沿X方向延伸的第一隔离区域MS1和第二隔离区域MS2划分为在平行于衬底101的上表面且垂直于X方向和Z方向的方向(Y方向)上彼此分离地设置。在第一隔离区域MS1与第二隔离区域MS2之间的栅电极堆叠130的栅电极可以形成单个存储块，但是存储块的范围不限于此。
沟道CH可以在第一区域I上以行和列彼此间隔开。沟道CH可以布置为形成格子图案或者可以在一个方向上以Z字形形式布置。在示例实施方式中，虚设沟道可以设置在第一区域I和第二区域II的一部分上。虚设沟道可以不连接到位线。例如，虚设沟道可以不连接到用于在半导体器件100内通信的任何栅极或位线，或者虚设沟道可以连接到虚设栅极或虚设位线，使得与有源区域相关联的数据被半导体器件100的***电路忽略、或者不与半导体器件100外部的器件通信、或者被这样的外部器件忽略。因此，如在此描述的“虚设”部件不用来通信用于逻辑操作或存储操作的数据。
第一隔离区域MS1和第二隔离区域MS2可以布置为在第一区域I和第二区域II中在X方向上延伸。第一隔离区域MS1和第二隔离区域MS2可以在垂直于X方向的Y方向上交替地布置。第一隔离区域MS1和第二隔离区域MS2可以贯穿堆叠在衬底101上的栅电极堆叠130的所有栅电极131至138以连接到衬底101。第一隔离区域MS1和第二隔离区域MS2可以包括以上参照图1和2描述的公共源极线CSL。第一隔离区域MS1和第二隔离区域MS2的每个可以包括绝缘层107、以及通过绝缘层107与栅电极堆叠130的栅电极131至138的每个绝缘的导电层110。第一隔离区域MS1和第二隔离区域MS2的导电层110可以对应于公共源极线CSL。例如，第一隔离区域MS1的导电层110可以对应于第一公共源极线CSL1，第二隔离区域的导电层110可以对应于第二公共源极线CSL2(例如见图4A)。在示例实施方式中，第一隔离区域MS1和第二隔离区域MS2被示为具有穿过第一区域I和第二区域II的连续的线形，但不限于此。在示例实施方式中，第一隔离区域MS1和第二隔离区域MS2中的至少一个可以例如在第二区域II中不连续地延伸，并且可以以在X方向上被分成两段的方式设置。在该示例性实施方式中，第一隔离区域MS1和第二隔离区域MS2的每个在X方向上的长度也可以大于辅助隔离区域DMS的每个的长度。
串隔离区域SS可以在第一隔离区域MS1与第二隔离区域MS2之间在X方向上延伸。串隔离区域SS可以设置在第二区域II的一部分中以及在第一区域I中，以贯穿栅电极堆叠130的一部分，包括栅电极堆叠130当中最上面的栅电极138。由串隔离区域SS划分的栅电极堆叠130可以在沿Y方向布置成行的沟道CH之间彼此分离，以形成不同的串选择线SSL(见图1和2)。串隔离区域SS可以包括串绝缘层103。
辅助隔离区域DMS可以在第一隔离区域MS1与第二隔离区域MS2之间在X方向上延伸。辅助隔离区域DMS可以布置成线形以在整个第一区域I和第二区域II中彼此间隔开。辅助隔离区域DMS可以与串隔离区域SS一起设置成线形，例如可以布置为具有在Y方向上与串隔离区域SS的中心一致的中心。因此，辅助隔离区域DMS可以在X方向上在第一区域I中与串隔离区域SS交替地布置。在示例实施方式中，辅助隔离区域DMS的一部分也可以布置为与沟道CH接触。当一元件被称为“接触”另一元件或“与”另一元件“接触”时，没有居间元件存在。
辅助隔离区域DMS可以包括虚设公共源极线DCSL(见例如图4A)。辅助隔离区域DMS可以以与第一隔离区域MS1和第二隔离区域MS2相同的方式具有由导电层110和绝缘层107组成的结构，并且辅助隔离区域DMS中的导电层110可以对应于虚设公共源极线DCSL(见例如图4A)。因此，以与第一隔离区域MS1和第二隔离区域MS2的对应于公共源极线CSL的导电层110不同的方式，构成辅助隔离区域DMS的导电层110可以处于其中导电层110不连接到驱动半导体器件100的器件或者不施加电信号的浮置状态。如上所述，与公共源极线CSL相反，这里描述的虚设公共源极线不用来通信用于半导体器件100的逻辑操作或存储操作的数据。
辅助隔离区域DMS可以在与第一隔离区域MS1和第二隔离区域MS2相同的工艺步骤中形成，并且可以用作传送栅电极堆叠130的材料用于形成栅电极堆叠130的空间，这将在下面参照图12A和12B更详细地描述。以与第一隔离区域MS1和第二隔离区域MS2不同的方式，由于多个辅助隔离区域DMS彼此间隔开，栅电极堆叠130的栅电极131至138可以在其中不设置辅助隔离区域DMS的区域中彼此连接。因此，栅电极堆叠130的堆叠结构可以被支撑，使得在栅电极堆叠130的堆叠结构中不发生倾斜。
辅助隔离区域DMS的形状被示为在俯视图中具有矩形形状，但不限于此，并且可以在具有沿X方向的伸长形状的范围内各种各样地改变。辅助隔离区域DMS可以在垂直于X方向和Z方向的Y方向上具有宽度W2，该宽度W2等于或小于第一隔离区域MS1和第二隔离区域MS2的每个在垂直于X方向和Z方向的Y方向上的宽度W1。辅助隔离区域DMS的每个在垂直于X方向和Z方向的Y方向上的宽度W2可以等于或大于串隔离区域SS的每个在垂直于X方向和Z方向的Y方向上的宽度W3。辅助隔离区域DMS的每个在X方向上的长度L1可以在例如200nm到2000nm的范围内，并且可以根据构成半导体器件100的栅电极堆叠130的栅电极数量和沟道CH的尺寸等而改变。如果长度L1小于200nm到2000nm的范围，则可能难以在工艺中执行图案化。如果长度L1大于以上范围，则其中栅电极堆叠130的栅电极在辅助隔离区域DMS之间彼此连接的区域会相对较窄，因而栅电极堆叠130的堆叠结构不会被充分地支撑。
在示例实施方式中，辅助隔离区域DMS在X方向上彼此间隔开的间隔距离L2，例如辅助隔离区域DMS之间的距离L2，可以彼此基本相同，并且可以在第一区域I和第二区域II中彼此相同。根据示例实施方式，距离L2可以在第一区域I和第二区域II中彼此不同，使得辅助隔离区域DMS可以在第一区域I和第二区域II中以不同的密度布置。例如，在一些实施方式中，如果第一区域I中的间隔距离L2小于第二区域II中的间隔距离，则辅助隔离区域DMS可以布置为在第一区域I中具有比第二区域II中的密度更高的密度。或者，在一些实施方式中，如果第一区域I中的间隔距离L2大于第二区域II中的间隔距离，则辅助隔离区域DMS可以布置为在第一区域I中具有比第二区域II中的密度更低的密度。X方向上的距离L2可以小于第一隔离区域MS1和第二隔离区域MS2的每个与辅助隔离区域DMS之间在Y方向上的距离L3的两倍，并且可以大于100nm。如果距离L2大于距离L3的两倍，则当形成栅电极堆叠130的材料在第一隔离区域MS1与第二隔离区域MS2之间的填充完成时，该材料在辅助隔离区域DMS之间的填充可能未完成。此外，如果距离L2为100nm或更小，则可能难以在工艺期间执行图案化。
参照图4A和4B，半导体器件100还可以包括在垂直于X方向和Y方向两者的Z方向上与栅电极堆叠130的栅电极131至138交替地顺序堆叠在衬底101上的层间绝缘层121至129(120)、栅极电介质层145、以及沟道CH中的沟道区域140、沟道垫155和沟道绝缘层150。例如，栅电极131可以设置在层间绝缘层121与122之间，栅电极132可以设置在层间绝缘层122与123之间，栅电极133可以设置在层间绝缘层123与124之间，依此类推。
衬底101可以具有在X方向和Y方向上延伸的上表面。衬底101可以包括半导体材料，例如IV族半导体材料、III-V族化合物半导体材料或II-VI族氧化物半导体材料。例如，IV族半导体材料的示例可以包括硅、锗或硅锗。衬底101可以被提供成体晶片或外延层。
层间绝缘层120可以设置在栅电极堆叠130的栅电极之间。层间绝缘层120还可以布置为在垂直于衬底101的上表面的方向上彼此间隔开，并且可以以与栅电极堆叠130类似的方式在X方向上延伸。层间绝缘层120可以包括诸如硅氧化物或硅氮化物的绝缘材料。
栅电极堆叠130的栅电极可以在垂直于衬底101的上表面的方向上堆叠在衬底101上，并且可以与层间绝缘层121至129(120)交替地堆叠。栅电极堆叠130的栅电极可以设置为沿沟道CH的侧面在垂直于衬底101的上表面的方向上彼此间隔开。参照图2，栅电极堆叠130的栅电极可以分别形成地选择晶体管GST的栅极、多个存储单元器件MC1至MCn的栅极和串选择晶体管SST的栅极。栅电极堆叠130的栅电极可以延伸以形成字线WL1至WLn、串选择线SSL和地选择线GSL，并且字线WL1至WLn可以在彼此相邻且在X方向和Y方向上布置的存储单元串的预定组中共同地彼此连接。
在示例实施方式中，构成存储单元MC1至MCn的栅电极堆叠130的栅电极的数量可以根据半导体器件100的容量来确定。根据一示例实施方式，串选择晶体管SST和地选择晶体管GST的栅电极堆叠130的栅电极可以分别为一个或两个或更多个栅电极，并且可以具有与存储单元MC1至MCn的栅电极堆叠130的栅电极的结构相同或不同的结构。栅电极堆叠130的一部分，例如电极堆叠130的与地选择晶体管GST或串选择晶体管SST相邻的栅电极，可以是虚设栅电极。虚设栅电极(栅电极堆叠130的与地选择晶体管GST或串选择晶体管SST相邻的栅电极)可以不被连接或配置为接收将施加到栅电极堆叠130的不与地选择晶体管GST或串选择晶体管SST相邻的其它栅电极的正常栅极电压。例如，虚设栅电极可以接收不同的电压水平，或者可以在与电压施加到栅电极堆叠130的不与地选择晶体管GST或串选择晶体管SST相邻的其它栅电极时不同的时间接收电压。
栅电极堆叠130的每个栅电极可以包括例如钨(W)的金属。根据一示例实施方式，栅电极堆叠130的每个栅电极可以包括多晶硅或金属硅化物材料。根据示例实施方式，栅电极堆叠130的每个栅电极还可以包括扩散屏障层，例如该扩散屏障层可以包括钨氮化物(WN)、钽氮化物(TaN)、钛氮化物(TiN)或其组合。
具有柱形的沟道CH可以取决于高宽比而具有其宽度朝着衬底101减小的倾斜侧面。沟道区域140可以设置在沟道CH中。根据一示例实施方式，沟道CH中的沟道区域140可以具有围绕提供在其中的沟道绝缘层150的环形形状，但是也可以具有诸如圆柱形或棱柱形的柱形状而在其中没有沟道绝缘层150。沟道区域140可以连接到提供在其下方的外延层105。沟道区域140可以包括诸如多晶硅或单晶硅的半导体材料。该半导体材料可以是无掺杂材料或者可以是包括p型或n型杂质的材料。根据连接到沟道垫155的上布线结构的布置，在Y方向上线形设置的沟道CH可以连接到不同位线BL(见图1和2)。此外，部分的沟道CH可以是不连接到位线的虚设沟道。
沟道垫155可以在沟道CH中设置在沟道区域140上。沟道垫155可以设置为覆盖沟道绝缘层150的上表面并电连接到沟道区域140。沟道垫155可以包括例如掺杂多晶硅。
栅极电介质层145可以设置在栅电极堆叠130的栅电极与沟道区域140之间。栅极电介质层145可以包括从沟道区域140顺序堆叠的隧穿层142、电荷存储层143和阻挡层144。隧穿层142可以允许经由福勒-诺德海姆(FN)隧穿机制(在高电场下电子隧穿穿过屏障的机制)使电荷隧穿以传输到电荷存储层143。
隧穿层142可以包括例如二氧化硅(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)或其组合。电荷存储层143可以是电荷俘获层或浮栅导电层。在示例实施方式中，当电荷存储层143为电荷俘获层时，电荷存储层143可以由硅氮化物组成。阻挡层144可以包括二氧化硅(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、高k电介质材料或其组合。
外延层105可以在设置于衬底101上并设置于至少一个栅电极130的一侧的同时设置于沟道CH的下端上。外延层105可以设置在衬底101的凹陷区域中。外延层105的上表面可以高于最下面的栅电极131的上表面，并且可以低于提供在最下面的栅电极131上方的栅电极132的下表面，但不限于此。因此，即使当沟道区域140的高宽比增大时，沟道区域140也可以通过外延层105稳定地电连接到衬底101，并且存储单元串之间的地选择晶体管GST的特性可以是均匀的。根据示例实施方式，外延层105也可以被省略，在这种情况下，沟道区域140可以直接连接到衬底101。
如图4A所示，辅助隔离区域DMS可以以与第一隔离区域MS1和第二隔离区域MS2类似的方式包括导电层110和绝缘层107，同时以与第一隔离区域MS1和第二隔离区域MS2不同的方式，例如，辅助隔离区域DMS的导电层110的下部可以不连接到衬底101。辅助隔离区域DMS中的导电层110可以通过绝缘层107与衬底101间隔开，并且也可以与衬底101电绝缘。因此，在第一隔离区域MS1和第二隔离区域MS2与辅助隔离区域DMS之间，导电层110的厚度可以彼此不同。例如，第一隔离区域MS1和第二隔离区域MS2中的导电层110的每个的厚度可以大于辅助隔离区域DMS中的导电层110的厚度。
如上所述的结构差异可以被提供因为：辅助隔离区域DMS在Y方向上的宽度W2比第一隔离区域MS1和第二隔离区域MS2的每个在Y方向上的宽度W1窄，使得当绝缘层107形成时，绝缘材料不会从衬底101的上表面完全去除。或者，因为辅助隔离区域DMS延伸为具有比第一隔离区域MS1和第二隔离区域MS2的每个在X方向上的长度短的长度，所以靠近其两个边缘的区域可以具有这样的结构。由于第一隔离区域MS1和第二隔离区域MS2与辅助隔离区域DMS的宽度差异，其中的导电层110也可以具有不同的宽度。根据示例实施方式，辅助隔离区域DMS的导电层110在Y方向上的宽度比第一隔离区域MS1和第二隔离区域MS2的每个的导电层110在Y方向上的宽度窄。
如图4B所示，栅电极堆叠130中的包括最上面的栅电极138的总共三个栅电极可以被串绝缘层103在Y方向上分成几个区域，但是栅电极堆叠130的由串绝缘层103划分的栅电极的数量不限于此。
参照图4C和4D，在衬底101的第二区域II中，栅电极堆叠130的每个栅电极可以在X方向上延伸为具有不同的长度以形成具有台阶形状的接触区域CP。例如，栅电极堆叠130中的下部栅电极在X方向上延伸为比栅电极堆叠130中的上部栅电极更长。在接触区域CP中，栅电极堆叠130的每个栅电极可以连接到接触插塞，栅电极堆叠130通过该接触插塞连接到上布线结构。如图4C所示，在接触区域CP中，栅电极堆叠130的每个栅电极可以在Y方向上具有增大的厚度以稳定地连接到接触插塞。例如，接触插塞可以是由诸如金属的导电材料形成的导电插塞。
如图4D所示，辅助隔离区域DMS可以在第一区域I以及部分的第二区域II中在X方向上与串隔离区域SS交替地设置。辅助隔离区域DMS可以贯穿栅电极堆叠130的所有层以连接到第一区域I中以及第二区域II中的衬底101，并且可以设置为贯穿堆叠在衬底101上的栅电极堆叠130的一部分以及***区域绝缘层190。
图5是示出根据示例实施方式的半导体器件的栅电极的分解透视图。
参照图5，栅电极堆叠130的设置在图3的第一隔离区域MS1与第二隔离区域MS2之间的部分被示出。在栅电极堆叠130的栅电极当中，用作串选择线SSL的上部栅电极137和138以及虚设栅电极136分别可以通过串隔离区域SS和辅助隔离区域DMS在Y方向上被分成两个子栅电极136a和136b、137a和137b、以及138a和138b。子栅电极136a、136b、137a、137b、138a和138b的每个可以连接到接触插塞以独立地接收电信号。子栅电极136a和136b、137a和137b、以及138a和138b可以在其彼此相反的侧表面上具有重复的弯曲或台阶。这样的弯曲或台阶可以通过串隔离区域SS与辅助隔离区域DMS之间在Y方向上的宽度差异而形成。在示例实施方式中，子栅电极136a、136b、137a、137b、138a和138b也可以延伸为具有均匀的宽度，而在相反的侧表面上没有台阶。
其它栅电极，例如栅电极堆叠130中的在虚设栅电极136下方的下部栅电极，可以不被串隔离区域SS分开从而具有单个连接的形式，诸如图5所示的栅电极135。详细地，栅电极135可以以由串隔离区域SS下方的栅极连接部分GC连接的形式设置成单个栅电极。因此，栅极连接部分GC可以将栅电极堆叠130中的下部栅电极彼此连接，以被提供成在第一隔离区域MS1与第二隔离区域MS2之间的单个栅电极，因而可以用作防止栅电极堆叠130的堆叠结构中发生倾斜的支撑物。
栅极连接部分GC的每个在X方向上的长度L4可以小于与子栅电极136a、136b、137a、137b、138a和138b的每个在Y方向上的最小宽度W4的两倍相等的距离。例如，如上所述，当形成栅电极堆叠130的材料在第一隔离区域MS1与第二隔离区域MS2之间的填充完成时，该材料在辅助隔离区域DMS之间的填充也可以充分完成。此外，长度L4可以大于沟道CH的宽度或直径L5。
图6是根据示例实施方式的半导体器件的示意剖视图。图6示出与沿图3的俯视图中的线I-I'截取的剖面区域对应的区域。
参照图6，半导体器件100a的辅助隔离区域DMS的结构可以不同于在图4A所示的半导体器件100的示例实施方式中的结构。在图6的示例实施方式中，辅助隔离区域DMS可以具有与第一隔离区域MS1和第二隔离区域MS2基本相同的结构。辅助隔离区域DMS可以具有与第一隔离区域MS1和第二隔离区域MS2的每个在Y方向上的宽度相同的宽度W1，因而可以具有相同的结构。辅助隔离区域DMS的导电层110的下部可以以与第一隔离区域MS1和第二隔离区域MS2的导电层110的方式类似的方式连接到衬底101。在该示例性实施方式中，以与第一隔离区域MS1和第二隔离区域MS2的导电层110不同的方式，辅助隔离区域DMS的导电层110可以不连接到其它布线结构，并且可以不被施加有电信号。或者，根据示例实施方式，电信号可以被施加到辅助隔离区域DMS的导电层110，并且该电信号可以与第一隔离区域MS1和第二隔离区域MS2的导电层110的电信号相同或不同。
图7A和7B是根据示例实施方式的半导体器件的示意俯视图。
参照图7A和7B，半导体器件100b和100c可以与根据图3的示例实施方式的半导体器件100不同在于，辅助隔离区域DMS的布置不同于图3所示的半导体器件100中辅助隔离区域DMS的布置。在图7A和7B的示例实施方式中，辅助隔离区域DMS可以仅设置在部分的第二区域II中。
第二区域II可以包括从第一区域I顺序设置的第一至第三垫区域ST1、ST2和ST3。就第二区域II中的栅电极堆叠130而言，因为栅电极堆叠130中的下部栅电极延伸为比栅电极堆叠130中的上部栅电极更长以提供接触区域CP，所以堆叠在衬底101上的栅电极堆叠130的栅电极数量可以在从第一垫区域ST1到第三垫区域ST3的方向上减少。
在图7A的示例实施方式中，辅助隔离区域DMS可以仅设置在第二区域II的第二垫区域ST2中。例如，当栅电极堆叠130的体积由于沟道CH的密度等而在第二区域II中比在第一区域I中相对更大时，除与第一区域I相邻的第一垫区域ST1以及其中栅电极堆叠130的栅电极数量相对较小的第三垫区域ST3以外，辅助隔离区域DMS可以仅设置在第二垫区域ST2中。因此，栅电极堆叠130可以被容易地形成。
第二垫区域ST2可以是栅电极堆叠130的栅电极当中在垂直于衬底101的上表面的方向上位于中央的栅电极130的包括接触区域CP的区域。例如，当栅电极堆叠130的栅电极的总数量为N并因而设置N个接触区域CP时，0.2N数量至0.3N数量的接触区域CP可以分别设置在第一垫区域ST1和第三垫区域ST3中，并且0.4N数量至0.6N数量的接触区域CP可以设置在第二垫区域ST2中。第一垫区域ST1和第三垫区域ST3中包括的接触区域CP的数量可以彼此不同。在第二垫区域ST2中，辅助隔离区域DMS可以与串隔离区域SS线形地设置，并且可以布置为在其间具有预定的间隔距离。
在图7B的示例实施方式中，辅助隔离区域DMS可以仅设置在第一垫区域ST1和第三垫区域ST3中。例如，在第二垫区域ST2相对容易倾斜的情况下，辅助隔离区域DMS可以仅设置在与第一区域I相邻的第一垫区域ST1中以及在其中栅电极堆叠130的栅电极数量相对较小的第三垫区域ST3中。考虑到栅电极堆叠130的体积、栅电极堆叠130的堆叠结构的高宽比、应用于其的工艺等，其中设置辅助隔离区域DMS的区域可以根据示例实施方式而被不同地选择。在示例实施方式中，辅助隔离区域DMS可以布置为在第一至第三垫区域ST1、ST2和ST3中在X方向上在其间具有不同的距离。
根据示例实施方式，辅助隔离区域DMS也可以如在图3的示例实施方式中那样设置在第一区域I中，并且就第二区域II而言，辅助隔离区域DMS可以以与图7A的示例实施方式相同的方式仅设置在第二垫区域ST2中。此外，在示例实施方式中，辅助隔离区域DMS可以布置为在第一区域I和第二区域II中具有不同的密度。例如，辅助隔离区域DMS可以在第二区域II中比在第一区域I中以更高的密度布置，并且也可以在第一区域I和第二区域II内以不同的密度布置。
图8A至12B是示出根据示例实施方式的制造半导体器件的方法的示意俯视图和剖视图。
参照图8A和8B，牺牲层181至188(统称为牺牲层180)和层间绝缘层121至129(统称为层间绝缘层120)可以在衬底101上交替地堆叠，并且部分的牺牲层180和层间绝缘层120可以被去除，使得牺牲层180在X方向上延伸为具有不同的长度。
牺牲层180可以是后续工艺中用栅电极堆叠130的栅电极替代的层。牺牲层180可以由这样的材料形成，该材料可以以相对于层间绝缘层120的蚀刻选择性被蚀刻。例如，层间绝缘层120可以由硅氧化物和硅氮化物中的至少一种形成，牺牲层180可以由与层间绝缘层120的材料组成不同并且从硅、硅氧化物、硅碳化物和硅氮化物选择的材料组成形成。在示例实施方式中，层间绝缘层120的厚度可以不全彼此相等。例如，最下面的层间绝缘层121可以形成为在Z方向上具有相对减小的厚度，并且最上面的层间绝缘层129可以形成为在Z方向上具有相对增大的厚度。层间绝缘层120和牺牲层180的厚度以及构成层间绝缘层120和牺牲层180的层数可以从附图所示的那些不同地修改。
可以重复地执行用于牺牲层180的光刻工艺和蚀刻工艺，使得上部牺牲层180可以延伸为在X方向上具有比第二区域II中的下部牺牲层180在X方向上的长度更短的长度。因此，牺牲层180可以形成为具有台阶形状。随后，通过将形成牺牲层180的材料进一步沉积在牺牲层180的通过在X方向上延伸为比上部牺牲层180更长而暴露的区域上并且通过在该材料沉积于层间绝缘层120的侧面的情况下通过蚀刻沉积在层间绝缘层120的侧面上的材料，牺牲层180的端部可以形成为具有相对增大的厚度。接着，覆盖牺牲层180和层间绝缘层120的堆叠结构的上部的***区域绝缘层190可以被形成。
参照图9A和9B，部分的牺牲层180和层间绝缘层120可以被去除以形成串隔离区域SS。
串隔离区域SS可以在X方向上延伸并且可以从第一区域I延伸到第二区域II的至少一部分。可以使用单独的掩模层来暴露其中将形成串隔离区域SS的区域，并且预定数量的牺牲层180和层间绝缘层120可以从最上面的部分被去除。串绝缘层103可以通过在经由去除牺牲层180和层间绝缘层120形成的区域中沉积绝缘材料而形成。串绝缘层103可以由相对于牺牲层180具有蚀刻选择性的材料形成，并且例如可以由与层间绝缘层120的材料相同的材料形成。
参照图10A和10B，沟道CH可以形成为贯穿牺牲层180和层间绝缘层120的堆叠结构。
沟道CH可以通过各向异性地蚀刻牺牲层180和层间绝缘层120而形成，并且可以形成为孔形状。由于堆叠结构的高度，沟道CH的侧壁可以不垂直于衬底101的上表面。在示例实施方式中，沟道CH可以形成为使得部分的衬底101通过沟道的形成而凹入。随后，外延层105、栅极电介质层145的至少一部分、沟道区域140、沟道绝缘层150和沟道垫155可以形成在沟道CH中。
外延层105可以使用选择性外延生长(SEG)工艺形成。外延层105可以由单个层或多个层形成。外延层105可以包括掺杂有杂质或未掺杂杂质的多晶硅、单晶硅、多晶锗或单晶锗。
栅极电介质层145可以使用原子层沉积(ALD)或化学气相沉积(CVD)形成为具有均匀的厚度。在该操作中，栅极电介质层145的一部分或全部可以被形成，栅极电介质层145的沿着沟道CH垂直于衬底101的上表面延伸的部分(例如图4A的隧穿层142和电荷存储层143)可以被形成。沟道区域140可以形成在沟道CH中在栅极电介质层145上。沟道绝缘层150可以形成为填充沟道CH并且可以由绝缘材料形成，但根据示例实施方式，沟道区域140可以用导电材料而非沟道绝缘层150填充。沟道垫155可以由例如多晶硅的导电材料制成。
沟道CH的一部分可以被提供成虚设沟道，并且虚设沟道也可以形成在第二区域II中。例如，形成为与串隔离区域SS重叠的沟道CH可以对应于虚设沟道。
参照图11A和11B，贯穿牺牲层180和层间绝缘层120的堆叠结构的第一隔离区域MS1和第二隔离区域MS2以及辅助隔离区域DMS可以被形成，并且通过其暴露的牺牲层180可以被去除。
第一隔离区域MS1和第二隔离区域MS2以及辅助隔离区域DMS可以通过使用光刻工艺形成掩模层并各向异性地蚀刻堆叠结构而形成。第一隔离区域MS1和第二隔离区域MS2可以形成为在X方向上延伸的沟槽形状。辅助隔离区域DMS可以形成为在X方向上延伸的矩形或椭圆形开口的形状。在该操作中，提供在第一隔离区域MS1和第二隔离区域MS2以及辅助隔离区域DMS下方的衬底101可以通过其暴露。
牺牲层180可以使用例如湿蚀刻相对于层间电介质层120被选择性地去除。多个侧开口可以形成在层间绝缘层120之间，并且沟道CH中的栅极电介质层145的侧壁的部分可以通过侧开口被暴露。
参照图12A和12B，栅电极堆叠130的栅电极可以通过用导电材料填充经由去除牺牲层180形成的区域而形成，并且绝缘层170可以形成在第一隔离区域MS1和第二隔离区域MS2以及辅助隔离区域DMS中。
栅电极堆叠130的每个栅电极可以包括金属、多晶硅或金属硅化物材料。辅助隔离区域DMS可以与第一隔离区域MS1和第二隔离区域MS2一起提供形成栅电极堆叠130的材料的传送路径。即使当第一隔离区域MS1与第二隔离区域MS2之间在Y方向上的间隔距离相对较大时，也可以通过辅助隔离区域DMS有效地执行栅电极堆叠130的栅电极的填充。因为辅助隔离区域DMS不是如第一隔离区域MS1和第二隔离区域MS2中那样成连续延伸的沟槽的形式，所以栅电极堆叠130的栅电极可以在相邻的辅助隔离区域DMS之间连接，因而可以防止包括栅电极堆叠130的堆叠结构由于形成栅电极堆叠130的材料所造成的应力而倾斜。在栅电极堆叠130形成之后，沉积在第一隔离区域MS1和第二隔离区域MS2以及辅助隔离区域DMS中的栅电极堆叠130的材料可以通过额外的工艺被去除。
然后，绝缘层107可以在第一隔离区域MS1和第二隔离区域MS2以及辅助隔离区域DMS中形成。在第一隔离区域MS1和第二隔离区域MS2中，绝缘层107可以形成为间隔物的形式。例如，在绝缘材料沉积之后，形成在衬底101上的绝缘材料可以从第一隔离区域MS1和第二隔离区域MS2的下部被去除。在该示例性实施方式中，在辅助隔离区域DMS具有相对较小尺寸的情况下，形成在衬底101上的绝缘材料的厚度可以相对较大，使得绝缘材料可以留在辅助隔离区域的下部中而未从其完全去除。因此，就辅助隔离区域DMS而言，绝缘层107可以以与第一隔离区域MS1和第二隔离区域MS2不同的方式形成为覆盖衬底101的上表面。
然后，导电层110可以沉积在绝缘层107上，使得图3至4D所示的半导体器件100可以被制造。
图13是根据示例实施方式的半导体器件的示意剖视图。
参照图13，半导体器件200可以包括存储单元区域CELL和***电路区域PERI。存储单元区域CELL可以设置在***电路区域PERI的上端。根据示例实施方式，存储单元区域CELL也可以设置在***电路区域PERI的下端。
如以上参照图3至4D所述，存储单元区域CELL可以包括衬底101、堆叠在衬底101上的栅电极堆叠130、布置为贯穿栅电极堆叠130的沟道CH、在贯穿栅电极堆叠130的同时延伸的第一隔离区域MS1和第二隔离区域MS2、以及贯穿部分的栅电极堆叠130的串隔离区域SS和多个辅助隔离区域DMS。在示例实施方式中，存储单元区域CELL可以被示为具有与图3至4D的示例实施方式相同的结构，但不限于此。存储单元区域CELL可以具有根据例如如以上参照图6至7B所描述的各种实施方式的结构。
***电路区域PERI可以包括基底衬底201、设置在基底衬底201上的电路元件230、接触插塞250和布线260。上述布线也可以由例如金属的导电材料形成。
基底衬底201可以具有在X方向和Y方向上延伸的上表面。在基底衬底201中，器件隔离层210可以形成为限定有源区域。包括杂质的掺杂区域205可以设置在有源区域的一部分中。基底衬底201可以包括半导体材料，例如IV族半导体材料、III-V族化合物半导体材料或II-VI族氧化物半导体材料。
电路元件230可以包括平面晶体管。电路元件230的每个可以包括电路栅极绝缘层232、间隔物层234和电路栅电极235。掺杂区域205可以在电路栅电极235的两侧设置在基底衬底201中以用作电路元件230的源极区域或漏极区域。
多个***区域绝缘层240可以在基底衬底201上方设置在电路元件230上。接触塞250可以贯穿***区域绝缘层240以连接到掺杂区域205。电信号可以经由接触插塞250施加到电路元件230。接触插塞250也可以在附图未示出的区域中连接到电路栅电极235。布线260可以连接到接触插塞250，并且可以布置在多个层中。
就半导体器件200而言，在***电路区域PERI首先被形成之后，存储单元区域CELL的衬底101可以在其上形成以形成存储单元区域CELL。衬底101可以具有与基底衬底201的尺寸相同的尺寸，或者可以形成为具有比基底衬底201的尺寸小的尺寸。存储单元区域CELL和***电路区域PERI可以在附图未示出的区域中彼此连接。例如，栅电极堆叠130在X方向上的一端可以电连接到电路元件230。
通过在隔离区域之间设置多个辅助隔离区域，可以提供具有改善的可靠性的半导体器件。
虽然以上已显示和描述了示例实施方式，但是对本领域技术人员将明显的是，可以进行修改和变化而不脱离由所附权利要求限定的本发明构思的范围。
本申请要求2017年6月21日向韩国知识产权局提交的韩国专利申请第10-2017-0078530号的优先权权益，其公开通过引用全文合并于此。

Claims (23)

1.一种半导体器件，包括：
具有第一区域和第二区域的衬底；
具有多个栅电极的栅电极堆叠，所述多个栅电极在所述第一区域中在垂直于所述衬底的上表面的第一方向上垂直地堆叠并且彼此间隔开，并且在平行于所述衬底的所述上表面的第二方向上从所述第一区域到所述第二区域延伸为具有不同的长度；
第一隔离区域和第二隔离区域，所述第一隔离区域和所述第二隔离区域在所述第一区域和所述第二区域中在垂直于所述第一方向的所述第二方向上延伸同时贯穿所述衬底上的所述栅电极堆叠；
串隔离区域，在所述第一区域中设置于所述第一隔离区域与所述第二隔离区域之间，并且在所述第二方向上延伸同时贯穿所述栅电极堆叠的一部分，所述栅电极堆叠的所述一部分包括最上面的栅电极；以及
多个辅助隔离区域，所述多个辅助隔离区域在所述第一区域和所述第二区域中的至少一个中与所述串隔离区域线形地设置，在所述第二方向上彼此间隔开，并且穿透整个所述栅电极堆叠。
2.根据权利要求1所述的半导体器件，其中所述串隔离区域在所述第一区域中与所述多个辅助隔离区域交替地布置。
3.根据权利要求1所述的半导体器件，其中所述多个辅助隔离区域在所述第一区域和所述第二区域中以不同的密度设置。
4.根据权利要求1所述的半导体器件，其中所述第二区域包括从所述第一区域顺序设置的第一垫区域、第二垫区域和第三垫区域，以及
所述多个辅助隔离区域仅设置在所述第二垫区域中。
5.根据权利要求4所述的半导体器件，其中所述第二垫区域是其中安置所述栅电极当中设置在所述第一方向上的中央的栅电极的端部的区域。
6.根据权利要求1所述的半导体器件，其中所述多个辅助隔离区域设置为具有彼此不同的两个或更多个间隔距离。
7.根据权利要求1所述的半导体器件，其中所述多个辅助隔离区域的每个在垂直于所述第一方向和所述第二方向的第三方向上的宽度等于或窄于所述第一隔离区域和所述第二隔离区域的每个在所述第三方向上的宽度。
8.根据权利要求1所述的半导体器件，其中所述多个辅助隔离区域的每个在垂直于所述第一方向和所述第二方向的第三方向上的宽度大于所述串隔离区域的每个在所述第三方向上的宽度。
9.根据权利要求1所述的半导体器件，其中彼此相邻的所述多个辅助隔离区域之间在所述第二方向上的距离小于所述第一隔离区域和所述第二隔离区域与所述多个辅助隔离区域之间在垂直于所述第一方向和所述第二方向的第三方向上的距离的两倍。
10.根据权利要求1所述的半导体器件，其中所述多个辅助隔离区域的每个在所述第二方向上的长度在200nm到2000nm的范围内。
11.根据权利要求1所述的半导体器件，其中所述多个辅助隔离区域的每个包括绝缘层和填充所述绝缘层的导电层。
12.根据权利要求11所述的半导体器件，其中所述第一隔离区域和所述第二隔离区域具有与所述辅助隔离区域的结构相同的结构。
13.根据权利要求1所述的半导体器件，其中所述第一隔离区域和所述第二隔离区域的每个以及所述多个辅助隔离区域的每个包括绝缘层和填充所述绝缘层的导电层，以及
所述导电层在所述第一隔离区域和所述第二隔离区域中与所述衬底接触以连接所述衬底，并且在所述多个辅助隔离区域中设置为通过所述绝缘层与所述衬底间隔开。
14.根据权利要求1所述的半导体器件，其中所述串隔离区域贯穿所述栅电极堆叠中的至少一个或更多个栅电极，包括所述栅电极堆叠的所述栅电极当中最上面的栅电极。
15.根据权利要求1所述的半导体器件，还包括在所述第一区域中在所述衬底上沿所述第一方向垂直延伸的沟道区域。
16.一种半导体器件，包括：
具有第一区域和第二区域的衬底；
多个栅电极，所述多个栅电极在所述第一区域中在垂直于所述衬底的上表面的第一方向上垂直地堆叠并且彼此间隔开，所述多个栅电极的每个在从所述第一区域到所述第二区域的方向上延伸为具有彼此不同的长度；
多个公共源极线，所述多个公共源极线在所述第一区域和所述第二区域中设置在所述多个栅电极之间，并且在垂直于所述第一方向的第二方向上延伸；以及
多个虚设公共源极线，所述多个虚设公共源极线在所述第一区域和所述第二区域中的至少一个中设置在所述公共源极线之间，并且在所述第二方向上彼此间隔开，
其中所述公共源极线的每个和所述虚设公共源极线的每个包括设置为与所述多个栅电极间隔开的导电层，以及
所述公共源极线中的所述导电层与所述衬底接触以连接到所述衬底，所述虚设公共源极线中的所述导电层通过绝缘层与所述衬底间隔开。
17.根据权利要求16所述的半导体器件，其中所述公共源极线中的所述导电层的厚度不同于所述虚设公共源极线中的所述导电层的厚度。
18.根据权利要求16所述的半导体器件，其中所述公共源极线中的所述导电层的宽度不同于所述虚设公共源极线中的所述导电层的宽度。
19.根据权利要求16所述的半导体器件，还包括串隔离区域，所述串隔离区域在所述第一区域中设置在所述虚设公共源极线之间并且贯穿所述多个栅电极的一部分。
20.根据权利要求19所述的半导体器件，其中所述串隔离区域由绝缘层形成。
21.一种半导体器件，包括：
衬底；
栅电极，在垂直于所述衬底的上表面的第一方向上垂直地堆叠并且彼此间隔开，所述栅电极的每个在垂直于所述第一方向的第二方向上延伸为具有彼此不同的长度；以及
第一隔离区域和第二隔离区域，所述第一隔离区域和所述第二隔离区域在所述第二方向上延伸同时贯穿堆叠在所述衬底上的所述栅电极的全部，
其中在所述栅电极当中，至少一个最上面的栅电极在所述第一隔离区域与所述第二隔离区域之间被划分为第一子栅电极和第二子栅电极，所述第一子栅电极和所述第二子栅电极在垂直于所述第一方向和所述第二方向的第三方向上具有第一长度的最小宽度，
所述栅电极中设置在所述栅电极中间的至少一个通过在所述第二方向上彼此间隔开的多个栅极连接部分而连接在所述第一隔离区域与所述第二隔离区域之间，以及
所述栅极连接部分的每个具有在所述第二方向上的第二长度，该第二长度小于所述第一长度的两倍。
22.根据权利要求21所述的半导体器件，其中所述第一子栅电极和所述第二子栅电极在彼此相反的侧表面上具有重复的弯曲或台阶。
23.根据权利要求21所述的半导体器件，还包括在所述衬底上在所述第一方向上垂直延伸的沟道区域，
其中所述第二长度大于所述沟道区域的每个的宽度。
CN201810642566.2A 2017-06-21 2018-06-21 半导体器件 Active CN109103200B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170078530A KR102369654B1 (ko) 2017-06-21 2017-06-21 반도체 장치
KR10-2017-0078530 2017-06-21

Publications (2)

Publication Number Publication Date
CN109103200A CN109103200A (zh) 2018-12-28
CN109103200B true CN109103200B (zh) 2023-10-17

Family

ID=64693534

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810642566.2A Active CN109103200B (zh) 2017-06-21 2018-06-21 半导体器件

Country Status (4)

Country Link
US (2) US10515974B2 (zh)
KR (1) KR102369654B1 (zh)
CN (1) CN109103200B (zh)
SG (1) SG10201805238RA (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102570901B1 (ko) * 2017-11-20 2023-08-25 삼성전자주식회사 3차원 반도체 소자
JP2019212689A (ja) * 2018-05-31 2019-12-12 東芝メモリ株式会社 半導体メモリ
KR102650421B1 (ko) * 2019-02-12 2024-03-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20200132136A (ko) 2019-05-15 2020-11-25 삼성전자주식회사 3차원 반도체 메모리 장치
KR102668616B1 (ko) 2019-06-17 2024-05-24 양쯔 메모리 테크놀로지스 씨오., 엘티디. 게이트 라인 슬릿이 없는 3차원 메모리 디바이스 및 그 형성 방법
CN110914990A (zh) * 2019-06-17 2020-03-24 长江存储科技有限责任公司 具有在栅极线缝隙中的支撑结构的三维存储器件和用于形成其的方法
CN110808252B (zh) * 2019-10-10 2023-01-10 长江存储科技有限责任公司 3d存储器件及其制造方法
KR20210043101A (ko) 2019-10-11 2021-04-21 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20210051275A (ko) * 2019-10-30 2021-05-10 삼성전자주식회사 수직형 메모리 장치
CN111146209A (zh) * 2019-12-25 2020-05-12 长江存储科技有限责任公司 3d存储器件及其制造方法
CN113644077B (zh) * 2020-01-17 2023-09-26 长江存储科技有限责任公司 三维存储器件及其制作方法
CN111223872B (zh) * 2020-01-17 2023-04-07 长江存储科技有限责任公司 一种3d nand存储器及其制造方法
WO2021146889A1 (en) 2020-01-21 2021-07-29 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having adjoined source contact structures and methods for forming the same
KR20210122399A (ko) 2020-03-31 2021-10-12 삼성전자주식회사 반도체 소자
TWI743836B (zh) * 2020-04-30 2021-10-21 大陸商長江存儲科技有限責任公司 立體記憶體元件及其製作方法
KR20210142914A (ko) * 2020-05-19 2021-11-26 에스케이하이닉스 주식회사 3차원 반도체 메모리 장치
KR20220059600A (ko) * 2020-11-03 2022-05-10 삼성전자주식회사 반도체 장치, 그 제조 방법, 및 이를 포함하는 대용량 데이터 저장 시스템

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104022120A (zh) * 2014-06-23 2014-09-03 中国科学院微电子研究所 三维半导体器件及其制造方法
CN104766865A (zh) * 2014-01-03 2015-07-08 三星电子株式会社 垂直型非易失性存储器件和垂直沟道非易失性存储器件
CN104979313A (zh) * 2014-04-08 2015-10-14 三星电子株式会社 具有导电衬垫的半导体器件及三维半导体器件
KR20160109988A (ko) * 2015-03-10 2016-09-21 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN106571369A (zh) * 2015-10-08 2017-04-19 三星电子株式会社 半导体装置和非易失性存储装置
CN106601746A (zh) * 2015-10-08 2017-04-26 三星电子株式会社 半导体器件及其制造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101498676B1 (ko) 2008-09-30 2015-03-09 삼성전자주식회사 3차원 반도체 장치
US9324866B2 (en) * 2012-01-23 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for transistor with line end extension
US9755085B2 (en) 2011-07-08 2017-09-05 SK Hynix Inc. Semiconductor device and method of manufacturing the same
KR101936752B1 (ko) 2012-05-29 2019-01-10 삼성전자주식회사 반도체 소자
KR20140063147A (ko) 2012-11-16 2014-05-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102045288B1 (ko) 2013-01-17 2019-11-15 삼성전자주식회사 수직형 반도체 소자
KR102074982B1 (ko) 2013-04-09 2020-02-10 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20140137632A (ko) 2013-05-23 2014-12-03 에스케이하이닉스 주식회사 반도체 장치
KR102161814B1 (ko) 2013-11-19 2020-10-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9449983B2 (en) 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
KR20150116995A (ko) 2014-04-09 2015-10-19 삼성전자주식회사 수직형 메모리 장치
KR20150139255A (ko) 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102150253B1 (ko) 2014-06-24 2020-09-02 삼성전자주식회사 반도체 장치
KR102239602B1 (ko) * 2014-08-12 2021-04-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102188501B1 (ko) * 2014-09-02 2020-12-09 삼성전자주식회사 반도체 장치
US9425205B2 (en) 2014-09-12 2016-08-23 Kabushiki Kaisha Toshiba Semiconductor memory device
US9478557B1 (en) 2014-09-24 2016-10-25 Sandisk Technologies Llc Process for 3D NAND memory with socketed floating gate cells
US9859297B2 (en) 2015-03-10 2018-01-02 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
US9508730B2 (en) 2015-03-11 2016-11-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US9397043B1 (en) 2015-03-27 2016-07-19 Kabushiki Kaisha Toshiba Semiconductor memory device
KR102461150B1 (ko) * 2015-09-18 2022-11-01 삼성전자주식회사 3차원 반도체 메모리 장치
CN106876391B (zh) 2017-03-07 2018-11-13 长江存储科技有限责任公司 一种沟槽版图结构、半导体器件及其制作方法
CN106876397B (zh) 2017-03-07 2020-05-26 长江存储科技有限责任公司 三维存储器及其形成方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104766865A (zh) * 2014-01-03 2015-07-08 三星电子株式会社 垂直型非易失性存储器件和垂直沟道非易失性存储器件
CN104979313A (zh) * 2014-04-08 2015-10-14 三星电子株式会社 具有导电衬垫的半导体器件及三维半导体器件
CN104022120A (zh) * 2014-06-23 2014-09-03 中国科学院微电子研究所 三维半导体器件及其制造方法
KR20160109988A (ko) * 2015-03-10 2016-09-21 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN106571369A (zh) * 2015-10-08 2017-04-19 三星电子株式会社 半导体装置和非易失性存储装置
CN106601746A (zh) * 2015-10-08 2017-04-26 三星电子株式会社 半导体器件及其制造方法

Also Published As

Publication number Publication date
SG10201805238RA (en) 2019-01-30
US20180374862A1 (en) 2018-12-27
US10515974B2 (en) 2019-12-24
KR20180138380A (ko) 2018-12-31
US20200144277A1 (en) 2020-05-07
KR102369654B1 (ko) 2022-03-03
US10672781B2 (en) 2020-06-02
CN109103200A (zh) 2018-12-28

Similar Documents

Publication Publication Date Title
CN109103200B (zh) 半导体器件
US11664362B2 (en) Semiconductor devices
CN110970439B (zh) 半导体器件及其制造方法
CN110581135B (zh) 半导体器件及其制造方法
CN109300899B (zh) 三维半导体存储器装置
US20210366928A1 (en) Semiconductor device
CN110808248A (zh) 包括贯穿布线区域的半导体器件
US11557603B2 (en) Semiconductor devices
KR20120068392A (ko) 비휘발성 메모리 소자 및 반도체 소자의 콘택 플러그의 제조 방법
US11930641B2 (en) Semiconductor devices
US20220328522A1 (en) Semiconductor devices
US20230422497A1 (en) Semiconductor devices
KR102450571B1 (ko) 반도체 장치
US10833093B2 (en) Semiconductor devices

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant