KR102452829B1 - 반도체 장치 - Google Patents
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Abstract
본 발명의 실시예에 따른 반도체 장치는, 기판 상에 수직하게 적층되는 게이트 전극들, 및 게이트 전극들을 관통하여 기판에 수직하게 연장되며, 게이트 유전층 및 채널 영역이 배치되는 채널홀들을 포함한다. 게이트 유전층은 복수의 층들로 이루어지고, 복수의 층들 중 적어도 하나는 복수의 지점들에서 서로 다른 두께를 갖는다.
Description
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 수직하게 적층되는 게이트 전극들, 및 상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되며, 게이트 유전층 및 채널 영역이 배치되는 채널홀들을 포함하고, 상기 게이트 유전층은 복수의 층들로 이루어지고, 상기 복수의 층들 중 적어도 하나는 복수의 지점들에서 서로 다른 두께를 가질 수 있다.
일 예로, 상기 복수의 층들 중 적어도 하나는 외주면의 곡률 반경의 산포(dispersion)가 내주면의 곡률 반경의 산포보다 클 수 있다.
일 예로, 상기 복수의 층들은 상기 채널 영역으로부터 순차적으로 배치되는 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다.
일 예로, 상기 터널링층, 상기 전하 저장층 및 상기 블록킹층 각각은 외주면보다 내주면이 원형에 가까울 수 있다.
일 예로, 상기 블록킹층으로부터 상기 터널링층으로 갈수록 원형에 가까운 외주면을 가질 수 있다.
일 예로, 상기 게이트 유전층은, 상기 블록킹층의 외측에 배치되며 상기 채널홀에 대응되는 형상을 갖는 추가 블록킹층을 더 포함할 수 있다.
일 예로, 상기 채널홀들의 하단에서, 상기 복수의 층들 중 적어도 하나는 측면과 하면이 이루는 코너가 곡면으로 연결될 수 있다.
일 예로, 상기 복수의 층들 중 상기 채널홀의 최외곽에 배치되는 층은, 상기 채널홀의 외측을 향하며 상기 측면과 상기 하면이 수직하게 연결되는 제1 면 및 상기 제1 면과 대향하여 상기 채널홀의 내측을 향하며 상기 측면과 상기 하면이 곡면으로 연결되는 제2 면을 가질 수 있다.
일 예로, 상기 채널 영역의 두께는 상기 채널홀의 둘레를 따라 실질적으로 균일할 수 있다.
일 예로, 상기 채널 영역은 외주면보다 내주면이 원형에 가까울 수 있다.
일 예로, 상기 채널홀들 각각은 하나의 메모리 셀 스트링을 이룰 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 수직하게 적층되는 게이트 전극들, 및 상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되며, 복수의 층들이 배치되는 채널홀들을 포함하고, 상기 복수의 층들 중 적어도 하나는 외주면과 내주면이 서로 다른 형상을 가지며 상기 외주면보다 상기 내주면이 원형에 가까울 수 있다.
일 예로, 상기 외주면과 상기 내주면은 서로 대응되는 형상을 갖지 않을 수 있다.
일 예로, 상기 외주면의 곡률 반경의 산포가 상기 내주면의 곡률 반경의 산포보다 클 수 있다.
일 예로, 상기 복수의 층들은 게이트 유전층 및 채널 영역을 포함할 수 있다.
채널홀 내에 형성되는 층들이 균일한 두께 및 형상을 갖게 함으로써, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 사시도이다.
도 4는 도 3의 채널홀들(CH) 중 하나를 확대하여 도시하는 부분 절단 사시도이다.
도 5a 내지 도 5c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 6은 도 3의 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 절단 사시도이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치의 특징을 설명하기 위한 도면들이다.
도 8a 내지 도 8m은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 사시도이다.
도 4는 도 3의 채널홀들(CH) 중 하나를 확대하여 도시하는 부분 절단 사시도이다.
도 5a 내지 도 5c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 6은 도 3의 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 절단 사시도이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치의 특징을 설명하기 위한 도면들이다.
도 8a 내지 도 8m은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
본 발명의 실시예는 여러 가지 다른 형태로 변형되거나 여러 가지 실시예가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 발명의 실시예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하기 위한 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 지적하는 것이 아니라면, 복수의 표현을 포함한다. 본 명세서에서 사용되는 경우 "포함하다", "구비하다", 또는 "가지다" 등과 같은 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합이 존재함을 특정하려는 것이며, 하나 이상의 다른 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 해석되어야 한다. 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(10)는 메모리 셀 어레이(20), 구동 회로(30), 읽기/쓰기(read/write) 회로(40) 및 제어 회로(50)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 행들과 열들을 따라 배열될 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 구동 회로(30)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(40)와 연결될 수 있다. 예시적인 실시예들에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은 복수의 메모리 블록들로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 비트 라인들(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
구동 회로(30)와 읽기/쓰기 회로(40)는 제어 회로(50)에 의해 동작될 수 있다. 일 실시예로, 구동 회로(30)는 외부로부터 어드레스(address) 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 메모리 셀 어레이에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다. 구동 회로(30)는 워드 라인(WL), 스트링 선택 라인(SSL), 공통 소스 라인(CSL) 각각에 대한 구동 회로를 포함할 수 있다.
읽기/쓰기 회로(40)는 제어 회로(50)로부터 수신하는 명령에 따라 메모리 셀 어레이(20)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(40)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(40)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(50)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 구동 회로(30) 및 읽기/쓰기 회로(40)의 동작을 제어할 수 있다. 메모리 셀 어레이(20)에 저장된 데이터를 읽어오는 경우, 제어 회로(50)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 읽기/쓰기 회로(40)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(20)에 데이터를 쓰는 경우, 제어 회로(50)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 구동 회로(30)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 2는 수직 구조의 반도체 장치(100A)에 포함되는 메모리 셀 어레이의 3차원 구조를 나타낸 등가회로도이다. 도 2를 참조하면, 본 실시예에 따른 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn), 메모리 셀 소자(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링들(S)을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)는 메모리 셀 소자(MC1~MCn) 중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀 소자(MCn)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀 소자(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터들(GST) 또는 복수의 스트링 선택 트랜지스터들(SST)이 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀 소자(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n 개의 메모리 셀 소자(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 사시도이다.
도 3을 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상면에 수직한 방향으로 연장되며 채널 영역(140)이 내부에 배치되는 채널홀들(CH) 및 채널홀들(CH)의 외측벽을 따라 적층된 복수의 층간 절연층들(120) 및 복수의 게이트 전극들(130)을 포함할 수 있다. 또한, 반도체 장치(100)는 채널 영역(140)과 게이트 전극들(130)의 사이에 배치되는 게이트 유전층(150), 채널 영역들(140)의 하부에 배치되는 에피택셜층들(107), 채널홀들(CH)의 상단의 채널 패드들(160), 게이트 전극들(130) 사이의 기판(101) 내의 불순물 영역(105), 및 불순물 영역(105) 상의 도전층(170)을 더 포함할 수 있다. 도 3에서는 상부의 배선 구조, 예를 들어 비트 라인(BL1~BLm)(도 2 참조)과 같은 일부 구성 요소들은 생략하고 도시되었다.
반도체 장치(100)에서, 각각의 채널 영역(140)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링이 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
채널홀들(CH)은 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치되고, y 방향에서 서로 쉬프트되도록 배치될 수 있다. 즉, 채널홀들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널홀들(CH)은 x-y 평면 상에서 정확히 원형이 아닌 왜곡된 형태의 단면을 가질 수 있다. 이에 대해서는 하기에 도 4를 참조하여 더욱 상세히 설명한다. 채널홀들(CH)은 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 다만, 채널홀들(CH)의 배치는 실시예에 따라 다양할 수 있으며, 도시된 형태에 한정되지 않는다.
기둥 형상의 채널 영역(140)이 기판(101)의 상면에 수직한 방향으로 연장되는 채널홀(CH) 내에 배치될 수 있다. 채널홀(CH) 내에서 채널 영역(140)은 내부의 제1 절연층(162)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 제1 절연층(162)이 없는 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널 영역(140) 중 일부는 더미 채널 영역일 수 있다. 본 명세서에서, '더미(dummy)'의 용어는, 다른 구성 요소와 동일하거나 유사한 구조 및 형상을 가지지만, 반도체 장치(100) 내에서 실질적인 기능을 하지 않고, 단지 패턴으로 존재하는 구성을 지칭하는 용도로 사용된다. 따라서, '더미' 구성 요소에는 전기적 신호가 인가되지 않거나 인가되더라도 전기적으로 동일한 기능을 수행하지는 않는다.
채널 영역(140)은 하단에서 기판(101)과 연결될 수 있다. 채널 영역(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물을 포함하는 물질일 수 있다.
복수의 게이트 전극(131-138: 130)이 채널홀들(CH) 각각의 측면을 따라 기판(101)으로부터 수직한 방향에서 이격되어 배치될 수 있다. 도 2를 함께 참조하면, 게이트 전극들(130) 각각은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MCn) 및 스트링 선택 트랜지스터(SST)의 게이트를 이룰 수 있다. 게이트 전극(130)은 워드 라인들(WL1~ WLn)을 이루며 연장될 수 있고, x 방향 및 y 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 예시적인 실시예들에서, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-136)은 5개가 배열될 수 있으나, 이에 한정되지 않으며, 반도체 장치(100)의 용량에 따라서 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수가 결정될 수 있다. 예컨대, 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수는 2n개(n은 자연수)일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극(131)은 y 방향으로 연장되어 접지 선택 라인(GSL)을 형성할 수 있다. 접지 선택 트랜지스터(GST)의 기능을 위하여, 게이트 전극(131) 하부의 기판(101) 내에도 소정의 불순물이 도핑될 수 있다.
스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)은 y 방향으로 연장되어 스트링 선택 라인(SSL)을 형성할 수 있다. x 방향으로 일직선 상에 배치되는 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)은 별도의 배선 구조에 의해, 인접한 메모리 셀 스트링들이 서로 다른 비트 라인(BL1~BLm)(도 2 참조)에 각각 연결될 수 있다. 예시적인 실시예들에서, 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)은 x 방향으로 인접한 메모리 셀 스트링들 사이에서 서로 분리되어 서로 다른 스트링 선택 라인(SSL)을 이루도록 형성될 수도 있다. 실시예에 따라, 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138) 및 접지 선택 트랜지스터(GST)의 게이트 전극(131)은 각각 1개 또는 2개 이상일 수 있으며, 메모리 셀들(MC1~MCn)의 게이트 전극들(132-136)과 동일하거나 상이한 구조를 가질 수도 있다.
또한, 일부 게이트 전극들(130), 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131) 또는 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)에 인접한 게이트 전극들(130)은 더미 게이트 전극일 수 있다. 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131)과 인접한 게이트 전극(132)은 더미 게이트 전극일 수 있다.
게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 실시예에 따라, 게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 별도로 도시되지는 않았지만, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
복수의 층간 절연층들(121-129: 120)이 게이트 전극들(130)의 사이에 배열될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 z 방향으로 서로 이격되고 y 방향으로 연장되도록 배열될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
게이트 유전층(150)은 채널홀(CH) 내에서 게이트 전극들(130)과 채널 영역(140)의 사이에 배치될 수 있다. 게이트 유전층(150)은 채널 영역(140)을 따라 기판(101) 상으로 수직하게 연장될 수 있다. 게이트 유전층(150)은 하부의 에피택셜층(107) 상에서 일부가 제거되어 채널 영역(140)이 에피택셜층(107)과 연결되도록 배치될 수 있다.
게이트 유전층(150)은 채널 영역(140)으로부터 순차적으로 적층된 터널링층(152), 전하 저장층(154) 및 블록킹층(156)을 포함할 수 있다. 게이트 유전층(150)을 이루는 각 층들은 외주면과 내주면이 서로 다른 형상을 가질 수 있다. 이에 대해서는 하기에 도 4를 참조하여 더욱 상세히 설명한다.
터널링층(152)은 F-N 터널링 방식으로 전하를 전하 저장층(154)으로 터널링시킬 수 있다. 터널링층(152)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다.
전하 저장층(154)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예컨대, 전하 저장층(154)은 유전 물질, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 예시적인 실시예들에서, 전하 저장층(154)이 전하 트랩층인 경우, 전하 저장층(154)은 실리콘 질화물로 이루어질 수 있다.
블록킹층(156)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 물질 또는 이들의 조합을 포함할 수 있다. 상기 고유전율 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
게이트 유전층(150)을 이루는 상기 층들 중 적어도 하나는, 채널홀(CH)의 측벽 상의 측면과, 에피택셜층(107) 상의 하면 사이의 코너 영역이 곡면으로 연결될 수 있다. 최외각에 배치되는 블록킹층(156)의 경우, 게이트 절연층들(120) 및 게이트 전극들(130)과 접하는 바깥면은 상기 코너 영역에서 측면과 하면이 수직하게 연결되지만, 전하 저장층(154)과 접하는 안쪽면은 상기 코너 영역에서 측면과 하면이 곡면으로 연결될 수 있다. 따라서, 상기 코너 영역에서의 두께가 채널홀(CH)의 측벽 상에서의 두께 및 에피택셜층(107) 상에서의 두께보다 두꺼울 수 있다.
에피택셜층(107)은 채널홀들(CH)의 하단에서 기판(101) 상에 배치되며, 적어도 하나의 게이트 전극(130)의 측면에 배치될 수 있다. 에피택셜층(107)은 기판(101)의 리세스된 영역에 배치될 수 있다. 에피택셜층(107)의 상부면의 높이는 최하부의 게이트 전극(131)의 상부면보다 높을 수 있으며, 그 상부의 게이트 전극(132)의 하부면보다 낮을 수 있다. 에피택셜층(107)에 의해 채널 영역(140)의 종횡비가 증가하여도 채널 영역(140)이 기판(101)과 안정적으로 전기적으로 연결될 수 있으며, 메모리 셀 스트링들 사이의 접지 선택 트랜지스터(GST)의 특성이 균일해질 수 있다. 다만, 예시적인 실시예들에서, 에피택셜층(107)은 생략될 수도 있으며, 이 경우, 채널 영역(140)은 기판(101)과 직접 연결될 수 있다.
에피택셜층(107)은 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 이용하여 형성된 층일 수 있다. 에피택셜층(107)은 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층(107)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 예를 들어, 기판(101)이 단결정 실리콘(Si)인 경우, 에피택셜층(107)도 단결정 실리콘일 수 있다. 예시적인 실시예들에서, 기판(101)이 단결정 실리콘(Si)인 경우라도 에피택셜층(107)의 적어도 일부는 복수의 결정립들(grain)을 포함하는 다결정 실리콘 구조를 가질 수도 있다.
채널 패드들(160)은, 메모리 셀 스트링들의 상단에서, 제1 절연층들(162)의 상면을 덮고 채널 영역들(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(160)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다. 채널 패드들(160)은 스트링 선택 트랜지스터(SST)(도 2 참조)의 드레인 영역으로 작용할 수 있다. 채널 패드들(160)은 콘택 플러그와 같은 연결 구조물에 의해 비트 라인들(BL1~BLm)(도 2 참조)과 전기적으로 연결될 수 있다.
도전층(170)은 채널 영역들(140)의 사이에서 게이트 전극들(130) 및 층간 절연층들(120)을 관통하여 기판(101)과 연결될 수 있으며, 제2 절연층(164)에 의해 게이트 전극들(130)과 전기적으로 절연될 수 있다. 따라서, 게이트 전극들(130)은 도전층(170)을 사이에 두고 x 방향에서 서로 분리될 수 있다. 도전층(170)은 y 방향으로 연장되는 라인 형상으로 배치될 수 있다. 도전층(170)은, x 방향으로 소정 간격으로, 예를 들어, 채널 영역(140) 2열 내지 4열마다 하나씩 배열될 수 있으나, 이에 한정되지 않는다. 도전층(170)은 높은 종횡비로 인하여, 기판(101)을 향하면서 폭이 감소되는 형상을 가질 수 있으나, 이에 한정되지는 않는다.
불순물 영역(105)은 도전층(170)의 하부에서 기판(101) 내에 배치될 수 있다. 불순물 영역(105)은 기판(101)의 상면에 인접하여 y 방향으로 연장될 수 있다. 불순물 영역(105)은 기판(101)과 동일하거나 반대되는 도전형의 불순물을 포함할 수 있으며, 동일한 도전형의 불순물을 포함하는 경우, 기판(101)보다 높은 농도로 포함할 수 있다. 도전층(170)은 불순물 영역(105)을 통해 기판(101)에 전압을 인가할 수 있다.
도 4는 도 3의 채널홀들(CH) 중 하나를 확대하여 도시하는 부분 절단 사시도이다.
도 4를 참조하면, 채널홀(CH)은 평면 상에서 요철 구조의 원형 또는 타원형의 단면을 가질 수 있다. 즉, 채널홀(CH)은 완전한 원형이 아니라, 원형으로부터 일부 변형된 형상을 가질 수 있다. 이는 채널홀(CH)의 종횡비가 증가함에 따라, 채널홀(CH)의 형성을 위한 식각 공정 시 식각제가 균일하게 전달되지 못하기 때문에 발생하는 현상일 수 있다. 도 4에 도시된 채널홀(CH)의 형상은 원형으로부터 변형된 형태를 예시적으로 나타낸 것으로, 도면에 도시된 형상에 한정되는 것은 아니다.
채널홀(CH)에 가장 외측에 배치되는 블록킹층(156)은 이와 같은 불규칙한 형상의 채널홀(CH) 내에 형성되어, 외주면(156OU)은 채널홀(CH)의 형상을 따른 프로파일을 가질 수 있다. 다만, 내주면(156IN)은 외주면(156OU)보다 원형에 가까운 형상을 가질 수 있다. 내주면 및 외주면은 도 3의 x-y 평면 상의 단면에서의 외측 윤곽선 및 내측 윤곽선을 각각 의미한다. 원형에 가까운지는 직관적으로 판단하는 이외에도, 변곡점의 개수, 곡률 반경 등으로부터 판단할 수 있다. 예를 들어, 변곡점의 개수가 적으면 상대적으로 원형에 가까운 것으로 볼 수 있다. 또는, 내주면(156IN) 및 외주면(156OU) 각각을 따라 복수의 지점들에서 곡률 반경을 측정하여 산포를 분석함으로써 판단할 수 있다. 이에 따라, 내주면(156IN)의 곡률 반경의 산포는 외주면(156OU)의 곡률 반경의 산포보다 작을 수 있다. 이러한 형상은 하기에 도 8e를 참조하여 설명하는 제조 방법에 의해 제조될 수 있다.
블록킹층(156)의 내측에 배치되는 전하 저장층(154)은 블록킹층(156)의 내주면(156IN)과 접촉되므로, 이와 동일한 형상의 외주면(154OU)을 가질 수 있다. 다만, 내주면(154IN)은 외주면(154OU)보다 원형에 가까운 형상을 가질 수 있다.
전하 저장층(154)의 내측에 배치되는 터널링층(152)은 전하 저장층(154)의 내주면(154IN)과 접촉되므로, 이와 동일한 형상의 외주면(152OU)을 가질 수 있다. 내주면(152IN)은 외주면(152OU)보다 원형에 가까운 형상을 가지거나, 외주면(152OU)에 대응되는 형상을 가질 수 있다. 본 명세서에서, "대응되는 형상"은, 요철의 날카로운 정도가 다소 상이한 경우라도, 굴곡이나 요철 등을 포함하는 프로파일이 전체로서 동일하거나 유사하며, 이러한 형상이 축소 또는 확대된 상태를 포함하여 의미하는 용어로 사용될 수 있다.
터널링층(152)의 내측에 배치되는 채널 영역(140)은 터널링층(152)의 외주면(152IN)과 접촉되므로, 이와 동일한 형상의 외주면(140OU)을 가질 수 있다. 내주면(140IN)은 외주면(140OU)보다 원형에 가까운 형상을 가지거나, 외주면(140OU)에 대응되는 형상을 가질 수 있다.
이와 같이, 채널홀(CH) 내에 배치되는 게이트 유전층(150) 및 채널 영역(140)은 채널홀(CH)의 가장자리에서 중심으로 향할수록 요철 또는 굴곡이 완화되어 원형에 가까운 외주면 및/또는 내주면을 가질 수 있다.
도 5a 내지 도 5c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 5a를 참조하면, 채널홀(CH) 내의 채널 영역(140), 게이트 유전층(150a) 및 제1 절연층(162)이 도시된다.
본 실시예의 게이트 유전층(150a)에서, 블록킹층(156)은 외주면(156OU)과 내주면(156IN)이 대응되는 형상을 가질 수 있다. 즉, 블록킹층(156)은 채널홀(CH)의 내측벽에 균일하게 증착되어 채널홀(CH)의 형상을 따른 외주면(156OU) 및 내주면(156IN)을 가질 수 있다. 전하 저장층(154)은, 내주면(154IN)이 외주면(154OU)보다 원형에 가까운 형상을 가질 수 있다.
터널링층(152) 및 채널 영역(140)은 전하 저장층(154)의 내주면(154IN)보다 원형에 가까운 형상을 가지거나, 이에 대응되는 형상을 가질 수 있다.
도 5b를 참조하면, 채널홀(CH) 내의 채널 영역(140), 게이트 유전층(150b) 및 제1 절연층(162)이 도시된다.
본 실시예의 게이트 유전층(150b)에서, 블록킹층(156)은 외주면(156OU)과 내주면(156IN)이 대응되는 형상을 가질 수 있다. 즉, 블록킹층(156)은 채널홀(CH)의 내측벽에 균일하게 증착되어 채널홀(CH)의 형상을 따른 외주면(156OU) 및 내주면(156IN)을 가질 수 있다. 또한, 전하 저장층(154)도 외주면(154OU)과 내주면(154IN)이 대응되는 형상을 가질 수 있다. 터널링층(152) 은, 내주면(152IN)이 외주면(152OU)보다 원형에 가까운 형상을 가질 수 있다.
채널 영역(140)은 터널링층(152)의 내주면(152IN)보다 원형에 가까운 형상을 가지거나, 이에 대응되는 형상을 가질 수 있다.
도 5c를 참조하면, 채널홀(CH) 내의 채널 영역(140), 게이트 유전층(150c) 및 제1 절연층(162)이 도시된다.
본 실시예의 채널홀(CH)은 평면 상에서 타원형 또는 이와 유사한 형상의 단면을 가질 수 있다. 게이트 유전층(150c)에서, 터널링층(152), 전하 저장층(154) 및 블록킹층(156) 각각은 외주면과 내주면이 서로 다른 형상을 가질 수 있다. 다만, 실시예들은 이에 한정되지 않으며, 일부 실시예들에서, 터널링층(152), 전하 저장층(154) 및 블록킹층(156) 중 일부만이 외주면과 내주면이 서로 다른 형상을 가질 수도 있다.
채널홀(CH)에 가장 외측에 배치되는 블록킹층(156)은 이와 같은 타원형의 채널홀(CH) 내에 형성되어, 외주면(156OU)은 채널홀(CH)의 형상을 따른 프로파일을 가질 수 있다. 다만, 내주면(156IN)은 외주면(156OU)보다 원형에 가까운 형상을 가질 수 있다. 전하 저장층(154) 및 터널링층(152)도 각각 내주면(154IN, 152IN)이 외주면(154OU, 152IN)보다 원형에 가까운 형상을 가질 수 있다.
채널 영역(140)은 터널링층(152)의 내주면(152IN)보다 원형에 가까운 형상을 가지거나, 이에 대응되는 형상을 가질 수 있다.
도 5a 내지 도 5c의 실시예들에서와 같이, 게이트 유전층(150a, 150b, 150c)을 이루는 층들 중 적어도 하나의 층은 내주면이 외주면보다 원형에 가까울 수 있으며, 채널홀(CH)의 가장자리에서 중심으로 향할수록 요철 또는 굴곡이 완화되어 원형에 가까운 외주면 및/또는 내주면을 가질 수 있다.
도 6은 도 3의 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 절단 사시도이다. 도 6은 도 4에 도시된 채널홀(CH)에 대응되는 영역을 도시한다.
도 6을 참조하면, 채널홀(CH) 내의 채널 영역(140) 및 제1 절연층(162), 및 게이트 유전층(150d)이 도시된다.
본 실시예의 게이트 유전층(150d)은 터널링층(152), 전하 저장층(154), 제1 블록킹층(156) 외에 제2 블록킹층(158)을 더 포함할 수 있다. 제2 블록킹층(158)은 채널홀(CH)의 외측에서, 게이트 전극(130)(도 3 참조)과의 사이에 배치될 수 있다. 제2 블록킹층(158)은 채널홀(CH)의 형상에 대응되는 형상을 갖는 외주면을 가질 수 있다. 도시되지는 않았으나, 제2 블록킹층(158)은 상단과 하단의 일부가 게이트 전극(130)을 따라, 도 3의 x-y 평면으로 연장될 수 있다.
제1 및 제2 블록킹층(156, 158)은 서로 동일한 재료로 이루어지거나 상이한 재료로 이루어질 수 있다. 예를 들어, 제1 블록킹층(156)은 고유전율 물질을 포함하고, 제2 블록킹층(158)은 실리콘 산화물을 포함할 수 있다. 또는, 예를 들어, 제1 블록킹층(156)은 실리콘 산화물을 포함하고, 제2 블록킹층(158)은 고유전율 물질을 포함할 수도 있다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 반도체 장치의 특징을 설명하기 위한 도면들이다.
도 7a를 참조하면, 도 4의 실시예에 대응되는 구조에서, 게이트 유전층(150)을 블록킹층(156)의 두께는 제1 두께(T1a-T1d), 전하 저장층(154)의 두께는 제2 두께(T2), 터널링층(152)의 두께는 제3 두께(T3)이고, 채널 영역(140)의 두께는 제4 두께(T4)이다. 제1 내지 제4 두께(T1a-T4)의 상대적인 크기는 실시예들에서 다양하게 변경될 수 있다.
본 실시예에서, 블록킹층(156)은 외주면(156OU)가 내주면(156IN)의 형상이 서로 상이하므로, 복수의 지점들(locations)에서 서로 다른 두께(T1a-T1d)를 가질 수 있다. 상기 복수의 지점들에서의 두께는 채널홀(CH)의 중심점(CC)을 기준으로 이로부터 연장되는 방향에서 측정될 수 있다. 블록킹층(156)의 두께는 블록킹층(156)의 내주면(156IN)을 따라 일정하지 않고 변화될 수 있으며, 측정 가능한 범위 내에서 두께의 증가 및 감소가 반복될 수 있다. 이와 유사하게, 전하 저장층(154) 및 터널링층(152)도 복수의 지점들에서 서로 다른 두께를 가질 수 있다.
블록킹층(156)은 상대적으로 다른 층들에 비하여 제1 두께(T1a-T1d)의 산포가 클 수 있다. 산포는 평균값으로부터의 분포 정도를 의미하며, 이를 나타내는 척도로서 분산, 표준편차 등이 있다. 블록킹층(156)으로부터 터널링층(152)으로 향할수록 점차적으로 원형의 형상을 갖게 되므로, 두께의 산포는 점차적으로 감소할 수 있다. 즉, 채널홀(CH)의 형상에 의한 영향이 점차적으로 감소할 수 있다. 이에 따라, 형상의 왜곡이 심한 지점들에서 국부적으로 게이트 유전층(150)의 두께의 차이가 발생하고 이로 인해 불량이 발생하는 것이 방지될 수 있다.
채널 영역(140)의 제4 두께(T4)는 가장 작은 산포를 가질 수 있다. 즉, 채널 영역(140)은 채널홀(CH)의 둘레를 따라 실질적으로 균일한 두께를 가질 수 있다. 예를 들어, 채널 영역(140)의 제4 두께(T4)의 평균이 약 5 nm 내지 10 nm의 범위인 경우, 표준편차는 평균의 3 %이하의 값을 가질 수 있다.
도 7b를 참조하면, 도 7a와 같은 구조에서, 블록킹층(156)의 외주면(156OU), 블록킹층(156)의 내주면(156IN) 및 전하 저장층(154)의 내주면(154IN)의 곡률 반경의 산포를 예시적으로 나타낸다. 블록킹층(156)의 내주면(156IN)은 전하 저장층(154)의 외주면에 해당할 수 있다. 곡률 반경의 산포는 채널홀(CH)의 둘레를 따른 각 지점들에서의 곡률 반경들의 산포를 의미한다.
각각의 곡률 반경 값들이 정규 분포를 갖는다고 할 때, 도시된 것과 같이 평균값들(m1, m2, m3)은 블록킹층(156)의 외주면(156OU)으로부터 채널홀(CH)의 내측으로 위치할수록 점차 감소할 수 있다. 즉, m1>m2>m3일 수 있다.
게이트 유전층(150)을 이루는 층들은, 채널홀(CH)의 가장자리에서 중심으로 향할수록 원형에 가까운 외주면 및/또는 내주면을 가지므로, 각각의 곡률 반경의 표준편차도 채널홀(CH)의 내측으로 위치할수록 점차 감소할 수 있다. 따라서, 곡률 반경 값들은, 채널홀(CH)의 내측으로 위치할수록 도시된 것과 같이 평균값들(m1, m2, m3)을 중심으로 샤프한 피크를 갖는 분포를 가질 수 있다. 예를 들어, 블록킹층(156)은 외주면(156OU)의 곡률 반경의 산포가 내주면(156IN)의 곡률 반경의 산포보다 클 수 있으며, 이러한 곡률 반경의 산포는 채널홀(CH) 내측의 층들인 전하 저장층(154), 터널링층(152) 및 채널 영역(140)으로 향할수록 계속적으로 감소할 수 있다.
도 8a 내지 도 8m은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 8a 내지 도 8m에서는, 도 3의 사시도에서 x-z 단면에 대응되는 영역이 도시될 수 있다.
도 8a를 참조하면, 기판(101) 상에 희생층들(111-118: 110) 및 층간 절연층들(120)을 교대로 적층할 수 있다.
먼저, 층간 절연층들(120)과 희생층들(110)은 도시된 것과 같이 제1 층간 절연층(121)을 시작으로 기판(101) 상에 서로 교대로 적층될 수 있다. 희생층들(110)은 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 희생층들(110)은, 희생층들(110)을 식각하는 공정 중에 층간 절연층들(120)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity) 또는 식각 선택비는 층간 절연층(120)의 식각 속도에 대한 희생층(110)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들면, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층(110)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다.
도시된 바와 같이, 예시적인 실시예들에서 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 층간 절연층들(120) 중 최하부의 층간 절연층(121)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(129)은 상대적으로 두껍게 형성될 수 있다. 예시적인 실시예들에서, 도 2의 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn)의 사이에 배치되는 층간 절연층들(122, 127)은 메모리 셀들(MC1~MCn) 사이에 배치되는 층간 절연층들(123-126)보다 상대적으로 두껍게 형성될 수 있다. 층간 절연층들(120) 및 희생층들(110)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 층간 절연층들(120) 및 희생층들(110)을 구성하는 막들의 개수 역시 다양하게 변경될 수 있다.
예시적인 실시예들에서, 게이트 전극(131)(도 3 참조)이 배치될 영역의 하부에 대응되는 기판(101) 내에는, 불순물 영역(105)과 접지 선택 트랜지스터(GST) 사이의 전기적인 작용을 위하여 소정 양의 불순물이 도핑될 수 있다.
도 8b를 참조하면, 수직 방향으로 기판(101)까지 연장되는 채널홀들(CH)을 형성할 수 있다.
채널홀들(CH)은 희생층들(110) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있다. 두 종류의 서로 다른 막들을 포함한 적층 구조물을 식각하기 때문에, 채널홀들(CH)의 측벽은 기판(101)의 상부면에 수직하지 않을 수 있다. 예를 들어, 채널홀들(CH)의 폭은 기판(101)의 상부면에 가까울수록 감소될 수 있다. 채널홀들(CH)에 의해 기판(101)의 일부가 리세스될 수 있다.
채널홀들(CH)은 높은 종횡비로 인하여, 도시되지 않은 평면(x-y) 상에서의 단면이 완전한 원형을 이루지 못할 수 있다. 도 4에 도시된 것과 같이, 채널홀들(CH)은 요철 및 굴곡을 포함하는 왜곡된 원형의 단면을 가질 수 있다.
도 8c를 참조하면, 기판(101)의 리세스된 영역 상에 에피택셜층(107)을 형성할 수 있다.
에피택셜층(107)은 기판(101)으로부터 SEG를 이용하여 성장시킬 수 있으며, 단일층 또는 복수의 층으로 이루어질 수 있다. 에피택셜층(107)은 불순물이 도핑되거나 또는 도핑되지 않은 다결정 실리콘, 단결정 실리콘, 다결정 게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 에피택셜층(107)은 상부면이 접지 선택 트랜지스터(GST)(도 2 참조)의 게이트 전극(131)으로 대체되는 희생층(111)의 상부면보다 높게 형성될 수 있다.
도 8d를 참조하면, 채널홀들(CH) 내에 예비 블록킹층(156P)을 형성할 수 있다.
예비 블록킹층(156P)은 후속에서 블록킹층(156)을 이루는 층으로, 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 형성될 수 있다. 또는, 예비 블록킹층(156P)은 증착 및 산화 공정을 이용하여 형성될 수도 있다. 예를 들어, 예비 블록킹층(156P)은 실리콘 화합물을 증착한 후 이를 산화시켜 형성할 수 있다.
도 8d에 삽입된 x-y 평면 상에서의 단면과 같이, 예비 블록킹층(156P)은 불규칙한 형상의 채널홀(CH) 내에 제5 두께(T5)로 형성될 수 있다. 제5 두께(T5)는 최종적인 블록킹층(156)의 두께보다 두꺼울 수 있다. 예비 블록킹층(156P)은 채널홀(CH)의 형상에 대응되는 형상으로 형성될 수 있다. 예시적인 실시예들에서, 예비 블록킹층(156P)은 채널홀(CH)보다 요철 형상이 더욱 심화된 형상을 가질 수도 있다. 이러한 형상은, 예를 들어, 예비 블록킹층(156P)을 산화 공정을 이용하여 형성하는 경우 공정의 특성에 의해 발생될 수 있으며, 볼록한 부분은 더욱 돌출되고, 오목한 부분은 더욱 깊어질 수 있다. 이 경우, 국부적으로 예비 블록킹층(156P)의 두께 편차가 발생할 수 있다.
예비 블록킹층(156P)은 하단의 에피택셜층(107) 상으로 연결되는 코너 영역에도 컨포멀(conformal)하게 형성될 수 있다.
도 8e를 참조하면, 예비 블록킹층(156P)의 일부를 제거하여 블록킹층(156)을 형성할 수 있다.
예비 블록킹층(156P)의 일부는 건식 식각 또는 습식 식각 공정을 이용하여 제거할 수 있다. 예를 들어, 예비 블록킹층(156P)이 실리콘 산화물로 이루어진 경우, 상기 식각 공정은 암모니아와 과산화수소를 포함하는 식각 용액을 이용하여 수행될 수 있다.
상기 식각 공정은 블록킹층(156)의 두께를 제어할 수 있도록 상대적으로 낮은 식각률로 진행되도록 식각제 및/또는 공정 조건이 제어될 수 있다. 블록킹층(156)은 예비 블록킹층(156P)의 제5 두께(T5)보다 작은 제1 두께(T1)를 갖도록 형성될 수 있다. 상기 식각 공정 시, 상대적으로 돌출된 영역은 식각제가 여러 방향에서 작용하게 되므로, 블록킹층(156)은 외주면보다 돌출부들이 완화된 내주면을 갖게 될 수 있다. 이에 따라, 후속에서 계속적으로 층들이 증착되어도 형상의 왜곡이 심화되는 것을 방지할 수 있다.
블록킹층(156)은 식각 공정에 의해, 하단의 코너 영역에서 완만한 곡면을 갖도록 형성될 수 있다. 따라서, 상기 코너 영역에서, 블록킹층(156)의 바깥면은 하면과 측면이 수직을 이루는데 비하여, 안쪽면은 완곡한 면을 이룰 수 있다. 이에 따라, 상기 코너 영역에서의 두께가 채널홀(CH)의 측벽 상에서의 두께 및 에피택셜층(107) 상에서의 두께보다 두꺼울 수 있다.
예시적인 실시예들에서, 블록킹층(156)이 다중층으로 이루어진 경우, 블록킹층(156)을 이루는 층들 각각에 대하여 증착 및 일부 제거 공정을 수행하거나 또는 어느 하나의 층에 대하여 증착 및 일부 제거 공정을 수행할 수 있다.
도 8f를 참조하면, 블록킹층(156) 상에 예비 전하 저장층(154P)을 형성할 수 있다.
예비 전하 저장층(154P)은 후속에서 전하 저장층(154)을 이루는 층으로, ALD 또는 CVD를 사용하여 균일한 두께를 가지도록 형성될 수 있다. 예비 전하 저장층(154P)은 블록킹층(156) 상에 제6 두께(T6)로 형성될 수 있다. 제6 두께(T6)는 최종적인 전하 저장층(154)의 두께보다 두꺼울 수 있다. 예비 전하 저장층(154P)은 블록킹층(156)의 내주면에 접하므로 이에 대응되는 형상으로 형성될 수 있다.
도 8g를 참조하면, 예비 전하 저장층(154P)의 일부를 제거하여 전하 저장층(154)을 형성할 수 있다.
예비 전하 저장층(154P)의 일부는 건식 식각 또는 습식 식각 공정을 이용하여 제거할 수 있다. 예를 들어, 예비 전하 저장층(154P)이 실리콘 질화물로 이루어진 경우, 상기 식각 공정은 불산(HF) 용액을 이용하여 수행될 수 있다.
상기 식각 공정은 전하 저장층(154)의 두께를 제어할 수 있도록 상대적으로 낮은 식각률로 진행되도록 식각제 및/또는 공정 조건이 제어될 수 있다. 전하 저장층(154)은 예비 전하 저장층(154P)의 제6 두께(T6)보다 작은 제2 두께(T2)를 갖도록 형성될 수 있다. 상기 식각 공정 시, 상대적으로 돌출된 영역은 식각제가 여러 방향에서 작용하게 되므로, 전하 저장층(154)은 외주면보다 돌출부들이 완화된 내주면을 갖게 될 수 있다. 전하 저장층(154)은 하단의 코너 영역에서도 더욱 완만한 곡면을 갖도록 형성될 수 있다.
도 8h를 참조하면, 전하 저장층(154) 상에 터널링층(152)을 형성할 수 있다.
터널링층(152)은 전하 저장층(154) 상에 제3 두께(T3)로 형성될 수 있다. 제3 두께(T3)는 전하 저장층(154)의 제2 두께(T2)와 동일하거나 작을 수 있으나, 이에 한정되지는 않는다.
터널링층(152)은 전하 저장층(154) 및 블록킹층(156)과 유사하게, 예비층을 형성한 후 일부를 제거하여 형성될 수 있다. 또는, 예시적인 실시예들에서, 터널링층(152)은 제거 공정 없이 증착 공정만으로 형성될 수도 있다.
본 단계에 의해, 터널링층(152), 전하 저장층(154) 및 블록킹층(156)을 포함하는 게이트 유전층(150)이 형성될 수 있다. 게이트 유전층(150)은 상술한 것과 같은 공정들에 의해, 형성 순서대로 블록킹층(156)으로부터 전하 저장층(154) 및 터널링층(152)으로 향할수록 원형에 가까운 내주면을 갖도록 형성될 수 있다.
도 8i를 참조하면, 게이트 유전층(150)의 일부를 제거한 후, 게이트 유전층(150) 상에 채널 영역(140)을 형성할 수 있다.
채널 영역(140)이 에피택셜층(107)과 직접 접촉되도록 형성하기 위하여, 채널홀들(CH) 내에서 에피택셜층(107)의 상면에 형성된 게이트 유전층(150)을 일부 제거할 수 있다. 게이트 유전층(150)은 별도의 스페이서층을 형성한 후, 식각 공정을 수행하여 에피택셜층(107)의 상면에서만 선택적으로 제거될 수 있다. 다만, 게이트 유전층(150)이 에피택셜층(107)의 상면에서 제거된 형상 및 채널 영역(140)이 에피택셜층(107)과 연결되는 영역에서의 형상 등은 실시예들에서 다양하게 변경될 수 있다.
게이트 유전층(150)의 내측에 배치되는 터널링층(152)은 채널홀(CH)의 단면의 형상에 비하여 상대적으로 원형에 가까운 형상을 가지므로, 터널링층(152) 상에 형성되는 채널 영역(140)도 원형에 가까운 외주면 및 내주면을 갖도록 형성될 수 있다. 채널홀들(CH) 내에서, 게이트 유전층(150) 및 채널 영역(140)이 상대적으로 균일한 형상 및 두께로 형성될 수 있으므로, 반도체 장치의 동작 시의 불량 발생이 감소될 수 있으며, 메모리 셀들 사이의 전기적 특성의 산포가 감소하고, 프로그램 전압, 프로그램 속도 등의 동작 특성이 향상될 수 있다.
도 8j를 참조하면, 채널홀들(CH) 내에 제1 절연층(162) 및 채널 패드(160)를 형성할 수 있다.
제1 절연층(162)은 채널홀들(CH) 을 매립하도록 형성되며, 절연 물질일 수 있다. 다만, 일부 실시예들에서는, 제1 절연층(162)이 아닌 도전성 물질로 채널 영역(140) 사이를 매립할 수도 있다.
채널 패드(160)는 도전성 물질로 이루어질 수 있다. 채널 패드(160)는 채널 영역(140)과 전기적으로 연결될 수 있으며, 채널 영역(140)을 비트 라인(BL1~BLm)(도 2 참조)과 전기적으로 연결할 수 있다.
도 8k를 참조하면, 희생층들(110) 및 층간 절연층들(120)의 적층물을 소정 간격으로 분리하는 개구부(OP)를 형성하고, 개구부(OP)를 통해 노출된 희생층들(110)을 제거할 수 있다.
개구부(OP)의 형성 전에, 최상부의 층간 절연층(129) 및 채널 패드(160) 상에 추가로 제2 절연층(166)을 형성하여, 채널 패드(160) 및 그 하부의 채널 영역(140) 등의 손상을 방지할 수 있다.
개구부(OP)는 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 희생층들(110) 및 층간 절연층들(120)의 적층물을 이방성 식각함으로써 형성될 수 있다. 개구부(OP)는 y 방향(도 3 참조)으로 연장되는 트랜치 형태로 형성될 수 있다. 개구부(OP)는 채널 영역들(140)의 사이에서 기판(101)을 노출시킬 수 있다. 희생층들(110)이 식각 공정에 의해 제거될 수 있으며, 그에 따라 층간 절연층들(120) 사이에 복수의 측면 개구부들이 형성될 수 있다. 상기 측면 개구부들을 통해 게이트 유전층(150)의 일부 측벽들이 노출될 수 있다.
도 8l을 참조하면, 게이트 전극(130)을 희생층(110)이 제거된 상기 측면 개구부들 내에 형성할 수 있다.
게이트 전극(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 게이트 전극(130)이 금속 실리사이드 물질로 이루어지는 경우, 실리콘(Si)을 상기 측면 개구부들 내에 매립한 후, 별도의 금속층을 형성하여 실리사이드화 공정을 수행함으로써 게이트 전극(130)을 형성할 수 있다.
도 6을 참조하여 상술한 실시예의 경우, 본 단계에서, 게이트 전극(130)의 형성 전에 제2 블록킹층(158)을 형성함으로써 제조될 수 있다.
게이트 전극(130)을 형성한 후, 상기 측면 개구부들 내에만 게이트 전극(130)이 배치되도록, 개구부(OP) 내에 형성된 게이트 전극(130)을 이루는 물질을 추가적인 공정을 통하여 제거할 수 있다. 본 단계에서, 도시된 것과 같이 개구부(OP)를 향하여 게이트 전극(130)보다 층간 절연층(120)이 돌출될 수 있으나, 이에 한정되지는 않는다.
도 8m을 참조하면, 개구부(OP) 내의 기판(101)에 불순물 영역(105)을 형성하고, 불순물 영역(105) 상에 제2 절연층(164) 및 도전층(170)을 형성할 수 있다.
먼저, 개구부(OP)에 의해 노출된 기판(101) 내에 불순물을 주입함으로써 불순물 영역(105)이 형성될 수 있다. 다음으로, 개구부(OP)의 측벽에 제2 절연층(164)을 형성할 수 있다. 제2 절연층(164)은 절연 물질을 형성하고 기판(101)의 상면이 노출되도록 기판(101) 상에서 절연 물질을 제거하여 스페이서 형태로 제조될 수 있다. 예시적인 실시예들에서, 불순물 영역(105)은 제2 절연층(164)의 적어도 일부를 먼저 형성한 후 형성될 수도 있다. 예시적인 실시예들에서, 제2 절연층(164)은 다층막으로 이루어질 수도 있다.
다음으로, 제2 절연층(164)에 의해 정의되는 영역에 도전층(170)을 형성할 수 있다. 도전층(170)의 형성 전에, 제2 절연층(164) 상에 확산 방지층이 더 형성될 수 있다. 상기 확산 방지층은, 예를 들어, TiN, WN과 같은 질화물을 포함할 수 있다.
이후에, 채널 패드들(160) 상에 콘택 플러그들 및 비트 라인(BL1~BLm)(도 2 참조)과 같은 배선 구조들이 더 형성될 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 사시도이다.
도 9를 참조하면, 반도체 장치(200)는 셀 영역(CELL) 및 주변 회로(peripheral circuit) 영역(PERI)을 포함할 수 있다.
셀 영역(CELL)은 도 1의 메모리 셀 어레이(20)가 배치되는 영역에 해당할 수 있으며, 주변 회로 영역(PERI)은 도 1의 메모리 셀 어레이(20)의 구동 회로(30)가 배치되는 영역에 해당할 수 있다. 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 셀 영역(CELL)은 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
셀 영역(CELL)은, 반도체 장치(100)는, 기판(101), 기판(101) 상면에 수직한 방향으로 연장되며 채널 영역(140)이 내부에 배치되는 채널홀들(CH) 및 채널홀들(CH)의 외측벽을 따라 적층된 복수의 층간 절연층들(120) 및 복수의 게이트 전극들(130)을 포함할 수 있다. 또한, 반도체 장치(100)는 채널 영역(140)과 게이트 전극들(130)의 사이에 배치되는 게이트 유전층(150), 채널 영역들(140)의 하부에 배치되는 에피택셜층들(107), 채널홀들(CH)의 상단의 채널 패드들(160), 게이트 전극들(130) 사이의 기판(101) 내의 불순물 영역(105), 및 불순물 영역(105) 상의 도전층(170)을 더 포함할 수 있다.
본 실시예에서, 셀 영역(CELL)은 도 3의 실시예와 동일한 구조를 갖는 것으로 도시되었으나, 이에 한정되지 않는다. 셀 영역(CELL)은 예를 들어, 도 5a 내지 도 6을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 구조를 갖는 반도체 장치를 포함할 수 있다.
주변 회로 영역(PERI)은, 기저 기판(201), 기저 기판(201) 상에 배치된 회로 소자들(230), 콘택 플러그들(250) 및 배선 라인들(260)을 포함할 수 있다.
기저 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기저 기판(201)은 소자분리층(210)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 도핑 영역(205)이 배치될 수 있다. 기저 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다.
회로 소자(230)는 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자(230)는 회로 게이트 절연층(232), 스페이서층(234) 및 회로 게이트 전극(235)을 포함할 수 있다. 회로 게이트 전극(235)의 양 측에서 기저 기판(201) 내에는 도핑 영역(205)이 배치되어, 회로 소자(230)의 소스 영역 또는 드레인 영역으로 작용할 수 있다.
복수의 주변 영역 절연층들(244, 246, 248)이 기저 기판(201) 상에서 회로 소자(230) 상에 배치될 수 있다.
콘택 플러그들(250)은 주변 영역 절연층(244)을 관통하여 도핑 영역(205)에 연결될 수 있다. 콘택 플러그들(250)에 의해 회로 소자(230)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(235)에도 콘택 플러그들(250)가 연결될 수 있다. 배선 라인들(260)은 콘택 플러그들(250)과 연결될 수 있으며, 예시적인 실시예들에서, 복수의 층으로 배치될 수 있다.
주변 회로 영역(PERI)이 먼저 제조된 후에, 셀 영역(CELL)의 기판(101)이 그 상부에 형성되어 셀 영역(CELL)이 제조될 수 있다. 기판(101)은 기저 기판(201)과 동일한 크기를 갖거나, 기저 기판(201)보다 작게 형성될 수 있다. 기판(101)은 다결정 실리콘으로 형성되거나, 비정질 실리콘으로 형성된 후 단결정화될 수도 있다.
셀 영역(CELL) 및 주변 회로 영역(PERI)은 도시되지 않은 영역에서 서로 연결될 수 있다. 예를 들어, 게이트 전극(130)의 y 방향에서의 일단은 회로 소자(230)와 전기적으로 연결될 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도 10을 참조하면, 본 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 도 3 내지 도 6을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도 10에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 11을 참조하면, 본 실시예에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어한다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다. 프로세서(2050) 및 메모리(2040) 중 적어도 하나는 도 3 내지 도 6을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
도 12를 참조하면, 시스템(3000)은 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)를 포함할 수 있다. 시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(3100)는 프로그램을 실행하고, 시스템(3000)을 제어하는 역할을 할 수 있다. 제어기(3100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(3200)는 시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(3000)은 입/출력 장치(3200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(3300)는 제어기(3100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(3100)에서 처리된 데이터를 저장할 수 있다. 메모리(3300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 장치를 포함할 수 있다.
인터페이스(3400)는 시스템(3000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(3100), 입/출력 장치(3200), 메모리(3300) 및 인터페이스(3400)는 버스(3500)를 통하여 서로 통신할 수 있다.
제어기(3100) 또는 메모리(3300) 중 적어도 하나는 도 3 내지 도 6을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널홀 100: 반도체 장치
101: 기판 105: 불순물 영역
107: 에피택셜층 110: 희생층
120: 층간 절연층 130: 게이트 전극
140: 채널 영역 150: 게이트 유전층
152: 터널링층 154: 전하 저장층
156: 블록킹층 160: 채널 패드
162: 제1 절연층 164: 제2 절연층
166: 제3 절연층 170: 도전층
101: 기판 105: 불순물 영역
107: 에피택셜층 110: 희생층
120: 층간 절연층 130: 게이트 전극
140: 채널 영역 150: 게이트 유전층
152: 터널링층 154: 전하 저장층
156: 블록킹층 160: 채널 패드
162: 제1 절연층 164: 제2 절연층
166: 제3 절연층 170: 도전층
Claims (15)
- 기판 상에 수직하게 적층되는 게이트 전극들; 및
상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되며, 게이트 유전층 및 채널 영역이 배치되는 채널홀들을 포함하고,
상기 게이트 유전층은 복수의 층들로 이루어지고, 상기 복수의 층들 중 적어도 두 개의 층들은, 상기 기판의 상면에 평행한 평면 상의 상기 채널홀의 둘레를 따른 복수의 지점들에서, 서로 다른 두께를 갖는 반도체 장치.
- 제1 항에 있어서,
상기 복수의 층들 중 적어도 하나의 층은 외주면의 곡률 반경의 산포(dispersion)가 내주면의 곡률 반경의 산포보다 큰 반도체 장치.
- 제1 항에 있어서,
상기 복수의 층들은 상기 채널 영역으로부터 순차적으로 배치되는 터널링층, 전하 저장층 및 블록킹층을 포함하는 반도체 장치.
- 제3 항에 있어서,
상기 터널링층, 상기 전하 저장층 및 상기 블록킹층 각각은 외주면보다 내주면이 원형에 가까운 반도체 장치.
- 제3 항에 있어서,
상기 블록킹층으로부터 상기 터널링층으로 갈수록 원형에 가까운 외주면을 갖는 반도체 장치.
- 제3 항에 있어서,
상기 게이트 유전층은, 상기 블록킹층의 외측에 배치되며 상기 채널홀에 대응되는 형상을 갖는 추가 블록킹층을 더 포함하는 반도체 장치.
- 제1 항에 있어서,
상기 채널홀들의 하단에서, 상기 복수의 층들 중 적어도 하나의 층은 측면과 하면이 이루는 코너가 곡면으로 연결되는 반도체 장치.
- 제7 항에 있어서,
상기 복수의 층들 중 상기 채널홀의 최외곽에 배치되는 층은, 상기 채널홀의 외측을 향하며 상기 측면과 상기 하면이 수직하게 연결되는 제1 면 및 상기 제1 면과 대향하여 상기 채널홀의 내측을 향하며 상기 측면과 상기 하면이 곡면으로 연결되는 제2 면을 갖는 반도체 장치.
- 제1 항에 있어서,
상기 채널 영역의 두께는 상기 채널홀의 둘레를 따라 균일한 반도체 장치.
- 기판 상에 수직하게 적층되는 게이트 전극들; 및
상기 게이트 전극들을 관통하여 상기 기판에 수직하게 연장되며, 복수의 층들이 배치되는 채널홀들을 포함하고,
상기 복수의 층들 중 적어도 두 개의 층들은, 상기 기판의 상면에 평행한 평면 상에서, 각각 외주면과 내주면이 서로 다른 형상을 가지며 상기 외주면보다 상기 내주면이 원형에 가까운 반도체 장치.
- 기판 상에 희생층들 및 층간 절연층들을 교대로 적층하여 적층 구조물을 형성하는 단계;
상기 적층구조물을 관통하는 채널홀들을 형성하는 단계;
상기 채널홀들 내에 게이트 유전층을 형성하는 단계; 및
상기 채널홀들 내에 채널 영역을 형성하는 단계를 포함하고,
상기 게이트 유전층을 형성하는 단계는,
상기 채널홀들에 순차적으로 배치되는 블록킹층, 전하 저장층 및 터널링층을 포함하는 복수의 층들을 형성하는 단계; 및
상기 블록킹층, 상기 전하 저장층, 및 상기 터널링층 중 적어도 하나의 층을 일부 제거하는 단계를 포함하고,
상기 적어도 하나의 층을 일부 제거하는 단계 후에, 상기 적어도 하나의 층은 감소된 두께를 갖는 반도체 장치의 제조방법.
- 삭제
- 제11 항에 있어서,
상기 적어도 하나의 층을 일부 제거하는 단계 전에, 상기 적어도 하나의 층의 내주면은 외주면의 형상에 대응되는 형상을 갖고,
상기 적어도 하나의 층을 일부 제거하는 단계 후에, 상기 적어도 하나의 층의 상기 내주면은 상기 외주면의 형상과 다른 형상을 갖는 반도체 장치의 제조방법.
- 제11 항에 있어서,
상기 적어도 하나의 층에서, 외주면보다 내주면이 원형에 가까운 반도체 장치의 제조방법.
- 기판 상에 희생층들 및 층간 절연층들을 교대로 적층하여 적층 구조물을 형성하는 단계;
상기 적층구조물을 관통하는 채널홀들을 형성하는 단계;
상기 채널홀들 내에 게이트 유전층을 형성하는 단계; 및
상기 채널홀들 내에 채널 영역을 형성하는 단계를 포함하고,
상기 게이트 유전층을 형성하는 단계는,
상기 채널홀들에 순차적으로 배치되는 블록킹층, 전하 저장층 및 터널링층을 포함하는 복수의 층들을 형성하는 단계; 및
상기 블록킹층, 상기 전하 저장층, 및 상기 터널링층 중 적어도 두 개의 층들을 각각 일부 제거하는 단계를 포함하고,
상기 적어도 두 개의 층들을 각각 일부 제거하는 단계 전에, 상기 적어도 두 개의 층들 각각의 내주면은 외주면의 형상에 대응되는 형상을 갖고,
상기 적어도 두 개의 층들을 각각 일부 제거하는 단계 후에, 상기 적어도 두 개의 층들 각각의 상기 내주면은 상기 외주면의 형상과 다른 형상을 갖는 반도체 장치의 제조방법.
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