CN111863814A - 动态随机存取存储器元件及其制造方法 - Google Patents

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Abstract

本发明提供一种动态随机存取存储器元件包含形成于半导体基材上的多条位线、多条第一隔离带、多条第二隔离带、形成于该等第一隔离带与该等第二隔离带之间的多个晶体管、多条字线以及形成于该等第一隔离带与该等第二隔离带上方的多个电容器。半导体基材定义纵向方向、横向方向、多个沿该纵向方向的列以及多个沿横向方向的行。该等第一隔离带与该等第二隔离带沿纵向方向延伸。每一个晶体管对应该等列中的一个列与该等行中的一个行。位于每一条第一隔离带的一侧的该等晶体管与位于该条第一隔离带的另一侧的该等晶体管交错排列。

Description

动态随机存取存储器元件及其制造方法
技术领域
本发明涉及一种动态随机存取存储器(dynamic random access memory,DRAM)元件及制造该动态随机存取存储器元件的方法，尤其涉及一种包含多个垂直电流型态扇形场效晶体管(fan-shaped field effect transistor,FanFET)的动态随机存取存储器元件及制造所述动态随机存取存储器的方法。
背景技术
请参阅图1及图2，该等附图示意地描绘由美国专利案公开号第2019123060A1号所揭露的垂直电流型态扇形场效晶体管1。图1垂直电流型态扇形场效晶体管1的外观视图。图2为图1中垂直电流型态扇形场效晶体管1沿A-A线的剖面视图。
如图1及图2所示，现有技术的垂直电流型态扇形场效晶体管1的包含由半导体材料形成的柱体10、栅极介电层12以及栅极导体14。由半导体材料形成的柱体10沿半导体基材(未示出于图1及图2中)的横向方向T延伸。半导体基材并且定义如图1所示的法向方向N以及纵向方向L。
由半导体材料形成的柱体10具有垂直半导体基材的横向方向T的基础侧面100、与基础侧面相对的锥形侧面101、平行横向方向T的顶面102、与顶面102相对的底面103、相邻基础侧面100与锥形侧面101的前侧面104以及与前侧面104相对的后侧面105。于由半导体材料形成的柱体10中，第一细长部份106夹在基础侧面100、前侧面104、顶面102以及后侧面105之间形成源极区域。第二细长部份107夹在基础侧面100、前侧面104、后侧面105以及底面103之间形成漏极区域。板状部份108位于基础侧面100上，并且位于第一细长部份106与第二细长部份107之间形成通道区域。由半导体材料形成的柱体10的其他部份形成本体区域。栅极介电层12形成以被覆由半导体材料形成的柱体10的基础侧面100。栅极导体14形成以被覆栅极介电层12。
显见地，于垂直电流型态扇形场效晶体管1中，由半导体材料形成的柱体10沿半导体基材的横向方向T延伸，并且形成源极区域的第一细长部份106与形成漏极区域的第二细长部份107相对地排列于由半导体材料形成的柱体10内的上部与下部。
为了实现较小的尺寸，现有技术的动态随机存取存储器元件利用各种垂直晶体管。以此种方式，通过使用堆叠在单元电容器下方或上方的垂直晶体管，动态随机存取存储器元件可以具有4F2的单元尺寸，其中F表示制程特征尺寸(亦即，最小微影特征尺寸)。然而，4F2的单元尺寸已经是这些现有技术的动态随机存取存储器元件的极限。
发明内容
因此，本发明所欲解决的一技术问题在于提供一种包含多个垂直电流型态扇形场效晶体管的动态随机存取存储器元件及制造所述动态随机存取存储器的方法。特别地，根据本发明的动态随机存取存储器元件可以具有小于4F2的单元尺寸。
根据本发明的一较佳实施例的动态随机存取存储器元件包含半导体基材、多条位线、多条第一隔离带、多条第二隔离带、多条堆叠带、多个晶体管、多条字线、第二绝缘层、多个转接通孔接触、第三绝缘层以及多个电容器。半导体基材定义纵向方向、横向方向、法向方向、多个沿半导体基材的纵向方向的列以及多个沿半导体基材的横向方向的行。多条位线形成于半导体基材上。每一条位线对应多个行中的一个行，并且沿对应的行延伸。多条第一隔离带形成于多条位线上，并且沿半导体基材的纵向方向延伸。每一条第一隔离带具有个别的第一纵向边缘以及个别的第二纵向边缘。多条第二隔离带形成于多条位线上，并且沿半导体基材的纵向方向延伸。每一条第二隔离带具有个别的第三纵向边缘以及个别的第四纵向边缘。多条第一隔离带以及多条第二隔离带交替排列。多条堆叠带由形成于多条位线上的第一半导体层、形成于第一半导体层上的第一绝缘层以及形成于第一绝缘层上的第二半导体层所构成。每一条堆叠带对应多条第一隔离带中的一条第一隔离带与多条第二隔离带中的一条第二隔离带，并且位于对应的第一隔离带与对应的第二隔离带之间。每一条堆叠带具有多个凹陷。多个凹陷形成于第一绝缘层处，并且面向其对应的第二隔离带的第三纵向边缘或第四纵向边缘。位于每一条第一隔离带的一侧的该等凹陷与位于该条第一隔离带的另一侧的该等凹陷交错排列。每一个凹陷对应多个列中的一个列与多个行中的一个行。
每一个晶体管对应所述等凹陷中的一个凹陷，并且包含由半导体材料形成的柱体。每一个柱体配合对应的凹陷，并且沿半导体基材的横向方向延伸。每一个柱体具有个别的平行半导体基材的法向方向的基础侧面、个别的与基础侧面相对的锥形侧面、个别的垂直半导体基材的法向方向的第一顶面、个别的与第一顶面相对的底面、个别的相邻基础侧面与锥形侧面的前侧面以及个别的与前侧面相对的后侧面。在每一个由半导体材料形成的柱体中，个别的第一细长部份夹在第一顶面、基础侧面、前侧面以及后侧面之间形成个别的源极区域。个别的第二细长部份夹在底面、基础侧面、前侧面以及后侧面之间形成个别的漏极区域。个别的板状部份位于基础侧面上且位于第一细长部份与第二细长部份之间形成个别的通道区域。所述个柱体的其他部份形成个别的本体区域。每一个晶体管并且包含个别的被覆对应的由半导体材料形成的柱体的基础侧面的栅极氧化物/介电多层结构、个别的被覆栅极氧化物/介电多层结构的栅极导体、个别的第一子位线以及个别的第二子位线。所述个别的第一子位线形成于第一半导体层处且连接于漏极区域与对应所述个晶体管的位线之间。该个别的第二子位线形成于第二半导体层处且连接源极区域。每一条字线对应多个列中的一个列，并且连接沿着对应的列排列的所述等栅极导体。第二绝缘层形成于第二半导体层、多条第一隔离带以及多条第二隔离带上。每一个转接通孔接触对应多个第二子位线中的一个第二子位线，并且形成以贯穿第二绝缘层进而连接对应的第二子位线。第三绝缘层形成于第二绝缘层以及多个转接通孔接触上。每一个电容器对应多个转接通孔接触中的一个转接通孔接触，并且形成以贯穿第三绝缘层进而连接对应的转接通孔接触。
于一具体实施例中，由半导体材料形成的柱体的基础侧面可以是平面、凸面或凹面等。
于一具体实施例中，于每一个晶体管中，由半导体材料形成的柱体的第一顶面、栅极氧化物/介电多层结构的第二顶面以及栅极导体的第三顶面所组成的组合面可以呈现半椭圆形、半圆形、三角形、拇指形或梯形等形状。
理论上，根据本发明的动态随机存取存储器元件的单元尺寸等于制程特征尺寸平方的3.5倍。
进一步，根据本发明的动态随机存取存储器元件还包含第四绝缘层以及多条连接线。第四绝缘层形成以被覆半导体基材以及多条位线。每一条连接线对应多条第一子位线中的一条第一子位线以及多条位线中的一条位线，并且形成以贯穿第四绝缘层进而连接于对应的第一子位线与对应的位线之间。
根据本发明的一较佳实施例的制造动态随机存取存储器元件的方法，首先，于半导体基材上，形成多条位线。半导体基材定义纵向方向、横向方向、法向方向、多个沿纵向方向的列以及多个沿横向方向的行。每一条位线对应多个行中的一个行，并且沿对应的行延伸。接着，根据本发明的方法于多条位线上，形成第一半导体层。接着，根据本发明的方法于第一半导体层上，形成第一绝缘层。接着，根据本发明的方法于第一绝缘层上，形成第二半导体层。接着，根据本发明的方法形成多条平行半导体基材的纵向方向的第一沟槽。多条第一沟槽贯穿第一半导体层、第一绝缘层以及第二半导体层。每一条第一沟槽具有个别的第一纵向侧壁、个别的第二纵向侧壁以及多个向内突出的突出体。位于每一条第一沟槽的第一纵向侧壁上的该等突出体与位于第二纵向侧壁上的该等突出体交错排列。接着，根据本发明的方法形成多条第一隔离带。每一条第一隔离带填充于多条第一沟槽中的一条第一沟槽，致使多条堆叠带与多条第一隔离带交替排列。多条堆叠带由第一半导体层、第一绝缘层以及第二半导体层所构成。接着，根据本发明的方法形成多条平行半导体基材的纵向方向的第二沟槽。每一条第二沟槽形成于该等堆叠带中的一条堆叠带的一部份上，并且贯穿第一半导体层、第一绝缘层以及第二半导体层。每一条第二沟槽具有个别的第三纵向侧壁以及个别的第四纵向侧壁。接着，根据本发明的方法对每一条第二沟槽的第三纵向侧壁与第四纵向侧壁上的第一半导体层以及第二半导体层部份掺杂，以于第一半导体层上形成多个第一导电部份以及于第二半导体层上形成多个第二导电部份。每一个第一导电部份与每一个第二导电部份对应多个突出体中的一个突出体。接着，根据本发明的方法移除第一绝缘层的多个残留部份。每一个残留部份对应多个突出体中的一个突出体，致使多个凹陷形成于每一个第二沟槽的第三纵向侧壁以及第四纵向侧壁上。位于每一条第一隔离带的一侧的该等凹陷与位于该条第一隔离带的另一侧的该等凹陷交错排列。每一个凹陷对应多个列中的一个列与多个行中的一个行。接着，根据本发明的方法形成由半导体材料形成的多个柱体。由半导体材料形成的多个柱体根据多个列以及多个行排列。由半导体材料形成的每一个柱体配合所述等凹陷中的一个凹陷，并且沿半导体基材的横向方向延伸。每一个柱体具有个别的平行半导体基材的法向方向的基础侧面、个别的与基础侧面相对的锥形侧面、个别的垂直半导体基材的法向方向的第一顶面、个别的与第一顶面相对的底面、个别的相邻基础侧面与锥形侧面的前侧面以及个别的与前侧面相对的后侧面。在由半导体材料形成的每一个柱体中，个别的第一细长部份夹在第一顶面、基础侧面、前侧面以及后侧面之间形成个别的源极区域。个别的第二细长部份夹在底面、基础侧面、前侧面以及后侧面之间形成个别的漏极区域。个别的板状部份位于基础侧面上且位于第一细长部份与第二细长部份之间形成个别的通道区域。所述个柱体的其他部份形成个别的本体区域。每一个第一导电部份做为多条第一子位线中的一条第一子位线。每一条第一子位线对应多个柱体中的一个柱体，并且连接于对应的柱体的漏极区域与对应该个柱体的位线之间。每一个第二导电部份做为多条第二子位线中的一条第二子位线。每一条第二子位线对应多个柱体中的一个柱体，并且连接于对应的柱体的源极区域。接着，根据本发明的方法形成多个栅极氧化物/介电多层结构。每一个栅极氧化物/介电多层结构被覆由半导体材料形成多个柱体中的一个柱体的基础侧面。接着，根据本发明的方法形成多个导体层。每一个导体层被覆多条第二沟槽中的一条第二沟槽的第三纵向侧壁与第四纵向侧壁中的其一。接着，根据本发明的方法对多个导体层进行部份蚀刻，以形成多个栅极导体以及多条字线。每一个栅极导体被覆多个栅极氧化物/介电多层结构中的一个栅极氧化物/介电多层结构。每一条字线对应多个列中的一个列，并且连接沿着对应的列排列的所述等栅极导体。接着，根据本发明的方法形成多条第二隔离带。每一条第二隔离带填充于多条第二沟槽中的一条第二沟槽。接着，根据本发明的方法于第二半导体层、多条第一隔离带以及多条第二隔离带上，形成第二绝缘层。接着，根据本发明的方法形成多个转接通孔接触。每一个转接通孔接触对应多个第二子位线中的一个第二子位线，并且形成以贯穿第二绝缘层进而连接对应的第二子位线。接着，根据本发明的方法于第二绝缘层以及多个转接通孔接触上，形成第三绝缘层。最后，根据本发明的方法形成多个电容器。每一个电容器对应多个转接通孔接触中的一个转接通孔接触，并且形成以贯穿第三绝缘层进而连接对应的转接通孔接触。
与现有技术不同，根据本发明的动态随机存取存储器元件包含多个垂直电流型态扇形场效晶体管，并且可以具有小于4F2的单元尺寸。
关于本发明的优点与精神可以通过以下的发明详述及附图得到进一步的了解。
附图说明
图1现有技术的垂直电流型态场效晶体管的外观视图；
图2为图1中垂直电流型态场效晶体管沿A-A线的剖面视图；
图3根据本发明的一较佳具体实例的动态随机存取存储器元件的等效电路图；
图4根据本发明的较佳具体实例的动态随机存取存储器元件内部的部份结构的外观视图；
图5为图4中根据本发明的动态随机存取存储器元件的晶体管沿B-B线的剖面视图；
图6根据本发明的动态随机存取存储器元件移除顶部结构或单元的顶视图；
图7根据本发明的动态随机存取存储器元件的顶视图；
图8为图7中根据本发明的动态随机存取存储器元件沿C-C线的剖面视图；
图9通过根据本发明的方法所制造的动态随机存取存储器元件的半成品的顶视图；
图10为图9中动态随机存取存储器元件的半成品沿D-D线的剖面视图；
图11通过根据本发明的方法所制造的动态随机存取存储器元件的半成品的另一顶视图；
图12为图11中动态随机存取存储器元件的半成品沿E-E线的剖面视图；
图13通过根据本发明的方法所制造的动态随机存取存储器元件的半成品的另一顶视图；
图14为图13中动态随机存取存储器元件的半成品沿F-F线的剖面视图；
图15通过根据本发明的方法所制造的动态随机存取存储器元件的半成品的另一顶视图；
图16为图15中动态随机存取存储器元件的半成品沿G-G线的剖面视图；
图17通过根据本发明的方法所制造的动态随机存取存储器元件的半成品的另一顶视图；
图18为图17中动态随机存取存储器元件的半成品沿H-H线的剖面视图；
图19通过根据本发明的方法所制造的动态随机存取存储器元件的半成品的另一顶视图；
图20为图19中动态随机存取存储器元件的半成品沿I-I线的剖面视图；
图21通过根据本发明的方法所制造的动态随机存取存储器元件的半成品的另一顶视图；
图22为图21中动态随机存取存储器元件的半成品沿J-J线的剖面视图；
图23根据本发明的动态随机存取存储器元件的一变形移除顶部结构或单元的顶视图；
图24根据本发明的动态随机存取存储器元件的另一变形移除顶部结构或单元的顶视图；
图25根据本发明的动态随机存取存储器元件的另一变形移除顶部结构或单元的顶视图。
附图标号说明：
1：垂直电流型态扇形场效晶体管 10：柱体
100：基础侧面 101：锥形侧面
102：顶面 103：底面
104：前侧面 105：后侧面
106：第一细长部份 107：第二细长部份
108：板状部份 12：栅极介电层
14：栅极导体 2：动态随机存取存储器元件
20：存储器单元串 202：存储器单元块
21：半导体基材 212：列
214：行 22：位线
23：第一隔离带 232：第一纵向边缘
234：第二纵向边缘 24：第二隔离带
242：第三纵向边缘 244：第四纵向边缘
25：堆叠带 252：凹陷
26：晶体管 260：半导体材料
262：柱体 2620：基础侧面
2621：锥形侧面 2622：第一顶面
2623：底面 2624：前侧面
2625：后侧面 2626：第一细长部份
2627：第二细长部份 2628：板状部份
264：栅极氧化物/介电层 266：栅极导体
267：第一子位线 268：第二子位线
27：字线 28：第二绝缘层
29：转接通孔接触 30：电容器
302：顶电极 304：高介电值介电层
306：底电极 31：第一半导体层
312：第一导电部份 32：第一绝缘层
33：第二半导体层 332：第二导电部份
34：第四绝缘层 35：连接线
36：第一沟槽 362：第一纵向侧壁
364：第二纵向侧壁 366：突出体
37：第二沟槽 372：第三纵向侧壁
374：第四纵向侧壁 38：第三绝缘层
39：导电垫 40：导体层
BL0至BLm-1：位线 Q0至Qn-1：晶体管
C0至Cn-1：电容器 W0至Wn-1：字线
SR：源极区域 DR：漏极区域
CR：通道区域 L：纵向方向
T：横向方向 N：法向方向
具体实施方式
请参阅图3，图3根据本发明的一较佳具体实例的动态随机存取存储器元件2的等效电路图。更详细地说，图3具有垂直通道结构的动态随机存取存储器元件2的等效电路图。
如图3所示，于根据本发明的动态随机存取存储器元件2内的存储器单元阵列包含沿横向方向T的多个存储器单元串20。每一个存储器单元串20由并联至多条位线(BL0至BLm-1)中对应的一条位线(BL0至BLm-1)的多个存储器单元块202所构成。每一个存储器单元串20包含多条位线(BL0至BLm-1)中对应的一条位线(BL0至BLm-1)、多个晶体管(Q0至Qn-1)以及多个电容器(C0至Cn-1)。每一个存储器单元块202由多个晶体管(Q0至Qn-1)中的一个晶体管(Q0至Qn-1)以及多个电容器(C0至Cn-1)中的一个电容器(C0至Cn-1)所构成。每一个晶体管(Q0至Qn-1)以其漏极连接至其对应的位线(BL0至BLm-1)，并且以其源极连接至其对应的电容器(C0至Cn-1)的一个端点。每一个电容器(C0至Cn-1)以其另一个端点接地。多条字线(W0至Wn-1)的每一条字线(W0至Wn-1)对应多个列中的一个列，并且连接位于同一个列上的该等晶体管的栅极。
请参阅图4、图5、图6、图7及图8，所述等附图示意地描绘根据本发明的较佳具体实施例的晶体管2。图4根据本发明的较佳具体实例的动态随机存取存储器元件2内部的部份结构的外观视图。图5图4中根据本发明的动态随机存取存储器元件2的晶体管26沿B-B线的剖面视图。图6根据本发明的动态随机存取存储器元件2移除顶部结构或单元的顶视图。图7根据本发明的动态随机存取存储器元件2的顶视图。图8为图7中根据本发明的动态随机存取存储器元件2沿C-C线的剖面视图。根据本发明的动态随机存取存储器元件2主要由多个如图1及图2所示的晶体管所构成。并且，请参阅图14，图14根据本发明的动态随机存取存储器元件2于制造过程中的半成品的剖面视图。
如图4至图8及图14所示，根据本发明的较佳实施例的动态随机存取存储器元件2包含半导体基材21、多条位线22、多条第一隔离带23、多条第二隔离带24、多条堆叠带25(如图14所示)、多个晶体管26、多条字线27、第二绝缘层28、多个转接通孔接触29、第三绝缘层38以及多个电容器30。于图6及图7中，虚线代表形成于多个电容器30以及数个晶体管26之下的多条位线22。
半导体基材21定义纵向方向L、横向方向T、法向方向N、多个沿半导体基材21的纵向方向L的列212以及多个沿半导体基材21的横向方向T的行214。
多条位线22形成于半导体基材21上。每一条位线22对应多个行214中的一个行214，并且沿对应的行214延伸。
多条第一隔离带23形成于多条位线22上，并且沿半导体基材21的纵向方向L延伸。每一条第一隔离带23具有个别的第一纵向边缘232以及个别的第二纵向边缘234。多条第二隔离带24形成于多条位线22上，并且沿半导体基材21的纵向方向L延伸。每一条第二隔离带24具有个别的第三纵向边缘242以及个别的第四纵向边缘244。多条第一隔离带23以及多条第二隔离带24交替排列。
同样如图14所示，多条堆叠带25由形成于多条位线22上的第一半导体层31、形成于第一半导体层31上的第一绝缘层32以及形成于第一绝缘层32上的第二半导体层33所构成。须强调的是，第一绝缘层32仅在根据本发明的动态随机存取存储器元件2的制造过程中存在，并且在根据本发明的动态随机存取存储器元件2被制造完成后，第一绝缘层32完全移除。
每一条堆叠带25对应多条第一隔离带23中的一条第一隔离带23与多条第二隔离带24中的一条第二隔离带24。每一条堆叠带25位于其对应的第一隔离带23与其对应的第二隔离带24之间。每一条堆叠带25具有多个凹陷252。多个凹陷252形成于第一绝缘层32处，并且面向其对应的第二隔离带24的第三纵向边缘242或第四纵向边缘244。位于每一条第一隔离带23的一侧的该等凹陷252与位于该条第一隔离带23的另一侧的该等凹陷252交错排列。每一个凹陷252对应多个列212中的一个列212与多个行214中的一个行214。
每一个晶体管26对应所述等凹陷252中的一个凹陷252，并且包含由半导体材料260形成的柱体262。每一个柱体262配合对应的凹陷252，并且沿半导体基材21的横向方向T延伸。每一个柱体262具有个别的平行半导体基材21的法向方向N的基础侧面2620、个别的与基础侧面2620相对的锥形侧面2621、个别的垂直半导体基材21的法向方向N的第一顶面2622、个别的与第一顶面2622相对的底面2623、个别的相邻基础侧面2620与锥形侧面2621的前侧面2624以及个别的与前侧面2624相对的后侧面2625。由半导体材料260形成的每一个柱体262并且具有个别的第一细长部份2626夹在第一顶面2622、基础侧面2620、前侧面2624以及后侧面2625之间形成个别的源极区域SR。由半导体材料260形成的每一个柱体262并且具有个别的第二细长部份2627夹在底面2623、基础侧面2620、前侧面2624以及后侧面2625之间形成个别的漏极区域DR。由半导体材料260形成的每一个柱体262并且具有个别的板状部份2628位于基础侧面2620上且位于第一细长部份2626与第二细长部份2627之间形成个别的通道区域CR。所述个柱体262的其他部份形成个别的本体区域。实际上，半导体材料260也可以覆盖在第一隔离带23的第一纵向边缘232以及第二纵向边缘234上。
于一些具体实施例中，形成柱体20的半导体材料可以是，例如，多晶硅材料。源极区域SR以及漏极区域DR可以掺杂n型态掺杂剂(例如，磷或砷)或者掺杂p型态掺杂剂(例如，硼)。通道区域CR可以掺杂与源极区域SR以及漏极区域DR不同导电型态的掺杂剂。本体区域远离通道区域CR、源极区SR与漏极区域DR的一部分可选地掺杂特定的掺杂剂。
每一个晶体管26并且包含个别的被覆对应的由半导体材料260形成的柱体262的基础侧面2620的栅极氧化物/介电多层结构264、个别的被覆栅极氧化物/介电多层结构264的栅极导体266、个别的第一子位线267以及个别的第二子位线268。该个别的第一子位线267形成于第一半导体层31处且连接于漏极区域DR与对应所述个晶体管26的位线22之间。所述个别的第二子位线268形成于第二半导体层33处且连接源极区域SR。每一条字线27对应多个列212中的一个列212，并且连接沿着对应的列212排列的该等栅极导体266。
第二绝缘层28形成于第二半导体层33、多条第一隔离带23以及多条第二隔离带24上。每一个转接通孔接触29对应多个第二子位线268中的一个第二子位线268，并且形成以贯穿第二绝缘层28进而连接其对应的第二子位线268。
第三绝缘层38形成于第二绝缘层28以及多个转接通孔接触29上。每一个电容器30对应多个转接通孔接触29中的一个转接通孔接触29，并且形成以贯穿第三绝缘层38进而连接其对应的转接通孔接触29。多个电容器30的结构可以参考图8所示的范例，但并不以此为限。如图8所示，每一个电容器30包含个别的底电极306、个别的顶电极302以及形成于个别的底电极306与个别的顶电极302之间的个别的高介电值介电层304。
于一具体实施例中，由半导体材料260形成的柱体262的基础侧面2620可以是平面、凸面或凹面等。
于一具体实施例中，于每一个晶体管26中，由半导体材料260形成的柱体262的第一顶面2622、栅极氧化物/介电多层结构264的第二顶面以及栅极导体266的第三顶面所组成的组合面可以呈现半椭圆形、半圆形、三角形、拇指形或梯形等形状。
进一步，根据本发明的动态随机存取存储器元件2还包含第四绝缘层34以及多条连接线35。第四绝缘层34形成以被覆半导体基材21以及多条位线22。每一条连接线35对应多条第一子位线267中的一条第一子位线267以及多条位线22中的一条位线22，并且形成以贯穿第四绝缘层34进而连接于对应的第一子位线267与对应的位线22之间。多条连接线35具有稳定电流密度及方向的功能。
同样如图7所示，每一个存储器单元202被以边长为2F的粗线平行四边形包围，其中F表示制程特征尺寸。藉粗黑线平行四边形，根据本发明的动态随机存取存储器元件2的单元尺寸通过下列公式计算：
单元尺寸＝8/4F×7/4F＝3.5F2
因此，理论上，根据本发明的动态随机存取存储器元件2的单元尺寸等于制程特征尺寸平方的3.5倍。
请参阅图9至图20，该等附图示意地示出由根据本发明的一较佳具体实例的方法所制造如图4至图8所示的动态随机存取存储器元件2。
请参阅图9及图10，图9由根据本发明的方法所制造的动态随机存取存储器元件2的半成品的顶视图。图10为图9中动态随机存取存储器元件2的半成品沿D-D线的剖面视图。如图9及图10所示，根据本发明的方法，首先，于半导体基材21上，形成多条位线22。半导体基材21定义纵向方向L、横向方向T、法向方向N、多个沿纵向方向L的列212以及多个沿横向方向T的行214。每一条位线22对应多个行214中的一个行214，并且沿对应的行214延伸。
请参阅图11及图12，图11由根据本发明的方法所制造的动态随机存取存储器元件2的半成品的另一顶视图。图12为图11中动态随机存取存储器元件2的半成品沿E-E线的剖面视图。如图11及图12所示，接着，根据本发明的方法形成第四绝缘层34以被覆半导体基材21以及位线22。同样如图11及图12所示，接着，根据本发明的方法形成多个导电垫39，每一个导电垫39对应多个行214中的一个行214以及多个列212中的两个列212，并形成在其对应的行214以及其对应的两个列212处，且贯穿第四绝缘层34进而接触沿其对应的行214排列的位线22。
请参阅图13并再次参阅图14，图13由根据本发明的方法所制造的动态随机存取存储器元件2的半成品的另一顶视图。图14为图13中动态随机存取存储器元件2的半成品沿F-F线的剖面视图。如图13及图14所示，接着，根据本发明的方法于多条位线22上，形成第一半导体层31。接着，根据本发明的方法于第一半导体层31上，形成第一绝缘层32。同样如图13及图14所示，接着，根据本发明的方法于第一绝缘层32上，形成第二半导体层33。同样如图13及图14所示，接着，根据本发明的方法形成多条平行半导体基材21的纵向方向L的第一沟槽36。多条第一沟槽36贯穿第一半导体层31、第一绝缘层32以及第二半导体层33。每一条第一沟槽36具有个别的第一纵向侧壁362、个别的第二纵向侧壁364以及多个向内突出的突出体366。位于每一条第一沟槽36的第一纵向侧壁362上的该等突出体366与位于第二纵向侧壁364上的该等突出体366交错排列。
请参阅图15及图16，图15由根据本发明的方法所制造的动态随机存取存储器元件2的半成品的顶视图。图16为图15中动态随机存取存储器元件2的半成品沿G-G线的剖面视图。如图15及图16所示，接着，根据本发明的方法形成多条第一隔离带23。每一条第一隔离带23填充于多条第一沟槽36中的一条第一沟槽36，致使多条堆叠带25与多条第一隔离带23交替排列。多条堆叠带25由第一半导体层31、第一绝缘层32以及第二半导体层33所构成。每一条第一隔离带23具有个别的第一纵向边缘232以及个别的第二纵向边缘234。
同样如图15及图16所示，接着，根据本发明的方法形成多条平行半导体基材21的纵向方向L的第二沟槽37。每一条第二沟槽37形成于该等堆叠带25中的一条堆叠带25的一部份上，并且贯穿第一半导体层31、第一绝缘层32以及第二半导体层33。每一条第二沟槽37具有个别的第三纵向侧壁372以及个别的第四纵向侧壁374。
同样如图15及图16所示，接着，根据本发明的方法对每一条第二沟槽37的第三纵向侧壁372与第四纵向侧壁374上的第一半导体层31以及第二半导体层33部份掺杂，以于第一半导体层31上形成多个第一导电部份312以及于第二半导体层33上形成多个第二导电部份332。每一个第一导电部份312与每一个第二导电部份332对应多个突出体366中的一个突出体366。
同样如图15及图16所示，接着，根据本发明的方法移除第一绝缘层32的多个残留部份。每一个残留部份对应多个突出体366中的一个突出体366，致使多个凹陷252形成于每一个第二沟槽37的第三纵向侧壁372以及第四纵向侧壁374上。位于每一条第一隔离带23的一侧的该等凹陷252与位于该条第一隔离带23的另一侧的该等凹陷252交错排列。每一个凹陷252对应多个列212中的一个列212与多个行214中的一个行214。
请参阅图17及图18，图17由根据本发明的方法所制造的动态随机存取存储器元件2的半成品的另一顶视图。图18为图17中动态随机存取存储器元件2的半成品沿H-H线的剖面视图。如图17及图18所示，接着，根据本发明的方法形成由半导体材料260形成的多个柱体262。由半导体材料260形成的多个柱体262根据多个列212以及多个行214排列。为了制造便利，形成柱体262的半导体材料260也可以被覆第一导电部份312以及第二导电部份332。
请再参阅图4及图5，由半导体材料260形成的每一个柱体262配合多个凹陷252中的一个凹陷252，并且沿半导体基材21的横向方向T延伸。每一个柱体262具有个别的平行半导体基材21的法向方向N的基础侧面2620、个别的与基础侧面2620相对的锥形侧面2621、个别的垂直半导体基材21的法向方向N的第一顶面2622、个别的与第一顶面2622相对的底面2623、个别的相邻基础侧面2620与锥形侧面2621的前侧面2624以及个别的与前侧面2624相对的后侧面2625。由半导体材料260形成的每一个柱体262并且具有个别的第一细长部份2626夹在第一顶面2622、基础侧面2620、前侧面2624以及后侧面2625之间形成个别的源极区域SR。由半导体材料260形成的每一个柱体262并且具有个别的第二细长部份2627夹在底面2623、基础侧面2620、前侧面2624以及后侧面2625之间形成个别的漏极区域DR。由半导体材料260形成的每一个柱体262并且具有个别的板状部份2628位于基础侧面2620上且位于第一细长部份2626与第二细长部份2627之间形成个别的通道区域CR。由半导体材料260形成的每一个柱体262的其他部份形成个别的本体区域。实际上，半导体材料260也可以覆盖在多条第二沟槽37的第三纵向侧壁372与第四纵向侧壁374上。
每一个第一导电部份312做为多条第一子位线267中的一条第一子位线267。每一条第一子位线267对应多个柱体262中的一个柱体262，并且连接于对应的柱体262的漏极区域DR与对应所述个柱体262的位线22之间。每一个第二导电部份332做为多条第二子位线268中的一条第二子位线268。每一条第二子位线268对应多个柱体262中的一个柱体262，并且连接于对应的柱体262的源极区域SR。
同样如图17及图18所示，接着，根据本发明的方法形成多个栅极氧化物/介电多层结构264。每一个栅极氧化物/介电多层结构264被覆由半导体材料260形成多个柱体262中的一个柱体262的基础侧面2620。为了制造便利，多个栅极氧化物/介电多层结构264也可以被覆于已被覆第一导电部份312以及第二导电部份332的半导体材料260上。
同样如图17及图18所示，接着，根据本发明的方法形成多个导体层40。每一个导体层40被覆多条第二沟槽37中的一条第二沟槽37的第三纵向侧壁372与第四纵向侧壁374中的其一。实际上，每一个导体层40也可以被覆在多个栅极氧化物/介电多层结构264中的一个栅极氧化物/介电多层结构264以及半导体材料260上。
请参阅图19及图20，图19由根据本发明的方法所制造的动态随机存取存储器元件2的半成品的另一顶视图。图20为图19中动态随机存取存储器元件2的半成品沿I-I线的剖面视图。如图19及图20所示，接着，根据本发明的方法对多个导体层40进行部份蚀刻，以形成多个栅极导体266以及多条字线27。每一个栅极导体266被覆多个栅极氧化物/介电多层结构264中的一个栅极氧化物/介电多层结构264。每一条字线27对应多个列212中的一个列212，并且连接沿着其对应的列212排列的该等栅极导体266。为了增加多个栅极导体266以及多条字线27的体积，在形成多个导体层40之前，另一半导体材料(未示出于图18及图20)可以形成以被覆已被覆在半导体材料260上的多个栅极氧化物/介电层264。半导体材料260则已被覆于第一导电部份312以及第二导电部份332上。
须注意的是，导电垫39在第二沟槽37内的一部分被移除，进而将导电垫39改变成多条连接线35。每一条连接线35对应于多条第一子位线267中的一条第一子位线267，并且连接在其相应的第一子位线267与其对应的位线22之间。
请参阅图21及图22，图21由根据本发明的方法所制造的动态随机存取存储器元件2的半成品的另一顶视图。图21为图22中动态随机存取存储器元件2的半成品沿J-J线的剖面视图。如图21及图22所示，接着，根据本发明的方法形成多条第二隔离带24。每一条第二隔离带24填充于多条第二沟槽37中的一条第二沟槽37。
请再参阅图7及图8，接着，根据本发明的方法于第二半导体层33、多条第一隔离带23以及多条第二隔离带24上，形成第二绝缘层28。同样如图7及图8所示，接着，根据本发明的方法形成多个转接通孔接触29。每一个转接通孔接触29对应多个第二子位线268中的一个第二子位线268，并且形成以贯穿第二绝缘层28进而连接对应的第二子位线268。同样如图7及图8所示，最后，根据本发明的方法于第二绝缘层28以及多个转接通孔接触29上，形成第三绝缘层38。并且，根据本发明的方法形成多个电容器30。每一个电容器30对应多个转接通孔接触29中的一个转接通孔接触29，并且形成以贯穿第三绝缘层38进而连接对应的转接通孔接触29。多个电容器30被第三绝缘层38分别隔离。
请参阅图23、图24及图25，并请再参阅图6。图23根据本发明的较佳具体实例的动态随机存取存储器元件2的一变形移除顶部结构或单元的顶视图。图24根据本发明的较佳具体实例的动态随机存取存储器元件2的另一变形移除顶部结构或单元的顶视图。图25根据本发明的较佳具体实例的动态随机存取存储器元件2的另一变形移除顶部结构或单元的顶视图。
如图6、图23、图24及图25所示，该等图中虚线箭头代表排列在每一条第一隔离带23的第一纵向边缘232上的晶体管26映射排列在该条第一隔离带23的第二纵向边缘234上的晶体管26的方向。
图6、图23、图24及图25中所示相邻第一隔离带23上标示的虚线箭头方向各有不同的组合，也就是说根据本发明的较佳具体实例的动态随机存取存储器元件2排列在相邻第一隔离带23的第一纵向边缘232、第二纵向边缘234上的晶体管26其对称性有如图6、图23、图24及图25中所示的组合。图23、图24及图25中所示的动态随机存取存储器元件2同样具有图6所示的动态随机存取存储器元件2的所有结构特征。图23、图24及图25中具有与图6相同号码标记的组件与结构，有相同或类似的结构以及功能，在此不多做赘述。
通过以上对本发明的详述，可以清楚了解根据本发明的动态随机存取存储器元件2由多个垂直电流型态扇形场效晶体管所构成，并且可以具有小于4F2的单元尺寸。
通过以上较佳具体实施例的详述，希望能更加清楚描述本发明的特征与精神，而并非以上述所揭示的较佳具体实施例来对本发明的面向加以限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排于本发明所欲申请的权利要求的面向内。因此，本发明所申请的权利要求的面向应该根据上述的说明作最宽广的解释，以致使其涵盖所有可能的改变以及具相等性的安排。

Claims (9)

1.一种动态随机存取存储器元件，包含：
半导体基材，定义一纵向方向、一横向方向、一法向方向、多个沿所述纵向方向的列以及多个沿所述横向方向的行；
多条位线，形成于所述半导体基材上，每一条位线对应所述多个行中的一个行并且沿所述对应的行延伸；
多条第一隔离带，形成于所述多条位线上并且沿所述纵向方向延伸，每一条第一隔离带具有一个别的第一纵向边缘以及一个别的第二纵向边缘；
多条第二隔离带，形成于所述多条位线上并且沿所述纵向方向延伸，每一条第二隔离带具有一个别的第三纵向边缘以及一个别的第四纵向边缘，所述多条第一隔离带以及所述多条第二隔离带交替排列；
多条堆叠带，由形成于所述多条位线上的第一半导体层、形成于所述第一半导体层上的第一绝缘层以及形成于所述第一绝缘层上的第二半导体层所构成，每一条堆叠带对应所述多条第一隔离带中的一条第一隔离带与所述多条第二隔离带中的一条第二隔离带，且位于所述对应的第一隔离带与所述对应的第二隔离带之间，其中每一条堆叠带具有多个凹陷，所述多个凹陷形成于所述第一绝缘层处并且面向其对应的第二隔离带的所述第三纵向边缘或所述第四纵向边缘，位于每一条第一隔离带的一侧的所述凹陷与位于所述条第一隔离带的另一侧的所述凹陷交错排列，每一个凹陷对应所述多个列中的一个列与所述多个行中的一个行；
多个晶体管，每一个晶体管对应所述凹陷中的一个凹陷并且包含由一半导体材料形成的柱体，每一个柱体配合所述对应的凹陷且沿所述横向方向延伸，每一个柱体具有一个别的平行所述法向方向的基础侧面、一个别的与所述基础侧面相对的锥形侧面、一个别的垂直所述法向方向的第一顶面、一个别的与所述第一顶面相对的底面、一个别的相邻所述基础侧面与所述锥形侧面的前侧面以及一个别的与所述前侧面相对的后侧面，在每一个柱体中，一个别的第一细长部份夹在所述第一顶面、所述基础侧面、所述前侧面以及所述后侧面之间形成一个别的源极区域，一个别的第二细长部份夹在所述底面、所述基础侧面、所述前侧面以及所述后侧面之间形成一个别的漏极区域，一个别的板状部份位于所述基础侧面上且位于所述第一细长部份与所述第二细长部份之间形成一个别的通道区域，所述个柱体的一其他部份形成一个别的本体区域，每一个晶体管并且包含一个别的被覆所述对应的由所述半导体材料形成的所述柱体的所述基础侧面的栅极氧化物/介电层、一个别的被覆所述栅极氧化物/介电层的栅极导体、一个别的第一子位线以及一个别的第二子位线，所述个别的第一子位线形成于所述第一半导体层处且连接于所述漏极区域与对应所述个晶体管的所述位线之间，所述个别的第二子位线形成于所述第二半导体层处且连接所述源极区域；
多条字线，每一条字线对应所述多个列中的一个列并且连接沿著所述对应的列排列的所述栅极导体；
第二绝缘层，形成于所述第二半导体层、所述多条第一隔离带以及所述多条第二隔离带上；
多个转接通孔接触，每一个转接通孔接触对应所述多个第二子位线中的一个第二子位线并且形成以贯穿所述第二绝缘层进而连接所述对应的第二子位线；
第三绝缘层，形成于所述第二绝缘层以及所述多个转接通孔接触上；以及
多个电容器，每一个电容器对应所述多个转接通孔接触中的一个转接通孔接触并且形成以贯穿所述第三绝缘层进而连接所述对应的转接通孔接触。
2.根据权利要求1所述的动态随机存取存储器元件，其中每一个基础侧面为一平面、一凸面或一凹面。
3.根据权利要求2所述的动态随机存取存储器元件，其中于每一个晶体管中，由所述半导体材料形成的所述柱体的所述第一顶面、所述栅极氧化物/介电层的第二顶面以及所述栅极导体的第三顶面所组成的组合面呈现选自由一半椭圆形、一半圆形、一三角形、一拇指形以及一梯形所组成的群组中的其一。
4.根据权利要求3所述的动态随机存取存储器元件，其中所述动态随机存取存储器元件的单元尺寸等于一制程特征尺寸平方的3.5倍。
5.根据权利要求3所述的动态随机存取存储器元件，进一步包含：
第四绝缘层，形成以被覆所述半导体基材以及所述多条位线；以及
多条连接线，每一条连接线对应所述多条第一子位线中的一条第一子位线以及所述多条位线中的一条位线并且形成以贯穿所述第四绝缘层进而连接于所述对应的第一子位线与所述对应的位线之间。
6.一种制造动态随机存取存储器元件的方法，包含下列步骤：
(a)于一半导体基材上，形成多条位线，其中所述半导体基材定义一纵向方向、一横向方向、一法向方向、多个沿所述纵向方向的列以及多个沿所述横向方向的行，每一条位线对应所述多个行中的一个行并且沿所述对应的行延伸；
(b)于所述多条位线上，形成第一半导体层；
(c)于所述第一半导体层上，形成第一绝缘层；
(d)于所述第一绝缘层上，形成第二半导体层；
(e)形成多条平行所述纵向方向的第一沟槽，所述多条第一沟槽贯穿所述第一半导体层、所述第一绝缘层以及所述第二半导体层，其中每一条第一沟槽具有一个别的第一纵向侧壁、一个别的第二纵向侧壁以及多个向内突出的突出体，位于所述第一纵向侧壁上的所述突出体与位于所述第二纵向侧壁上的所述突出体交错排列；
(f)形成多条第一隔离带，每一条第一隔离带填充于所述多条第一沟槽中的一条第一沟槽，致使多条堆叠带与所述多条第一隔离带交替排列，所述多条堆叠带由所述第一半导体层、所述第一绝缘层以及所述第二半导体层所构成；
(g)形成多条平行所述纵向方向的第二沟槽，其中每一条第二沟槽形成于所述堆叠带中的一条堆叠带的一部份上且贯穿所述第一半导体层、所述第一绝缘层以及所述第二半导体层，每一条第二沟槽具有一个别的第三纵向侧壁以及一个别的第四纵向侧壁；
(h)对每一条第二沟槽的所述第三纵向侧壁与所述第四纵向侧壁上的所述第一半导体层以及所述第二半导体层部份掺杂以于所述第一半导体层上形成多个第一导电部份以及于所述第二半导体层上形成多个第二导电部份，其中每一个第一导电部份与每一个第二导电部份对应所述多个突出体中的一个突出体；
(i)移除所述第一绝缘层的多个残留部份，每一个残留部份对应所述多个突出体中的一个突出体，致使多个凹陷形成于每一个第二沟槽的所述第三纵向侧壁以及所述第四纵向侧壁上，其中位于每一条第一隔离带的一侧的所述凹陷与位于所述条第一隔离带的另一侧的所述凹陷交错排列，每一个凹陷对应所述多个列中的一个列与所述多个行中的一个行；
(j)形成由一半导体材料形成的多个柱体，其中由所述半导体材料形成的所述多个柱体根据所述多个列以及所述多个行排列，由所述半导体材料形成的每一个柱体配合所述凹陷中的一个凹陷且沿所述横向方向延伸，每一个柱体具有一个别的平行所述法向方向的基础侧面、一个别的与所述基础侧面相对的锥形侧面、一个别的垂直所述法向方向的第一顶面、一个别的与所述第一顶面相对的底面、一个别的相邻所述基础侧面与所述锥形侧面的前侧面以及一个别的与所述前侧面相对的后侧面，在每一个柱体中，一个别的第一细长部份夹在所述第一顶面、所述基础侧面、所述前侧面以及所述后侧面之间形成一个别的源极区域，一个别的第二细长部份夹在所述底面、所述基础侧面、所述前侧面以及所述后侧面之间形成一个别的漏极区域，一个别的板状部份位于所述基础侧面上且位于所述第一细长部份与所述第二细长部份之间形成一个别的通道区域，所述个柱体的一其他部份形成一个别的本体区域，其中每一个第一导电部份做为多条第一子位线中的一条第一子位线，每一条第一子位线对应所述多个柱体中的一个柱体且连接于所述对应的柱体的所述漏极区域与对应所述个柱体的所述位线之间，每一个第二导电部份做为多条第二子位线中的一条第二子位线，每一条第二子位线对应所述多个柱体中的一个柱体且连接于所述对应的柱体的所述源极区域；
(k)形成多个栅极氧化物/介电层，每一个栅极氧化物/介电层被覆由所述半导体材料形成所述多个柱体中的一个柱体的所述基础侧面；
(l)形成多个导体层，每一个导体层被覆所述多条第二沟槽中的一条第二沟槽的所述第三纵向侧壁与所述第四纵向侧壁中的其一；
(m)对所述多个导体层进行部份蚀刻，以形成多个栅极导体以及多条字线，其中每一个栅极导体被覆所述多个栅极氧化物/介电层中的一个栅极氧化物/介电层，每一条字线对应所述多个列中的一个列并且连接沿著所述对应的列排列的所述栅极导体；
(n)形成多条第二隔离带，每一条第二隔离带填充于所述多条第二沟槽中的一条第二沟槽；
(o)于所述第二半导体层、所述多条第一隔离带以及所述多条第二隔离带上，形成一第二绝缘层；
(p)形成多个转接通孔接触，每一个转接通孔接触对应所述多个第二子位线中的一个第二子位线并且形成以贯穿所述第二绝缘层进而连接所述对应的第二子位线；
(q)于所述第二绝缘层以及所述多个转接通孔接触上，形成一第三绝缘层；以及
(r)形成多个电容器，每一个电容器对应所述多个转接通孔接触中的一个转接通孔接触并且形成以贯穿所述第三绝缘层进而连接所述对应的转接通孔接触。
7.根据权利要求6所述的制造动态随机存取存储器元件的方法，其中每一个基础侧面一平面、一凸面或一凹面。
8.根据权利要求7所述的制造动态随机存取存储器元件的方法，其中由所述半导体材料形成的所述柱体中的一个柱体的所述第一顶面、被覆所述个柱体的所述基础侧面的所述栅极氧化物/介电层的一第二顶面以及被覆所述个栅极氧化物/介电层的所述栅极导体的第三顶面所组成的一组合面呈现选自由一半椭圆形、一半圆形、一三角形、一拇指形以及一梯形所组成的群组中的其一。
9.根据权利要求8所述的制造动态随机存取存储器元件的方法，于步骤(a)与步骤(b)之间，进一步包含下列步骤：
形成第四绝缘层，以被覆所述半导体基材以及所述多条位线；以及
形成多个导电垫，每一个导电垫对应所述多个行中的一个行以及所述多个列中的两个列并且形成于所述对应的行与所述对应的两个列处且形成以贯穿所述第四绝缘层进而连接沿所述对应的行的所述位线，其中于步骤(g)中，所述导电垫于所述第二沟槽内的部份被移除进而改变所述导电垫成多个连接线，
每一条连接线对应所述多条第一子位线中的一条第一子位线以及所述多条位线中的一条位线并且连接于所述对应的第一子位线与所述对应的位线之间。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI785706B (zh) * 2020-12-18 2022-12-01 南韓商三星電子股份有限公司 半導體元件
WO2023272805A1 (zh) * 2021-07-02 2023-01-05 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
TWI800988B (zh) * 2020-12-22 2023-05-01 南韓商三星電子股份有限公司 半導體記憶體裝置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11049873B2 (en) * 2018-09-24 2021-06-29 Sunrise Memory Corporation Epitaxial monocrystalline channel for storage transistors in 3-dimensional memory structures and methods for formation thereof
US11974423B2 (en) * 2020-12-18 2024-04-30 Applied Materials, Inc. Replacement channel process for three-dimensional dynamic random access memory
WO2022244207A1 (ja) * 2021-05-20 2022-11-24 キオクシア株式会社 メモリデバイス
JP2023001826A (ja) * 2021-06-21 2023-01-06 キオクシア株式会社 半導体記憶装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6996009B2 (en) * 2002-06-21 2006-02-07 Micron Technology, Inc. NOR flash memory cell with high storage density
KR101559868B1 (ko) * 2008-02-29 2015-10-14 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법.
US8237213B2 (en) * 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
KR102128465B1 (ko) * 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR20150110965A (ko) * 2014-03-21 2015-10-05 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
US10014317B2 (en) * 2014-09-23 2018-07-03 Haibing Peng Three-dimensional non-volatile NOR-type flash memory
TW201613074A (en) * 2014-09-26 2016-04-01 Chrong-Jung Lin Non-volatile semiconductor device and method for operating the same
US9349746B1 (en) * 2015-01-12 2016-05-24 Macronix International Co., Ltd. Method of fabricating deep trench semiconductor devices, and deep trench semiconductor devices
US9935124B2 (en) * 2015-11-25 2018-04-03 Sandisk Technologies Llc Split memory cells with unsplit select gates in a three-dimensional memory device
TWI582964B (zh) * 2015-12-30 2017-05-11 旺宏電子股份有限公司 記憶體元件及其製作方法
KR102475454B1 (ko) * 2016-01-08 2022-12-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9991280B2 (en) * 2016-02-17 2018-06-05 Sandisk Technologies Llc Multi-tier three-dimensional memory devices containing annular dielectric spacers within memory openings and methods of making the same
KR102649369B1 (ko) * 2016-04-11 2024-03-21 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10325920B2 (en) * 2016-05-13 2019-06-18 Toshiba Memory Corporation Method for manufacturing semiconductor device
KR102549609B1 (ko) * 2016-09-08 2023-06-30 삼성전자주식회사 수직 채널 트랜지스터를 포함하는 반도체 소자
US9685239B1 (en) * 2016-10-12 2017-06-20 Pegasus Semiconductor (Beijing) Co., Ltd Field sub-bitline nor flash array
US9929174B1 (en) * 2016-10-28 2018-03-27 Sandisk Technologies Llc Three-dimensional memory device having non-uniform spacing among memory stack structures and method of making thereof
US10050051B1 (en) * 2017-03-22 2018-08-14 Macronix International Co., Ltd. Memory device and method for fabricating the same
US10249382B2 (en) * 2017-08-22 2019-04-02 Sandisk Technologies Llc Determination of fast to program word lines in non-volatile memory
TWI707432B (zh) * 2017-10-20 2020-10-11 王振志 電晶體、半導體元件及形成記憶體元件的方法
US10388658B1 (en) * 2018-04-27 2019-08-20 Micron Technology, Inc. Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors
CN111710677A (zh) * 2019-03-18 2020-09-25 汉萨科技股份有限公司 半导体元件及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI785706B (zh) * 2020-12-18 2022-12-01 南韓商三星電子股份有限公司 半導體元件
TWI800988B (zh) * 2020-12-22 2023-05-01 南韓商三星電子股份有限公司 半導體記憶體裝置
WO2023272805A1 (zh) * 2021-07-02 2023-01-05 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
EP4221481A4 (en) * 2021-07-02 2024-05-22 Changxin Memory Technologies, Inc. PREPARATION METHOD FOR SEMICONDUCTOR STRUCTURE, AND SEMICONDUCTOR STRUCTURE

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