KR101693879B1 - 반도체 장치 - Google Patents

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히로유끼 나까무라
아쯔시 후지끼
다쯔히로 세끼
노부야 고이께
유끼히로 사또
기쇼 아시다
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 장치의 성능과 신뢰성을 향상시킨다. 반도체 칩(CP1)에는, 스위치용의 파워 MOSFET(Q1, Q2)와, 파워 MOSFET(Q1)의 발열을 검지하기 위한 다이오드(DD1)와, 파워 MOSFET(Q2)의 발열을 검지하기 위한 다이오드(DD2)와, 복수의 패드 전극(PD)이 형성되어 있다. 파워 MOSFET(Q1) 및 다이오드(DD1)는, 변(SD1)측의 제1 MOSFET 영역(RG1)에 배치되고, 파워 MOSFET(Q2) 및 다이오드(DD2)는, 변(SD2)측의 제2 MOSFET 영역(RG2)에 배치되어 있다. 다이오드(DD1)는 변(SD1)을 따라서 배치되고, 다이오드(DD2)는 변(SD2)을 따라서 배치되고, 다이오드(DD1, DD2)간에 소스용의 패드 전극(PDS1, PDS2) 이외의 모든 패드 전극(PD)을 변(SD3)을 따라서 배치하고 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 특히, 2출력을 갖는 반도체 장치에 적용할 때 유효한 기술에 관한 것이다.
리드 프레임의 칩 탑재부 상에 반도체 칩을 탑재하고, 리드 프레임의 복수의 리드와 반도체 칩의 복수의 전극을 본딩 와이어 등으로 접속하고, 칩 탑재부, 반도체 칩, 본딩 와이어 및 복수의 리드의 이너 리드부를 밀봉하는 밀봉 수지부를 형성하고, 리드를 리드 프레임으로부터 절단하여, 리드의 아우터 리드부를 절곡 가공함으로써, 반도체 패키지 형태의 반도체 장치가 제조된다.
일본 특허 공개 평4-119004호 공보(특허 문헌 1)에는, 복수 계통의 출력 회로를 갖는 멀티 채널 출력 구성의 파워 출력 회로에 관한 기술이 기재되어 있다.
일본 특허 공개 제2004-236435호 공보(특허 문헌 2)에는, 트랜지스터의 과열 검출에 다이오드가 이용되는 기술이 기재되어 있다.
일본 특허 공개 제2004-273824호 공보(특허 문헌 3)에는, LDMOS의 온도를 다이오드로 검지하는 기술이 기재되어 있다.
[특허 문헌 1] 일본 특허 공개 평4-119004호 공보 [특허 문헌 2] 일본 특허 공개 제2004-236435호 공보 [특허 문헌 3] 일본 특허 공개 제2004-273824호 공보
본 발명자의 검토에 따르면, 다음의 것을 알 수 있다.
스위치 소자로서, 대전력을 취급할 수 있는 파워 MOSFET가 이용되고 있고, 이 파워 MOSFET가 형성된 반도체 칩을 패키지화함으로써, 스위치용의 반도체 패키지가 얻어진다. 예를 들면, 이 스위치 소자로서의 파워 MOSFET를 전원과 부하와의 사이에 접속하고, 이 파워 MOSFET의 온과 오프를 절환함으로써, 전원의 출력(전압)이 부하에 공급되는 상태와 공급되지 않는 상태를 절환할 수 있다.
이와 같은 스위치 소자는, 단독으로 이용되는 경우뿐만 아니라, 2개의 스위치 소자를 준비하여 이들을 독립적으로 제어하여 사용하는 경우가 있다. 예를 들면, 스위치 소자로서의 2개의 파워 MOSFET를 전원과 2개의 부하와의 사이에 각각 접속하고, 한쪽의 파워 MOSFET에 의해서 한쪽의 부하에의 전원의 출력(전압)의 공급의 온ㆍ오프를 제어하고, 다른 쪽의 파워 MOSFET에 의해서 다른 쪽의 부하에의 전원의 출력(전압)의 공급의 온ㆍ오프를 제어할 수 있다.
스위치 소자로서의 2개의 파워 MOSFET를 각각 다른 2개의 반도체 칩에 형성한 경우에는, 2개의 반도체 칩을 따로따로 패키지화하는 것이 생각되지만, 이 경우, 스위치 소자를 포함하는 전자 장치를 구성하는 부품 점수를 증가시켜 코스트의 증대를 초래함과 함께, 이 전자 장치 전체의 치수도 커지게 된다. 또한, 상기 2개의 반도체 칩을 1패키지화하는 것도 생각되지만, 이 경우, 반도체 패키지가 상기 2개의 반도체 칩을 포함하고 있기 때문에, 반도체 패키지 자체의 치수가 커지게 됨과 함께, 사용하는 반도체 칩의 수가 많게 됨으로써 코스트의 증대를 초래하게 된다.
따라서, 본 발명자는, 스위치 소자로서의 2개의 파워 MOSFET를 1개의 반도체 칩 내에 형성하는 것을 검토하였다. 상기 2개의 파워 MOSFET를 1칩화함으로써, 상기 2개의 파워 MOSFET를 포함한 반도체 패키지의 치수를 작게 할 수 있고, 또한 코스트도 저감할 수 있다. 각 파워 MOSFET의 온과 오프의 절환은, 2개의 파워 MOSFET를 형성한 반도체 칩과는 다른 제어용의 반도체 칩에 의해서 행할 수 있다.
그러나, 스위치 소자로서의 2개의 파워 MOSFET를 1개의 반도체 칩 내에 형성한 경우에는, 다음과 같은 과제가 생기는 것이 본 발명자의 검토에 의해 알 수 있었다.
반도체 칩에 형성한 파워 MOSFET는 스위치 소자로서 사용되지만, 파워 MOSFET에 접속한 부하가 단락되는 등으로 하여, 이 파워 MOSFET에 과잉 전류가 흘러서 과잉으로 발열한 경우에는, 이 파워 MOSFET를 강제적이고 또한 신속하게 오프시킬 필요가 있다. 이를 위하여, 스위치 소자로서의 파워 MOSFET를 형성한 반도체 칩에서는, 이 파워 MOSFET의 발열(온도)을 검지하기 위한 다이오드를 형성해 두는 것이 유효하다. 파워 MOSFET에 과잉 전류가 흘러서 과잉으로 발열한 경우에는, 이를 다이오드에 의해서 검지하여, 파워 MOSFET를 강제적으로 오프시킬 수 있다. 상술한 바와 같이, 스위치 소자로서의 2개의 파워 MOSFET를 1개의 반도체 칩 내에 형성한 경우에는, 2개의 다이오드를 그 반도체 칩 내에 형성해 두고, 한쪽의 파워 MOSFET의 발열(온도)을 한쪽의 다이오드로 검지하고, 다른 쪽의 파워 MOSFET의 발열(온도)을 다른 쪽의 다이오드로 검지하면 된다.
그러나, 한쪽의 파워 MOSFET가 과잉으로 발열하였을 때에는, 이것을 한쪽의 다이오드로 검지하여 상기 한쪽의 파워 MOSFET를 강제적으로 오프할 필요가 있지만, 다른 쪽의 다이오드가 오동작(오검지)하게 되면, 정상적인 상태(즉 오프시킬 필요가 없음)의 다른 쪽의 파워 MOSFET까지 강제적으로 오프될 우려가 있다. 이와 같은 오동작의 발생은, 스위치 소자를 포함하는 반도체 장치의 성능이나 신뢰성을 저하시키게 된다. 따라서, 다이오드의 오동작을 방지하여, 스위치 소자를 포함하는 반도체 장치의 성능이나 신뢰성을 향상시키는 것이 요망된다.
본 발명의 목적은, 반도체 장치의 성능을 향상시킬 수 있는 기술을 제공하는 데 있다.
또한, 본 발명의 목적은, 반도체 장치의 신뢰성을 향상시킬 수 있는 기술을 제공하는 데 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
대표적인 실시 형태에서의 반도체 장치는, 제1변과 상기 제1변에 대향하는 제2변을 갖는 제1 반도체 칩을 구비한 반도체 장치로서, 상기 제1 반도체 칩에는, 제1 회로와 제2 회로와 상기 제1 회로의 발열을 검지하기 위한 제1 다이오드와 상기 제2 회로의 발열을 검지하기 위한 제2 다이오드와 복수의 제1 패드 전극이 형성되어 있다. 상기 제1 회로는, 상기 제1 반도체 칩의 주면에서 상기 제2변보다도 상기 제1변에 가깝게 배치되고, 상기 제2 회로는, 상기 제1 반도체 칩의 주면에서 상기 제1 회로와 상기 제2변과의 사이에 배치되어 있다. 상기 제1 다이오드는, 상기 제1 반도체 칩의 주면에서 상기 제2 회로보다도 상기 제1변에 가깝게 배치되고, 상기 제2 다이오드는, 상기 제1 반도체 칩의 주면에서 상기 제1 회로보다도 상기 제2변에 가깝게 배치되어 있다. 그리고, 상기 복수의 제1 패드 전극은, 상기 제1 회로에 전기적으로 접속된 제1 소스용 패드 전극과, 상기 제2 회로에 전기적으로 접속된 제2 소스용 패드 전극을 포함하고, 상기 제1 반도체 칩의 주면에서, 상기 제1 다이오드와 상기 제2 다이오드와의 사이에, 상기 제1 및 제2 소스용 패드 전극을 제외한 상기 복수의 제1 패드 전극 중 적어도 1개가 배치되어 있다.
본원에서 개시되는 발명 중, 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 이하와 같다.
대표적인 실시 형태에 따르면, 반도체 장치의 성능을 향상시킬 수 있다.
또한, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 형태인 반도체 장치의 상면도.
도 2는 본 발명의 일 실시 형태인 반도체 장치의 하면도.
도 3은 본 발명의 일 실시 형태인 반도체 장치의 단면도.
도 4는 본 발명의 일 실시 형태인 반도체 장치의 단면도.
도 5는 본 발명의 일 실시 형태인 반도체 장치의 단면도.
도 6은 본 발명의 일 실시 형태인 반도체 장치의 평면 투시도.
도 7은 본 발명의 일 실시 형태인 반도체 장치의 평면 투시도.
도 8은 본 발명의 일 실시 형태인 반도체 장치의 평면 투시도.
도 9는 본 발명의 일 실시 형태인 반도체 장치의 변형예를 도시하는 평면 투시도.
도 10은 본 발명의 일 실시 형태인 반도체 장치의 실장예를 도시하는 단면도.
도 11은 본 발명의 일 실시 형태인 반도체 장치의 사용예를 도시하는 회로 블록도.
도 12는 본 발명의 일 실시 형태인 반도체 장치에 사용되는 반도체 칩의 칩 레이아웃을 도시하는 평면도.
도 13은 본 발명의 일 실시 형태인 반도체 장치에 사용되는 반도체 칩의 칩 레이아웃을 도시하는 평면도.
도 14는 본 발명의 일 실시 형태인 반도체 장치에 사용되는 반도체 칩의 주요부 단면도.
도 15는 본 발명의 일 실시 형태인 반도체 장치에 사용되는 반도체 칩의 주요부 단면도.
도 16은 본 발명의 일 실시 형태인 반도체 장치에 사용되는 반도체 칩의 주요부 단면도.
도 17은 본 발명의 일 실시 형태인 반도체 장치에 사용되는 반도체 칩의 주요부 단면도.
도 18은 본 발명의 일 실시 형태인 반도체 장치에 사용되는 반도체 칩의 주요부 단면도.
도 19는 제1 비교예의 반도체 칩의 칩 레이아웃을 도시하는 평면도.
도 20은 제2 비교예의 반도체 칩의 칩 레이아웃을 도시하는 평면도.
도 21은 제1 비교예의 반도체 칩의 칩 레이아웃을 도시하는 평면도.
도 22는 제2 비교예의 반도체 칩의 칩 레이아웃을 도시하는 평면도.
도 23은 본 발명의 일 실시 형태인 반도체 장치에 사용되는 반도체 칩에서의 다이오드의 배치 위치를 도시하는 평면도.
도 24는 본 발명의 일 실시 형태인 반도체 장치에 사용되는 반도체 칩에서의 다이오드의 배치 위치를 도시하는 평면도.
도 25는 본 발명의 일 실시 형태인 반도체 장치에 사용되는 반도체 칩에서의 다이오드의 배치 위치를 도시하는 평면도.
도 26은 본 발명의 일 실시 형태인 반도체 장치에 사용되는 반도체 칩에서의 다이오드 및 패드 전극의 배치 위치를 도시하는 평면도.
도 27은 본 발명의 일 실시 형태인 반도체 장치에 사용되는 반도체 칩에서의 다이오드 및 패드 전극의 배치 위치를 도시하는 평면도.
도 28은 본 발명의 일 실시 형태인 반도체 장치에 사용되는 반도체 칩에서의 다이오드 및 패드 전극의 배치 위치를 도시하는 평면도.
도 29는 본 발명의 일 실시 형태인 반도체 장치에서의 반도체 칩의 배치 위치와 본딩 와이어에 의한 접속 관계를 도시하는 평면도.
도 30은 파워 MOSFET를 형성한 반도체 칩에서의 온도 변화를 시뮬레이션한 결과를 나타내는 그래프.
도 31은 파워 MOSFET를 형성한 반도체 칩에서의 온도 변화를 시뮬레이션한 결과를 나타내는 그래프.
도 32는 본 발명의 다른 실시 형태의 반도체 칩의 주요부 단면도.
도 33은 본 발명의 다른 실시 형태의 반도체 칩의 칩 레이아웃을 도시하는 평면도.
도 34는 본 발명의 다른 실시 형태의 반도체 칩의 칩 레이아웃을 도시하는 평면도.
이하의 실시 형태에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이거나 이하이어도 된다. 또한, 이하의 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적이지 않은 것은 물론이다. 마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이 점은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복된 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특별히 필요할 때 이외는 동일 또는 마찬가지의 부분의 설명을 원칙으로서 반복하지 않는다.
또한, 실시 형태에서 이용하는 도면에서는, 단면도라도 도면을 보기 쉽게 하기 위해 해칭을 생략하는 경우도 있다. 또한, 평면도라도 도면을 보기 쉽게 하기 위해 해칭을 긋는 경우도 있다.
또한, 본원에서는, 전계 효과 트랜지스터를 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 또는 간단히 MOS로 기재하지만, 게이트 절연막으로서 비산화막을 제외하는 것은 아니다. 이 때문에, 이하의 설명에서, MOSFET를 MISFET(Metal Insulator Semiconductor Field Effect Transistor)로 치환할 수도 있다.
(실시 형태 1)
본 발명의 일 실시 형태의 반도체 장치를 도면을 참조하여 설명한다.
<반도체 장치(반도체 패키지)의 구조에 대해서>
도 1은, 본 발명의 일 실시 형태인 반도체 장치(PKG)의 상면도(평면도)이며, 도 2는, 반도체 장치(PKG)의 하면도(평면도)이며, 도 3, 도 4 및 도 5는, 반도체 장치(PKG)의 단면도이며, 도 6∼도 8은, 반도체 장치(PKG)의 평면 투시도(상면도)이다. 도 6의 A1-A1선의 위치에서의 반도체 장치(PKG)의 단면이 도 3에 거의 대응하고, 도 6의 A2-A2선의 위치에서의 반도체 장치(PKG)의 단면이 도 4에 거의 대응하고, 도 6의 A3-A3선의 위치에서의 반도체 장치(PKG)의 단면이 도 5에 거의 대응한다. 또한, 도 6에는, 밀봉부(MR)를 투시하였을 때의 반도체 장치(PKG)의 상면측의 평면 투시도가 도시되어 있다. 또한, 도 7은, 도 6에서, 또한 금속판(MPL1, MPL2)을 투시(생략)하였을 때의 반도체 장치(PKG)의 평면 투시도(상면도)이다. 또한, 도 8은, 도 7에서, 또한 본딩 와이어(BW) 및 반도체 칩(CP1, CP2)을 투시(생략)하였을 때의 반도체 장치(PKG)의 평면 투시도(상면도)이다.
본 실시 형태의 반도체 장치(PKG)는, 스위치용의 전계 효과 트랜지스터인 파워 MOSFET(후술하는 파워 MOSFET(Q1, Q2)에 대응)가 형성된 반도체 칩(CP1)과, 제어용의 반도체 칩(CP2)을 1개의 반도체 패키지에 집약(패키징)하여, 1개의 반도체 장치(반도체 패키지)(PKG)로 하고 있다.
도 1∼도 8에 도시되는 본 실시 형태의 반도체 장치(PKG)는, 반도체 칩(CP1, CP2)과, 반도체 칩(CP1, CP2)을 각각 탑재하는 다이 패드(칩 탑재부)(DP1, DP2)와, 도전체에 의해서 형성된 복수의 리드(LD)와, 이들을 밀봉하는 밀봉부(MR)를 갖고 있다.
밀봉부(밀봉 수지부)(MR)는, 예를 들면 열경화성 수지 재료 등의 수지 재료 등으로 이루어지고, 필러 등을 포함할 수도 있다. 예를 들면, 필러를 포함하는 에폭시 수지 등을 이용하여 밀봉부(MR)를 형성할 수 있다. 에폭시계의 수지 이외에도, 저응력화를 도모하는 등의 이유로부터, 예를 들면 페놀계 경화제, 실리콘 고무 및 필러 등이 첨가된 비페닐계의 열경화성 수지를, 밀봉부(MR)의 재료로서 이용하여도 된다.
밀봉부(MR)는, 한쪽의 주면인 상면(표면)(MRa)과, 상면(MRa)의 반대측의 주면인 하면(이면, 저면)(MRb)과, 상면(MRa) 및 하면(MRb)에 교차하는 측면(MRc1, MRc2, MRc3, MRc4)을 갖고 있다. 즉, 밀봉부(MR)의 외관은, 상면(MRa), 하면(MRb) 및 측면(MRc1, MRc2, MRc3, MRc4)으로 둘러싸여진 박판 형상으로 되어 있다. 밀봉부(MR)의 상면(MRa) 및 하면(MRb)의 평면 형상은, 예를 들면 직사각 형상으로 형성되어 있고, 이 직사각형(평면 직사각형)의 모서리에 라운딩을 띄게 할 수도 있다. 밀봉부(MR)의 상면(MRa) 및 하면(MRb)의 평면 형상을 직사각형으로 한 경우에는, 밀봉부(MR)는, 그 두께와 교차하는 평면 형상(외형 형상)이 직사각형(사각형)으로 된다. 밀봉부(MR)의 측면(MRc1, MRc2, MRc3, MRc4) 중, 측면(MRc1)과 측면(MRc3)이 서로 대향하고, 측면(MRc2)과 측면(MRc4)이 서로 대향하고, 측면(MRc1)과 측면(MRc2, MRc4)이 서로 교차하고, 측면(MRc3)과 측면(MRc2, MRc4)이 서로 교차하고 있다.
복수의 리드(리드부)(LD)는, 도전체로 구성되어 있고, 바람직하게는 구리(Cu) 또는 동합금 등의 금속 재료로 이루어진다. 복수의 리드(LD)의 각각은, 일부가 밀봉부(MR) 내에 밀봉되고, 그 밖의 일부가 밀봉부(MR)의 측면으로부터 밀봉부(MR)의 외부로 돌출되어 있다. 이하에서는, 리드(LD) 중의 밀봉부(MR) 내에 위치하는 부분을 이너 리드부라고 부르고, 리드(LD) 중의 밀봉부(MR) 밖에 위치하는 부분을 아우터 리드부라고 부르는 것으로 한다.
또한, 본 실시 형태의 반도체 장치(PKG)는, 각 리드(LD)의 일부(아우터 리드부)가 밀봉부(MR)의 측면으로부터 돌출된 구조이며, 이하에서는 이 구조에 기초하여 설명하지만, 이 구조에 한정되는 것이 아니라, 예를 들면, 밀봉부(MR)의 측면으로부터 각 리드(LD)가 거의 돌출되지 않고, 또한 밀봉부(MR)의 하면(MRb)에서 각 리드(LD)의 일부가 노출된 구성(QFN형의 구성) 등을 채용할 수도 있다.
복수의 리드(LD)는, 복수의 리드(LD1)와 복수의 리드(LD2)로 구성되어 있다. 복수의 리드(LD) 중의 복수의 리드(LD1)는, 밀봉부(MR)의 측면(MRc1)측에 배치되어 있고, 복수의 리드(LD1)의 각 아우터 리드부는, 밀봉부(MR)의 측면(MRc1)으로부터 밀봉부(MR) 밖으로 돌출되어 있다. 한편, 복수의 리드(LD) 중의 복수의 리드(LD2)는, 밀봉부(MR)의 측면(MRc3)측에 배치되어 있고, 복수의 리드(LD2)의 각 아우터 리드부는, 밀봉부(MR)의 측면(MRc3)으로부터 밀봉부(MR) 밖으로 돌출되어 있다. 각 리드(LD)(LD1, LD2)의 아우터 리드부는, 아우터 리드부의 단부 근방의 하면이 밀봉부(MR)의 하면(MRb)과 거의 동일 평면 상에 위치하도록 절곡 가공되어 있다. 리드(LD)(LD1, LD2)의 아우터 리드부는, 반도체 장치(PKG)의 외부 접속용 단자부(외부 단자)로서 기능한다.
도 3, 도 4 및 도 6∼도 8로부터도 알 수 있는 바와 같이, 다이 패드(DP1)와 다이 패드(DP2)는, 다이 패드(DP1)의 1변과 다이 패드(DP2)의 1변이 서로를 따르도록(lie along), 서로 소정의 간격을 두고 분리된 상태로 인접하여 배치되어 있고, 밀봉부(MR)의 측면(MRc1)에 가까운 측에 다이 패드(DP1)가 배치되고, 밀봉부(MR)의 측면(MRc3)에 가까운 측에 다이 패드(DP2)가 배치되어 있다. 다이 패드(DP1)는, 반도체 칩(CP1)을 탑재하는 칩 탑재부이며, 다이 패드(DP2)는, 반도체 칩(CP2)을 탑재하는 칩 탑재부이다. 반도체 칩(CP1)과 반도체 칩(CP2)에서는, 반도체 칩(CP1)의 쪽이 큰(평면 치수(면적)가 큰) 것을 반영하여, 다이 패드(DP1)와 다이 패드(DP2)에서는, 반도체 칩(CP1)을 탑재하는 다이 패드(DP1)의 쪽이 크다(평면 치수(면적)가 크다).
다이 패드(DP1) 및 다이 패드(DP2) 사이와는, 밀봉부(MR)를 구성하는 수지 재료로 채워져 있고, 다이 패드(DP1, DP2)끼리는 전기적으로 절연되어 있다. 다이 패드(DP1, DP2)의 사이에는 리드(LD)는 배치되어 있지 않고, 다이 패드(DP1)에서의 밀봉부(MR)의 측면(MRc1)측의 변(다이 패드(DP2)와 대향하는 측과는 반대측의 변)을 따라서 복수의 리드(LD1)가 배치(배열)되고, 다이 패드(DP2)에서의 밀봉부(MR)의 측면(MRc3)측의 변(다이 패드(DP1)와 대향하는 측과는 반대측의 변)을 따라서 복수의 리드(LD2)가 배치(배열)되어 있다. 즉, 다이 패드(DP1)와 밀봉부(MR)의 측면(MRc1)과의 사이에, 밀봉부(MR)의 측면(MRc1)을 따라서, 복수의 리드(LD1)가 배치(배열)되고, 다이 패드(DP2)와 밀봉부(MR)의 측면(MRc3)과의 사이에, 밀봉부(MR)의 측면(MRc3)을 따라서, 복수의 리드(LD2)가 배치(배열)되어 있다.
밀봉부(MR)의 하면(MRb)에서는, 다이 패드(DP1, DP2)의 각 하면(이면)이 노출되어 있다. 밀봉부(MR)의 상면(MRa)에서는, 다이 패드(DP1, DP2)는 노출되어 있지 않다. 또한, 반도체 장치(PKG)를 제조할 때에, 다이 패드(DP1, DP2)를 리드 프레임(의 프레임 틀) 등에 연결하고 있었던 것에 기인하여, 밀봉부(MR)의 측면(MRc2)과 측면(MRc4)에서, 다이 패드(DP1, DP2)의 일부가 노출되어 있다.
다이 패드(DP1, DP2)는 도전체로 구성되어 있고, 바람직하게는 구리(Cu) 또는 동합금 등의 금속 재료로 이루어진다. 반도체 장치(PKG)를 구성하는 다이 패드(DP1, DP2) 및 복수의 리드(LD)가 동일한 재료(동일한 금속 재료)로 형성되어 있으면, 보다 바람직하다. 이에 의해, 다이 패드(DP1, DP2) 및 복수의 리드(LD)가 연결된 리드 프레임을 제작하기 쉬워져, 리드 프레임을 이용한 반도체 장치(PKG)의 제조가 용이해진다.
다이 패드(DP1)의 상면(주면) 상에는, 반도체 칩(CP1)이, 그 표면(주면, 상면)을 위로 향하고, 또한, 그 이면(하면)을 다이 패드(DP1)를 향한 상태로 탑재되어 있다. 다이 패드(DP2)의 상면(주면) 상에는, 반도체 칩(CP2)이, 그 표면(주면, 상면)을 위로 향하고, 또한, 그 이면(하면)을 다이 패드(DP2)를 향한 상태로 탑재되어 있다. 반도체 칩(CP1)(의 이면)은, 접착층(접합재)(BD1)을 개재하여 다이 패드(DP1)(의 상면)에 접착되어 고정되고, 반도체 칩(CP2)(의 이면)은, 접착층(접합재)(BD2)을 개재하여 다이 패드(DP2)(의 상면)에 접착되어 고정되어 있다. 반도체 칩(CP1, CP2)은, 밀봉부(MR) 내에 밀봉되어 있고, 밀봉부(MR)로부터 노출되지 않는다.
반도체 칩(CP1)은, 그 이면(다이 패드(DP1)에 접착되는 측의 주면)에 이면 전극(BE)이 형성되어 있다. 이 때문에, 반도체 칩(CP1)을 접착하기 위한 접착층(BD1)은 도전성을 갖고 있고, 이 도전성의 접착층(BD1)을 개재하여, 반도체 칩(CP1)의 이면 전극(BE)이 다이 패드(DP1)에 접합되어 고정됨과 함께, 전기적으로 접속되어 있다. 반도체 칩(CP1)의 이면 전극(BE)은, 반도체 칩(CP1) 내에 형성된 파워 MOSFET(후술하는 파워 MOSFET(Q1, Q2)에 대응)의 드레인에 전기적으로 접속되어 있다. 접착층(BD1)은, 예를 들면 은(Ag) 페이스트 등의 도전성 페이스트형의 접착재, 혹은 땜납 등으로 이루어진다.
한편, 반도체 칩(CP2)의 이면에는 이면 전극은 형성되어 있지 않다. 이 때문에, 반도체 칩(CP2)을 접착하기 위한 접착층(BD2)은, 도전성이거나 절연성이어도 되지만, 접착층(BD2)을 접착층(BD1)과 동일한 재료로 형성하면, 반도체 장치(PKG)의 조립 공정을 간략화할 수 있다.
반도체 칩(CP1, CP2)은, 예를 들면, 단결정 실리콘 등으로 이루어지는 반도체 기판(반도체 웨이퍼)의 주면에 다양한 반도체 소자 또는 반도체 집적 회로를 형성한 후, 다이싱 등에 의해 반도체 기판을 각 반도체 칩으로 분리하여 제조한 것이다. 반도체 칩(CP1, CP2)은, 그 두께와 교차하는 평면 형상이 직사각형(사각형)이다. 반도체 칩(CP1)은 반도체 칩(CP2)보다도 평면적(平面積)이 크지만, 이 평면적의 차이는, 이하의 이유 때문이다. 즉, 반도체 칩(CP2)은, 반도체 칩(CP1)의 게이트를 제어하는 제어 회로 등이 형성되어 있지만, 반도체 장치(PKG) 전체의 치수를 고려하여, 가능한 한 외형 사이즈를 작게 하고자 한다. 이에 대해, 반도체 칩(CP1)은 파워 MOSFET(후술하는 파워 MOSFET(Q1, Q2)에 대응)가 형성되어 있지만, 이 파워 MOSFET에서는, 트랜지스터 내에 생기는 온 저항을 가능한 한 저감하고자 한다. 온 저항을 저감하기 위해서는, 단위 트랜지스터 셀 면적당의 채널 폭을 넓힘으로써 실현할 수 있다. 이 때문에, 반도체 칩(CP1)의 외형 사이즈는, 반도체 칩(CP2)의 외형 사이즈보다도 크게 형성되어 있다.
반도체 칩(CP1)의 표면(주면, 상면)에는, 복수의 패드 전극(패드, 본딩 패드, 단자)(PD)이 형성되어 있다. 반도체 칩(CP1)의 패드 전극(PD)의 종류에 대해서는, 후에 설명한다. 또한, 반도체 칩(CP2)의 표면(주면, 상면)에는, 복수의 패드 전극(패드, 본딩 패드, 단자)(PD2)이 형성되어 있다. 여기서, 반도체 칩(CP1)에서, 서로 반대측에 위치하는 2개의 주면 중, 복수의 패드 전극(PD)이 형성되어 있는 측의 주면을 반도체 칩(CP1)의 표면이라고 부르고, 이 표면과는 반대측이며 또한 다이 패드(DP1)에 대향하는 측의 주면을 반도체 칩(CP1)의 이면이라고 부르는 것으로 한다. 마찬가지로, 반도체 칩(CP2)에서, 서로 반대측에 위치하는 2개의 주면 중, 복수의 패드 전극(PD2)이 형성되어 있는 측의 주면을 반도체 칩(CP2)의 표면이라고 부르고, 이 표면과는 반대측이며 또한 다이 패드(DP2)에 대향하는 측의 주면을 반도체 칩(CP2)의 이면이라고 부르는 것으로 한다.
반도체 칩(CP2)의 표면은, 2개의 긴 변과, 그것보다도 짧은 2개의 짧은 변을 갖는 직사각 형상의 평면 형상을 갖고 있고, 복수의 패드 전극(PD2)은, 반도체 칩(CP2)의 표면에서, 2개의 긴 변을 따라서 배열되어 있다. 반도체 칩(CP2)의 이 2개의 긴 변 중, 한쪽의 긴 변은 반도체 칩(CP1)과 대향하고 있고, 다른 쪽의 긴 변은, 복수의 리드(LD2)와 대향하고 있다.
반도체 칩(CP1)의 복수의 패드 전극(PD)은, 대면적의 2개의 패드 전극(본딩 패드)(PDS1, PDS2)을 포함하고 있고, 패드 전극(PDS1, PDS2) 이외의 패드 전극(PD)은, 패드 전극(PDS1, PDS2)보다도 소면적으로 되어 있다. 패드 전극(PDS1, PDS2)은, 소스용의 패드 전극(본딩 패드)이며, 반도체 칩(CP1) 내에 형성된 파워 MOSFET(후술하는 파워 MOSFET(Q1, Q2)에 대응)의 소스(후술하는 소스 S1, S2)에 전기적으로 접속되어 있다. 상세한 것은 후술하지만, 패드 전극(PDS1)은, 반도체 칩(CP1) 내에 형성된 후술하는 파워 MOSFET(Q1)의 소스에 전기적으로 접속되어 있는 패드 전극이며, 패드 전극(PDS2)은, 반도체 칩(CP1) 내에 형성된 후술하는 파워 MOSFET(Q2)의 소스에 전기적으로 접속되어 있는 패드 전극이다. 반도체 칩(CP1)에서, 패드 전극(PDS1)과 패드 전극(PDS2)은 전기적으로 접속되어 있지 않다.
반도체 칩(CP1)의 표면은, 변(SD1, SD2, SD3, SD4)을 갖는 직사각 형상의 평면 형상을 갖고 있고, 반도체 칩(CP1)의 표면에서, 반도체 칩(CP2)과 대향하는 측의 변(SD3)을 따라서, 패드 전극(PDS1, PDS2) 이외의 패드 전극(PD)이 배치되어 있고, 반도체 칩(CP1)의 변(SD4)(여기서, 반도체 칩(CP1)에서 변(SD4)은 상기 변(SD3)에 대향하는 변임)은, 복수의 리드(LD1)와 대향하고 있다. 반도체 칩(CP1)의 표면 중앙측에서, 변(SD3, SD4)에 평행한 방향으로, 패드 전극(PDS1)과 패드 전극(PDS2)이 나란히 배치되어 있다.
반도체 칩(CP1)의 패드 전극(PDS1, PDS2) 이외의 복수의 패드 전극(PD)과 반도체 칩(CP2)의 복수의 패드 전극(PD2)과의 사이, 및 복수의 리드(LD2)(의 이너 리드부)와 반도체 칩(CP2)의 복수의 패드 전극(PD2)과의 사이가, 도전성 접속 부재인 복수의 본딩 와이어(BW)를 개재하여 전기적으로 접속되어 있다. 본딩 와이어(BW)는, 도전성의 접속 부재이지만, 보다 특정적으로는 도전성의 와이어이며, 바람직하게는 금(Au)선 또는 구리(Cu)선 또는 알루미늄(Al)선 등의 금속 세선으로 이루어진다. 본딩 와이어(BW)는, 밀봉부(MR) 내에 밀봉되어 있고, 밀봉부(MR)로부터 노출되지 않는다.
보다 구체적으로 설명하면, 반도체 칩(CP2)의 복수의 패드 전극(PD2) 중, 반도체 칩(CP2)의 표면에서 반도체 칩(CP1)과 대향하는 측의 변(SD5)을 따라서 배치된 복수의 패드 전극(PD2)이, 반도체 칩(CP1)의 복수의 패드 전극(PD) 중의, 패드 전극(PDS1, PDS2) 이외의 복수의 패드 전극(PD)과 본딩 와이어(BW)를 개재하여 전기적으로 접속되어 있다. 또한, 반도체 칩(CP2)의 복수의 패드 전극(PD2) 중, 반도체 칩(CP2)의 표면에서 복수의 리드(LD2)와 대향하는 측의 변(SD6)을 따라서 배치된 복수의 패드 전극(PD2)이, 복수의 리드(LD2)(의 이너 리드부)와 본딩 와이어(BW)를 개재하여 전기적으로 접속되어 있다. 즉, 각 본딩 와이어(BW)의 양단 중, 한쪽의 단부는 반도체 칩(CP2)의 패드 전극(PD2)에 접속되고, 다른 쪽의 단부는, 반도체 칩(CP1)의 패드 전극(PD) 또는 리드(LD2)의 이너 리드부에 접속되어 있다. 또한, 인접하는 리드(LD2)의 이너 리드부 사이와, 리드(LD2)의 이너 리드부 및 다이 패드(DP2) 사이와는, 밀봉부(MR)를 구성하는 재료에 의해 충전되어 있다.
반도체 칩(CP1)의 패드 전극(PDS1)은, 금속판(MPL1)을 개재하여 리드(LD1)와 전기적으로 접속되고, 반도체 칩(CP1)의 패드 전극(PDS2)은, 금속판(MPL2)을 개재하여 다른 리드(LD1)와 전기적으로 접속되어 있다. 즉, 반도체 칩(CP1, CP2)의 패드 전극(PD, PD2) 중, 패드 전극(PDS1, PDS2)에는, 본딩 와이어(BW)는 접속되지 않고 금속판(MPL1, MPL2)이 접속되고, 패드 전극(PDS1, PDS2) 이외의 패드 전극(PD, PD2)에 본딩 와이어(BW)가 접속되어 있다. 금속판(MPL1, MPL2)은, 밀봉부(MR) 내에 밀봉되어 있고, 밀봉부(MR)로부터 노출되지 않는다.
보다 구체적으로 설명하면 도 3에도 도시된 바와 같이, 금속판(MPL1)의 한쪽의 단부는, 반도체 칩(CP1)의 패드 전극(PDS1)에 도전성의 접착층(접합재)(BD3)을 개재하여 접합되어 전기적으로 접속되고, 금속판(MPL1)의 다른 쪽의 단부는, 리드(LD1)(의 이너 리드부)에 도전성의 접착층(접합재)(BD4)을 개재하여 접합되어 전기적으로 접속되어 있다. 또한, 도 4에도 도시된 바와 같이, 금속판(MPL2)의 한쪽의 단부는, 반도체 칩(CP1)의 패드 전극(PDS2)에 도전성의 접착층(접합재)(BD5)을 개재하여 접합되어 전기적으로 접속되고, 금속판(MPL2)의 다른 쪽의 단부는, 리드(LD1)(의 이너 리드부)에 도전성의 접착층(접합재)(BD6)을 개재하여 접합되어 전기적으로 접속되어 있다. 밀봉부(MR)의 측면(MRc1)에는 복수의 리드(LD1)가 배치되어 있지만, 금속판(MPL1)이 접속된 리드(LD1)와는 다른 리드(LD1)에 금속판(MPL2)이 접속되어 있고, 금속판(MPL1), 금속판(MPL2)끼리가 단락되지 않도록 되어 있다.
금속판(MPL1, MPL2)을 접합하는 데에 이용한 접착층(접합재)(BD3, BD4, BD5, BD6)은, 도전성을 갖고 있는 것이 필요하며, 예를 들면 은 페이스트와 같은 도전성 페이스트형 접착재 혹은 땜납 등을 이용할 수 있다. 또한, 접착층(접합재)(BD3, BD4, BD5, BD6)을 서로 동일한 재료로 형성하면, 반도체 장치(PKG)의 조립 공정을 간략화할 수 있다.
금속판(MPL1, MPL2)은, 예를 들면 구리(Cu), 구리(Cu) 합금, 알루미늄(Al) 또는 알루미늄(Al) 합금과 같은 도전성 및 열전도성이 높은 금속(금속 재료)에 의해서 형성되어 있다. 가공하기 쉽고, 열전도성이 높고, 및 비교적 저렴하다고 하는 점에서, 금속판(MPL1, MPL2)이 구리(Cu) 또는 구리(Cu) 합금으로 형성되어 있으면, 보다 바람직하다. 금속판(MPL1, MPL2)의 폭은, 본딩 와이어(BW)의 폭(직경)보다도 크다(넓다). 반도체 칩(CP1)의 소스용의 패드 전극(PDS1, PDS2)을, 금속판(MPL1, MPL2)을 개재하여, 리드(LD1)와 전기적으로 접속하고 있기 때문에, 반도체 칩(CP1)의 소스용의 패드 전극(PDS1, PDS2)과 리드(LD1)를 와이어에 의해서 접속하는 경우에 비해, 반도체 칩(CP1)에 형성되어 있는 파워 MOSFET(후술하는 파워 MOSFET(Q1, Q2)에 대응)의 온 저항을 저감할 수 있다. 이 때문에, 패키지 저항을 저감할 수 있어, 도통 손실을 저감할 수 있다. 또한, 금(Au)으로 형성되는 와이어 대신에, 금보다도 저렴한 금속 재료로 형성되는 금속판(MPL1, MPL2)을 이용함으로써, 반도체 장치(PKG)의 코스트를 저감할 수 있다.
또한, 도 6에 도시된 바와 같이, 각 금속판(MPL1, MPL2)에 개구부(OP)를 형성할 수도 있다. 이 개구부(OP)는, 반도체 장치(PKG)의 제조 공정(조립 공정) 중에, 금속판(MPL1, MPL2)과 반도체 칩(CP1)의 패드 전극(PDS1, PDS2)과의 사이를 접합하는 접착층(BD3, BD5)의 상태나 양을 개구부(OP)로부터 관찰하거나, 혹은, 각 금속판(MPL1, MPL2)에 생기는 응력을 완화하기 위해, 형성되어 있다.
밀봉부(MR)의 측면(MRc1)에 복수의 리드(LD1)가 배치되어 있지만, 그 중의 임의의 수의 리드(LD1)의 이너 리드부끼리를 밀봉부(MR) 내에서 일체적으로 연결시킬 수도 있다. 도 6∼도 8의 경우는, 밀봉부(MR)의 측면(MRc1)에 5개의 리드(LD1)가 배치되어 있지만, 그 중 2개의 리드(LD1)의 이너 리드부끼리가 밀봉부(MR) 내에서 일체적으로 연결되고, 그것에 금속판(MPL1)이 상기 접착층(BD4)을 개재하여 접속되고, 다른 2개의 리드(LD1)의 이너 리드부끼리가 밀봉부(MR) 내에서 일체적으로 연결되어, 그것에 금속판(MPL2)이 상기 접착층(BD6)을 개재하여 접속되어 있다. 단, 금속판(MPL1)이 접속된 리드(LD1)(즉, 금속판(MPL1)을 개재하여 반도체 칩(CP1)의 패드 전극(PDS1)에 전기적으로 접속된 리드(LD1))와 금속판(MPL2)이 접속된 리드(LD1)(즉, 금속판(MPL2)을 개재하여 반도체 칩(CP1)의 패드 전극(PDS2)에 전기적으로 접속된 리드(LD1))와는 연결되어 있지 않고, 밀봉부(MR)를 구성하는 수지 재료에 의해서 분리되어 전기적으로 절연되어 있다. 또한, 밀봉부(MR)의 측면(MRc1)에 복수의 리드(LD1)가 배치되어 있지만, 복수의 리드(LD1)가, 반도체 칩(CP1, CP2)의 어느 쪽의 패드 전극(PD, PD2)과도 전기적으로 접속되어 있지 않은 더미의 리드(LD1D)를 포함하고 있어도 된다. 도 6의 경우는, 금속판(MPL1)이 접속된 리드(LD1)와 금속판(MPL2)이 접속된 리드(LD1)와의 사이에, 더미의 리드(LD1D)가 배치되어 있다. 또한, 리드(LD1)의 이너 리드부와 다이 패드(DP1)와의 사이는, 밀봉부(MR)를 구성하는 재료에 의해 채워져 있고, 서로 전기적으로 절연되어 있다.
다이 패드(DP1, DP2)의 각 하면(이면)이 밀봉부(MR)의 하면(MRb)으로부터 노출되어 있고, 반도체 칩(CP1, CP2)의 동작 시에 발생한 열은, 주로 반도체 칩(CP1, CP2)의 이면으로부터 다이 패드(DP1, DP2)를 개재하여 외부로 방열된다. 이 때문에, 각 다이 패드(DP1, DP2)는, 그것에 탑재되는 각 반도체 칩(CP1, CP2)의 면적보다도 크게 형성되어 있고, 이에 의해, 방열성을 향상시킬 수 있다. 또한, 반도체 칩(CP1, CP2) 중, 발열량이 큰 것은 반도체 칩(CP1)이기 때문에, 반도체 칩(CP2)을 탑재하는 다이 패드(DP2)의 평면적보다도 반도체 칩(CP1)을 탑재하는 다이 패드(DP1)의 평면적을 크게 해 둠으로써, 반도체 칩(CP1)의 발열을 효율적으로 방열할 수 있기 때문에, 방열 특성을 더욱 향상시킬 수 있다.
도 9는, 본 실시 형태의 반도체 장치(PKG)의 변형예를 도시하는 평면 투시도(상면도)이며, 상기 도 8에 대응하는 것이다. 상기 도 8과 마찬가지로 도 9에서도, 밀봉부(MR), 금속판(MPL1, MPL2), 본딩 와이어(BW) 및 반도체 칩(CP1, CP2)을 투시하였을 때의, 반도체 장치(PKG)의 상면측의 평면 투시도가 도시되어 있다.
도 9에 도시되는 변형예의 반도체 장치(PKG)와 상기 도 1∼도 8의 반도체 장치(PKG)와의 상위점은, 이하의 점이다. 도 9에 도시되는 변형예의 반도체 장치(PKG)에서는, 다이 패드(DP1, DP2), 복수의 리드(LD1)(의 이너 리드부) 및 복수의 리드(LD2)(의 이너 리드부)에 개구부(OP1)를 형성하고 있다. 이 개구부(OP1) 내는 밀봉부(MR)를 구성하는 재료에 의해 충전되어 있다. 개구부(OP1)를 형성한 것으로, 다이 패드(DP1, DP2) 및 리드(LD1, LD2)가 밀봉부(MR)로부터 빠지기(draw out) 어렵게 할 수 있다. 또한, 반도체 장치(PKG)를 제조할 때에는, 다이 패드(DP1, DP2) 및 복수의 리드(LD)가 연결된 리드 프레임을 사용할 수 있지만, 이 경우, 다이 패드(DP1, DP2)를 리드 프레임의 프레임 틀에 안정적으로 연결하기 위해, 현수 리드(suspended lead)(TL)를 추가할 수도 있다. 이 현수 리드(TL)는, 밀봉부(MR) 형성 후에, 밀봉부(MR)로부터 돌출하는 부분은 절단되어 제거되지만, 밀봉부(MR) 내의 현수 리드(TL)는 잔존한다. 도 9에는, 밀봉부(MR) 내에 잔존하는 현수 리드(TL)가 도시되어 있다. 도 9에 도시되는 변형예의 반도체 장치(PKG)의 다른 구성은, 상기 도 1∼도 8의 반도체 장치(PKG)와 마찬가지이므로, 여기서는 그 설명은 생략한다.
다음으로, 도 10은 반도체 장치(PKG)의 실장예를 도시하는 단면도이다. 도 10에는, 상기 도 3에 대응하는 단면이 도시되어 있다.
반도체 장치(PKG)를 실장하기 위한 실장 기판(배선 기판)(PWB)의 상면에는, 복수의 단자(TE)가 형성되어 있다. 반도체 장치(PKG)를 실장 기판(PWB)에 실장하기 위해서는, 도 10에 도시된 바와 같이, 반도체 장치(PKG)의 각 리드(LD)의 아우터 리드부와 실장 기판(PWB)의 상면의 각 단자(TE)가, 땜납(SL) 등의 도전성의 접합재를 개재하여 접합되어 전기적으로 접속된다. 이 때, 반도체 장치(PKG)의 밀봉부(MR)의 하면(MRb)에서 노출되는 다이 패드(DP1, DP2)의 각 하면도 실장 기판(PWB)의 상면의 단자(TE)와 땜납(SL) 등의 도전성의 접합재를 개재하여 접합되어 전기적으로 접속된다. 반도체 칩(CP2)이 탑재된 다이 패드(DP2)의 하면은, 실장 기판(PWB)의 단자(TE)에 접속하지 않아도 되지만, 실장 기판(PWB)의 단자(TE)에 접속된 경우에는, 반도체 칩(CP2)의 발열을 다이 패드(DP2)를 경유하여 실장 기판(PWB)으로 방열할 수 있다. 한편, 상술한 바와 같이, 반도체 칩(CP1)의 이면 전극(BE)이 도전성의 상기 접착층(BD1)을 개재하여 다이 패드(DP1)에 전기적으로 접속되어 있기 때문에, 실장 기판(PWB)의 복수의 단자(TE) 중, 반도체 칩(CP1)의 이면 전극(BE)에 접속해야 할 단자(TE1)를, 땜납(SL) 등의 도전성의 접합재를 개재하여, 밀봉부(MR)의 하면(MRb)에서 노출되는 다이 패드(DP1)(의 하면)에 접속한다. 이에 의해, 실장 기판(PWB)의 복수의 단자(TE1)를, 다이 패드(DP1)를 경유하여 반도체 칩(CP1)의 이면 전극(BE)에 전기적으로 접속할 수 있다. 또한, 이에 수반하여, 반도체 칩(CP1)의 발열을 다이 패드(DP1)를 경유하여 실장 기판(PWB)으로 방열하는 것도 가능하게 된다.
이와 같이, 반도체 장치(PKG)에서, 각 리드(LD)(LD1, LD2)의 아우터 리드부와, 밀봉부(MR)의 하면(MRb)에서 노출되는 다이 패드(DP1)가, 반도체 장치(PKG)의 외부 접속용 단자부(외부 단자)로서 기능할 수 있다.
또한, 본 실시 형태의 반도체 장치(PKG)를 제조하기 위해서는, 예를 들면 이하와 같은 방법을 이용할 수 있다. 즉, 상기 다이 패드(DP1, DP2) 및 복수의 리드(LD)가 일체적으로 연결된 리드 프레임을 준비하고 나서, 다이 본딩 공정을 행하여, 이 리드 프레임의 상기 다이 패드(DP1, DP2) 상에 반도체 칩(CP1, CP2)을 접합재(이 접합재가 상기 접착층(BD1, BD2)로 됨)를 개재하여 탑재하여 접합한다. 그리고, 와이어 본딩 공정을 행하여, 반도체 칩(CP1)의 패드 전극(PD)과 반도체 칩(CP2)의 패드 전극(PD2)과의 사이나 반도체 칩(CP2)의 패드 전극(PD2)과 상기 리드(LD2)와의 사이를 상기 본딩 와이어(BW)를 개재하여 접속한다. 그리고, 반도체 칩(CP1)의 소스용의 패드 전극(PDS1, PDS2)과 상기 리드(LD1)와의 사이를 상기 금속판(MPL1, MPL2)을 개재하여 접속한다. 그 후, 몰드 공정을 행하여, 상기 밀봉부(MR)를 형성하고 나서, 상기 다이 패드(DP1, DP2) 및 리드(LD)를 리드 프레임으로부터 분리하고(절단하고), 리드(LD)의 아우터 리드부를 절곡 가공함으로써, 반도체 장치(PKG)를 제조할 수 있다.
<반도체 장치의 회로 구성에 대해서>
다음으로, 반도체 장치(PKG)의 회로 구성에 대해서 설명한다. 도 11은, 반도체 장치(PKG)의 사용예를 도시하는 회로 블록도이다. 도 11에서, 점선으로 둘러싸여진 부분이 반도체 장치(PKG)로 구성된 부분이며, 일점 쇄선으로 둘러싸여진 부분이 반도체 칩(CP1)으로 구성된 부분이며, 이점 쇄선으로 둘러싸여진 부분이 반도체 칩(CP2)으로 구성된 부분이다.
도 11에 도시된 바와 같이, 반도체 장치(PKG)는, 스위치용의 2개의 파워 MOSFET(MOSFET:Metal Oxide Semiconductor Field Effect Transistor)(Q1, Q2)와, 제어 회로(구동 회로)(DR)를 갖고 있다. 파워 MOSFET(Q1, Q2)는, 제어 회로(DR)에 의해서 제어되고, 제어 회로(DR)는, 파워 MOSFET(Q1, Q2)를 구동하기 위한 드라이버 회로(구동 회로)의 기능도 구비하고 있다. 파워 MOSFET(Q1)와 파워 MOSFET(Q2)는,(제어 회로(DR)에 의해서) 서로 독립적으로 제어된다.
본 실시 형태에서는, 파워 MOSFET(Q1)(제1 회로)와 파워 MOSFET(Q2)(제2 회로)는, 동일한 반도체 칩(CP1)에 내장되어 있고, 제어 회로(DR)는, 다른 반도체 칩(CP2)에 내장되어 있다. 이 때문에, 파워 MOSFET(Q1)(제1 회로)와 파워 MOSFET(Q2)(제2 회로)는, 반도체 칩(CP1) 내에 형성된 회로이며, 제어 회로(DR)는, 반도체 칩(CP2) 내에 형성된 회로이다. 파워 MOSFET(Q1)의 드레인과 파워 MOSFET(Q2)의 드레인은, 반도체 칩(CP1)의 상기 이면 전극(BE)에 전기적으로 접속되어 있기 때문에, 서로 전기적으로 접속되어 있다. 이 때문에, 반도체 칩(CP1)의 상기 이면 전극(BE)은, 파워 MOSFET(Q1, Q2)의 드레인용의 이면 전극이다. 파워 MOSFET(Q1, Q2)의 드레인(공통의 드레인)은, 반도체 장치(PKG)의 외부에 배치된 전원(배터리등)(BT)과 접속되어 있다. 한편, 파워 MOSFET(Q1)의 소스와 파워 MOSFET(Q2)의 소스와의 사이는 단락되어 있지 않고, 파워 MOSFET(Q1)의 소스는, 반도체 장치(PKG)의 외부에 배치된 부하(LA1)에 접속되고, 파워 MOSFET(Q2)의 소스는, 반도체 장치(PKG)의 외부에 배치된 부하(LA2)에 접속되어 있다.
파워 MOSFET(Q1)의 게이트와 파워 MOSFET(Q2)의 게이트는, 각각 제어 회로(DR)에 접속되어 있다. 그리고, 제어 회로(DR)로부터 파워 MOSFET(Q1)의 게이트에 온 신호(파워 MOSFET(Q1)를 온 상태로 하는 게이트 전압)를 공급함으로써 파워 MOSFET(Q1)를 온 상태로 할 수 있고, 또한, 제어 회로(DR)로부터 파워 MOSFET(Q2)의 게이트에 온 신호(파워 MOSFET(Q2)를 온 상태로 하는 게이트 전압)를 공급함으로써 파워 MOSFET(Q2)를 온 상태로 할 수 있도록 되어 있다.
제어 회로(DR)로부터 파워 MOSFET(Q1)의 게이트에 온 신호를 공급함으로써 파워 MOSFET(Q1)가 온 상태로 되면, 전원(BT)의 전압이 파워 MOSFET(Q1)로부터 출력되어 부하(LA1)에 공급된다. 제어 회로(DR)로부터 파워 MOSFET(Q1)의 게이트에 오프 신호를 공급(혹은 온 신호의 공급을 정지)함으로써 파워 MOSFET(Q1)가 오프 상태로 되면, 전원(BT)으로부터 부하(LA1)로의 전압의 공급이 정지된다. 또한, 제어 회로(DR)로부터 파워 MOSFET(Q2)의 게이트에 온 신호를 공급함으로써 파워 MOSFET(Q2)가 온 상태로 되면, 전원(BT)의 전압이 파워 MOSFET(Q2)로부터 출력되어 부하(LA2)에 공급된다. 제어 회로(DR)로부터 파워 MOSFET(Q2)의 게이트에 오프 신호를 공급(혹은 온 신호의 공급을 정지)함으로써 파워 MOSFET(Q2)가 오프 상태로 되면, 전원(BT)으로부터 부하(LA2)로의 전압의 공급이 정지된다. 이와 같은 반도체 칩(CP1)의 파워 MOSFET(Q1, Q2)의 온/오프의 제어는, 반도체 칩(CP2)의 제어 회로(DR)에 의해서 행해진다. 파워 MOSFET(Q1)와 파워 MOSFET(Q2)는, 제어 회로(DR)에 의해서 독립적으로 제어되기 때문에, 파워 MOSFET(Q1)의 온/오프의 절환과, 파워 MOSFET(Q2)의 온/오프의 절환은, 제어 회로(DR)에 의해서 독립적으로 제어할 수 있다.
이와 같이, 반도체 장치(PKG)는, 전원(BT)으로부터 부하(LA1)로의 전압의 인가의 온ㆍ오프의 절환과, 전원(BT)으로부터 부하(LA2)로의 전압의 인가의 온ㆍ오프의 절환을 행하는, 스위치용의 반도체 장치로서 기능할 수 있다. 또한, 반도체 칩(CP1)의 각 파워 MOSFET(Q1, Q2)는 스위치 소자(스위칭 소자)로서 기능할 수 있다. 또한, 파워 MOSFET(Q1, Q2)의 출력이 부하(LA1, LA2)에 공급되기 때문에, 각 파워 MOSFET(Q1, Q2)는 출력 회로로 간주할 수도 있다. 또한, 반도체 칩(CP1)은, 2계통의 출력 회로(즉, 파워 MOSFET(Q1)와 파워 MOSFET(Q2))를 갖는 반도체 장치로 간주할 수도 있다.
또한, 반도체 장치(PKG)의 반도체 칩(CP1) 내에는, 온도 검지용의 다이오드(DD1, DD2)가 설치되어 있다. 다이오드(DD1)는, 파워 MOSFET(Q1)의 온도를 검지하기 위한 다이오드(회로)이며, 파워 MOSFET(Q1)의 발열을 검지하기 위한 다이오드(회로)로 간주할 수도 있고, 파워 MOSFET(Q1)의 온도(발열)를 검지 가능하게 하기 위해, 반도체 칩(CP1)에서 파워 MOSFET(Q1)의 근방에 배치되어 있다. 다이오드(DD2)는, 파워 MOSFET(Q2)의 온도를 검지하기 위한 다이오드(회로)이며, 파워 MOSFET(Q2)의 발열을 검지하기 위한 다이오드(회로)로 간주할 수도 있고, 파워 MOSFET(Q2)의 온도(발열)를 검지 가능하게 하기 위해, 반도체 칩(CP1)에서 파워 MOSFET(Q2)의 근방에 배치되어 있다. 또한, 다이오드(DD1, DD2)를 온도 검지 회로로 간주할 수도 있다.
다이오드(DD1, DD2)의 각 애노드 및 각 캐소드는, 각각 제어 회로(DR)에 접속되어 있다. 다이오드(DD1, DD2)는, 온도에 의해서 전압-전류 특성이 변화되기 때문에, 각 다이오드(DD1, DD2)의 전압-전류 특성을 검지(모니터)함으로써, 반도체 칩(CP1)에서의 각 다이오드(DD1, DD2)의 온도(반도체 칩(CP1)에서의 각 다이오드(DD1, DD2)가 배치된 영역의 온도에 대응)를 검지할 수 있다. 이 때문에, 반도체 칩(CP1)에서, 파워 MOSFET(Q1)의 근방에 다이오드(DD1)를 배치함으로써, 파워 MOSFET(Q1)의 온도(발열)를 다이오드(DD1)로 검지할 수 있고, 파워 MOSFET(Q2)의 근방에 다이오드(DD2)를 배치함으로써, 파워 MOSFET(Q2)의 온도(발열)를 다이오드(DD2)로 검지할 수 있다.
예를 들면, 각 다이오드(DD1, DD2)에 일정 전류를 흘린 상태에서 각 다이오드(DD1, DD2)의 전압(애노드 및 캐소드간의 전압)을 검지(모니터)하고, 이 전압값으로부터 각 다이오드(DD1, DD2)의 온도를 알 수 있다. 즉, 각 다이오드(DD1, DD2)에서, 일정 전류를 흘렸을 때의 전압은, 온도가 높을수록 낮아지므로, 이 전압을 이용하여 각 다이오드(DD1, DD2)의 온도를 검지할 수 있다. 각 다이오드(DD1, DD2)에의 정전류의 공급 및 각 다이오드(DD1, DD2)의 전압(애노드 및 캐소드간의 전압)의 검지는, 반도체 칩(CP2)의 제어 회로(DR)에 의해서 행해진다. 또한, 각 다이오드(DD1, DD2)에 일정 전압을 인가한 상태에서 각 다이오드(DD1, DD2)의 전류(애노드 및 캐소드간의 전류)를 검지(모니터)하고, 이 전류값으로부터 각 다이오드(DD1, DD2)의 온도를 아는 것도 가능하다.
이 때문에, 파워 MOSFET(Q1)가 과잉으로 발열하여 다이오드(DD1)의 온도가 소정의 상한 온도보다도 높아졌을 때에는(예를 들면 다이오드(DD1)에 일정 전류를 흘린 상태에서 다이오드(DD1)의 애노드 및 캐소드간의 전압이 소정의 하한 전압보다도 낮아졌을 때), 제어 회로(DR)가 파워 MOSFET(Q1)의 게이트에 오프 신호를 공급(혹은 온 신호의 공급을 정지)함으로써 파워 MOSFET(Q1)를 오프 상태로 절환한다. 또한, 파워 MOSFET(Q2)가 과잉으로 발열하여 다이오드(DD2)의 온도가 소정의 상한 온도보다도 높아졌을 때에는(예를 들면 다이오드(DD2)에 일정 전류를 흘린 상태에서 다이오드(DD2)의 애노드 및 캐소드간의 전압이 소정의 하한 전압보다도 낮아졌을 때), 제어 회로(DR)가 파워 MOSFET(Q2)의 게이트에 오프 신호를 공급(혹은 온 신호의 공급을 정지)함으로써 파워 MOSFET(Q2)를 오프 상태로 절환한다. 이에 의해, 파워 MOSFET(Q1)의 과잉 발열 시에는, 이것을 다이오드(DD1)에 의해서 검지하여, 파워 MOSFET(Q1)를 신속하게 오프 상태로 절환할 수 있고, 또한, 파워 MOSFET(Q2)의 과잉 발열 시에는, 이것을 다이오드(DD2)에 의해서 검지하여, 파워 MOSFET(Q2)를 신속하게 오프 상태로 절환할 수 있다.
예를 들면, 파워 MOSFET(Q1)를 온으로 하여 전원(BT)으로부터 부하(LA1)에 전압을 인가하고 있는 상태에서 만일 부하(LA1)가 단락되면, 파워 MOSFET(Q1)에 대전류(통상 동작 시보다도 큰 전류)가 흐르게 되어, 파워 MOSFET(Q1)가 과잉으로 발열한다. 이 파워 MOSFET(Q1)의 과잉 발열에 의한 온도 상승을 다이오드(DD1)로 검지함으로써, 부하(LA1)가 단락되었을 때에는, 파워 MOSFET(Q1)를 신속하게 오프 상태로 절환할 수 있다. 마찬가지로, 파워 MOSFET(Q2)를 온으로 하여 전원(BT)으로부터 부하(LA2)에 전압을 인가하고 있는 상태에서 만일 부하(LA2)가 단락되면, 파워 MOSFET(Q2)에 대전류(통상 동작 시보다도 큰 전류)가 흘르게 되어, 파워 MOSFET(Q2)가 과잉으로 발열한다. 이 파워 MOSFET(Q2)의 과잉 발열에 의한 온도 상승을 다이오드(DD2)로 검지함으로써, 부하(LA2)가 단락되었을 때에는, 파워 MOSFET(Q2)를 신속하게 오프 상태로 절환할 수 있다.
부하(LA1, LA2)로서는, 스위치용의 반도체 장치(PKG)를 개재하여 전원(BT)에 접속하는 것이 요망되는 임의의 전자 장치(또는 전자 부품)를 적용할 수 있다. 이 때, 동일한 전원(BT)에 접속하는 것이 요망되는 한 쌍의 전자 장치(또는 전자 부품)를 부하(LA1, LA2)로서 이용하면, 본 실시 형태의 반도체 장치(PKG)는 특히 유용하다. 또한, 구성이 거의 동일하고 또한 독립적으로 제어하는 것이 요망되는 한 쌍의 전자 장치(또는 전자 부품)를 부하(LA1, LA2)로서 이용하면, 본 실시 형태의 반도체 장치(PKG)는 특히 유용하다. 또한, 차재용(자동차용)이면, 구성이 거의 동일하고 또한 독립적으로 제어하는 것이 요망되는 한 쌍의 전자 장치(이것이 부하(LA1, LA2)로 됨)가 많기 때문에, 본 실시 형태의 반도체 장치(PKG)는, 차재용(자동차용)으로서 이용하면, 특히 유용하다. 차량 탑재 용도의 경우, 예를 들면, 라이트 혹은 모터 등을 부하(LA1, LA2)로서 적용할 수 있다. 이 경우의 모터에는, 예를 들면, 파워 윈도우용의 모터나, 도어 미러용의 모터 등을 예시할 수 있다.
또한, 본 실시 형태의 반도체 장치(PKG)는, 반도체 칩(CP1)에 다이오드(DD1, DD2)를 내장시킴으로써, 파워 MOSFET(Q1, Q2)의 과잉 발열 시에 파워 MOSFET(Q1, Q2)를 신속하게 오프 상태로 절환할 수 있기 때문에, 차재용(자동차용) 등의 높은 신뢰성이 요구되는 반도체 장치에 적용하면, 특히 유용하다.
<반도체 칩의 레이아웃에 대해서>
다음으로, 반도체 칩(CP1)의 칩 레이아웃에 대해서, 도 12 및 도 13을 참조하면서 설명한다.
도 12 및 도 13은, 반도체 칩(CP1)의 칩 레이아웃을 도시하는 평면도(상면도)이며, 반도체 칩(CP1)의 표면측(즉 패드 전극(PD)이 형성된 측의 주면)이 도시되어 있다. 도 12는, 가드 링(GR)을 설치한 경우, 도 13은 가드 링을 설치하지 않았던 경우가 도시되어 있다. 또한, 도 12 및 도 13은 평면도이지만, 이해를 간단하게 하기 위해, 패드 전극(PD)과, 다이오드(DD1, DD2)가 형성되어 있는 영역과, 가드 링(GR)에 해칭을 넣어서 도시하고 있다. 또한, 다이오드(DD1, DD2)와 가드 링(GR)은, 실제로는 후술하는 보호막(12)으로 덮여져 있지만, 도 12 및 도 13에서는 투시하여 도시하고 있다.
본 실시 형태의 반도체 칩(CP1)은, 상술한 바와 같이 파워 MOSFET(Q1, Q2)가 형성된 반도체 칩이며, 도 12 및 도 13에 도시된 바와 같이, 상기 파워 MOSFET(Q1)에 대응하는 종형의 파워 MOSFET가 형성된 제1 MOSFET 영역(RG1)과, 상기 파워 MOSFET(Q2)에 대응하는 종형의 파워 MOSFET가 형성된 제2 MOSFET 영역(RG2)을 갖고 있다. 제1 MOSFET 영역(RG1)과 제2 MOSFET 영역(RG2)은, 반도체 칩(CP1)의 양측에 나란히 배치되어 있고, 소자 분리용의 절연막 등에 의해 서로 전기적으로 분리되어 있다. 즉, 평면적으로 보아, 반도체 칩(CP1)의 약 절반이 제1 MOSFET 영역(RG1)으로 되고, 남은 약 절반이 제2 MOSFET 영역(RG2)으로 되어 있다.
보다 구체적으로 설명하면, 평면적으로 보아, 반도체 칩(CP1)을 반도체 칩(CP1)의 대향하는 2변(SD1, SD2) 사이에서 균등하게 2개의 구획(영역)으로 나누었을 때에, 한쪽이 제1 MOSFET 영역(RG1)으로 되고, 그것에 상기 파워 MOSFET(Q1)에 대응하는 종형의 파워 MOSFET가 형성되어 있고, 다른 쪽이 제2 MOSFET 영역(RG2)으로 되고, 그것에 상기 파워 MOSFET(Q2)에 대응하는 종형의 파워 MOSFET가 형성되어 있다. 즉, 평면적으로 보아, 반도체 칩(CP1)의 주면에서의 중심선(CL)을 사이에 두고, 한쪽측(변(SD1)측)이 제1 MOSFET 영역(RG1)으로 되고, 다른 한쪽측(변(SD2)측)이 제2 MOSFET 영역(RG2)으로 되어 있다. 여기서, 중심선(CL)은 가상선이며, 도 13 및 후술하는 도 23∼도 25에서 이점 쇄선으로 도시되어 있다. 또한, 도 12에서는, 도면이 보기 어렵게 되는 것을 방지하기 위해 중심선(CL)의 도시는 생략하고 있지만, 도 12에서도, 도 13과 동일한 위치에 중심선(CL)이 위치한다. 중심선(CL)은, 변(SD3)의 중심과 변(SD4)의 중심을 연결한 가상선이기 때문에, 변(SD1, SD2)에 평행하다. 중심선(CL)은, 변(SD1)과 변(SD2)과의 사이에서 반도체 칩(CP1)을 이등분하는 선이기도 하다. 제1 MOSFET 영역(RG1)과 제2 MOSFET 영역(RG2)과의 경계는, 이 중심선(CL)에 거의 일치하고 있다.
또한, 반도체 칩(CP1)은, 직사각 형상의 평면 직사각 형상을 갖고 있고, 이 직사각형을 구성하는 4개의 변(SD1, SD2, SD3, SD4)을 갖고 있지만, 이 중, 변(SD1)과 변(SD2)이 서로 대향하고, 변(SD3)과 변(SD4)이 서로 대향하고, 변(SD1)과 변(SD3, SD4)이 서로 교차하고, 변(SD2)과 변(SD3, SD4)이 서로 교차하고 있다. 바꿔 말하면, 변(SD3)과 변(SD1, SD2)이 서로 교차하고, 변(SD4)과 변(SD1, SD2)이 서로 교차하고 있다. 변(SD1, SD2, SD3, SD4)은, 반도체 칩(CP1)의 주면(여기서는 표면)의 외주를 구성하지만, 평면적으로 보면, 반도체 칩(CP1)의 각 변(SD1, SD2, SD3, SD4)은 반도체 칩(CP1)의 각 측면에 대응하고 있다.
반도체 칩(CP1)에서, 파워 MOSFET(Q1)에 대응하는 종형의 파워 MOSFET는, 제1 MOSFET 영역(RG1)에 형성되고, 또한 제2 MOSFET 영역(RG2)에는 형성되어 있지 않고, 또한, 파워 MOSFET(Q2)에 대응하는 종형의 파워 MOSFET는, 제2 MOSFET 영역(RG2)에 형성되고, 또한 제1 MOSFET 영역(RG1)에는 형성되어 있지 않다. 또한, 반도체 칩(CP1)에서, 다이오드(DD1)는 제1 MOSFET 영역(RG1)에 형성되고, 다이오드(DD2)는 제2 MOSFET 영역(RG2)에 형성되어 있다.
단, 파워 MOSFET(Q1)에 대응하는 종형의 파워 MOSFET는, 제1 MOSFET 영역(RG1)의 상당한 면적에 걸쳐서 형성되어 있지만, 제1 MOSFET 영역(RG1)의 전체 영역에 형성되어 있는 것이 아니라, 다이오드(DD1)가 배치되어 있는 영역과, 소스용의 패드 전극(PDS1) 이외의 패드 전극(PD)이 배치되어 있는 영역과, 가드 링(GR)이 배치되어 있는 영역에는, 종형의 파워 MOSFET는 형성되어 있지 않다. 마찬가지로, 파워 MOSFET(Q2)에 대응하는 종형의 파워 MOSFET는, 제2 MOSFET 영역(RG2)의 상당한 면적에 걸쳐서 형성되어 있지만, 제2 MOSFET 영역(RG2)의 전체 영역에 형성되어 있는 것이 아니라, 다이오드(DD2)가 배치되어 있는 영역과, 소스용의 패드 전극(PDS2) 이외의 패드 전극(PD)이 배치되어 있는 영역과, 가드 링(GR)이 배치되어 있는 영역에는, 종형의 파워 MOSFET는 형성되어 있지 않다. 도 12 및 도 13에서, 파워 MOSFET(Q1)에 대응하는 종형의 파워 MOSFET가 형성되어 있는 영역을, 부호 Q1을 붙인 점선으로 둘러싸서 모식적으로 도시하고, 파워 MOSFET(Q2)에 대응하는 종형의 파워 MOSFET가 형성되어 있는 영역을, 부호 Q2를 붙인 점선으로 둘러싸서 모식적으로 도시하고 있다.
도 12 및 도 13에 도시된 바와 같이, 반도체 칩(CP1)의 표면에는, 복수의 패드 전극(PD)이 형성되어 있다. 각 패드 전극(PD)은, 반도체 칩(CP1)의 표면 보호막(후술하는 보호막(12)에 대응)에 형성된 개구부(후술하는 개구부(13)에 대응)로부터 노출된 도전체막(도전체막 패턴)에 의해 형성되어 있다.
반도체 칩(CP1)의 복수의 패드 전극(PD)은, 상술한 바와 같이, 소스용의 패드 전극(PDS1, PDS2)을 갖고 있지만, 그 이외에도, 게이트용의 패드 전극(PDG1, PDG2)과, 애노드용의 패드 전극(PDA1, PDA2)과, 캐소드용의 패드 전극(PDC1, PDC2)과, 센스 소스용의 패드 전극(PDN1, PDN2)과, 센스 켈빈용의 패드 전극(PDK1, PDK2)을 갖고 있다.
반도체 칩(CP1)의 표면에서, 소스용의 패드 전극(PDS1)과, 게이트용의 패드 전극(PDG1)과, 애노드용의 패드 전극(PDA1)과, 캐소드용의 패드 전극(PDC1)과, 센스 소스용의 패드 전극(PDN1)과, 센스 켈빈용의 패드 전극(PDK1)은, 제1 MOSFET 영역(RG1)에 배치(형성)되어 있다. 또한, 반도체 칩(CP1)의 표면에서, 소스용의 패드 전극(PDS2)과, 게이트용의 패드 전극(PDG2)과, 애노드용의 패드 전극(PDA2)과, 캐소드용의 패드 전극(PDC2)과, 센스 소스용의 패드 전극(PDN2)과, 센스 켈빈용의 패드 전극(PDK2)은, 제2 MOSFET 영역(RG2)에 배치(형성)되어 있다.
제1 MOSFET 영역(RG1)에 배치된 패드 전극(본딩 패드)(PDS1)은, 제1 MOSFET 영역(RG1)에 형성된 파워 MOSFET(Q1)의 소스에 전기적으로 접속되어 있다. 제1 MOSFET 영역(RG1)에 배치된 패드 전극(본딩 패드)(PDG1)은, 제1 MOSFET 영역(RG1)에 형성된 파워 MOSFET(Q1)의 게이트에 전기적으로 접속되어 있다. 제1 MOSFET 영역(RG1)에 배치된 패드 전극(본딩 패드)(PDA1)은, 제1 MOSFET 영역(RG1)에 형성된 다이오드(DD1)의 애노드에 전기적으로 접속되어 있다. 제1 MOSFET 영역(RG1)에 배치된 패드 전극(본딩 패드)(PDC1)은, 제1 MOSFET 영역(RG1)에 형성된 다이오드(DD1)의 캐소드에 전기적으로 접속되어 있다.
제1 MOSFET 영역(RG1)에 배치된 패드 전극(본딩 패드)(PDN1)은, 제1 MOSFET 영역(RG1)에 형성된 파워 MOSFET(Q1)의 소스의 전압(전위)을 검지(모니터)하기 위한 패드 전극(센스 소스용의 패드 전극)이며, 제1 MOSFET 영역(RG1)에 형성된 파워 MOSFET(Q1)의 소스에 전기적으로 접속되어 있다. 제1 MOSFET 영역(RG1)에 배치된 패드 전극(본딩 패드)(PDK1)은, 제1 MOSFET 영역(RG1)에 형성된 파워 MOSFET(Q1)의 소스 전류를 검지(모니터)하기 위한 패드 전극(센스 켈빈용의 패드 전극)이며, 제1 MOSFET 영역(RG1)에 형성된 패드 전극(PDS1)(PD)에 전기적으로 접속되어 있다.
또한, 제2 MOSFET 영역(RG2)에 배치된 패드 전극(본딩 패드)(PDS2)은, 제2 MOSFET 영역(RG2)에 형성된 파워 MOSFET(Q2)의 소스에 전기적으로 접속되어 있다. 제2 MOSFET 영역(RG2)에 배치된 패드 전극(본딩 패드)(PDG2)은, 제2 MOSFET 영역(RG2)에 형성된 파워 MOSFET(Q2)의 게이트에 전기적으로 접속되어 있다. 제2 MOSFET 영역(RG2)에 배치된 패드 전극(본딩 패드)(PDA2)은, 제2 MOSFET 영역(RG2)에 형성된 다이오드(DD2)의 애노드에 전기적으로 접속되어 있다. 제2 MOSFET 영역(RG2)에 배치된 패드 전극(본딩 패드)(PDC2)은, 제2 MOSFET 영역(RG2)에 형성된 다이오드(DD2)의 캐소드에 전기적으로 접속되어 있다.
제2 MOSFET 영역(RG2)에 배치된 패드 전극(본딩 패드)(PDN2)은, 제2 MOSFET 영역(RG2)에 형성된 파워 MOSFET(Q2)의 소스의 전압(전위)을 검지(모니터)하기 위한 패드 전극(센스 소스용의 패드 전극)이며, 제2 MOSFET 영역(RG2)에 형성된 파워 MOSFET(Q2)의 소스에 전기적으로 접속되어 있다. 제2 MOSFET 영역(RG2)에 배치된 패드 전극(본딩 패드)(PDK2)은, 제2 MOSFET 영역(RG2)에 형성된 파워 MOSFET(Q2)의 소스 전류를 검지(모니터)하기 위한 패드 전극(센스 켈빈용의 패드 전극)이며, 제2 MOSFET 영역(RG2)에 형성된 패드 전극(PDS2)(PD)에 전기적으로 접속되어 있다.
이와 같이, 반도체 칩(CP1)의 표면에 형성된 복수의 패드 전극(PD) 중, 제1 MOSFET 영역(RG1)에 형성되어 있는 소자 또는 회로에 반도체 칩(CP1)의 내부 배선을 개재하여 전기적으로 접속되어 있는 패드 전극(PD)은, 반도체 칩(CP1)의 표면에서, 제1 MOSFET 영역(RG1)에 배치되어 있다. 또한, 반도체 칩(CP1)의 표면에 형성된 복수의 패드 전극(PD) 중, 제2 MOSFET 영역(RG2)에 형성되어 있는 소자 또는 회로에 반도체 칩(CP1)의 내부 배선을 개재하여 전기적으로 접속되어 있는 패드 전극(PD)은, 반도체 칩(CP1)의 표면에서, 제2 MOSFET 영역(RG2)에 배치되어 있다.
또한, 반도체 칩(CP1)의 이면의 전체면에는 상기 이면 전극(BE)이 형성되어 있고, 이 이면 전극(BE)은, 제1 MOSFET 영역(RG1)에 형성된 파워 MOSFET(Q1)의 드레인과, 제2 MOSFET 영역(RG2)에 형성된 파워 MOSFET(Q2)의 드레인과의 양자에 전기적으로 접속되어 있다.
또한, 도 12의 경우에는, 반도체 칩(CP1)의 주면에서, 제1 MOSFET 영역(RG1)의 외주와 제2 MOSFET 영역(RG2)의 외주에 가드 링(GR)이 형성되어 있다. 즉, 반도체 칩(CP1)의 제1 MOSFET 영역(RG1)에서, 가드 링(GR)에 둘러싸여진 영역 내에, 상기 파워 MOSFET(Q1)에 대응하는 종형의 파워 MOSFET와, 다이오드(DD1)와, 제1 MOSFET 영역(RG1)에 배치되어야 할 패드 전극(PD)이 배치되어 있다. 또한, 반도체 칩(CP1)의 제2 MOSFET 영역(RG2)에서, 가드 링(GR)에 둘러싸여진 영역 내에, 상기 파워 MOSFET(Q2)에 대응하는 종형의 파워 MOSFET와, 다이오드(DD2)와, 제2 MOSFET 영역(RG2)에 배치되어야 할 패드 전극(PD)이 배치되어 있다. 반도체 칩(CP1)에서, 가드 링(GR)은, 패드 전극(PD)을 구성하는 도전체층(도전체막)과 동일층의 도전체층(도전체막)에 의해서 형성되어 있지만, 패드 전극(PD)과는 분리되어 있다. 가드 링(GR)은, 반도체 칩(CP1)의 표면 보호막(후술하는 보호막(12)에 대응)으로 덮여져 있기 때문에, 반도체 칩(CP1)의 표면에서 가드 링(GR)은 노출되어 있지 않다.
<반도체 칩의 구조에 대해서>
다음으로, 상기 파워 MOSFET(Q1, Q2) 및 다이오드(DD1, DD2)가 형성된 반도체 칩(CP1)의 구성에 대해서, 보다 상세하게 설명한다.
도 14∼ 도 18은, 반도체 칩(CP1)의 주요부 단면도이다. 이 중, 도 14에는, 상기 제1 MOSFET 영역(RG1)의 일부의 단면도가 도시되어 있지만, 구체적으로는, 도 14에는, 게이트용의 패드 전극(PDG1)과 소스용의 패드 전극(PDS1)과의 양자를 가로지르는 단면도가 도시되어 있고, 도 12에 도시되는 B1-B1선에서의 단면도가 도 14에 거의 대응한다. 또한, 도 15에는, 상기 제2 MOSFET 영역(RG2)의 일부의 단면도가 도시되어 있지만, 구체적으로는, 도 15에는, 게이트용의 패드 전극(PDG2)과 소스용의 패드 전극(PDS2)과의 양자를 가로지르는 단면도가 도시되어 있고, 도 12에 도시되는 B2-B2선에서의 단면도가 도 15에 거의 대응한다. 또한, 도 16은, 제1 MOSFET 영역(RG1)의 일부의 단면도가 도시되어 있지만, 구체적으로는, 도 16에는, 다이오드(DD1)와 애노드용의 패드 전극(PDA1)을 가로지르는 단면도가 도시되어 있다. 또한, 도 17은, 제2 MOSFET 영역(RG2)의 일부의 단면도가 도시되어 있지만, 구체적으로는, 도 17에는, 다이오드(DD2)와 애노드용의 패드 전극(PDA2)을 가로지르는 단면도가 도시되어 있다. 또한, 도 18은, 제1 MOSFET 영역(RG1)과 제2 MOSFET 영역(RG2)과의 경계를 가로지르는 단면도가 도시되어 있고, 도 12에 도시되는 B3-B3선에서의 단면도가 도 18에 거의 대응한다.
상기 파워 MOSFET(Q1, Q2) 및 상기 다이오드(DD1, DD2)는, 반도체 칩(CP1)을 구성하는 반도체 기판(이하, 간단히 기판이라고 함)(1)의 주면에 형성되어 있다. 도 14∼도 18에 도시된 바와 같이, 기판(1)은, 예를 들면 비소(As)가 도입된 n+형의 단결정 실리콘 등으로 이루어지는 기판 본체(반도체 기판, 반도체 웨이퍼)(1a)와, 기판 본체(1a)의 주면 상에 형성된, 예를 들면 n-형의 실리콘 단결정으로 이루어지는 에피택셜층(반도체층)(1b)을 갖고 있다. 이 때문에, 기판(1)은, 소위 에피택셜 웨이퍼이다. 이 에피택셜층(1b)의 주면에는, 예를 들면 산화실리콘 등으로 이루어지는 필드 절연막(소자 분리 영역)(2)이 형성되어 있다. 필드 절연막(2)은, 산화실리콘 등의 절연체로 형성되어 있고, 활성 영역을 규정(획정)하기 위한 소자 분리 영역으로서 기능할 수 있다.
제1 MOSFET 영역(RG1)에서, 이 필드 절연막(2)과 그 하층의 p형 웰(PWL)에 둘러싸여진 활성 영역에, 파워 MOSFET(Q1)를 구성하는 복수의 단위 트랜지스터 셀이 형성되어 있고, 파워 MOSFET(Q1)는, 제1 MOSFET 영역(RG1)에 설치된 이들 복수의 단위 트랜지스터 셀이 병렬로 접속됨으로써 형성되어 있다. 마찬가지로, 상기 제2 MOSFET 영역(RG2)에서, 이 필드 절연막(2)과 그 하층의 p형 웰(PWL)에 둘러싸여진 활성 영역에, 파워 MOSFET(Q2)를 구성하는 복수의 단위 트랜지스터 셀이 형성되어 있고, 파워 MOSFET(Q2)는, 제2 MOSFET 영역(RG2)에 설치된 이들 복수의 단위 트랜지스터 셀이 병렬로 접속됨으로써 형성되어 있다. 각 단위 트랜지스터 셀은, 예를 들면 트렌치 게이트 구조의 n채널형의 파워 MOSFET로 형성되어 있다.
상기 기판 본체(1a) 및 에피택셜층(1b)은, 상기 단위 트랜지스터 셀의 드레인 영역으로서의 기능을 갖고 있다. 기판(1)(반도체 칩(CP1))의 이면에는, 드레인 전극용의 이면 전극(이면 드레인 전극, 드레인 전극)(BE)이 형성되어 있다. 이 이면 전극(BE)은, 예를 들면 기판(1)의 이면으로부터 순서대로 티탄(Ti)층, 니켈(Ni)층 및 금(Au)층을 겹쳐 쌓아 형성되어 있다. 상기 반도체 장치(PKG)에서는, 반도체 칩(CP1)의 이 이면 전극(BE)은, 상기 접착층(BD1)을 개재하여 상기 다이 패드(DP1)에 접합되어 전기적으로 접속된다.
또한, 에피택셜층(1b) 중에 형성된 p형의 반도체 영역(3)은, 상기 단위 트랜지스터 셀의 채널 형성 영역으로서의 기능을 갖고 있다. 또한, 그 p형의 반도체 영역(3)의 상부에 형성된 n+형의 반도체 영역(4)은, 상기 단위 트랜지스터 셀의 소스 영역으로서의 기능을 갖고 있다. 따라서, 반도체 영역(4)은 소스용의 반도체 영역이다.
또한, 기판(1)에는, 그 주면으로부터 기판(1)의 두께 방향으로 연장되는 홈(5)이 형성되어 있다. 홈(5)은, n+형의 반도체 영역(4)의 상면으로부터 n+형의 반도체 영역(4) 및 p형의 반도체 영역(3)을 관통하고, 그 하층의 에피택셜층(1b) 중에서 종단하도록 형성되어 있다. 이 홈(5)의 저면 및 측면에는, 산화실리콘 등으로 이루어지는 게이트 절연막(6)이 형성되어 있다. 또한, 홈(5) 내에는, 상기 게이트 절연막(6)을 개재하여 게이트 전극(7)이 매립되어 있다. 게이트 전극(7)은, 예를 들면 n형 불순물(예를 들면 인)이 도입된 다결정 실리콘막으로 이루어진다. 게이트 전극(7)은, 상기 단위 트랜지스터 셀의 게이트 전극으로서의 기능을 갖고 있다.
필드 절연막(2) 상의 일부에도, 게이트 전극(7)과 동일층의 도전성막으로 이루어지는 게이트 인출용의 배선부(7a)가 형성되어 있고, 게이트 전극(7)과 게이트 인출용의 배선부(7a)는, 일체적으로 형성되어 서로 전기적으로 접속되어 있다. 또한, 도 14의 단면도에는 도시되지 않은 영역에서, 제1 MOSFET 영역(RG1)의 각 게이트 전극(7)은 제1 MOSFET 영역(RG1)의 게이트 인출용의 배선부(7a)와 일체적으로 접속되고, 또한, 도 15의 단면도에는 도시되지 않은 영역에서, 제2 MOSFET 영역(RG2)의 각 게이트 전극(7)은 제2 MOSFET 영역(RG2)의 게이트 인출용의 배선부(7a)와 일체적으로 접속되어 있다. 게이트 인출용의 배선부(7a)는, 그것을 덮는 절연막(8)에 형성된 컨택트 홀(개구부, 관통 구멍)(9a)을 통하여 게이트 배선(10G)과 전기적으로 접속되어 있다.
한편, 소스 배선(10S)은, 절연막(8)에 형성된 컨택트 홀(개구부, 관통 구멍)(9b)을 통하여 소스용의 n+형의 반도체 영역(4)과 전기적으로 접속되어 있다. 또한, 상기 소스 배선(10S)은, p형의 반도체 영역(3)의 상부이며 n+형의 반도체 영역(4)의 인접간에 형성된 p+형의 반도체 영역(11)에 전기적으로 접속되고, 이것을 통하여 채널 형성용의 p형의 반도체 영역(3)과 전기적으로 접속되어 있다.
또한, 도 16 및 도 17에 도시된 바와 같이, 필드 절연막(소자 분리 영역)(2) 상에, 다이오드 형성용의 다결정 실리콘막(21)이 형성되어 있다. 이 다결정 실리콘막(21)은, n형 불순물(예를 들면 인)이 도입된 n형 실리콘 부분(n형 실리콘 영역)(21a)과, p형 불순물(예를 들면 붕소)이 도입된 p형 실리콘 부분(p형 실리콘 영역)(21b)을 갖고 있고, n형 실리콘 부분(21a)과 p형 실리콘 부분(21b)은 서로 인접하고 있고, p형 실리콘 부분(21b)과 n형 실리콘 부분(21a)과의 계면에 PN 접합이 형성되어 있다. 다결정 실리콘막(21)은 게이트 전극(7)이나 게이트 인출용의 배선부(7a)와 동일층의 도전성막에 의해 형성할 수도 있지만, 다결정 실리콘막(21)과 게이트 전극(7)(및 게이트 인출용의 배선부(7a))은 서로 분리되어 있고, 전기적으로 접속되어 있지 않다.
p형 실리콘 부분(21b)과 n형 실리콘 부분(21a)과의 사이(계면)에 PN 접합이 형성됨으로써, 다이오드(DD1) 또는 다이오드(DD2)가 형성되어 있다. 즉, 제1 MOSFET 영역(RG1)에 형성된 다결정 실리콘막(21)의 p형 실리콘 부분(21b)이 다이오드(DD1)의 애노드로 되고, 제1 MOSFET 영역(RG1)에 형성된 이 다결정 실리콘막(21)의 n형 실리콘 부분(21a)이 다이오드(DD1)의 캐소드로 되어 있다. 또한, 제2 MOSFET 영역(RG2)에 형성된 다결정 실리콘막(21)의 p형 실리콘 부분(21b)이 다이오드(DD2)의 애노드로 되고, 제2 MOSFET 영역(RG2)에 형성된 이 다결정 실리콘막(21)의 n형 실리콘 부분(21a)이 다이오드(DD2)의 캐소드로 되어 있다. 제1 MOSFET 영역(RG1)에 형성된 다결정 실리콘막(21)(즉 다이오드(DD1)를 형성하는 다결정 실리콘막(21))과 제2 MOSFET 영역(RG2)에 형성된 다결정 실리콘막(21)(즉 다이오드(DD2)를 형성하는 다결정 실리콘막(21))은, 동일층의 도전성막(다결정 실리콘막)에 의해서 형성되어 있지만, 서로 분리되어 있고, 전기적으로 접속되어 있지 않다.
반도체 칩(CP1)을 제조할 때에, 다결정 실리콘막(21)에 n형 실리콘 부분(21a)과 p형 실리콘 부분(21b)을 형성하는 것은, 포토 리소그래피법으로 형성한 포토레지스트 패턴을 이온 주입 저지 마스크로서 사용한 이온 주입 등을 이용할 수 있다. 일례를 들어 설명하면, 예를 들면, 기판(1)의 주면 전체면에 다결정 실리콘막을 형성한 후, 이 다결정 실리콘막 중, n형 불순물을 도입해야 할 영역에 n형 불순물(예를 들면 인 등)을 이온 주입하고, p형 불순물을 도입해야 할 영역에 p형 불순물(예를 들면 붕소 등)을 이온 주입한다. 이 때, n형 불순물의 이온 주입 시에는, p형 불순물을 도입해야 할 영역을 포토레지스트 패턴으로 덮어 두고, p형 불순물의 이온 주입 시에는, n형 불순물을 도입해야 할 영역을 포토레지스트 패턴으로 덮어 둔다. 여기서, n형 불순물을 도입해야 할 영역은, 상기 게이트 전극(7), 배선부(7a) 및 n형 실리콘 부분(21a)의 형성 예정 영역을 포함하고, p형 불순물을 도입해야 할 영역은, 상기 p형 실리콘 부분(21b)의 형성 예정 영역을 포함하고 있다. 그 후, 상기 다결정 실리콘막을 포토 리소그래피법 및 드라이 에칭법을 이용하여 패터닝함으로써, 패터닝된 상기 다결정 실리콘으로 이루어지는 상기 게이트 전극(7), 배선부(7a) 및 다결정 실리콘막(21)을 형성할 수 있다.
애노드 배선(10A)은, 절연막(8)에 형성된 컨택트 홀(개구부, 관통 구멍)(9c)을 통하여 다결정 실리콘막(21)의 p형 실리콘 부분(21b)과 전기적으로 접속되어 있다. 캐소드 배선(10C)은, 절연막(8)에 형성된 컨택트 홀(개구부, 관통 구멍)(9d)을 통하여 다결정 실리콘막(21)의 n형 실리콘 부분(21a)과 전기적으로 접속되어 있다.
게이트 배선(10G)과 소스 배선(10S)과 애노드 배선(10A)과 캐소드 배선(10C)은, 컨택트 홀(9a, 9b, 9c, 9d)(후술하는 컨택트 홀(9e)도)이 형성된 절연막(8) 상에 컨택트 홀(9a, 9b, 9c, 9d)(후술하는 컨택트 홀(9e)도)을 매립하도록 도전체막(22)을 형성하고, 이 도전체막(22)을 패터닝함으로써 형성되어 있다. 즉, 게이트 배선(10G), 소스 배선(10S), 애노드 배선(10A) 및 캐소드 배선(10C)은, 패터닝된 도전체막(22)에 의해 형성되어 있다. 또한, 패터닝된 도전체막(22)을 배선으로 간주할 수도 있다. 도전체막(22)은, 금속막으로 이루어지고, 바람직하게는 알루미늄막 또는 알루미늄 합금막으로 이루어진다. 이 때문에, 게이트 배선(10G), 소스 배선(10S), 애노드 배선(10A) 및 캐소드 배선(10C)은, 동일층의 도전체막(22)으로 이루어지지만, 서로 분리되어 있다.
가드 링(GR)도, 패터닝된 도전체막(22)에 의해 형성되어 있다. 즉, 가드 링(GR)은, 게이트 배선(10G), 소스 배선(10S), 애노드 배선(10A) 및 캐소드 배선(10C)과 동일층의 도전체막(22)으로 이루어지지만, 서로 분리되어 있다. 가드 링(GR)은, 절연막(8) 상을 연장하고 있지만, 절연막(8)에 형성된 컨택트 홀(개구부, 관통 구멍)(9e)을 통하여, 기판(1)(에피택셜층(1b))과 전기적으로 접속되어 있다.
도전체막(22)(게이트 배선(10G), 소스 배선(10S), 애노드 배선(10A), 캐소드 배선(10C) 및 가드 링(GR)을 포함함)은, 폴리이미드 수지 등으로 이루어지는 절연성의 보호막(절연막)(12)에 의해 덮여져 있다. 즉, 절연막(8) 상에, 도전체막(22)(게이트 배선(10G), 소스 배선(10S), 애노드 배선(10A), 캐소드 배선(10C) 및 가드 링(GR)을 포함함)을 덮도록, 보호막(12)이 형성되어 있다. 이 보호막(12)은, 반도체 칩(CP1)의 최상층의 막(절연막)이다. 보호막(12)에는 복수의 개구부(13)가 형성되어 있고, 각 개구부(13)로부터는, 도전체막(22)의 일부가 노출되어 있다. 개구부(13)로부터 노출되는 도전체막(22)이, 패드 전극(PD)으로 되어 있다.
즉, 제1 MOSFET 영역(RG1)에서 개구부(13)로부터 노출되는 게이트 배선(10G)에 의해서, 상기 파워 MOSFET(Q1)의 게이트용의 패드 전극(PDG1)이 형성되고, 제2 MOSFET 영역(RG2)에서 개구부(13)로부터 노출되는 게이트 배선(10G)에 의해서, 상기 파워 MOSFET(Q2)의 게이트용의 패드 전극(PDG2)이 형성되어 있다. 또한, 반도체 칩(CP1)에서, 제1 MOSFET 영역(RG1)에서의 게이트 배선(10G)과 제2 MOSFET 영역(RG2)에서의 게이트 배선(10G)은, 서로 분리되어 있고, 전기적으로 접속되어 있지 않기 때문에, 패드 전극(PDG1)과 패드 전극(PDG2)과의 사이는 전기적으로 접속되어 있지 않다.
또한, 제1 MOSFET 영역(RG1)에서 개구부(13)로부터 노출되는 소스 배선(10S)에 의해서, 상기 파워 MOSFET(Q1)의 소스용의 패드 전극(PDS1)이 형성되고, 제2 MOSFET 영역(RG2)에서 개구부(13)로부터 노출되는 소스 배선(10S)에 의해서, 상기 파워 MOSFET(Q2)의 소스용의 패드 전극(PDS2)이 형성되어 있다. 또한, 반도체 칩(CP1)에서, 제1 MOSFET 영역(RG1)에서의 소스 배선(10S)과 제2 MOSFET 영역(RG2)에서의 소스 배선(10S)은, 서로 분리되어 있고, 전기적으로 접속되어 있지 않기 때문에, 패드 전극(PDS1)과 패드 전극(PDS2)과의 사이는 전기적으로 접속되어 있지 않다.
또한, 제1 MOSFET 영역(RG1)에서 개구부(13)로부터 노출되는 애노드 배선(10A)에 의해서, 상기 다이오드(DD1)의 애노드용의 패드 전극(PDA1)이 형성되고, 제2 MOSFET 영역(RG2)에서 개구부(13)로부터 노출되는 애노드 배선(10A)에 의해서, 상기 다이오드(DD2)의 애노드용의 패드 전극(PDA2)이 형성되어 있다. 또한, 반도체 칩(CP1)에서, 제1 MOSFET 영역(RG1)에서의 애노드 배선(10A)과 제2 MOSFET 영역(RG2)에서의 애노드 배선(10A)은, 서로 분리되어 있고, 전기적으로 접속되어 있지 않기 때문에, 패드 전극(PDA1)과 패드 전극(PDA2)과의 사이는 전기적으로 접속되어 있지 않다.
또한, 제1 MOSFET 영역(RG1)에서 개구부(13)로부터 노출되는 캐소드 배선(10C)에 의해서, 상기 다이오드(DD1)의 캐소드용의 상기 패드 전극(PDC1)이 형성되고, 제2 MOSFET 영역(RG2)에서 개구부(13)로부터 노출되는 캐소드 배선(10C)에 의해서, 상기 다이오드(DD1)의 캐소드용의 상기 패드 전극(PDC2)이 형성되어 있다(패드 전극(PDC1, PDC2)은 도 14∼도 18의 단면도에는 도시되어 있지 않다). 또한, 반도체 칩(CP1)에서, 제1 MOSFET 영역(RG1)에서의 캐소드 배선(10C)과 제2 MOSFET 영역(RG2)에서의 캐소드 배선(10C)은, 서로 분리되어 있고, 전기적으로 접속되어 있지 않기 때문에, 패드 전극(PDC1)과 패드 전극(PDC2)과의 사이는 전기적으로 접속되어 있지 않다.
또한, 센스 소스용의 상기 패드 전극(PDN1, PDN2) 및 센스 켈빈용의 상기 패드 전극(PDK1, PDK2)도, 도전체막(22)이 개구부(13)로부터 노출됨으로써 형성되어 있다.
패드 전극(PD)(패드 전극(PDS1, PDS2, PDG1, PDG2, PDA1, PDA2, PDC1, PDC2, PDN1, PDN2, PDK1, PDK2를 포함함)의 표면에는(즉 개구부(13)의 저부에서 노출되는 부분의 도전체막(22) 상에는), 도금법 등으로 금속층(14)을 형성하는 경우도 있다. 이 금속층(14)은, 예를 들면, 아래로부터 순서대로 형성된 구리(Cu)막과 니켈(Ni)막과 금(Au)막과의 적층막이나, 혹은, 아래로부터 순서대로 형성된 티탄(Ti)막과 니켈(Ni)막과 금(Au)막과의 적층막 등으로 이루어진다. 패드 전극(PD)의 표면에 금속층(14)을 형성한 것에 의해, 도전체막(22)의 알루미늄의 표면의 산화를 억제 또는 방지할 수 있다.
반도체 장치(PKG)에서는, 상기 도 3∼도 6 등으로부터도 알 수 있는 바와 같이, 반도체 칩(CP1)의 복수의 패드 전극(PD) 중, 패드 전극(PDS1, PDS2)에 금속판(MPL1, MPL2)이 접합되고, 패드 전극(PDS1, PDS2) 이외의 패드 전극(PD)(PDG1, PDG2, PDA1, PDA2, PDC1, PDC2, PDN1, PDN2, PDK1, PDK2)에는, 본딩 와이어(BW)가 접속된다.
이와 같은 구성의 반도체 칩(CP1)에서는, 상기 파워 MOSFET(Q1, Q2)의 단위 트랜지스터의 동작 전류는, 드레인용의 에피택셜층(1b)과 소스용의 n+형의 반도체 영역(4)과의 사이를 게이트 전극(7)의 측면(즉, 홈(5)의 측면)을 따라서 기판(1)의 두께 방향으로 흐르게 되어 있다. 즉, 채널이 반도체 칩(CP1)의 두께 방향을 따라서 형성된다.
이와 같이, 반도체 칩(CP1)은, 트렌치형 게이트 구조를 갖는 종형의 MOSFET(파워 MOSFET)가 형성된 반도체 칩이며, 상기 파워 MOSFET(Q1, Q2)는, 각각, 트렌치 게이트형 MISFET에 의해서 형성되어 있다. 여기서, 종형의 MOSFET란, 소스ㆍ드레인간의 전류가, 반도체 기판(기판(1))의 두께 방향(반도체 기판의 주면에 대략 수직인 방향)으로 흐르는 MOSFET에 대응한다. 또한, 여기서는, 상기 파워 MOSFET(Q1, Q2)로서, n채널형의 파워 MOSFET를 형성한 경우에 대해서 설명하였지만, n형과 p형의 도전형을 반대로 하는 등으로 하여, 상기 파워 MOSFET(Q1, Q2)로 하여, p채널형의 파워 MOSFET를 형성할 수도 있다.
<반도체 칩에서의 다이오드의 위치에 대해서>
다음으로, 반도체 칩(CP1)에서의 다이오드(DD1, DD2)의 위치에 대해서, 보다 상세하게 설명한다.
도 19는, 제1 비교예의 반도체 칩(CP101a, CP101b)의 칩 레이아웃을 도시하는 평면도(상면도)이며, 도 20은, 제2 비교예의 반도체 칩(CP201)의 칩 레이아웃을 도시하는 평면도(상면도)이며, 모두 상기 도 13에 상당한 것이다. 또한, 도 19 및 도 20은, 평면도이지만, 이해를 간단하게 하기 위해, 소스용의 패드 전극(PDS101, PDS102)과, 다이오드(DD1, DD2)가 형성되어 있는 영역에 해칭을 넣어서 도시하고 있다. 단, 도 19 및 도 20에서는, 소스용의 패드 전극(PDS101, PDS102) 이외의 패드 전극에 대해서는, 도시를 생략하고 있다.
도 19에 도시되는 제1 비교예의 반도체 칩(CP101a, CP101b) 중, 반도체 칩(CP101a)은, 상기 파워 MOSFET(Q1)가 형성된 반도체 칩이며, 반도체 칩(CP101b)은, 상기 파워 MOSFET(Q2)가 형성된 반도체 칩이다. 즉, 상기 파워 MOSFET(Q1, Q2)를 1칩화한 본 실시 형태와는 달리, 제1 비교예에서는, 상기 파워 MOSFET(Q1, Q2)를 2개의 반도체 칩(CP101a, CP101b)으로 구성하고 있고, 상기 파워 MOSFET(Q1)가 반도체 칩(CP101a)으로 구성되고, 상기 파워 MOSFET(Q2)가 반도체 칩(CP101b)으로 구성되어 있다. 그리고, 반도체 칩(CP101a)에는 상기 다이오드(DD1)도 내장되고, 반도체 칩(CP101b)에는 상기 다이오드(DD2)도 내장되어 있다.
또한, 도 19 및 도 20에 도시되는 패드 전극(PDS101)은, 파워 MOSFET(Q1)의 소스에 전기적으로 접속된 패드 전극(본딩 패드)이며, 도 19 및 도 20에 도시되는 패드 전극(PDS102)은, 파워 MOSFET(Q2)의 소스에 전기적으로 접속된 패드 전극(본딩 패드)이다. 또한, 도 19 및 도 20에서, 파워 MOSFET(Q1)에 대응하는 종형의 파워 MOSFET가 형성되어 있는 영역을, 부호 Q1을 붙인 점선으로 둘러싸서 모식적으로 도시하고, 파워 MOSFET(Q2)에 대응하는 종형의 파워 MOSFET가 형성되어 있는 영역을, 부호 Q2를 붙인 점선으로 둘러싸서 모식적으로 도시하고 있다.
그러나, 도 19에 도시된 바와 같이, 상기 파워 MOSFET(Q1, Q2)를 2개의 반도체 칩(CP101a, CP101b)으로 구성한 제1 비교예의 경우에는, 다음과 같은 과제가 발생하게 된다.
즉, 파워 MOSFET(Q1, Q2)를 2개의 반도체 칩(CP101a, CP101b)으로 구성한 경우에는, 반도체 칩(CP101a)과 반도체 칩(CP101b)을 따로따로 패키지화하는 것이 생각된다. 이 경우, 상기 파워 MOSFET(Q1, Q2)를 스위치 소자로서 포함하는 전자 장치에서, 반도체 칩(CP101a)을 포함한 반도체 패키지와 반도체 칩(CP101b)을 포함한 반도체 패키지가 존재하게 된다. 이것은, 상기 파워 MOSFET(Q1, Q2)를 스위치 소자로서 포함하는 전자 장치를 구성하는 부품 점수를 증가시켜 코스트의 증대를 초래함과 함께, 이 전자 장치 전체의 치수를 크게 한다. 또한, 반도체 칩(CP101a)과 반도체 칩(CP101b)을 1패키지화하는 것도 생각된다. 이 경우, 반도체 패키지가 반도체 칩(CP101a)과 반도체 칩(CP101b)의 양방을 포함하고 있기 때문에, 반도체 패키지 자체의 치수를 크게 한다. 이것은, 상기 파워 MOSFET(Q1, Q2)를 스위치 소자로서 포함하는 전자 장치의 치수를 크게 하는 것으로도 이어지게 된다. 또한, 상기 파워 MOSFET(Q1, Q2)를 구성하는 데에 2개의 반도체 칩(CP101a, CP101b)을 이용하기 때문에, 사용하는 반도체 칩의 수가 많아져, 코스트의 증대를 초래하게 된다.
따라서, 상기 파워 MOSFET(Q1, Q2)를 1칩화하는 것이 생각된다. 본 실시 형태의 반도체 칩(CP1)과 상기 도 20에 도시되는 제2 비교예의 반도체 칩(CP201)은, 모두, 상기 파워 MOSFET(Q1, Q2)를 1칩화한(즉 상기 파워 MOSFET(Q1, Q2)를 1개의 반도체 칩에 내장시킨) 것이다.
상기 파워 MOSFET(Q1, Q2)를 1칩화함으로써, 이 반도체 칩을 패키지화한 1개의 반도체 패키지가 상기 파워 MOSFET(Q1, Q2)를 포함한 것으로 되기 때문에, 파워 MOSFET(Q1, Q2)를 스위치 소자로 한 전자 장치를 구성하는 부품 점수를 적게 하여 코스트를 억제할 수 있음과 함께, 이 전자 장치 전체의 치수를 작게 할 수 있다. 또한, 파워 MOSFET(Q1, Q2)를 1칩화한 것으로, 파워 MOSFET(Q1, Q2)를 포함한 반도체 패키지의 치수를 작게 할 수 있고, 또한 코스트도 저감할 수 있다. 또한, 사용하는 반도체 칩의 수도 적어지게 되므로, 이 점에서도 코스트 저감이 가능하다.
그런데, 상술한 바와 같이, 파워 MOSFET(Q1, Q2)의 과잉 발열에 의한 온도 상승을 검지하기 위해 다이오드(DD1, DD2)가 이용된다. 상기 제1 비교예와 같이, 파워 MOSFET(Q1, Q2)를 2개의 반도체 칩(CP101a, CP101b)으로 구성하는 경우에는, 도 19에 도시된 바와 같이, 파워 MOSFET(Q1)를 형성한 반도체 칩(CP101a)에 다이오드(DD1)도 내장시키고, 파워 MOSFET(Q2)를 형성한 반도체 칩(CP101b)에 다이오드(DD2)도 내장시킨다. 이에 의해, 반도체 칩(CP101a)에서, 파워 MOSFET(Q1)의 과잉 발열에 의한 온도 상승을 다이오드(DD1)에 의해서 검지할 수 있고, 또한, 반도체 칩(CP101b)에서, 파워 MOSFET(Q2)의 과잉 발열에 의한 온도 상승을 다이오드(DD2)에 의해서 검지할 수 있다.
상기 제1 비교예와 같이, 파워 MOSFET(Q1, Q2)를 2개의 반도체 칩(CP101a, CP101b)으로 구성하는 경우에는, 반도체 칩(CP101a)과 반도체 칩(CP101b)에 동일한 구성의 반도체 칩을 사용하는 것이 바람직하다. 왜냐하면, 이 경우에는, 반도체 웨이퍼를 이용하여 동일한 구성의 복수의 반도체 칩을 제조하고 나서, 이 복수의 반도체 칩으로부터 임의의 2개의 반도체 칩을 선택하고, 한쪽을 반도체 칩(CP101a)으로 하고, 다른 쪽을 반도체 칩(CP101b)으로 할 수 있기 때문에, 반도체 칩(CP101a)과 반도체 칩(CP101b)으로 반도체 칩을 구별하여 만들 필요가 없어져, 반도체 칩의 제조 코스트를 저감할 수 있기 때문이다. 이 때문에, 도 19에 도시된 바와 같이, 반도체 칩(CP101a)에서의 다이오드(DD1)의 배치 위치와, 반도체 칩(CP101b)에서의 다이오드(DD2)의 배치 위치와는 동일하게 된다. 도 19의 경우에는, 반도체 칩(CP101a)의 좌측 아래의 각부 근방에 다이오드(DD1)가 배치되고, 마찬가지로, 반도체 칩(CP101b)의 좌측 아래의 각부 근방에 다이오드(DD2)가 배치되어 있다. 도 21은, 도 19의 제1 비교예의 반도체 칩(CP101a, CP101b)에서의 다이오드(DD1, DD2)의 배치 위치를 변경한 것이다. 상술한 바와 같이, 반도체 칩(CP101a)과 반도체 칩(CP101b)은 동일한 구성의 반도체 칩이기 때문에, 도 21의 경우에는, 반도체 칩(CP101a)의 우측 아래의 각부 근방에 다이오드(DD1)가 배치되고, 마찬가지로, 반도체 칩(CP101b)의 우측 아래의 각부 근방에 다이오드(DD2)가 배치되어 있다.
한편, 파워 MOSFET(Q1, Q2)를 1개의 반도체 칩(CP201)에 내장시키는 경우에는, 도 19에 도시되는 제1 비교예의 2개의 반도체 칩(CP101a, CP101b)을 연결하여 1개의 반도체 칩(CP201)으로 하는 것이 생각된다. 도 20에 도시되는 제2 비교예의 반도체 칩(CP201)은, 도 19에 도시되는 제1 비교예의 2개의 반도체 칩(CP101a, CP101b)을 연결하여 1개의 반도체 칩으로 한 것에 대응하고 있다.
이 때문에, 도 20에 도시되는 제2 비교예의 반도체 칩(CP201)은, 반도체 칩(CP101a)에 대응하는 제1 MOSFET 영역(RG201)과 반도체 칩(CP101b)에 대응하는 제2 MOSFET 영역(RG202)을 갖고 있다. 이 때문에, 제2 비교예의 반도체 칩(CP201)에서는, 제1 MOSFET 영역(RG201)에, 파워 MOSFET(Q1)에 대응하는 종형의 파워 MOSFET와 다이오드(DD1)가 형성되고, 제2 MOSFET 영역(RG202)에, 파워 MOSFET(Q2)에 대응하는 종형의 파워 MOSFET와 다이오드(DD2)가 형성된 상태로 되어 있다. 또한, 제1 MOSFET 영역(RG201)은, 본 실시 형태에서의 제1 MOSFET 영역(RG1)에 상당한 것이며, 제2 MOSFET 영역(RG202)은, 본 실시 형태에서의 제2 MOSFET 영역(RG2)에 상당한 것이지만, 다이오드(DD1, DD2) 및 패드 전극(PD)의 배치 위치가, 제2 비교예와 본 실시 형태에서는 상위하고 있고, 이에 대해서는, 후에 상술한다.
도 19의 제1 비교예의 각 반도체 칩(CP101a, CP101b)에서는, 좌측 아래의 각부 근방에 다이오드(DD1, DD2)가 각각 배치되어 있었는 것에 대응하여, 도 20의 제2 비교예의 반도체 칩(CP201)에서는, 제1 MOSFET 영역(RG201)의 좌측 아래의 각부 근방에 다이오드(DD1)가 배치되고, 제2 MOSFET 영역(RG202)의 좌측 아래의 각부 근방에 다이오드(DD2)가 배치되어 있다. 그러나, 도 20에 도시되는 제2 비교예의 반도체 칩(CP201)에서는, 다음과 같은 과제가 발생하게 된다.
도 20에 도시되는 제2 비교예의 반도체 칩(CP201)에서는, 파워 MOSFET(Q2)가 과잉으로 발열한 경우에는, 주로 제2 MOSFET 영역(RG202)의 온도가 상승하지만, 이것은 제2 MOSFET 영역(RG202)의 좌측 아래에 배치된 다이오드(DD2)로 검지할 수 있으므로, 제어 회로(상기 제어 회로(DR)에 대응하는 회로)가 파워 MOSFET(Q2)를 신속하게 오프할 수 있다. 이 때, 제1 MOSFET 영역(RG201)의 좌측 아래에 배치된 다이오드(DD1)는, 파워 MOSFET(Q2)로부터 떨어져 있기 때문에, 파워 MOSFET(Q2)의 과잉 온도 상승을 검지하지 못하고, 파워 MOSFET(Q1)는 오프되지 않는다.
한편, 도 20에 도시되는 제2 비교예의 반도체 칩(CP201)에서는, 파워 MOSFET(Q1)가 과잉으로 발열한 경우에는, 주로 제1 MOSFET 영역(RG201)의 온도가 상승하지만, 이것은 제1 MOSFET 영역(RG201)의 좌측 아래에 배치된 다이오드(DD1)로 검지할 수 있기 때문에, 제어 회로가 파워 MOSFET(Q1)를 신속하게 오프할 수 있다. 이 때, 제2 MOSFET 영역(RG202)의 좌측 아래에 배치된 다이오드(DD2)는, 파워 MOSFET(Q1)에도 가깝기 때문에, 파워 MOSFET(Q1)의 과잉 온도 상승을, 다이오드(DD1)뿐만 아니라 다이오드(DD2)까지도 검지하게 되어, 다이오드(DD2)에 의한 검지에 따라서 제어 회로가 파워 MOSFET(Q2)를 오프하게 될 우려가 있다. 이것은, 다이오드(DD2)의 오작동(오검지)이다.
또한, 도 22에 도시되는 제2 비교예의 반도체 칩(CP201)은, 도 21에 도시되는 제1 비교예의 2개의 반도체 칩(CP101a, CP101b)을 연결하여 1개의 반도체 칩으로 한 것에 대응하고 있다. 도 21의 제1 비교예의 각 반도체 칩(CP101a, CP101b)에서는, 우측 아래의 각부 근방에 다이오드(DD1, DD2)가 각각 배치되어 있었던 것에 대응하여, 도 22의 제2 비교예의 반도체 칩(CP201)에서는, 제1 MOSFET 영역(RG201)의 우측 아래의 각부 근방에 다이오드(DD1)가 배치되고, 제2 MOSFET 영역(RG202)의 우측 아래의 각부 근방에 다이오드(DD2)가 배치되어 있다.
도 22에 도시되는 제2 비교예의 반도체 칩(CP201)에서는, 파워 MOSFET(Q1)가 과잉으로 발열한 경우에는, 이것을 제1 MOSFET 영역(RG201)의 우측 아래에 배치된 다이오드(DD1)로 검지하여, 제어 회로가 파워 MOSFET(Q1)를 신속하게 오프할 수 있다. 이 때, 제2 MOSFET 영역(RG202)의 우측 아래에 배치된 다이오드(DD2)는, 파워 MOSFET(Q1)로부터 떨어져 있기 때문에, 파워 MOSFET(Q1)의 과잉 온도 상승을 검지하지 못하고, 파워 MOSFET(Q2)는 오프되지 않는다.
한편, 도 22에 도시되는 제2 비교예의 반도체 칩(CP201)에서는, 파워 MOSFET(Q2)가 과잉으로 발열한 경우에는, 이것을 제2 MOSFET 영역(RG202)의 우측 아래에 배치된 다이오드(DD2)로 검지하여, 제어 회로가 파워 MOSFET(Q2)를 신속하게 오프할 수 있다. 이 때, 제1 MOSFET 영역(RG201)의 우측 아래에 배치된 다이오드(DD1)는, 파워 MOSFET(Q2)에도 가깝기 때문에, 파워 MOSFET(Q2)의 과잉 온도 상승을, 다이오드(DD2)뿐만 아니라 다이오드(DD1)까지도 검지하게 되어, 다이오드(DD1)에 의한 검지에 따라서 제어 회로가 파워 MOSFET(Q1)를 오프하게 될 우려가 있다. 이것은, 다이오드(DD1)의 오작동(오검지)이다.
본래, 파워 MOSFET(Q1)와 파워 MOSFET(Q2)는 각각 독립적으로 제어되어야 할 것이며, 파워 MOSFET(Q1)가 과잉으로 온도 상승하였을 때에는, 파워 MOSFET(Q1)를 오프할 필요가 있지만, 파워 MOSFET(Q2)는 오프될 필요가 없고, 또한, 파워 MOSFET(Q2)가 과잉으로 온도 상승하였을 때에는, 파워 MOSFET(Q2)를 오프할 필요가 있지만, 파워 MOSFET(Q1)는 오프될 필요가 없다. 즉, 다이오드(DD1)는, 파워 MOSFET(Q1)의 과잉 온도 상승(발열)을 민감하게 검지할 수 있지만, 파워 MOSFET(Q2)의 온도 상승(발열)에는 둔감하며, 한편, 다이오드(DD2)는, 파워 MOSFET(Q2)의 과잉 온도 상승(발열)을 민감하게 검지할 수 있지만, 파워 MOSFET(Q1)의 온도 상승(발열)에는 둔감한 것이 요구된다. 이 때문에, 파워 MOSFET(Q1, Q2)를 형성한 반도체 칩에서, 다이오드(DD1, DD2)의 오작동을 방지하는 것은 매우 중요하며, 이 때문에는, 다이오드(DD1, DD2)의 배치 위치를 연구하는 것이 중요한 것을, 본 발명자는 발견하였다.
도 23∼도 25는, 본 실시 형태의 반도체 칩(CP1)에서의 다이오드(DD1, DD2)의 배치 위치를 도시하는 평면도이며, 상기 도 12 및 도 13이나 도 19∼도 22에 상당한 것이다. 또한, 도 23∼도 25는, 평면도이지만, 이해를 간단하게 하기 위해, 소스용의 패드 전극(PDS1, PDS2)과, 다이오드(DD1, DD2)가 형성되어 있는 영역에 해칭을 넣어서 도시하고 있다. 단, 도 23∼도 25에서는, 소스용의 패드 전극(PDS1, PDS2) 이외의 패드 전극(PD)에 대해서는, 도시를 생략하고 있다. 또한, 도 23∼도 25에서, 파워 MOSFET(Q1)에 대응하는 종형의 파워 MOSFET가 형성되어 있는 영역을, 부호 Q1을 붙인 점선으로 둘러싸서 모식적으로 도시하고, 파워 MOSFET(Q2)에 대응하는 종형의 파워 MOSFET가 형성되어 있는 영역을, 부호 Q2를 붙인 점선으로 둘러싸서 모식적으로 도시하고 있다.
본 실시 형태에서는, 1개의 반도체 칩(CP1)에 파워 MOSFET(Q1, Q2)가 형성되어 있다. 그리고, 이 반도체 칩(CP1)에서, 상기 도 12 및 도 13이나 도 23∼도 25에도 도시된 바와 같이, 파워 MOSFET(Q1)(에 대응하는 종형의 파워 MOSFET)가 형성된 제1 MOSFET 영역(RG1)에 다이오드(DD1)도 형성(배치)되고, 파워 MOSFET(Q2)(에 대응하는 종형의 파워 MOSFET)가 형성된 제2 MOSFET 영역(RG2)에 다이오드(DD2)도 형성(배치)되어 있다. 그리고, 제1 MOSFET 영역(RG1)에 배치된 다이오드(DD1)가, 파워 MOSFET(Q2)(에 대응하는 종형의 파워 MOSFET)로부터는 가능한 한 떨어져 위치하고, 또한, 제2 MOSFET 영역(RG2)에 배치된 다이오드(DD2)가, 파워 MOSFET(Q1)(에 대응하는 종형의 파워 MOSFET)로부터는 가능한 한 떨어져 위치하도록, 다이오드(DD1, DD2)의 위치가 설계되어 있다. 즉, 다음과 같은 관점에서, 다이오드(DD1, DD2)의 위치가 설계되어 있다.
본 실시 형태에서는, 우선, 제1 요건으로서, 반도체 칩(CP1)의 주면(의 제1 MOSFET 영역(RG1))에서, 다이오드(DD1)는, 제2 MOSFET 영역(RG2)(보다 특정적으로는 제2 MOSFET 영역(RG2)에 형성되어 있는 파워 MOSFET(Q2))보다도 반도체 칩(CP1)의 변(SD1)에 가깝게 배치한다. 그리고, 반도체 칩(CP1)의 주면(의 제2 MOSFET 영역(RG2))에서, 다이오드(DD2)는, 제1 MOSFET 영역(RG1)(보다 특정적으로는 제1 MOSFET 영역(RG1)에 형성되어 있는 파워 MOSFET(Q1))보다도 반도체 칩(CP1)의 변(SD2)에 가깝게 배치한다.
상기 제1 요건을 다른 관점에서 말하면, 반도체 칩(CP1)에서, 다이오드(DD1)(가 형성되어 있는 영역)로부터 파워 MOSFET(Q2)(에 대응하는 종형의 파워 MOSFET가 형성되어 있는 영역)까지의 거리보다도, 다이오드(DD1)(가 형성되어 있는 영역)로부터 변(SD1)까지의 거리의 쪽이 작게(짧게) 되도록 한다. 그리고, 반도체 칩(CP1)에서, 다이오드(DD2)(가 형성되어 있는 영역)로부터 파워 MOSFET(Q1)(에 대응하는 종형의 파워 MOSFET가 형성되어 있는 영역)까지의 거리보다도, 다이오드(DD2)(가 형성되어 있는 영역)로부터 변(SD2)까지의 거리의 쪽이 작게(짧게) 되도록 한다.
상기 제1 요건을 또 다른 관점에서 말하면, 다이오드(DD1)는, 제1 MOSFET 영역(RG1)의 중심선(CL1)보다도 변(SD1)측에 위치하고, 또한, 다이오드(DD2)는, 제2 MOSFET 영역(RG2)의 중심선(CL2)보다도 변(SD2)측에 위치하고 있다. 즉, 다이오드(DD1)는, 반도체 칩(CP1)의 주면에서, 변(SD1)과 제1 MOSFET 영역(RG1)의 중심선(CL1)과의 사이에 위치하고, 다이오드(DD2)는, 반도체 칩(CP1)의 주면에서, 변(SD2)과 제2 MOSFET 영역(RG2)의 중심선(CL2)과의 사이에 위치하고 있다. 이 중심선(CL1, CL2)은 가상선이며, 도 23∼도 25에서 일점 쇄선으로 도시되어 있다. 중심선(CL1)은, 변(SD1)에 평행하며, 중심선(CL2)은, 변(SD2)에 평행하다. 중심선(CL1)은, 변(SD1)과 중심선(CL)과의 사이에서 제1 MOSFET 영역(RG1)을 이등분하는 선이기도 하고, 또한, 중심선(CL2)은, 변(SD2)과 중심선(CL)과의 사이에서 제2 MOSFET 영역(RG2)을 이등분하는 선이기도 하다.
도 23∼도 25의 어느 것의 경우도, 이 제1 요건을 충족하고 있다.
여기서, 반도체 칩(CP1)의 변(SD1)과 변(SD2)은, 반도체 칩(CP1)의 주면에서 서로 대향하는 변이며, 바람직하게는 변(SD1)과 변(SD2)은 서로 평행하다. 반도체 칩(CP1)의 주면에서, 변(SD1)과 변(SD2)과의 사이(보다 특정적으로는 변(SD1)과 변(SD2)과의 거의 중앙)에 제1 MOSFET 영역(RG1)과 제2 MOSFET 영역(RG2)과의 경계(이 경계는 중심선(CL)에 거의 일치하고 있음)가 위치하고 있고, 변(SD1)측에 제1 MOSFET 영역(RG1)이 위치하고, 변(SD2)측에 제2 MOSFET 영역(RG2)이 위치하고 있다. 따라서, 변(SD1)은 제1 MOSFET 영역(RG1)의 단부를 형성하고, 변(SD2)은 제2 MOSFET 영역(RG2)의 단부를 형성하고 있다. 이 때문에, 파워 MOSFET(Q1)(에 대응하는 종형의 파워 MOSFET)는, 반도체 칩(CP1)의 주면에서 변(SD2)보다도 변(SD1)에 가깝게 배치되고, 파워 MOSFET(Q2)(에 대응하는 종형의 파워 MOSFET)는, 반도체 칩(CP1)의 주면에서 변(SD1)보다도 변(SD2)에 가깝게 배치되어 있다. 즉, 반도체 칩(CP1)의 주면에서, 파워 MOSFET(Q1)와 변(SD2)과의 사이에 파워 MOSFET(Q2)가 배치되고, 파워 MOSFET(Q2)와 변(SD1)과의 사이에 파워 MOSFET(Q1)가 배치되어 있다.
상기 제2 비교예의 반도체 칩(CP201)과 같이, 완전히 동일한 구성의 2개의 반도체 칩(CP101a, CP101b)을 연결하여 1개의 반도체 칩으로 한 경우에는, 상기 제1 요건을 충족할 수는 없다. 이것은, 상기 도 20과 같이, 다이오드(DD1)를 파워 MOSFET(Q2)보다도 반도체 칩(CP201)의 변(SD201)에 가깝게 배치한 경우에는, 다이오드(DD2)는 반도체 칩(CP201)의 변(SD202)보다도 파워 MOSFET(Q1)에 가깝게 배치되게 되기 때문이다. 또한, 상기 도 22와 같이, 다이오드(DD2)를 파워 MOSFET(Q1)보다도 반도체 칩(CP201)의 변(SD202)에 가깝게 배치한 경우에는, 다이오드(DD1)는 반도체 칩(CP201)의 변(SD201)보다도 파워 MOSFET(Q2)에 가깝게 배치되게 되기 때문이다. 본 실시 형태와는 달리, 상기 도 20의 반도체 칩(CP201)과 같이 다이오드(DD2)가 파워 MOSFET(Q1)에 가까운 경우나, 상기 도 22의 반도체 칩(CP201)과 같이 다이오드(DD1)가 파워 MOSFET(Q2)에 가까운 경우에는, 상술한 바와 같이, 다이오드(DD1) 또는 다이오드(DD2) 중 어느 하나가 오동작할 가능성이 있다.
그것에 대하여, 본 실시 형태에서는, 상기 제1 요건을 충족함으로써, 즉, 반도체 칩(CP1)의 제1 MOSFET 영역(RG1)에서, 다이오드(DD1)를, 파워 MOSFET(Q2)보다도 반도체 칩(CP1)의 변(SD1)에 가깝게 배치함으로써, 다이오드(DD1)와 파워 MOSFET(Q2)와의 사이의 거리(간격)가 커진다. 이 때문에, 파워 MOSFET(Q2)의 발열에 의한 영향을 다이오드(DD1)가 받기 어려워지므로, 파워 MOSFET(Q2)에 의한 발열에 의해서, 다이오드(DD1)가 오동작하는 것을 억제 또는 방지할 수 있다. 또한, 본 실시 형태에서는, 상기 제1 요건을 충족함으로써, 즉, 반도체 칩(CP1)의 제2 MOSFET 영역(RG2)에서, 다이오드(DD2)를, 파워 MOSFET(Q1)보다도 반도체 칩(CP1)의 변(SD2)에 가깝게 배치함으로써, 다이오드(DD2)와 파워 MOSFET(Q1)와의 사이의 거리(간격)가 커진다. 이 때문에, 파워 MOSFET(Q1)의 발열에 의한 영향을 다이오드(DD2)가 받기 어려워지므로, 파워 MOSFET(Q1)에 의한 발열에 의해서 다이오드(DD2)가 오동작하는 것을 억제 또는 방지할 수 있다. 이에 의해, 반도체 장치의 성능을 향상시킬 수 있다. 또한, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 23∼도 25는, 모두 상기 제1 요건을 충족하고 있기 때문에, 반도체 칩(CP1)에서, 다이오드(DD1)와 파워 MOSFET(Q2)와의 사이의 거리(간격)와, 다이오드(DD2)와 파워 MOSFET(Q1)와의 사이의 거리(간격)와의 양방을 크게 할 수 있으므로, 다이오드(DD1, DD2)의 오동작을 억제 또는 방지할 수 있다.
또한, 다이오드(DD1, DD2)의 오동작을 가능한 한 방지할 수 있도록 하기 위해서는, 상기 제1 요건을 충족하고, 반도체 칩(CP1)에서, 다이오드(DD1)와 제2 MOSFET 영역(RG2)(파워 MOSFET(Q2))과의 사이의 거리를 가능한 한 크게 하고, 또한, 다이오드(DD2)와 제1 MOSFET 영역(RG1)(파워 MOSFET(Q1))과의 사이의 거리를 가능한 한 크게 하는 것이 바람직하다. 반도체 칩(CP1)에서, 다이오드(DD1)와 제2 MOSFET 영역(RG2)(파워 MOSFET(Q2))과의 사이의 거리는, 다이오드(DD1)를 변(SD1)을 따라서 배치하였을 때에, 거의 최대로 할 수 있고, 또한, 다이오드(DD2)와 제1 MOSFET 영역(RG1)(파워 MOSFET(Q1))과의 사이의 거리는, 다이오드(DD2)를 변(SD2)을 따라서 배치하였을 때에, 거의 최대로 할 수 있다. 이 때문에, 본 실시 형태에서는, 도 25에 도시된 바와 같이, 다이오드(DD1)는, 바람직하게는, 반도체 칩(CP1)의 주면에서 변(SD1)을 따라서 배치하고, 다이오드(DD2)는, 바람직하게는, 반도체 칩(CP1)의 주면에서 변(SD2)을 따라서 배치한다. 이에 의해, 반도체 칩(CP1)에서, 다이오드(DD1)와 제2 MOSFET 영역(RG2)(파워 MOSFET(Q2))과의 사이의 거리와, 다이오드(DD2)와 제1 MOSFET 영역(RG1)(파워 MOSFET(Q1))과의 사이의 거리를, 최대한 크게 할 수 있기 때문에, 다이오드(DD1, DD2)의 오동작의 방지 효과를 높일 수 있다.
즉, 도 23∼도 25는, 모두 상기 제1 요건을 충족하고 있기 때문에, 다이오드(DD1, DD2)의 오동작을 억제 또는 방지하는 효과를 얻을 수 있지만, 도 25의 경우(다이오드(DD1)를 변(SD1)을 따라서 배치하고, 또한 다이오드(DD2)를 변(SD2)을 따라서 배치한 경우)가, 다이오드(DD1, DD2)의 오동작의 방지 효과를 가장 높게 할 수 있다. 이에 의해, 반도체 장치의 성능을 더욱 향상시킬 수 있다. 또한, 반도체 장치의 신뢰성을 더욱 향상시킬 수 있다.
<반도체 칩에서의 패드 전극에 대해서>
본 실시 형태에서는, 다이오드(DD1, DD2)의 오동작을 가능한 한 방지할 수 있도록 하기 위하여, 다이오드(DD1, DD2)의 배치 위치뿐만 아니라, 패드 전극(PD)의 배치 위치에 대해서도 고안하였다.
도 26∼도 28은, 본 실시 형태의 반도체 칩(CP1)에서의 다이오드(DD1, DD2) 및 패드 전극(PD)의 배치 위치를 도시하는 평면도이다. 상기 도 23∼도 25에서는, 소스용의 패드 전극(PDS1, PDS2) 이외의 패드 전극(PD)의 도시를 생략하고 있었지만, 도 26∼도 28에서는, 소스용의 패드 전극(PDS1, PDS2)을 포함하는 모든 패드 전극(PD)을 도시하고 있다. 또한, 도 26은, 상기 도 23에서, 소스용의 패드 전극(PDS1, PDS2) 이외의 패드 전극(PD)을 추가 기재한 것에 대응하고, 도 27은, 상기 도 24에서, 소스용의 패드 전극(PDS1, PDS2) 이외의 패드 전극(PD)을 추가 기재한 것에 대응하고, 도 28은, 상기 도 25에서, 소스용의 패드 전극(PDS1, PDS2) 이외의 패드 전극(PD)을 추가 기재한 것에 대응한다. 도 26∼도 28은, 평면도이지만, 이해를 간단하게 하기 위해, 패드 전극(PD)과, 다이오드(DD1, DD2)가 형성되어 있는 영역에 해칭을 넣어서 도시하고 있다. 또한, 도 26∼도 28에서, 파워 MOSFET(Q1)에 대응하는 종형의 파워 MOSFET가 형성되어 있는 영역을, 부호 Q1을 붙인 점선으로 둘러싸서 모식적으로 도시하고, 파워 MOSFET(Q2)에 대응하는 종형의 파워 MOSFET가 형성되어 있는 영역을, 부호 Q2를 붙인 점선으로 둘러싸서 모식적으로 도시하고 있다.
본 실시 형태에서는, 제2 요건으로서, 반도체 칩(CP1)의 주면에서, 다이오드(DD1)와 다이오드(DD2)와의 사이에, 소스용의 패드 전극(PDS1, PDS2)을 제외한 패드 전극(PD) 중 적어도 1개를 배치하고 있다.
도 26∼도 28의 어느 것의 경우도, 이 제2 요건을 충족하고 있다. 즉, 반도체 칩(CP1)이 갖는 패드 전극(PD)이며 또한 패드 전극(PDS1, PDS2) 이외의 패드 전극(PD)(도 26∼도 28의 경우는 12개의 패드 전극(PD)) 중, 도 26의 경우는 8개의 패드 전극(PD)을 다이오드(DD1, DD2) 사이에 배치하고, 도 27의 경우는 10개의 패드 전극(PD)을 다이오드(DD1, DD2) 사이에 배치하고, 도 28의 경우는 12개 전부의 패드 전극(PD)을 다이오드(DD1, DD2) 사이에 배치하고 있다.
소스용의 패드 전극(PDS1, PDS2)은, 패드 전극(PDS1, PDS2) 이외의 패드 전극(PD)보다도 대면적이다. 반도체 칩(CP1)에서, 소스용의 패드 전극(PDS1)은, 파워 MOSFET(Q1)에 대응하는 종형의 파워 MOSFET의 바로 위에 형성되고, 파워 MOSFET(Q1)가 온하면 소스용의 패드 전극(PDS1)에는 대전류가 흐르는 구성으로 되어 있다. 또한, 반도체 칩(CP1)에서, 소스용의 패드 전극(PDS2)은, 파워 MOSFET(Q2)에 대응하는 종형의 파워 MOSFET의 바로 위에 형성되어 있고, 파워 MOSFET(Q2)가 온하면 소스용의 패드 전극(PDS2)에는 대전류가 흐르는 구성으로 되어 있다. 이 때문에, 패드 전극(PDS1, PDS2)은, 파워 MOSFET(Q1, Q2)와 함께 발열원으로 될 수 있다. 소스용의 패드 전극(PDS1, PDS2)에는, 소스용의 패드 전극(PDS1, PDS2) 이외의 패드 전극(PD)에 비해, 대전류가 흐르므로, 상기 본딩 와이어(BW)가 아니라 상기 금속판(MPL1, MPL2)이 접속되어 있다.
한편, 반도체 칩(CP1)이 갖는 복수의 패드 전극(PD) 중, 소스용의 패드 전극(PDS1, PDS2)을 제외한 패드 전극(PD)은, 필드 절연막(소자 분리 영역)(2)의 바로 위에 형성되어 있다. 또한, 소스용의 패드 전극(PDS1, PDS2) 이외의 패드 전극(PD)은, 소스용의 패드 전극(PDS1, PDS2)에 비해 흐르는 전류가 작으므로, 발열원으로는 되지 않고, 또한, 상기 본딩 와이어(BW)가 접속되어 있다.
상기 제1 요건을 충족함으로써, 다이오드(DD1)와 파워 MOSFET(Q2)와의 사이의 거리(간격)와, 다이오드(DD2)와 파워 MOSFET(Q1)와의 사이의 거리(간격)를 크게 하였다고 하여도, 파워 MOSFET(Q2)가 과잉으로 발열하면, 그 열은 어느 것은 다이오드(DD1)까지 전해지고, 또한, 파워 MOSFET(Q1)가 과잉으로 발열하면, 그 열은 어느 것은 다이오드(DD2)까지 전해진다. 다이오드(DD1, DD2)의 오동작을 가능한 한 방지하기 위해서는, 파워 MOSFET(Q2)의 발열이 다이오드(DD1)까지 전해지기 어렵고, 또한, 파워 MOSFET(Q1)의 발열이 다이오드(DD2)까지 전해지기 어렵게 하는 것이 유효하다.
이를 위해, 상기 제2 요건과 같이, 반도체 칩(CP1)의 주면에서, 소스용의 패드 전극(PDS1, PDS2)을 제외한 패드 전극(PD) 중 적어도 1개를, 다이오드(DD1)와 다이오드(DD2)와의 사이에 배치함으로써, 파워 MOSFET(Q2)의 발열이 다이오드(DD1)까지 전해지기 어렵고, 또한, 파워 MOSFET(Q1)의 발열이 다이오드(DD2)까지 전해지기 어렵게 할 수 있다. 이것은, 다이오드(DD1)와 다이오드(DD2)와의 사이에 배치된 패드 전극(PD)으로부터, 그것에 접속된 접속 부재(여기서는 상기 본딩 와이어(BW))를 개재하여, 반도체 칩(CP1)의 외부로 방열된다고 하는 방열 경로가 형성되기 때문이다.
즉, 패드 전극(PD)(단, 소스용의 패드 전극(PDS1, PDS2)을 제외함)을 다이오드(DD1)와 다이오드(DD2)와의 사이에 배치함으로써, 파워 MOSFET(Q2)가 과잉으로 발열하였을 때에, 그 열이 다이오드(DD1)에 전해질 때까지, 그 도중에 있는 패드 전극(PD)(다이오드(DD1, DD2) 사이에 위치하는 패드 전극(PD))으로부터, 본딩 와이어(BW)를 개재하여 반도체 칩(CP1)의 외부로 방열할 수 있다. 이 때문에, 파워 MOSFET(Q2)의 발열에 의한 다이오드(DD1)의 온도 상승을 억제할 수 있어, 다이오드(DD1)의 오동작을 억제 또는 방지할 수 있다. 또한, 패드 전극(PD)(단, 소스용의 패드 전극(PDS1, PDS2)을 제외함)을 다이오드(DD1)와 다이오드(DD2)와의 사이에 배치함으로써, 파워 MOSFET(Q1)가 과잉으로 발열하였을 때에, 그 열이 다이오드(DD2)에 전해질 때까지, 그 도중에 있는 패드 전극(PD)(다이오드(DD1)와 다이오드(DD2)와의 사이에 위치하는 패드 전극(PD))으로부터, 본딩 와이어(BW)를 개재하여 반도체 칩(CP1)의 외부로 방열할 수 있다. 이 때문에, 파워 MOSFET(Q1)의 발열에 의한 다이오드(DD2)의 온도 상승을 억제할 수 있어, 다이오드(DD2)의 오동작을 억제 또는 방지할 수 있다.
또한, 소스용의 패드 전극(PDS1, PDS2) 이외의 패드 전극(PD) 아래에는 필드 절연막(소자 분리 영역)(2)이 배치되어 있다. 이 필드 절연막(소자 분리 영역)(2)도, 파워 MOSFET(Q2)가 과잉으로 발열하였을 때의 파워 MOSFET(Q2)로부터 다이오드(DD1)에의 전열과, 파워 MOSFET(Q1)가 과잉으로 발열하였을 때의 파워 MOSFET(Q1)로부터 다이오드(DD2)에의 전열을 억제하는 데 기여한다. 이 때문에, 패드 전극(PD)(단, 소스용의 패드 전극(PDS1, PDS2)을 제외함)을 다이오드(DD1, DD2) 사이에 배치함으로써, 그 패드 전극(PD) 아래에 필드 절연막(2)이 연장됨으로써, 파워 MOSFET(Q2)의 발열에 의한 다이오드(DD1)의 온도 상승과, 파워 MOSFET(Q1)의 발열에 의한 다이오드(DD2)의 온도 상승을 억제할 수 있어, 다이오드(DD1, DD2)의 오동작을 억제 또는 방지할 수 있다.
이와 같이, 다이오드(DD1)와 다이오드(DD2)와의 사이에 위치하는 패드 전극(PD)(단, 소스용의 패드 전극(PDS1, PDS2)을 제외함)은, 파워 MOSFET(Q2)로부터 다이오드(DD1)로의 열전도나, 파워 MOSFET(Q1)로부터 다이오드(DD2)로의 열전도를 저해하도록 작용할 수 있다. 이 때문에, 본 실시 형태에서는, 상기 제2 요건과 같이, 반도체 칩(CP1)의 주면에서, 다이오드(DD1)와 다이오드(DD2)와의 사이에, 소스용의 패드 전극(PDS1, PDS2)을 제외한 패드 전극(PD) 중 적어도 1개를 배치함으로써, 다이오드(DD1, DD2)의 오동작의 방지 효과를 높일 수 있다. 이에 의해, 반도체 장치의 성능을 향상시킬 수 있다. 또한, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 다이오드(DD1, DD2)의 오동작을 가능한 한 방지할 수 있도록 하기 위해서는, 상기 제2 요건을 충족할 뿐만 아니라, 또한 다음과 같이 패드 전극(PD)의 배치 위치를 설정하는 것이 바람직하다. 즉, 반도체 칩(CP1)이 갖는 복수의 패드 전극(PD) 중, 소스용의 패드 전극(PDS1, PDS2)을 제외한 모든 패드 전극(PD)에 대해서, 반도체 칩(CP1)의 주면에서, 다이오드(DD1)와 다이오드(DD2)와의 사이에 배치하는 것이 바람직하다. 소스용의 패드 전극(PDS1, PDS2) 이외의 패드 전극(PD)은, 상술한 바와 같이, 반도체 칩(CP1)에서의 열전도를 저해 가능하다. 이 때문에, 발열원으로 될 수 있는 소스용의 패드 전극(PDS1, PDS2) 이외의 패드 전극(PD)(즉 열전도를 저해 가능한 패드 전극)을 모두, 다이오드(DD1)와 다이오드(DD2)와의 사이에 배치함으로써, 파워 MOSFET(Q2)의 발열에 의한 다이오드(DD1)의 온도 상승과, 파워 MOSFET(Q1)의 발열에 의한 다이오드(DD2)의 온도 상승을, 적확하게 억제 또는 방지할 수 있다. 이 때문에, 다이오드(DD1, DD2)의 오동작의 방지 효과를 높일 수 있다. 이에 의해, 반도체 장치의 성능을 더욱 향상시킬 수 있다. 또한, 반도체 장치의 신뢰성을 더욱 향상시킬 수 있다.
도 26∼도 28은, 모두, 패드 전극(PD)의 배치가 상기 제2 요건을 충족하고 있기 때문에, 다이오드(DD1, DD2)의 오동작을 억제 또는 방지하는 효과를 얻을 수 있지만, 도 28의 경우(소스용의 패드 전극(PDS1, PDS2) 이외의 모든 패드 전극(PD)을 다이오드(DD1, DD2) 사이에 배치한 경우)가, 다이오드(DD1, DD2)의 오동작의 방지 효과를 가장 높게 할 수 있다.
또한, 반도체 칩(CP1)이 갖는 복수의 패드 전극(PD) 중, 소스용의 패드 전극(PDS1, PDS2)을 제외한 모든 패드 전극(PD)을, 반도체 칩(CP1)의 주면에서, 다이오드(DD1)와 다이오드(DD2)와의 사이에, 반도체 칩(CP1)의 변(SD3)을 따라서 배치하는 것이, 보다 바람직하다. 소스용의 패드 전극(PDS1, PDS2) 이외의 패드 전극(PD)에는, 상술한 바와 같이 본딩 와이어(BW)의 일단이 접속되고, 이 본딩 와이어(BW)의 타단은, 반도체 칩(CP2)의 패드 전극(PD2)에 접속된다. 소스용의 패드 전극(PDS1, PDS2)을 제외한 패드 전극(PD)을 반도체 칩(CP1)의 변(SD3)을 따라서 배치함으로써, 소스용의 패드 전극(PDS1, PDS2) 이외의 패드 전극(PD)에 본딩 와이어(BW)를 접속하기 쉬워지고, 또한, 반도체 칩(CP1)의 패드 전극(PD)(단, 소스용의 패드 전극(PDS1, PDS2)을 제외함)과 반도체 칩(CP2)의 패드 전극(PD2)과의 사이를 본딩 와이어(BW)에 의해서 접속하기 쉬워진다.
또한, 도 28이나, 상기 도 12 및 도 13에도 도시된 바와 같이, 다이오드(DD1)는, 반도체 칩(CP1)의 주면에서 변(SD1)과 변(SD3)에 의해 형성되는 각부 근방에 배치되고, 다이오드(DD2)는, 반도체 칩(CP1)의 주면에서 변(SD2)과 변(SD3)에 의해 형성되는 각부 근방에 배치되어 있는 것이 바람직하다. 이에 의해, 반도체 칩(CP1)에서, 파워 MOSFET(Q1, Q2)(에 대응하는 종형의 파워 MOSFET)가 형성되어 있는 영역의 면적을 저감하지 않고 다이오드(DD1, DD2)를 배치할 수 있음과 함께, 다이오드(DD1)와 파워 MOSFET(Q2)와의 거리와, 다이오드(DD2)와 파워 MOSFET(Q1)와의 거리와의 양방을 크게 할 수 있으므로, 다이오드(DD1, DD2)의 오동작 방지 효과를 효율적으로 높일 수 있다. 또한, 반도체 칩(CP1)의 주면에서, 변(SD1)과 변(SD3)에 의해서 형성되는 각부 근방에 다이오드(DD1)를 배치하고, 변(SD2)과 변(SD3)에 의해서 형성되는 각부 근방에 다이오드(DD2)를 배치함으로써, 다이오드(DD1)와 다이오드(DD2)와의 사이에 배치된 패드 전극(PD)(단, 소스용의 패드 전극(PDS1, PDS2)을 제외함)을, 변(SD3)을 따른 위치에 배치할 수 있다. 변(SD3)을 따라서 패드 전극(PD)을 배치함으로써 얻어지는 효과는, 상술한 바와 같다.
또한, 반도체 칩(CP1)이 갖는 복수의 패드 전극(PD) 중, 파워 MOSFET(Q1) 또는 다이오드(DD1)에 전기적으로 접속된 패드 전극(PD)(상기 패드 전극(PDG1, PDA1, PDC1, PDN1, PDK1)을 포함함)은, 반도체 칩(CP1)의 주면에서 제1 MOSFET 영역(RG1)에 배치되어 있다. 또한, 반도체 칩(CP1)이 갖는 복수의 패드 전극(PD) 중, 파워 MOSFET(Q2) 또는 다이오드(DD2)에 전기적으로 접속된 패드 전극(PD)(상기 패드 전극(PDG2, PDA2, PDC2, PDN2, PDK2)을 포함함)은, 반도체 칩(CP1)의 주면에서 제2 MOSFET 영역(RG2)에 배치되어 있다. 다른 견해를 하면, 반도체 칩(CP1)이 갖는 복수의 패드 전극(PD) 중, 파워 MOSFET(Q1) 또는 다이오드(DD1)에 전기적으로 접속된 패드 전극(PD)(상기 패드 전극(PDG1, PDA1, PDC1, PDN1, PDK1)을 포함함)은, 반도체 칩(CP1)의 주면에서 변(SD2)보다도 변(SD1)에 가깝게 배치되어 있다. 또한, 반도체 칩(CP1)이 갖는 복수의 패드 전극(PD) 중, 파워 MOSFET(Q2) 또는 다이오드(DD2)에 전기적으로 접속된 패드 전극(PD)(상기 패드 전극(PDG2, PDA2, PDC2, PDN2, PDK2)을 포함함)은, 변(SD1)보다도 변(SD2)에 가깝게 배치되어 있다. 이에 의해, 파워 MOSFET(Q1, Q2) 및 다이오드(DD1, DD2)와 복수의 패드 전극(PD)과의 사이를 접속하는 배선(상기 도전체막(22)으로 형성된 배선)을 짧게 할 수 있으므로, 이 배선의 루팅(routing)이 용이해짐과 함께, 배선 저항을 저감할 수 있다.
또한, 소스용의 패드 전극(PDS1, PDS2)은, 반도체 칩(CP1)의 주면에서, 소스용의 패드 전극(PDS1, PDS2)을 제외한 복수의 패드 전극(PD)과 변(SD4)과의 사이에 배치되어 있다. 다른 견해를 하면, 반도체 칩(CP1)의 주면에서, 소스용의 패드 전극(PDS1, PDS2) 이외의 패드 전극(PD)을 변(SD3)측에(즉 변(SD4)보다도 변(SD3)에 근접하도록) 배치하고, 소스용의 패드 전극(PDS1, PDS2)을 변(SD4)측에(즉 변(SD3)보다도 변(SD4)에 근접하도록) 배치하고 있다. 그리고, 소스용의 패드 전극(PDS1)은, 반도체 칩(CP1)의 주면에서, 변(SD2)보다도 변(SD1)에 가깝게 배치되고, 소스용의 패드 전극(PDS2)은, 반도체 칩(CP1)의 주면에서, 변(SD1)보다도 변(SD2)에 가깝게 배치되어 있다. 즉, 소스용의 패드 전극(PDS2)은, 반도체 칩(CP1)의 주면에서, 소스용의 패드 전극(PDS1)과 변(SD2)과의 사이에 배치되고, 또한, 소스용의 패드 전극(PDS1)은, 반도체 칩(CP1)의 주면에서, 소스용의 패드 전극(PDS2)과 변(SD1)과의 사이에 배치되어 있다. 이와 같이 함으로써, 반도체 칩(CP1)이 갖는 복수의 패드 전극(PD)(소스용의 패드 전극(PDS1, PDS2)을 포함함)을, 반도체 칩(CP1)의 주면에 효율적으로 배치할 수 있다.
또한, 반도체 칩(CP1)에서, 소스용의 패드 전극(PDS1)은, 파워 MOSFET(Q1)(에 대응하는 종형의 파워 MOSFET)의 상부에 형성(배치)되고, 소스용의 패드 전극(PDS2)은, 파워 MOSFET(Q2)(에 대응하는 종형의 파워 MOSFET)의 상부에 형성(배치)되어 있다. 이에 의해, 소스용의 패드 전극(PDS1)을 파워 MOSFET(Q1)(에 대응하는 종형의 파워 MOSFET)와 최단 경로로 접속할 수 있고, 또한, 소스용의 패드 전극(PDS2)을 파워 MOSFET(Q2)(에 대응하는 종형의 파워 MOSFET)와 최단 경로로 접속할 수 있다. 이 때문에, 파워 MOSFET(Q1, Q2)의 온 저항을 저감할 수 있다.
또한, 반도체 칩(CP1)이 갖는 복수의 패드 전극(PD) 중, 소스용의 패드 전극(PDS1, PDS2)의 각각은, 소스용의 패드 전극(PDS1, PDS2)을 제외한 패드 전극(PD)의 각각보다도 평면적이 큰 것이 바람직하다. 즉, 소스용의 각 패드 전극(PDS1, PDS2)의 평면적은, 그 이외의 각 패드 전극(PD)의 평면적보다도 큰 것이 바람직하다. 이에 의해, 소스용의 패드 전극(PDS1, PDS2) 이외의 패드 전극(PD)보다도 대전류가 흐르는 소스용의 패드 전극(PDS1, PDS2)의 면적을 효율적으로 크게 할 수 있다. 이 때문에, 전류 손실을 저감할 수 있고, 또한 파워 MOSFET(Q1, Q2)의 온 저항을 효율적으로 저감할 수 있다. 또한, 소스용의 패드 전극(PDS1, PDS2)에 상기 금속판(MPL1, MPL2)을 접속하기 쉬워진다.
또한, 반도체 칩(CP1)이 갖는 복수의 패드 전극(PD) 중, 다이오드(DD1)와 다이오드(DD2)와의 사이에 배치된 패드 전극(PD)(즉 소스용의 패드 전극(PDS1, PDS2) 이외의 패드 전극(PD))에는, 본딩 와이어(BW)가 각각 접속되어 있다. 한편, 소스용의 패드 전극(PDS1, PDS2)에는, 상기 금속판(MPL1, MPL2)이 각각 접속되어 있다.
도 29는, 본 실시 형태의 반도체 장치(PKG)에서의 반도체 칩(CP1)과 반도체 칩(CP2)의 배치 위치와 본딩 와이어(BW)에 의한 접속 관계를 도시하는 평면도이다. 도 29는, 상기 도 7에서, 반도체 칩(CP1, CP2)과, 반도체 칩(CP1, CP2)(의 패드 전극(PD, PD2)) 사이를 접속하는 본딩 와이어(BW)만을 취출하여 도시한 것에 거의 대응하고 있다.
본 실시 형태의 반도체 장치(PKG)에서는, 반도체 칩(CP1)과 반도체 칩(CP2)과의 사이의 접속을 하기 쉽게 하기 위해, 도 29나 상기 도 6 및 도 7에도 도시된 바와 같이, 반도체 칩(CP1)을 제어하기 위한 반도체 칩(CP2)은, 반도체 칩(CP1)의 변(SD4)보다도 변(SD3)에 가깝게 배치되어 있다. 그리고, 반도체 칩(CP1)의 주면에서 변(SD3)을 따라서 배치된 복수의 패드 전극(PD)(즉 패드 전극(PDS1, PDS2) 이외의 패드 전극(PD))과, 반도체 칩(CP2)의 복수의 패드 전극(PD2)을, 복수의 본딩 와이어(BW)를 개재하여 전기적으로 접속하고 있다.
이 경우, 도 29나 상기 도 6 및 도 7에 도시된 바와 같이, 반도체 칩(CP1)의 변(SD3)에 반도체 칩(CP2)의 변(SD5)이 대향하도록, 반도체 칩(CP1, CP2)이 배치되어 있는 것이, 보다 바람직하다. 또한, 반도체 칩(CP2)의 주면에서 변(SD5)을 따라서 복수의 패드 전극(PD2)(반도체 칩(CP1)의 패드 전극(PD)에 전기적으로 접속되어야 할 패드 전극(PD2))을 배치(배열)시키는 것이, 보다 바람직하다. 이와 같이 함으로써, 반도체 칩(CP1)에서의 패드 전극(PD)(반도체 칩(CP2)의 패드 전극(PD2)에 전기적으로 접속되어야 할 패드 전극(PD))과, 반도체 칩(CP2)에서의 패드 전극(PD2)(반도체 칩(CP1)의 패드 전극(PD)에 전기적으로 접속되어야 할 패드 전극(PD2))을, 본딩 와이어(BW)를 개재하여 용이하고 또한 적확하게 접속할 수 있다.
또한, 도 29나 상기 도 6 및 도 7에 도시된 바와 같이, 반도체 칩(CP2)은, 서로 대향하는 변(SD5)과 변(SD6)을 갖고 있다. 그리고, 반도체 칩(CP2)이 갖는 복수의 패드 전극(PD2) 중, 반도체 칩(CP1)의 패드 전극(PD)에 전기적으로 접속되어야 할 패드 전극(PD2)을, 반도체 칩(CP2)의 주면에서 변(SD5)을 따라서 배치하고, 리드(LD2)에 전기적으로 접속되어야 할 패드 전극(PD2)을, 반도체 칩(CP2)의 주면에서 변(SD6)을 따라서 배치하면, 보다 바람직하다. 이에 의해, 반도체 칩(CP2)(의 패드 전극(PD2))과 반도체 칩(CP1)(의 패드 전극(PD))과의 사이와, 반도체 칩(CP2)(의 패드 전극(PD2))과 리드(LD2)와의 사이를, (본딩 와이어(BW)를 개재하여) 용이하고 또한 적확하게 접속할 수 있다.
본 실시 형태의 반도체 장치(PKG)에서는, 상기 부하(LA1)가 단락되는 등으로 하여 반도체 칩(CP1)에서 파워 MOSFET(Q1)가 과잉으로 발열한 경우에는, 이것을 다이오드(DD1)가 검지함으로써, 파워 MOSFET(Q1)를 신속하게 오프할 수 있어, 파워 MOSFET(Q1)의 과잉 발열을 신속하게 정지할 수 있다. 이 때, 본 실시 형태에서는, 상술한 바와 같이 다이오드(DD2)의 오동작을 방지할 수 있기 때문에, 파워 MOSFET(Q2)는, 스위치 소자로서 정상적으로 사용할 수 있다. 또한, 상기 부하(LA2)가 단락되는 등으로 하여 반도체 칩(CP1)에서 파워 MOSFET(Q2)가 과잉으로 발열한 경우에는, 이것을 다이오드(DD2)가 검지함으로써, 파워 MOSFET(Q2)를 신속하게 오프할 수 있어, 파워 MOSFET(Q2)의 과잉 발열을 신속하게 정지할 수 있다. 이 때, 상술한 바와 같이 다이오드(DD1)의 오동작을 방지할 수 있기 때문에, 파워 MOSFET(Q1)는, 스위치 소자로서 정상적으로 사용할 수 있다. 이와 같이, 독립적으로 제어되는 파워 MOSFET(Q1, Q2)에서, 오프해야 할 파워 MOSFET만을 오프하고, 오프하지 않아도 되는 파워 MOSFET는 오프되지 않도록 할 수 있기 때문에, 독립적으로 제어되어야 할 파워 MOSFET(Q1, Q2)를, 적확하게 제어할 수 있게 된다.
<시뮬레이션 결과>
도 30 및 도 31은, 파워 MOSFET(Q1, Q2)를 형성한 반도체 칩에서의 온도 변화를 시뮬레이션한 결과를 나타내는 그래프이다. 도 30에는, 본 실시 형태의 반도체 칩(CP1)에 대응하는 반도체 칩에서, 파워 MOSFET(Q2)가 과잉으로 발열하였을 때의, 상기 도 23에 도시되는 위치(C1)에 대응하는 위치에서의 온도 변화와 상기 도 23에 도시되는 위치(C2)에 대응하는 위치에서의 온도 변화가 도시되어 있다. 도 31은, 도 30에서의 0∼0.1초 동안을 확대하여 나타낸 그래프이다. 여기서, 파워 MOSFET(Q2)의 발열의 개시 시점이 도 30 및 도 31의 그래프의 횡축의 시점(0초)에 대응하고, 파워 MOSFET(Q2)의 발열이 개시한 시점으로부터의 경과 시간을 도 30 및 도 31의 그래프의 횡축으로 하고 있다. 또한, 도 30 및 도 31의 그래프의 종축은 온도에 대응하고, 상기 도 23에 도시되는 위치(C1)에 대응하는 위치에서의 온도와 상기 도 23에 도시되는 위치(C2)에 대응하는 위치에서의 온도가 도시되어 있다. 또한, 파워 MOSFET(Q1, Q2) 중, 파워 MOSFET(Q2)가 발열하고 또한 파워 MOSFET(Q1)은 발열하지 않는 상태에서 시뮬레이션을 행하고 있다. 파워 MOSFET(Q2)의 발열량은, 파워 MOSFET(Q2)를 온 상태로 하였을 때에 파워 MOSFET(Q2)에 통상 흐르는 전류보다도 과잉 전류(예를 들면 상기 부하(LA2)가 단락되었을 때에 흐를 수 있는 전류)가 파워 MOSFET(Q2)에 흐른 경우를 가정하고 있다.
파워 MOSFET(Q2)가 과잉으로 발열한 경우에는, 파워 MOSFET(Q2)가 형성되어 있는 영역뿐만 아니라, 위치(C1) 및 위치(C2)에서도 온도가 상승한다. 이 때, 도 30 및 도 31의 그래프에 나타낸 바와 같이, 파워 MOSFET(Q2)에 가까운 위치(C1)에서는, 온도가 급속히 상승하지만, 파워 MOSFET(Q2)로부터 떨어져 있는 위치(C2)에서는, 위치(C1)에 비해 온도 상승이 완만하다. 도 30 및 도 31의 경우는, 위치(C1)에서는, 파워 MOSFET(Q2)의 발열이 개시되고 나서 약 0.02초 후에 피크 온도의 약 160℃에 도달하고 있다. 위치(C1)에서의 온도가, 약 0.02초에서 약 160℃에 도달하여 피크로 된 후에 하강으로 바뀌고 있지만, 이것은, 상기 다이오드(DD2)로 파워 MOSFET(Q2)의 과잉 발열을 검지하여 파워 MOSFET(Q2)를 오프 상태로 절환한 것을 반영하고 있다. 이 때문에, 도 30 및 도 31의 그래프에서, 파워 MOSFET(Q2)는, 횡축의 0초∼약 0.02초 동안, 발열 상태로 되어 있다. 한편, 위치(C2)에서는, 위치(C1)에 비해 온도 상승이 완만하며, 파워 MOSFET(Q2)의 발열이 개시되고 나서 약 0.1초 후에 약 110℃에 도달하여 피크 온도로 되고, 그 후는 온도가 하강하고 있다. 위치(C1)에 비해 위치(C2)에서는, 피크 온도가 낮고 또한 피크 온도를 나타내는 시간이 늦은 것은, 위치(C1)에 비해 위치(C2)의 쪽이 파워 MOSFET(Q2)로부터 떨어져 있기 때문이다.
이 때문에, 상기 도 22의 제2 비교예의 반도체 칩(CP201)과 같이, 위치(C1)에 상당하는 위치에 다이오드(DD1)를 배치한 경우에는, 파워 MOSFET(Q2)의 과잉 발열 시에 다이오드(DD1)의 온도가 약 160℃도에까지 도달할 가능성이 있기 때문에, 다이오드(DD1)가 오동작할 가능성이 있다. 그에 대해, 상기 도 24 및 도 25(본 실시 형태에 대응)와 같이 위치(C2)에 상당하는 위치에 다이오드(DD1)를 배치한 경우에는, 파워 MOSFET(Q2)가 과잉으로 발열하였을 때에도, 다이오드(DD1)의 온도는 약 110℃까지만 상승하기 때문에, 다이오드(DD1)의 오동작을 적확하게 방지할 수 있다.
예를 들면, 다이오드(DD1)의 온도가 170℃에 도달하였을 때에 파워 MOSFET(Q1)를 강제적으로 오프하고, 다이오드(DD2)의 온도가 170℃에 도달하였을 때에 파워 MOSFET(Q2)를 강제적으로 오프하도록 설정한 경우를 가정한다. 이 경우에는, 위치(C1)에 상당하는 위치에 다이오드(DD1)를 배치하면, 다이오드(DD1)의 오동작이 염려되지만, 위치(C2)에 상당하는 위치에 다이오드(DD1)를 배치함으로써, 다이오드(DD1)의 오동작을 방지할 수 있다.
이 때문에, 본 실시 형태에서는, 다이오드(DD1, DD2)의 오동작을 방지할 수 있음과 함께, 파워 MOSFET(Q1)를 강제적으로 오프하기 위한 다이오드(DD1)의 검지 온도와, 파워 MOSFET(Q2)를 강제적으로 오프하기 위한 다이오드(DD2)의 검지 온도를 낮게 설정할 수 있기 때문에, 파워 MOSFET(Q1)에 대한 다이오드(DD1)의 감도와 파워 MOSFET(Q2)에 대한 다이오드(DD2)의 감도를 향상시킬 수 있다. 따라서, 파워 MOSFET(Q1, Q2) 및 다이오드(DD1, DD2)를 갖는 반도체 칩(CP1)을 구비한 반도체 장치(PKG)의 성능을 향상시킬 수 있다. 또한, 신뢰성을 향상시킬 수 있다.
(실시 형태 2)
도 32는, 본 실시 형태의 반도체 칩(CP1)의 주요부 단면도이며, 상기 실시 형태 1의 상기 도 18에 대응하는 것이다. 상기 도 18과 마찬가지로, 도 32에서도, 반도체 칩(CP1)에서, 제1 MOSFET 영역(RG1)과 제2 MOSFET 영역(RG2)과의 경계를 가로지르는 단면도가 도시되어 있다.
본 실시 형태가, 상기 실시 형태 1과 상위하고 있는 것은, 본 실시 형태의 반도체 칩(CP1)에서는, 기판(1)에 홈(5a)이 형성되고, 이 홈(5a)에, 더미의 게이트 절연막(6a)을 개재하여 더미의 게이트 전극(7b)이 매립되어 있는 것이다.
홈(5a)은, 파워 MOSFET(Q1, Q2)용의 트렌치 게이트형 MISFET의 트렌치 게이트를 구성하는 상기 홈(5)과 동일 공정으로 형성된 홈이다. 이 때문에, 홈(5a)과 상기 홈(5)은, 깊이가 동일하다.
더미의 게이트 절연막(6a)은, 파워 MOSFET(Q1, Q2)용의 트렌치 게이트형 MISFET의 상기 게이트 절연막(6)과 동일 공정으로 형성된 절연막이다. 이 때문에, 더미의 게이트 절연막(6a)과 상기 게이트 절연막(6)은, 동일한 절연 재료로 형성되어 있고, 예를 들면, 상기 게이트 절연막(6)이 산화실리콘막의 경우에는, 더미의 게이트 절연막(6a)도 산화실리콘막으로 구성되어 있다. 또한, 더미의 게이트 절연막(6a)과 상기 게이트 절연막(6)은, 동일 공정으로 형성되어 있는 것을 반영하여, 거의 동일한 두께를 갖고 있다.
더미의 게이트 전극(7b)은, 파워 MOSFET(Q1, Q2)용의 트렌치 게이트형 MISFET의 트렌치 게이트를 구성하는 상기 게이트 전극(7)과 동일 공정으로 형성된 도전체막으로 형성되어 있다. 이 때문에, 더미의 게이트 전극(7b)과 상기 게이트 전극(7)은, 동일한 재료로 형성되어 있고, 예를 들면, 상기 게이트 전극(7)이 다결정 실리콘막의 경우에는, 더미의 게이트 전극(7b)도 다결정 실리콘막으로 구성되어 있다. 단, 반도체 칩(CP1)의 제조 공정 중에, 상기 게이트 전극(7)에 이온 주입에 의해 불순물이 도입된 경우에는, 그 이온 주입 시에 더미의 게이트 전극(7b)에도 상기 불순물이 도입되는 경우와 더미의 게이트 전극(7b)에는 상기 불순물이 도입되지 않는 경우가 있을 수 있다.
더미의 게이트 전극(7b) 및 더미의 게이트 절연막(6a)은, 트렌치 게이트형 MISFET를 구성하는 게이트 전극(7) 및 게이트 절연막(6)과 동일 공정으로 형성되어 있지만, 더미의 게이트 전극(7b) 및 더미의 게이트 절연막(6a)은, 트렌치 게이트형 MISFET를 구성하고 있지 않다. 즉, 더미의 게이트 전극(7b)은, MISFET의 게이트 전극으로서는 기능하지 않고, 또한, 더미의 게이트 절연막(6a)은, MISFET의 게이트 절연막으로서는 기능하지 않는다. 이 때문에, 더미의 게이트 전극(7b) 및 더미의 게이트 절연막(6a)에 대해서는, 「더미」라고 칭하고 있다. 더미의 게이트 전극(7b)은 부유 전위(플로팅 전위)로 되므로, 반도체 칩(CP1)에서, 더미의 게이트 전극(7b)에는, 배선(반도체 칩(CP1)의 내부 배선, 즉 상기 도전체막(22)으로 형성된 배선)은 접속되어 있지 않다. 따라서, 더미의 게이트 전극(7b)은, 부유 전위의 도전체(도전체부, 도전체막)으로 간주할 수도 있다. 또한, 홈(5a)은, 부유 전위의 도전체(즉, 더미의 게이트 전극(7b))가 매립된 홈으로 간주할 수도 있다.
본 실시 형태에서는, 더미의 게이트 절연막(6a)을 개재하여 더미의 게이트 전극(7b)이 매립된 홈(5a)을 기판(1)에 형성하고 있지만, 이 홈(5a)의 형성 위치를 다음과 같이 고안하고 있다. 도 33은, 본 실시 형태의 반도체 칩(CP1)의 칩 레이아웃을 도시하는 평면도이며, 반도체 칩(CP1)에서의 홈(5a)의 형성 위치가 굵은 검은 선으로 도시되어 있다. 도 33은, 상기 도 12에서, 홈(5a)의 형성 위치를 추가한 것에 대응하고 있고, 도 33의 B2-B2선에서의 단면도가 상기 도 32에 거의 대응한다.
즉, 본 실시 형태에서는, 도 32 및 도 33으로부터도 알 수 있는 바와 같이, 반도체 칩(CP1)을 구성하는 기판(1)의 주면에서, 파워 MOSFET(Q1)용의 트렌치 게이트형 MISFET가 형성된 영역(도 33에서 부호 Q1을 붙인 점선으로 둘러싸여진 영역)과, 파워 MOSFET(Q2)용의 트렌치 게이트형 MISFET가 형성된 영역(도 33에서 부호 Q2를 붙인 점선으로 둘러싸여진 영역)과의 사이에, 홈(5a)을 형성(배치)하고 있다. 홈(5a)은, 다이오드(DD1)와 다이오드(DD2)와의 사이(도 33의 경우는 다이오드(DD1)와 다이오드(DD2)와의 중간)에까지 연장되어 있기 때문에, 다이오드(DD1)와 다이오드(DD2)와의 사이에 홈(5a)이 형성되어 있다고 할 수도 있다. 또한, 다른 견해로서, 반도체 칩(CP1)을 구성하는 기판(1)의 주면에서, 제1 MOSFET 영역(RG1)과 제2 MOSFET 영역(RG2)과의 경계에, 홈(5a)이 형성(배치)되어 있다. 또한, 반도체 칩(CP1)에 가드 링(GR)을 설치하는 경우에는, 반도체 칩(CP1)을 구성하는 기판(1)의 주면에서, 파워 MOSFET(Q1)용의 트렌치 게이트형 MISFET가 형성된 영역과, 파워 MOSFET(Q2)용의 트렌치 게이트형 MISFET가 형성된 영역과의 사이에 가드 링(GR)이 형성되어 있기 때문에, 이 가드 링(GR)의 하방에 홈(5a)이 형성(배치)된다. 홈(5a)에 매립된 더미의 게이트 전극(7b)은, 부유 전위로 되므로, 가드 링(GR)에는 전기적으로 접속되어 있지 않다.
본 실시 형태의 다른 구성은, 상기 실시 형태 1과 마찬가지이므로, 여기서는 그 설명은 생략한다.
더미의 게이트 절연막(6a)을 개재하여 더미의 게이트 전극(7b)이 매립된 홈(5a)은, 열전도를 저해하도록 작용할 수 있다. 즉, 홈(5a)이 형성되어 있는 영역과 홈(5a)이 형성되어 있지 않은 영역을 비교하면, 홈(5a)이 형성되어 있지 않은 영역의 쪽이, 기판(1)의 평면 방향(기판(1)의 주면에 평행한 방향)의 열전도가 하기 쉬워진다. 이 때문에, 더미의 게이트 절연막(6a)을 개재하여 더미의 게이트 전극(7b)이 매립된 홈(5a)을 상술한 위치에 형성한 것으로, 파워 MOSFET(Q1)의 발열을, 홈(5a)이 존재하는 만큼, 제2 MOSFET 영역(RG2)으로 전해지기 어렵게 하고, 또한, 파워 MOSFET(Q2)의 발열을, 홈(5a)이 존재하는 만큼, 제1 MOSFET 영역(RG1)으로 전해지기 어렵게 할 수 있다. 이와 같이, 홈(5a)을 형성한 것으로, 제1 MOSFET 영역(RG1)의 파워 MOSFET(Q1)의 발열에 의한 영향을 제2 MOSFET 영역(RG2)의 다이오드(DD2)가, 보다 받기 어려워지고, 또한, 제2 MOSFET 영역(RG2)의 파워 MOSFET(Q2)의 발열에 의한 영향을 제1 MOSFET 영역(RG1)의 다이오드(DD1)가, 보다 받기 어려워지기 때문에, 다이오드(DD1, DD2)의 오동작을, 보다 적확하게 방지할 수 있게 된다. 이에 의해, 반도체 장치의 성능을, 보다 적확하게 향상시킬 수 있다. 또한, 반도체 장치의 신뢰성을, 보다 적확하게 향상시킬 수 있다. 또한, 후술하는 실시 형태 3에 본 실시 형태를 적용할 수도 있다.
(실시 형태 3)
도 34는, 본 실시 형태의 반도체 칩(CP1)의 칩 레이아웃을 도시하는 평면도(상면도)이며, 상기 도 12, 도 13, 도 26∼도 28 등에 대응하는 것이다. 또한, 도 34는 평면도이지만, 이해를 간단하게 하기 위해, 패드 전극(PD)과, 다이오드(DD1, DD2, DD3, DD4)가 형성되어 있는 영역에 해칭을 넣어서 도시하고 있다. 또한, 도 34에서, 파워 MOSFET(Q1)에 대응하는 종형의 파워 MOSFET가 형성되어 있는 영역을, 부호 Q1을 붙인 점선으로 둘러싸서 모식적으로 도시하고, 파워 MOSFET(Q2)에 대응하는 종형의 파워 MOSFET가 형성되어 있는 영역을, 부호 Q2를 붙인 점선으로 둘러싸서 모식적으로 도시하고 있다. 또한, 도 34에서, 파워 MOSFET(Q3)에 대응하는 종형의 파워 MOSFET가 형성되어 있는 영역을, 부호 Q3을 붙인 점선으로 둘러싸서 모식적으로 도시하고, 파워 MOSFET(Q4)에 대응하는 종형의 파워 MOSFET가 형성되어 있는 영역을, 부호 Q4를 붙인 점선으로 둘러싸서 모식적으로 도시하고 있다.
상기 실시 형태 1에서는, 반도체 칩(CP1)은, 2개의 스위치 소자로서의 2개의 파워 MOSFET(Q1, Q2)와, 그들의 발열(온도)을 검지하기 위한 2개의 다이오드(DD1, DD2)를 내장하고 있었다. 그것에 대하여, 본 실시 형태에서는, 반도체 칩(CP1)은, 스위치 소자로서의 n개(여기서 n은 3 이상의 정수)의 파워 MOSFET(도 34의 경우에는 4개의 파워 MOSFET(Q1, Q2, Q3, Q4)와, 그들의 발열(온도)을 검지하기 위한 n개의 다이오드(도 34의 경우는 4개의 다이오드(DD1, DD2, DD3, DD4)를 내장하고 있다. 반도체 칩(CP1)의 주면에서, 변(SD1)으로부터 변(SD2)의 사이를 향하여 n개의 파워 MOSFET가 순서대로 나란히 배치되어 있다. 도 34의 경우에는, 반도체 칩(CP1)의 주면에서, 변(SD1)과 변(SD2)과의 사이에, 변(SD1)으로부터 변(SD2)을 향하여, 파워 MOSFET(Q1), 파워 MOSFET(Q3), 파워 MOSFET(Q4) 및 파워 MOSFET(Q2)가 순서대로 나란히 배치되어 있다. 이하에서는, 반도체 칩(CP1)에 형성된 스위치 소자로서의 파워 MOSFET의 수 n이 4개인 경우를 예로 들어 설명하지만, 3 이상이면, 4개로 한정되지 않는다.
반도체 칩(CP1)에 형성된 각 파워 MOSFET(Q1, Q2, Q3, Q4)는, 서로 독립적으로 제어되는 스위치 소자로서 기능하고, 상기 반도체 칩(CP2)에 의해서 제어된다. 본 실시 형태에서도, 각 파워 MOSFET(Q1, Q2, Q3, Q4)의 구성은, 상기 실시 형태 1의 각 파워 MOSFET(Q1, Q2)의 구성과 거의 동일하며, 각 다이오드(DD1, DD2, DD3, DD4)의 구성은, 상기 실시 형태 1의 각 다이오드(DD1, DD2)의 구성과 거의 동일하다. 따라서, 반도체 칩(CP1)에 내장된 파워 MOSFET(Q1, Q2, Q3, Q4)의 각각은, 상기 실시 형태 1의 파워 MOSFET(Q1, Q2)와 마찬가지로, 반도체 칩(CP1)에 형성된 종형의 파워 MOSFET, 보다 특정적으로는, 반도체 칩(CP1)에 형성된 트렌치 게이트형의 MISFET에 의해 형성되어 있다.
파워 MOSFET(Q1, Q2, Q3, Q4)의 드레인은, 반도체 칩(CP1)의 상기 이면 전극(BE)에 전기적으로 접속되어 있다. 상기 실시 형태 1과 마찬가지로, 도 34에 도시되는 패드 전극(PDS1)은, 반도체 칩(CP1)내에 형성된 파워 MOSFET(Q1)의 소스에 전기적으로 접속된 패드 전극(본딩 패드)이며, 도 34에 나타낸 패드 전극(PDS2)은, 반도체 칩(CP1)내에 형성된 파워 MOSFET(Q2)의 소스에 전기적으로 접속된 패드 전극(본딩 패드)이다. 또한, 도 34에 도시되는 패드 전극(PDS3)은, 반도체 칩(CP1) 내에 형성된 파워 MOSFET(Q3)의 소스에 전기적으로 접속된 패드 전극(본딩 패드)이며, 도 34에 도시되는 패드 전극(PDS4)은, 반도체 칩(CP1) 내에 형성된 파워 MOSFET(Q4)의 소스에 전기적으로 접속된 패드 전극(본딩 패드)이다. 반도체 칩(CP1)이 갖는 복수의 패드 전극(PD)는, 소스용의 패드 전극(PDS1, PDS2, PDS3, PDS4)를 포함하고 있지만, 또한, 파워 MOSFET(Q1, Q2, Q3, Q4)의 각 게이트에 전기적으로 접속된 패드 전극, 다이오드(DD1, DD2, DD3, DD4)의 각 애노드에 전기적으로 접속된 패드 전극, 다이오드(DD1, DD2, DD3, DD4)의 각 캐소드에 전기적으로 접속된 패드 전극 등을 포함하고 있다. 도 34에서는, 패드 전극(PD)에 대해서, 소스용의 패드 전극(PDS1, PDS2, PDS3, PDS4) 이외는 구별하지 않고 동일한 부호 PD를 붙이고 있다. 본 실시 형태의 반도체 칩(CP1)을 상기 실시 형태 1과 마찬가지로 패키지화하여 반도체 장치(PKG)를 구성하는 경우에는, 소스용의 패드 전극(PDS1, PDS2)뿐만 아니라, 소스용의 PDS3, PDS4에도 상기 금속판(MPL1, MPL2)과 마찬가지의 금속판이 접속된다.
상기 실시 형태 1과 마찬가지로, 본 실시 형태에서도, 다이오드(DD1)는, 파워 MOSFET(Q1)의 발열(온도)을 검지하기 위한 다이오드이며, 파워 MOSFET(Q1)와 함께 제1 MOSFET 영역(RG1)에 배치되고, 다이오드(DD2)는, 파워 MOSFET(Q2)의 발열(온도)을 검지하기 위한 다이오드이며, 파워 MOSFET(Q2)와 함께 제2 MOSFET 영역(RG2)에 배치되어 있다. 다이오드(DD3)는, 파워 MOSFET(Q3)의 발열(온도)을 검지하기 위한 다이오드이며, 파워 MOSFET(Q3)와 함께 제3 MOSFET 영역(RG3)에 배치되고, 다이오드(DD4)는, 파워 MOSFET(Q4)의 발열(온도)을 검지하기 위한 다이오드이며, 파워 MOSFET(Q4)와 함께 제4 MOSFET 영역(RG4)에 배치되어 있다.
도 34에 도시된 바와 같이, 본 실시 형태의 반도체 칩(CP1)은, 평면적으로 보아, 반도체 칩(CP1)을, 반도체 칩(CP1)의 대향하는 2변(SD1, SD2)과의 사이에서 거의 균등하게 4개의 구획(영역)으로 나누고(즉 4등분하고), 이 4개의 구획이, 제1 MOSFET 영역(RG1), 제2 MOSFET 영역(RG2), 제3 MOSFET 영역(RG3) 및 제4 MOSFET 영역(RG4)으로 되어 있다. 반도체 칩(CP1)의 주면에서, 변(SD1)측으로부터 변(SD2)측으로, 제1 MOSFET 영역(RG1), 제3 MOSFET 영역(RG3), 제4 MOSFET 영역(RG4) 및 제2 MOSFET 영역(RG2)의 순서대로 배열되어 있다. 도 34에서, 이점 쇄선으로 도시된 선 CL3, CL4, CL5는, 변(SD1)과 변(SD2)과의 사이에서 반도체 칩(CP1)을 4등분하였을 때의 가상적인 경계선(분할선)이며, 변(SD1, SD2)에 평행하다. 제1 MOSFET 영역(RG1)과 제3 MOSFET 영역(RG3)과의 경계는, 선 CL3에 거의 일치하고, 제3 MOSFET 영역(RG3)과 제4 MOSFET 영역(RG4)과의 경계는, 선 CL4에 거의 일치하고, 제4 MOSFET 영역(RG4)과 제2 MOSFET 영역(RG2)과의 경계는, 선 CL5에 거의 일치하고 있다.
본 실시 형태의 반도체 칩(CP1)에서의 제1 MOSFET 영역(RG1) 및 제2 MOSFET 영역(RG2)의 구성은, 상기 실시 형태 1의 반도체 칩(CP1)에서의 제1 MOSFET 영역(RG1) 및 제2 MOSFET 영역(RG2)의 구성과 거의 동일하므로, 여기서는, 본 실시 형태의 반도체 칩(CP1)에서의 제3 MOSFET 영역(RG3) 및 제4 MOSFET 영역(RG4)의 구성에 대해서 주로 설명한다.
반도체 칩(CP1)의 제3 MOSFET 영역(RG3)에는, 파워 MOSFET(Q3) 및 다이오드(DD3)와, 파워 MOSFET(Q3) 또는 다이오드(DD3)에 전기적으로 접속된 패드 전극(PD)이 배치되어 있다. 제3 MOSFET 영역(RG3)에 배치된 패드 전극(PD)에는, 파워 MOSFET(Q3)의 소스에 전기적으로 접속된 패드 전극(PDS3)과, 파워 MOSFET(Q3)의 게이트에 전기적으로 접속된 패드 전극(PD)과, 다이오드(DD3)의 애노드에 전기적으로 접속된 패드 전극(PD)과, 다이오드(DD3)의 캐소드에 전기적으로 접속된 패드 전극(PD)이 포함되어 있다. 또한, 반도체 칩(CP1)의 제4 MOSFET 영역(RG4)에는, 파워 MOSFET(Q4) 및 다이오드(DD4)와, 파워 MOSFET(Q4) 또는 다이오드(DD4)에 전기적으로 접속된 패드 전극(PD)이 배치되어 있다. 제4 MOSFET 영역(RG4)에 배치된 패드 전극(PD)에는, 파워 MOSFET(Q4)의 소스에 전기적으로 접속된 패드 전극(PDS4)과, 파워 MOSFET(Q4)의 게이트에 전기적으로 접속된 패드 전극(PD)과, 다이오드(DD4)의 애노드에 전기적으로 접속된 패드 전극(PD)과, 다이오드(DD4)의 캐소드에 전기적으로 접속된 패드 전극(PD)이 포함되어 있다.
다이오드(DD3)의 오동작을 방지하기 위해서는, 다이오드(DD3)는, 파워 MOSFET(Q3)의 발열에는 민감하고, 파워 MOSFET(Q1, Q2, Q4)의 발열에는 둔감한 것이 바람직하기 때문에, 파워 MOSFET(Q3)에는 가깝고, 파워 MOSFET(Q1, Q2, Q4)로부터는 가능한 한 떨어져 있는 것이 바람직하다. 또한, 다이오드(DD4)의 오동작을 방지하기 위해서는, 다이오드(DD4)는, 파워 MOSFET(Q4)의 발열에는 민감하고, 파워 MOSFET(Q1, Q2, Q3)의 발열에는 둔감한 것이 바람직하기 때문에, 파워 MOSFET(Q4)에는 가깝고, 파워 MOSFET(Q1, Q2, Q3)로부터는 가능한 한 떨어져 있는 것이 바람직하다.
다이오드(DD3)가 형성되어 있는 제3 MOSFET 영역(RG3)은, 파워 MOSFET(Q1)가 형성된 제1 MOSFET 영역(RG1)과 파워 MOSFET(Q4)이 형성된 제4 MOSFET 영역(RG4) 사이에서 끼워져 있기 때문에, 다이오드(DD3)가 파워 MOSFET(Q1, Q4) 중 어느 하나에 가까우면, 파워 MOSFET(Q1, Q4) 중의 가까운 쪽의 파워 MOSFET의 발열 시에 다이오드(DD3)의 오동작이 염려된다.
다이오드(DD3)의 오동작을 방지하기 위해서는, 파워 MOSFET(Q3)의 발열을 검지하기 위한 다이오드(DD3)는, 반도체 칩(CP1)의 주면에서, 발열을 검지해야 할 파워 MOSFET(Q3)의 양 옆의 파워 MOSFET(Q1, Q4)로부터의 거리가 거의 동일하게 되도록 배치한다. 즉, 반도체 칩(CP1)의 주면(제3 MOSFET 영역(RG3))에서, 다이오드(DD3)와 파워 MOSFET(Q1)와의 사이의 거리(간격)와, 다이오드(DD3)와 파워 MOSFET(Q4)와의 사이의 거리(간격)가 거의 동일하게 되도록, 다이오드(DD1)를 배치한다. 즉, 반도체 칩(CP1)의 주면에서, 제3 MOSFET 영역(RG3) 내에서 또한 파워 MOSFET(Q1, Q4)로부터 등거리의 위치에 다이오드(DD3)를 배치한다. 이에 의해, 다이오드(DD3)가, 파워 MOSFET(Q1)에도, 파워 MOSFET(Q4)에도 근접하고 있지 않기 때문에, 다이오드(DD3)의 오동작을 억제 또는 방지할 수 있다.
다이오드(DD4)에 대해서도, 마찬가지의 관점에서, 다이오드(DD4)의 오동작을 방지하기 위해서는, 파워 MOSFET(Q4)의 발열을 검지하기 위한 다이오드(DD4)는, 반도체 칩(CP1)의 주면에서, 발열을 검지해야 할 파워 MOSFET(Q4)의 양 옆의 파워 MOSFET(Q2, Q3)로부터의 거리가 거의 동일하게 되도록 배치한다. 즉, 반도체 칩(CP1)의 주면(제4 MOSFET 영역(RG4))에서, 다이오드(DD4)와 파워 MOSFET(Q3)와의 사이의 거리(간격)와, 다이오드(DD4)와 파워 MOSFET(Q2)와의 사이의 거리(간격)가 거의 동일하게 되도록, 다이오드(DD4)를 배치한다. 즉, 반도체 칩(CP1)의 주면에서, 제4 MOSFET 영역(RG4) 내에서 또한 파워 MOSFET(Q2, Q3)로부터 등거리의 위치에 다이오드(DD4)를 배치한다. 이에 의해, 다이오드(DD4)가, 파워 MOSFET(Q3)에도, 파워 MOSFET(Q2)에도 근접하고 있지 않기 때문에, 다이오드(DD4)의 오동작을 억제 또는 방지할 수 있다.
반도체 칩(CP1)의 주면에서, 다이오드(DD3) 및 파워 MOSFET(Q1) 사이의 거리와, 다이오드(DD3) 및 파워 MOSFET(Q4) 사이의 거리가 거의 동일하게 되고, 또한, 다이오드(DD4) 및 파워 MOSFET(Q3) 사이의 거리와, 다이오드(DD4) 및 파워 MOSFET(Q2) 사이의 거리가 거의 동일하게 되도록, 다이오드(DD3, DD4)를 배치하기 위해서는, 구체적으로는 이하와 같이 하면 된다.
즉, 도 34에 도시된 바와 같이, 다이오드(DD3)는, 제3 MOSFET 영역(RG3)에서, 변(SD3)을 따른 방향의 중앙 부근에 배치하고, 다이오드(DD4)는, 제4 MOSFET 영역(RG4)에서, 변(SD3)을 따른 방향의 중앙 부근에 배치한다. 이를 다른 견해로서 표현하면, 다이오드(DD3)는, 제3 MOSFET 영역(RG3)의 거의 중심선(CL6) 상에 배치하고, 다이오드(DD4)는, 제4 MOSFET 영역(RG4)의 거의 중심선(CL7) 상에 배치한다.
여기서, 중심선(CL6, CL7)은 가상선이며, 도 34에서 일점 쇄선으로 도시되어 있다. 중심선(CL6)은, 변(SD1, SD2)에 평행하며, 선(CL3)과 선(CL4)과의 사이에서 제3 MOSFET 영역(RG3)을 이등분하는 선이다. 중심선(CL7)은, 변(SD1, SD2)에 평행하고, 선(CL4)과 선(CL5)과의 사이에서 제4 MOSFET 영역(RG4)을 이등분하는 선이다. 선(CL3)과 선(CL4)과의 사이(보다 특정적으로는 중앙)에 중심선(CL6)이 위치하고, 선(CL4)과 선(CL5)과의 사이(보다 특정적으로는 중앙)에 중심선(CL7)이 위치하고 있다. 또한, 본 실시 형태에서는, 상기 중심선(CL1)은, 변(SD1)과 선(CL3)과의 사이에서 제1 MOSFET 영역(RG1)을 이등분하는 선이며, 또한, 상기 중심선(CL2)은, 변(SD2)과 선(CL5)과의 사이에서 제2 MOSFET 영역(RG2)을 이등분하는 선이다.
본 실시 형태와는 달리, 다이오드(DD3)의 위치를, 중심선(CL6) 상의 위치로부터 제1 MOSFET 영역(RG1)측으로 시프트 한 경우에는, 다이오드(DD3)와 파워 MOSFET(Q1)와의 사이의 거리가 근접하게 되고, 파워 MOSFET(Q1)가 과잉으로 발열하였을 때에, 다이오드(DD3)의 오동작이 염려된다. 한편, 본 실시 형태와는 달리, 다이오드(DD3)의 위치를, 중심선(CL6) 상의 위치로부터 제4 MOSFET 영역(RG4)측으로 시프트 경우에는, 다이오드(DD3)와 파워 MOSFET(Q4)와의 사이의 거리가 근접하게 되고, 파워 MOSFET(Q4)가 과잉으로 발열하였을 때에, 다이오드(DD4)의 오동작이 염려된다.
그에 대하여, 본 실시 형태에서는, 다이오드(DD3)를, 제3 MOSFET 영역(RG3)에서, 변(SD3)을 따른 방향의 중앙 부근에 배치(즉 다이오드(DD3)를 거의 중심선(CL6) 상에 배치)함으로써, 다이오드(DD3)와 파워 MOSFET(Q1)와의 사이의 거리와, 다이오드(DD3)와 파워 MOSFET(Q4)와의 사이의 거리가, 거의 동일하게 된다. 이 때문에, 다이오드(DD3)가, 파워 MOSFET(Q1)에도, 파워 MOSFET(Q4)에도 근접하고 있지 않기 때문에, 다이오드(DD3)의 오동작을 억제 또는 방지할 수 있다. 마찬가지로, 다이오드(DD4)를, 제3 MOSFET 영역(RG3)에서, 변(SD3)을 따른 방향의 중앙 부근에 배치(즉 다이오드(DD4)를 거의 중심선(CL7) 상에 배치)함으로써, 다이오드(DD4)와 파워 MOSFET(Q3)와의 사이의 거리와, 다이오드(DD4)와 파워 MOSFET(Q2)와의 사이의 거리가, 거의 동일하게 된다. 이 때문에, 다이오드(DD4)가, 파워 MOSFET(Q3)에도, 파워 MOSFET(Q2)에도 근접하고 있지 않기 때문에, 다이오드(DD4)의 오동작을 억제 또는 방지할 수 있다.
또한, 제3 MOSFET 영역(RG3)에서의 다이오드(DD3)의 상대적인 위치와, 제4 MOSFET 영역(RG4)에서의 다이오드(DD4)의 상대적인 위치를 동일하게 하면, 보다 바람직하다. 이에 의해, 반도체 칩(CP1)에서, 제3 MOSFET 영역(RG3)과 제4 MOSFET 영역(RG4)을 동일한 구성(구조)으로 하는 것이 가능하게 된다. 제3 MOSFET 영역(RG3)과 제4 MOSFET 영역(RG4)을 동일한 구성으로 하면, 반도체 칩(CP1)을 제조하기 쉬워지기 때문에, 반도체 칩(CP1)의 제조 코스트를 저감할 수 있다.
또한, 반도체 칩(CP1)에 형성하는 스위치용의 파워 MOSFET(각 파워 MOSFET(Q1, Q2, Q3, Q4)에 대응하는 것)의 수 n이, 3개의 경우에는, 도 34에 도시되는 본 실시 형태의 반도체 칩(CP1)에서, 제4 MOSFET 영역(RG4)을 생략하여 제3 MOSFET 영역(RG3)과 제2 MOSFET 영역(RG2)을 직접 연결한 구성으로 하면 된다. 또한, 반도체 칩(CP1)에 형성하는 스위치용의 파워 MOSFET(각 파워 MOSFET(Q1, Q2, Q3, Q4)에 대응하는 것)의 수가, 5개 이상의 경우에는, 도 34에 도시되는 본 실시 형태의 반도체 칩(CP1)에서, 제3 MOSFET 영역(RG3)과 제4 MOSFET 영역(RG4)과의 사이에, 제3 MOSFET 영역(RG3)과 마찬가지의 구성의 MOSFET 영역을 추가하면 된다.
제1 MOSFET 영역(RG1) 및 제2 MOSFET 영역(RG2)의 구성은, 상기 실시 형태 1의 반도체 칩(CP1)에서의 제1 MOSFET 영역(RG1) 및 제2 MOSFET 영역(RG2)의 구성과 거의 마찬가지이며, 다이오드(DD1, DD2)의 배치는, 상기 제1 요건을 충족시킬 필요가 있다.
단, 본 실시 형태에서는, 반도체 칩(CP1)의 주면에서, 제1 MOSFET 영역(RG1)과 제2 MOSFET 영역(RG2)이 인접하고 있지 않는 것에 수반하여, 상기 제1 요건은 이하와 같이 된다.
즉, 본 실시 형태에서는, 제1 요건으로서, 반도체 칩(CP1)의 주면(의 제1 MOSFET 영역(RG1))에서, 파워 MOSFET(Q1)의 발열(온도)을 검지하기 위한 다이오드(DD1)는, 제1 MOSFET 영역(RG1)(보다 특정적으로는 파워 MOSFET(Q1))에 인접하는 제3 MOSFET 영역(RG3)(보다 특정적으로는 파워 MOSFET(Q3))보다도 반도체 칩(CP1)의 변(SD1)에 가깝게 배치한다. 그리고, 반도체 칩(CP1)의 주면(의 제2 MOSFET 영역(RG2))에서, 파워 MOSFET(Q2)의 발열(온도)을 검지하기 위한 다이오드(DD2)는, 제2 MOSFET 영역(RG2)(보다 특정적으로는 파워 MOSFET(Q2))에 인접하는 제4 MOSFET 영역(RG4)(보다 특정적으로는 파워 MOSFET(Q4))보다도 반도체 칩(CP1)의 변(SD2)에 가깝게 배치한다. 이와 같이, 상기 실시 형태 1의 상기 제1 요건에서 다이오드(DD1)의 위치를 설명하였을 때의 「제2 MOSFET 영역(RG2)」 및 「파워 MOSFET(Q2)」를, 본 실시 형태에서는, 「제3 MOSFET 영역(RG3)」 및 「파워 MOSFET(Q3)」로 생각하면 된다. 마찬가지로, 상기 실시 형태 1의 상기 제1 요건에서 다이오드(DD2)의 위치를 설명하였을 때의 「제1 MOSFET 영역(RG1)」 및 「파워 MOSFET(Q1)」를, 본 실시 형태에서는, 「제4 MOSFET 영역(RG4)」 및 「파워 MOSFET(Q4)」로 생각하면 된다. 본 실시 형태에서도, 상기 실시 형태 1과 마찬가지로, 다이오드(DD1, DD2)의 오동작을 억제 또는 방지할 수 있다.
즉, n개(n은 3 이상의 정수)의 파워 MOSFET(각 파워 MOSFET(Q1, Q2, Q3, Q4)에 대응하는 것)와 그들의 발열을 검지하기 위한 n개의 다이오드가 형성된 반도체 칩(CP1)에서, 반도체 칩(CP1)의 주면에서, 변(SD1)으로부터 변(SD2)을 향하여 n개의 파워 MOSFET가 순서대로 나란히 배치되어 있는 경우에 대해는, 상기 제1 요건은 다음과 같이 된다.
즉, n개의 파워 MOSFET 중의 변(SD1)에 가장 가까운 제1번째의 파워 MOSFET(도 34의 경우는 파워 MOSFET(Q1))의 발열을 검지하기 위한 제1번째의 다이오드(도 34의 경우는 다이오드(DD1))는, 반도체 칩(CP1)의 주면에서, 제1번째의 파워 MOSFET(Q1)에 인접하는 제2 번째의 파워 MOSFET(도 34의 경우는 파워 MOSFET(Q3))보다도 변(SD1)에 가깝게 배치된다. 그리고, n개의 파워 MOSFET 중의 변(SD2)에 가장 가까운 제n번째의 파워 MOSFET(도 34의 경우는 파워 MOSFET(Q2))의 발열을 검지하기 위한 제n번째의 다이오드(도 34의 경우는 다이오드(DD2))는, 반도체 칩(CP1)의 주면에서, 제n번째의 파워 MOSFET(Q2)에 인접하는 제n-1번째의 파워 MOSFET(도 34의 경우는 파워 MOSFET(Q4))보다도 변(SD2)에 가깝게 배치된다. 그리고, 제2 번째로부터 제n-1번째의 파워 MOSFET(도 34의 경우는 파워 MOSFET(Q3, Q4)의 발열을 검지하기 위한 제2 번째로부터 제n-1번째의 다이오드(도 34의 경우에는 다이오드(DD3, DD4))의 각각은, 반도체 칩(CP1)의 주면에서, 발열을 검지해야 할 파워 MOSFET의 양 옆의 파워 MOSFET로부터의 거리가 거의 동일하게 되도록 배치된다. 여기서, 반도체 칩(CP1)에 형성된 n개의 파워 MOSFET를 변(SD1)으로부터 변(SD2)을 향하여 순서대로, 제1번째의 파워 MOSFET, 제2 번째의 파워 MOSFET, …, 제n번째의 파워 MOSFET라고 부르고, 이들의 발열(온도)을 검지하기 위한 다이오드를, 제1번째의 다이오드, 제2 번째의 다이오드, …, 제n번째의 다이오드라고 부르고 있다.
이에 의해, n개의 파워 MOSFET와 그들의 발열을 검지하기 위한 n개의 다이오드가 형성된 반도체 칩(CP1)에서, 다이오드의 오동작을 억제 또는 방지할 수 있다. 이 때문에, 반도체 장치의 성능을 향상시킬 수 있다. 또한, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 상기 실시 형태 1과 마찬가지로, 본 실시 형태에서도, 도 34에 도시된 바와 같이, 다이오드(DD1)는, 반도체 칩(CP1)의 주면에서 변(SD1)을 따라서 배치하는 것이 바람직하고, 또한, 다이오드(DD2)는, 반도체 칩(CP1)의 주면에서 변(SD2)을 따라서 배치하는 것이 바람직하고, 이에 의해, 다이오드(DD1, DD2)의 오동작의 방지 효과를 높일 수 있다.
이와 같이, 반도체 칩(CP1)의 주면에서의 다이오드(DD1, DD2, DD3, DD4)의 배치 위치를 고안함으로써, 다이오드(DD1, DD2, DD3, DD4)의 오동작을 방지할 수 있다.
또한, 상기 실시 형태 1과 마찬가지로, 본 실시 형태에서도, 도 34에 도시된 바와 같이, 반도체 칩(CP1)이 갖는 복수의 패드 전극(PD) 중, 소스용의 패드 전극(PDS1, PDS2, PDS3, PDS4)을 제외한 패드 전극(PD)은, 반도체 칩(CP1)의 변(SD3)을 따라서 배치(배열)하는 것이 바람직하다.
또한, 상기 실시 형태 1에서는, 소스용의 패드 전극(PDS1, PDS2)을 제외한 모든 패드 전극(PD)에 대해서, 반도체 칩(CP1)의 주면에서, 다이오드(DD1)와 다이오드(DD2)와의 사이에 배치하고 있었다. 그것에 대응하여, 본 실시 형태에서도, 도 34에도 도시된 바와 같이, 소스용의 패드 전극(PDS1, PDS2, PDS3, PDS4)을 제외한 모든 패드 전극(PD)을, 다이오드(DD1, DD2, DD3, DD4)의 사이에 배치하는 것이 바람직하다. 이에 의해, 파워 MOSFET(Q2, Q3, Q4)의 발열에 의한 다이오드(DD1)의 온도 상승과, 파워 MOSFET(Q1, Q3, Q4)의 발열에 의한 다이오드(DD2)의 온도 상승과, 파워 MOSFET(Q1, Q2, Q4)의 발열에 의한 다이오드(DD3)의 온도 상승과, 파워 MOSFET(Q1, Q2, Q3)의 발열에 의한 다이오드(DD4)의 온도 상승을 억제할 수 있다. 따라서, 다이오드(DD1, DD2, DD3, DD4)의 오동작의 방지 효과를 높일 수 있다.
이상, 본 발명자에 의해서 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
본 발명은, 반도체 패키지 형태의 반도체 장치 및 그 제조 방법에 적용할 때에 바람직한 것이다.
1 : 반도체 기판(기판)
1a : 기판 본체
1b : 에피택셜층
2 : 필드 절연막
3 : 반도체 영역
4 : 반도체 영역
5 : 홈
6 : 게이트 절연막
7 : 게이트 전극
7a : 게이트 인출용의 배선부
8 : 절연막
9a, 9b, 9c, 9d : 컨택트 홀
10A : 애노드 배선
10C : 캐소드 배선
10G : 게이트 배선
10S : 소스 배선
11 : 반도체 영역
12 : 보호막
13 : 개구부
21 : 다결정 실리콘막
21a : n형 실리콘 부분
21b : p형 실리콘 부분
22 : 도전체막
BD1, BD2, BD3, BD4, BD5, BD6 : 접착층
BE : 이면 전극
BT : 전원
BW : 본딩 와이어
CP1, CP2, CP101a, CP101b, CP201 : 반도체 칩
DD1, DD2 : 다이오드
DP1, DP2 : 다이 패드
DR : 제어 회로
LA1, LA2 : 부하
GR : 가드 링
LD, LD1, LD2 : 리드
MPL1, MPL2 : 금속판
MR : 밀봉부
MRa : 상면
MRb : 하면
MRc1, MRc2, MRc3, MRc4 : 측면
OP, OP1 : 개구부
PD, PD2, PDG1, PDG2, PDC1, PDC2, PDA1, PDA2, PDS1, PDS2, PDN1, PDN2, PDK1, PDK2 : 패드 전극
PDS101, PDS102 : 패드 전극
PKG : 반도체 장치
PWB : 실장 기판
PWL : p형 웰
Q1, Q2 : 파워 MOSFET
RG1, RG201 : 제1 MOSFET 영역
RG2, RG202 : 제2MOSFET 영역
SD1, SD2, SD3, SD4, SD5, SD6, SD201, SD202 : 변
SL : 땜납
TE, TE1 : 단자
TL : 현수 리드

Claims (22)

  1. 제1변과, 상기 제1변에 대향하는 제2변과, 상기 제1 및 제2변에 교차하는 제3변과, 상기 제3변에 대향하는 제4변을 갖는 제1 반도체 칩을 구비한 반도체 장치로서,
    상기 제1 반도체 칩에는, 제1 회로와, 제2 회로와, 상기 제1 회로의 발열을 검지하기 위한 제1 다이오드와, 상기 제2 회로의 발열을 검지하기 위한 제2 다이오드와, 복수의 제1 패드 전극이 형성되어 있고,
    상기 제1 회로는, 상기 제1 반도체 칩의 주면에서 상기 제2변보다도 상기 제1변에 근접하도록 배치되고,
    상기 제2 회로는, 상기 제1 반도체 칩의 주면에서 상기 제1 회로와 상기 제2변과의 사이에 배치되고,
    상기 제1 다이오드는, 상기 제1 반도체 칩의 주면에서, 상기 제1 다이오드로부터 상기 제2 회로까지의 거리보다도 상기 제1 다이오드로부터 상기 제1변까지의 거리가 작아지도록 배치되고,
    상기 제2 다이오드는, 상기 제1 반도체 칩의 주면에서, 상기 제2 다이오드로부터 상기 제1 회로까지의 거리보다도 상기 제2 다이오드로부터 상기 제2변까지의 거리가 작아지도록 배치되어 있고,
    상기 복수의 제1 패드 전극은, 상기 제1 회로에 전기적으로 접속된 제1 소스용 패드 전극과, 상기 제2 회로에 전기적으로 접속된 제2 소스용 패드 전극을 포함하고,
    상기 제1 및 제2 소스용 패드 전극은, 상기 제1 및 제2 소스용 패드 전극을 제외한 상기 복수의 제1 패드 전극보다도 평면적이 크고,
    상기 제1 소스용 패드 전극은, 상기 제1 회로의 상부에 형성되고,
    상기 제2 소스용 패드 전극은, 상기 제2 회로의 상부에 형성되고,
    상기 제1 다이오드는, 상기 제1 반도체 칩의 주면에서 상기 제1변을 따라서 배치되고,
    상기 제2 다이오드는, 상기 제1 반도체 칩의 주면에서 상기 제2변을 따라서 배치되고,
    상기 제1 다이오드는, 상기 제1 반도체 칩의 주면에서 상기 제1변과 상기 제3변에 의해 형성되는 제1 각부 근방에 배치되고,
    상기 제2 다이오드는, 상기 제1 반도체 칩의 주면에서 상기 제2변과 상기 제3변에 의해 형성되는 제2 각부 근방에 배치되고,
    상기 제1 및 제2 소스용 패드 전극을 제외한 상기 복수의 제1 패드 전극은, 상기 제1 반도체 칩의 주면에서, 상기 제1 다이오드와 상기 제2 다이오드와의 사이에, 상기 제3변을 따라 배치되어 있고,
    상기 제1 회로 및 상기 제2 회로는, 각각, 트렌치 게이트형 MISFET에 의해 형성되어 있고,
    상기 제1 반도체 칩을 구성하는 반도체 기판의 주면에서, 상기 제1 회로용의 트렌치 게이트형 MISFET가 형성된 영역과, 상기 제2 회로용의 트렌치 게이트형 MISFET가 형성된 영역과의 사이에, 부유 전위의 도전체가 매립된 제1홈이 형성되어 있는, 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 제1 패드 전극 중, 상기 제1 회로 또는 상기 제1 다이오드에 전기적으로 접속된 상기 제1 패드 전극은, 상기 제1 반도체 칩의 주면에서 상기 제2변보다도 상기 제1변에 근접하도록 배치되고,
    상기 복수의 제1 패드 전극 중, 상기 제2 회로 또는 상기 제2 다이오드에 전기적으로 접속된 상기 제1 패드 전극은, 상기 제1 반도체 칩의 주면에서 상기 제1변보다도 상기 제2변에 근접하도록 배치되어 있는, 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 및 제2 소스용 패드 전극은, 상기 제1 반도체 칩의 주면에서 상기 제1 및 제2 소스용 패드 전극을 제외한 상기 복수의 제1 패드 전극과 상기 제4변과의 사이에 배치되어 있고,
    상기 제1 소스용 패드 전극은, 상기 제1 반도체 칩의 주면에서 상기 제2변보다도 상기 제1변에 근접하도록 배치되고,
    상기 제2 소스용 패드 전극은, 상기 제1 반도체 칩의 주면에서 상기 제1 소스용 패드 전극과 상기 제2변과의 사이에 배치되어 있는, 반도체 장치.
  4. 제3항에 있어서,
    상기 복수의 제1 패드 전극은, 상기 제1 회로에 전기적으로 접속된 제1 게이트용 패드 전극과, 상기 제1 다이오드에 전기적으로 접속된 제1 애노드용 패드 전극 및 제1 캐소드용 패드 전극과, 상기 제2 회로에 전기적으로 접속된 제2 게이트용 패드 전극과, 상기 제2 다이오드에 전기적으로 접속된 제2 애노드용 패드 전극 및 제2 캐소드용 패드 전극을 포함하는, 반도체 장치.
  5. 제4항에 있어서,
    상기 복수의 제1 패드 전극 중, 상기 제1 다이오드와 상기 제2 다이오드와의 사이에 배치된 상기 복수의 제1 패드 전극에는, 복수의 와이어가 각각 전기적으로 접속되어 있는, 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 반도체 칩을 제어하기 위한 제2 반도체 칩을 더 구비하고,
    상기 제2 반도체 칩은, 상기 제1 반도체 칩의 상기 제4변보다도 상기 제3변에 근접하도록 배치되어 있고,
    상기 제2 반도체 칩은, 상기 복수의 와이어가 각각 전기적으로 접속된 복수의 제2 패드 전극을 갖는, 반도체 장치.
  7. 제6항에 있어서,
    상기 제2 반도체 칩은, 제5변을 갖고,
    상기 제1 반도체 칩의 상기 제3변에 상기 제2 반도체 칩의 상기 제5변이 대향하도록, 상기 제1 및 제2 반도체 칩이 배치되어 있고,
    상기 복수의 제2 패드 전극은, 상기 제2 반도체 칩의 주면에서 상기 제5변을따라서 배치되어 있는, 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 반도체 칩은, 드레인용의 이면 전극을 갖고 있으며,
    상기 이면 전극은, 상기 제1 회로의 드레인과 상기 제2 회로의 드레인에 전기적으로 접속되어 있는, 반도체 장치.
  9. 제8항에 있어서,
    상기 제1회로 및 상기 제2 회로는, 각각 스위치용의 MISFET이며, 서로 독립적으로 제어가능한, 반도체 장치.
  10. 제9항에 있어서,
    상기 제1홈은, 상기 트렌치 게이트형 MISFET의 트렌치 게이트를 구성하는 제2홈과 동일한 공정으로 형성된 홈인, 반도체 장치.
  11. 제1변과, 상기 제1변에 대향하는 제2변과, 상기 제1 및 제2변에 교차하는 제3변과, 상기 제3변에 대향하는 제4변을 갖는 제1 반도체 칩을 구비한 반도체 장치로서,
    상기 제1 반도체 칩에는, 3 이상의 정수인 n개의 제1 회로와, 상기 n개의 제1 회로의 발열을 각각 검지하기 위한 n개의 다이오드와, 복수의 패드 전극이 형성되어 있고,
    상기 제1 반도체 칩의 주면에서 상기 제1변으로부터 상기 제2변을 향하여, 상기 n개의 제1 회로가 순서대로 나란히 배치되어 있고,
    상기 n개의 제1 회로 중의 상기 제1변에 가장 가까운 제1번째의 상기 제1 회로의 발열을 검지하기 위한 제1번째의 상기 다이오드는, 상기 제1 반도체 칩의 주면에서, 상기 제1번째의 상기 다이오드로부터 상기 제1번째의 상기 제1 회로에 인접하는 제2번째의 상기 제1 회로까지의 거리보다도, 상기 제1번째의 상기 다이오드로부터 상기 제1변까지의 거리가 작아지도록 배치되고,
    상기 n개의 제1 회로 중의 상기 제2변에 가장 가까운 제n번째의 상기 제1 회로의 발열을 검지하기 위한 제n번째의 상기 다이오드는, 상기 제1 반도체 칩의 주면에서, 상기 제n번째의 상기 다이오드로부터 상기 제n번째의 상기 제1 회로에 인접하는 제n-1번째의 상기 제1 회로까지의 거리보다도, 상기 제n번째의 상기 다이오드로부터 상기 제2변까지의 거리가 작아지도록 배치되고,
    제2번째로부터 제n-1번째의 상기 제1 회로의 발열을 검지하기 위한 제2번째로부터 제n-1번째의 상기 다이오드의 각각은, 상기 제1 반도체 칩의 주면에서, 발열을 검지해야 할 상기 제1 회로의 양 옆의 상기 제1 회로로부터의 거리가 동일하게 되도록 배치되고,
    상기 제1번째의 상기 다이오드는, 상기 제1 반도체 칩의 주면에서, 상기 제1변을 따라서 배치되고,
    상기 제n번째의 상기 다이오드는, 상기 제1 반도체 칩의 주면에서, 상기 제2변을 따라서 배치되고,
    상기 제1번째의 상기 다이오드는, 상기 제1 반도체 칩의 주면에서, 상기 제1변과 상기 제3변에 의해 형성되는 제1 각부 근방에 배치되고,
    상기 제n번째의 상기 다이오드는, 상기 제1 반도체 칩의 주면에서, 상기 제2변과 상기 제3변에 의해 형성되는 제2 각부 근방에 배치되고,
    상기 제2번째로부터 제n-1번째의 상기 다이오드는, 상기 제1 반도체 칩의 주면에서, 상기 제3변을 따라서 배치되고,
    상기 복수의 패드 전극은, 상기 n개의 제1 회로에 각각 전기적으로 접속된 n개의 소스용 패드 전극을 포함하고,
    상기 n개의 소스용 패드 전극을 제외한 상기 복수의 패드 전극은, 상기 제1 반도체 칩의 주면에서, 상기 제3변을 따라, 상기 n개의 다이오드 사이에 배치되어 있고,
    상기 n개의 제1 회로는, 각각, 트렌치 게이트형 MISFET에 의해 형성되어 있고,
    상기 제1 반도체 칩을 구성하는 반도체 기판의 주면에서, 상기 n개의 제1 회로 중 서로 인접하는 2개의 상기 제1 회로의 사이에, 부유 전위의 도전체가 매립된 제1홈이 형성되어 있는, 반도체 장치.
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013004953A (ja) * 2011-06-22 2013-01-07 Denso Corp 電子制御装置
US8513787B2 (en) * 2011-08-16 2013-08-20 Advanced Analogic Technologies, Incorporated Multi-die semiconductor package with one or more embedded die pads
JP5823798B2 (ja) * 2011-09-29 2015-11-25 ルネサスエレクトロニクス株式会社 半導体装置
JP2013229369A (ja) * 2012-04-24 2013-11-07 Denso Corp モールドパッケージ
JP5947165B2 (ja) * 2012-09-05 2016-07-06 ルネサスエレクトロニクス株式会社 電子装置
JP5943795B2 (ja) * 2012-09-26 2016-07-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6161251B2 (ja) * 2012-10-17 2017-07-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2014086536A (ja) * 2012-10-23 2014-05-12 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
US9653370B2 (en) * 2012-11-30 2017-05-16 Infineon Technologies Austria Ag Systems and methods for embedding devices in printed circuit board structures
JP6130238B2 (ja) * 2013-06-14 2017-05-17 ルネサスエレクトロニクス株式会社 半導体装置および電子装置
US9472538B2 (en) 2013-07-04 2016-10-18 Mitsubishi Electric Corporation Semiconductor device manufacturing method and semiconductor device
JP6100648B2 (ja) * 2013-08-28 2017-03-22 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP6215755B2 (ja) * 2014-04-14 2017-10-18 ルネサスエレクトロニクス株式会社 半導体装置
JP6228888B2 (ja) * 2014-04-24 2017-11-08 日立オートモティブシステムズ株式会社 パワー半導体モジュール
JP6207460B2 (ja) * 2014-05-19 2017-10-04 三菱電機株式会社 半導体装置
CN115483211A (zh) 2014-08-19 2022-12-16 维西埃-硅化物公司 电子电路
JP6420617B2 (ja) * 2014-09-30 2018-11-07 ルネサスエレクトロニクス株式会社 半導体装置
US10074585B2 (en) * 2015-01-20 2018-09-11 Mitsubishi Electric Corporation Power module with dummy terminal structure
JP6526981B2 (ja) 2015-02-13 2019-06-05 ローム株式会社 半導体装置および半導体モジュール
JP6909837B2 (ja) * 2015-08-28 2021-07-28 株式会社東芝 高周波低雑音増幅器
JP6791621B2 (ja) 2015-09-11 2020-11-25 ルネサスエレクトロニクス株式会社 半導体装置
TWI666754B (zh) * 2015-09-18 2019-07-21 財團法人工業技術研究院 半導體封裝結構
US20170084521A1 (en) 2015-09-18 2017-03-23 Industrial Technology Research Institute Semiconductor package structure
JP2017069412A (ja) * 2015-09-30 2017-04-06 ルネサスエレクトロニクス株式会社 半導体装置
US10964688B2 (en) * 2015-10-01 2021-03-30 Rohm Co., Ltd. Semiconductor device
JP6607771B2 (ja) 2015-12-03 2019-11-20 ローム株式会社 半導体装置
CN108431928B (zh) * 2015-12-31 2023-07-25 上海凯世通半导体股份有限公司 FinFET的掺杂方法
WO2017169693A1 (ja) * 2016-04-01 2017-10-05 三菱電機株式会社 半導体モジュール
JP6770452B2 (ja) * 2017-01-27 2020-10-14 ルネサスエレクトロニクス株式会社 半導体装置
US10262928B2 (en) 2017-03-23 2019-04-16 Rohm Co., Ltd. Semiconductor device
US10381278B2 (en) * 2017-09-14 2019-08-13 Powertech Technology Inc. Testing method of packaging process and packaging structure
JP7090494B2 (ja) * 2018-07-12 2022-06-24 株式会社 日立パワーデバイス 半導体装置および半導体装置の製造方法
JP7099115B2 (ja) * 2018-07-19 2022-07-12 株式会社デンソー 半導体装置
JP6921794B2 (ja) * 2018-09-14 2021-08-18 株式会社東芝 半導体装置
DE102019110716B3 (de) * 2019-04-25 2020-01-16 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit Leistungshalbleiterschaltern
JP7266508B2 (ja) * 2019-10-21 2023-04-28 ルネサスエレクトロニクス株式会社 半導体装置
JP7467918B2 (ja) 2020-01-09 2024-04-16 富士電機株式会社 半導体装置
JP7454454B2 (ja) 2020-06-18 2024-03-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007273931A (ja) 2006-03-07 2007-10-18 Toshiba Corp 電力用半導体素子、その製造方法及びその駆動方法
JP2009164288A (ja) 2007-12-28 2009-07-23 Sanken Electric Co Ltd 半導体素子及び半導体装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4779161A (en) * 1986-01-22 1988-10-18 Ge Company Multi-driver integrated circuit
JPH04119004A (ja) 1990-09-10 1992-04-20 Hitachi Ltd パワー出力回路
JP3161091B2 (ja) * 1992-10-30 2001-04-25 日本電気株式会社 半導体集積回路装置
JPH0832060A (ja) * 1994-07-13 1996-02-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3215364B2 (ja) * 1996-11-18 2001-10-02 松下電器産業株式会社 半導体装置
JP2000200905A (ja) * 1999-01-06 2000-07-18 Nissan Motor Co Ltd 半導体装置
JP2002118258A (ja) * 2000-10-10 2002-04-19 Sanyo Electric Co Ltd Ｍｏｓｆｅｔおよびそれを用いた保護回路装置
JP4761644B2 (ja) * 2001-04-18 2011-08-31 三菱電機株式会社 半導体装置
US6975023B2 (en) * 2002-09-04 2005-12-13 International Rectifier Corporation Co-packaged control circuit, transistor and inverted diode
JP4034173B2 (ja) * 2002-11-28 2008-01-16 株式会社日立製作所 半導体集積回路装置及びその半導体集積回路チップ
JP3928566B2 (ja) * 2003-01-30 2007-06-13 株式会社デンソー 過熱検出装置および半導体集積回路装置
JP2004273824A (ja) * 2003-03-10 2004-09-30 Denso Corp 半導体装置
JP4097613B2 (ja) * 2004-03-09 2008-06-11 三菱電機株式会社 半導体装置
TWI248180B (en) * 2004-10-22 2006-01-21 Advanced Semiconductor Eng Semiconductor package
DE102005007373B4 (de) * 2005-02-17 2013-05-29 Infineon Technologies Ag Leistungshalbleiterbaugruppe
US7535020B2 (en) * 2005-06-28 2009-05-19 Kabushiki Kaisha Toshiba Systems and methods for thermal sensing
US7825508B2 (en) * 2006-07-28 2010-11-02 Alpha Omega Semiconductor, Inc. Multi-die DC-DC buck power converter with efficient packaging
JP4929919B2 (ja) * 2006-08-22 2012-05-09 株式会社デンソー 半導体集積回路装置
US7999369B2 (en) * 2006-08-29 2011-08-16 Denso Corporation Power electronic package having two substrates with multiple semiconductor chips and electronic components
TW200824142A (en) * 2006-11-22 2008-06-01 Lighthouse Technology Co Ltd High power diode holder and thereof package is described
US7940500B2 (en) * 2008-05-23 2011-05-10 Sae Magnetics (H.K.) Ltd. Multi-chip module package including external and internal electrostatic discharge protection circuits, and/or method of making the same
JP2010034101A (ja) * 2008-07-25 2010-02-12 Renesas Technology Corp 半導体装置
JP5467799B2 (ja) * 2009-05-14 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007273931A (ja) 2006-03-07 2007-10-18 Toshiba Corp 電力用半導体素子、その製造方法及びその駆動方法
JP2009164288A (ja) 2007-12-28 2009-07-23 Sanken Electric Co Ltd 半導体素子及び半導体装置

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Publication number Publication date
US8564112B2 (en) 2013-10-22
KR20110102188A (ko) 2011-09-16
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TW201545311A (zh) 2015-12-01
US8299599B2 (en) 2012-10-30
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TWI552310B (zh) 2016-10-01
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JP5921055B2 (ja) 2016-05-24
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JP2011187650A (ja) 2011-09-22

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