JP2004273824A

JP2004273824A - 半導体装置

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Publication number: JP2004273824A
Application number: JP2003063510A
Authority: JP
Inventors: Yushi Imai; 今井　　祐志; Sumiji Futamura; 澄治二村
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2003-03-10
Filing date: 2003-03-10
Publication date: 2004-09-30

Abstract

【課題】各出力回路及び温度検出素子としてのダイオードが隣接するＬＤＭＯＳのみの熱的影響を受けるようにすると共に、装置自体を小型にする。
【解決手段】ＬＤＭＯＳ６によるスイッチング動作によって負荷への電圧供給を制御する出力回路と、この出力回路毎に備えられ、ＬＤＭＯＳ６の温度を検知する複数のダイオード９と、複数のダイオード９が対応するＬＤＭＯＳ６と隣接する他のＬＤＭＯＳ６に近接配置される場合に、このダイオード９と他のＬＤＭＯＳ６との間のみを隔てるように形成された第１分離部Ｔ１とを備える。これにより、隣接するＬＤＭＯＳ６以外の熱的影響を低減でき、更に、熱的影響の少ない部分の絶縁トレンチＴ１が無いため出力素子形成領域を小さくすることができる。
【選択図】図２

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の出力素子に対応して複数の温度検出素子を設けた半導体装置に関する。
【０００２】
【従来技術】
例えば特許文献１に示すように、従来より、複数の出力素子に対応して複数の温度検出素子を設けた半導体装置がある。図７は特許文献１に記載されている半導体装置の構成を示す平面図である。この従来技術の半導体装置では、ソース電極２４及びドレイン電極２５を有する複数の出力素子それぞれに温度検出素子２１が設けられている。この各出力素子及び温度検出素子２１が隣接する出力素子の熱的影響を受けないように、この各出力素子と各温度検出素子２１の組それぞれが互いに素子分離されるようにトレンチ２２及び絶縁部材２３が形成される。
【０００３】
【特許文献１】
特開２００２−４３５２１号公報
【０００４】
【発明が解決しようとする課題】
近年、複数の出力素子を有する半導体装置においては、小型化、低コスト化が進められるに従い、半導体装置の大きさを小さくすることが求められている。しかしながら、上記従来技術では、出力素子と温度検出素子２１を有する各組の全周をトレンチ２２及び絶縁部材２３にて素子分離しているため、隣接する出力素子の熱的影響が少ない部分にまでトレンチ２２及び絶縁部材２３が存在し出力素子形成領域が大きくなってしまうという問題があった。
【０００５】
本発明は上記点に鑑みて、各出力素子に対応する温度検出素子が隣接する他の出力素子の熱的影響を受けないようにすると共に、出力素子形成領域を小さくすることができる半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、負荷への電圧供給を制御する複数の出力素子と、出力素子毎に備えられ、出力素子の温度を検出する複数の温度検出素子と、複数の温度検出素子が対応する出力素子と隣接する他の出力素子に近接配置される場合に、温度検出素子と他の出力素子との間のみを隔てるように形成された第１分離部とを備えることを特徴とするものである。
【０００７】
このように、温度検出素子と他の出力素子との間のみを隔てるように第１分離部を備えることにより、隣接する出力素子での熱的影響を低減でき、更に、熱的影響の少ない部分の熱的影響を低減するための絶縁分離手段が無いため、出力素子形成領域を小さくすることができる。
【０００８】
例えば、請求項２に示すように、複数の出力素子及び複数の温度検出素子はＳＯＩ基板上に形成されており、第１分離部は、ＳＯＩ基板に形成されたトレンチ及びこのトレンチ内に配置された絶縁部材によって互いに絶縁分離されるようにすればよい。
【０００９】
請求項３に記載の発明においては、出力素子は、第１の電極と第２の電極とを有し、温度検出素子は、第１の電極若しくは第２の電極のパッドに隣接するように配置されていることを特徴とするものである。
【００１０】
このように、第１、第２の電極のパッドに隣接するように温度検出素子を配置することにより、最も発熱する部分の温度に基づいて温度保護回路が作動するようにできる。
【００１１】
請求項４に記載の発明においては、温度検出素子が対応する出力素子に面する側を除いて略三方から第１分離部と共に温度検出素子を囲うように形成された第２分離部を備えることを特徴とするものである。
【００１２】
このように、第１分離部と出力素子との間に温度検出素子を囲うように第２分離部を配置することにより、温度検出素子が配置された出力素子の発熱状態のみを正確に検出することができる。更に、検出素子と第１分離部との間の使用されていないスペースを第２分離部として利用できるため出力素子形成領域を小さくすることができると共に、隣接する出力素子での熱的影響を低減できる。
【００１３】
【発明の実施の形態】
（第１実施形態）
以下に本発明の第１実施形態を図に基づいて説明する。図１に本発明の一実施形態を適用した半導体装置の回路構成を示す。また、図２に、図１に示した半導体装置におけるＬＤＭＯＳ６とダイオード９のレイアウトを示す。
【００１４】
図１に示すように、半導体装置には負荷Ａを駆動する出力回路１が複数備えられている。図１では省略してあるが、各出力回路１は図中最も紙面上側に示した出力回路１と同様の回路構成を成している。
【００１５】
出力回路１には、直列接続された出力駆動トランジスタ２、抵抗３及びＭＯＳＦＥＴ４と、ＣＭＯＳロジック等で構成された選択ロジック部５とが備えられている。直列接続された出力駆動トランジスタ２、抵抗３及びＭＯＳＦＥＴ４には外部電源からの電圧が印加されるようになっており、選択ロジック部５によってＭＯＳＦＥＴ４のゲート電圧が調整されて、トランジスタ２と抵抗３との間の電位が調整されるようになっている。
【００１６】
また、出力回路１には、出力素子としての横型パワーＭＯＳＦＥＴ（以下、ＬＤＭＯＳという）６が備えられている。このＬＤＭＯＳ６のドレインにつがる端子６ａに負荷Ａが接続される。このＬＤＭＯＳ６のゲートにトランジスタ２と抵抗３の間の電位が印加され、選択ロジック部５によるＭＯＳＦＥＴ４のオン、オフ制御によって、ＬＤＭＯＳ６がオン、オフ制御され、負荷Ａへの電圧供給が制御されるようになっている。なお、負荷Ａとしては、例えば電磁弁駆動用のソレノイドやヘッドランプ、ワイパーモータ等が適用できる。
【００１７】
さらに、複数の出力回路１には、出力回路１毎に、ＬＤＭＯＳ６が高温になったことを検出し、出力回路１による負荷Ａへの電圧供給を停止させる温度保護回路７が備えられている。すなわち、これらＬＤＭＯＳ６の１つと温度保護回路７の１つを１組とすると、複数のＬＤＭＯＳ６と複数の温度保護回路７とがすべて組となった構成となっている。
【００１８】
この温度保護回路７は、定電流源８からの定電流が流されると共に温度特性を有する温度検出素子としてのダイオード９を備えている。このダイオード９での電圧降下の変動をコンパレータ１０による参照電圧との比較によって検出することで、ＬＤＭＯＳ６が高温になったことを検出するようになっている。すなわち、ＬＤＭＯＳ６が高温になって、ダイオード９での電圧降下量が小さくなると、コンパレータ１０の反転入力端子の電圧が非反転入力端子の電圧（参照電圧）よりも低くなり、選択ロジック部５に高温が検出されたことを意味するハイレベル信号が出力されるようになっている。
【００１９】
このようにＬＤＭＯＳ６が高温になったことが検出されると、選択ロジック部５によってＭＯＳＦＥＴ４が強制的にオフさせられ、ＬＤＭＯＳ６がオフされて、出力回路１のさらなる高温化が防止される。
【００２０】
図２は、本発明の第１実施形態におけるＬＤＭＯＳ６とダイオード９のレイアウトを示すものである。ＬＤＭＯＳ６のドレイン電極１３やソース電極１４は半導体基板中に形成されたドレイン領域Ｄやソース領域Ｓに電気的に接続される。これらドレイン電極１３及びソース電極１４は、例えば櫛歯状に構成され、互いの櫛歯が噛み合わさるようなレイアウトとされる。そして、櫛歯がまとめられた領域、すなわち櫛歯に対して垂直方向に延設された領域にドレイン電極１３のパッド１３ａ及びソース電極１４のパッド１４ａが備えられたレイアウトとされている。
【００２１】
また、ドレイン電極１３のパッド１３ａ又はソース電極１４のパッド１４ａ間に温度検出素子としてのダイオード９が配置されている。更に、本実施形態では、ＬＤＭＯＳ６とこのＬＤＭＯＳ６に隣接されたＬＤＭＯＳ６’の発熱状態を検出するダイオード９’との間にトレンチ１１及びトレンチ１１内の絶縁部材１２からなる絶縁トレンチＴ１が配置されている。なお、絶縁トレンチＴ１は、本発明における第１分離部に該当するものである。
【００２２】
ここで、上記のようにレイアウトされた半導体装置の内部構造について説明する。図４は本発明の第１実施形態の模式的断面図を示している。図４に示すように、ＬＤＭＯＳ６及びダイオード９は、支持基板１５上に絶縁層１６を介してＮ型の活性層１７が配置されたＳＯＩ基板１８上に形成されている。ＬＤＭＯＳ６は、活性層１７の表層部に拡散形成されたＰ型領域内に２重拡散によりに互いに離間するように形成されたＮ型ソース領域Ｓ及びＮ型ドレイン領域Ｄを有する。更に、これらＮ型ソース領域ＳとＮ型ドレイン領域Ｄとの間をチャネル領域として、このチャネル領域上にゲート酸化膜Ｏを介して形成されたゲート電極Ｇとを有した構成となっている。ダイオード９は、活性層１７の表層部において拡散形成されたＰ型層Ｄ１内に２重拡散により形成されたＮ型層Ｄ２を有した構成となっている。
【００２３】
これらＬＤＭＯＳ６及びダイオード９がＳＯＩ基板１８上に複数組形成されて配置されている。各ＬＤＭＯＳ６及び各ダイオード９はトレンチ１９及びトレンチ１９内の絶縁部材２０によって電気的に分離されている。
【００２４】
ここで、例えば、ＬＤＭＯＳ６とこのＬＤＭＯＳ６に隣接するＬＤＭＯＳ６’に対応するダイオード９’が近接配置される場合、ＬＤＭＯＳ６で発熱した熱がダイオード９’にまで影響する場合がある。この影響を低減するために、本実施形態では、ＬＤＭＯＳ６とダイオード９’との間のみに、トレンチ１１及びトレンチ１１内の絶縁部材１２から絶縁トレンチＴ１を配置する。この際に、ダイオード９と隣接するＬＤＭＯＳ６とが近接配置しない箇所Ｌ及び紙面におけるＬＤＭＯＳ６の上下面側には絶縁トレンチＴ１を配置する必要はない。
【００２５】
このように、出力回路１毎にダイオード９を備えると共に、隣接する出力回路１のＬＤＭＯＳ６に近接配置されたダイオード９の近傍のみを分離する構成とするので隣接するＬＤＭＯＳ６での熱的影響を低減できる。また、あるＬＤＭＯＳ６が発熱して温度保護動作により停止した場合でも、その他の各出力回路１が独立して正確に動作して各負荷が駆動されるようにできる。更に、熱的影響の少ない部分に絶縁トレンチＴ１を設ける必要がないので出力素子形成領域を小さくすることができる。
【００２６】
また、変形例として、ダイオード９をドレイン電極１３のパッド１３ａ又はソース電極１４のパッド１４ａの近傍に配置するようにしてもよい。ＬＤＭＯＳ６の電流経路となる近傍が最も高温となるため、電流経路となるドレイン電極１３のパッド１３ａ又はソース電極１４のパッド１４ａの近傍にダイオード９を配置することによって、最も発熱する部分の温度に基づいて温度保護回路が作動するようにできる。
【００２７】
（第２実施形態）
次に、本発明の第２実施形態について、図３及び図５を参照して説明する。図３は本発明の第２実施形態におけるＬＤＭＯＳ６とダイオード９のレイアウトを示すものである。図５は出力回路１を９個配置したＬＤＭＯＳ６とダイオード９のレイアウトを示すものである。なお、第１実施形態との共通部分についての詳しい説明は省略する。第１実施形態と本実施形態との相違点は、絶縁トレンチＴ２を配置したことにある。
【００２８】
図３に示すように、絶縁トレンチＴ１とＬＤＭＯＳ６との間であって、ドレイン電極１３のパッド１３ａとソース電極１４のパッド１４ａとの間に、トレンチ１１ａ及びトレンチ１１ａ内の絶縁部材１２ａからなる絶縁トレンチＴ２を複数設ける。また、この複数の絶縁トレンチＴ２の間にダイオード９を設ける。こうすることによって、対象とするＬＤＭＯＳ６の温度変化だけを、正確に検出することができる。なお、絶縁トレンチＴ２は、本発明における第２分離部に該当するものである。
【００２９】
また、本実施形態では、図５に示すような、出力回路１をマトリクス状に配置した場合に適用すると好適である。図５の場合では、ＬＤＭＯＳ６の紙面下側に位置するＬＤＭＯＳ６’’で発熱した熱を絶縁トレンチＴ２によって低減できると共に、ドレイン電極１３のパッド１３ａとダイオード９及びとソース電極１４のパッド１４ａとダイオード９との間の使用されていないスペースを絶縁トレンチＴ２として利用できるため出力素子形成領域を小さくすることができると共に、隣接する出力素子での熱的影響を低減できる。
【００３０】
なお、上記第１実施形態及び第２実施形態では、ドレイン電極１３とソース電極１４は、櫛歯状に構成され、互いの櫛歯が噛み合わさるようなレイアウトとされているが、これに限定されるものではなく他のレイアウトでもよい。また、上記第１実施形態及び第２実施形態では、櫛歯がまとめられた領域にドレイン電極１３やソース電極１４のパッド１３ａ、１４ａが配置されるようなレイアウトしているが、他のレイアウトであっても良い。例えば、図６に示すように、ドレイン電極１３やソース電極１４のパッド１３ａ、１４ａを櫛歯に対して直接接続させたレイアウトとしてもよい。
【００３１】
なお、上記実施形態では、発熱素子としてＬＤＭＯＳ６を例に挙げたが、その他の半導体スイッチング素子、例えば横型ＩＧＢＴやバイポーラトランジスタを発熱素子とする半導体装置においても本発明を適用可能である。また、温度検出素子として、ダイオード９を例に挙げたが、その他の温度特性を有する素子、例えば抵抗、Ｐｏｌｙ−ダイオード９やＰｏｌｙ抵抗を温度検出素子とする半導体装置においても本発明を適用可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態を適用した半導体装置の回路構成を示す図である。
【図２】本発明の第１実施形態の半導体装置におけるＬＤＭＯＳ６とダイオード９のレイアウトを示す図である。
【図３】本発明の第２実施形態の半導体装置におけるＬＤＭＯＳ６とダイオード９のレイアウトを示す図である。
【図４】本発明の第１実施形態の半導体装置におけるＬＤＭＯＳ６とダイオード９の模式的な断面を示す断面図である。
【図５】本発明の第２実施形態の半導体装置における出力回路１を９段にした場合のＬＤＭＯＳ６とダイオード９のレイアウトを示す図である。
【図６】本発明の半導体装置における変形例のＬＤＭＯＳ６とダイオード９のレイアウトを示す図である。
【図７】従来技術の半導体装置におけるＬＤＭＯＳ６とダイオード９のレイアウトを示す図である。
【符号の説明】
１出力回路、２出力駆動トランジスタ、３抵抗、４ＭＯＳＦＥＴ、５選択ロジック、６ＬＤＭＯＳ、７温度保護回路、８低電流源、９ダイオード、１０コンパレータ、１１トレンチ、１２絶縁部材、１３ドレイン電極、１４ソース電極、１５支持基板、１６絶縁層、１７活性層、１８ＳＯＩ基板、１９トレンチ、２０絶縁部材、Ａ負荷、Ｔ１絶縁トレンチ（第１分離部）、Ｔ２絶縁トレンチ（第２分離部）

Claims

負荷への電圧供給を制御する複数の出力素子と、
前記出力素子毎に備えられ、前記出力素子の温度を検出する複数の温度検出素子と、
前記複数の温度検出素子の各々が対応する出力素子と隣接する他の出力素子に近接配置される場合に、当該温度検出素子と他の出力素子との間のみを隔てるように形成された第１分離部とを備えることを特徴とする半導体装置。
前記複数の出力素子及び前記複数の温度検出素子はＳＯＩ基板上に形成されており、前記第１分離部は、前記ＳＯＩ基板に形成されたトレンチ及び当該トレンチ内に配置された絶縁部材によって構成されることを特徴とする請求項１に記載の半導体装置。
前記出力素子は、第１の電極と第２の電極とを有し、前記温度検出素子は、前記第１の電極若しくは前記第２の電極のパッドに隣接するように配置されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
前記温度検出素子が対応する出力素子に面する側を除いて略三方から前記第１分離部と共に前記温度検出素子を囲うように形成された第２分離部を備えることを特徴とする請求項１又は請求項２に記載の半導体装置。