JP3161091B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に係
わり、特に半導体基板の第１の主面側から第２の主面側
に電流を流す電力用の絶縁ゲート電界効果トランジスタ
（以下、ＭＯＳＦＥＴ、と称す）とこのＭＯＳＦＥＴを
制御する制御回路を同じ半導体チップ（半導体基板）に
設けたパワーＩＣに関する。
わり、特に半導体基板の第１の主面側から第２の主面側
に電流を流す電力用の絶縁ゲート電界効果トランジスタ
（以下、ＭＯＳＦＥＴ、と称す）とこのＭＯＳＦＥＴを
制御する制御回路を同じ半導体チップ（半導体基板）に
設けたパワーＩＣに関する。
【０００２】
【従来の技術】従来技術によるこの種の半導体集積回路
の一例の断面を図４に示す。高不純物濃度のＮ+ 型シリ
コン基体３上にＰ- 型シリコンエピタキシャル層２５が
形成され、このＰ- 型エピタキシャル層２５内にＮ+ 型
埋込層２６が形成されている。また、Ｐ- 型エピタキシ
ャル層２５上にはＮ- 型シリコンエピタキシャル層２７
が形成され、このＮ- 型エピタキシャル層２７を貫通し
て素子分離用のＰ+ 型拡散層２８が形成されている。Ｎ
- 型エピタキシャル層２７とＰ+ 型拡散層２８を逆バイ
アスすることによって、Ｎ- 型エピタキシャル層２７は
島状の領域２７ａ，２７ｂ，２７ｃに電気的に分離され
る。Ｎ- 型エピタキシャル層２７の領域２７ａには、そ
れぞれが電極１７に接続されたＰ+ 型コレクタ４，Ｐ+
型エミッタ５，Ｎ+ 型ベースコンタクト部６を有しＮ-
型領域２７ａの表面箇所をベースとするＰＮＰバイポー
ラトランジスタ３６が電力用のパワーＭＯＳＦＥＴを制
御する制御回路の素子の一つとして形成されている。Ｎ
- 型エピタキシャル層２７の領域２７ｂにはＰウエル２
９が形成されそこに、それぞれが電極１７に接続された
Ｎ+ 型コレクタ８，Ｎ+ 型エミッタ９，Ｐ+ 型ベースコ
ンタクト１０を有しＰウエル２９の表面箇所をベースと
するＮＰＮバイポーラトランジスタ３７が電力用のパワ
ーＭＯＳＦＥＴを制御する制御回路の素子の一つとして
形成されている。また、Ｎ+ 型埋込層２６とつながって
その上に位置するＮ- 型エピタキシャル層２７の領域２
７ｃには、Ｐ型領域２２内のＮ+ 型ソース１１、Ｐ型領
域２２の表面のチャンネル領域２４，Ｎ- 型領域２７ｃ
とＮ+ 型埋込層２６とＮ+ 型シリコン基体３からなるド
レイン，Ｎ+ 型ソース１１に接続するソース電極１６，
Ｎ+ 型シリコン基体３の裏面に接続するドレイン電極１
５，チャンネル領域２４上のゲート絶縁膜４１，その上
のゲート電極４２を有する電力用のパワーＭＯＳＦＥＴ
３９が形成されている。
の一例の断面を図４に示す。高不純物濃度のＮ+ 型シリ
コン基体３上にＰ- 型シリコンエピタキシャル層２５が
形成され、このＰ- 型エピタキシャル層２５内にＮ+ 型
埋込層２６が形成されている。また、Ｐ- 型エピタキシ
ャル層２５上にはＮ- 型シリコンエピタキシャル層２７
が形成され、このＮ- 型エピタキシャル層２７を貫通し
て素子分離用のＰ+ 型拡散層２８が形成されている。Ｎ
- 型エピタキシャル層２７とＰ+ 型拡散層２８を逆バイ
アスすることによって、Ｎ- 型エピタキシャル層２７は
島状の領域２７ａ，２７ｂ，２７ｃに電気的に分離され
る。Ｎ- 型エピタキシャル層２７の領域２７ａには、そ
れぞれが電極１７に接続されたＰ+ 型コレクタ４，Ｐ+
型エミッタ５，Ｎ+ 型ベースコンタクト部６を有しＮ-
型領域２７ａの表面箇所をベースとするＰＮＰバイポー
ラトランジスタ３６が電力用のパワーＭＯＳＦＥＴを制
御する制御回路の素子の一つとして形成されている。Ｎ
- 型エピタキシャル層２７の領域２７ｂにはＰウエル２
９が形成されそこに、それぞれが電極１７に接続された
Ｎ+ 型コレクタ８，Ｎ+ 型エミッタ９，Ｐ+ 型ベースコ
ンタクト１０を有しＰウエル２９の表面箇所をベースと
するＮＰＮバイポーラトランジスタ３７が電力用のパワ
ーＭＯＳＦＥＴを制御する制御回路の素子の一つとして
形成されている。また、Ｎ+ 型埋込層２６とつながって
その上に位置するＮ- 型エピタキシャル層２７の領域２
７ｃには、Ｐ型領域２２内のＮ+ 型ソース１１、Ｐ型領
域２２の表面のチャンネル領域２４，Ｎ- 型領域２７ｃ
とＮ+ 型埋込層２６とＮ+ 型シリコン基体３からなるド
レイン，Ｎ+ 型ソース１１に接続するソース電極１６，
Ｎ+ 型シリコン基体３の裏面に接続するドレイン電極１
５，チャンネル領域２４上のゲート絶縁膜４１，その上
のゲート電極４２を有する電力用のパワーＭＯＳＦＥＴ
３９が形成されている。
【０００３】このような構成のパワーＩＣでは通常Ｐ-
型エピタキシャル層２５をグラウンド電位に、Ｎ- 型領
域２７ｃとＮ+ 型埋込層２６とＮ+ 型シリコン基体３と
をプラス電位にして使うので、この間のＰＮ接合は逆バ
イアスされ、バイポーラトランジスタ３６，３７とＭＯ
ＳＦＥＴ３９は電気的に分離される。
型エピタキシャル層２５をグラウンド電位に、Ｎ- 型領
域２７ｃとＮ+ 型埋込層２６とＮ+ 型シリコン基体３と
をプラス電位にして使うので、この間のＰＮ接合は逆バ
イアスされ、バイポーラトランジスタ３６，３７とＭＯ
ＳＦＥＴ３９は電気的に分離される。
【０００４】このときのＰ- 型エピタキシャル層２５と
Ｎ+ 型シリコン基体３の間にできるＰ- Ｎ+ 接合の逆バ
イアスブレークダウン電圧は、Ｐ- 型エピタキシャル層
２５の厚さによって決まり、ブレークダウン電圧が６０
Ｖの場合は約２０μｍが必要である。
Ｎ+ 型シリコン基体３の間にできるＰ- Ｎ+ 接合の逆バ
イアスブレークダウン電圧は、Ｐ- 型エピタキシャル層
２５の厚さによって決まり、ブレークダウン電圧が６０
Ｖの場合は約２０μｍが必要である。
【０００５】一方、ＭＯＳＦＥＴのドレイン耐圧は、Ｎ
- 型エピタキシャル層２７の厚さによって決まり、通常
約１０μｍの厚さが必要である。
- 型エピタキシャル層２７の厚さによって決まり、通常
約１０μｍの厚さが必要である。
【０００６】
【発明が解決しようとする課題】以上の図４に示したパ
ワーＩＣでは、制御用トランジスタ３６，３７、電力用
素子であるＭＯＳＦＥＴ３９を電気的に分離するために
Ｐ+ 型拡散層２８を形成しているが、このＰ+ 型拡散層
２８は広い面積を必要とし、かつその形成に長時間を必
要とするという欠点を有する。
ワーＩＣでは、制御用トランジスタ３６，３７、電力用
素子であるＭＯＳＦＥＴ３９を電気的に分離するために
Ｐ+ 型拡散層２８を形成しているが、このＰ+ 型拡散層
２８は広い面積を必要とし、かつその形成に長時間を必
要とするという欠点を有する。
【０００７】この欠点を解決するために、小信号用のバ
イポーラＩＣ等で用いられるトレンチ分離法（溝分離
法）を使うことが考えられる。この方法を図５に示す。
尚、図５において図４と同一もしくは類似の箇所は同じ
符号で示してあるので重複する説明は省略する。図５で
は、素子分離領域をトレンチ３０およびトレンチ３０の
内部に充填された絶縁体層１３で行っている。しかし、
従来のパワーＩＣにトレンチ分離法を適用した場合、先
に説明したようにＭＯＳＦＥＴのドレイン耐圧のために
Ｎ- 型エピタキシャル層２７は約１０μｍの厚さが必要
であるからトレンチ３０は１２〜１５μｍの深さに深く
形成しなければならず、その工程が複雑かつ困難となり
実用的ではない。
イポーラＩＣ等で用いられるトレンチ分離法（溝分離
法）を使うことが考えられる。この方法を図５に示す。
尚、図５において図４と同一もしくは類似の箇所は同じ
符号で示してあるので重複する説明は省略する。図５で
は、素子分離領域をトレンチ３０およびトレンチ３０の
内部に充填された絶縁体層１３で行っている。しかし、
従来のパワーＩＣにトレンチ分離法を適用した場合、先
に説明したようにＭＯＳＦＥＴのドレイン耐圧のために
Ｎ- 型エピタキシャル層２７は約１０μｍの厚さが必要
であるからトレンチ３０は１２〜１５μｍの深さに深く
形成しなければならず、その工程が複雑かつ困難となり
実用的ではない。
【０００８】
【課題を解決するための手段】本発明の特徴は、半導体
基板の第１の主面側から第２の主面側に電流を流す電力
用のＭＯＳＦＥＴと、前記半導体基板の第１の主面側に
形成された、前記ＭＯＳＦＥＴを制御する制御素子と、
前記ＭＯＳＦＥＴと前記制御素子とを分離する素子分離
領域とを有する半導体集積回路装置において、前記半導
体基板は、第１導電型の半導体基体と、前記半導体基体
より低い不純物濃度を有して前記半導体基体上に形成さ
れた第１導電型の第１の半導体層と、前記第１の半導体
層上に形成された第２導電型の第２の半導体層とを具備
して構成され、たがいに同じ深さを有する第１及び第２
のトレンチが前記第２の半導体層を貫通して前記第１の
半導体層に達して設けられており、前記素子分離領域
は、前記第１のトレンチおよびその内面に形成された絶
縁体層（誘電体層）を有して構成され、前記ＭＯＳＦＥ
Ｔのチャンネル領域は前記第２の半導体層内において前
記半導体基板の第１、第２の主面と垂直の方向の前記第
２のトレンチの側壁に形成され、第２導電型の前記第２
の半導体層の表面が前記半導体基板の第１の主面であ
り、前記素子分離領域に囲まれた第２導電型の前記第２
の半導体層の箇所に第１導電型のウエルが形成され、第
１導電型の前記ウエル内に前記制御素子が形成されてい
る半導体集積回路装置にある。
基板の第１の主面側から第２の主面側に電流を流す電力
用のＭＯＳＦＥＴと、前記半導体基板の第１の主面側に
形成された、前記ＭＯＳＦＥＴを制御する制御素子と、
前記ＭＯＳＦＥＴと前記制御素子とを分離する素子分離
領域とを有する半導体集積回路装置において、前記半導
体基板は、第１導電型の半導体基体と、前記半導体基体
より低い不純物濃度を有して前記半導体基体上に形成さ
れた第１導電型の第１の半導体層と、前記第１の半導体
層上に形成された第２導電型の第２の半導体層とを具備
して構成され、たがいに同じ深さを有する第１及び第２
のトレンチが前記第２の半導体層を貫通して前記第１の
半導体層に達して設けられており、前記素子分離領域
は、前記第１のトレンチおよびその内面に形成された絶
縁体層（誘電体層）を有して構成され、前記ＭＯＳＦＥ
Ｔのチャンネル領域は前記第２の半導体層内において前
記半導体基板の第１、第２の主面と垂直の方向の前記第
２のトレンチの側壁に形成され、第２導電型の前記第２
の半導体層の表面が前記半導体基板の第１の主面であ
り、前記素子分離領域に囲まれた第２導電型の前記第２
の半導体層の箇所に第１導電型のウエルが形成され、第
１導電型の前記ウエル内に前記制御素子が形成されてい
る半導体集積回路装置にある。
【０００９】本発明の特徴は、半導体基板の第１の主面
側から第２の主面側に電流を流す電力用の絶縁ゲート電
界効果トランジスタと、前記半導体基板の第１の主面側
に形成された、前記絶縁ゲート電界効果トランジスタを
制御する制御素子と、前記絶縁ゲート電界効果トランジ
スタと前記制御素子とを分離する素子分離領域とを有す
る半導体集積回路装置において、前記半導体基板は、第
１導電型の半導体基体と、前記半導体基体より低い不純
物濃度を有して前記半導体基体上に形成された第１導電
型の第１の半導体層と、前記第１の半導体層上に形成さ
れた第２導電型の第２の半導体層と、第２導電型の前記
第２の半導体層上に形成された第１導電型のエピタキシ
ャル層とを具備して構成され、前記素子分離領域は、前
記第２の半導体層を貫通して前記第１の半導体層に達す
る第１のトレンチおよびその内面に形成された絶縁体層
を有して構成され、前記絶縁ゲート電界効果トランジス
タのチャンネル領域は前記第２の半導体層内の第２のト
レンチの側壁に形成され、かつ、前記第１導電型のエピ
タキシャル層を前記絶縁ゲート電界効果トランジスタの
ソースとし、前記制御素子として第１及び第２のバイポ
ーラトランジスタを有し、前記第１導電型のエピタキシ
ャル層を前記第１のバイポーラトランジスタのベースと
し、前記第１導電型のエピタキシャル層を前記第２のバ
イポーラトランジスタのコレクタとした半導体集積回路
装置にある。
側から第２の主面側に電流を流す電力用の絶縁ゲート電
界効果トランジスタと、前記半導体基板の第１の主面側
に形成された、前記絶縁ゲート電界効果トランジスタを
制御する制御素子と、前記絶縁ゲート電界効果トランジ
スタと前記制御素子とを分離する素子分離領域とを有す
る半導体集積回路装置において、前記半導体基板は、第
１導電型の半導体基体と、前記半導体基体より低い不純
物濃度を有して前記半導体基体上に形成された第１導電
型の第１の半導体層と、前記第１の半導体層上に形成さ
れた第２導電型の第２の半導体層と、第２導電型の前記
第２の半導体層上に形成された第１導電型のエピタキシ
ャル層とを具備して構成され、前記素子分離領域は、前
記第２の半導体層を貫通して前記第１の半導体層に達す
る第１のトレンチおよびその内面に形成された絶縁体層
を有して構成され、前記絶縁ゲート電界効果トランジス
タのチャンネル領域は前記第２の半導体層内の第２のト
レンチの側壁に形成され、かつ、前記第１導電型のエピ
タキシャル層を前記絶縁ゲート電界効果トランジスタの
ソースとし、前記制御素子として第１及び第２のバイポ
ーラトランジスタを有し、前記第１導電型のエピタキシ
ャル層を前記第１のバイポーラトランジスタのベースと
し、前記第１導電型のエピタキシャル層を前記第２のバ
イポーラトランジスタのコレクタとした半導体集積回路
装置にある。
【００１０】
【実施例】以下、次に図面を参照して本発明を説明す
る。
る。
【００１１】図１は本発明の第１の実施例の半導体チッ
プを示す断面図である。図１と同図の半導体チップを製
造する方法を工程順に示した図２（ａ）〜（ｅ）とを同
時に説明する。
プを示す断面図である。図１と同図の半導体チップを製
造する方法を工程順に示した図２（ａ）〜（ｅ）とを同
時に説明する。
【００１２】まず、高不純物濃度のＮ+ 型シリコン基体
３上にＮ- 型シリコンエピタキシャル層２を膜厚約１０
μｍに成長し、さらにその上にＰ型シリコンエピタキシ
ャル層１を膜厚約３μｍに成長して半導体基板５０を構
成させる。半導体基板５０は、Ｐ型シリコンエピタキシ
ャル層１の表面を第１の主面５１とし、Ｎ+ 型シリコン
基体３のＮ- 型シリコンエピタキシャル層２が形成され
た面とは反対方向の面を第２の主面５２とし、この第１
および第２の主面５１，５２は実質的にたがいに並行な
平坦面である（図２（ａ））。
３上にＮ- 型シリコンエピタキシャル層２を膜厚約１０
μｍに成長し、さらにその上にＰ型シリコンエピタキシ
ャル層１を膜厚約３μｍに成長して半導体基板５０を構
成させる。半導体基板５０は、Ｐ型シリコンエピタキシ
ャル層１の表面を第１の主面５１とし、Ｎ+ 型シリコン
基体３のＮ- 型シリコンエピタキシャル層２が形成され
た面とは反対方向の面を第２の主面５２とし、この第１
および第２の主面５１，５２は実質的にたがいに並行な
平坦面である（図２（ａ））。
【００１３】次に、Ｐ型シリコンエピタキシャル層１を
貫通してＮ- 型シリコンエピタキシャル層２に達する第
１のトレンチ（溝）１４ａおよび第２のトレンチ（溝）
１４ｂを第１の主面５１から垂直に形成する。第１のト
レンチ１４ａは素子分離用のものでこれによりＰ型エピ
タキシャル層１は島状の領域１ａ，１ｂ，１ｃに電気的
に分離される。第２のトレンチ１４ｂは島状の領域１ｃ
内に形成され、ＭＯＳＦＥＴの縦チャンネルのゲート構
造用のものである（図２（ｂ））。
貫通してＮ- 型シリコンエピタキシャル層２に達する第
１のトレンチ（溝）１４ａおよび第２のトレンチ（溝）
１４ｂを第１の主面５１から垂直に形成する。第１のト
レンチ１４ａは素子分離用のものでこれによりＰ型エピ
タキシャル層１は島状の領域１ａ，１ｂ，１ｃに電気的
に分離される。第２のトレンチ１４ｂは島状の領域１ｃ
内に形成され、ＭＯＳＦＥＴの縦チャンネルのゲート構
造用のものである（図２（ｂ））。
【００１４】次に、第１のトレンチ１４ａを二酸化シリ
コン等の絶縁膜１３で充填させて素子分離領域を構成さ
せる。一方、第２のトレンチ１４ｂの内壁上に熱酸化に
よる二酸化シリコン等のゲート絶縁膜２１を形成し、そ
の上にトレンチ１４ｂを充填するようにポリシリコンを
堆積してゲート電極１２を形成し、ゲート電極１２上に
絶縁膜４３を形成する（図２（ｃ））。
コン等の絶縁膜１３で充填させて素子分離領域を構成さ
せる。一方、第２のトレンチ１４ｂの内壁上に熱酸化に
よる二酸化シリコン等のゲート絶縁膜２１を形成し、そ
の上にトレンチ１４ｂを充填するようにポリシリコンを
堆積してゲート電極１２を形成し、ゲート電極１２上に
絶縁膜４３を形成する（図２（ｃ））。
【００１５】次に、フォトリソグラフィー技術を用い
て、Ｐ型エピタキシャル層１の島状の領域１ａの内にＰ
ＮＰバイポーラトランジスタのＮ型ベース７を形成し、
その内にこのトランジスタのＰ+ 型コレクタ４，Ｐ+ 型
エミッタ５，Ｎ+ 型ベースコンタクト部６を形成する。
また、Ｐ型エピタキシャル層１の島状の領域１ｂにＮ型
ウエル１９を形成しそこにＮＰＮバイポーラトランジス
タのＰ型ベース１８を形成し、その内にこのトランジス
タのＮ+ 型コレクタ８，Ｎ+ 型エミッタ９，Ｐ+型ベー
スコンタクト部１０を形成する。また、Ｐ型エピタキシ
ャル層１の島状の領域１ｃのトレンチ１４ｂの外周表面
に電力用パワーＭＯＳＦＥＴのＮ+ 型ソース１１を形成
する。そして全面に二酸化シリコン等の絶縁膜３３を披
着する（図２（ｄ））。
て、Ｐ型エピタキシャル層１の島状の領域１ａの内にＰ
ＮＰバイポーラトランジスタのＮ型ベース７を形成し、
その内にこのトランジスタのＰ+ 型コレクタ４，Ｐ+ 型
エミッタ５，Ｎ+ 型ベースコンタクト部６を形成する。
また、Ｐ型エピタキシャル層１の島状の領域１ｂにＮ型
ウエル１９を形成しそこにＮＰＮバイポーラトランジス
タのＰ型ベース１８を形成し、その内にこのトランジス
タのＮ+ 型コレクタ８，Ｎ+ 型エミッタ９，Ｐ+型ベー
スコンタクト部１０を形成する。また、Ｐ型エピタキシ
ャル層１の島状の領域１ｃのトレンチ１４ｂの外周表面
に電力用パワーＭＯＳＦＥＴのＮ+ 型ソース１１を形成
する。そして全面に二酸化シリコン等の絶縁膜３３を披
着する（図２（ｄ））。
【００１６】最後に、絶縁膜３３にコンタクトホールを
開孔して、それぞれの不純物領域に電極１７を接続し
て、島状の領域１ａにはＰＮＰバイポーラトランジスタ
３６が電力用のパワーＭＯＳＦＥＴを制御する制御回路
の素子の一つとして形成され、島状の領域１ｂにはＮＰ
Ｎバイポーラトランジスタ３７が電力用のパワーＭＯＳ
ＦＥＴを制御する制御回路の素子の一つとして形成され
る。
開孔して、それぞれの不純物領域に電極１７を接続し
て、島状の領域１ａにはＰＮＰバイポーラトランジスタ
３６が電力用のパワーＭＯＳＦＥＴを制御する制御回路
の素子の一つとして形成され、島状の領域１ｂにはＮＰ
Ｎバイポーラトランジスタ３７が電力用のパワーＭＯＳ
ＦＥＴを制御する制御回路の素子の一つとして形成され
る。
【００１７】一方、Ｎ+ 型ソース１１にソース電極１６
を接続し、半導体基板５０の第２の主面５２であるＮ+
型シリコン基体３の裏面にドレイン電極１５を接続し
て、チャンネル領域２０が半導体基板５０の主面５１と
垂直の方向に第２のトレンチ１４ｂの側壁に形成され、
半導体基板の一方の主面５１のソース電極１６と半導体
基板の他方の主面５２のドレイン電極１５間を電流通路
とする電力用のパワーＭＯＳＦＥＴ３８が、Ｐ型シリコ
ンエピタキシャル層１の島状の領域１ｃからドレインと
なるＮ- 型シリコンエピタキシャル層２およびＮ+ 型シ
リコン基体３にかけて形成される（図２（ｄ）および図
１）。
を接続し、半導体基板５０の第２の主面５２であるＮ+
型シリコン基体３の裏面にドレイン電極１５を接続し
て、チャンネル領域２０が半導体基板５０の主面５１と
垂直の方向に第２のトレンチ１４ｂの側壁に形成され、
半導体基板の一方の主面５１のソース電極１６と半導体
基板の他方の主面５２のドレイン電極１５間を電流通路
とする電力用のパワーＭＯＳＦＥＴ３８が、Ｐ型シリコ
ンエピタキシャル層１の島状の領域１ｃからドレインと
なるＮ- 型シリコンエピタキシャル層２およびＮ+ 型シ
リコン基体３にかけて形成される（図２（ｄ）および図
１）。
【００１８】尚、ＭＯＳＦＥＴについて図２では図１の
左半分を図示してある。そして、図１の断面で示される
第２のトレンチ１４ｂは平面形状でリング状となってい
るから、左右に図示された第２のトレンチ１４ｂは連続
的に形成されている。したがって、チャンネル領域２
０，ゲート絶縁膜２１，ソース１１は平面形状でリング
状の第２のトレンチ１４ｂ内周と外周とにそれぞれに沿
って形成されている。
左半分を図示してある。そして、図１の断面で示される
第２のトレンチ１４ｂは平面形状でリング状となってい
るから、左右に図示された第２のトレンチ１４ｂは連続
的に形成されている。したがって、チャンネル領域２
０，ゲート絶縁膜２１，ソース１１は平面形状でリング
状の第２のトレンチ１４ｂ内周と外周とにそれぞれに沿
って形成されている。
【００１９】上記した本発明ではＰ型シリコンエピタキ
シャル層１の膜厚は、ＭＯＳＦＥＴ３８のチャンネル長
（縦方向にソースとドレイン間）が得られる厚さおよび
バイポーラトランジスタ３６，３７が形成できる厚さが
あればよく、約３μｍ程度で十分である。したがって、
素子分離の第２のトレンチ１４ｂも３〜４μｍの深さで
十分であるからパワーＩＣにトレンチ分離を用いること
ができる。
シャル層１の膜厚は、ＭＯＳＦＥＴ３８のチャンネル長
（縦方向にソースとドレイン間）が得られる厚さおよび
バイポーラトランジスタ３６，３７が形成できる厚さが
あればよく、約３μｍ程度で十分である。したがって、
素子分離の第２のトレンチ１４ｂも３〜４μｍの深さで
十分であるからパワーＩＣにトレンチ分離を用いること
ができる。
【００２０】すなわち、ＭＯＳＦＥＴのドレイン耐圧は
Ｎ- 型シリコンエピタキシャル層２の膜厚により決定さ
れるが、トレンチはＰ型シリコンエピタキシャル層１を
貫通するのであってＮ- 型シリコンエピタキシャル層２
は貫通しないから、ドレイン耐圧とトレンチの深さとは
無関係となるのである。
Ｎ- 型シリコンエピタキシャル層２の膜厚により決定さ
れるが、トレンチはＰ型シリコンエピタキシャル層１を
貫通するのであってＮ- 型シリコンエピタキシャル層２
は貫通しないから、ドレイン耐圧とトレンチの深さとは
無関係となるのである。
【００２１】さらに本発明の半導体集積回路装置では通
常、Ｐ型シリコンエピタキシャル層１をグラウンド電位
に、Ｎ- 型シリコンエピタキシャル層２およびＮ+ 型シ
リコン基体３をプラス電位にして使用する。このとき
に、Ｐ型シリコンエピタキシャル層１とＮ- 型シリコン
エピタキシャル層２とのブレークダウン電圧は、ＭＯＳ
ＦＥＴのドレイン耐圧と同様にＮ- 型シリコンエピタキ
シャル層２の膜厚により決定される。このように、図
４，図５の従来技術においてブレークダウン電圧がＰ-
型エピタキシャル層２５の膜厚に依存しＭＯＳＦＥＴの
ドレイン耐圧がＮ-型エピタキシャル層２７の膜厚に依
存するという異なる二つの層にそれぞれ依存するのと異
なり、本発明ではブレークダウン電圧もドレイン耐圧も
Ｎ- 型シリコンエピタキシャル層２の一層のみに依存す
るから、図４，図５のＭＯＳＦＥＴにおけるＮ+ 型埋込
層２６を省くことができ、さらに工程が簡素化される。
常、Ｐ型シリコンエピタキシャル層１をグラウンド電位
に、Ｎ- 型シリコンエピタキシャル層２およびＮ+ 型シ
リコン基体３をプラス電位にして使用する。このとき
に、Ｐ型シリコンエピタキシャル層１とＮ- 型シリコン
エピタキシャル層２とのブレークダウン電圧は、ＭＯＳ
ＦＥＴのドレイン耐圧と同様にＮ- 型シリコンエピタキ
シャル層２の膜厚により決定される。このように、図
４，図５の従来技術においてブレークダウン電圧がＰ-
型エピタキシャル層２５の膜厚に依存しＭＯＳＦＥＴの
ドレイン耐圧がＮ-型エピタキシャル層２７の膜厚に依
存するという異なる二つの層にそれぞれ依存するのと異
なり、本発明ではブレークダウン電圧もドレイン耐圧も
Ｎ- 型シリコンエピタキシャル層２の一層のみに依存す
るから、図４，図５のＭＯＳＦＥＴにおけるＮ+ 型埋込
層２６を省くことができ、さらに工程が簡素化される。
【００２２】次に図３は本発明の第２の実施例の半導体
チップを示す断面図である。尚、図３において図１，図
２と同一もしくは類似の箇所は同じ符号で示してあるの
で重複する説明は省略する。
チップを示す断面図である。尚、図３において図１，図
２と同一もしくは類似の箇所は同じ符号で示してあるの
で重複する説明は省略する。
【００２３】この第２の実施例では、Ｐ型シリコンエピ
タキシャル層１上にさらにＮ- 型シリコンエピタキシャ
ル層３２を成長して半導体基板を構成させる。第１およ
び第２のトレンチ１４ａ，１４ｂはＮ- 型シリコンエピ
タキシャル層３２を貫通してからＰ型シリコンエピタキ
シャル層１を貫通し、トレンチ１４ａによりＮ- 型シリ
コンエピタキシャル層３２も島状の領域３２ａ，３２
ｂ，３２ｃに素子分離される。ＭＯＳＦＥＴはＮ- 型シ
リコンエピタキシャル層３２の島状の領域３２ｃ内にソ
ースコンタクト部となるＮ+ 型ソース１１が形成され、
Ｎ- 型シリコンエピタキシャル層の島状の領域３２ｃが
チャンネル領域２０に当接するＮ- 型ソースとなる。
タキシャル層１上にさらにＮ- 型シリコンエピタキシャ
ル層３２を成長して半導体基板を構成させる。第１およ
び第２のトレンチ１４ａ，１４ｂはＮ- 型シリコンエピ
タキシャル層３２を貫通してからＰ型シリコンエピタキ
シャル層１を貫通し、トレンチ１４ａによりＮ- 型シリ
コンエピタキシャル層３２も島状の領域３２ａ，３２
ｂ，３２ｃに素子分離される。ＭＯＳＦＥＴはＮ- 型シ
リコンエピタキシャル層３２の島状の領域３２ｃ内にソ
ースコンタクト部となるＮ+ 型ソース１１が形成され、
Ｎ- 型シリコンエピタキシャル層の島状の領域３２ｃが
チャンネル領域２０に当接するＮ- 型ソースとなる。
【００２４】そして、ＰＮＰバイポーラトランジスタ３
６ではＮ- 型シリコンエピタキシャル層３２の領域３２
ａがそのままベースとなり、ＮＰＮバイポーラトランジ
スタ３７はＮウエルの形成を省略してＮ- 型シリコンエ
ピタキシャル層３２の領域３２ｂがそのままコレクタと
なりＮ+ 型コレクタ埋込層３４およびＮ+ 型引き出し領
域３５を形成する。この様な構造にすることで高性能な
バイポーラトランジスタを得ることができる。
６ではＮ- 型シリコンエピタキシャル層３２の領域３２
ａがそのままベースとなり、ＮＰＮバイポーラトランジ
スタ３７はＮウエルの形成を省略してＮ- 型シリコンエ
ピタキシャル層３２の領域３２ｂがそのままコレクタと
なりＮ+ 型コレクタ埋込層３４およびＮ+ 型引き出し領
域３５を形成する。この様な構造にすることで高性能な
バイポーラトランジスタを得ることができる。
【００２５】以上、制御用の素子としてバイポーラトラ
ンジスタを例示して説明したが、制御用素子としてはバ
イポーラトランジスタに限定されることはなく、制御用
素子としてＣＭＯＳやダイオードなどを用いた場合でも
本発明は適用できる。また、実施例の半導体の極性を逆
にした場合、すなわちＮ型をＰ型にしＰ型をＮ型にした
場合でも本発明は適用できるものである。
ンジスタを例示して説明したが、制御用素子としてはバ
イポーラトランジスタに限定されることはなく、制御用
素子としてＣＭＯＳやダイオードなどを用いた場合でも
本発明は適用できる。また、実施例の半導体の極性を逆
にした場合、すなわちＮ型をＰ型にしＰ型をＮ型にした
場合でも本発明は適用できるものである。
【００２６】
【発明の効果】以上説明したように本発明は、Ｎ+ 型基
体上にＮ- 型エピタキシャル層を有し、さらにその上に
Ｐ型エピタキシャル層を有して半導体基板を構成させて
いるので、半導体基板の第１の主面側から第２の主面側
に電流を流す電力用のＭＯＳＦＥＴと半導体基板の第１
の主面側に形成された制御素子とを分離する素子分離領
域にトレンチ分離法を用いることができる。また、ＭＯ
ＳＦＥＴのチャンネル領域はＰ型エピタキシャル層内に
おいて半導体基板の第１および第２の主面と垂直の方向
にトレンチの側壁に形成されているから、埋込層をなく
し構造を簡単にすることができる。
体上にＮ- 型エピタキシャル層を有し、さらにその上に
Ｐ型エピタキシャル層を有して半導体基板を構成させて
いるので、半導体基板の第１の主面側から第２の主面側
に電流を流す電力用のＭＯＳＦＥＴと半導体基板の第１
の主面側に形成された制御素子とを分離する素子分離領
域にトレンチ分離法を用いることができる。また、ＭＯ
ＳＦＥＴのチャンネル領域はＰ型エピタキシャル層内に
おいて半導体基板の第１および第２の主面と垂直の方向
にトレンチの側壁に形成されているから、埋込層をなく
し構造を簡単にすることができる。
【図１】本発明の第１の実施例を示す断面図である。
【図２】本発明の第１の実施例を製造する方法を工程順
に示した断面図である。
に示した断面図である。
【図３】本発明の第２の実施例を示す断面図である。
【図４】従来技術の一例を示す断面図である。
【図５】従来技術の他の例を示す断面図である。
１ Ｐ型シリコンエピタキシャル層 １ａ，１ｂ，１ｃ Ｐ型エピタキシャル層１の島状の
領域 ２ Ｎ- 型シリコンエピタキシャル層 ３ Ｎ+ 型シリコン基体 ４ ＰＮＰバイポーラトランジスタのＰ+ 型コレクタ ５ ＰＮＰバイポーラトランジスタのＰ+ 型エミッタ ６ ＰＮＰバイポーラトランジスタのＮ+ 型ベースコ
ンタクト部 ７ ＰＮＰバイポーラトランジスタのＮ型ベース ８ ＮＰＮバイポーラトランジスタのＮ+ 型コレクタ ９ ＮＰＮバイポーラトランジスタのＮ+ 型エミッタ １０ ＮＰＮバイポーラトランジスタのＰ+ 型ベース
コンタクト部 １１ ＭＯＳＦＥＴのＮ+ 型ソース １２ ＭＯＳＦＥＴのゲート電極 １３ 素子分離用の第１のトレンチ内の絶縁膜 １４ａ 素子分離用の第１のトレンチ １４ｂ ＭＯＳＦＥＴのゲート構造用の第２のトレン
チ １５ ＭＯＳＦＥＴのドレイン電極 １６ ＭＯＳＦＥＴのソース電極 １７ バイポーラトランジスタの電極 １８ ＮＰＮバイポーラトランジスタのＰ型ベース １９ ＮＰＮバイポーラトランジスタ形成用のＮ型ウ
エル ２０ ＭＯＳＦＥＴのチャンネル領域 ２１ ＭＯＳＦＥＴのゲート絶縁膜 ２２ Ｐ型領域 ２４ ＭＯＳＦＥＴのチャンネル領域 ２５ Ｐ- 型エピタキシャル層 ２６ Ｎ+ 型埋込層 ２７ Ｎ- 型シリコンエピタキシャル層 ２７ａ，２７ｂ，２７ｃ Ｎ- 型エピタキシャル層２
７の島状の領域 ２８ Ｐ+ 型拡散層 ２９ Ｐウエル ３０ トレンチ ３２ Ｎ- 型シリコンエピタキシャル層 ３２ａ，３２ｂ，３２ｃ Ｎ- 型シリコンエピタキシ
ャル層３２の島状の領域 ３３ 半導体基板上の絶縁膜 ３４ Ｎ+ 型コレクタ埋込層 ３５ Ｎ+ 型引き出し領域 ３６ ＰＮＰバイポーラトランジスタ ３７ ＮＰＮバイポーラトランジスタ ３８ 本発明のＭＯＳＦＥＴ ３９ 従来技術のＭＯＳＦＥＴ ４１ ゲート絶縁膜 ４２ ゲート電極 ４３ 絶縁膜 ５０ 半導体基板 ５１ 半導体基板の第１の主面 ５２ 半導体基板の第２の主面
領域 ２ Ｎ- 型シリコンエピタキシャル層 ３ Ｎ+ 型シリコン基体 ４ ＰＮＰバイポーラトランジスタのＰ+ 型コレクタ ５ ＰＮＰバイポーラトランジスタのＰ+ 型エミッタ ６ ＰＮＰバイポーラトランジスタのＮ+ 型ベースコ
ンタクト部 ７ ＰＮＰバイポーラトランジスタのＮ型ベース ８ ＮＰＮバイポーラトランジスタのＮ+ 型コレクタ ９ ＮＰＮバイポーラトランジスタのＮ+ 型エミッタ １０ ＮＰＮバイポーラトランジスタのＰ+ 型ベース
コンタクト部 １１ ＭＯＳＦＥＴのＮ+ 型ソース １２ ＭＯＳＦＥＴのゲート電極 １３ 素子分離用の第１のトレンチ内の絶縁膜 １４ａ 素子分離用の第１のトレンチ １４ｂ ＭＯＳＦＥＴのゲート構造用の第２のトレン
チ １５ ＭＯＳＦＥＴのドレイン電極 １６ ＭＯＳＦＥＴのソース電極 １７ バイポーラトランジスタの電極 １８ ＮＰＮバイポーラトランジスタのＰ型ベース １９ ＮＰＮバイポーラトランジスタ形成用のＮ型ウ
エル ２０ ＭＯＳＦＥＴのチャンネル領域 ２１ ＭＯＳＦＥＴのゲート絶縁膜 ２２ Ｐ型領域 ２４ ＭＯＳＦＥＴのチャンネル領域 ２５ Ｐ- 型エピタキシャル層 ２６ Ｎ+ 型埋込層 ２７ Ｎ- 型シリコンエピタキシャル層 ２７ａ，２７ｂ，２７ｃ Ｎ- 型エピタキシャル層２
７の島状の領域 ２８ Ｐ+ 型拡散層 ２９ Ｐウエル ３０ トレンチ ３２ Ｎ- 型シリコンエピタキシャル層 ３２ａ，３２ｂ，３２ｃ Ｎ- 型シリコンエピタキシ
ャル層３２の島状の領域 ３３ 半導体基板上の絶縁膜 ３４ Ｎ+ 型コレクタ埋込層 ３５ Ｎ+ 型引き出し領域 ３６ ＰＮＰバイポーラトランジスタ ３７ ＮＰＮバイポーラトランジスタ ３８ 本発明のＭＯＳＦＥＴ ３９ 従来技術のＭＯＳＦＥＴ ４１ ゲート絶縁膜 ４２ ゲート電極 ４３ 絶縁膜 ５０ 半導体基板 ５１ 半導体基板の第１の主面 ５２ 半導体基板の第２の主面
Claims (2)
- 【請求項１】 半導体基板の第１の主面側から第２の主
面側に電流を流す電力用の絶縁ゲート電界効果トランジ
スタと、前記半導体基板の第１の主面側に形成された、
前記絶縁ゲート電界効果トランジスタを制御する制御素
子と、前記絶縁ゲート電界効果トランジスタと前記制御
素子とを分離する素子分離領域とを有する半導体集積回
路装置において、 前記半導体基板は、第１導電型の半導体基体と、前記半
導体基体より低い不純物濃度を有して前記半導体基体上
に形成された第１導電型の第１の半導体層と、前記第１
の半導体層上に形成された第２導電型の第２の半導体層
とを具備して構成され、 たがいに同じ深さを有する第１及び第２のトレンチが前
記第２の半導体層を貫通して前記第１の半導体層に達し
て設けられており、 前記素子分離領域は、前記第１のトレンチおよびその内
面に形成された絶縁体層を有して構成され、 前記絶縁ゲート電界効果トランジスタのチャンネル領域
は前記第２の半導体層内の前記第２のトレンチの側壁に
形成され、第２導電型の前記第２の半導体層の表面が前記半導体基
板の第１の主面であり、 前記素子分離領域に囲まれた第２導電型の前記第２の半
導体層の箇所に第１導電型のウエルが形成され、第１導
電型の前記ウエル内に前記制御素子が形成されている こ
とを特徴とする半導体集積回路装置。 - 【請求項２】 半導体基板の第１の主面側から第２の主
面側に電流を流す電力用の絶縁ゲート電界効果トランジ
スタと、前記半導体基板の第１の主面側に形成された、
前記絶縁ゲート電界効果トランジスタを制御する制御素
子と、前記絶縁ゲート電界効果トランジスタと前記制御
素子とを分離する素子分離領域とを有する半導体集積回
路装置において、 前記半導体基板は、第１導電型の半導体基体と、前記半
導体基体より低い不純物濃度を有して前記半導体基体上
に形成された第１導電型の第１の半導体層と、前記第１
の半導体層上に形成された第２導電型の第２の半導体層
と、第２導電型の前記第２の半導体層上に形成された第
１導電型のエピタキシャル層とを具備して構成され、 前記素子分離領域は、前記第２の半導体層を貫通して前
記第１の半導体層に達する第１のトレンチおよびその内
面に形成された絶縁体層を有して構成され、 前記絶縁ゲート電界効果トランジスタのチャンネル領域
は前記第２の半導体層内の第２のトレンチの側壁に形成
され、 かつ、前記第１導電型のエピタキシャル層を前記絶縁ゲ
ート電界効果トランジスタのソースとし、 前記制御素子として第１及び第２のバイポーラトランジ
スタを有し、前記第１導電型のエピタキシャル層を前記
第１のバイポーラトランジスタのベースとし、前記第１
導電型のエピタキシャル層を前記第２のバイポーラトラ
ンジスタのコレクタとしたことを特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29282092A JP3161091B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29282092A JP3161091B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151728A JPH06151728A (ja) | 1994-05-31 |
| JP3161091B2 true JP3161091B2 (ja) | 2001-04-25 |
Family
ID=17786772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29282092A Expired - Fee Related JP3161091B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3161091B2 (ja) |
Families Citing this family (7)
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|---|---|---|---|---|
| JP2002026328A (ja) * | 2000-07-04 | 2002-01-25 | Toshiba Corp | 横型半導体装置 |
| JP4761644B2 (ja) * | 2001-04-18 | 2011-08-31 | 三菱電機株式会社 | 半導体装置 |
| JP5028748B2 (ja) * | 2005-04-15 | 2012-09-19 | 富士電機株式会社 | パワー半導体デバイスの温度計測装置 |
| JP5309427B2 (ja) * | 2006-04-24 | 2013-10-09 | 富士電機株式会社 | 半導体装置 |
| JP5921055B2 (ja) * | 2010-03-08 | 2016-05-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN103329268B (zh) | 2011-03-17 | 2016-06-29 | 富士电机株式会社 | 半导体器件及制造其的方法 |
| JP5692379B2 (ja) | 2011-06-30 | 2015-04-01 | 富士電機株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-10-30 JP JP29282092A patent/JP3161091B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06151728A (ja) | 1994-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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