KR101515280B1 - 크로스토크 격리를 갖는 융기된 포토다이오드 - Google Patents

크로스토크 격리를 갖는 융기된 포토다이오드 Download PDF

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Abstract

상기 디바이스는 복수의 격리 스페이서 및 복수의 저부 전극을 포함하고, 복수의 저부 전극 중 인접한 저부 전극은 복수의 격리 스페이서 중 각자의 격리 스페이서에 의해 서로 절연되다. 복수의 광전 변환 영역이 복수의 저부 전극에 중첩되고, 복수의 광전 변환 영역 중 인접한 광전 변환 영역은 복수의 격리 스페이서 중 각자의 격리 스페이서에 의해 서로 절연된다. 상부 전극은 복수의 광전 변환 영역 및 복수의 격리 스페이서 위에 놓인다.

Description

크로스토크 격리를 갖는 융기된 포토다이오드{ELEVATED PHOTODIODES WITH CROSSTALK ISOLATION}
관련 출원들에 대한 상호참조
본 출원은 다음의 가출원된 미국 특허 출원: 2012년 7월 31일자로 출원되고 발명의 명칭이 "Photodiode with Crosstalk Isolation"인 출원 일련 번호 61/677,828에 이득을 주장하고, 이 출원은 참조에 의해 여기서 통합 설립되다.
기술 분야
본 발명은 반도체 디바이스에 관한 것이고, 보다 구체적으로는 크로스토크 격리를 갖는 융기된 포토다이오드에 관한 것이다.
융기된 포토다이오드를 포함한 이미지 센서 칩에 있어서, 융기된 포토다이오드는 집적 회로의 상호연결 구조 위에 형성된다. 상기 상호연결 구조는 복수의 유전체층 내에 배치된 금속 라인 및 비아를 포함하기 때문에 융기된 포토다이오드는 상호연결 구조에 의해 영향을 받지 않는다. 또한, 광자는 상호연결 구조를 관통할 필요가 없기 때문에 금속 라인 및 비아의 라우팅은 금속 라인 및 비아의 라우팅에서 광의 경로를 위해 공간이 예약될 필요가 없으므로 용이하다.
종래의 융기된 포토다이오드 구조는 복수의 저부 전극, 저부 전극 위의 연속 광전 변환막, 광전 변환막 위의 연속 상부 전극을 포함한다. 이 종래의 구조는 인접한 픽셀 사이의 전기적 및 광학적 크로스토크에 걸린다.
실시예에 따르면, 디바이스는 복수의 격리 스페이서 및 복수의 저부 전극을 포함하고, 상기 복수의 저부 전극 중 인전한 저부 전극은 상기 복수의 격리 스페이서 중 각자의 격리 스페이서에 의해 서로 절연된다. 복수의 광전 변환 영역이 상기 복수의 저부 전극에 중첩되고, 상기 복수의 광전 변환 영역 중 인접한 광전 변환 영역은 상기 복수의 격리 스페이서 중 각자의 격리 스페이서에 의해 서로 절연된다. 상부 전극이 상기 복수의 광전 변환 영역 및 상기 복수의 격리 스페이서 위에 놓인다.
다른 실시예에 따르면, 디바이스는 반도체 기판, 및 상기 반도체 기판 위에 놓인 상호연결 구조를 포함하고, 상기 상호연결 구조 내부에는 금속 라인 및 비아를 포함한다. 복수의 저부 전극이 상기 금속 라인 및 비아 위에 놓이고 상기 금속 라인 및 비아에 전기적으로 결합된다. 복수의 격리 스페이서가 상기 상호연결 구조 위에 놓이고, 상기 복수의 격리 스페이서는 그리드를 형성하기 위해 서로 상호연결된다. 복수의 광전 변환 영역은 그리드의 그리드 개구부 내에 배치된다. 상부 전극이 상기 복수의 광전 변환 영역 위에 놓인다.
또 다른 실시예에 따르면, 방법은 연속 저부 전극을 형성하는 단계, 상기 연속 저부 전극 위에 희생층을 형성하는 단계, 및 상기 희생층 및 상기 연속 저부 전극에서 개구부를 형성하기 위해 상기 희생층 및 상기 저부 전극을 패터닝하는 단계를 포함한다. 연속 저부 전극은 상기 개구부에 의해 복수의 이산(discrete) 저부 전극으로 분리된다. 상기 방법은 복수의 격리 스페이서를 형성하기 위해 희생층 내의 개구부를 격리막(isolation film)으로 충진하는(filling) 단계, 상기 복수의 이산 저부 전극을 드러내기(reveal) 위해 상기 희생층을 제거하는 단계, 및 상기 복수의 이산 저부 전극 상에 복수의 광전 변환 영역을 형성하는 단계를 포함하고, 상기 복수의 광전 변환 영역 중 인접한 광전 변환 영역은 상기 복수의 격리 스페이서에 의해 서로 분리된다. 상부 전극이 복수의 광전 변환 영역 위에 형성된다.
본 실시예 및 그 장점을 보다 완벽히 이해하기 위해, 이제 첨부된 도면과 함께 취해진 이하의 상세한 설명을 참조한다.
도 1은 실시예에 따른 융기된 포토다이오드를 포함한 이미지 센서 칩의 일부를 예시한다.
도 2 내지 도 9는 일부 예시적인 실시예에 따른 융기된 포토다이오드를 포함하는 이미지 센서 칩의 제조에서 중간 단계의 단면도이다.
도 10은 융기된 포토다이오드 및 각자의 분리 구조의 상면도를 예시한다
본 발명의 실시예들의 제조 및 이용이 이하 상세하게 설명된다. 그러나, 본 실시예는 광범위하고 다양한 특정 환경에서 실시될 수 있는 수 많은 적용가능한 발명 개념을 제공한다는 것을 인지해야 한다. 논의된 특정 실시예는 예시이며, 본 발명의 범위를 한정하는 것은 아니다.
융기된 포토다이오드 및 그 형성의 방법을 포함하는 이미지 센서 칩(및 각자의 웨이퍼)은 다양한 예시적인 실시예에 따라 제공된다. 상기 이미지 센서 칩 형성의 중간 단계가 예시된다. 실시예의 변형이 논의된다. 여러 도면 및 예시적인 실시예에 걸쳐서 동일한 참조 번호는 동일한 요소를 지시하는데 이용된다.
도 1을 참조하면, 이미지 센서 칩(10)의 예시적인 구조는 3개의 인접한 픽셀 유닛(100)을 포함하여 도시된다. 이미지 센서 칩(10)은 또한 10으로도 표시되는 절단되지 않은(un-sawed) 반도체 웨이퍼의 부분일 수 있다. 명료함과 편의를 위해 3개의 픽셀 유닛(100)이 예시된다. 다른 수의 픽셀 유닛 및 다른 배치(예를 들어, 1차원, 2차원 배열 등)가 본 개시의 고려된 범위 내에 있다.
픽셀 유닛(100) 각각은 리드 아웃(read out) 회로(22), 상호연결 구조(24)의 금속 라인 및 비아, 상호연결 구조(24) 위의 융기된 포토다이오드(26), 융기된 포토다이오드(26) 위의 컬러 필터(58), 및 컬러 필터(58) 위의 마이크로 렌즈(60)를 포함한다. 포토다이오드(26)는 저부 전극(42), 광전 변환 영역(54) 및 상부 전극(56)을 더 포함한다. 상부 전극(56)은 일부 실시예에 따라 연속적인 층일 수 있지만, 픽셀 유닛(100) 각각의 상부 전극(56)은 또한 다른 상부 전극(56)으로부터 분리될 수 있다. 픽셀 유닛(100) 각각의 광전 변환 영역(54)은 격리 스페이서(52)에 의해 인접한 픽셀 유닛(100)의 광전 변환 영역(54)으로부터 격리된다.
이제 도 1의 구조를 제작하기 위한 예시적인 프로세스가 도 2 내지 도 9에 관해서 설명된다. 도 2로 시작하면, 기판(20)을 포함한 이미지 센서 칩(10)의 초기 구조가 제공된다. 일부 실시예에 있어서, 기판(20)은 실리콘 기판이다. 대안적으로, 기판(20)은 예를 들어 실리콘 게르마늄, 실리콘 카본, III-V 화합물 반도체 물질 등의 다른 반도체 물질로 형성된다. 회로(22)는 기판(20)의 표면에서 형성된다. 회로(22)는 예시된 바와 같이 리드 아웃 회로를 포함할 수 있고, 픽셀 유닛(100)(도 1) 각각은 리드 아웃 회로 중 하나를 포함한다. 리드 아웃 회로는 예를 들어 전달 게이트, 행 선택기, 소스 폴로어(source follower) 및/또는 리셋 트랜지스터를 포함할 수 있는 하나 또는 복수의 트랜지스터를 포함할 수 있다. 또한, 회로(22)는 아날로그-디지털 변환기(Analog-to-Digital Converter; ADC), 상관된 이중 샘플링(correlated-double sampling, CDS) 회로, 행 디코더 등을 포함할 수 있는 이미지 신호 처리(Image Signal Processing, ISP) 회로를 포함할 수 있다.
상호연결 구조(24)는 회로(22) 위에 형성된다. 상호연결 구조(24)는 예를 들어 약 3.0보다 낮은 로우 유전 상수(k값)를 갖는 로우-k(low-k) 유전체 물질을 포함할 수 있는 복수의 유전체층(25)을 포함한다. 금속 라인 및 비아(28)와 같은 다양한 금속 상호연결이 유전체층(25) 내에 형성되고, 회로(22) 내의 리드 아웃 회로를 위에 놓인 융기된 포토다이오드(26)(도 1)에 전기적으로 연결한다. 금속 상호연결 및 그 형성 방법은 당업계에 공지되어 있고, 그 세부 사항은 명료함을 위해 여기 포함되지 않는다.
복수의 금속층은 상호연결 구조(24) 내의 금속층 중에서 최상층인 상부 금속층(Mtop)을 포함한다. 도 2에 나타낸 바와 같이, 연속 저부 전극층(42)이 상호연결 구조(24) 위에 형성된다. 연속 저부 전극층(42)은, 상부 비아(41)로서 나타낸, 비아, 플러그(plug), 또는 다른 상호연결 구조를 통해 상부 금속층(Mtop) 내의 금속 라인(28)에 전기적으로 결합된다.
알루미늄, 텅스텐, 구리, 티타늄 질화물, 크롬 등의 금속 또는 금속 화합물이 저부 전극층(42)을 형성하기 위해 채용될 수 있다. 예시적인 형성 방법은 화학 기상 증착(Chemical Vapor Deposition; CVD), 물리 기상 증착(Physical Vapor Deposition; PVD), 플라즈마 인핸스드 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD), 금속 유기 화학 기상 증착(Metal Organic Chemical Vapor Deposition; MOCVD), 스퍼터링(sputtering) 등을 포함한다. 저부 전극층(42)은 일부 실시예에서 약 0.05 ㎛ 내지 약 3㎛ 사이 두께 T1로 형성될 수 있다.
도 3은 연속 저부 전극층(42) 위의 희생층(44)의 형성을 예시한다. 일부 실시예에 있어서 희생층(44)은 실리콘 산화물과 같은 산화물, 실리콘 질화물와 같은 질화물, 또는 다른 허용가능한 절연체 물질로 형성되거나 포함한다. 희생층(44)의 두께 T2는 일부 실시예에서 약 0.3㎛ 내지 약 0.5㎛ 사이에 있다. 희생층(44)은 CVD, PECVD, MOCVD, 스퍼터닝, 스핀 온(spin on) 프로세스 등 중 하나에 의해 증착될 수 있다. 대안적인 실시예에 있어서, 희생층(44)은 또한 폴리머(예를 들어, 폴리이미드) 등일 수 있는 감광성 물질로 형성되거나 포함할 수 있다. 포토레지스트층(46)은 희생층(44) 맨 위에 형성된다. 그 다음에, 포토레지스트층(46)은 자기-정렬된(self-aligned) 격리 스페이서(52)(도 1)가 형성될 곳에 대응하는 개구부(48)를 형성하기 위해 공지의 포토리소그래피 프로세스를 이용하여 패터닝된다. 예시된 실시예에 있어서, 결과의 개구부(48)의 폭 S1은 약 0.25㎛ 이하이고, 그것은 1.1㎛ 사이즈 픽셀에 대해 60%보다 큰 충진율에 대응한다.
도 4는 희생층(44)의 부분들 및 저부 전극층(42)의 부분들이 에칭 마스크로서 작용하는 포토레지스트층(46)으로 에칭된 후의 구조를 예시한다. 이에 따라, 개구부(48)는 연속 저부 전극층(42)을 관통하도록 아래로 연장한다. 개구부(48)의 저부는 저부 전극층(42)의 저부보다 낮거나 같은 높이일 수 있다. 플라즈마 에칭과 같은 건식 에칭이 이 단계에 고려될 수 있다. 에칭 단계는 개구부(48)에서 명확한(well-defined) 거의 수직 측벽에 제공하는 이방성 에칭일 수 있다. 다른 에칭 화학 및 에칭 파라미터가 저부 전극층(42) 에칭이 희생층(44) 에칭을 위한 에칭 화학에 관련될 때 바람직할 수 있다. 에칭 단계의 결과로서, 저부 전극층(42)은 더 이상 연속하지 않고, 이제 저부 전극(42)로서도 지시되는 복수의 이산(discrete) 저부 전극을 포함한다는 것이 주목된다. 도 4의 구조의 상면도에 있어서, 개구부(48)는 이산 저부 전극(42)을 서로 분리하기 위한 개구부 그리드(grid)를 형성할 수 있다. 개구부(48)의 패턴은, 도 10에 나타낸 바와 같이, 격리 스페이서(52)의 패터닝과 본질적으로 같다.
도 5를 참조하면, 다음에 유전체 물질로 형성된 유전체막인 격리막(isolation film)(50)은 개구부(48) 내와 도 4의 구조 위에 증착된다. 격리막에 적합한 많은 물질 중에는 산화물, 질화물, 실리콘의 산화질화물 등이 있다. 격리막(50) 및 희생층(44)은 동일한 후보 물질로부터 선택될 수도 있지만, 격리막(50) 및 희생층(44)은 상이한 물질 - 후속하는 희생층(44)의 제거에서 높은 에칭 선택도를 갖음 - 로 형성된다. 후보 증착 방법은 스핀 온 프로세스, CVD 프로세스, PECVD 프로세스 또는 어떤 다른 적합한 증착 프로세스를 포함한다. 구체적인 프로세스는 중요하지 않고, 제공되는 프로세스는 개구부(48)의 좋은 충진율을 제공한다.
도 6은 수행되고 있는 화학 기계적 연마(Chemical Mechanical Polish; CMP) 단계와 같은 평탄화 단계의 결과를 예시한다. 희생층(44) 위에 놓인 격리막(50)의 부분들은 개구부(48) 내의 격리막(50)의 그러한 부분들을 남겨두고 제거된다. 일부 실시예에 있어서, 희생층(44)의 상부 부분은 또한 CMP 프로세스 동안에 제거될 뿐만 아니라, 오버(over) 연마를 초래할 수 있다. 상세한 설명 전반에 있어, 격리막(50)의 나머지 부분은 격리 스페이서(52)로 언급된다. 도 6은 격리 스페이서(52)가 이산 스페이서인 것을 예시하였지만, 예시된 이산 스페이서(52)는, 격리 스페이서(52)의 상면도를 예시하는 도 10에 나타낸 바와 같이, 그리드를 형성하는 연속 격리 스페이서(52)의 부분일 수 있다.
이어서, 도 7에 나타낸 바와 같이, 희생층(44)은 남아 있는 격리 스페이서(52)를 남겨두고 제거된다. 희생층(44)은 습식 에칭 또는 건식 에칭과 같은 에칭 프로세스를 이용하여 제거될 수 있다. 바람직하게는, 희생층(44) 및 격리 스페이서(52)에 적합한 물질을 선택함으로써 희생층(44)이 에칭될 때 희생층(44)과 격리 스페이서(52) 사이에 높은 에칭 선택도가 있을 수 있다. 따라서, 희생층(44)은 있다면 격리 스페이서(52)의 많은 부분을 크게 제거하지 않고 제거될 수 있다.
도 8을 참조하면, 광전 변환층(54)은 증착 프로세스, 스핀 코팅 프로세스 등에 의해 형성된다. 광전 변환층(54)은 비정질 실리콘, 양자점 층, 유기 물질 등을 포함할 수 있다. 광전 변환층(54)은 자기-정렬된 격리 스페이서(52)의 두께/높이 이상의 두께/높이로 증착된다. 그 다음에, 광전 변환층(54)은 예를 들어 도 9에 나타낸 바와 같은 CMP 프로세스에 의해 자기-정렬된 스페이서의 두께/높이로 평탄화된다. 그 결과, 연속 광전 변환층(54)이, 참조 번호 54를 이용하여 또한 지시되는, 이산 광전 변환 영역으로 분리된다. 격리 스페이서(52)의 상면 위의 광전 변환층(54)의 부분들은 제거되고, 이에 따라 결과의 광전 변환 영역(54)의 상면은 격리 스페이서(52)의 상면과 실질적으로 같은 높이이다. 저부 전극(42)의 가장자리(edge)는 광전 변환 영역(54)의 각자의 가장자리에 수직으로 정렬된다. 광전 변환 영역(54)은 광자의 자극에 응답하여 전자 및 홀(holes)을 생성하는 기능을 갖고, 이에 따라 포토다이오드의 부품으로서 작용한다.
도 1을 다시 참조하면, 후속하는 단계에서는 투명 전도성 물질, 예를 들어 인듐 주석 산화물(Indium Tin Oxide; ITO)로 형성된 투명 상부 전극(56)이 격리 스페이서(52) 및 광전 변환 영역(54)의 맨 위에 이어서 형성된다. 투명 상부 전극(56)의 저면은 격리 스페이서(52) 및 광전 변환 영역(54)의 상면과 접촉하여 있을 수 있다. 후속하는 프로세스에 있어서, 컬러 필터(58), 마이크로 렌즈(60), 보호층(도시되지 않음) 등과 같은 위에 놓인 구조가 형성된다.
도 1에 나타낸 바와 같이, 이미지 센서 칩(10)의 픽셀은 픽셀 유닛(100)당 하나의 픽셀로 이산(discrete)된다. 당업자는 하나의 픽셀 유닛(100)이 대안적으로 여러 픽셀 유닛을 포함하여 픽셀 유닛 내에서 픽셀이 (예를 들어 당업계에 공지된 바와 같이 적당한 필터에 의해) 적색 광에 반응하도록 구성되고, 픽셀이 녹색 광에 응답하도록 구성되고, 픽셀이 청색 광에 반응하도록 구성되도록 할 수 있다는 것을 인지할 것이다. 상부 전극(56)이 연속적인 것으로 도시되었지만, 일부 실시예에 있어서 하나 이상의 이산 상부 전극이 채용될 수 있다.
도 1에 나타낸 바와 같이, 격리 스페이서(52)의 형성 프로세스로 인하여 격리 스페이서(52)의 상면은 광전 변환 영역(54)의 상면과 같은 높이일 수 있다. 격리 스페이서(52)의 저면은 저부 전극(42)의 저면보다 낮거나 실질적으로 같은 높이일 수 있다. 또한, 격리 스페이서(52)는 광전 변환 영역(54)의 탑뷰 사이즈(top-view size) 및 저부 전극(42)의 탑뷰 사이즈를 정의한다.
도 10은 도 1의 구조의 부분들의 상면도를 예시하고, 여기서 격리 스페이서(52)는 서로 직교하는 X와 Y 방향으로 연장하는 상호연결된 격리 스페이서 스트립(strip)(52)을 포함하는 그리드를 형성하는 것처럼 도시된다. 저부 전극(42) 및 광전 변환 영역(54)은 그리드 내에 형성되고, 격리 스페이서(52)에 의해 서로 분리된다. 저부 전극(42) 및 광전 변환 영역(54)은 격리 스페이서(52)의 그리드 개구부의 전체를 충진할 수 있다. 저부 전극(42)의 가장자리 및 광전 변환 영역(54)은 격리 스페이서(52)의 가장자리와 접촉하고 있다. 컬러 필터(58) 및 마이크로 렌즈(60)는 또한 배열을 형성하고, 여기서 이웃하는 컬러 필터(58)와 마이크로 렌즈(60) 사이의 인터페이스는 격리 스페이서(52)와 중첩할 수 있다.
설명된 실시예 중 일부에 의해 실현될 수 있는 이로운 특징은 그들이 자기-정렬된 격리 스페이서 프로세스를 제공한다는 것이다. 이러한 특징은 저부 전극(42)이 격리 스페이서(52)의 가장자리까지의 모든 경로로 연장하였기 때문에 큰 충진율을 제공한다. 다른(otherwise) 연속 광전 변환층(54)을 분리하기 위해 격리 스페이서(52)(도 1)를 형성하여 종래의 연속 광전 변환층에서의 광 크로스토크(crosstalk)는 더 이상 발생하지 않는다. 게다가, 격리 스페이서(52)는 또한 하나의 픽셀 유닛(100)의 하나의 이산 광전 변환 영역(54)에서 생성된 전극 및 홀이 인접한 픽셀 유닛(100)의 저부 전극에 의해 수용될 수 없기 때문에 전기적 크로스토크를 감소시키거나 제거한다.
실시예에 따르면, 디바이스는 복수의 격리 스페이서 및 복수의 저부 전극을 포함하고, 상기 복수의 저부 전극 중 인전한 저부 전극은 상기 복수의 격리 스페이서 중 각자의 격리 스페이서에 의해 서로 절연된다. 복수의 광전 변환 영역이 상기 복수의 저부 전극에 중첩되고, 상기 복수의 광전 변환 영역 중 인접한 광전 변환 영역은 상기 복수의 격리 스페이서 중 각자의 격리 스페이서에 의해 서로 절연된다. 상부 전극이 상기 복수의 광전 변환 영역 및 상기 복수의 격리 스페이서 위에 놓인다.
다른 실시예에 따르면, 디바이스는 반도체 기판, 및 상기 반도체 기판 위에 놓인 상호연결 구조를 포함하고, 상기 상호연결 구조 내부에는 금속 라인 및 비아를 포함한다. 복수의 저부 전극이 상기 금속 라인 및 비아 위에 놓이고 상기 금속 라인 및 비아에 전기적으로 결합된다. 복수의 격리 스페이서가 상기 상호연결 구조 위에 놓이고, 상기 복수의 격리 스페이서는 그리드를 형성하기 위해 서로 상호연결된다. 복수의 광전 변환 영역은 그리드의 그리드 개구부 내에 배치된다. 상부 전극이 상기 복수의 광전 변환 영역 위에 놓인다.
또 다른 실시예에 따르면, 방법은 연속 저부 전극을 형성하는 단계, 상기 연속 저부 전극 위에 희생층을 형성하는 단계, 및 상기 희생층 및 상기 연속 저부 전극에서 개구부를 형성하기 위해 상기 희생층 및 상기 저부 전극을 패터닝하는 단계를 포함한다. 연속 저부 전극은 상기 개구부에 의해 복수의 이산(discrete) 저부 전극으로 분리된다. 상기 방법은 복수의 격리 스페이서를 형성하기 위해 희생층 내의 개구부를 격리막(isolation film)으로 충진하는(filling) 단계, 상기 복수의 이산 저부 전극을 드러내기(reveal) 위해 상기 희생층을 제거하는 단계, 및 상기 복수의 이산 저부 전극 상에 복수의 광전 변환 영역을 형성하는 단계를 포함하고, 상기 복수의 광전 변환 영역 중 인접한 광전 변환 영역은 상기 복수의 격리 스페이서에 의해 서로 분리된다. 상부 전극이 복수의 광전 변환 영역 위에 형성된다.
본 실시예 및 그들의 이점이 상세하게 설명되었지만, 다양한 수정, 대체, 및 변경이 여기서 첨부된 특허청구범위에 의해 규정되는 바와 같은 본 발명의 사상 및 범위로부터 벗어남없이 이루어질 수 있다는 것이 이해되어야 한다. 게다가, 본 출원의 범위는 상세한 설명에서 설명된 프로세스, 머신, 제조, 물질의 구성, 수단, 방법, 및 단계의 특정한 실시예에 한정되도록 의도되지 않는다. 당업자는 본 개시로부터 여기서 설명된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 이와 실질적으로 동일한 결과를 달성하는, 기존의 또는 이후 개발될 프로세스, 머신, 제조, 물질의 구성, 수단, 방법, 또는 단계가 본 개시에 따라 이용될 수 있음을 쉽게 알 수 있을 것이다. 따라서, 첨부된 특허청구범위는 이와 같은 프로세스, 머신, 제조, 물질의 구성, 수단, 방법, 또는 단계를 본 발명의 범위 내에 포함하도록 의도된다. 추가적으로, 각 청구항은 개별의 실시예를 구성하고, 여러 청구항 및 실시예의 조합은 본 발명의 범위 내에 있다.

Claims (10)

  1. 디바이스에 있어서,
    유전체층;
    상기 유전체층 위에서 상기 유전체층과 접촉하는 복수의 격리 스페이서들;
    복수의 저부 전극들로서, 상기 복수의 저부 전극들 중 인접한 저부 전극들은 상기 복수의 격리 스페이서들 중 개별 격리 스페이서들에 의해 서로 절연되며, 상기 유전체층과 상기 복수의 격리 스페이서들은 상기 복수의 저부 전극들의 저면들과 동일한 높이이거나 상기 저면들보다 낮은 구별가능한 계면들을 형성하는 것인, 상기 복수의 저부 전극들;
    상기 복수의 저부 전극들에 중첩하는 복수의 광전 변환 영역들로서, 상기 복수의 광전 변환 영역들 중 인접한 광전 변환 영역들은 상기 복수의 격리 스페이서들 중 개별 격리 스페이서들에 의해 서로 절연되는 것인, 상기 복수의 광전 변환 영역들;
    상기 복수의 광전 변환 영역들 및 상기 복수의 격리 스페이서들 위에 놓인 상부 전극
    을 포함하는 디바이스.
  2. 제 1 항에 있어서,
    상기 복수의 저부 전극들 아래에 놓인 반도체 기판;
    상기 반도체 기판의 상면의 복수의 리드 아웃(read out) 회로들; 및
    상호연결 구조를 더 포함하고, 상기 상호연결 구조는,
    복수의 유전체층들로서, 상기 유전체층은 상기 복수의 유전체층들의 최상층인 것인, 상기 복수의 유전체층들; 및
    상기 복수의 유전체층들 내의 금속 라인들 및 비아들로서, 상기 금속 라인들 및 비아들은 상기 리드 아웃 회로들 각각을 상기 복수의 저부 전극들 중 위에 놓인 개별 저부 전극들에 전기적으로 결합시키는 것인, 상기 금속 라인들 및 비아들을 포함하는 것인, 디바이스.
  3. 제 1 항에 있어서,
    상기 복수의 광전 변환 영역들 중 하나에 각각 정렬되되 그 위에 놓인 복수의 컬러 필터들; 및
    상기 복수의 컬러 필터들 중 하나에 각각 정렬되되 그 위에 놓인 복수의 마이크로 렌즈들을 더 포함하는 디바이스.
  4. 제 1 항에 있어서,
    상기 복수의 격리 스페이서들은 연속 격리 그리드(grid)를 생성하고, 상기 복수의 광전 변환 영역들 및 상기 복수의 저부 전극들은 상기 그리드의 그리드 개구부들 내에 배치된 것인 디바이스.
  5. 제 1 항에 있어서,
    상기 복수의 광전 변환 영역들의 모든 가장자리들 및 상기 복수의 저부 전극들의 모든 가장자리들은 상기 복수의 격리 스페이서들 중 하나의 스페이서의 인접한 가장자리들과 접촉하는 것인 디바이스.
  6. 삭제
  7. 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 위에 놓인 상호연결 구조로서, 상기 상호연결 구조는 최상부 로우-k 유전체층을 포함하는 복수의 로우-k 유전체층들과, 상기 복수의 로우-k 유전체층들 내의 금속 라인들 및 비아들을 포함하는 것인, 상기 상호연결 구조;
    상기 금속 라인들 및 비아들 위에 놓이고 상기 금속 라인들 및 비아들에 전기적으로 결합된 복수의 저부 전극들;
    상기 상호연결 구조 위에 놓인 복수의 격리 스페이서들로서, 상기 복수의 격리 스페이서들은 그리드를 형성하기 위해 서로 상호연결되며, 상기 격리 스페이서들은 상기 최상부 로우-k 유전체층과 접촉하는 것인, 상기 복수의 격리 스페이서들;
    상기 그리드의 그리드 개구부들 내에 배치된 복수의 광전 변환 영역들; 및
    상기 복수의 광전 변환 영역들 위에 놓인 상부 전극
    을 포함하는 디바이스.
  8. 방법에 있어서,
    유전체층을 형성하는 단계;
    상기 유전체층 위에 연속 저부 전극을 형성하는 단계;
    상기 연속 저부 전극 위에 희생층을 형성하는 단계;
    상기 희생층 및 상기 연속 저부 전극 내에 개구부들을 형성하기 위해 상기 희생층 및 상기 저부 전극을 패터닝하는 단계로서, 상기 연속 저부 전극은 상기 개구부들에 의해 복수의 이산(discrete) 저부 전극들로 분리되는 것인, 상기 희생층 및 상기 저부 전극을 패터닝하는 단계;
    상기 유전체층 위에서 상기 유전체층과 접촉하는 복수의 격리 스페이서들을 형성하기 위해 상기 희생층 내의 개구부들을 격리막(isolation film)으로 충진하는 단계로서, 상기 유전체층과 상기 복수의 격리 스페이서들은 상기 복수의 이산 저부 전극들의 저면들과 동일한 높이이거나 상기 저면들보다 낮은 구별가능한 계면을 형성하는 것인, 상기 개구부들을 격리막으로 충진하는 단계;
    상기 복수의 이산 저부 전극들을 드러내기(reveal) 위해 상기 희생층을 제거하는 단계;
    상기 복수의 이산 저부 전극들 상에 복수의 광전 변환 영역들을 형성하는 단계로서, 상기 복수의 광전 변환 영역들 중 인접한 광전 변환 영역들은 상기 복수의 격리 스페이서들에 의해 서로 분리되는 것인, 상기 복수의 광전 변환 영역을 형성하는 단계; 및
    상기 복수의 광전 변환 영역들 위에 상부 전극을 형성하는 단계
    를 포함하는 방법.
  9. 제 8 항에 있어서,
    상기 개구부들을 상기 격리막으로 충진하는 단계 이후에, 상기 격리막의 초과 부분들을 제거하기 위해 평탄화를 수행하는 단계를 더 포함하고, 상기 격리막의 남아있는 부분들은 상기 격리 스페이서들을 형성하는 것인 방법.
  10. 제 8 항에 있어서,
    상기 복수의 광전 변환 영역들을 형성하는 단계는,
    상기 제거된 희생층에 의해 남겨진 공간들에 광전 변환막을 충진하는 단계; 및
    상기 광전 변환막의 초과 부분들을 제거하기 위해 평탄화를 수행하는 단계
    를 포함하고,
    상기 초과 부분들은 상기 격리 스페이서들 위에 있고, 상기 광전 변환막의 남아있는 부분들은 상기 복수의 광전 변환 영역들을 형성하는 것인 방법.
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