CN107482028B - 降低串扰和提高量子效率的图像传感器结构 - Google Patents
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Abstract
本发明公开了降低串扰和提高量子效率的图像传感器结构，其中，一种半导体器件包括：衬底，包括结合光电二极管的像素区域；栅格，设置在衬底上方并具有限定与像素区域垂直对准的腔的壁；滤色器材料，设置在栅格的壁之间的腔中。
Description
本申请是分案申请，其母案申请的申请号为201210309512.7、申请日为2012年08月27号、发明名称为“减低串扰和提高量子效率的图像传感器结构”。
技术领域
本发明总的来说涉及半导体领域，更具体地，涉及减低串扰和提高量子效率的图像传感器结构。
背景技术
互补金属氧化物半导体图像传感器通常利用形成在半导体衬底的像素区域阵列内的一系列光电二极管，以在光撞击光电二极管时进行感测。在每个像素区域内与每个光电二极管相邻可以形成转移晶体管，以在期望时间传送由光电二极管内的感测光所生成的信号。这种光电二极管和转移二极管允许通过在期望时间操作转移晶体管来在期望时间捕获图像。
通常可以在前照式结构和背照式结构中形成互补金属氧化物半导体图像传感器。在前照式结构中，光从图像传感器的形成转移晶体管的“前”侧穿过光电二极管。然而，迫使光在到达光电二极管之前穿过任何上覆的金属层、介电层并经过转移晶体管会产生加工和/或操作问题，因为金属层、介电层和转移晶体管不一定必须是半透明且容易允许光穿过。
在背照式结构中，转移晶体管、金属层和介电层形成在衬底的前侧上，光从衬底的“背”侧穿过光电二极管，使得光在到达转移晶体管、介电层或金属层之前撞击光电二极管。这种结构可以降低制造图像传感器及其操作的复杂度。
然而，互相相邻的像素区域会干扰彼此的操作，这已知为串扰。当光从一个像素区域进入相邻的像素区域时会出现串扰，从而使得相邻的像素区域感测到光。这种串扰会降低图像传感器的精度和量子效率。
发明内容
根据本发明的一个方面，提供了一种半导体器件，包括：衬底，包括像素区域，像素区域结合光电二极管；栅格，设置在衬底之上，栅格具有限定腔的壁，腔与像素区域垂直对准；以及滤色器，设置在栅格的壁之间的腔中。
优选地，栅格是金属。
更优选地，金属是钨。
更优选地，金属是铝和铜中的一种。
优选地，栅格包括低折射率材料。
更优选地，低折射率材料是氧化物。
优选地，栅格设置在背照式膜的上方。
优选地，滤色器包括聚合物。
优选地，微透镜设置在滤色器的顶面上方和与滤色器相邻的栅格的壁的顶面上方。
优选地，栅格被配置为将光导向光电二极管。
优选地，栅格被配置为抑制光学串扰。
根据本发明的另一方面，提供了一种半导体器件，包括：衬底，包括像素区域，每个像素区域都结合光电二极管；栅格，设置在衬底之上，栅格具有限定腔的壁，每个腔都与一个像素区域垂直对准；滤色器，设置在每个腔中；以及微透镜，设置在每个滤色器之上。
优选地，栅格包括一种金属和一种低折射率介电材料。
优选地，滤色器的顶面与邻近滤色器的所述栅格的壁的顶面基本共面。
优选地，栅格抑制结合到相邻像素区域中的光电二极管之间的光学串扰。
根据本发明的又一方面，提供了一种制造半导体器件的方法，包括：在半导体器件的像素区域中形成光电二极管；在衬底上方沉积覆盖栅格层；对覆盖栅格层进行图案化以形成栅格，栅格具有限定腔的壁，腔垂直设置在像素区域上方；以及用滤色器填充所述腔。
优选地，该方法进一步包括：在滤色器的顶面上方沉积微透镜。
优选地，该方法进一步包括：在与滤色器相邻的栅格的壁的顶面上方沉积微透镜。
优选地，在衬底上方沉积覆盖栅格层包括沉积金属。
优选地，在衬底上方沉积覆盖栅格层包括沉积钨。
附图说明
为了更加完整地理解本公开及其优点，现在结合附图进行以下描述，其中：
图1是具有金属栅格形式的图像传感器结构的示例性半导体器件的截面。
图2是图1的栅格的俯视图。
图3是填充可变颜色的滤色器的示例性栅格的顶部的截面；以及
图4a-4g示意性示出了形成具有图1金属栅格形式的图像传感器结构的半导体器件的方法实施例。
具体实施方式
下面详细讨论目前优选实施例的制造和使用。然而，应该理解，本公开提供了许多可以在各种具体环境中具体化的可应用发明概念。所讨论的具体实施例只是说明性的而不限制本公开的范围。
在具体环境(即，半导体器件)下参照优选实施例描述本公开。然而，本公开的概念同样应用于其他半导体结构或电路。.
统一参照图1至图3，示出了半导体器件10的实施例。图1是具有包括各种像素区域的图像传感器结构的半导体器件10的截面图。图2是图1的图像传感器结构中的像素区域的放大顶视图。图3是沿图2中的线A-A’的像素区域的截面图。如以下更完整解释的，半导体器件10包括图像传感器结构，用于减少或消除光学串扰并提高量子效率。图像传感器结构包括各种部件，诸如像素区域、暗电平校正部件和结合焊盘结构。如图1至图3所示，半导体器件10包括衬底12、栅格14和滤色器16。在一个实施例中，衬底12由硅形成。然而，在其他实施例中，衬底12可以由其他适当的半导体材料形成。衬底12具有前表面12A和后表面12B。
如图1所示，在一个实施例中，在衬底12的后表面12B上方和在栅格14下方形成抗反射涂层(ARC)18和等离子体增强氧化物(PEOx)20。抗反射涂层18和等离子体增强氧化物20在本文可以统称为背照式(BSI)膜22。此外，在衬底12下方，可以在前表面12A之上形成层间介电层24。在一个实施例中，可以在衬底12的一部分和层间介电层24之间从前表面12A延伸形成浅沟槽隔离(STI)区域26。
依然参照图1，碳化硅(SiC)层28、金属层(或多个金属层)30和金属间介电层32可以被设置在层间介电层24下方。可以在图1中的底部碳化硅层28的下方以及在顶侧金属34(例如，铝铜AlCu)和非掺杂硅酸盐玻璃(USG)层36之上设置各种结构。
参照图1至图3，栅格14通常设置在衬底12的后表面12B之上。在一个实施例中，栅格14被设置在等离子体增强氧化物层18上。在一个实施例中，栅格14由金属38形成，例如钨、铝、铜、合金或复合材料。在一个实施例中，栅格由低折射率材料形成，诸如氧化物。如图1和图2所示，栅格14具有在衬底12上方突出并在其间形成腔42的壁40。
如图2所示，滤色器16被沉积在通过栅格14形成的每个腔42内。在图2中，滤色器16以图示形式通过“W”表示白色、通过“G”表示绿色、通过“B”表示蓝色以及通过“R”表示红色。现在参照图3，每个滤色器16都设置在衬底12中的像素区域44的上方。也就是说，保持滤色器16的腔42通常与下面的像素区域44垂直对准。像素区域44各自支撑或结合光电二极管46和相应的图像传感器电路(例如，晶体管等)。
依然参照图3，栅格14被配置为将可见光导向光电二极管46。此外，栅格14被配置为抑制或防止设置在相邻像素区域44中的光电二极管46之间的光学串扰。栅格14还用于提高或维持半导体器件10中的量子效率。此外，相对于传统或已知的器件，栅格14降低了光学路径，其在一个实施例中包括滤色器16、等离子体增强氧化物20、抗反射涂层18、设置在像素区域44之上的一部分衬底12、光电二极管46和像素区域44。
在一个实施例中，滤色器16分别由适合的聚合物材料形成。然而，在其他实施例中还可以使用其他合适的滤色器材料。在一个实施例中，如图3所示，滤色器16的顶面48通常与栅格14的壁40的顶面50共面。
现在参照图4a-4g，示出了形成图1至图3的半导体器件10的方法52的实施例。如图4a所示，在抗反射涂层18上沉积等离子体增强氧化物层20。在一个实施例中，使用化学汽相沉积(CVD)工艺形成等离子体增强氧化物层20。如图所示，等离子体增强氧化物层20通常设置在硅衬底12的后表面12B和半导体器件10的各种其他结构之上，这在上面已经进行了详细描述。
在图4b中，栅格层54沉积在等离子体增强氧化物层20之上。栅格层54可以通过铺设钨、铜、铝或其他金属38、合金或复合材料形成。在一个实施例中，栅格层54可以由氧化物或其他具有低折射率的适当材料形成。此后，如图4c所示，使用光刻胶56执行背侧金属栅格光刻工艺。
如图4d所示，执行背侧金属栅格蚀刻工艺以去除金属栅格层54通过光刻胶56露出的选择部分。如这里所使用的，光刻工艺和蚀刻工艺可以统称为图案化。去除图4d的金属栅格层54的选择部分留下图4e所示的金属栅格14。如图4e所示，由栅格14的壁40限定的腔42设置在下面的像素区域44上方并与其垂直对准。
现在参照图4f，滤色器16被沉积在BSI膜(即，等离子体增强氧化物层20和抗反射涂层18)上并设置在腔42内(参见图4e)。换句话说，滤色器16填满由栅格14限定的腔42。如此，每个滤色器16都垂直设置在下面的像素区域44上方并与其对准。滤色器16可以是各种不同颜色中的一种，诸如红色、绿色、蓝色和白色。如图4g所示，微透镜58沉积在滤色器16的顶面48和/或与滤色器16相邻的栅格14的壁40的顶面50之上。
如图4f所示，图4f的半导体器件10中不具有传统图像传感器件中的额外薄膜堆叠层。确实，半导体器件10在滤色器16和像素区域44之间具有数量有限的材料/层。此外，半导体器件10中的每个滤色器16通常都通过栅格14与相邻的滤色器16分离。此外，由于滤色器16和例如顶侧金属34之间有限的层和结构，半导体器件10具有较低的阶梯高度。
一种半导体器件，包括衬底、栅格和滤色器。衬底包括结合光电二极管的像素区域。栅格设置在衬底上方并具有限定与像素区域垂直对准的腔的壁。滤色器设置在栅格的壁之间的腔中。
一种半导体器件，包括衬底、栅格和滤色器。衬底包括像素区域。每个像素区域都结合光电二极管。栅格设置在衬底的上方并具有限定腔的壁。每个腔都与一个像素区域垂直对准。在每个腔中设置一个滤色器。
一种制造半导体器件的方法，包括：在半导体衬底的像素区域中形成光电二极管；在衬底上方沉积覆盖栅格层；对覆盖栅格层进行图案化以形成栅格，栅格具有限定腔的壁，腔垂直设置在像素区域之上；以及用滤色器填充腔。
尽管本公开提供了说明性的实施例，但是该描述不用于限制。本领域技术人员在参照这种描述的基础上可以进行各种修改和示例性实施例的组合以及其他实施例。因此，所附权利要求包括任何这种修改或实施例。
Claims (19)
1.一种半导体器件，包括：
衬底，包括像素区域、在结合焊盘结构上方对准的结合焊盘区域和介于所述像素区域和所述结合焊盘区域之间的与暗电平校正部件对准的暗电平校正区域，所述像素区域结合光电二极管；
栅格，设置在位于所述衬底之上的背照式膜的上方并与所述背照式膜接触，所述栅格包括金属，所述栅格具有限定腔的从所述背照式膜的顶表面向外突出的壁，所述腔与所述像素区域垂直对准，其中，所述背照式膜包括直接形成在所述衬底上的抗反射涂层和直接形成在所述抗反射涂层上的等离子体增强氧化物层；以及
屏蔽件设置在所述背照式膜的上方，所述屏蔽件与所述栅格由同一材料形成在同一层且与所述栅格以间隔分开，所述间隔垂直对准所述像素区域，所述屏蔽件位于所述暗电平校正区域正上方；
滤色器，设置在所述栅格的壁之间的腔和所述间隔中，所述滤色器的顶面与所述栅格的壁的顶面共面，所述间隔中滤色器的侧壁接触所述屏蔽件的侧壁和所述间隔的壁，所述栅格和所述滤色器与所述等离子体增强氧化物层接触；
连续的层间介电层，位于所述衬底下方，具有覆盖所述半导体器件的整个结合焊盘结构的第一介电部分，
在所述第一介电部分与所述衬底的所述结合焊盘区域之间，从所述衬底的前表面延伸形成浅沟槽隔离区域。
2.根据权利要求1所述的半导体器件，其中，所述光电二极管比所述滤色器宽。
3.根据权利要求1所述的半导体器件，其中，所述滤色器的材料没有延伸到所述衬底的结合焊盘区域上方，并且没有与所述衬底的结合焊盘区域垂直对准。
4.根据权利要求1所述的半导体器件，其中，所述金属是钨。
5.根据权利要求1所述的半导体器件，其中，所述金属是铝和铜中的一种。
6.根据权利要求1所述的半导体器件，其中，微透镜设置在所述滤色器的顶面上方和与所述滤色器相邻的所述栅格的壁的顶面上方。
7.根据权利要求1所述的半导体器件，其中，所述栅格被配置为将光导向所述光电二极管。
8.根据权利要求1所述的半导体器件，其中，所述栅格被配置为抑制光学串扰。
9.一种半导体器件，包括：
衬底，包括像素区域、在结合焊盘结构上方对准的结合焊盘区域和介于所述像素区域和所述结合焊盘区域之间的与暗电平校正部件对准的暗电平校正区域，每个像素区域都结合光电二极管；
背照式膜，设置在所述衬底的上方，所述背照式膜包括直接形成在所述衬底上的抗反射涂层和直接形成在所述抗反射涂层上的等离子体增强氧化物层，其中，所述抗反射涂层接合至所述衬底；
栅格，设置在所述背照式膜的上方并与所述背照式膜接触，所述栅格包括金属材料，所述栅格具有限定腔的从所述背照式膜的顶表面向外突出的壁，每个腔都与一个像素区域垂直对准；
屏蔽件，设置在所述背照式膜的上方，所述屏蔽件与所述栅格由同一材料形成在同一层且与所述栅格的壁以间隔分开，所述间隔垂直对准所述像素区域，所述屏蔽件的顶面与所述栅格的顶面共面，所述屏蔽件位于所述暗电平校正区域的正上方，
滤色器，设置在每个腔和所述间隔中，所述间隔中滤色器的侧壁接触所述屏蔽件的侧壁和所述栅格的壁，所述滤色器的顶面与所述栅格的壁的顶面共面，所述栅格和所述滤色器与所述等离子体增强氧化物层接触；以及
微透镜，设置在每个滤色器之上，
连续的层间介电层，位于所述衬底下方，并具有覆盖所述半导体器件的整个结合焊盘结构的第一介电部分，
在所述第一介电部分与所述衬底的所述结合焊盘区域之间，从所述衬底的前表面延伸形成浅沟槽隔离区域。
10.根据权利要求9所述的半导体器件，其中，所述光电二极管比所述滤色器宽。
11.根据权利要求9所述的半导体器件，其中，所述滤色器的材料没有延伸到所述衬底的结合焊盘区域上方，并且没有与所述衬底的结合焊盘区域垂直对准。
12.根据权利要求9所述的半导体器件，其中，所述滤色器的顶面与邻近所述滤色器的所述栅格的壁的顶面基本共面。
13.根据权利要求9所述的半导体器件，其中，所述栅格抑制结合到相邻像素区域中的光电二极管之间的光学串扰。
14.一种制造半导体器件的方法，包括：
在半导体衬底的像素区域中形成光电二极管，所述半导体衬底还包括在结合焊盘结构上方对准的结合焊盘区域和邻近所述像素区域的与暗电平校正部件对准的暗电平校正区域，其中，所述暗电平校正区域介于所述像素区域和所述结合焊盘区域之间；
在所述半导体衬底上方形成背照式膜，所述背照式膜包括直接形成在所述衬底上的抗反射涂层和沉积在所述抗反射涂层上的等离子体增强氧化物层；
在所述背照式膜的上方沉积覆盖栅格层并且所述覆盖栅格层与所述背照式膜接触，所述覆盖栅格层包括金属；
对所述覆盖栅格层进行图案化以形成栅格和屏蔽件，所述栅格具有限定腔的从所述背照式膜的顶表面向外突出的壁，所述腔垂直设置在所述像素区域上方，所述屏蔽件的顶面与所述栅格的顶面共面，所述屏蔽件位于所述暗电平校正区域的正上方，所述屏蔽件与所述栅格的壁以间隔分开，所述间隔垂直对准所述像素区域；以及
用滤色器填充所述腔和所述间隔，其中，所述滤色器的顶面与所述栅格的壁的顶面共面，所述间隔中滤色器的侧壁接触所述屏蔽件的侧壁和所述栅格的壁，所述栅格和所述滤色器与所述等离子体增强氧化物层接触，
其中，在所述衬底下方具有连续的层间介电层，所述层间介电层具有覆盖所述半导体器件的整个结合焊盘结构的第一介电部分，在所述第一介电部分与所述衬底的结合焊盘区域之间从所述衬底的前表面延伸形成浅沟槽隔离区域。
15.根据权利要求14所述的制造半导体器件的方法，其中，所述光电二极管比所述滤色器宽。
16.根据权利要求14所述的制造半导体器件的方法，其中，所述滤色器的材料没有延伸到所述衬底的结合焊盘区域上方，并且没有与所述衬底的结合焊盘区域垂直对准。
17.根据权利要求14所述的制造半导体器件的方法，进一步包括：在所述滤色器的顶面上方沉积微透镜。
18.根据权利要求14所述的制造半导体器件的方法，进一步包括：在与所述滤色器相邻的所述栅格的壁的顶面上方沉积微透镜。
19.根据权利要求14所述的制造半导体器件的方法，其中，在所述衬底上方沉积覆盖栅格层包括沉积钨。
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