KR20230155352A - Cmos 이미지 센서에 대한 bdti 구조물 - Google Patents

Cmos 이미지 센서에 대한 bdti 구조물 Download PDF

Info

Publication number
KR20230155352A
KR20230155352A KR1020230052624A KR20230052624A KR20230155352A KR 20230155352 A KR20230155352 A KR 20230155352A KR 1020230052624 A KR1020230052624 A KR 1020230052624A KR 20230052624 A KR20230052624 A KR 20230052624A KR 20230155352 A KR20230155352 A KR 20230155352A
Authority
KR
South Korea
Prior art keywords
bdti
substrate
component
depth
forming
Prior art date
Application number
KR1020230052624A
Other languages
English (en)
Inventor
신-훙 첸
둔-니안 야웅
젠-청 리우
펭-치 훙
웬-창 쿠오
훙-웬 수
시-창 리우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20230155352A publication Critical patent/KR20230155352A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14685—Process for coatings or optical elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14641—Electronic components shared by two or more pixel-elements, e.g. one amplifier shared by two pixel elements

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Element Separation (AREA)

Abstract

일부 실시예에서, 본 개시는 이미지 센서를 형성하는 방법 및 관련 디바이스 구조물에 관한 것이다. 복수의 픽셀 영역들을 분리하는 BDTI(backside deep trench isolation) 구조물이 기판에 형성된다. BDTI 구조물은 복수의 포토다이오드들을 둘러싸며, 복수의 픽셀 영역들의 십자로에 배열된 제1 BDTI 컴포넌트 및 복수의 픽셀 영역들의 나머지 주변부에 배열된 제2 BDTI 컴포넌트를 포함한다. 제1 BDTI 구조물은 기판의 후측으로부터 제2 BDTI 컴포넌트의 제2 깊이보다 작은 제1 깊이를 갖는다.

Description

CMOS 이미지 센서에 대한 BDTI 구조물 {BACKSIDE DEEP TRENCH ISOLATION (BDTI) STRUCTURE FOR CMOS IMAGE SENSOR}
관련 출원에 대한 참조
본 출원은 2022년 5월 3일 출원된 미국 가출원 번호 제63/337,739호의 우선권을 주장하며, 이 출원의 내용은 그 전체가 참조에 의해 여기에 포함된다.
디지털 카메라 및 비디오 카메라와 같은 많은 현대 전자 디바이스는 광학 이미지를 디지털 데이터로 변환하기 위한 이미지 센서를 포함한다. 이미지 센서는 픽셀 영역들의 어레이를 포함하고, 각각의 픽셀 영역에는 광학 신호(예컨대, 광)를 캡처하여 디지털 데이터(예컨대, 디지털 이미지)로 변환하도록 구성된 포토다이오드가 들어있다. CMOS(Complementary Metal-Oxide-Semiconductor) 이미지 센서는 더 낮은 전력 소비, 더 빠른 데이터 프로세싱 및 더 낮은 제조 비용과 같은 그의 많은 장점 때문에 CCD(charge-coupled device) 이미지 센서보다 자주 사용된다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1a 내지 도 1f는 상이한 깊이의 제1 및 제2 BDTI 컴포넌트를 포함하는 BDTI(backside deep trench isolation) 구조물을 형성하는 방법의 일부 실시예의 일련의 단면도들을 예시한다.
도 2a 내지 도 2d는 상이한 깊이의 제1 및 제2 BDTI 컴포넌트를 포함하는 BDTI 구조물에 의해 분리된 복수의 픽셀 영역들을 갖는 이미지 센서의 일부 실시예의 평면도 및 단면도를 예시한다.
도 3a 내지 도 3c는 상이한 깊이의 제1 및 제2 BDTI 컴포넌트를 포함하는 BDTI 구조물에 의해 분리된 복수의 픽셀 영역들을 갖는 이미지 센서의 일부 실시예의 평면도 및 단면도를 예시한다.
도 4a 내지 도 13b는 상이한 깊이의 제1 및 제2 BDTI 컴포넌트를 포함하는 BDTI 구조물에 의해 서로 분리된 복수의 픽셀 영역들을 갖는 이미지 센서를 형성하는 방법의 일부 실시예의 평면도 및 단면도를 예시한다.
도 14는 제1 및 제2 BDTI 컴포넌트를 포함하는 BDTI 구조물에 의해 서로 분리된 복수의 픽셀 영역들을 갖는 이미지 센서를 형성하는 방법의 일부 실시예의 흐름도를 예시한다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
이미지 센서는 어레이로 배열된 복수의 픽셀 영역들을 포함한다. 복수의 픽셀 영역들 각각은 입사 광을 전하 캐리어로 변환하도록 구성된 포토다이오드를 포함할 수 있다. 변환된 전하 캐리어의 플로팅 확산(FD; floating diffusion) 노드로의 흐름을 제어하도록 트랜스퍼 게이트가 구성되며, 그러면 FD 노드는 입사 광을 검출한다. FD 노드는 픽셀 디바이스 영역에서 복수의 트랜지스터들(예컨대, 리셋 트랜지스터, 소스 팔로워 트랜지스터 등)에 커플링된다. 공유 픽셀 레이아웃에서, 다수의 픽셀 영역들이 하나의 FD 노드를 공유할 수 있고, FD 노드는 이웃하는 픽셀 영역들의 경계 또는 십자로(crossroad)에 배열될 수 있다.
복수의 픽셀 영역들에 의해 동일 FD 노드를 공유하는 것은, 인접한 픽셀 영역들이 서로 가깝게 배열되기 때문에 이미지 센서의 풋프린트 크기를 감소시킨다. 그러나 픽셀 영역들을 서로 가깝게 배열함으로써, 이미지 센서는 광학적 및 전기적 크로스토크(cross-talk)의 위험이 있다. 광학적 크로스토크의 예는, 광학 데이터(예컨대, 광)가 픽셀 영역에 비스듬히 진입하여 인접한 픽셀 영역으로 교차할 때이다. 전기적 크로스토크의 예는, 포토다이오드의 전하 캐리어가 인접한 포토다이오드로 마이그레이션할 때이다.
크로스토크를 방지하기 위해, 인접한 픽셀 영역들을 서로 분리하도록 기판에 BDTI(backside deep trench isolation)가 배열된다. 기판을 관통해 수직으로 연장되는 풀(full) BDTI는 우수한 전기적 및 광학적 격리를 제공한다. 그러나 공유 픽셀 레이아웃 구조를 갖는 이미지 센서에서는 풀 BDTI가 수직으로 연장되어 FD 노드 및/또는 다른 픽셀 디바이스에 닿을 수 있고 따라서 전류 누출을 야기할 수 있다. 풀 BDTI의 에지를 따라 있는 결함은 이미지 센서를 픽셀 해상도 감소 위험에 빠뜨리는 누출 경로를 제공할 수 있다. 풀 BDTI의 이러한 문제는 픽셀 영역들의 십자로에 배열되는 FD 노드의 경우 특히 중요한데, 후측(backside) 트렌치의 측방 크기가 십자로에서 더 크며, 트렌치 안으로의 더 많은 에천트를 허용하고 픽셀 영역들의 십자로에서의 에칭 속도를 증가시키기 때문이다(마이크로로딩 효과라고도 지칭됨). 따라서, 풀 BDTI는 트렌치 형성의 자연스러운 결과로서 FD 노드에서 더 깊을 수 있다. 그러므로, 공유 픽셀 레이아웃 구조의 BDTI에 대하여 상당한 깊이 마진이 필요하며, 필요한 깊이 마진으로 인해 광학적 및 전기적 크로스토크가 충분히 방지될 수 없다.
이러한 점을 감안하여, 본 개시는 상이한 깊이를 갖는 제1 BDTI 컴포넌트 및 제2 BDTI 컴포넌트를 갖는 BDTI 구조물을 형성하는 방법 및 연관된 이미지 센서 디바이스에 관한 것이다. 상이한 깊이를 갖는 BDTI 구조물은 인접한 픽셀 영역들 사이에 최적의 전기적 및 광학적 격리를 제공하도록 구성된다. 이미지 센서는, 복수의 픽셀 영역들의 십자로에 배열되는 동일한 FD 노드를 복수의 포토다이오드들이 공유하는 공유 픽셀 레이아웃 구조를 가질 수 있다. 제1 BDTI 컴포넌트는 제1 깊이로 십자로에 배열되고 FD 노드로부터 수직으로 이격될 수 있으며, 그리하여 FD 노드로부터의 누출 경로가 완화될 수 있다. 제2 BDTI 컴포넌트는 제1 BDTI 컴포넌트의 제1 깊이보다 큰 제2 깊이로 복수의 픽셀 영역들의 다른 주변부를 둘러쌀 수 있으며, 그리하여 보다 나은 격리를 제공하고 인접한 픽셀 영역들 사이의 크로스토크를 개선할 수 있다. 일부 실시예에서, 제1 깊이는 완전한 격리를 위해 이미지 센서 디바이스의 기판의 전체 깊이일 수 있다.
아래에 보다 상세한 예와 함께 설명되는 바와 같이, 일부 실시예에서, BDTI 구조물은, BDTI 트렌치를 갖는 하드 마스크를 형성 및 패터닝하고, 하드 마스크에 따라 BDTI 트렌치를 기판 안으로 깊게 하기(deepening) 위한 에칭을 수행하고, 깊어진 BDTI 트렌치를 격리 재료로 채움으로써 형성된다. BDTI 트렌치를 형성하기 전에, 기판의 후측 상에 제1 BDTI 컴포넌트가 되도록 정의된 영역을 덮기 위해 차단 층이 형성될 수 있다. 차단 층은 BDTI 트렌치를 깊게 하는 하나 이상의 에칭 프로세스에 대하여 더 작은 에칭 속도가 가해진다. 따라서, 제1 BDTI 컴포넌트에 대응하는 BDTI 트렌치의 제1 부분의 깊게 함(deepening)이 지연되고, 그 결과 제2 BDTI 컴포넌트가 되도록 정의된 BDTI 트렌치의 제2 부분보다 BDTI 트렌치의 제1 부분의 깊이가 더 작아지게 된다. 제1 BDTI 컴포넌트의 형성을 위한 차단 층을 배열함으로써, BDTI 구조물의 제1 및 제2 BDTI 컴포넌트는 하나의 마스크를 사용하는 하나의 포토리소그래피 프로세스에 의해 형성될 수 있다. 하나의 마스크를 사용하여 제1 및 제2 BDTI 컴포넌트가 정의되므로, 중첩 및 오정렬 문제가 제거된다.
도 1a 내지 도 1f는 상이한 깊이(d1, d2)의 제1 및 제2 BDTI 컴포넌트(124a, 124b)를 포함하는 BDTI 구조물(124)을 형성하는 방법의 일부 실시예의 일련의 단면도들(100A-100F)을 예시한다.
BDTI 구조물(124)을 형성하기 전에, 기판(102)이 전측(frontside)(102f)으로부터 준비될 수 있다. 제1 픽셀 영역(103a)에 제1 포토다이오드(104a)가 형성될 수 있고, 제1 픽셀 영역(103a)에 인접한 제2 픽셀 영역(103b)에 제2 포토다이오드(104b)가 형성될 수 있다. 제1 포토다이오드 및 제2 포토다이오드는 제1 도핑 타입, 예를 들어 n-타입으로 이루어진다. 제1 도핑 타입의 플로팅 확산(FD) 노드(108)가 제1 포토다이오드(104a)와 제2 포토다이오드(104b) 사이에 기판(102)의 전측(102f)으로부터 형성될 수 있다. 제1 및 제2 픽셀 영역(103a, 103b)은 FD 노드(108)를 공유할 수 있다. 트랜스퍼 게이트(110)가 포토다이오드(104)의 각각과 FD 노드(108) 사이에 각각 형성될 수 있다. 트랜스퍼 게이트(110)는 포토다이오드(104)와 FD 노드(108) 사이의 전류 흐름을 제어하도록 구성된다. 트랜스퍼 게이트(110)는 기판(102)의 전측(102f)을 따라 배치되는 게이트 전극 및 게이트 유전체를 포함할 수 있다. 트랜스퍼 게이트(110)는 전류 흐름의 보다 나은 제어를 위해 기판에서 수직으로 연장될 수 있다. 게이트 전극은 예를 들어 도핑된 폴리실리콘, 전도성 금속(예컨대, 알루미늄) 등을 포함할 수 있다. 게이트 산화물은 하이 k 유전체, 산화물(예컨대, 실리콘 이산화물) 등을 포함할 수 있다.
일부 실시예에서, 기판(102)의 전측(102f)을 라이닝하는 에칭 정지 층(116)이 형성된다. 에칭 정지 층(116)은 형성될 제2 BDTI 컴포넌트(124b)의 에칭 정지를 제공하도록 구성될 수 있다(예를 들어, 도 1c, 도 1d 참조). 일부 실시예에서, 에칭 정지 층(116)은 제2 BDTI 컴포넌트(124b)가 형성될 영역을 적어도 덮도록 패터닝될 수 있다. 대안으로서, 에칭 정지 층(116)은 기판(102)의 전측(102f)의 상부 표면과 트랜스퍼 게이트(110)의 측벽 및 상부 표면을 컨투어링(contouring)하도록 형성될 수 있다. 층간 유전체(ILD; inter-layer dielectric) 층(132)이 에칭 정지 층(116) 위에 형성될 수 있다. 그 후에, 전도성 콘택 및 금속 상호접속 층(도시되지 않음)이 트랜스퍼 게이트(110) 및 FD 노드(108)에 대하여 ILD 층 및/또는 에칭 정지층(116)을 관통해 형성될 수 있다.
도 1a의 단면도(100A)에 도시된 바와 같이, 일부 실시예에서, 제1 BDTI 컴포넌트(124a)가 되도록 정의된 영역을 덮도록 차단 층(112)이 기판(102)의 후측(102b) 상에 형성 및 패터닝된다(도 1d 내지 도 1f 참조). 차단 층(112)은 FD 노드(108) 위에 형성될 수 있다.
도 1b의 단면도(100B)에 도시된 바와 같이, 일부 실시예에서, 하드 마스크(114)가 차단 층(112) 위에 형성된다. 그 후에, 하드 마스크(114)는 차단 층(112) 바로 위의 제1 부분(122) 및 제2 BDTI 컴포넌트(124b)가 되도록 정의된 픽셀 영역(103a, 103b)의 대향 측에 있는 제2 부분(120)을 갖는 BDTI 트렌치를 형성하도록 패터닝된다(도 1d 내지 도 1f 참조). BDTI 트렌치의 제1 부분(122) 및 제2 부분(120)은 BDTI 구조물의 제1 및 제2 BDTI 컴포넌트에 대응하여 하드 마스크(114)를 패터닝하기 위해 하나의 포토리소그래피 프로세스를 사용하여 정의될 수 있다. 그에 의해 중복 및 오정렬 문제가 제거된다.
도 1c의 단면도(100C)에 도시된 바와 같이, 일부 실시예에서, 하드 마스크(114)에 따라 기판(102) 안으로 BDTI 트렌치를 깊게 하기 위해 에칭이 수행된다. 차단 층(112)에 더 작은 에칭 속도가 가해지므로, BDTI 트렌치의 제1 부분(122)의 깊게 함은 BDTI 트렌치의 제2 부분(120)의 깊게 함과 비교하여 차단 층(112)에 의해 지연된다. 그 결과, BDTI 트렌치의 제1 부분(122)은 제2 부분(120)의 제2 깊이(d2')보다 작은 제1 깊이(d1')로 형성된다. 따라서, 제1 부분(122)은 FD 노드(108)로부터 수직으로 이격되어 형성될 수 있는 반면, 제2 부분(120)은 인접한 픽셀 영역들의 보다 나은 격리를 위해 더 깊게 형성될 수 있다. 일부 실시예에서, 제2 부분(120)은 기판(102)의 전체 수직 깊이를 갖도록 기판(102)을 관통해 형성될 수 있다. 제2 부분(120)의 에칭은 에칭 정지 층(116)에 의해 정지될 수 있다.
일부 실시예에서, 에칭은 차단 층(112) 및 기판(102)에 대해 상이한 에칭 속도를 갖는다. 에칭 속도는 일정 기간 동안 에칭이 달성하는 제거 깊이로서 정의된다. 일부 실시예에서, 기판(102) 및 차단 층(112)의 BDTI 트렌치 에칭의 에칭 속도 비율은 약 10:1 내지 약 30:1 범위일 수 있다. 10:1보다 작은 에칭 속도와 같은 작은 에칭 속도 비율은 불충분한 깊이 차이(Δd) 또는 차단 층의 두꺼운 두께를 초래할 수 있다. 30:1보다 큰 에칭 속도와 같은 큰 에칭 속도 비율은 깊이 차이 Δd의 조악한 제어를 초래할 수 있다.
도 1d의 단면도(100D)에 도시된 바와 같이, 일부 실시예에서, 상이한 깊이(d1, d2)의 제1 및 제2 BDTI 컴포넌트(124a, 124b)를 갖는 BDTI 구조물(124)을 형성하기 위해 깊어진 BDTI 트렌치 안으로 격리 재료가 채워진다. 하드 마스크(114)의 형성 및 패터닝 전에 차단 층(112)을 배열함으로써, BDTI 구조물(124)의 제1 및 제2 BDTI 컴포넌트(124a, 124b)는 하나의 포토리소그래피 프로세스에 의해 형성될 수 있다. 제1 및 제2 BDTI 컴포넌트(124a, 124b)가 하나의 마스크 및 하나의 포토리소그래피 프로세스를 사용하여 정의되므로 중첩 및 오정렬 문제가 제거된다.
격리 재료를 채운 후에, 평면 상부 표면을 형성하기 위해 과다한 격리 재료를 제거하도록 평탄화 프로세스가 수행될 수 있다. 일부 실시예에서, 격리 재료는 평탄화 동안 감소되지만, 평탄화 후에 여전히 하드 마스크(114), 차단 층(112) 및 복수의 포토다이오드(104) 위에 있다. 하드 마스크(114) 위의 적합한 두께의 BDTI 구조물(124)을 갖는 결과적인 디바이스 구조물이 도 1d에 의해 예시될 수 있다.
도 1e의 단면도(100E)에 도시된 바와 같이, 일부 추가 실시예에서, 포토다이오드(104) 위로부터 격리 재료를 제거하기 위해 평탄화 프로세스가 수행된다. 하드 마스크(114) 및/또는 차단 층(112)은 방사선이 포토다이오드(104)에 더 잘 도달할 수 있게 하도록 부분적으로 또는 완전히 제거될 수 있다. 도 1e는 하드 마스크(114)가 차단 층(112) 위에 있는 예시적인 디바이스 구조물을 도시한다. 제1 및 제2 BDTI 컴포넌트(124a, 124b)는 하드 마스크(114)의 상부 표면과 정렬된 상부 표면을 가질 수 있다. 도면으로 도시되지는 않았지만, 추가적으로 또는 대안으로서, 평탄화 프로세스는 하드 마스크(114)를 더 낮추고 차단 층(112)에서 정지할 수 있으며, 그리하여 제1 및 제2 BDTI 컴포넌트(124a, 124b)는 차단 층(112)의 상부 표면과 정렬된 상부 표면을 갖는다.
도 1f의 단면도(100F)에 도시된 바와 같이, 일부 추가 실시예에서, 평탄화 프로세스는 격리 재료를 더 감소시키고 하드 마스크(114) 및 차단 층(112)을 제거하여 방사선이 포토다이오드(104)에 더 잘 도달할 수 있게 하기 위해 수행된다. 그리하여, 제1 및 제2 BDTI 컴포넌트(124a, 124b)는 기판(102)의 후측(102b)의 상부 표면과 정렬된 상부 표면을 가질 수 있다.
일부 실시예에서, 도면에는 도시되지 않았지만, 그 후에 픽셀 영역(103a, 103b)에 대응하여 기판(102)의 후측(102b) 상에 반사 방지 층 및 컬러 필터가 형성될 수 있다. 컬러 필터는 특정 파장 범위를 갖는 방사선의 투과를 허용하면서 지정된 범위 밖의 파장의 광을 차단하도록 구성된다. 복합 그리드와 같은 컬러 필터 격리 구조물이 격리 목적을 위해 컬러 필터들을 분리하도록 형성될 수 있다. 또한, 컬러 필터 위에 마이크로 렌즈가 형성될 수 있다.
동작 동안, 입사 방사선은 마이크로 렌즈 및 컬러 필터를 통과하여 기판(102)의 후측(102b)에 부딪히고 기판(102)의 후측(102b)으로부터 포토다이오드(104)로 통과한다. 포토다이오드(104)는 입사 방사선(예컨대, 광자)을 전기 신호로 변환하도록(즉, 입사 방사선으로부터 전자-정공 쌍을 생성하도록) 구성된다. 이는 픽셀 영역(103a, 103b)을 격리하면서, FD 노드(108) 위에 있으며 FD 노드(108)로부터 이격된 제1 깊이(d1)를 갖는 제1 BDTI 컴포넌트(124a)를 가짐으로써 FD 노드(108)로부터의 전기 신호의 누출을 여전히 방지한다. 이는, 픽셀 영역(103a, 103b) 사이의 나머지 주변 영역에 그리고 픽셀 영역(103a, 103b)의 외부 경계에 배열되는, 제1 깊이(d1)보다 큰 제2 깊이(d2)를 갖는(예컨대, 기판(102)의 전체 깊이를 갖는) 제2 BDTI 컴포넌트(124b)를 가짐으로써, 픽셀 영역(103a, 103b)과 인접 픽셀 영역 사이에 최적의 격리를 제공한다.
도 2a 내지 도 2d는 상이한 깊이의 제1 및 제2 BDTI 컴포넌트(124a, 124b)를 포함하는 BDTI 구조물(124)에 의해 분리 및 격리된 복수의 픽셀 영역들(103a-103d)을 갖는 이미지 센서의 일부 실시예의 평면도 및 단면도(200A-200D)를 예시한다. 4개의 픽셀 영역(103a-103d)이 도면에 예시되고 명세서에 기재되어 있지만, 다른 양의 픽셀 영역들이 FD 노드를 공유하도록 설계될 수 있음을 알아야 한다. 이미지 센서를 위해 배열된 적합한 수의 픽셀 영역을 구성하도록 동일 패턴 또는 다수의 상이한 패턴이 반복될 수 있다.
도 2a의 평면도(200A)에 도시된 바와 같이, BDTI 구조물(124)은 이미지 센서의 픽셀 영역(103)을 분리한다. BDTI 구조물(124)은 차단 영역(112r) 내에 배치된 제1 BDTI 컴포넌트(124a) 및 차단 영역(112r) 외부의 복수의 픽셀 영역(103a-103d)의 나머지 주변부에 배치된 제2 BDTI 컴포넌트(124b)를 포함한다. 일부 실시예에서, 차단 영역(112r)은 복수의 픽셀 영역(103a-103d)의 십자로를 덮는다. 차단 영역(112r)은 정사각형 또는 직사각형 형상을 가질 수 있으며, 복수의 픽셀 영역(103a-103d)의 십자로를 중심으로 배치될 수 있다. 제1 BDTI 컴포넌트(124a)는 복수의 픽셀 영역(103a-103d)의 십자로 영역에서 교차하는 십자 형상을 가질 수 있다.
도 2a의 라인 B-B' 및 C-C'를 따라 각각 취한 도 2b 및 도 2c의 단면도(200B 및 200C)에 도시된 바와 같이, 일부 실시예에서, 각각의 픽셀 영역(103)은 트랜스퍼 게이트(110) 및 포토다이오드(104)를 포함한다. FD 노드(108)는 트랜스퍼 게이트(110)의 포토다이오드(104)와는 반대편인 일측에 배치될 수 있다. FD 노드(108)는 복수의 픽셀 영역(103a-103d)의 십자로에 배치되고 복수의 픽셀 영역(103a-103d)에 의해 공유될 수 있다. 트랜스퍼 게이트(110)는 포토다이오드(104)와 FD 노드(108) 사이의 전류 흐름을 제어하도록 구성된다. 트랜스퍼 게이트(110)는 기판(102)의 전측(102f)을 따라 배치되는 게이트 전극 및 게이트 유전체를 포함할 수 있다. 트랜스퍼 게이트(110)는 전류 흐름의 보다 나은 제어를 위해 기판에서 수직으로 연장될 수 있다. 게이트 전극은 예를 들어 도핑된 폴리실리콘, 전도성 금속(예컨대, 알루미늄) 등을 포함할 수 있다. 게이트 산화물은 하이 k 유전체, 산화물(예컨대, 실리콘 이산화물) 등을 포함할 수 있다.
도 2a의 라인 B-B', C-C' 및 D-D'를 따라 각각 취한 도 2b 내지 도 2d의 단면도(200B-200D)에 또한 도시된 바와 같이, 일부 실시예에서, BDTI 구조물(124)의 제1 BDTI 컴포넌트(124a) 및 제2 BDTI 컴포넌트(124b)는 기판(102)의 후측(102b)으로부터 각각 제1 깊이(d1) 및 제2 깊이(d2)로 연장된다. 제1 깊이(d1)는 제2 깊이(d2)보다 작다. 일부 실시예에서, 제1 깊이(d1)는 제2 깊이(d2)의 0.1배 내지 0.9배 범위일 수 있다. 제1 BDTI 컴포넌트(124a)는 FD 노드(108)로부터 수직으로 이격되어 배치될 수 있다. FD 노드(108)로부터의 누출을 방지하면서 여전히 제1 픽셀 영역(103a)과 제2 픽셀 영역(103b) 사이의 광학적 및 전기적 격리를 제공하기 위해, FD 노드(108)와 제1 BDTI 컴포넌트(124a) 사이의 거리는 약 1 ㎛ 내지 약 9 ㎛의 범위, 또는 약 2 ㎛ 내지 3 ㎛의 범위일 수 있다. 제1 BDTI 컴포넌트(124a) 또는 제2 BDTI 컴포넌트(124b)의 폭은 약 40 nm 내지 약 400 nm의 범위, 또는 약 100 nm 내지 약 150 nm의 범위일 수 있다. 일부 실시예에서, 제1 BDTI 컴포넌트(124a)의 제1 깊이(d1)는 약 0.1 ㎛ 내지 약 6 ㎛의 범위에 있다. 일부 실시예에서, 제2 BDTI 컴포넌트(124b)의 제2 깊이(d2)는 약 2 ㎛ 내지 약 10 ㎛의 범위에 있다.
일부 실시예에서, 제2 BDTI 컴포넌트(124b)는 기판(102)의 전체 깊이인 제2 깊이(d2)로 기판(102)을 관통해 배치될 수 있다. 제1 BDTI 컴포넌트(124a)의 제1 깊이(d1)는 마이크로로딩 효과로 인해 복수의 픽셀 영역(103a-103d)의 십자로 영역에서 나머지 주변 영역보다 클 수 있다. 따라서 제1 BDTI 컴포넌트(124a)의 제1 깊이(d1)는, 픽셀 영역(103a, 103b)의 나머지 주변 영역을 가로지르는 라인 C-C'를 따라 취한 도 2c에 도시된 것보다, 십자로 영역을 가로지르는 라인 B-B'를 따라 취한 도 2b에 도시된 바와 같이 더 클 수 있다.
또한, 도 2d에 도시된 바와 같이, 일부 실시예에서, 제1 BDTI 컴포넌트(124a) 및 제2 BDTI 컴포넌트(124b)는 도 2a의 라인 D-D'와 같은 BDTI 라인을 따라 연속적인 몸체이다. 제1 BDTI 컴포넌트(124a)는 제1 BDTI 컴포넌트(124a)의 십자 형상의 중심 영역(124c)으로부터 주변 영역(124p)으로 제1 깊이(d1)가 단조(monotonically) 감소하는 볼록 형상을 갖는다(도 2a 및 도 2d 참조). 상기에 기재된 바와 같이, 십자 형상의 중심 영역(124c) 및 주변 영역(124p)은 차단 영역(112r)의 중심 영역 및 경계 영역에 대응할 수 있다. 도 2c의 단면도(200C)에 도시된 제1 BDTI 컴포넌트(124a)의 제1 깊이(d1)는 제1 BDTI 컴포넌트(124a)의 십자 형상의 중심 영역(124c)과 주변 영역(124p) 사이의 중간 지점을 교차하는 라인 C-C'를 따라 취해진 것이다. 따라서, 도 2c의 단면도(200C)에 도시된 제1 BDTI 컴포넌트(124a)의 제1 깊이(d1)는 도 2d의 단면도(200D)에 도시된 제1 BDTI 컴포넌트(124a)의 중심 영역(124c)과 주변 영역(124p) 사이의 제1 깊이 d1이다.
도 3a 내지 도 3c는, 기판(102)에 배치되며 상이한 깊이(d1, d2)의 제1 및 제2 BDTI 컴포넌트(124a, 124b)를 포함하는 BDTI 구조물(124)에 의해 분리되는 복수의 픽셀 영역들의 어레이를 갖는 이미지 센서의 일부 실시예의 평면도 및 단면도(300A-300C)를 예시한다. BDTI 구조물(124)은 이웃하는 픽셀 영역들의 격리를 제공하도록 구성된다.
예로서, 도 3a에 도시된 바와 같이, 이미지 센서는 행과 열로 또는 다른 어레이로 배열된 103-1, 103-2, 103-3과 같은 복수의 픽셀 영역들을 포함할 수 있다. 복수의 픽셀 영역들(103-1, 103-2, 103-3) 각각은 FD 노드(도시되지 않음)를 공유하는 픽셀 영역(103a-103d)과 같은 다수의 픽셀 영역들을 포함할 수 있다. FD 노드는 다수의 픽셀 영역들(103a-103d)의 십자로에 배열될 수 있다. 일부 실시예에서, 다수의 픽셀 영역들(103a-103d)의 십자로를 덮는 차단 영역(112r)이 정의된다. 차단 영역(112r)은 정사각형 또는 직사각형 형상을 가질 수 있으며, 복수의 픽셀 영역들(103a-103d)의 십자로를 중심으로 배치될 수 있다. 일부 실시예에서, BDTI 구조물(124)은 차단 영역(112r) 내에 배치된 제1 BDTI 컴포넌트(124a) 및 차단 영역(112r) 외부의 복수의 픽셀 영역(103a-103d)의 나머지 주변부에 배치된 제2 BDTI 컴포넌트(124b)를 포함한다.
도 3b에 도시된 바와 같이, BDTI 구조물(124)의 제1 BDTI 컴포넌트(124a) 및 제2 BDTI 컴포넌트(124b)는 각각 기판(102)의 후측(102b)으로부터 제1 깊이(d1) 및 제2 깊이(d2)로 연장된다. 제1 깊이(d1)는 제2 깊이(d2)보다 작다. 제1 BDTI 컴포넌트(124a)는 FD 노드로부터 수직으로 이격될 수 있다. 일부 실시예에서, 제2 BDTI 컴포넌트(124b)는 기판(102)의 전체 깊이인 제2 깊이(d2)로 기판(102)을 관통해 배치될 수 있다. 제1 깊이(d1)보다 큰 제2 깊이(d2)를 갖는 제2 BDTI 컴포넌트(124b)를 가짐으로써, FD 노드의 전류 누출을 야기하지 않고 이웃하는 픽셀 영역들 사이의 최적의 격리가 제공된다.
도 3c에 도시된 바와 같이, 일부 실시예에서, 도 3a의 C-C' 라인과 같은 BDTI 라인을 따라, 제1 BDTI 컴포넌트(124a)의 제1 깊이(d1)는 마이크로로딩 효과로 인해 복수의 픽셀 영역들(103a-103d)의 십자로 영역에서 나머지 주변 영역보다 클 수 있다. 따라서, 제1 BDTI 컴포넌트(124a)는 제1 BDTI 컴포넌트(124a)의 십자 형상의 중심 영역(124c)으로부터 주변 영역(124p)으로 제1 깊이(d1)가 단조 감소하는 볼록 형상일 수 있다(도 3a 및 도 3c 참조). 십자 형상의 중심 영역(124c) 및 주변 영역(124p)은 차단 영역(112r)의 중심 영역 및 경계 영역에 대응할 수 있다.
또한, 도 3b의 단면도(300B)에 도시된 제1 BDTI 컴포넌트(124a)의 제1 깊이(d1)는 제1 BDTI 컴포넌트(124a)의 십자 형상의 중심 영역(124c)과 주변 영역(124p) 사이의 중간 지점을 교차하는 라인 B-B'를 따라 취해진 것이다. 따라서, 도 3b의 단면도(300B)에 도시된 제1 BDTI 컴포넌트(124a)의 제1 깊이(d1)는 도 3c의 단면도(300c)에 도시된 제1 BDTI 컴포넌트(124a)의 중심 영역(124c)과 주변 영역(124p) 사이의 제1 깊이 d1일 수 있다.
도 4a 내지 도 13b는 인접한 픽셀 영역들을 서로 격리하는 제1 및 제2 BDTI 컴포넌트를 포함하는 BDTI 구조물을 갖는 이미지 센서를 형성하는 방법의 일부 실시예의 단면도(400A-1300B)를 예시한다. 도 4a 내지 도 13b는 방법에 관련하여 기재되어 있지만, 도 4a 내지 도 13b에 개시된 구조물은 이러한 방법에 한정되지 않고 대신에 방법과 독립적인 구조물로서 단독으로도 구성될 수 있다는 것을 알 수 있을 것이다.
도 4a 내지 도 7d는 기판(102)의 전측(102f)을 따라 다양한 도핑된 영역 및 게이트 구조물을 형성하기 위해 전측(102f)으로부터 기판(102)을 준비하는 일부 예를 도시한다. 아래에 보다 상세한 예에 의해 도시된 바와 같이, 일부 실시예에서, 제1 도핑 타입(예컨대, n-타입)의 복수의 포토다이오드들(104)이 복수의 픽셀 영역들(103a-103d) 내에 대응하여 형성된다. 제1 도핑 타입의 공유 FD 노드(108)가 복수의 픽셀 영역들(103a-103d)의 십자로 영역에 형성될 수 있다. 복수의 트랜스퍼 게이트들(110)이 복수의 포토다이오드들(104)과 FD 노드(108) 사이에 대응하여 형성될 수 있다.
다양한 실시예에서, 기판(102)은, 반도체 웨이퍼 또는 웨이퍼 상의 하나 이상의 다이와 같은 임의의 유형의 반도체 바디(예컨대, 실리콘/CMOS 벌크, SiGe, 등) 뿐만 아니라, 임의의 다른 유형의 반도체 및/또는 그 위에 형성되고/되거나 그와 달리 연관된 에피텍셜 층을 포함할 수 있다. 기판(102)은, 예를 들어 블랭킷 주입 또는 단계적 에피택셜 성장 프로세스에 의해, 제1 도핑 타입(예컨대, p-타입)으로 준비될 수 있다.
도 4a의 평면도(400A) 및 평면도(400A)에서 라인 B-B'를 따라 취한 도 4b의 단면도(400B)에 도시된 바와 같이, 일부 실시예에서, 격리 웰(106)이 복수의 픽셀 영역들(103a-103d)을 분리하며 기판(102)의 전측(102f)을 따라 형성된다. 격리 웰(106)은 도핑된 격리 영역을 형성하기 위해 적소의 마스킹 층을 이용해 기판(102)에 제2 도핑 타입(예컨대, p-타입)의 주입 프로세스를 선택적으로 수행함으로써 형성될 수 있다. 일부 실시예에서, STI(shallow trench isolation)(도시되지 않음)가 또한, 복수의 픽셀 영역들(103a-103d)을 분리하며 기판(102)의 전측(102f)을 따라 형성될 수 있다. STI 구조물은, 얕은 트렌치를 형성하기 위해 전측(102f)으로부터 기판을 선택적으로 에칭하고 그 후에 얕은 트렌치 내에 산화물 또는 다른 유전체 재료를 형성함으로써 형성될 수 있다. 격리 웰(106)은 기판(102)의 전측(102f)으로부터 STI 구조물보다 더 깊은 위치로 형성될 수 있다. 격리 웰(106)은 STI 구조물과 중심이 정렬될 수 있다.
도 5a의 평면도(500A) 및 평면도(500A)에서 라인 B-B'를 따라 취한 도 5b의 단면도(500B)에 도시된 바와 같이, 일부 실시예에서, 포토다이오드(104)가 복수의 픽셀 영역들(103a-103d) 각각 내에 형성된다. 포토다이오드(104)는 제1 도핑 타입(예컨대, n-타입)의 도핑된 영역을 포함할 수 있고, 주입 프로세스에 의해 형성될 수 있다. 포토다이오드(104)는 상이한 도핑 농도의 다수의 도핑된 층을 포함할 수 있고, 다수의 도핑된 층의 측벽이 반드시 정렬될 필요는 없다. 일부 대안의 실시예에서, 포토다이오드(104)는 또한, 블랭킷 도핑된 층을 형성하기 위한 에피택셜 프로세스 다음에 다양한 절연 구조물을 형성함으로써 형성될 수 있다. 또한, 기판(102)의 전측(102f)으로부터 기판(102)의 일부를 제1 도핑 타입(예컨대, n-타입)을 갖도록 도핑함으로써 FD 노드(108)가 형성될 수 있다. 일부 실시예에서, FD 노드(108)는 포토다이오드(104)보다 더 높은 도핑 농도를 갖는다. 격리 웰(106)의 일부는 FD 노드(108)를 포토다이오드(104) 및 기판(102)으로부터 분리할 수 있다.
도 6a의 평면도(600A) 및 평면도(600A)에서 라인 B-B'를 따라 취한 도 6b의 단면도(600B)에 도시된 바와 같이, 일부 실시예에서, 복수의 트랜스퍼 게이트들(110)이 복수의 포토다이오드들(104)과 FD 노드(108) 사이에 대응하여 형성된다. 트랜스퍼 게이트(110)는 기판(102) 위에 게이트 유전체 막 및 게이트 전극 막을 퇴적함으로써 형성될 수 있다. 게이트 유전체 막 및 게이트 전극 막은 그 후에 게이트 유전체 층 및 게이트 전극을 형성하도록 패터닝된다. 트랜스퍼 게이트(110)는 포토다이오드(104) 안으로 연장되는 수직 게이트일 수 있다. 트랜스퍼 게이트(110)의 측벽 상에 게이트 측벽 스페이서(도시되지 않음)가 형성될 수 있다. 트랜스퍼 게이트(110)는 포토다이오드(104), 격리 웰(106) 및/또는 FD 노드(108)의 일부 위에 있도록 형성될 수 있다.
도 7a의 평면도(700A) 및 평면도(700A)에서 라인 B-B'를 따라 취한 도 7b의 단면도(700B)에 도시된 바와 같이, 일부 실시예에서, 에칭 정지 층(116)이 기판(102)의 전측(102f) 위에 형성된다. 일부 실시예에서, 에칭 정지 층(116)은 질화물(예컨대 실리콘 질화물), 탄화물(예컨대, 실리콘 탄화물), 산화물(예컨대, 실리콘 이산화물) 등을 포함할 수 있다. 에칭 정지 층(116)은 형성될 제2 BDTI 컴포넌트(124b)의 에칭 정지를 제공하도록 구성될 수 있다(예를 들어, 도 10b, 도 11b 참조). 일부 실시예에서, 에칭 정지 층(116)은 기판(102)의 전측(102f)의 상부 표면과 복수의 트랜스퍼 게이트들(110)의 측벽 및 상부 표면을 컨투어링하며 형성될 수 있다. 그 다음, 층간 유전체(ILD) 층(132)이 에칭 정지층(116) 위에 형성되고, 게이트 콘택(142a) 및 FD 노드 콘택(142b)과 같은 전도성 콘택이 트랜스퍼 게이트(110) 및 FD 노드(108)에 커플링되도록 ILD 층(132) 및 에칭 정지 층(116)을 관통해 형성될 수 있다.
일부 대안의 실시예에서, 에칭 정지 층(116)은 제2 BDTI 컴포넌트가 형성될 영역을 덮도록 패터닝될 수 있다. 패터닝된 에칭 정지 층(116p)의 예가 도 7a에 도시되어 있으며, 여기서 제1 BDTI 컴포넌트를 위해 설계된 복수의 픽셀 영역들(103a-103d)의 십자로 영역은 패터닝된 에칭 정지 층(116p)에 의해 노출될 수 있다.
도 7a 및 도 7b에는 도시되지 않았지만, 추가적인 ILD 층 내에 배열된 금속 상호접속 층을 포함하는 금속화 스택이 기판(102)의 전측(102f) 위에 형성될 수 있다. 일부 실시예에서, 전도성 콘택 및 금속화 스택은 다마신 프로세스(예컨대, 단일 다마신 프로세스 또는 이중 다마신 프로세스)에 의해 형성될 수 있다. 구체적으로, ILD 층이 퇴적되고 그 후에 에칭되어 비아 홀 및/또는 금속 트렌치를 형성할 수 있다. 그 다음, 비아 홀 및/또는 금속 트렌치는 전도성 콘택 및 금속 상호접속 층을 형성하도록 전도성 재료로 채워진다. 일부 실시예에서, ILD 층은 물리적 기상 퇴적 기술(예컨대, PVD, CVD 등)에 의해 퇴적될 수 있다. 복수의 금속 상호접속 층은 퇴적 프로세스 및/또는 도금 프로세스(예컨대, 전기 도금, 무전해 도금 등)을 사용하여 형성될 수 있다. 다양한 실시예에서, 복수의 금속 상호접속 층은 예를 들어 텅스텐, 구리, 또는 알루미늄 구리를 포함할 수 있다. 그 다음, ILD 층은 핸들 기판 또는 또다른 기능 디바이스(도시되지 않음)에 본딩될 수 있다. 일부 실시예에서, 본딩 프로세스는 ILD 층과 핸들 기판 사이에 배열된 중간 본딩 산화물 층을 사용할 수 있다. 일부 실시예에서, 본딩 프로세스는 용융 본딩 프로세스를 포함할 수 있다.
도 8a 내지 도 13b는 전측(102f)의 반대편인 후측(102b)에 대한 추가 프로세싱을 위해 기판(102)을 뒤집은 일부 예를 도시한다. 아래에 보다 상세한 예와 함께 설명되는 바와 같이, 일부 실시예에서, 먼저 제1 BDTI 컴포넌트가 되도록 정의된 영역을 덮도록 차단 층(112)이 기판(102)의 후측(102b) 상에 형성 및 패터닝된다. 차단 층(112) 위에 하드 마스크(114)가 형성된다(도 8a 내지 도 8d). 그 후에, 하드 마스크(114)는 차단 층(112) 바로 위의 제1 부분(122) 및 제2 BDTI 컴포넌트가 되도록 정의된 복수의 픽셀 영역들(103a-103d)의 나머지 주변부에 있는 제2 부분(120)을 갖는 BDTI 트렌치를 형성하도록 패터닝된다(도 9a 내지 도 9d). 그 다음, 하드 마스크(114)에 따라 기판(102) 안으로 BDTI 트렌치를 깊게 하기 위해 에칭이 수행된다(도 10a 내지 도 10d). 차단 층(112)에는 더 작은 에칭 속도가 가해지므로, BDTI 트렌치의 제1 부분(122)의 깊게 함은 차단 층(112)에 의해 지연된다. 그 결과, 제2 부분(120)보다 제1 부분(122)에 대해 더 작은 깊이가 달성되고, 제1 부분(122)은 FD 노드(108)로부터 수직으로 이격될 수 있다. 그 다음, 깊어진 BDTI 트렌치 안에 격리 재료가 채워지며 상이한 깊이의 제1 및 제2 BDTI 컴포넌트(124a, 124b)를 갖는 BDTI 구조물(124)을 형성한다(도 11a 내지 도 11d). 하드 마스크(114)의 형성 및 패터닝 전에 차단 층(112)을 배열함으로써, BDTI 구조물(124)의 제1 및 제2 BDTI 컴포넌트(124a, 124b)는 하나의 마스크를 사용하는 하나의 포토리소그래피 프로세스에 의해 형성될 수 있다. 하나의 마스크를 사용하여 제1 및 제2 BDTI 컴포넌트(124a, 124b)가 정의되므로, 중첩 및 오정렬 문제가 제거된다.
도 8a의 평면도(800A) 및 평면도(800A)에서 라인 B-B', C-C', D-D'를 따라 각각 취한 도 8b 내지 도 8d의 단면도(800B-800D)에 도시된 바와 같이, 일부 실시예에서, 차단 층(112)은 제1 BDTI 컴포넌트가 되도록 정의된 영역을 덮도록 기판(102)의 후측(102b) 상에 형성 및 패터닝된다. 차단 층(112)은 복수의 픽셀 영역들(103a-103d)의 십자로를 중심으로 하는 정사각형 또는 직사각형 형상일 수 있다. 차단 층(112)은 산화물(예컨대, 실리콘 이산화물)과 같은 유전체 재료를 포함할 수 있다. 차단 층(112)은 약 200 Å 내지 약 1000 Å 범위의 두께(t)를 가질 수 있다. 차단 층(112)의 예시적인 두께는 400 Å이다. 차단 층(112)의 두께(t)는 형성될 제1 BDTI 컴포넌트(124a)와 제2 BDTI 컴포넌트(124b)의 의도된 깊이 차이 Δd에 기초하여 결정될 수 있다(예컨대, 도 12b 참조).
차단 층을 형성하기 전에, 기판(102)의 두께를 감소시키고 방사선이 기판(102)의 후측(102b)을 통해 포토다이오드(104)로 통과할 수 있게 하기 위해 기판(102)은 후측(102b)으로부터 박형화될 수 있다. 일부 실시예에서, 기판(102)은 기판(102)의 후측(102b)을 에칭 또는 기계적 그라인딩함으로써 박형화될 수 있다.
차단 층(112)을 형성한 후에, 차단 층(112) 위에 있는 기판의 후측(102b) 위에 하드 마스크(114)가 형성될 수 있다. 하드 마스크(114)는 다양한 폴리머, 유전체 및/또는 금속 재료의 하나 이상의 퇴적 또는 스핀온 프로세스에 의해 형성될 수 있다. 예시적인 하드 마스크(114)는, 아래에서 위로 적층된 탄소 기반 하드 마스크, 실리콘 함유 하드 마스크 및 포토레지스트를 포함한 3층 구조를 포함할 수 있다.
도 9a의 평면도(900A) 및 평면도(900A)에서 라인 B-B', C-C', D-D'를 따라 각각 취한 도 9b 내지 도 9d의 단면도(900B-900D)에 도시된 바와 같이, 그 후에 하드 마스크(114)는 복수의 픽셀 영역들(103a-103d)을 분리하는 BDTI 트렌치를 형성하도록 패터닝된다. 하드 마스크(114)는, 포토레지스트 층(134)이 패터닝되는 포토리소그래피 프로세스에 이어서, 패터닝된 포토레지스트 층(134)에 따라 하드 마스크(114)를 에칭하기 위한 에칭 프로세스에 의해 패터닝될 수 있다. BDTI 트렌치는, 차단 층(112) 위에 있으며 이를 노출시키는 십자 형상의 제1 부분(122) 및 복수의 픽셀 영역들(103a-103d)의 나머지 주변부에 있는 제2 부분(120)을 가질 수 있다. 제1 및 제2 BDTI 컴포넌트(124a, 124b)가 하나의 마스크 및 하나의 포토리소그래피 프로세스를 사용하여 정의되므로 중첩 및 오정렬 문제가 제거된다. 일부 실시예에서, BDTI 트렌치의 제1 및 제2 부분(122, 120)은 동일한 w로 형성된다.
도 10a의 평면도(1000A) 및 평면도(1000A)에서 라인 B-B', C-C', D-D'를 따라 각각 취한 도 10b 내지 도 10d의 단면도(1000B-1000D)에 도시된 바와 같이, 하드 마스크(114)에 따라 기판(102) 안으로 BDTI 트렌치를 깊게 하기 위해 에칭이 수행된다. 에칭은 차단 층(112) 및 기판(102)에 대해 상이한 에칭 속도를 갖는다. 에칭 속도는 일정 기간 동안 에칭이 달성하는 제거 깊이로서 정의된다. 일부 실시예에서, 기판(102) 및 차단 층(112)의 BDTI 트렌치 에칭의 에칭 속도 비율은 약 10:1 내지 약 30:1의 범위일 수 있다. 10:1보다 작은 에칭 속도와 같은 작은 에칭 속도 비율은 불충분한 깊이 차이(Δd) 또는 차단 층의 두꺼운 두께를 초래할 수 있다. 30:1보다 큰 에칭 속도와 같은 큰 에칭 속도 비율은 깊이 차이(Δd)의 조악한 제어를 초래할 수 있다. 차단 층(112)의 두께(t)는 또한, 차단 층(112)과 기판(102)의 BDTI 트렌치 에칭 속도 비율에 기초하여 결정될 수 있다. 다양한 실시예에서, 에칭은 불소 종(예컨대, CF4, CHF3, C4F8 등) 및/또는 습식 에천트(예컨대, 불화수소산(HF) 또는 테트라메틸암모늄 하이드록사이드(TMAH))를 포함한 에칭 화학을 갖는 건식 에칭 프로세스를 포함할 수 있다.
차단 층(112)에는 더 작은 에칭 속도가 가해지므로, BDTI 트렌치의 제1 부분(122)의 깊게 함은 차단 층(112)에 의해 지연된다. 그 결과, 제1 부분(122)에 대하여 제2 부분(120)의 제1 깊이(d1)보다 작은 제2 깊이(d2)가 달성된다. 제1 부분(122)은 격리 웰(106)에 도달할 수 있지만, FD 노드(108)로부터 수직으로 이격된다.
BDTI 트렌치의 제1 부분(122) 및 제2 부분(120)은 각각 마이크로로딩효과로 인해 복수의 픽셀 영역들(103a-103d)의 십자로 영역에서 나머지 주변 영역보다 더 큰 깊이를 갖는다. 또한, 일부 실시예에서, BDTI 트렌치의 제1 부분(122)의 바닥은 십자 형상의 중심 영역으로부터 주변 영역으로 제1 깊이가 단조 감소하는 볼록 형상을 갖는다. 상기에 기재된 바와 같이, 십자 형상의 중심 영역 및 주변 영역은 차단 층(112)의 중심 영역 및 경계 영역에 대응할 수 있다.
도 11a의 평면도(1100A) 및 평면도(1100A)에서 라인 B-B', C-C', D-D'를 따라 각각 취한 도 11b 내지 도 11d의 단면도(1100B-1100D)에 도시된 바와 같이, 상이한 깊이(d1, d2)의 제1 및 제2 BDTI 컴포넌트(124a, 124b)를 갖는 BDTI 구조물(124)을 형성하기 위해 깊어진 BDTI 트렌치 안에 격리 재료가 채워진다.
하드 마스크(114)의 형성 및 패터닝 전에 차단 층(112)을 배열함으로써, BDTI 구조물(124)의 제1 및 제2 BDTI 컴포넌트(124a, 124b)는 포토리소그래피 프로세스를 사용하여 형성될 수 있다. 하나의 마스크를 사용하여 제1 및 제2 BDTI 컴포넌트(124a, 124b)가 정의되므로, 중첩 및 오정렬 문제가 제거된다.
도 12a의 평면도(1200A) 및 평면도(1200A)에서 라인 B-B', C-C', D-D'를 따라 각각 취한 도 12b 내지 도 12d의 단면도(1200B-1200D)에 도시된 바와 같이, 일부 실시예에서, 평면 표면을 형성하기 위해 과다한 격리 재료를 제거하도록 평탄화 프로세스가 수행된다. BDTI 트렌치의 제1 부분(122) 및 제2 부분(120)은 각각 마이크로로딩 효과로 인해 복수의 픽셀 영역들(103a-103d)의 십자로 영역에서 나머지 주변 영역보다 더 큰 깊이를 갖는다. 또한, 일부 실시예에서, BDTI 트렌치의 제1 부분(122)의 바닥은 십자 형상의 중심 영역으로부터 주변 영역으로 제1 깊이가 단조 감소하는 볼록 형상을 갖는다. 상기에 기재된 바와 같이, 십자 형상의 중심 영역 및 주변 영역은 차단 층(112)의 중심 영역 및 경계 영역에 대응할 수 있다.
일부 대안의 실시예에서, 격리 재료는 평탄화 동안 에칭되지만, 여전히 하드 마스크(114), 차단 층(112) 및 복수의 포토다이오드(104) 위에 있도록 남겨진다. 결과적인 디바이스 구조물은 하드 마스크(114) 위의 적합한 두께의 BDTI 구조물(124)로 도 11a 내지 도 11d에 의해 예시될 수 있다.
도 13a의 평면도(1300A) 및 평면도(1300A)에서 라인 B-B'를 따라 취한 도 13b의 단면도(1300B)에 도시된 바와 같이, 일부 실시예에서, 그 후에 복수의 컬러 필터들(128a-128d)이 기판(102)의 후측(102b) 위에 형성될 수 있다. 일부 실시예에서, 복수의 컬러 필터들(128a-128d)은 복수의 픽셀 영역들(103a-103d)에 대응하는 각자의 컬러 필터 층을 형성 및 패터닝함으로써 개별적으로 형성될 수 있다. 컬러 필터 층은 특정 파장 범위를 갖는 방사선(예컨대, 광)의 투과를 허용하면서 지정된 범위 밖의 파장의 광을 차단하는 재료이다. 복합 그리드와 같은 컬러 필터 격리 구조물(도시되지 않음)이 격리 목적을 위해 컬러 필터들(128a-128d)을 분리하도록 형성될 수 있다.
또한, 복수의 컬러 필터들(128a-128d) 위에 복수의 마이크로 렌즈(130)가 형성될 수 있다. 예로서, 복수의 마이크로 렌즈는 복수의 컬러 필터(128a-128d) 상부에 마이크로 렌즈 재료를 퇴적함으로써 형성될 수 있다(예컨대, 스핀온 방법 또는 퇴적 프로세스에 의해). 만곡된 상부 표면을 갖는 마이크로렌즈 템플릿이 마이크로렌즈 재료 위에 패터닝된다. 일부 실시예에서, 마이크로렌즈 템플릿은, 라운딩 형상을 형성하도록 분포 노출 광 도즈를 사용하여 노출(예컨대, 네가티브 포토레지스트의 경우 곡률 밑으로는 더 많은 광이 노출되고 곡률 위로는 더 적은 광이 노출됨), 현상 및 베이킹된 포토레지스트 재료를 포함할 수 있다. 그 다음, 마이크로렌즈 템플릿에 따라 마이크로렌즈 재료를 선택적으로 에칭함으로써 복수의 마이크로렌즈가 형성된다.
도 14는 상이한 깊이의 제1 및 제2 BDTI 컴포넌트를 포함하는 BDTI 구조물에 의해 서로 분리된 복수의 픽셀 영역들을 갖는 이미지 센서를 형성하는 방법(1400)의 일부 실시예의 흐름도를 예시한다.
방법(1400)은 일련의 동작들 또는 이벤트들로서 아래에 예시 및 기재되어 있지만, 이러한 동작들 또는 이벤트들의 예시된 순서는 한정하는 의미로 해석되어서는 안됨을 알 수 있을 것이다. 예를 들어, 일부 동작들은 여기에 예시 및/또는 기재된 바와 상이한 순서로 그리고/또는 이와 다른 동작 또는 이벤트와 동시에 일어날 수 있다. 추가적으로, 예시된 모든 동작들이 여기에 기재된 하나 이상의 양상 또는 실시예를 구현하는 데 요구되지 않을 수 있다. 또한, 여기에 도시된 동작들 중의 하나 이상은 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
동작 1402에서, 이미지 센서를 형성하기 위해 기판의 전측이 준비된다. 구체적으로, 위에서 볼 때 행과 열로 배열된 복수의 픽셀 영역들 내에 각각 제1 도핑 타입의 복수의 포토다이오드들이 기판에 형성될 수 있다. 제1 도핑 타입의 플로팅 확산(FD) 노드가 복수의 픽셀 영역들의 십자로에서 기판의 전측으로부터 형성될 수 있다. 예를 들어 도 5a 내지 도 5d를 참조하자. 일부 실시예에서, 복수의 픽셀 영역들을 분리하는, 기판의 전측으로부터 연장되는, 제1 도핑 타입과는 반대인 제2 도핑 타입의 복수의 도핑된 격리 웰들이 형성될 수 있다. 예를 들어 도 4a 내지 도 4d를 참조하자. 복수의 포토다이오드들과 FD 노드 사이에 대응하여 복수의 트랜스퍼 게이트들이 형성될 수 있다. 예를 들어 도 6a 내지 도 6d를 참조하자. 일부 추가 실시예에서, 형성될 제2 BDTI 컴포넌트의 에칭 정지를 제공하도록 구성된 에칭 정지 층이 기판의 전측을 라이닝하며 형성될 수 있다. 일부 실시예에서, 에칭 정지층은 복수의 트랜스퍼 게이트들의 측벽 및 상부 표면을 컨투어링하며 형성될 수 있다. 예를 들어 도 7a 내지 도 7d를 참조하자.
동작 1404에서, 제1 BDTI 컴포넌트를 정의하며 형성될 제1 BDTI 컴포넌트에 대응하는 트렌치 에칭을 지연시키도록 구성된 차단 층이 기판의 후측 상에 형성될 수 있다. 차단 층은 복수의 픽셀 영역들의 십자로를 덮을 수 있다. 예를 들어 도 8a 내지 도 8d를 참조하자.
동작 1406에서, 차단 층 바로 위의 제1 부분 및 복수의 픽셀 영역들의 주변부에 있는 제2 부분을 갖는 BDTI 트렌치를 갖도록 하드 마스크가 형성 및 패터닝될 수 있다. 예를 들어 도 9a 내지 도 9d를 참조하자.
동작 1408에서, BDTI 트렌치의 제1 부분을 차단 층을 통해 기판 안으로의 제1 깊이로 깊게 하고 BDTI 트렌치의 제2 부분을 기판 안으로의 제2 깊이로 깊게 하기 위해 하드 마스크에 따라 에칭이 수행될 수 있다. 에칭의 결과로서, 픽셀 영역들의 십자로에서 픽셀 영역의 나머지 주변부에 있는 제2 부분의 제2 깊이보다 작은 제1 깊이를 갖는 제1 부분을 포함하는 BDTI 트렌치가 형성된다. BDTI 트렌치의 제1 부분은 도핑된 격리 웰에 도달하지만 FD 노드로부터 수직으로 이격되도록 형성될 수 있다. BDTI 트렌치의 제2 부분은 에칭 정치 층에 도달하여 이에 의해 정지되도록 형성될 수 있다. BDTI 트렌치의 제2 부분은 기판을 관통해 형성될 수 있고 기판의 전체 깊이로서 제2 깊이를 가질 수 있다. 예를 들어 도 10a 내지 도 10d를 참조하자.
동작 1410에서, 격리 재료가 BDTI 트렌치 안에 채워질 수 있다. 격리 재료는 유전체 및 금속 층의 스택을 포함할 수 있다. 예를 들어 도 11a 내지 도 11d를 참조하자.
동작 1412에서, 기판 위의 격리 재료의 과다한 부분을 제거하기 위해 평탄화 프로세스가 수행될 수 있다. 예를 들어 도 12a 내지 도 12d를 참조하자.
동작 1414에서, 복수의 포토다이오드들에 대응하는 복수의 컬러 필터들이 기판의 후측에 형성될 수 있다. 컬러 필터는 BDTI 구조물의 제1 BDTI 컴포넌트와 제2 BDTI 컴포넌트 위에 있는 계면에서 만날 수 있다. 예를 들어 도 13a 및 도 13b를 참조하자.
따라서, 본 개시는 이미지 센서의 새로운 형성 방법 및 이미지 센서의 대응하는 디바이스 구조물에 관한 것이다. 이미지 센서는 상이한 깊이의 제1 및 제2 BDTI 컴포넌트를 포함하는 BDTI 구조물에 의해 둘러싸이고 서로 격리된 픽셀 영역들을 갖도록 형성된다.
따라서, 일부 실시예에서, 본 개시는 이미지 센서를 형성하는 방법에 관한 것이다. 방법은, 위에서 볼 때 행과 열로 배열된 복수의 픽셀 영역들 내에서 각각 제1 도핑 타입의 복수의 포토다이오드들을 기판에 형성하는 것을 포함한다. 상기 복수의 픽셀 영역들을 분리하는 BDTI 구조물이 상기 기판에 형성된다. 상기 BDTI 구조물은 상기 복수의 포토다이오드들을 둘러싸며 상기 복수의 픽셀 영역들의 십자로에 배열된 제1 BDTI 컴포넌트 및 상기 복수의 픽셀 영역들의 나머지 주변부에 배열된 제2 BDTI 컴포넌트를 포함한다. 상기 제1 BDTI 컴포넌트는 상기 기판의 후측으로부터 상기 제2 BDTI 컴포넌트의 제2 깊이보다 작은 제1 깊이를 갖는다.
다른 실시예에서, 본 개시는 이미지 센서를 형성하는 방법에 관한 것이다. 방법은, 기판의 제1 픽셀 영역에 제1 포토다이오드를 그리고 상기 제1 픽셀 영역에 인접한 상기 기판의 제2 픽셀 영역에 제2 포토다이오드를 형성하는 것을 포함한다. 상기 제1 포토다이오드 및 상기 제2 포토다이오드는 제1 도핑 타입으로 이루어진다. 상기 제1 포토다이오드와 상기 제2 포토다이오드 사이에 상기 기판의 후측 상에 차단 층이 형성된다. 상기 차단 층 바로 위의 제1 부분 및 상기 제1 포토다이오드와 상기 제2 포토다이오드의 대향측에 각각 있는 제2 부분을 갖는 BDTI 트렌치를 갖도록 하드 마스크가 형성 및 패터닝된다. 상기 BDTI 트렌치의 제1 부분을 상기 차단 층을 통해 상기 기판 안으로의 제1 깊이로 깊게 하고 상기 BDTI 트렌치의 제2 부분을 상기 기판 안으로의 제2 깊이로 깊게 하기 위해 에칭이 수행되며, 상기 제2 깊이는 상기 제1 깊이보다 크다. 상기 제1 깊이를 갖는 제1 BDTI 컴포넌트 및 상기 제2 깊이를 갖는 제2 BDTI 컴포넌트를 각각 형성하기 위해 상기 BDTI 트렌치의 제1 부분 및 제2 부분을 채움으로써 BDTI 구조물이 형성된다.
또 다른 실시예에서, 본 개시는 복수의 픽셀 영역들 내에서 각각 기판에 배치된 복수의 포토다이오드들을 포함하는 이미지 센서에 관한 것이다. 상기 기판의 전측으로부터 상기 기판 안으로 플로팅 확산(FD) 노드가 연장된다. 상기 FD 노드는 상기 복수의 픽셀 영역들의 십자로에 배치되며 상기 복수의 픽셀 영역들 사이에 공유된다. BDTI 구조물이 상기 기판의 후측으로부터 연장되며 상기 복수의 픽셀 영역들을 분리하고, 상기 BDTI 구조물은, 상기 복수의 픽셀 영역들의 십자로에 중심 위치된 차단 영역에 배열된 제1 BDTI 컴포넌트 및 상기 복수의 픽셀 영역들의 나머지 영역에 배열된 제2 BDTI 컴포넌트를 포함한다. 상기 제1 BDTI 컴포넌트는 상기 제2 BDTI 컴포넌트의 제2 깊이보다 작은 제1 깊이를 갖는다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 이미지 센서를 형성하는 방법에 있어서,
위에서 볼 때 행과 열로 배열된 복수의 픽셀 영역들 내에서 각각 제1 도핑 타입의 복수의 포토다이오드들을 기판에 형성하는 단계; 및
상기 복수의 픽셀 영역들을 분리하는 BDTI(backside deep trench isolation) 구조물을 상기 기판에 형성하는 단계 - 상기 BDTI 구조물은 상기 복수의 포토다이오드들을 둘러싸며 상기 복수의 픽셀 영역들의 십자로(crossroad)에 배열된 제1 BDTI 컴포넌트 및 상기 복수의 픽셀 영역들의 나머지 주변부에 배열된 제2 BDTI 컴포넌트를 포함함 -
를 포함하고,
상기 제1 BDTI 컴포넌트는 상기 기판의 후측(backside)으로부터 상기 제2 BDTI 컴포넌트의 제2 깊이보다 작은 제1 깊이를 갖는 것인, 이미지 센서를 형성하는 방법.
실시예 2. 실시예 1에 있어서,
상기 BDTI 구조물을 형성하는 단계는:
상기 기판의 후측 상에 상기 제1 BDTI 컴포넌트를 정의하는 차단 층을 형성하는 단계 - 상기 차단 층은 상기 복수의 픽셀 영역들의 십자로를 덮음 - ;
상기 차단 층 바로 위의 제1 부분 및 상기 복수의 픽셀 영역들의 나머지 주변부에 있는 제2 부분을 갖는 BDTI 트렌치를 갖도록 하드 마스크를 형성 및 패터닝하는 단계;
상기 BDTI 트렌치의 제1 부분을 상기 차단 층을 관통해 상기 기판 안으로의 상기 제1 깊이로 깊게 하고 상기 BDTI 트렌치의 제2 부분을 상기 기판 안으로의 상기 제2 깊이로 깊게 하기 위해 에칭을 수행하는 단계; 및
상기 BDTI 트렌치 안으로 격리 재료를 채우는 단계
를 포함하는 것인, 이미지 센서를 형성하는 방법.
실시예 3. 실시예 2에 있어서,
상기 제1 BDTI 컴포넌트의 상기 제1 깊이는 중심 영역으로부터 경계 영역으로 단조(monotonically) 감소하는 것인, 이미지 센서를 형성하는 방법.
실시예 4. 실시예 2에 있어서,
상기 격리 재료를 채우는 단계는 상기 BDTI 트렌치 안으로 유전체 및 금속 층의 스택을 채우는 단계를 포함하는 것인, 이미지 센서를 형성하는 방법.
실시예 5. 실시예 2에 있어서,
상기 BDTI 구조물을 형성하는 단계는:
상기 기판 위의 상기 격리 재료의 과다한 부분을 제거하기 위해 평탄화 프로세스를 수행하는 단계
를 더 포함하는 것인, 이미지 센서를 형성하는 방법.
실시예 6. 실시예 1에 있어서,
상기 BDTI 구조물을 형성하는 단계 전에:
상기 기판의 전측(frontside)을 라이닝하는 에칭 정지 층을 형성하는 단계
를 더 포함하고,
그 후 상기 BDTI 구조물은 상기 제2 BDTI 컴포넌트가 상기 에칭 정지 층에 도달하며 형성되는 것인, 이미지 센서를 형성하는 방법.
실시예 7. 실시예 1에 있어서,
상기 제2 BDTI 컴포넌트는 상기 기판의 전체 깊이인 상기 제2 깊이로 상기 기판을 관통해 형성되는 것인, 이미지 센서를 형성하는 방법.
실시예 8. 실시예 1에 있어서,
상기 BDTI 구조물을 형성하는 단계 전에:
상기 복수의 픽셀 영역들의 십자로에 상기 기판의 전측으로부터 상기 제1 도핑 타입의 플로팅 확산(FD; floating diffusion) 노드를 형성하는 단계
를 더 포함하고,
상기 제1 BDTI 컴포넌트는 상기 FD 노드 위에 형성되며 상기 FD 노드로부터 이격되는 것인, 이미지 센서를 형성하는 방법.
실시예 9. 실시예 8에 있어서,
상기 BDTI 구조물을 형성하는 단계 전에:
상기 복수의 픽셀 영역들을 분리하는, 상기 기판의 전측으로부터 연장된, 상기 제1 도핑 타입과는 반대인 제2 도핑 타입의 복수의 도핑된 격리 웰들을 형성하는 단계
를 더 포함하고,
그 후 상기 BDTI 구조물은 상기 복수의 도핑된 격리 웰들에 도달하여 형성되는 것인, 이미지 센서를 형성하는 방법.
실시예 10. 실시예 1에 있어서,
상기 복수의 포토다이오드들에 대응하는 복수의 컬러 필터들을 상기 기판의 후측에 형성하는 단계 - 상기 복수의 컬러 필터들은 상기 BDTI 구조물의 상기 제1 BDTI 컴포넌트와 상기 제2 BDTI 컴포넌트 위에 있는 계면에서 만나는 것인, 이미지 센서를 형성하는 방법.
실시예 11. 이미지 센서를 형성하는 방법에 있어서,
기판의 제1 픽셀 영역에 제1 포토다이오드를 그리고 상기 제1 픽셀 영역에 인접한 상기 기판의 제2 픽셀 영역에 제2 포토다이오드를 형성하는 단계 - 상기 제1 포토다이오드 및 상기 제2 포토다이오드는 제1 도핑 타입으로 이루어짐 - ;
상기 제1 포토다이오드와 상기 제2 포토다이오드 사이에 상기 기판의 후측 상에 차단 층을 형성하는 단계;
상기 차단 층 바로 위의 제1 부분 및 상기 제1 포토다이오드와 상기 제2 포토다이오드의 대향측에 각각 있는 제2 부분을 갖는 BDTI(backside deep trench isolation) 트렌치를 갖도록 하드 마스크를 형성 및 패터닝하는 단계;
상기 BDTI 트렌치의 제1 부분을 상기 차단 층을 관통해 상기 기판 안으로의 제1 깊이로 깊게 하고 상기 BDTI 트렌치의 제2 부분을 상기 기판 안으로의 제2 깊이로 깊게 하기 위해 에칭을 수행하는 단계 - 상기 제2 깊이는 상기 제1 깊이보다 큼 - ; 및
상기 제1 깊이를 갖는 제1 BDTI 컴포넌트 및 상기 제2 깊이를 갖는 제2 BDTI 컴포넌트를 각각 형성하기 위해 상기 BDTI 트렌치의 제1 부분 및 제2 부분을 채움으로써 BDTI 구조물을 형성하는 단계
를 포함하는, 이미지 센서를 형성하는 방법.
실시예 12. 실시예 11에 있어서,
상기 제2 BDTI 컴포넌트는 상기 기판의 전체 깊이인 상기 제2 깊이로 상기 기판을 관통해 형성되는 것인, 이미지 센서를 형성하는 방법.
실시예 13. 실시예 11에 있어서,
상기 제1 포토다이오드와 상기 제2 포토다이오드 사이에 상기 기판의 전측으로부터 상기 제1 도핑 타입의 플로팅 확산(FD) 노드를 형성하는 단계
를 더 포함하고,
상기 차단 층은 상기 FD 노드 위에 있는 것인, 이미지 센서를 형성하는 방법.
실시예 14. 실시예 13에 있어서,
상기 제1 BDTI 컴포넌트는 상기 FD 노드 위에 형성되며 상기 FD 노드로부터 이격되는 것인, 이미지 센서를 형성하는 방법.
실시예 15. 실시예 11에 있어서,
상기 기판, 상기 하드 마스크 및 상기 차단 층 위의 상기 BDTI 구조물의 과다한 부분을 제거하기 위해 평탄화 프로세스를 수행하는 단계
를 더 포함하는, 이미지 센서를 형성하는 방법.
실시예 16. 이미지 센서에 있어서,
복수의 픽셀 영역들 내에서 각각 기판에 배치된 복수의 포토다이오드들;
상기 기판의 전측으로부터 상기 기판 안으로 연장된 플로팅 확산(FD) 노드 - 상기 FD 노드는 상기 복수의 픽셀 영역들의 십자로에 배치되며 상기 복수의 픽셀 영역들 사이에 공유됨 - ; 및
상기 기판의 후측으로부터 연장되며 상기 복수의 픽셀 영역들을 분리하는 BDTI(backside deep trench isolation) 구조물 - 상기 BDTI 구조물은, 상기 복수의 픽셀 영역들의 십자로에 중심 위치된 차단 영역에 배열된 제1 BDTI 컴포넌트 및 상기 복수의 픽셀 영역들의 나머지 영역에 배열된 제2 BDTI 컴포넌트를 포함함 -
을 포함하고,
상기 제1 BDTI 컴포넌트는 상기 제2 BDTI 컴포넌트의 제2 깊이보다 작은 제1 깊이를 갖는 것인, 이미지 센서.
실시예 17. 실시예 16에 있어서,
상기 제1 BDTI 컴포넌트의 제1 깊이는 상기 차단 영역의 중심 영역으로부터 경계 영역으로 단조 감소하는 것인, 이미지 센서.
실시예 18. 실시예 16에 있어서,
상기 제1 BDTI 컴포넌트는 상기 FD 노드 바로 아래에 배치되며 상기 FD 노드로부터 이격되는 것인, 이미지 센서.
실시예 19. 실시예 16에 있어서,
상기 제1 BDTI 컴포넌트는 위에서 볼 때 십자 형상을 가지며, 상기 십자 형상의 중심 영역으로부터 주변 영역으로 상기 제1 깊이가 단조 감소하는 것인, 이미지 센서.
실시예 20. 실시예 19에 있어서,
상기 제1 BDTI 컴포넌트와 상기 제2 BDTI 컴포넌트는, 제1 단면에서 볼 때 상기 복수의 포토다이오드들의 포토다이오드에 의해 서로 분리되고, 제2 단면에서 볼 때 연속적으로 이어지는 것인, 이미지 센서.

Claims (10)

  1. 이미지 센서를 형성하는 방법에 있어서,
    위에서 볼 때 행과 열로 배열된 복수의 픽셀 영역들 내에서 각각 제1 도핑 타입의 복수의 포토다이오드들을 기판에 형성하는 단계; 및
    상기 복수의 픽셀 영역들을 분리하는 BDTI(backside deep trench isolation) 구조물을 상기 기판에 형성하는 단계 - 상기 BDTI 구조물은 상기 복수의 포토다이오드들을 둘러싸며 상기 복수의 픽셀 영역들의 십자로(crossroad)에 배열된 제1 BDTI 컴포넌트 및 상기 복수의 픽셀 영역들의 나머지 주변부에 배열된 제2 BDTI 컴포넌트를 포함함 -
    를 포함하고,
    상기 제1 BDTI 컴포넌트는 상기 기판의 후측(backside)으로부터 상기 제2 BDTI 컴포넌트의 제2 깊이보다 작은 제1 깊이를 갖는 것인, 이미지 센서를 형성하는 방법.
  2. 청구항 1에 있어서,
    상기 BDTI 구조물을 형성하는 단계는:
    상기 기판의 후측 상에 상기 제1 BDTI 컴포넌트를 정의하는 차단 층을 형성하는 단계 - 상기 차단 층은 상기 복수의 픽셀 영역들의 십자로를 덮음 - ;
    상기 차단 층 바로 위의 제1 부분 및 상기 복수의 픽셀 영역들의 나머지 주변부에 있는 제2 부분을 갖는 BDTI 트렌치를 갖도록 하드 마스크를 형성 및 패터닝하는 단계;
    상기 BDTI 트렌치의 제1 부분을 상기 차단 층을 관통해 상기 기판 안으로의 상기 제1 깊이로 깊게 하고 상기 BDTI 트렌치의 제2 부분을 상기 기판 안으로의 상기 제2 깊이로 깊게 하기 위해 에칭을 수행하는 단계; 및
    상기 BDTI 트렌치 안으로 격리 재료를 채우는 단계
    를 포함하는 것인, 이미지 센서를 형성하는 방법.
  3. 청구항 2에 있어서,
    상기 제1 BDTI 컴포넌트의 상기 제1 깊이는 중심 영역으로부터 경계 영역으로 단조(monotonically) 감소하는 것인, 이미지 센서를 형성하는 방법.
  4. 청구항 2에 있어서,
    상기 BDTI 구조물을 형성하는 단계는:
    상기 기판 위의 상기 격리 재료의 과다한 부분을 제거하기 위해 평탄화 프로세스를 수행하는 단계
    를 더 포함하는 것인, 이미지 센서를 형성하는 방법.
  5. 청구항 1에 있어서,
    상기 BDTI 구조물을 형성하는 단계 전에:
    상기 기판의 전측(frontside)을 라이닝하는 에칭 정지 층을 형성하는 단계
    를 더 포함하고,
    그 후 상기 BDTI 구조물은 상기 제2 BDTI 컴포넌트가 상기 에칭 정지 층에 도달하며 형성되는 것인, 이미지 센서를 형성하는 방법.
  6. 청구항 1에 있어서,
    상기 제2 BDTI 컴포넌트는 상기 기판의 전체 깊이인 상기 제2 깊이로 상기 기판을 관통해 형성되는 것인, 이미지 센서를 형성하는 방법.
  7. 청구항 1에 있어서,
    상기 BDTI 구조물을 형성하는 단계 전에:
    상기 복수의 픽셀 영역들의 십자로에 상기 기판의 전측으로부터 상기 제1 도핑 타입의 플로팅 확산(FD; floating diffusion) 노드를 형성하는 단계
    를 더 포함하고,
    상기 제1 BDTI 컴포넌트는 상기 FD 노드 위에 형성되며 상기 FD 노드로부터 이격되는 것인, 이미지 센서를 형성하는 방법.
  8. 청구항 1에 있어서,
    상기 복수의 포토다이오드들에 대응하는 복수의 컬러 필터들을 상기 기판의 후측에 형성하는 단계 - 상기 복수의 컬러 필터들은 상기 BDTI 구조물의 상기 제1 BDTI 컴포넌트와 상기 제2 BDTI 컴포넌트 위에 있는 계면에서 만나는 것인, 이미지 센서를 형성하는 방법.
  9. 이미지 센서를 형성하는 방법에 있어서,
    기판의 제1 픽셀 영역에 제1 포토다이오드를 그리고 상기 제1 픽셀 영역에 인접한 상기 기판의 제2 픽셀 영역에 제2 포토다이오드를 형성하는 단계 - 상기 제1 포토다이오드 및 상기 제2 포토다이오드는 제1 도핑 타입으로 이루어짐 - ;
    상기 제1 포토다이오드와 상기 제2 포토다이오드 사이에 상기 기판의 후측 상에 차단 층을 형성하는 단계;
    상기 차단 층 바로 위의 제1 부분 및 상기 제1 포토다이오드와 상기 제2 포토다이오드의 대향측에 각각 있는 제2 부분을 갖는 BDTI(backside deep trench isolation) 트렌치를 갖도록 하드 마스크를 형성 및 패터닝하는 단계;
    상기 BDTI 트렌치의 제1 부분을 상기 차단 층을 관통해 상기 기판 안으로의 제1 깊이로 깊게 하고 상기 BDTI 트렌치의 제2 부분을 상기 기판 안으로의 제2 깊이로 깊게 하기 위해 에칭을 수행하는 단계 - 상기 제2 깊이는 상기 제1 깊이보다 큼 - ; 및
    상기 제1 깊이를 갖는 제1 BDTI 컴포넌트 및 상기 제2 깊이를 갖는 제2 BDTI 컴포넌트를 각각 형성하기 위해 상기 BDTI 트렌치의 제1 부분 및 제2 부분을 채움으로써 BDTI 구조물을 형성하는 단계
    를 포함하는, 이미지 센서를 형성하는 방법.
  10. 이미지 센서에 있어서,
    복수의 픽셀 영역들 내에서 각각 기판에 배치된 복수의 포토다이오드들;
    상기 기판의 전측으로부터 상기 기판 안으로 연장된 플로팅 확산(FD) 노드 - 상기 FD 노드는 상기 복수의 픽셀 영역들의 십자로에 배치되며 상기 복수의 픽셀 영역들 사이에 공유됨 - ; 및
    상기 기판의 후측으로부터 연장되며 상기 복수의 픽셀 영역들을 분리하는 BDTI(backside deep trench isolation) 구조물 - 상기 BDTI 구조물은, 상기 복수의 픽셀 영역들의 십자로에 중심 위치된 차단 영역에 배열된 제1 BDTI 컴포넌트 및 상기 복수의 픽셀 영역들의 나머지 영역에 배열된 제2 BDTI 컴포넌트를 포함함 -
    을 포함하고,
    상기 제1 BDTI 컴포넌트는 상기 제2 BDTI 컴포넌트의 제2 깊이보다 작은 제1 깊이를 갖는 것인, 이미지 센서.
KR1020230052624A 2022-05-03 2023-04-21 Cmos 이미지 센서에 대한 bdti 구조물 KR20230155352A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263337739P 2022-05-03 2022-05-03
US63/337,739 2022-05-03
US17/882,869 US20230361149A1 (en) 2022-05-03 2022-08-08 Backside deep trench isolation (bdti) structure for cmos image sensor
US17/882,869 2022-08-08

Publications (1)

Publication Number Publication Date
KR20230155352A true KR20230155352A (ko) 2023-11-10

Family

ID=88414498

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230052624A KR20230155352A (ko) 2022-05-03 2023-04-21 Cmos 이미지 센서에 대한 bdti 구조물

Country Status (4)

Country Link
US (1) US20230361149A1 (ko)
JP (1) JP2023165610A (ko)
KR (1) KR20230155352A (ko)
DE (1) DE102023105380A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117790523B (zh) * 2024-02-23 2024-05-17 合肥晶合集成电路股份有限公司 一种图像传感器及其制作方法

Also Published As

Publication number Publication date
DE102023105380A1 (de) 2023-11-09
JP2023165610A (ja) 2023-11-16
US20230361149A1 (en) 2023-11-09
TW202345376A (zh) 2023-11-16

Similar Documents

Publication Publication Date Title
US10943940B2 (en) Image sensor comprising reflective guide layer and method of forming the same
TWI608600B (zh) 影像感測器及其製作方法
KR101515280B1 (ko) 크로스토크 격리를 갖는 융기된 포토다이오드
CN111261645B (zh) 图像传感器及其形成方法
TW201901801A (zh) 形成用於影像感測器之吸收增強結構之方法
US11869761B2 (en) Back-side deep trench isolation structure for image sensor
TWI750751B (zh) 形成影像感測器晶片的方法
KR102424652B1 (ko) 이미지 센서
US20220344383A1 (en) Backside structure for image sensor
US11901387B2 (en) Image sensor
KR20230155352A (ko) Cmos 이미지 센서에 대한 bdti 구조물
KR20060010899A (ko) 칼라필터를 제거한 이미지센서 및 그 제조 방법
KR102597959B1 (ko) 이미지 센서를 포함하는 반도체 디바이스 및 그 형성 방법
US20220320160A1 (en) Unequal cmos image sensor pixel size to boost quantum efficiency
CN116646363A (zh) 图像传感器及其形成方法
US20240186356A1 (en) Image sensor
CN221041135U (zh) 集成电路器件
CN118073384A (zh) 图像传感器及其形成方法
CN118412358A (zh) 具有堆叠结构的图像传感器及其制造方法
KR20230141394A (ko) 이미지 센서 성능을 증가시키기 위한 격리 구조체
CN115000100A (zh) Cmos图像传感器及其形成方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal