JP2021150408A - 半導体記憶装置 - Google Patents

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Abstract

【課題】好適に製造可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板と、半導体基板の表面と交差する第１方向において半導体基板と離間して設けられ、第１方向と交差する第２方向に延伸する第１導電層と、第１方向に延伸し、第１導電層と対向する第１半導体層と、第１方向に延伸し、第１方向の一端において第１導電層に接続された第１コンタクトと、第１方向に延伸し、第１方向から見て第１コンタクトと重なる位置に設けられた第１絶縁層と、第１方向に延伸し、第１方向から見て第１コンタクトと重なる位置に設けられ、第２方向における位置が第１絶縁層と異なる第２絶縁層と、を備える。【選択図】図１０

Description

本実施形態は、半導体記憶装置に関する。
半導体基板と、半導体基板の表面と交差する第１方向に並ぶ複数の第１導電層と、第１方向に延伸し複数の第１導電層と対向する第１半導体層と、複数の第１導電層及び第１半導体層の交差部に設けられた複数の第１メモリセルと、を備える半導体記憶装置が知られている。
米国特許出願公開第２０１０／００１９３１０号
好適に製造可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、半導体基板と、半導体基板の表面と交差する第１方向において半導体基板と離間して設けられ、第１方向と交差する第２方向に延伸する第１導電層と、第１方向に延伸し、第１導電層と対向する第１半導体層と、第１方向に延伸し、第１方向の一端において第１導電層に接続された第１コンタクトと、第１方向に延伸し、第１方向から見て第１コンタクトと重なる位置に設けられた第１絶縁層と、第１方向に延伸し、第１方向から見て第１コンタクトと重なる位置に設けられ、第２方向における位置が第１絶縁層と異なる第２絶縁層と、を備える。
一の実施形態に係る半導体記憶装置は、半導体基板と、半導体基板の表面と交差する第１方向に並ぶ複数の第１導電層と、第１方向に延伸し、複数の第１導電層と対向する第１半導体層と、第１方向に並ぶ複数の第２導電層と、第１方向に延伸し、複数の第２導電層と対向し、第１方向の一端において第１半導体層に接続された第２半導体層と、第１方向に延伸し、第１方向の一端において複数の第１導電層のいずれかに接続された第１コンタクトと、を備える。第１コンタクトは、複数の第１導電層の少なくとも一部に対向する第１部分と、複数の第２導電層の少なくとも一部に対向する第２部分と、第１部分及び第２部分の間に設けられた第３部分と、を備える。第３部分の径方向の幅は、第１部分の径方向の幅よりも大きい。
一の実施形態に係る半導体記憶装置は、メモリセルアレイ領域と、フックアップ領域と、メモリセルアレイ領域及びフックアップ領域の外側の領域と、を備える。メモリセルアレイ領域は、半導体基板の表面と交差する第１方向に並ぶ複数の第１導電層と、第１方向に延伸し、第１導電層と対向する第１半導体層と、を備える。フックアップ領域は、複数の第１導電層の一部と、第１方向に延伸し、第１方向の一端において複数の第１導電層のうちのｎ番目（ｎは自然数）の第１導電層に接続され、外周面において複数の第１導電層のうちの一部に対向する第１導電層と、を備える。メモリセルアレイ領域及びフックアップ領域の外側の領域は、第１方向に並ぶ複数の第１絶縁層と、第１方向に延伸し、第１方向の一端において複数の第１絶縁層のうちのｎ番目の第１絶縁層に接し、外周面において複数の第１絶縁層のうちの一部に対向する第２導電層と、を備える。
メモリダイＭＤの構成例を示す模式的な分解斜視図である。 チップＣＭの構成例を示す模式的な底面図である。 チップＣＰの構成例を示す模式的な平面図である。 図２のＡ１−Ａ１´線及び図３のＢ１−Ｂ１´線に対応する模式的な断面図である。 図２のＡ２−Ａ２´線及び図３のＢ２−Ｂ２´線に対応する模式的な断面図である。 図２のＣで示した部分の模式的な拡大図である。 図６のＥで示した部分の模式的な拡大図である。 図７に示す構造をＦ−Ｆ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図８のＨで示した部分の模式的な拡大図である。 図６に示す構造をＩ１−Ｉ１´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図６の模式的な拡大図である。 図６に示す構造をＩ２−Ｉ２´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図６の模式的な拡大図である。 第１実施形態に係るメモリダイＭＤの製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 第１の変形例に係る半導体記憶装置の構成を示す模式的な断面図である。 第１の変形例に係る半導体記憶装置の製造方法を示す模式的な断面図である。 第１の変形例に係る半導体記憶装置の製造方法を示す模式的な断面図である。 第１の変形例に係る半導体記憶装置の製造方法を示す模式的な断面図である。 第１の変形例に係る半導体記憶装置の製造方法を示す模式的な断面図である。 第２の変形例に係る半導体記憶装置の構成を示す模式的な断面図である。 第３の変形例に係る半導体記憶装置の構成を示す模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、半導体基板を基準とする。例えば、上記Ｚ方向に沿って半導体基板から離れる向きを上と、Ｚ方向に沿って半導体基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の半導体基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の半導体基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、構成、部材等について、所定方向の「幅」又は「厚み」と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅又は厚みを意味することがある。
［第１実施形態］
［メモリダイＭＤの構造］
図１は、本実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。図１に示す通り、メモリダイＭＤは、メモリセルアレイ側のチップＣＭと、周辺回路側のチップＣＰと、を備える。
チップＣＭの上面には、複数の外部パッド電極ＰＸが設けられている。また、チップＣＭの下面には、複数の第１貼合電極ＰＩ１が設けられている。また、チップＣＰの上面には、複数の第２貼合電極ＰＩ２が設けられている。以下、チップＣＭについては、複数の第１貼合電極ＰＩ１が設けられる面を表面と呼び、複数の外部パッド電極ＰＸが設けられる面を裏面と呼ぶ。また、チップＣＰについては、複数の第２貼合電極ＰＩ２が設けられる面を表面と呼び、表面の反対側の面を裏面と呼ぶ。図示の例において、チップＣＰの表面はチップＣＰの裏面よりも上方に設けられ、チップＣＭの裏面はチップＣＭの表面よりも上方に設けられる。
チップＣＭ及びチップＣＰは、チップＣＭの表面とチップＣＰの表面とが対向するよう配置される。複数の第１貼合電極ＰＩ１は、複数の第２貼合電極ＰＩ２にそれぞれ対応して設けられ、複数の第２貼合電極ＰＩ２に貼合可能な位置に配置される。第１貼合電極ＰＩ１と第２貼合電極ＰＩ２とは、チップＣＭとチップＣＰとを貼合し、かつ電気的に導通させるための、貼合電極として機能する。
尚、図１の例において、チップＣＭの角部ａ１、ａ２、ａ３、ａ４は、それぞれ、チップＣＰの角部ｂ１、ｂ２、ｂ３、ｂ４と対応する。
図２は、チップＣＭの構成例を示す模式的な底面図である。図２右下の点線で囲われた部分は、複数の第１貼合電極ＰＩ１が設けられたチップＣＭの表面よりも内部の構造を示す。図３は、チップＣＰの構成例を示す模式的な平面図である。図３の左下の点線で囲われた部分は、複数の第２貼合電極ＰＩ２が設けられたチップＣＰの表面よりも内部の構造を示す。図４は、図２のＡ１−Ａ１´線及び図３のＢ１−Ｂ１´線に対応する模式的な断面図である。図５は、図２のＡ２−Ａ２´線及び図３のＢ２−Ｂ２´線に対応する模式的な断面図である。図４及び図５は、図２、図３に示す構造を各線に沿って切断し、矢印の方向に見た場合の断面を示す。図６は、図２のＣで示した部分の模式的な拡大図である。図７は、図６のＥで示した部分の模式的な拡大図である。図８は、図７に示す構造をＦ−Ｆ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図９は、図８のＨで示した部分の模式的な拡大図である。図１０は、図６に示す構造をＩ１−Ｉ１´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図１１は、図６の一部の模式的な拡大図である。図１２は、図６に示す構造をＩ２−Ｉ２´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図１３は、図６の一部の模式的な拡大図である。
尚、図２〜図１３は模式的な構成を示すものである。また、図２〜図１３においては、一部の構成が省略されている。例えば図７の右部分には配線層１４１に設けられるビット線１４６が示されており、左部分にはビット線１４６が示されていない。しかしながら、図４に示す様に、ビット線１４６はメモリセルアレイ領域ＲＭＣＡの全領域に亘って設けられている。
［チップＣＭの構造］
チップＣＭは、例えば図２に示す様に、Ｘ及びＹ方向に並ぶ４つのメモリプレーン１０を備える。メモリプレーン１０は、Ｘ方向に並ぶ２つのメモリセルアレイ領域ＲＭＣＡと、これら２つのメモリセルアレイ領域ＲＭＣＡの間においてＸ方向に並ぶ第１フックアップ領域ＲＨＵ１及び第２フックアップ領域ＲＨＵ２と、を備える。メモリセルアレイ領域ＲＭＣＡには、メモリセルアレイＭＣＡが設けられる。また、チップＣＭは、４つのメモリプレーン１０よりもＹ方向の一端側に設けられた周辺領域ＲＰを備える。
また、チップＣＭは、例えば図４及び図５に示す様に、基体層１００と、基体層１００の下方に設けられたメモリセルアレイ層ＬＭＣＡ１と、メモリセルアレイ層ＬＭＣＡ１の下方に設けられたメモリセルアレイ層ＬＭＣＡ２と、メモリセルアレイ層ＬＭＣＡ２の下方に設けられた複数の配線層１４１，１４２，１４３と、を備える。
［チップＣＭの基体層１００の構造］
例えば図４に示す様に、基体層１００は、チップＣＭの裏面に設けられている。基体層１００は、例えば図８を参照して後述する絶縁層１０１、導電層１０２を含んでいる。また、基体層１００は、チップＣＭの裏面側に設けられた図示しないパッシベーション膜と、外部パッド電極ＰＸ（図１）として機能する図示しない裏面配線層と、を備える。
［チップＣＭのメモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２のメモリセルアレイ領域ＲＭＣＡにおける構造］
例えば図６に示す様に、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２には、Ｙ方向に並ぶ複数のメモリブロック１１が設けられている。メモリブロック１１は、Ｙ方向に並ぶ複数のストリングユニットＳＵを備える。Ｙ方向において隣り合う２つのメモリブロック１１の間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層１５１が設けられる。例えば図７に示す様に、Ｙ方向において隣り合う２つのストリングユニットＳＵの間には、酸化シリコン（ＳｉＯ２）等のストリングユニット間絶縁層１５２が設けられる。
メモリブロック１１は、例えば図８に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
複数の導電層１１０の上方には、導電層１１１が設けられている。導電層１１１は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１１及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１１の上方には、上述した導電層１０２が設けられている。図示の例において、導電層１０２は、半導体層１２０の上端に接続された半導体層１１３と、半導体層１１３の上面に接続された導電層１１４と、を備える。半導体層１１３は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。導電層１１４は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。また、導電層１１２及び導電層１１１の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
半導体層１２０は、例えば図７に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、例えば図８に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲われており、導電層１１０と対向している。
半導体層１２０の下端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。不純物領域１２１は、コンタクト１４４及びコンタクト１４５（図５）を介してビット線１４６に接続される。
半導体層１２０の上端部には、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物を含む不純物領域１２２が設けられている。不純物領域１２２は、上記導電層１０２の半導体層１１３に接続されている。不純物領域１２２の外周面は、導電層１１１によって囲われており、導電層１１１と対向している。
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略有底円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図９に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、図９には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
［チップＣＭのメモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２の第１フックアップ領域ＲＨＵ１における構造］
図４に示す様に、第１フックアップ領域ＲＨＵ１には、複数の導電層１１０及び導電層１１１の一部と、これら複数の導電層１１０及び導電層１１１を貫通してＺ方向に延伸する複数の支持構造１５３と、これら複数の導電層１１０及び導電層１１１に接続された複数のコンタクト１６１と、が設けられている。メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０及び導電層１１１は、これら複数のコンタクト１６１を介してチップＣＰ中の構成に接続されている。尚、支持構造１５３は、例えば酸化シリコン（ＳｉＯ２）を含む。
複数のコンタクト１６１は、メモリセルアレイ層ＬＭＣＡ２に含まれる全ての導電層１１０を貫通し、メモリセルアレイ層ＬＭＣＡ１に含まれる一部の導電層１１０を貫通して、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０に、それぞれ接続されている。コンタクト１６１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含む。コンタクト１６１は、例えば図１０に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン（ＳｉＯ２）等の絶縁層１１６が設けられている。コンタクト１６１の上面は、導電層１１０の下面、及び、複数の支持構造１５３の下端に接している。コンタクト１６１の外周面には、Ｚ方向に並ぶ複数の絶縁層１１０Ｂと、これら複数の絶縁層１１０Ｂの間に設けられた複数の絶縁層１０１と、が設けられている。これらの絶縁層１１０Ｂは、それぞれ、コンタクト１６１と導電層１１０との間に設けられ、酸化シリコン（ＳｉＯ２）等を含む。コンタクト１６１は、絶縁層１１０Ｂを介して導電層１１０から絶縁されている。尚、絶縁層１１０Ｂは、空隙（ボイド、シーム）を含んでいても良い。
図１１に示す様に、コンタクト１６１のメモリセルアレイ層ＬＭＣＡ２に含まれる部分は、Ｚ方向から見て、略花形の形状を有する。即ち、コンタクト１６１の重心ｐ１からコンタクト１６１の外周面までの距離をｒとすると、コンタクト１６１の外周面は、距離ｒが極大値ｒ１となる様な複数の点ｐ２と、距離ｒが極小値ｒ２となる様に複数の点ｐ３と、を備える。点ｐ２及び点ｐ３は、コンタクト１６１の外周面に沿って交互に並ぶ。コンタクト１６１は、Ｚ方向から見て、Ｘ方向及びＹ方向に並ぶ複数の支持構造１５３と重なる位置に設けられている。この様な支持構造１５３のＸＹ平面内における重心ｐ４を中心とする半径ｒ３の円を仮定した場合、コンタクト１６１の外周面の少なくとも一部は、この円と重なる。上記点ｐ２は、この様な円の円周上に設けられる。尚、上記半径ｒ３は、ＸＹ平面内において隣り合う２つの支持構造１５３の重心ｐ４の間の距離ｒ４の半分の大きさｒ４／２よりも大きい。また、上記半径ｒ３は、支持構造１５３の重心ｐ４から、ＸＹ平面内においてこの支持構造と隣り合う他の支持構造１５３の外周面までの距離ｒ５よりも小さい。
図１０に示す様に、コンタクト１６１の外周面のうち、メモリセルアレイ層ＬＭＣＡ１とメモリセルアレイ層ＬＭＣＡ２との境界に位置する部分には、絶縁層１１５が設けられている。絶縁層１１５は、例えば、酸化アルミニウム（ＡｌＯ）、酸化ハフニウム（ＨｆＯ）又は酸化ジルコニウム（ＺｒＯ）等の金属酸化物を含む。尚、第１実施形態の例において、絶縁層１１５は、複数のコンタクト１６１に対応して複数設けられる。しかしながら、これら複数の絶縁層１１５のかわりに、第１フックアップ領域ＲＨＵ１全体にわたってメモリセルアレイ層ＬＭＣＡ１の下面を覆う一つの絶縁層１１５を設けても良い。また、絶縁層１１５は、第１フックアップ領域ＲＨＵ１以外の領域にわたって設けられていても良い。
［チップＣＭのメモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２の第２フックアップ領域ＲＨＵ２における構造］
図４に示す様に、第２フックアップ領域ＲＨＵ２には、複数の導電層１１０及び導電層１１１の一部と、これら複数の導電層１１０及び導電層１１１を貫通してＺ方向に延伸する複数の支持構造１５３と、これら複数の導電層１１０に接続された複数のコンタクト１６２と、が設けられている。メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０は、これら複数のコンタクト１６２を介してチップＣＰ中の構成に接続されている。
複数のコンタクト１６２は、メモリセルアレイ層ＬＭＣＡ２に含まれる一部の導電層１１０を貫通して、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０に、それぞれ接続されている。コンタクト１６２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含む。コンタクト１６２は、例えば図１２に示す様に、略有底円筒状の形状を有し、中心部分には酸化シリコン（ＳｉＯ２）等の絶縁層１１６が設けられている。コンタクト１６２の上面は、導電層１１０の下面、及び、複数の支持構造１５３の下端に接している。コンタクト１６２の外周面には、Ｚ方向に並ぶ複数の絶縁層１１０Ｂと、これら複数の絶縁層１１０Ｂの間に設けられた複数の絶縁層１０１と、が設けられている。これらの絶縁層１１０Ｂは、それぞれ、コンタクト１６２と導電層１１０との間に設けられ、酸化シリコン（ＳｉＯ２）等を含む。コンタクト１６２は、絶縁層１１０Ｂを介して導電層１１０から絶縁されている。尚、絶縁層１１０Ｂは、空隙（ボイド、シーム）を含んでいても良い。
図１３に示す様に、コンタクト１６２は、Ｚ方向から見て、略円状の形状を有する。また、コンタクト１６２は、Ｚ方向から見て、Ｘ方向及びＹ方向に並ぶ複数の支持構造１５３と重なる位置に設けられている。
［チップＣＭの配線層１４１，１４２，１４３の構造］
例えば図４及び図５に示す様に、配線層１４１，１４２，１４３に含まれる複数の配線は、例えば、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２中の構成及びチップＣＰ中の構成の少なくとも一方に、電気的に接続される。
配線層１４１は、それぞれ、複数の配線１４７を含む。これら複数の配線１４７は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。尚、複数の配線１４７のうちの一部は、ビット線１４６として機能する。ビット線１４６は、例えば図７に示す様に、Ｘ方向に並びＹ方向に延伸する。また、これら複数のビット線１４６は、それぞれ、各ストリングユニットＳＵに含まれる１の半導体層１２０に接続されている。
配線層１４２は、例えば図４及び図５に示す様に、それぞれ、複数の配線１４８を含む。これら複数の配線１４８は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
配線層１４３は、それぞれ、複数の第１貼合電極ＰＩ１を含む。これら複数の第１貼合電極ＰＩ１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及び銅（Ｃｕ）等の金属膜の積層膜等を含んでいても良い。
［チップＣＰの構造］
チップＣＰは、例えば図３に示す様に、メモリプレーン１０に対応してＸ及びＹ方向に並ぶ４つの周辺回路領域ＲＰＣを備える。また、チップＣＰは、周辺領域ＲＰに対向する領域に設けられた回路領域ＲＣを備える。
また、チップＣＰは、例えば図４及び図５に示す様に、半導体基板２００と、半導体基板２００の表面に設けられた複数のトランジスタＴｒと、これら複数のトランジスタＴｒの上方に設けられた複数の配線層１４１´〜１４５´と、を備える。半導体基板２００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。配線層１４１´は、例えば、タングステン（Ｗ）等の導電性材料を含む配線層である。配線層１４２´は、例えば、銅（Ｃｕ）等の導電性材料を含む配線層である。配線層１４３´は、例えば、銅（Ｃｕ）等の導電性材料を含む配線層である。配線層１４４´は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の導電性材料を含む配線層である。配線層１４５´は、例えば、銅（Ｃｕ）等の導電性材料を含む配線層であり、複数の第２貼合電極ＰＩ２を備える。
［製造方法］
次に、図１４〜図４６を参照して、メモリダイＭＤの製造方法について説明する。図１４、図１５、図１７〜図２５、図２７、図３２〜図３８、及び、図４６は、同製造方法について説明するための模式的な断面図であり、図４に対応する断面を示している。図１６及び図３０は、同製造方法について説明するための模式的な下面であり、図７に対応する下面を示している。図２６、図２８、図３１、図４４及び図４５は、同製造方法について説明するための模式的な断面図であり、図５に対応する断面を示している。図２９は、同製造方法について説明するための模式的な下面であり、図１１に対応する下面を示している。図３９〜図４３は、同製造方法について説明するための模式的な断面図であり、図１０に対応する断面を示している。
本実施形態に係るメモリダイＭＤの製造に際しては、例えば図１４に示す様に、半導体ウェハ１００Ａを形成する。また、半導体ウェハ１００Ａの上面に、絶縁層１０１を形成する。また、絶縁層１０１の上面に、導電層１１１及び絶縁層１０１を形成する。また、複数の犠牲層１１０Ａ及び絶縁層１０１を交互に形成する。犠牲層１１０Ａは、例えば、窒化シリコン（ＳｉＮ）等を含む。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行われる。
次に、例えば図１５に示す様に、複数のビアホールＶＨを形成する。ビアホールＶＨは、Ｚ方向に延伸し、絶縁層１０１及び犠牲層１１０Ａ、導電層１１１、及び、ウェハ１００Ａ中の一部の構成を貫通する。この工程は、例えば、ＲＩＥ等の方法によって行う。ビアホールＶＨは、例えば図１６に示す様に、半導体層１２０（図７）に対応する位置、支持構造１５３（図４）に対応する位置、及び、ブロック間絶縁層１５１（図７）に対応する位置に設けられる。
次に、例えば図１７に示す様に、ビアホールＶＨの内周面に、犠牲膜１２０Ａを形成する。犠牲膜１２０Ａは、犠牲層１１０Ａに含まれる材料及び絶縁層１０１に含まれる材料と異なる材料を含む。犠牲膜１２０Ａは、例えば、シリコン（Ｓｉ）又は金属等を含む。この工程は、例えば、ＣＶＤ等の方法によって行う。尚、この工程では、犠牲膜１２０Ａの形成前に、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）等の絶縁膜を形成しても良いし、酸化処理、窒化処理等を行っても良い。また、この工程では、複数のビアホールＶＨのうち、支持構造１５３に対応する複数のビアホールＶＨの内周面に、犠牲膜１２０Ａではなく、酸化シリコン（ＳｉＯ２）等を形成しても良い。
次に、例えば図１８に示す様に、図１７を参照して説明した構造の上面のうち、コンタクト１６１（図４）に対応する位置に、絶縁層１１５を形成する。
次に、例えば図１９に示す様に、絶縁層１０１の上面に、複数の犠牲層１１０Ａ及び絶縁層１０１を交互に形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
次に、例えば図２０に示す様に、複数のビアホールＶＨを形成する。ビアホールＶＨは、Ｚ方向に延伸し、絶縁層１０１及び犠牲層１１０Ａを貫通し、犠牲膜１２０Ａの上端、又は、絶縁層１１５の上面を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。ビアホールＶＨは、半導体層１２０（図４）に対応する位置、支持構造１５３（図４）に対応する位置、コンタクト１６１（図４）に対応する位置、及び、ブロック間絶縁層１５１（図５）に対応する位置に設けられる。
次に、例えば図２１に示す様に、ビアホールＶＨの内周面に、犠牲膜１２０Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２２に示す様に、複数のビアホールＶＨのうち、メモリセルアレイ領域ＲＭＣＡに位置するものの内部に設けられた犠牲膜１２０Ａを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図２３に示す様に、ビアホールＶＨの内部に、半導体層１２０等を形成する。この工程では、ビアホールＶＨの内部に、図８を参照して説明した半導体層１２０、ゲート絶縁膜１３０、絶縁層１２５等が形成される。半導体層１２０の形成に際しては、例えば、ＣＶＤ等による成膜が行われ、ビアホールＶＨの内部にアモルファスシリコン膜が形成される。また、例えば、アニール処理等によって、このアモルファスシリコン膜の結晶構造を改質する。
次に、例えば図２３に示す様に、複数のビアホールＶＨのうち、支持構造１５３に対応するものの内部に設けられた犠牲膜１２０Ａを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図２４に示す様に、ビアホールＶＨの内部に、支持構造１５３を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２５に示す様に、複数のビアホールＶＨのうち、コンタクト１６１に対応するものの内部に設けられた犠牲膜１２０Ａを除去する。また、例えば図２６に示す様に、複数のビアホールＶＨのうち、ブロック間絶縁層１５１に対応するものの内部に設けられた犠牲膜１２０Ａを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図２７及び図２８に示す様に、犠牲層１１０Ａ及び絶縁層１０１の一部を除去する。この工程は、例えば、ウェットエッチング等によって行う。これにより、ビアホールＶＨの直径が広がる。例えば図２９に示す様に、Ｘ方向及びＹ方向に並ぶ複数のビアホールＶＨが連通し、貫通孔１６１Ａが形成される。また、例えば図３０に示す様に、Ｘ方向に並ぶ複数のビアホールＶＨが連通し、Ｘ方向に延伸する溝１５１Ａが形成される。
次に、例えば図３１に示す様に、溝１５１Ａの内周面に、犠牲膜１２０Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図３２〜図３８に示す様に、複数のコンタクトホール１６３Ａ（図３８）を形成する。コンタクトホール１６３Ａは、複数の犠牲層１１０Ａ及び絶縁層１０１を貫通して、メモリセルアレイ層ＬＭＣＡ１，ＬＭＣＡ２に含まれる全ての犠牲層１１０Ａに対応して設けられる貫通孔である。
この工程では、例えば図３２に示す様に、貫通孔１６１Ａの底面に設けられた絶縁層１１５（図２７参照）及び複数の支持構造１５３の一部を除去する。また、第２フックアップ領域ＲＨＵ２において、複数の貫通孔１６２Ａを形成する。
次に、図３２に示した構造の上面に図示しないハードマスク及びレジストを形成する。これらのハードマスク及びレジストは、複数の貫通孔１６１Ａ，１６２Ａのうちの一部を露出させ、それ以外の構成を覆う。尚、このハードマスクは、複数回のレジスト形成及びエッチングプロセスを経ても残膜が残る様に、レジストよりも１回あたりのエッチングプロセスによるマテリアルロスの小さいものが好ましい。このハードマスクの材料としては、炭素（Ｃ）、ホウ素（Ｂ）、窒素（Ｎ）、金属等を含むものが好ましい。次に、複数の貫通孔１６１Ａ，１６２Ａの底面に露出した絶縁層１０１を１層選択的に除去し、更に犠牲層１１０Ａを１層選択的に除去して、その直下の絶縁層１０１の上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。尚、この工程では、貫通孔１６１Ａ，１６２Ａ中の支持構造１５３及び図示しないレジストも除去される。
次に、例えば図３３に示す様に、この構造の上面に形成された上記ハードマスクを除去し、新たにハードマスク２０１及びレジスト２１１を形成する。これらのハードマスク２０１及びレジスト２１１は、複数の貫通孔１６１Ａ，１６２Ａのうちの一部を露出させ、それ以外の構成を覆う。尚、レジスト２１１によって覆われた貫通孔１６１Ａ，１６２Ａの内部には、レジスト２１１の一部が入り込む場合もある。
次に、例えば図３４に示す様に、複数の貫通孔１６１Ａ，１６２Ａの底面に最も近い絶縁層１０１から数えて、２層分の絶縁層１０１及び２層分の犠牲層１１０Ａを選択的に除去し、３層目の絶縁層１０１の上面を露出させる。尚、この工程では、貫通孔１６１Ａ，１６２Ａ中の支持構造１５３及びレジスト２１１も除去される。
次に、例えば図３５に示す様に、この構造の上面に形成されたハードマスク２０１を除去し、新たにハードマスク２０２及びレジスト２１２を形成する。これらのハードマスク２０２及びレジスト２１２は、複数の貫通孔１６１Ａ，１６２Ａのうちの一部を露出させ、それ以外の構成を覆う。尚、レジスト２１２によって覆われた貫通孔１６１Ａ，１６２Ａの内部には、レジスト２１２の一部が入り込む場合もある。
次に、例えば図３６に示す様に、複数の貫通孔１６１Ａ，１６２Ａの底面に最も近い絶縁層１０１から数えて、４層分の絶縁層１０１及び４層分の犠牲層１１０Ａを選択的に除去し、５層目の絶縁層１０１の上面を露出させる。尚、この工程では、貫通孔１６１Ａ，１６２Ａ中の支持構造１５３及びレジスト２１２も除去される。
以下同様に、ウェハ上に、複数の貫通孔１６１Ａ，１６２Ａのうちの一部を露出させ、それ以外の構成を覆うハードマスク及びレジストを形成する（図３７参照）。また、複数の貫通孔１６１Ａ，１６２Ａの底面に最も近い絶縁層１０１から数えて、２ｎ（ｎは自然数）層分の絶縁層１０１及び２ｎ層分の犠牲層１１０Ａを選択的に除去し、２ｎ＋１層目の絶縁層１０１の上面を露出させる（図３８参照）。これにより、例えば図３８に示す様に、複数のコンタクトホール１６３Ａが形成される。
次に、例えば図３９及び図４０に示す様に、犠牲層１１０Ａの一部を除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図４１に示す様に、最上層の絶縁層１０１の上面及びビアホールＶＨの内周面に、絶縁層１１０Ｂを形成する。絶縁層１１０Ｂは、ビアホールＶＨが埋め込まれない程度に薄く形成される。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図４２に示す様に、絶縁層１１０Ｂのうち、最上層の絶縁層１０１の上面に設けられた部分、絶縁層１０１の側面に設けられた部分、及び、コンタクトホール１６３Ａの底面に設けられた部分を除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図４３に示す様に、コンタクトホール１６３Ａの内部に、コンタクト１６１又はコンタクト１６２を形成する。また、これらコンタクト１６１，１６２の内部に、絶縁層１１６を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図４４に示す様に、溝１５１Ａの内部に設けられた犠牲膜１２０Ａを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、この溝１５１Ａを介して、図８を参照して説明した半導体層１１３を形成する。この工程は、例えば、ウェットエッチング及び選択ＣＶＤ法等によって行われる。次に、この溝１５１Ａを介して犠牲層１１０Ａを除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。また、例えば図４５に示す様に、この溝１５１Ａを介して、導電層１１０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。また、この溝１５１Ａ内にブロック間絶縁層１５１を形成する。この工程は、例えば、ＣＶＤ及びＲＩＥ等の方法によって行う。
次に、例えば図４６に示す様に、配線層１４１，１４２，１４３及びこれら配線層に接続されるコンタクト等の構成を形成し、チップＣＭに対応する構成を形成する。
その後、チップＣＭに対応する構成が形成された半導体ウェハ１００Ａと、チップＣＰに対応する構成が形成された半導体ウェハと、を貼合する。また、半導体ウェハ１００Ａの裏面を研磨して、半導体ウェハ１００Ａの一部を削り取る。また、半導体ウェハ１００Ａの裏面に外部パッド電極ＰＸ（図１）等を形成する。次に、ダイシングによって半導体ウェハを個片化する。これにより、図１〜図１３を参照して説明した様な構成が形成される。
［第１の変形例］
図４７は、第１の変形例に係る半導体記憶装置の構成を示す模式的な断面図である。
第１の変形例に係る半導体記憶装置は、導電層１１０を備えておらず、そのかわりに、導電層１１０´を備える。また、第１フックアップ領域ＲＨＵ１には、メモリセルアレイ層ＬＭＣＡ１に設けられた複数の導電層１１０´のＸ方向の端部が設けられている。第２フックアップ領域ＲＨＵ２には、メモリセルアレイ層ＬＭＣＡ２に設けられた複数の導電層１１０´のＸ方向の端部が設けられている。これら複数の導電層１１０´のＸ方向における端部の位置はお互いに異なっている。これにより、第１フックアップ領域ＲＨＵ１及び第２フックアップ領域ＲＨＵ２には、略階段状の構造が形成されている。
また、第１の変形例に係る半導体記憶装置はコンタクト１６１，１６２を備えておらず、そのかわりに、コンタクト１６１´，１６２´を備える。コンタクト１６１´，１６２´は、第１実施形態に係るコンタクト１６１，１６２と異なり、上面がいずれの支持構造１５３にも接していない。
図４８〜図５１は、第１の変形例に係る半導体記憶装置の製造方法を示す模式的な断面図である。
第１の変形例に係る製造方法においては、図２０を参照して説明した工程の後、例えば図４８に示す様に、第１フックアップ領域ＲＨＵ１及び第２フックアップ領域ＲＨＵ２において複数の犠牲層１１０Ａ及び絶縁層１０１の一部を選択的に除去し、略階段状の構造を形成する。
また、第１の変形例に係る製造方法においては、図４５を参照して説明した工程の後、例えば図４９及び図５０に示す様に、複数の犠牲層１１０Ａの上面を露出させる複数のビアホールＶＨを形成する。この工程は、例えば、ＲＩＥ等の方法によって行われる。ビアホールＶＨの深さは、対応する犠牲層１１０Ａの高さ位置に応じて異なる。
また、第１の変形例に係る製造方法においては、図５０を参照して説明した工程の後、例えば図５１に示す様に、ビアホールＶＨの内部にコンタクト１６１´，１６２´を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
［効果］
第１の変形例に係る製造方法においては、図５０を参照して説明した工程において、深さが異なる複数のビアホールＶＨを形成する必要がある。この様な複数のビアホールＶＨを一括して形成しようとした場合、比較的上方に設けられた導電層１１０´に対応するビアホールが導電層１１０´を貫通してしまい、この様な導電層１１０´が下層の導電層１１０´とショートしてしまう場合がある。一方、この様な複数のビアホールＶＨを複数回に分けて形成しようとした場合、製造工程数の増大を招いてしまう場合がある。
そこで、第１実施形態に係る製造方法においては、例えば図３２〜図３８を参照して説明した様に、パターニング及びエッチングを複数回繰り返し行うことにより、複数のコンタクトホール１６３Ａ（図３８）を形成している。
この様な方法によれば、深さが異なる複数のビアホールＶＨを好適に形成することが出来る。従って、上述の様な導電層１１０´のショート、及び、製造工程数の増大を抑制可能である。
ここで、この様な方法を採用する場合、犠牲層１１０Ａ及び絶縁層１０１の除去に際して、これらの層が好適に除去されたか否かを確認する必要がある。このためには、例えば、ＲＩＥ等によって除去されている物質（例えば、酸化シリコン又は窒化シリコン）の量を監視することが考えられる。しかしながら、コンタクトホール１６３Ａの直径が小さいと、除去される物質の量が少なく、この様な監視が難しい場合があった。この様な量を増やすためには、例えば、コンタクトホール１６３Ａの直径を大きくして、支持構造１５３をコンタクトホール１６３Ａと干渉しない様に配置することが考えられる。しかしながら、支持構造１５３の数が少なくなると、例えば図４４を参照して説明した工程の後で複数の犠牲層１１０Ａを除去した際に構造が歪んでしまい、半導体記憶装置を好適に形成出来ない場合がある。
そこで、第１実施形態に係る製造方法においては、支持構造１５３を所定の密度で配置している。また、図３２〜図３８を参照して説明した工程では、複数の犠牲層１１０Ａ及び絶縁層１０１だけでなく、支持構造１５３も除去している。この様な方法によれば、深さが異なる複数のビアホールＶＨを好適に形成することが出来る。また、上述の様な構造の歪も抑制可能である。
また、第１実施形態に係る製造方法においては、図４３を参照して説明した工程において、コンタクトホール１６３Ａ（図４２）の内周面及び底面に金属等のコンタクト１６１を形成し、コンタクト１６１の中心部には絶縁層１１６を形成している。この様な方法によれば、コンタクト１６１の形成に必要な金属の量を削減して、半導体記憶装置の製造コストを低減可能である。
また、例えば図３２〜図３８を参照して説明した様に、パターニング及びエッチングを複数回繰り返し行うことによって複数のコンタクトホール１６３Ａを形成する場合、プロセスが後半に近づくにつれて、除去する犠牲層１１０Ａ等の層数が増大する。例えば、半導体記憶装置が２５５層の導電層１１０を備える場合、１回目の工程では１層、２回目の工程では２層、３回目の工程では４層、４回目の工程では８層、５回目の工程では１６層、６回目の工程では３２層、７回目の工程では６４層、８回目の工程では１２８層の犠牲層１１０Ａを除去する必要がある。これにより、製造工程数の増大及び製造コストの増大を招いてしまう場合がある。
そこで、第１実施形態に係る製造方法においては、図２０を参照して説明した工程において、半導体層１２０に対応する位置、支持構造１５３に対応する位置、コンタクト１６１に対応する位置、及び、ブロック間絶縁層１５１に対応する位置にビアホールＶＨを設けている。また、図２７及び図２８を参照して説明した工程において、ウェットエッチング等の方法によってビアホールＶＨの直径を広げ、これによって複数のビアホールＶＨを連通させて、コンタクト１６１に対応する貫通孔１６１Ａ及びブロック間絶縁層１５１に対応する溝１５１Ａを形成している。
この様な方法によれば、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の犠牲層１１０Ａを連通する貫通孔を予め形成しておくことが可能である。これにより、最も深い穴を形成する工程を省略可能である。例えば、上述の様に半導体記憶装置が２５５層の導電層１１０を備える場合、１２８層の犠牲層１１０Ａを除去する工程を省略可能である。これにより、製造工程数を大幅に削減し、半導体記憶装置の製造コストを低減可能である。
また、この様な方法によれば、図２０を参照して説明した工程において、半導体層１２０に対応する位置、支持構造１５３に対応する位置、コンタクト１６１に対応する位置、及び、ブロック間絶縁層１５１に対応する位置に一括してビアホールＶＨを形成する。これにより、ビアホールＶＨを形成する工程の数を大幅に削減することが可能である。
［その他の実施形態］
以上、第１実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成等は適宜調整可能である。
例えば、図２及び図３等を参照して説明した様に、第１実施形態においては、第１フックアップ領域ＲＨＵ１及び第２フックアップ領域ＲＨＵ２が２つのメモリセルアレイ領域ＲＭＣＡの内側に設けられていた。しかしながら、この様な構成は例示であり、具体的な構成等は適宜調整可能である。例えば、上記第１フックアップ領域ＲＨＵ１及び第２フックアップ領域ＲＨＵ２は、メモリセルアレイ領域ＲＭＣＡよりも外側に設けられていても良い。
また、例えば、第１実施形態においては、メモリセルとして、ゲート絶縁膜に電荷蓄積膜を含むメモリトランジスタを含むものを例示した。また、ゲート電極に対応する複数の導電層１１０がＺ方向に並ぶ構成を例示した。しかしながら、この様な構成は例示であり、具体的な構成等は適宜調整可能である。例えば、上述の様な構成は、チャネル領域に対応する複数の半導体層がＺ方向に並ぶ構成についても適用可能である。また、メモリトランジスタではなく、一対の電極及びこれら電極の間に設けられたメモリ膜を含む構成についても適用可能である。
また、例えば、第１実施形態においては、図１０及び図１２等を参照して説明した様に、コンタクト１６１，１６２の内部に絶縁層１１６が設けられていた。しかしながら、この様な構成は例示であり、具体的な構成等は適宜調整可能である。例えば、コンタクト１６１，１６２の内部には、絶縁層１１６のかわりに、金属材料又は半導体材料等を設けても良い。また、コンタクト１６１，１６２の内部は、空隙であっても良い。
また、例えば、図３２を参照して説明した工程においては、絶縁層１１５に設けられる貫通孔の直径が、貫通孔１６１Ａのその他の部分よりも大きくなる様に、絶縁層１１５を除去しても良い。この場合、例えば図５２に示す様に、コンタクト１６１外周面の、メモリセルアレイ層ＬＭＣＡ１とメモリセルアレイ層ＬＭＣＡ２との境界部分に、外周方向に向かって突出する円環状の突出部１１５´が形成される場合がある。
また、例えば、図３２を参照して説明した工程においては、絶縁層１１５に設けられる貫通孔の下端の直径が、貫通孔１６１Ａのその他の部分よりも小さくなる様に、絶縁層１１５を除去しても良い。この場合、例えば図５３に示す様に、コンタクト１６１のメモリセルアレイ層ＬＭＣＡ１に設けられた部分の直径が、コンタクト１６１のメモリセルアレイ層ＬＭＣＡ２に設けられた部分の直径よりも小さくなる場合がある。この場合、コンタクト１６１の絶縁層１１５に対応する部分の直径の平均値は、コンタクト１６１のメモリセルアレイ層ＬＭＣＡ１に設けられた部分の直径の平均値より大きく、コンタクト１６１のメモリセルアレイ層ＬＭＣＡ２に設けられた部分の直径の平均値より小さくても良い。
また、例えば、第１実施形態においては、第１フックアップ領域ＲＨＵ１及び第２フックアップ領域ＲＨＵ２にコンタクト１６１，１６２が設けられていた。ここで、上述の様にＲＩＥ等によって除去されている物質の量を更に好適に監視するためには、例えば図３２〜図３８を参照して説明した工程において、図２等を参照して説明したメモリプレーン１０の外側の領域にもコンタクトホール１６３Ａを形成することが考えられる。この様な領域は、例えば、上述した周辺領域ＲＰであっても良い。また、チップＣＭの４辺に沿ってメモリプレーン１０及び周辺領域ＲＰの外側に設けられた領域であっても良い。この様な場合、この様な領域には、コンタクト１６１，１６２と同様の構成（以下、「ダミーコンタクト」と呼ぶ。）が形成される。ダミーコンタクトは、他の構成に接続されないフローティング状態の構成であっても良いし、配線又はキャパシタ等として利用しても良い。
尚、上述の様にＲＩＥ等によって除去されている物質の量を好適に監視するためには、例えば図３２〜図３８を参照して説明した工程に含まれる全てのエッチング工程において、上述の領域にもエッチングを行うことが考えられる。この様な場合、これらの領域に設けられるコンタクトホール１６３Ａは、第１フックアップ領域ＲＨＵ１に設けられる最も深いコンタクトホール１６３Ａ、又は、第２フックアップ領域ＲＨＵ２に設けられる最も深いコンタクトホール１６３Ａと同様の深さを有していても良い。この様な場合、上記ダミーコンタクトのＺ方向の長さは、第１フックアップ領域ＲＨＵ１に設けられる複数のコンタクト１６１のうちＺ方向の長さが最も大きいもの、又は、第２フックアップ領域ＲＨＵ２に設けられる複数のコンタクト１６２のうちＺ方向の長さが最も大きいものと同じであっても良い。
また、例えば、第１実施形態においては、１つの導電層１１０に対応して１つのコンタクト１６１が設けられ、１つの導電層１１０に対応して１つのコンタクト１６２が設けられていた。しかしながら、この様な構成は例示であり、具体的な構成等は適宜調整可能である。例えば、上述の様にＲＩＥ等によって除去されている物質の量を更に好適に監視するためには、例えば、１つの導電層１１０に対応して２以上のコンタクト１６１を設け、１つの導電層１１０に対応して２以上のコンタクト１６２を設けても良い。
また、例えば、第１実施形態においては、チップＣＭの裏面側に半導体基板が設けられておらず、チップＣＰの裏面側に半導体基板２００が設けられていた。しかしながら、この様な構成は例示であり、具体的な構成等は適宜調整可能である。例えば、チップＣＭの裏面側に半導体基板を設けても良い。この様な場合、上述のチップＣＭ中の構成、及び、チップＣＰ中の構成の上下関係を、第１実施形態と反対に規定しても良い。
また、例えば、第１実施形態においては、メモリセルアレイＭＣＡ中の構成と、周辺回路ＰＣ中の構成とを、別々のチップとして形成していた。しかしながら、この様な構成は例示であり、具体的な構成等は適宜調整可能である。例えば、これら複数の構成は、同一のウェハ上に同一のチップとして形成しても良い。また、この様な場合、メモリセルアレイＭＣＡを半導体基板上の所定の領域に形成し、それ以外の領域に周辺回路を形成しても良い。また、この様な場合、半導体基板上に周辺回路を形成し、その上方にメモリセルアレイＭＣＡを形成しても良い。
また、例えば、第１実施形態においては、図１４を参照して説明した工程においてメモリセルアレイ層ＬＭＣＡ１に対応する複数の犠牲層１１０Ａ及び絶縁層１０１の形成を行い、図１５を参照して説明した工程においてメモリセルアレイ層ＬＭＣＡ１に対応するビアホールＶＨの形成を行っていた。また、図１９を参照して説明した工程においてメモリセルアレイ層ＬＭＣＡ２に対応する複数の犠牲層１１０Ａ及び絶縁層１０１の形成を行い、図２０を参照して説明した工程においてメモリセルアレイ層ＬＭＣＡ２に対応するビアホールＶＨの形成を行っていた。しかしながら、この様な方法は例示であり、具体的な製造方法は適宜調整可能である。例えば、図１８〜図２１を参照して説明した工程は、省略しても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１０…導電層、１２０…半導体層、１３０…ゲート絶縁膜、２００…半導体基板、１６１，１６２コンタクト、１５３…支持構造、ＬＭＣＡ１…メモリセルアレイ層、ＬＭＣＡ２…メモリセルアレイ層、ＭＣＡ…メモリセルアレイ。

Claims (11)

  1. 半導体基板と、
    前記半導体基板の表面と交差する第１方向において前記半導体基板と離間して設けられ、前記第１方向と交差する第２方向に延伸する第１導電層と、
    前記第１方向に延伸し、前記第１導電層と対向する第１半導体層と、
    前記第１方向に延伸し、前記第１方向の一端において前記第１導電層に接続された第１コンタクトと、
    前記第１方向に延伸し、前記第１方向から見て前記第１コンタクトと重なる位置に設けられた第１絶縁層と、
    前記第１方向に延伸し、前記第１方向から見て前記第１コンタクトと重なる位置に設けられ、前記第２方向における位置が前記第１絶縁層と異なる第２絶縁層と
    を備える半導体記憶装置。
  2. 前記第１絶縁層の、前記第１方向及び前記第２方向と交差する第３方向における位置は、前記第２絶縁層の前記第３方向における位置と異なる
    請求項１記載の半導体記憶装置。
  3. 前記第１方向に延伸し、前記第１方向から見て前記第１コンタクトと重なる位置に設けられ、前記第２方向における位置が前記第１絶縁層及び前記第２絶縁層と異なる第３絶縁層と
    を備える請求項１又は２記載の半導体記憶装置。
  4. 前記第１方向に延伸する第４絶縁層を備え、
    前記第１コンタクトは、前記第４絶縁層の前記第１方向の一端及び外周面を覆う
    請求項１〜３のいずれか１項記載の半導体記憶装置。
  5. 前記第１コンタクトの外周面に沿って前記第１方向に並ぶ複数の第６絶縁層を備える
    請求項１〜４のいずれか１項記載の半導体記憶装置。
  6. 半導体基板と、
    前記半導体基板の表面と交差する第１方向に並ぶ複数の第１導電層と、
    前記第１方向に延伸し、前記複数の第１導電層と対向する第１半導体層と、
    前記第１方向に並ぶ複数の第２導電層と、
    前記第１方向に延伸し、前記複数の第２導電層と対向し、前記第１方向の一端において前記第１半導体層に接続された第２半導体層と、
    前記第１方向に延伸し、前記第１方向の一端において前記複数の第１導電層のいずれかに接続された第１コンタクトと
    を備え、
    前記第１コンタクトは、
    前記複数の第１導電層の少なくとも一部に対向する第１部分と、
    前記複数の第２導電層の少なくとも一部に対向する第２部分と、
    前記第１部分及び前記第２部分の間に設けられた第３部分と
    を備え、
    前記第３部分の径方向の幅は、前記第１部分の径方向の幅よりも大きい
    半導体記憶装置。
  7. 前記第３部分の径方向の幅は、前記第２部分の径方向の幅よりも小さい
    請求項６記載の半導体記憶装置。
  8. 前記第３部分の径方向の幅は、前記第２部分の径方向の幅よりも大きい
    請求項６記載の半導体記憶装置。
  9. 前記第３部分の外周面を覆う第１層を備え、
    前記第１層は、前記複数の第１導電層に含まれる材料及び前記複数の第１導電層の間に設けられた第１層間絶縁層に含まれる材料、並びに、前記複数の第２導電層に含まれる材料及び前記複数の第２導電層の間に設けられた第２層間絶縁層に含まれる材料の、いずれとも異なる材料を含む
    請求項６〜８のいずれか１項記載の半導体記憶装置。
  10. 前記第１方向と交差する断面において、前記第１コンタクトの第２部分の外周面は、
    前記第１コンタクトの重心から前記外周面までの距離が極大値となるような複数の第１の点と、
    前記第１コンタクトの重心から前記外周面までの距離が極小値となるような複数の第２の点と
    を備える
    請求項６〜９のいずれか１項記載の半導体記憶装置。
  11. メモリセルアレイ領域と、
    フックアップ領域と、
    前記メモリセルアレイ領域及び前記フックアップ領域の外側の領域と
    を備え、
    前記メモリセルアレイ領域は、
    半導体基板の表面と交差する第１方向に並ぶ複数の第１導電層と、
    前記第１方向に延伸し、前記第１導電層と対向する第１半導体層と
    を備え、
    前記フックアップ領域は、
    前記複数の第１導電層の一部と、
    前記第１方向に延伸し、前記第１方向の一端において前記複数の第１導電層のうちのｎ番目（ｎは自然数）の第１導電層に接続され、外周面において前記複数の第１導電層のうちの一部に対向する第１導電層と
    を備え、
    前記メモリセルアレイ領域及び前記フックアップ領域の外側の領域は、
    前記第１方向に並ぶ複数の第１絶縁層と、
    前記第１方向に延伸し、前記第１方向の一端において前記複数の第１絶縁層のうちのｎ番目の第１絶縁層に接し、外周面において前記複数の第１絶縁層のうちの一部に対向する第２導電層と
    を備える半導体記憶装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024118804A1 (en) * 2022-12-02 2024-06-06 Applied Materials, Inc. Wordline contact formation for nand device

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5142692B2 (ja) * 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
KR101495806B1 (ko) * 2008-12-24 2015-02-26 삼성전자주식회사 비휘발성 기억 소자
US8704205B2 (en) * 2012-08-24 2014-04-22 Macronix International Co., Ltd. Semiconductor structure with improved capacitance of bit line
JP2015053335A (ja) * 2013-09-05 2015-03-19 株式会社東芝 不揮発性記憶装置およびその製造方法
US9704798B2 (en) * 2013-12-20 2017-07-11 Intel Corporation Using materials with different etch rates to fill trenches in semiconductor devices
KR20160013756A (ko) * 2014-07-28 2016-02-05 에스케이하이닉스 주식회사 연결구조물, 반도체 장치 및 그 제조 방법
US9601502B2 (en) * 2014-08-26 2017-03-21 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US9236392B1 (en) * 2014-08-26 2016-01-12 Sandisk Technologies Inc. Multiheight electrically conductive via contacts for a multilevel interconnect structure
US9401309B2 (en) * 2014-08-26 2016-07-26 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US9601370B2 (en) * 2014-09-12 2017-03-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US9524901B2 (en) * 2014-09-30 2016-12-20 Sandisk Technologies Llc Multiheight electrically conductive via contacts for a multilevel interconnect structure
US9466530B2 (en) * 2014-10-29 2016-10-11 Globalfoundries Inc. Methods of forming an improved via to contact interface by selective formation of a metal silicide capping layer
KR102307059B1 (ko) * 2015-05-13 2021-10-05 삼성전자주식회사 반도체 장치
US10170320B2 (en) * 2015-05-18 2019-01-01 Lam Research Corporation Feature fill with multi-stage nucleation inhibition
US10249640B2 (en) * 2016-06-08 2019-04-02 Sandisk Technologies Llc Within-array through-memory-level via structures and method of making thereof
US9960181B1 (en) * 2017-04-17 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device having contact via structures in overlapped terrace region and method of making thereof
US10115632B1 (en) * 2017-04-17 2018-10-30 Sandisk Technologies Llc Three-dimensional memory device having conductive support structures and method of making thereof
US20180331117A1 (en) * 2017-05-12 2018-11-15 Sandisk Technologies Llc Multilevel memory stack structure with tapered inter-tier joint region and methods of making thereof
US10224373B2 (en) * 2017-06-28 2019-03-05 Sandisk Technologies Llc Three-dimensional ReRAM memory device employing replacement word lines and methods of making the same
JP2019050271A (ja) * 2017-09-08 2019-03-28 東芝メモリ株式会社 記憶装置
US10510738B2 (en) * 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US10622369B2 (en) * 2018-01-22 2020-04-14 Sandisk Technologies Llc Three-dimensional memory device including contact via structures that extend through word lines and method of making the same
KR102633483B1 (ko) * 2018-02-23 2024-02-05 삼성전자주식회사 반도체 메모리 장치
JP2019165124A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置
JP2020027873A (ja) * 2018-08-10 2020-02-20 キオクシア株式会社 半導体装置
JP2020065022A (ja) * 2018-10-19 2020-04-23 キオクシア株式会社 半導体装置及び半導体記憶装置
US10985176B2 (en) * 2019-03-27 2021-04-20 Sandisk Technologies Llc Three-dimensional memory device containing eye-shaped contact via structures located in laterally-undulating trenches and method of making the same
KR102678190B1 (ko) * 2019-07-15 2024-06-25 미미르아이피 엘엘씨 반도체 메모리 장치 및 그 제조방법
US11043455B2 (en) * 2019-07-23 2021-06-22 Sandisk Technologies Llc Three-dimensional memory device including self-aligned dielectric isolation regions for connection via structures and method of making the same
JP2021034488A (ja) * 2019-08-21 2021-03-01 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
US11282827B2 (en) * 2019-10-16 2022-03-22 Samsung Electronics Co., Ltd. Nonvolatile memory device having stacked structure with spaced apart conductive layers
JP2021150295A (ja) * 2020-03-16 2021-09-27 キオクシア株式会社 半導体記憶装置
US11495612B2 (en) * 2020-07-01 2022-11-08 Sandisk Technologies Llc Three-dimensional memory device including stairless word line contact structures for and method of making the same
JP2022041226A (ja) * 2020-08-31 2022-03-11 キオクシア株式会社 半導体記憶装置

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