KR20210117522A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

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코지 카나모리
강서구
류효준
조상연
한지훈
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삼성전자주식회사
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Abstract

제품 신뢰성 및 성능이 향상된 비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 비휘발성 메모리 장치는, 도전 플레이트, 도전 플레이트의 표면을 따라 연장되는 배리어 도전막, 배리어 도전막 상에, 차례로 적층되는 복수의 게이트 전극들을 포함하는 몰드 구조체, 몰드 구조체를 관통하여 배리어 도전막을 노출시키는 채널 홀, 채널 홀 내에, 배리어 도전막과 접촉하는 불순물 패턴, 불순물 패턴으로부터 채널 홀의 측면을 따라 연장되어, 복수의 게이트 전극들과 교차하는 반도체 패턴을 포함한다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 불순물 영역을 포함하는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분될 수 있다.
한편, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 만족시키기 위해, 비휘발성 메모리 장치의 집적도가 증가하고 있다. 그런데, 2차원 또는 평면형 메모리 장치의 경우, 단위 메모리 셀이 점유하는 면적에 의해서 집적도가 결정된다. 따라서, 최근에는 단위 메모리 셀을 수직으로 배치하는 3차원 메모리 장치가 개발되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성 및 성능이 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성 및 성능이 향상된 비휘발성 메모리 장치를 제조할 수 있는 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 비휘발성 메모리 장치는, 도전 플레이트, 도전 플레이트의 표면을 따라 연장되는 배리어 도전막, 배리어 도전막 상에, 차례로 적층되는 복수의 게이트 전극들을 포함하는 몰드 구조체, 몰드 구조체를 관통하여 배리어 도전막을 노출시키는 채널 홀, 채널 홀 내에, 배리어 도전막과 접촉하는 불순물 패턴, 불순물 패턴으로부터 채널 홀의 측면을 따라 연장되어, 복수의 게이트 전극들과 교차하는 반도체 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 비휘발성 메모리 장치는, 서로 반대되는 제1 면 및 제2 면을 포함하는 몰드 구조체로, 제1 면으로부터 제2 면을 향해 교대로 적층되는 몰드 절연막 및 게이트 전극을 포함하는 몰드 구조체, 몰드 구조체의 제1 면 상에, 몰드 구조체의 제1 면을 따라 연장되는 제1 도전 플레이트, 몰드 구조체와 제1 도전 플레이트 사이에, 몰드 구조체의 제1 면을 따라 연장되는 제1 배리어 도전막, 제2 면으로부터 제1 면을 향해 연장되어, 몰드 구조체를 관통하는 채널 홀, 채널 홀 내에, 제1 배리어 도전막과 접촉하는 제1 불순물 패턴, 채널 홀 내에, 제1 불순물 패턴으로부터 몰드 구조체의 제2 면을 향해 연장되는 반도체 패턴, 및 몰드 구조체의 제2 면 상에, 반도체 패턴과 접속되는 비트 라인을 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 비휘발성 메모리 장치는, 서로 반대되는 제1 면 및 제2 면을 포함하는 몰드 구조체로, 제1 면으로부터 제2 면을 향해 차례로 적층되는 복수의 게이트 전극들을 포함하는 몰드 구조체, 몰드 구조체의 제1 면 상에, 몰드 구조체의 제1 면을 따라 연장되는 소오스 구조체, 제2 면으로부터 제1 면을 향해 연장되어, 몰드 구조체를 관통하는 채널 홀, 채널 홀 내에, 소오스 구조체와 접속되는 불순물 패턴, 채널 홀 내에, 불순물 패턴으로부터 몰드 구조체의 제2 면을 향해 연장되는 반도체 패턴, 몰드 구조체의 제2 면 상에, 반도체 패턴과 접속되는 비트 라인, 몰드 구조체의 제2 면 상에, 비트 라인을 덮는 제1 배선간 절연막, 몰드 구조체의 제2 면과 대향되는 기판, 기판 상의 주변 회로 소자, 및 기판과 제1 배선간 절연막 사이에, 주변 회로 소자를 덮는 제2 배선간 절연막을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 제1 기판을 제공하고, 제1 기판과 대향되는 제1 면 및 제1 면과 반대되는 제2 면을 포함하는 몰드 구조체를 형성하되, 몰드 구조체는 교제1 면으로부터 제2 면을 향해 교대로 적층되는 복수의 몰드 절연막 및 복수의 희생막을 포함하고, 몰드 구조체를 관통하며 제1 기판의 일부를 식각하는 채널 홀을 형성하고, 채널 홀 내에, 채널 홀의 프로파일을 따라 연장되는 정보 저장막을 형성하고, 정보 저장막 상에, 채널 홀의 일부를 채우는 불순물 패턴을 형성하고, 불순물 패턴 상에, 정보 저장막의 측면을 따라 연장되는 반도체 패턴을 형성하고, 제1 기판의 적어도 일부를 제거하여 불순물 패턴을 노출시키고, 몰드 구조체의 제1 면 상에, 노출된 불순물 패턴과 접촉하는 소오스 구조체를 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 2는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다.
도 3은 도 2의 A-A를 따라서 절단한 단면도이다.
도 4a 내지 도 4e는 도 3의 R1을 확대한 다양한 확대도들이다.
도 5a 및 도 5b는 도 3의 제1 반도체 패턴 및 제1 불순물 영역을 설명하기 위한 다양한 부분 사시도들이다.
도 6은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 7a 및 도 7b는 도 6의 R2 영역을 확대한 다양한 확대도들이다.
도 8은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 9는 도 8의 슬릿을 설명하기 위한 개략적인 레이아웃도이다.
도 10은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 11a 및 도 11b는 도 10의 R3 영역을 확대한 다양한 확대도들이다.
도 12 내지 도 14는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 다양한 단면도들이다.
도 15 내지 도 30은 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 31은 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
이하에서, 도 1 내지 도 14를 참조하여, 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명한다.
도 1은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 회로도이다.
몇몇 실시예에 따른 비휘발성 메모리 장치의 메모리 셀 어레이는 공통 소오스 라인(CSL), 복수의 비트 라인(BL)들 및 복수의 셀 스트링(CSTR)들을 포함할 수 있다.
복수의 비트 라인(BL)들은 2차원적으로 배열될 수 있다. 예를 들어, 비트 라인(BL)들은 서로 이격되어 제1 방향(X)으로 각각 연장될 수 있다. 각각의 비트 라인(BL)에는 복수의 셀 스트링(CSTR)들이 병렬로 연결될 수 있다. 셀 스트링(CSTR)들은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 비트 라인(BL)들과 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링(CSTR)들이 배치될 수 있다.
공통 소오스 라인(CSL)은 제1 방향(X)과 교차하는 제2 방향(Y)으로 연장될 수 있다. 몇몇 실시예에서, 복수의 공통 소오스 라인(CSL)들이 2차원적으로 배열될 수 있다. 예를 들어, 복수의 공통 소오스 라인(CSL)들은 서로 이격되어 각각 제2 방향(Y)으로 연장될 수 있다. 공통 소오스 라인(CSL)들에는 전기적으로 동일한 전압이 인가될 수도 있고, 또는 서로 다른 전압이 인가되어 별개로 제어될 수도 있다.
각각의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)에 접속되는 그라운드 선택 트랜지스터(GST), 비트 라인(BL)에 접속되는 스트링 선택 트랜지스터(SST), 및 그라운드 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)들을 포함할 수 있다. 각각의 메모리 셀 트랜지스터(MCT)는 데이터 저장 소자(data storage element)를 포함할 수 있다. 그라운드 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터(MCT)들은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 그라운드 선택 트랜지스터(GST)들의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 비트 라인(BL) 사이에는 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL11~WL1n, WL21~WL2n) 및 스트링 선택 라인(SSL)이 배치될 수 있다. 그라운드 선택 라인(GSL)은 그라운드 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있고, 워드 라인들(WL11~WL1n, WL21~WL2n)은 메모리 셀 트랜지스터(MCT)들의 게이트 전극으로 사용될 수 있고, 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용될 수 있다.
몇몇 실시예에서, 공통 소오스 라인(CSL)과 그라운드 선택 트랜지스터(GST) 사이에 소거 제어 트랜지스터(ECT)가 배치될 수 있다. 공통 소오스 라인(CSL)은 소거 제어 트랜지스터(ECT)들의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 그라운드 선택 라인(GSL) 사이에는 소거 제어 라인(ECL)이 배치될 수 있다. 소거 제어 라인(ECL)은 소거 제어 트랜지스터(ECT)의 게이트 전극으로 사용될 수 있다. 소거 제어 트랜지스터(ECT)들은 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage)을 발생시켜 상기 메모리 셀 어레이의 소거 동작을 수행할 수 있다.
도 2는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 레이아웃도이다. 도 3은 도 2의 A-A를 따라서 절단한 단면도이다. 도 4a 내지 도 4e는 도 3의 R1을 확대한 다양한 확대도들이다. 도 5a 및 도 5b는 도 3의 제1 반도체 패턴 및 제1 불순물 영역을 설명하기 위한 다양한 부분 사시도들이다.
도 2 내지 도 5b를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치는 제1 기판(10), 몰드 구조체(MS1, MS2), 제1 소오스 구조체(190), 복수의 채널 홀(CH)들, 제1 불순물 패턴(120), 제1 반도체 패턴(130), 복수의 비트 라인(BL)들, 제1 배선 구조체(PW1), 제2 기판(30) 및 제2 배선 구조체(PW2)를 포함한다.
제1 기판(10)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 제1 기판(10)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 혹은 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등을 포함할 수도 있다.
몇몇 실시예에서, 제1 기판(10)은 불순물을 포함할 수 있다. 예를 들어, 제1 기판(10)은 n형 불순물(예를 들어, 인(P), 비소(As) 등)을 포함할 수 있다.
제1 기판(10)은 셀 어레이 영역(CAR) 및 확장 영역(EXT)을 포함할 수 있다.
셀 어레이 영역(CAR) 및 확장 영역(EXT)은 워드 라인 절단 영역(WLC)에 의해 절단되어 복수의 메모리 셀 블록들을 형성할 수 있다. 예를 들어, 도 2에 도시된 것처럼, 워드 라인 절단 영역(WLC)은 제2 방향(Y)으로 연장되어 셀 어레이 영역(CAR) 및 확장 영역(EXT)을 절단할 수 있다.
셀 어레이 영역(CAR)에는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이가 형성될 수 있다. 메모리 셀 어레이에는 복수의 메모리 셀들 및 각각의 상기 메모리 셀과 전기적으로 연결되는 복수의 채널 홀(CH)들, 복수의 워드 라인들(WL11~WL1n, WL21~WL2n) 및 복수의 비트 라인(BL)들 등이 형성될 수 있다.
확장 영역(EXT)은 셀 어레이 영역(CAR)의 주변에 배치될 수 있다. 확장 영역(EXT)에는 후술되는 복수의 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)이 계단 형태로 적층될 수 있다.
몰드 구조체(MS1, MS2)는 제1 기판(10) 상에 형성될 수 있다. 몰드 구조체(MS1, MS2)는 서로 반대되는 제1 면(MSa) 및 제2 면(MSb)을 포함할 수 있다. 예를 들어, 제1 기판(10)은 몰드 구조체(MS1, MS2)의 제1 면(MSa) 상에 형성될 수 있다. 몰드 구조체(MS1, MS2)는 제1 면(MSa)으로부터 제2 면(MSb)을 향해 차례로 적층되는 복수의 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)을 포함할 수 있다. 몇몇 실시예에서, 몰드 구조체(MS1, MS2)는 제1 기판(10) 상에 적층되는 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)를 포함할 수 있다.
제1 몰드 구조체(MS1)는 제1 기판(10) 상에 형성될 수 있다. 제1 몰드 구조체(MS1)는 제1 기판(10) 상에 교대로 적층되는 복수의 제1 몰드 절연막(110)들 및 복수의 제1 게이트 전극들(ECL, GSL, WL11~WL1n)을 포함할 수 있다. 예를 들어, 각각의 제1 게이트 전극(ECL, GSL, WL11~WL1n) 및 각각의 제1 몰드 절연막(110)은 제1 기판(10)의 상면과 평행한 제1 방향(X) 및 제2 방향(Y)으로 연장되는 층상 구조일 수 있다. 또한, 제1 게이트 전극(ECL, GSL, WL11~WL1n) 및 제1 몰드 절연막(110)은 제1 기판(10)의 상면과 교차하는(예를 들어, 수직하는) 제3 방향(Z)을 따라 교대로 적층될 수 있다.
몇몇 실시예에서, 제1 게이트 전극들(ECL, GSL, WL11~WL1n)은 제1 기판(10) 상에 차례로 적층되는 소거 제어 라인(ECL), 그라운드 선택 라인(GSL) 및 복수의 제1 워드 라인들(WL11~WL1n)을 포함할 수 있다. 도시된 것과 달리, 몇몇 실시예에서, 소거 제어 라인(ECL)은 생략될 수도 있다.
제2 몰드 구조체(MS2)는 제1 몰드 구조체(MS1) 상에 형성될 수 있다. 제2 몰드 구조체(MS2)는 제1 몰드 구조체(MS1) 상에 교대로 적층되는 복수의 제2 몰드 절연막(112)들 및 복수의 제2 게이트 전극들(WL21~WL2n, SSL)을 포함할 수 있다. 예를 들어, 각각의 제2 게이트 전극(WL21~WL2n, SSL) 및 각각의 제2 몰드 절연막(112)은 제1 방향(X) 및 제2 방향(Y)으로 연장되는 층상 구조일 수 있다. 또한, 제2 게이트 전극(WL21~WL2n, SSL) 및 제2 몰드 절연막(112)은 제3 방향(Z)을 따라 교대로 적층될 수 있다.
몇몇 실시예에서, 복수의 제2 게이트 전극들(WL21~WL2n, SSL)은 제1 몰드 구조체(MS1) 상에 차례로 적층되는 복수의 제2 워드 라인들(WL21~WL2n) 및 스트링 선택 라인(SSL)을 포함할 수 있다.
제1 게이트 전극들(ECL, GSL, WL11~WL1n) 및 제2 게이트 전극들(WL21~WL2n, SSL)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 게이트 전극들(ECL, GSL, WL11~WL1n) 및 제2 게이트 전극들(WL21~WL2n, SSL)은 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 몰드 절연막(110) 및 제2 몰드 절연막(112)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 몰드 절연막(110) 및 제2 몰드 절연막(112)은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 기판(10) 상에 제1 층간 절연막(140)이 형성될 수 있다. 제1 층간 절연막(140)은 몰드 구조체(MS1, MS2)를 덮을 수 있다.
제1 소오스 구조체(190)는 몰드 구조체(MS1, MS2)의 제1 면(MSa) 상에 형성될 수 있다. 예를 들어, 제1 기판(10)은 몰드 구조체(MS1, MS2)와 제1 소오스 구조체(190) 사이에 개재될 수 있다. 제1 소오스 구조체(190)는 몰드 구조체(MS1, MS2)의 제1 면(MSa)을 따라 연장될 수 있다. 제1 소오스 구조체(190)는 공통 소오스 라인(예를 들어, 도 1의 CSL)으로 제공될 수 있다.
몇몇 실시예에서, 제1 소오스 구조체(190)는 제1 도전 플레이트(192a) 및 제1 배리어 도전막(194a)을 포함할 수 있다.
제1 도전 플레이트(192a)는 몰드 구조체(MS1, MS2)의 제1 면(MSa) 상에 형성될 수 있다. 제1 도전 플레이트(192a)는 몰드 구조체(MS1, MS2)의 제1 면(MSa)을 따라 연장되는 판형의 도전막일 수 있다. 제1 도전 플레이트(192a)는 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제1 도전 플레이트(192a)는 텅스텐(W) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제1 도전 플레이트(192a)의 두께(TH21)는 500 Å 내지 3000 Å일 수 있다.
제1 배리어 도전막(194a)은 몰드 구조체(MS1, MS2)와 제1 도전 플레이트(192a) 사이에 개재될 수 있다. 제1 배리어 도전막(194a)은 몰드 구조체(MS1, MS2)의 제1 면(MSa)을 따라 연장될 수 있다.
제1 배리어 도전막(194a)은 제1 도전 플레이트(192a)에 포함된 원소의 확산을 방지할 수 있다. 예를 들어, 제1 배리어 도전막(194a)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제1 배리어 도전막(194a)은 티타늄 질화물(TiN)을 포함할 수 있다.
몇몇 실시예에서, 제1 기판(10)은 몰드 구조체(MS1, MS2)와 제1 배리어 도전막(194a) 사이에 개재될 수 있다. 예를 들어, 제1 기판(10)의 하면은 제1 몰드 절연막(110)과 접촉할 수 있고, 제1 기판(10)의 상면은 제1 배리어 도전막(194a)과 접촉할 수 있다.
몇몇 실시예에서, 제1 층간 절연막(140) 상에 입출력 패드(195)가 형성될 수 있다. 예를 들어, 제1 기판(10)은 제1 층간 절연막(140)과 입출력 패드(195) 사이에 개재될 수 있다. 입출력 패드(195)는 제1 층간 절연막(140)의 표면을 따라 연장될 수 있다.
몇몇 실시예에서, 입출력 패드(195)는 제1 소오스 구조체(190)와 동일 레벨에서 형성될 수 있다. 본 명세서에서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미한다. 예를 들어, 입출력 패드(195)는 제1 도전 플레이트(192a)와 동일한 물질을 포함하는 제2 도전 플레이트(197) 및 제1 배리어 도전막(194a)과 동일한 물질을 포함하는 제2 배리어 도전막(199)을 포함할 수 있다.
몇몇 실시예에서, 몰드 구조체(MS1, MS2)의 제1 면(MSa) 상에 제1 배선간 절연막(50) 및 패시베이션막(60)이 형성될 수 있다. 제1 배선간 절연막(50) 및 패시베이션막(60)은 제1 소오스 구조체(190) 상에 차례로 형성될 수 있다. 몇몇 실시예에서, 제1 배선간 절연막(50) 은 제1 소오스 구조체(190)를 완전히 덮을 수 있다.
몇몇 실시예에서, 제1 배선간 절연막(50) 및 패시베이션막(60)은 입출력 패드(195)의 적어도 일부를 노출시킬 수 있다. 예를 들어, 제1 배선간 절연막(50) 및 패시베이션막(60)은 입출력 패드(195)의 적어도 일부를 노출시키는 개구(OP)를 포함할 수 있다. 입출력 패드(195)는 개구(OP)에 의해 외부로 노출되어 입출력 회로를 구성할 수 있다.
복수의 채널 홀(CH)들은 제2 면(MSb)으로부터 제1 면(MSa)을 향해 연장되어, 몰드 구조체(MS1, MS2)를 관통할 수 있다. 즉, 채널 홀(CH)은 복수의 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)과 교차하는 방향(예를 들어, 제3 방향(Z))으로 연장될 수 있다.
몇몇 실시예에서, 복수의 채널 홀(CH)들은 지그재그(zigzag) 형태로 배열될 수 있다. 예를 들어, 도 2에 도시된 것처럼, 복수의 채널 홀(CH)들은 제1 방향(X) 및 제2 방향(Y) 모두에서 서로 엇갈리게 배열될 수 있다. 지그재그 형태로 배열된 복수의 채널 홀(CH)들은 비휘발성 메모리 장치의 집적도를 보다 향상시킬 수 있다.
몇몇 실시예에서, 몰드 구조체(MS1, MS2)를 관통하는 복수의 더미 채널 홀(DCH)들이 형성될 수 있다. 복수의 더미 채널 홀(DCH)들은 제2 방향(Y)을 따라 배열될 수 있다. 더미 채널 홀(DCH)은 채널 홀(CH)과 유사한 형상을 가질 수 있으므로, 이하에서 자세한 설명은 생략한다.
몇몇 실시예에서, 제1 몰드 구조체(MS1)를 관통하는 채널 홀(CH)의 폭은 제2 면(MSb)으로부터 제1 면(MSa)을 향함에 따라 감소할 수 있다. 또한, 제2 몰드 구조체(MS2)를 관통하는 채널 홀(CH)의 폭은 제2 면(MSb)으로부터 제1 면(MSa)을 향함에 따라 감소할 수 있다. 이는, 채널 홀(CH)을 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
몇몇 실시예에서, 채널 홀(CH)의 측면은 제1 몰드 구조체(MS1)와 제2 몰드 구조체(MS2) 사이에서 단차를 가질 수 있다. 이는, 제1 몰드 구조체(MS1)를 관통하는 식각 공정 및 제2 몰드 구조체(MS2)를 관통하는 식각 공정이 별개로 수행됨에 기인할 수 있다. 그러나, 이는 예시적인 것일 뿐이고, 제1 몰드 구조체(MS1)를 관통하는 식각 공정 및 제2 몰드 구조체(MS2)를 관통하는 식각 공정은 동시에 수행될 수도 있음은 물론이다.
채널 홀(CH)은 제1 소오스 구조체(190)의 표면의 적어도 일부를 노출시킬 수 있다. 예를 들어, 채널 홀(CH)은 몰드 구조체(MS1, MS2) 및 제1 기판(10)을 관통하여 제1 배리어 도전막(194a)을 노출시킬 수 있다.
제1 불순물 패턴(120)은 각각의 채널 홀(CH) 내에 형성될 수 있다. 제1 불순물 패턴(120)은 제1 소오스 구조체(190)와 접속될 수 있다. 예를 들어, 제1 불순물 패턴(120)의 상면은 제1 배리어 도전막(194a)의 하면과 접촉할 수 있다.
제1 불순물 패턴(120)은 불순물을 포함하는 반도체 패턴일 수 있다. 제1 불순물 패턴(120)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제1 불순물 패턴(120)은 n형 불순물(예를 들어, 인(P), 비소(As) 등)을 포함할 수 있다. 몇몇 실시예에서, 제1 불순물 패턴(120)의 불순물 농도는 제1 기판(10)의 불순물 농도보다 클 수 있다.
몇몇 실시예에서, 제1 불순물 패턴(120)은 각각의 채널 홀(CH)의 일부를 채울 수 있다. 예를 들어, 도 4a 및 도 5a에 도시된 것처럼, 제1 불순물 패턴(120)은 충진부(122) 및 관부(124)를 포함할 수 있다. 충진부(122)는 채널 홀(CH)에 의해 노출되는 제1 배리어 도전막(194a)을 덮을 수 있다. 예를 들어, 충진부(122)는 제1 배리어 도전막(194a)으로부터 제3 방향(Z)으로 연장되는 필러(pillar) 모양(예를 들어, 원기둥(cylinder) 모양)을 가질 수 있다. 관부(124)는 충진부(122)로부터 제1 반도체 패턴(130)을 향해 돌출될 수 있다. 예를 들어, 관부(124)는 충진부(122)로부터 제3 방향(Z)으로 연장되는 관(tube) 모양(예를 들어, 원형관(circular tube) 모양)을 가질 수 있다.
몇몇 실시예에서, 제1 반도체 패턴(130)에 인접하는 제1 불순물 패턴(120)의 일부는, 제1 불순물 패턴(120)에 포함된 불순물이 확산되어 형성될 수 있다. 이에 따라, 제1 불순물 패턴(120)의 불순물 농도는, 제1 반도체 패턴(130)으로부터 멀어짐에 따라 증가할 수 있다. 예를 들어, 관부(124)의 n형 불순물의 농도는 제1 불순물 패턴(120)으로부터 멀어짐에 따라 증가할 수 있다.
몇몇 실시예에서, 제1 불순물 패턴(120)은 오목한 제1 표면(120C1)을 포함할 수 있다. 제1 표면(120C1)은 충진부(122)로부터 관 모양으로 돌출되는 관부(124)의 측면에 의해 정의될 수 있다. 예를 들어, 제1 표면(120C1)은 관부(124)가 돌출되지 않는 충진부(122)의 하면에 형성될 수 있다. 제1 표면(120C1)은 예를 들어, 제1 반도체 패턴(130)을 형성하는 트림(trim) 공정의 특성에 기인할 수 있다.
제1 반도체 패턴(130)은 각각의 채널 홀(CH) 내에 형성될 수 있다. 제1 반도체 패턴(130)은 몰드 구조체(MS1, MS2)를 관통하여 제3 방향(Z)으로 연장될 수 있다. 이에 따라, 제1 반도체 패턴(130)은 복수의 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)과 교차할 수 있다. 제1 반도체 패턴(130)은 원형관 모양인 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제1 반도체 패턴(130)은 사각관 모양, 속이 찬 필라 형상을 가질 수도 있다.
제1 반도체 패턴(130)은 제1 불순물 패턴(120)과 접촉할 수 있다. 예를 들어, 제1 반도체 패턴(130)은 제1 불순물 패턴(120)으로부터 채널 홀(CH)의 측면을 따라 연장될 수 있다.
몇몇 실시예에서, 제1 불순물 패턴(120)과 제1 반도체 패턴(130)의 경계면은 소거 제어 라인(ECL)과 중첩될 수 있다. 예를 들어, 도 4a에 도시된 것처럼, 제1 불순물 패턴(120)과 제1 반도체 패턴(130)의 경계면은 소거 제어 라인(ECL)의 상면보다 낮고 소거 제어 라인(ECL)의 하면보다 높게 위치할 수 있다. 이에 따라, 소거 제어 라인(ECL)은 제1 불순물 패턴(120)의 적어도 일부와 중첩될 수 있고, 게이트 유도 드레인 누설(GIDL)을 통한 소거 동작이 원활히 수행될 수 있다.
몇몇 실시예에서, 제1 반도체 패턴(130)은 제1 불순물 패턴(120)의 관부(124)로부터 연장될 수 있다. 몇몇 실시예에서, 제1 불순물 패턴(120)의 관부(124)의 두께(TH11)는 제1 반도체 패턴(130)의 두께(TH12)와 동일할 수 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
제1 반도체 패턴(130)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
정보 저장막(132)은 각각의 채널 홀(CH)의 측면을 따라 연장될 수 있다. 예를 들어, 정보 저장막(132)은 몰드 구조체(MS1, MS2)와 제1 반도체 패턴(130) 사이 및 몰드 구조체(MS1, MS2)와 제1 불순물 패턴(120) 사이에 개재될 수 있다. 이에 따라, 정보 저장막(132)은 제1 반도체 패턴(130)과 각각의 게이트 전극(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL) 사이에 개재될 수 있다.
몇몇 실시예에서, 정보 저장막(132)은 제1 배리어 도전막(194a)과 접촉할 수 있다. 예를 들어, 제1 불순물 패턴(120)은 정보 저장막(132)의 측면의 일부를 따라 연장될 수 있고, 제1 반도체 패턴(130)은 정보 저장막(132)의 측면의 다른 일부를 따라 연장될 수 있다. 몇몇 실시예에서, 정보 저장막(132)의 일부는 제1 기판(10)과 제1 불순물 패턴(120) 사이에 개재될 수 있다.
정보 저장막(132)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 디스프로슘 스칸듐 산화물(dysprosium scandium oxide) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 정보 저장막(132)은 다중막으로 형성될 수 있다. 예를 들어, 도 4a에 도시된 것처럼, 정보 저장막(132)은 제1 반도체 패턴(130) 상에 차례로 적층되는 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)을 포함할 수 있다.
터널 절연막(132a)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장막(132b)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(132c)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다.
몇몇 실시예에서, 각각의 게이트 전극(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)과 정보 저장막(132) 사이에 게이트 절연막(133)이 형성될 수 있다. 게이트 절연막(133)은 예를 들어, 각각의 게이트 전극(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)의 하면, 측면 및 상면을 따라 연장될 수 있다. 게이트 절연막(133)은 예를 들어, 알루미늄 산화물(Al2O3)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 각각의 채널 홀(CH) 내에 충진 절연 패턴(134)이 형성될 수 있다. 충진 절연 패턴(134)은 관 모양인 제1 반도체 패턴(130)의 내부 및 제1 불순물 패턴(120)의 관부(124)의 내부를 채우도록 형성될 수 있다. 충진 절연 패턴(134)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 몰드 구조체(MS1, MS2)의 제2 면(MSb) 상에 제2 불순물 패턴(136)이 형성될 수 있다. 제2 불순물 패턴(136)은 제1 반도체 패턴(130)과 접속되도록 형성될 수 있다. 예를 들어, 제2 불순물 패턴(136)은 제1 층간 절연막(140)을 덮는 제2 층간 절연막(142) 내에 형성될 수 있다. 제2 불순물 패턴(136)은 예를 들어, 불순물이 도핑된 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제2 불순물 패턴(136)은 n형 불순물(예를 들어, 인(P), 비소(As) 등)을 포함할 수 있다.
복수의 비트 라인(BL)들은 서로 이격되어 나란히 연장될 수 있다. 예를 들어, 각각의 비트 라인(BL)은 제1 방향(X)으로 연장될 수 있다. 몇몇 실시예에서, 비트 라인(BL)들은 몰드 구조체(MS1, MS2)의 제2 면(MSb) 상에 형성될 수 있다. 예를 들어, 비트 라인(BL)들은 제2 층간 절연막(142)을 덮는 제3 층간 절연막(144) 상에 형성될 수 있다.
각각의 비트 라인(BL)은 복수의 제1 반도체 패턴(130)들과 접속될 수 있다. 예를 들어, 도 2 및 도 3에 도시된 것처럼, 비트 라인(BL)은 제1 비트 라인 콘택(170)을 통해 복수의 제1 반도체 패턴(130)들과 접속될 수 있다. 제1 비트 라인 콘택(170)은 예를 들어, 제2 층간 절연막(142) 및 제3 층간 절연막(144)을 관통하여 비트 라인(BL)과 제2 불순물 패턴(136)을 전기적으로 연결할 수 있다. 제1 비트 라인 콘택(170)은 더미 채널 홀(DCH) 내의 제1 반도체 패턴(130)들과 접속하지 않을 수 있다.
몰드 구조체(MS1, MS2)는 절단 패턴(150)에 의해 절단될 수 있다. 예를 들어, 절단 패턴(150)은 제2 면(MSb)으로부터 제1 면(MSa)을 향해 연장되어, 몰드 구조체(MS1, MS2)를 절단할 수 있다. 절단 패턴(150)은 비트 라인(BL)과 교차하는 방향으로 연장될 수 있다. 예를 들어, 비트 라인(BL)은 제1 방향(X)으로 연장될 수 있고, 절단 패턴(150)은 제2 방향(Y)으로 연장될 수 있다. 절단 패턴(150)은 도 2의 워드 라인 절단 영역(WLC)에 대응될 수 있다. 절단 패턴(150)은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 스트링 선택 라인(SSL) 내에 절단 라인(CL)이 형성될 수 있다. 절단 라인(CL)은 스트링 선택 라인(SSL)을 절단할 수 있다. 예를 들어, 도 2에 도시된 것처럼, 절단 라인(CL)은 제2 방향(Y)으로 연장되어 스트링 선택 라인(SSL)을 절단할 수 있다. 절단 라인(CL)에 의해 서로 이격되는 메모리 셀 어레이는, 절단 라인(CL)에 의해 절단된 스트링 선택 라인(SSL)을 통해 서로 별개로 선택되어 제어될 수 있다.
몇몇 실시예에서, 절단 라인(CL)은 제2 방향(Y)을 따라 배열되는 복수의 더미 채널 홀(DCH)들을 가로지를 수 있다.
다시 도 3을 참조하면, 확장 영역(EXT)에는 각각의 게이트 전극(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)과 접속되는 게이트 콘택(172)이 형성될 수 있다. 예를 들어, 게이트 콘택(172)은 제1 내지 제4 층간 절연막(140, 142, 144, 146)을 관통하여 각각의 게이트 전극(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)과 접속될 수 있다. 몇몇 실시예에서, 게이트 콘택(172)의 폭은 제2 면(MSb)으로부터 제1 면(MSa)을 향함에 따라 감소할 수 있다.
몇몇 실시예에서, 확장 영역(EXT)에는 제1 소오스 구조체(190)와 접속되는 소오스 콘택(174)이 형성될 수 있다. 예를 들어, 소오스 콘택(174)은 제1 내지 제4 층간 절연막(140, 142, 144, 146)을 관통하여 제1 소오스 구조체(190)와 접속될 수 있다. 몇몇 실시예에서, 소오스 콘택(174)의 폭은 제2 면(MSb)으로부터 제1 면(MSa)을 향함에 따라 감소할 수 있다.
몇몇 실시예에서, 확장 영역(EXT)에는 입출력 패드(195)와 접속되는 입출력 콘택(176)이 형성될 수 있다. 예를 들어, 입출력 콘택(176)은 제1 내지 제4 층간 절연막(140, 142, 144, 146)을 관통하여 입출력 패드(195)와 접속될 수 있다. 몇몇 실시예에서, 입출력 콘택(176)의 폭은 제2 면(MSb)으로부터 제1 면(MSa)을 향함에 따라 감소할 수 있다.
제1 배선 구조체(PW1)는 몰드 구조체(MS1, MS2)의 제2 면(MSb) 상에 형성될 수 있다. 제1 배선 구조체(PW1)는 제1 배선(22) 및 제1 비아(24)를 포함할 수 있다. 예를 들어, 비트 라인(BL)을 덮는 제2 배선간 절연막(20)이 형성될 수 있다. 제1 배선(22) 및 제1 비아(24)는 제2 배선간 절연막(20) 내에 형성되어 전기적으로 연결될 수 있다. 몇몇 실시예에서, 제1 배선 구조체(PW1)의 적어도 일부는 제2 배선간 절연막(20)의 표면으로부터 노출될 수 있다.
제2 기판(30)은 몰드 구조체(MS1, MS2)의 제2 면(MSb)과 대향될 수 있다. 제2 기판(30)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 제2 기판(30)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 혹은 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등을 포함할 수도 있다.
몇몇 실시예에서, 제2 기판(30) 상에 제1 내지 제4 주변 회로 소자(PT1, PT2, PT3, PT4)가 형성될 수 있다. 제1 내지 제4 주변 회로 소자(PT1, PT2, PT3, PT4)는 각각의 메모리 셀의 동작을 제어하는 주변 회로(예를 들어, 페이지 버퍼, 로우 디코더, 제어 로직 등)를 구성할 수 있다. 예를 들어, 제1 주변 회로 소자(PT1)는 페이지 버퍼를 구성할 수 있고, 제2 주변 회로 소자(PT2)는 로우 디코더를 구성할 수 있다.
각각의 제1 내지 제4 주변 회로 소자(PT1, PT2, PT3, PT4)는 예를 들어, 트랜지스터를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 각각의 제1 내지 제4 주변 회로 소자(PT1, PT2, PT3, PT4)는 트랜지스터 등의 다양한 능동 소자(active element)뿐만 아니라, 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등의 다양한 수동 소자(passive element)를 포함할 수도 있다.
제2 배선 구조체(PW2)는 제2 기판(30) 상에 형성될 수 있다. 제2 배선 구조체(PW2)는 제2 배선(42) 및 제2 비아(44)를 포함할 수 있다. 예를 들어, 제1 내지 제4 주변 회로 소자(PT1, PT2, PT3, PT4)를 덮는 제3 배선간 절연막(40)이 형성될 수 있다. 제2 배선(42) 및 제2 비아(44)는 제3 배선간 절연막(40) 내에 형성되어 전기적으로 연결될 수 있다. 몇몇 실시예에서, 제2 배선 구조체(PW2)의 적어도 일부는 제3 배선간 절연막(40)의 표면으로부터 노출될 수 있다.
몇몇 실시예에서, 제3 배선간 절연막(40)은 제2 배선간 절연막(20)에 부착될 수 있다. 예를 들어, 제3 배선간 절연막(40)은 제2 배선간 절연막(20)과 제2 기판(30) 사이에 개재될 수 있다.
제2 배선간 절연막(20)과 제3 배선간 절연막(40)이 부착됨에 따라, 제1 배선 구조체(PW1)와 제2 배선 구조체(PW2)는 전기적으로 연결될 수 있다. 예를 들어, 제2 배선간 절연막(20)으로부터 노출되는 제1 배선(22)은 제3 배선간 절연막(40)으로부터 노출되는 제2 배선(42)과 접촉할 수 있다. 제1 배선(22)과 제2 배선(42)은 예를 들어, 구리-구리 본딩(Cu to Cu bonding) 공정에 의해 전기적으로 연결될 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 각각의 비트 라인(BL)은 제2 기판(30) 상의 제1 주변 회로 소자(PT1)와 접속될 수 있다. 예를 들어, 비트 라인(BL)은 제1 배선 구조체(PW1) 및 제2 배선 구조체(PW2)를 통해 제1 주변 회로 소자(PT1)와 접속될 수 있다.
몇몇 실시예에서, 각각의 게이트 전극(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)은 제2 기판(30) 상의 제2 주변 회로 소자(PT2)와 접속될 수 있다. 예를 들어, 제2 배선간 절연막(20) 내에 게이트 콘택(172)과 접속되는 제3 배선(182)이 형성될 수 있다. 제3 배선(182)은 제1 배선 구조체(PW1) 및 제2 배선 구조체(PW2)를 통해 제2 주변 회로 소자(PT2)와 접속될 수 있다.
몇몇 실시예에서, 제1 소오스 구조체(190)는 제2 기판(30) 상의 제3 주변 회로 소자(PT3)와 접속될 수 있다. 예를 들어, 제2 배선간 절연막(20) 내에 소오스 콘택(174)과 접속되는 제4 배선(184)이 형성될 수 있다. 제4 배선(184)은 제1 배선 구조체(PW1) 및 제2 배선 구조체(PW2)를 통해 제3 주변 회로 소자(PT3)와 접속될 수 있다.
몇몇 실시예에서, 입출력 패드(195)는 제2 기판(30) 상의 제4 주변 회로 소자(PT4)와 접속될 수 있다. 예를 들어, 제2 배선간 절연막(20) 내에 입출력 패드(195)와 접속되는 제5 배선(186)이 형성될 수 있다. 제5 배선(186)은 제1 배선 구조체(PW1) 및 제2 배선 구조체(PW2)를 통해 제4 주변 회로 소자(PT4)와 접속될 수 있다.
도 3 및 도 4b를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 제1 불순물 패턴(120)과 제1 반도체 패턴(130)의 경계면은 소거 제어 라인(ECL)보다 제1 소오스 구조체(190)에 인접할 수 있다.
예를 들어, 제1 불순물 패턴(120)과 제1 반도체 패턴(130)의 경계면은 소거 제어 라인(ECL)의 상면보다 높게 위치할 수 있다. 이에 따라, 소거 제어 라인(ECL)은 제1 불순물 패턴(120)과 완전히 중첩될 수 있다.
몇몇 실시예에서, 제1 불순물 패턴(120)과 제1 반도체 패턴(130)의 경계면은 몰드 구조체(MS1, MS2)의 제1 면(MSa)에 가장 인접하는 제1 몰드 절연막(110)과 중첩될 수 있다.
도 3 및 도 4c를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 제1 불순물 패턴(120)은 심(120S; seam)을 포함할 수 있다.
심(120S)은 제1 소오스 구조체(190)의 표면과 교차하는 방향으로 연장될 수 있다. 심(120S)은 예를 들어, 제1 불순물 패턴(120)의 충진부(122) 내에 형성될 수 있다. 심(120S)은 예를 들어, 제1 반도체 패턴(130)을 형성하는 증착 공정의 특성에 기인할 수 있다.
몇몇 실시예에서, 심(120S)은 제1 소오스 구조체(190)와 접촉할 수 있다. 몇몇 실시예에서, 심(120S)은 제1 불순물 패턴(120)의 제1 표면(120C1)으로부터 이격될 수 있다.
도 3 및 도 4d를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 제1 불순물 패턴(120)은 볼록한 제2 표면(120C2)을 포함할 수 있다.
예를 들어, 제2 표면(120C2)은 충진부(122)로부터 관 모양으로 돌출되는 관부(124)의 측면에 의해 정의될 수 있다. 예를 들어, 제2 표면(120C2)은 관부(124)가 돌출되지 않는 충진부(122)의 하면에 형성될 수 있다. 제2 표면(120C2)은 예를 들어, 제1 반도체 패턴(130)을 형성하는 트림 공정의 특성에 기인할 수 있다.
도 3 및 도 4e를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 제1 반도체 패턴(130)은 제1 불순물 패턴(120)의 프로파일을 따라 연장될 수 있다.
예를 들어, 제1 불순물 패턴(120)은 제1 반도체 패턴(130)과 대향되는 제3 표면(120C3)을 포함할 수 있다. 제1 반도체 패턴(130)은 제3 표면(120C3)의 프로파일을 따라 연장될 수 있다.
몇몇 실시예에서, 제1 불순물 패턴(120)의 제3 표면(120C3)은 오목할 수 있다.
도 3 및 도 5b를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 제1 반도체 패턴(130)은 수직적으로 결정화될 수 있다.
예를 들어, 제1 반도체 패턴(130)은 제1 방향(X) 및 제2 방향(Y)을 포함하는 평면을 따라 배열되는 복수의 결정 영역들(130a~130f)을 포함할 수 있다. 각각의 결정 영역(130a~130f)은 수직적으로 결정화될 수 있다. 즉, 결정 영역들(130a~130f)의 경계면들은 제3 방향(Z)을 따라 연장될 수 있다. 도 5b에서, 6개의 결정 영역들(130a~130f)만이 도시되었으나, 이는 예시적인 것일 뿐이다.
몇몇 실시예에서, 제1 반도체 패턴(130)의 결정 영역들(130a~130f)은 MIC(Metal Induced Crystallization) 공정 또는 MILC(Metal Induced Lateral Crystallization) 공정에 의해 형성될 수 있다.
도 6은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 도 7a 및 도 7b는 도 6의 R2 영역을 확대한 다양한 확대도들이다. 설명의 편의를 위해, 도 1 내지 도 5b를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 6 및 도 7a를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 제1 소오스 구조체(190)는 제3 도전 플레이트(192b)를 더 포함한다.
제3 도전 플레이트(192b)는 제1 도전 플레이트(192a)와 제1 배리어 도전막(194a) 사이에 개재될 수 있다. 제3 도전 플레이트(192b)는 몰드 구조체(MS1, MS2)의 제1 면(MSa)을 따라 연장되는 판형의 도전막일 수 있다. 제3 도전 플레이트(192b)는 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 도전 플레이트(192a)는 알루미늄(Al)을 포함하고, 제3 도전 플레이트(192b)는 텅스텐(W)을 포함할 수 있다. 몇몇 실시예에서, 제1 도전 플레이트(192a)의 두께는 제3 도전 플레이트(192b)의 두께보다 클 수 있다.
도 6 및 도 7b를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 제1 소오스 구조체(190)는 제3 배리어 도전막(194b)을 더 포함한다.
제3 배리어 도전막(194b)은 제1 도전 플레이트(192a)와 제3 도전 플레이트(192b) 사이에 개재될 수 있다. 제3 배리어 도전막(194b)은 몰드 구조체(MS1, MS2)의 제1 면(MSa)을 따라 연장될 수 있다.
제3 배리어 도전막(194b)은 제1 도전 플레이트(192a) 또는 제3 도전 플레이트(192b)에 포함된 원소의 확산을 방지할 수 있다. 예를 들어, 제3 배리어 도전막(194b)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제3 배리어 도전막(194b)은 티타늄 질화물(TiN)을 포함할 수 있다.
도 8은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 도 9는 도 8의 슬릿을 설명하기 위한 개략적인 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 7b를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 8 및 도 9를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 제1 소오스 구조체(190)는 슬릿(190S)을 포함한다.
슬릿(190S)은 제1 도전 플레이트(192a) 내에 형성될 수 있다. 슬릿(190S)은 제1 도전 플레이트(192a)의 일부를 절단하여, 슬릿(190S)은 제3 도전 플레이트(192b)의 일부를 노출시킬 수 있다. 슬릿(190S)은 복수 개로 형성될 수 있다. 슬릿(190S)은 제1 도전 플레이트(192a)의 일부를 절단함으로써 제1 도전 플레이트(192a)에서 발생할 수 있는 일렉트로마이그레이션(electromigration) 현상을 방지할 수 있다.
몇몇 실시예에서, 복수 개의 슬릿(190S)은 각각 제1 방향(X)으로 연장될 수 있다. 몇몇 실시예에서, 각각의 슬릿(190S)은 제2 방향(Y)을 따라 배열되는 채널 홀(CH)들 사이에 개재될 수 있다.
도 10은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 도 11a 및 도 11b는 도 10의 R3 영역을 확대한 다양한 확대도들이다. 설명의 편의를 위해, 도 1 내지 도 5b를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10 및 도 11a를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 몰드 구조체(MS1, MS2)의 제1 면(MSa)은 제1 소오스 구조체(190)와 접촉한다.
예를 들어, 몰드 구조체(MS1, MS2)의 제1 면(MSa)에 가장 인접하는 제1 몰드 절연막(110)은 제1 배리어 도전막(194a)과 접촉할 수 있다.
몇몇 실시예에서, 제1 불순물 패턴(120)은 제3 방향(Z)으로 연장되는 관 모양을 가질 수 있다. 예를 들어, 제1 불순물 패턴(120)은 채널 홀(CH)에 의해 노출되는 제1 배리어 도전막(194a)을 완전히 덮지 않을 수 있다. 몇몇 실시예에서, 충진 절연 패턴(134)은 제1 불순물 패턴(120)을 관통하여 제1 배리어 도전막(194a)과 접촉할 수 있다.
몇몇 실시예에서, 제1 불순물 패턴(120)의 두께(TH11)는 제1 반도체 패턴(130)의 두께(TH12)와 동일할 수 있다.
도 10 및 도 11b를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 제1 불순물 패턴(120)은 채널 홀(CH)에 의해 노출되는 제1 배리어 도전막(194a)을 덮는다.
예를 들어, 제1 불순물 패턴(120)은 채널 홀(CH)에 의해 노출되는 제1 배리어 도전막(194a)을 완전히 덮는 충진부(122)를 포함할 수 있다. 몇몇 실시예에서, 충진 절연 패턴(134)은 제1 배리어 도전막(194a)으로부터 이격될 수 있다.
도 12 내지 도 14는 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 5b를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치는 재배선 구조체(70)를 더 포함한다.
재배선 구조체(70)는 제1 배선간 절연막(50) 및 패시베이션막(60) 상에 형성될 수 있다. 재배선 구조체(70)는 개구(OP)를 통해 입출력 패드(195)와 접속될 수 있다.
몇몇 실시예에서, 재배선 구조체(70)는 재배선 배리어 도전막(74) 및 재배선(72)을 포함할 수 있다.
재배선 배리어 도전막(74)은 패시베이션막(60)의 상면 및 개구(OP)의 프로파일을 따라 연장되어 입출력 패드(195)와 접속될 수 있다. 재배선 배리어 도전막(74)은 재배선(72)에 포함된 원소의 확산을 방지할 수 있다. 예를 들어, 재배선 배리어 도전막(74)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
재배선(72)은 재배선 배리어 도전막(74) 상에 형성될 수 있다. 재배선(72)은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu) 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 13을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 게이트 콘택(172)은 제1 몰드 구조체(MS1)와 제2 몰드 구조체(MS2) 사이에서 단차를 갖는다.
예를 들어, 게이트 콘택(172)은 제1 게이트 콘택(172a) 및 제2 게이트 콘택(172b)을 포함할 수 있다. 제1 게이트 콘택(172a)은 제1 게이트 전극들(ECL, GSL, WL11~WL1n)과 접속될 수 있고, 제2 게이트 콘택(172b)은 제2 게이트 전극들(WL21~WL2n, SSL)과 접속될 수 있다. 이 때, 제1 게이트 콘택(172a)과 제2 게이트 콘택(172b)의 경계면에서, 제1 게이트 콘택(172a)의 폭은 제2 게이트 콘택(172b)의 폭보다 클 수 있다.
몇몇 실시예에서, 소오스 콘택(174)은 제1 층간 절연막(140) 내에서 단차를 가질 수 있다. 예를 들어, 소오스 콘택(174)은 제1 소오스 콘택(174a) 및 제2 소오스 콘택(174b)을 포함할 수 있다. 제1 소오스 콘택(174a)은 제1 소오스 구조체(190)와 접촉할 수 있고, 제2 소오스 콘택(174b)은 제4 배선(184)과 접촉할 수 있다. 이 때, 제1 소오스 콘택(174a)과 제2 소오스 콘택(174b)의 경계면에서, 제1 소오스 콘택(174a)의 폭은 제2 소오스 콘택(174b)의 폭보다 클 수 있다.
몇몇 실시예에서, 입출력 콘택(176)은 제1 층간 절연막(140) 내에서 단차를 가질 수 있다. 예를 들어, 입출력 콘택(176)은 제1 입출력 콘택(176a) 및 제2 입출력 콘택(176b)을 포함할 수 있다. 제1 입출력 콘택(176a)은 제1 입출력 패드(195)와 접촉할 수 있고, 제2 입출력 콘택(176b)은 제4 배선(184)과 접촉할 수 있다. 이 때, 제1 입출력 콘택(176a)과 제2 입출력 콘택(176b)의 경계면에서, 제1 입출력 콘택(176a)의 폭은 제2 입출력 콘택(176b)의 폭보다 클 수 있다.
도 13을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 비트 라인(BL)은 제1 몰드 구조체(MS1)와 제2 몰드 구조체(MS2) 사이에 개재된다.
예를 들어, 제1 몰드 구조체(MS1)와 제2 몰드 구조체(MS2) 사이에, 제1 몰드 구조체(MS1)로부터 차례로 적층되는 제5 내지 제8 층간 절연막(240, 242, 244, 246)이 형성될 수 있다. 비트 라인(BL)은 제8 층간 절연막(246) 상에 형성될 수 있다.
몇몇 실시예에서, 제1 몰드 구조체(MS1)를 관통하는 제1 채널 홀(CH1) 및 제2 몰드 구조체(MS2)를 관통하는 제2 채널 홀(CH2)이 형성될 수 있다. 몇몇 실시예에서, 제1 채널 홀(CH1) 내에 제1 불순물 패턴(120) 및 제1 반도체 패턴(130)이 형성될 수 있다. 몇몇 실시예에서, 제2 채널 홀(CH2) 내에 제3 불순물 패턴(220) 및 제2 반도체 패턴(230)이 형성될 수 있다.
몇몇 실시예에서, 제1 비트 라인 콘택(170)은 제7 및 제8 층간 절연막(244, 246)을 관통하여 제2 반도체 패턴(230)과 접속될 수 있다.
몇몇 실시예에서, 비트 라인(BL)은 제2 반도체 패턴(230)과 접속될 수 있다. 예를 들어, 비트 라인(BL)은 제2 비트 라인 콘택(175)을 통해 제2 반도체 패턴(230)과 접속될 수 있다.
몇몇 실시예에서, 몰드 구조체(MS1, MS2)의 제2 면(MSb) 상에 제2 소오스 구조체(290)가 형성될 수 있다. 제2 소오스 구조체(290)는 몰드 구조체(MS1, MS2)의 제2 면(MSb)을 따라 연장될 수 있다. 예를 들어, 제2 소오스 구조체(290)는 제3 층간 절연막(144) 내에 형성될 수 있다.
제2 소오스 구조체(290)는 제2 반도체 패턴(230)과 접속될 수 있다. 예를 들어, 몰드 구조체(MS1, MS2)의 제2 면(MSb) 상에, 제2 반도체 패턴(230)과 접속되는 제4 불순물 패턴(236)이 형성될 수 있다. 제2 소오스 구조체(290)는 제4 불순물 패턴(236)과 접촉하여 제2 반도체 패턴(230)과 접속될 수 있다.
제1 소오스 구조체(190)는 제1 몰드 구조체(MS1)에 대한 공통 소오스 라인으로 제공될 수 있고, 제2 소오스 구조체(290)는 제2 몰드 구조체(MS2)에 대한 공통 소오스 라인으로 제공될 수 있다.
몇몇 실시예에서, 제1 몰드 구조체(MS1)와 제2 몰드 구조체(MS2) 사이에 제6 내지 제8 배선(282, 284, 286)이 형성될 수 있다. 제6 배선(282)은 제1 게이트 콘택(172a)과 제2 게이트 콘택(172b)을 연결할 수 있다. 제7 배선(284)은 제1 소오스 콘택(174a)과 제2 소오스 콘택(174b)을 연결할 수 있다. 제8 배선(286)은 제1 입출력 콘택(176a)과 제2 입출력 콘택(176b)을 연결할 수 있다.
이하에서, 도 1 내지 도 31을 참조하여, 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명한다.
도 15 내지 도 30은 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 14를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15를 참조하면, 제1 기판(10) 상에 제1 몰드 구조체(MS1)를 형성한다.
먼저, 제1 기판(10)이 제공될 수 있다. 제1 기판(10)은 셀 어레이 영역(CAR) 및 확장 영역(EXT)을 포함할 수 있다. 몇몇 실시예에서, 제1 기판(10)은 불순물을 포함할 수 있다. 예를 들어, 제1 기판(10)은 n형 불순물(예를 들어, 인(P), 비소(As) 등)을 포함할 수 있다.
이어서, 제1 기판(10) 상에 제1 몰드 구조체(MS1)가 형성될 수 있다. 제1 몰드 구조체(MS1)는 제1 기판(10) 상에 교대로 적층되는 복수의 제1 몰드 절연막(110)들 및 복수의 제1 희생막(310)들을 포함할 수 있다. 제1 몰드 절연막(110)과 제1 희생막(310)은 서로 식각 선택비를 가질 수 있다. 예를 들어, 제1 몰드 절연막(110)은 실리콘 산화물을 포함할 수 있고, 제1 희생막(310)은 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 몰드 구조체(MS1)는 제1 채널 홀(CH1)을 포함할 수 있다. 제1 채널 홀(CH1)은 제1 몰드 구조체(MS1)를 관통할 수 있다. 몇몇 실시예에서, 제1 채널 홀(CH1)은 제1 기판(10)의 일부를 식각할 수 있다. 예를 들어, 제1 채널 홀(CH1)의 하면은 제1 기판(10)의 최상면보다 낮을 수 있다.
몇몇 실시예에서, 제1 채널 홀(CH1)을 채우는 제1 희생 패턴(320)이 형성될 수 있다. 제1 희생 패턴(320)은 제1 몰드 절연막(110) 및 제1 희생막(310)과 식각 선택비를 가질 수 있다. 예를 들어, 제1 희생 패턴(320)은 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 16을 참조하면, 제1 몰드 구조체(MS1) 상에 제2 몰드 구조체(MS2)를 형성한다.
제2 몰드 구조체(MS2)는 제1 몰드 구조체(MS1) 상에 교대로 적층되는 복수의 제2 몰드 절연막(112)들 및 복수의 제2 희생막(312)들을 포함할 수 있다. 제2 몰드 절연막(112)과 제2 희생막(312)은 서로 식각 선택비를 가질 수 있다. 예를 들어, 제2 몰드 절연막(112)은 실리콘 산화물을 포함할 수 있고, 제2 희생막(312)은 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 몰드 구조체(MS2)는 제2 채널 홀(CH2)을 포함할 수 있다. 제2 채널 홀(CH2)은 제2 몰드 구조체(MS2)를 관통할 수 있다. 몇몇 실시예에서, 제2 채널 홀(CH2)은 제1 희생 패턴(320)을 노출시킬 수 있다.
몇몇 실시예에서, 제2 채널 홀(CH2)을 채우는 제2 희생 패턴(325)이 형성될 수 있다. 제2 희생 패턴(325)은 제2 몰드 절연막(112) 및 제2 희생막(312)과 식각 선택비를 가질 수 있다. 예를 들어, 제2 희생 패턴(325)은 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 17을 참조하면, 확장 영역(EXT)의 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)를 패터닝한다.
확장 영역(EXT)의 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)는 계단 형태로 패터닝될 수 있다. 예를 들어, 제1 몰드 절연막(110) 및 제1 희생막(310), 제2 몰드 절연막(112) 및 제2 희생막(312)은 계단 형태로 적층될 수 있다.
이어서, 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)를 덮는 제1 층간 절연막(140)이 형성될 수 있다.
도 18을 참조하면, 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)를 관통하는 채널 홀(CH)을 형성한다.
예를 들어, 제1 희생 패턴(320) 및 제2 희생 패턴(325)은 제거될 수 있다. 이에 따라, 제1 채널 홀(CH1)과 제2 채널 홀(CH2)이 연통되어 채널 홀(CH)을 형성할 수 있다.
도 19 내지 도 20b를 참조하면, 채널 홀(CH) 내에 정보 저장막(132) 및 불순물막(120L)을 형성한다. 참고적으로, 도 20a 및 도 21b는 도 19의 R4를 확대한 다양한 확대도들이다.
정보 저장막(132)은 채널 홀(CH)의 프로파일을 따라 연장될 수 있다. 몇몇 실시예에서, 정보 저장막(132)은 채널 홀(CH) 내에 차례로 적층되는 블로킹 절연막(132c), 전하 저장막(132b) 및 터널 절연막(132a)을 포함할 수 있다.
불순물막(120L)은 정보 저장막(132) 상에 형성될 수 있다. 불순물막(120L)은 정보 저장막(132)의 프로파일을 따라 연장될 수 있다. 불순물막(120L)은 예를 들어, 증착 공정에 의해 형성될 수 있다. 몇몇 실시예에서, 불순물막(120L)은 제1 기판(10) 내에 형성되는 채널 홀(CH)의 적어도 일부를 채울 수 있다.
불순물막(120L)은 불순물을 포함하는 반도체막일 수 있다. 불순물막(120L)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 불순물막(120L)은 n형 불순물(예를 들어, 인(P), 비소(As) 등)을 포함할 수 있다.
도 20b에 도시된 것처럼, 몇몇 실시예에서, 불순물막(120L)은 심(120S)을 포함할 수 있다. 심(120S)은 예를 들어, 불순물막(120L)을 형성하는 증착 공정의 특성에 기인할 수 있다.
도 21 내지 도 22b를 참조하면, 제1 불순물 패턴(120)을 형성한다. 참고적으로, 도 22a 및 도 22b는 도 21의 R5를 확대한 다양한 확대도들이다.
예를 들어, 채널 홀(CH)을 통해 불순물막(120L)의 상부가 제거될 수 있다. 이에 따라, 제1 기판(10) 내에 형성되는 채널 홀(CH)의 적어도 일부를 채우는 제1 불순물 패턴(120)이 형성될 수 있다. 제1 불순물 패턴(120)은 예를 들어, 트림(trim) 공정에 의해 형성될 수 있다.
도 22a에 도시된 것처럼, 몇몇 실시예에서, 제1 불순물 패턴(120)은 오목한 제3 표면(120C3)을 포함할 수 있다. 제3 표면(120C3)은 예를 들어, 제1 반도체 패턴(130)을 형성하는 트림 공정의 특성에 기인할 수 있다.
도 22b에 도시된 것처럼, 몇몇 실시예에서, 제1 불순물 패턴(120)은 볼록한 제4 표면(120C4)을 포함할 수 있다. 제4 표면(120C4)은 예를 들어, 제1 반도체 패턴(130)을 형성하는 트림 공정의 특성에 기인할 수 있다.
도 23을 참조하면, 채널 홀(CH) 내에 제1 반도체 패턴(130)을 형성한다.
제1 반도체 패턴(130)은 제1 불순물 패턴(120) 및 정보 저장막(132) 상에 형성될 수 있다. 예를 들어, 제1 반도체 패턴(130)은 제1 불순물 패턴(120)의 상면 및 정보 저장막(132)의 측면을 따라 연장될 수 있다.
제1 반도체 패턴(130)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 반도체 패턴(130) 상에 충진 절연 패턴(134)이 형성될 수있다. 충진 절연 패턴(134)은 관 모양인 제1 반도체 패턴(130)의 내부 및 제1 불순물 패턴(120)의 관부(124)의 내부를 채우도록 형성될 수 있다. 충진 절연 패턴(134)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 반도체 패턴(130) 및 충진 절연 패턴(134) 상에 제2 불순물 패턴(136)이 형성될 수 있다. 제2 불순물 패턴(136)은 제1 반도체 패턴(130)과 접속되도록 형성될 수 있다. 예를 들어, 제2 불순물 패턴(136)은 제1 층간 절연막(140)을 덮는 제2 층간 절연막(142) 내에 형성될 수 있다. 제2 불순물 패턴(136)은 예를 들어, 불순물이 도핑된 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 제2 불순물 패턴(136) 및 제2 층간 절연막(142)을 덮는 제3 층간 절연막(144)이 형성될 수 있다.
몇몇 실시예에서, 제1 반도체 패턴(130)에 대한 MIC(Metal Induced Crystallization) 공정 또는 MILC(Metal Induced Lateral Crystallization) 공정이 더 수행될 수 있다. 이러한 경우에, 제1 반도체 패턴(130)은 각각이 수직적으로 결정화된 복수의 결정 영역들(예를 들어, 도 5b의 130a~130f)을 형성할 수 있다.
도 24를 참조하면, 복수의 제1 희생막(310)들 및 복수의 제2 희생막(312)들을 제거한다.
예를 들어, 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)를 절단하는 워드 라인 절단 영역(WLC)을 형성한다. 워드 라인 절단 영역(WLC)은 제2 면(MSb)으로부터 제1 면(MSa)을 향해 연장되어 제1 몰드 구조체(MS1) 및 제2 몰드 구조체(MS2)를 절단할 수 있다.
이어서, 워드 라인 절단 영역(WLC)에 의해 노출된 복수의 제1 희생막(310)들 및 복수의 제2 희생막(312)들이 제거될 수 있다.
도 25 내지 도 26b를 참조하면, 게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)을 형성한다. 참고적으로, 도 26a 및 도 26b는 도 25의 R5를 확대한 다양한 확대도들이다.
게이트 전극들(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)은 복수의 제1 희생막(310)들 및 복수의 제2 희생막(312)들이 제거된 영역 내에 형성될 수 있다. 예를 들어, 제1 희생막(310)들은 제1 게이트 전극들(ECL, GSL, WL11~WL1n)로 대체될 수 있고, 제2 희생막(312)들은 제2 게이트 전극들(WL21~WL2n, SSL)로 대체될 수 있다.
몇몇 실시예에서, 제1 불순물 패턴(120)에 포함된 불순물이 제1 반도체 패턴(130)으로 확산될 수 있다. 예를 들어, 도 26a에 도시된 것처럼, 제1 불순물 패턴(120)의 제3 표면(120C3)은 제1 불순물 패턴(120)의 제1 표면(120C1)까지 높아질 수 있다. 또는, 도 26b에 도시된 것처럼, 제1 불순물 패턴(120)의 제4 표면(120C4)은 제1 불순물 패턴(120)의 제2 표면(120C2)까지 높아질 수 있다.
몇몇 실시예에서, 제1 불순물 패턴(120)의 관부(124)는, 제1 불순물 패턴(120)에 인접하는 제1 반도체 패턴(130)이 변환되어 형성될 수 있다.
제1 불순물 패턴(120)에 포함된 불순물의 확산은 예를 들어, 어닐링(annealing) 공정에 의해 수행될 수 있으나, 이에 제한되는 것은 아니다.
도 27을 참조하면, 몰드 구조체(MS1, MS2)의 제2 면(MSb) 상에 비트 라인(BL) 및 제1 배선 구조체(PW1)를 형성한다.
예를 들어, 비트 라인(BL)들은 제2 층간 절연막(142)을 덮는 제3 층간 절연막(144) 상에 형성될 수 있다. 몇몇 실시예에서, 비트 라인(BL)은 제1 비트 라인 콘택(170)을 통해 복수의 제1 반도체 패턴(130)들과 접속될 수 있다.
몇몇 실시예에서, 확장 영역(EXT) 내에, 각각의 게이트 전극(ECL, GSL, WL11~WL1n, WL21~WL2n, SSL)과 접속되는 게이트 콘택(172) 및 제3 배선(182)이 형성될 수 있다. 또한, 확장 영역(EXT) 내에, 제1 소오스 구조체(190)와 접속되는 소오스 콘택(174) 및 제4 배선(184)이 형성될 수 있다. 또한, 확장 영역(EXT) 내에, 입출력 패드(195)와 접속되는 입출력 콘택(176) 및 제5 배선(186)이 형성될 수 있다.
이어서, 비트 라인(BL), 제3 배선(182), 제4 배선(184) 및 제5 배선(186)과 접속되는 제1 배선 구조체(PW1)가 형성될 수 있다. 예를 들어, 비트 라인(BL), 제3 배선(182), 제4 배선(184) 및 제5 배선(186)을 덮는 제2 배선간 절연막(20)이 형성될 수 있다. 제1 배선 구조체(PW1)는 제2 배선간 절연막(20) 내에 형성되어 비트 라인(BL), 제3 배선(182), 제4 배선(184) 및 제5 배선(186)과 전기적으로 연결되는 제1 배선(22) 및 제1 비아(24)를 포함할 수 있다.
도 28을 참조하면, 제3 배선간 절연막(40) 상에 제2 배선간 절연막(20)을 부착한다.
예를 들어, 제2 기판(30)이 제공될 수 있다. 제2 기판(30)은 몰드 구조체(MS1, MS2)의 제2 면(MSb)과 대향되도록 제공될 수 있다.
몇몇 실시예에서, 제2 기판(30) 상에 제1 내지 제4 주변 회로 소자(PT1, PT2, PT3, PT4)가 형성될 수 있다. 제1 내지 제4 주변 회로 소자(PT1, PT2, PT3, PT4)는 각각의 메모리 셀의 동작을 제어하는 주변 회로(예를 들어, 페이지 버퍼, 로우 디코더, 제어 로직 등)를 구성할 수 있다.
이어서, 제2 기판(30) 상에 제2 배선 구조체(PW2)가 형성될 수 있다. 예를 들어, 제1 내지 제4 주변 회로 소자(PT1, PT2, PT3, PT4)를 덮는 제3 배선간 절연막(40)이 형성될 수 있다. 제2 배선 구조체(PW2)는 제3 배선간 절연막(40) 내에 형성되어 제1 내지 제4 주변 회로 소자(PT1, PT2, PT3, PT4)와 전기적으로 연결되는 제2 배선(42) 및 제2 비아(44)를 포함할 수 있다.
이어서, 제2 배선간 절연막(20)과 제3 배선간 절연막(40)이 부착될 수 있다. 제1 배선 구조체(PW1)와 제2 배선 구조체(PW2)는 전기적으로 연결될 수 있다. 예를 들어, 제2 배선간 절연막(20)으로부터 노출되는 제1 배선(22)은 제3 배선간 절연막(40)으로부터 노출되는 제2 배선(42)과 접촉할 수 있다. 제1 배선(22)과 제2 배선(42)은 예를 들어, 구리-구리 본딩(Cu to Cu bonding) 공정에 의해 전기적으로 연결될 수 있으나, 이에 제한되는 것은 아니다.
도 29를 참조하면, 제1 기판(10)의 적어도 일부를 제거하여 제1 불순물 패턴(120)을 노출시킨다.
제1 기판(10)의 적어도 일부를 제거하는 것은, 예를 들어, 평탄화 공정에 의해 수행될 수 있다. 상기 평탄화 공정은 예를 들어, 화학적 기계적 연마(CMP; Chemical Mechanical Polishing) 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 불순물 패턴(120)이 노출됨에 따라, 정보 저장막(132) 또한 노출될 수 있다.
도 30을 참조하면, 몰드 구조체(MS1, MS2)의 제1 면(MSa) 상에 제1 소오스 구조체(190)를 형성한다.
제1 소오스 구조체(190)는 노출된 제1 불순물 패턴(120)과 접촉하도록 형성될 수 있다. 예를 들어, 제1 소오스 구조체(190)는 제1 기판(10)을 따라 연장될 수 있다.
몇몇 실시예에서, 제1 소오스 구조체(190)는 제1 배리어 도전막(194a) 및 제1 도전 플레이트(192a)를 포함할 수 있다. 제1 배리어 도전막(194a)은 예를 들어, 제1 기판(10) 상에 형성되어 제1 불순물 패턴(120)과 접촉할 수 있다. 제1 도전 플레이트(192a)는 제1 배리어 도전막(194a) 상에 형성될 수 있다.
몇몇 실시예에서, 제1 배리어 도전막(194a)은 티타늄 질화물(TiN)을 포함할 수 있고, 제1 도전 플레이트(192a)는 텅스텐(W) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제1 소오스 구조체(190)는 소오스 콘택(174)과 접촉하도록 형성될 수 있다.
몇몇 실시예에서, 제1 층간 절연막(140) 상에 입출력 패드(195)가 형성될 수 있다. 몇몇 실시예에서, 입출력 패드(195)는 제1 소오스 구조체(190)와 동일 레벨에서 형성될 수 있다. 예를 들어, 입출력 패드(195)는 제1 배리어 도전막(194a)과 동일한 물질을 포함하는 제3 배리어 도전막(194b)과 및 제1 도전 플레이트(192a)와 동일한 물질을 포함하는 제3 도전 플레이트(192b)를 포함할 수 있다.
몇몇 실시예에서, 입출력 패드(195)는 입출력 콘택(176)과 접촉하도록 형성될 수 있다.
이어서, 도 3을 참조하면, 몰드 구조체(MS1, MS2)의 제1 면(MSa) 상에 제1 배선간 절연막(50) 및 패시베이션막(60)이 형성될 수 있다. 몇몇 실시예에서, 제1 배선간 절연막(50) 및 패시베이션막(60)은 입출력 패드(195)의 적어도 일부를 노출시키는 개구(OP)를 포함할 수 있다.
소오스 구조체와 접속되는 불순물 패턴은, 불순물(예를 들어, (예를 들어, 인(P), 비소(As) 등))의 활성화를 위해 고온의(예를 들어, 약 400℃ 이상) 어닐링 공정을 요구할 수 있다. 그러나, 구리-구리 본딩 공정 이후에 수행되는 어닐링 공정은, 구리(Cu)의 내열성으로 인해 고온으로 수행될 수 없는 문제가 있다.
그러나, 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 구리-구리 본딩 공정(예를 들어, 도 28을 이용하여 상술한 단계) 이전에 제1 반도체 패턴(130)이 형성될 수 있다. 이에 따라, 구리-구리 본딩 공정 이전에 제1 반도체 패턴(130)에 대한 어닐링 공정이 수행될 수 있고, 불순물이 효과적으로 활성화됨으로써 제품 신뢰성 및 성능이 개선된 비휘발성 메모리 장치가 제공될 수 있다.
또한, 비휘발성 메모리 장치의 성능을 향상하기 위해, 반도체 패턴에 대한 MIC 공정 또는 MILC 공정이 수행될 수 있다. 그러나, MIC 공정 또는 MILC 공정은 채널 홀의 하부(예를 들어, 제1 기판(10)에 인접하는 채널 홀(CH))에 부산물(예를 들어, NiSi2)을 남기는 문제가 있다.
그러나, 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 제1 기판(10)의 적어도 일부를 제거함으로써(예를 들어, 도 29를 이용하여 상술한 단계) 제1 기판(10)에 인접하는 제1 불순물 패턴(120)의 적어도 일부를 제거할 수 있다. 이에 따라, MIC 공정 또는 MILC 공정에 따른 부산물이 효과적으로 제거되어 제품 신뢰성 및 성능이 개선된 비휘발성 메모리 장치가 제공될 수 있다.
도 31은 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 참고적으로, 도 31은 도 28 이후의 단계를 설명하기 위한 도면이다.
도 31을 참조하면, 제1 기판(10)을 완전히 제거하여 제1 불순물 패턴(120)을 노출시킨다.
예를 들어, 몰드 구조체(MS1, MS2)의 제1 면(MSa)이 노출될 때까지 제1 기판(10)이 제거될 수 있다. 제1 기판(10)을 제거하는 것은, 도 29를 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
이어서, 도 10을 참조하면, 몰드 구조체(MS1, MS2)의 제1 면(MSa) 상에 제1 배선간 절연막(50) 및 패시베이션막(60)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 제1 기판 30: 제2 기판
110: 제1 몰드 절연막 112: 제2 몰드 절연막
120: 제1 불순물 패턴 130: 제1 반도체 패턴
132: 정보 저장막 134: 충진 절연 패턴
136: 제2 불순물 패턴 150: 절단 패턴
170: 제1 비트 라인 콘택 190: 제1 소오스 구조체
192a: 제1 도전 플레이트 192b: 제1 배리어 도전막
BL: 비트 라인 CL: 절단 라인
MS1, MS2: 몰드 구조체 WLC: 워드 라인 절단 영역

Claims (20)

  1. 도전 플레이트;
    상기 도전 플레이트의 표면을 따라 연장되는 배리어 도전막;
    상기 배리어 도전막 상에, 차례로 적층되는 복수의 게이트 전극들을 포함하는 몰드 구조체;
    상기 몰드 구조체를 관통하여 상기 배리어 도전막을 노출시키는 채널 홀;
    상기 채널 홀 내에, 상기 배리어 도전막과 접촉하는 불순물 패턴;
    상기 불순물 패턴으로부터 상기 채널 홀의 측면을 따라 연장되어, 복수의 상기 게이트 전극들과 교차하는 반도체 패턴을 포함하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 몰드 구조체와 상기 불순물 패턴 사이 및 상기 몰드 구조체와 상기 반도체 패턴 사이에, 상기 채널 홀의 측면을 따라 연장되는 정보 저장막을 더 포함하는 비휘발성 메모리 장치.
  3. 제 2항에 있어서,
    상기 불순물 패턴은 상기 정보 저장막의 측면의 일부를 따라 연장되고,
    상기 반도체 패턴은 상기 정보 저장막의 측면의 다른 일부를 따라 연장되는 비휘발성 메모리 장치.
  4. 제 2항에 있어서,
    상기 정보 저장막은 상기 배리어 도전막과 접촉하는 비휘발성 메모리 장치.
  5. 제 1항에 있어서,
    상기 불순물 패턴의 불순물 농도는, 상기 반도체 패턴으로부터 멀어짐에 따라 증가하는 비휘발성 메모리 장치.
  6. 제 1항에 있어서,
    상기 불순물 패턴은 n형 불순물을 포함하는 비휘발성 메모리 장치.
  7. 제 1항에 있어서,
    상기 불순물 패턴은,
    상기 채널 홀에 의해 노출되는 상기 배리어 도전막을 덮는 충진부와,
    상기 충진부로부터 상기 반도체 패턴을 향해 돌출되는 관부를 포함하는 비휘발성 메모리 장치.
  8. 제 7항에 있어서,
    상기 불순물 패턴의 상기 관부의 두께는 상기 반도체 패턴의 두께와 동일한 비휘발성 메모리 장치.
  9. 제 1항에 있어서,
    상기 채널 홀 내에, 상기 불순물 패턴을 관통하여 상기 배리어 도전막과 접촉하는 충진 절연 패턴을 더 포함하는 비휘발성 메모리 장치.
  10. 제 9항에 있어서,
    상기 불순물 패턴의 두께는 상기 반도체 패턴의 두께와 동일한 비휘발성 메모리 장치.
  11. 제 1항에 있어서,
    복수의 상기 게이트 전극들은 상기 배리어 도전막에 인접하는 소거 제어 라인을 포함하고,
    상기 불순물 패턴과 상기 반도체 패턴의 경계면은 상기 소거 제어 라인과 중첩되는 비휘발성 메모리 장치.
  12. 서로 반대되는 제1 면 및 제2 면을 포함하는 몰드 구조체로, 상기 제1 면으로부터 상기 제2 면을 향해 교대로 적층되는 몰드 절연막 및 게이트 전극을 포함하는 몰드 구조체;
    상기 몰드 구조체의 상기 제1 면 상에, 상기 몰드 구조체의 상기 제1 면을 따라 연장되는 제1 도전 플레이트;
    상기 몰드 구조체와 상기 제1 도전 플레이트 사이에, 상기 몰드 구조체의 상기 제1 면을 따라 연장되는 제1 배리어 도전막;
    상기 제2 면으로부터 상기 제1 면을 향해 연장되어, 상기 몰드 구조체를 관통하는 채널 홀;
    상기 채널 홀 내에, 상기 제1 배리어 도전막과 접촉하는 제1 불순물 패턴;
    상기 채널 홀 내에, 상기 제1 불순물 패턴으로부터 상기 몰드 구조체의 상기 제2 면을 향해 연장되는 반도체 패턴; 및
    상기 몰드 구조체의 상기 제2 면 상에, 상기 반도체 패턴과 접속되는 비트 라인을 포함하는 비휘발성 메모리 장치.
  13. 제 12항에 있어서,
    상기 채널 홀의 폭은 상기 제2 면으로부터 상기 제1 면을 향함에 따라 감소하는 비휘발성 메모리 장치.
  14. 제 12항에 있어서,
    상기 제1 도전 플레이트와 상기 제1 배리어 도전막 사이에, 상기 몰드 구조체의 상기 제1 면을 따라 연장되며, 상기 제1 도전 플레이트와 다른 물질을 포함하는 제2 도전 플레이트를 더 포함하는 비휘발성 메모리 장치.
  15. 제 14항에 있어서,
    상기 제1 도전 플레이트와 상기 제2 도전 플레이트 사이에, 상기 몰드 구조체의 상기 제1 면을 따라 연장되는 제2 배리어 도전막을 더 포함하는 비휘발성 메모리 장치.
  16. 제 14항에 있어서,
    상기 제1 도전 플레이트 내에, 상기 제2 도전 플레이트를 노출시키는 슬릿을 더 포함하는 비휘발성 메모리 장치.
  17. 제 12항에 있어서,
    상기 제1 배리어 도전막과 상기 몰드 구조체 사이에, 상기 몰드 구조체의 상기 제1 면을 따라 연장되는 기판을 더 포함하고,
    상기 제1 불순물 패턴은 상기 기판을 관통하여 상기 제1 배리어 도전막과 접촉하는 비휘발성 메모리 장치.
  18. 제 12항에 있어서,
    상기 몰드 구조체의 상기 제1 면은 상기 제1 배리어 도전막과 접촉하는 비휘발성 메모리 장치.
  19. 서로 반대되는 제1 면 및 제2 면을 포함하는 몰드 구조체로, 상기 제1 면으로부터 상기 제2 면을 향해 차례로 적층되는 복수의 게이트 전극들을 포함하는 몰드 구조체;
    상기 몰드 구조체의 상기 제1 면 상에, 상기 몰드 구조체의 상기 제1 면을 따라 연장되는 소오스 구조체;
    상기 제2 면으로부터 상기 제1 면을 향해 연장되어, 상기 몰드 구조체를 관통하는 채널 홀;
    상기 채널 홀 내에, 상기 소오스 구조체와 접속되는 불순물 패턴;
    상기 채널 홀 내에, 상기 불순물 패턴으로부터 상기 몰드 구조체의 상기 제2 면을 향해 연장되는 반도체 패턴;
    상기 몰드 구조체의 상기 제2 면 상에, 상기 반도체 패턴과 접속되는 비트 라인;
    상기 몰드 구조체의 상기 제2 면 상에, 상기 비트 라인을 덮는 제1 배선간 절연막;
    상기 몰드 구조체의 상기 제2 면과 대향되는 기판;
    상기 기판 상의 주변 회로 소자; 및
    상기 기판과 상기 제1 배선간 절연막 사이에, 상기 주변 회로 소자를 덮는 제2 배선간 절연막을 포함하는 비휘발성 메모리 장치.
  20. 제1 기판을 제공하고,
    상기 제1 기판과 대향되는 제1 면 및 상기 제1 면과 반대되는 제2 면을 포함하는 몰드 구조체를 형성하되, 상기 몰드 구조체는 교상기 제1 면으로부터 상기 제2 면을 향해 교대로 적층되는 복수의 몰드 절연막 및 복수의 희생막을 포함하고,
    상기 몰드 구조체를 관통하며 상기 제1 기판의 일부를 식각하는 채널 홀을 형성하고,
    상기 채널 홀 내에, 상기 채널 홀의 프로파일을 따라 연장되는 정보 저장막을 형성하고,
    상기 정보 저장막 상에, 상기 채널 홀의 일부를 채우는 불순물 패턴을 형성하고,
    상기 불순물 패턴 상에, 상기 정보 저장막의 측면을 따라 연장되는 반도체 패턴을 형성하고,
    상기 제1 기판의 적어도 일부를 제거하여 상기 불순물 패턴을 노출시키고,
    상기 몰드 구조체의 상기 제1 면 상에, 노출된 상기 불순물 패턴과 접촉하는 소오스 구조체를 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
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