KR20220108627A - 열전 소자를 구비한 수직형 비휘발성 메모리 소자, 그 메모리 소자를 구비한 반도체 패키지, 및 그 메모리 소자의 방열 방법 - Google Patents

열전 소자를 구비한 수직형 비휘발성 메모리 소자, 그 메모리 소자를 구비한 반도체 패키지, 및 그 메모리 소자의 방열 방법 Download PDF

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KR20220108627A
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type semiconductor
pillar
memory device
thermoelectric element
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변재범
김종삼
박세환
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상은 칩 레벨에서 동작 온도를 안정적으로 유지시킬 수 있는 수직형 비휘발성 메모리 소자, 그 메모리 소자를 구비한 반도체 패키지, 및 그 메모리 소자의 방열 방법을 제공한다. 그 수직형 비휘발성 메모리 소자는 셀 어레이 영역(cell array area), 및 상기 셀 어레이 영역에서 제1 방향으로 연장되어 형성된 전극 패드가 배치된 확장 영역(extension area)이 정의된 기판; 상기 기판 상에, 상기 기판의 상면에 수직 방향으로 연장하여 형성된 수직 채널 구조체; 상기 기판 상에, 상기 기판의 상면에 수직 방향으로 연장하여 형성된 적어도 2개의 반도체 필라(pillar)를 구비한 열전 소자(thermoelectric device); 및 상기 기판 상에, 상기 수직 채널 구조체, 및 반도체 필라의 측벽을 따라서 교대로 적층된 게이트 전극층 및 층간 절연층을 구비한 적층 구조체;를 포함하고, 상기 적어도 2개의 반도체 필라는 n형 반도체 필라와 p형 반도체 필라를 구비하고, 상기 n형 반도체 필라와 p형 반도체 필라는 상기 기판 상의 도전층을 통해 전기적으로 서로 연결된다.

Description

열전 소자를 구비한 수직형 비휘발성 메모리 소자, 그 메모리 소자를 구비한 반도체 패키지, 및 그 메모리 소자의 방열 방법{Vertical non-volatile memory device comprising thermoelectric device, semiconductor package comprising the memory device, and heat dissipation method of the memory device}
본 발명의 기술적 사상은 수직형 비휘발성 메모리 소자 및 그 메모리 소자의 방열 방법에 관한 것으로, 특히, 열전 소자를 이용하는 수직형 비휘발성 메모리 소자 및 그 메모리 소자의 방열 방법에 관한 것이다.
최근 들어 비휘발성 메모리 소자를 사용하는 장치들이 증가하고 있다. 예를 들면 MP3 플레이어, 디지털 카메라, 휴대 전화, 캠코더, 플래시 카드 및 SSD(Solid State Disk) 등은 저장 장치로 비휘발성 메모리를 사용하고 있다. 비휘발성 메모리들 중에서도 플래시 메모리는 전기적으로 셀의 데이터를 일괄적으로 소거하는 기능을 가지기 때문에, 하드디스크를 대신하여 저장장치로 널리 사용되고 있다. 최근 저장 용량 증가의 추세에 따라, 플래시 메모리의 저장 공간을 효율적으로 사용하기 위한 방법이 요구되고 있다. 그에 따라, 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 비휘발성 메모리 소자, 즉, 3차원 비휘발성 메모리 소자가 제안되고 있다.
본 발명의 기술적 사상은, 칩 레벨에서 동작 온도를 안정적으로 유지시킬 수 있는 수직형 비휘발성 메모리 소자, 그 메모리 소자를 구비한 반도체 패키지, 및 그 메모리 소자의 방열 방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은, 셀 어레이 영역(cell array area), 및 상기 셀 어레이 영역에서 제1 방향으로 연장되어 형성된 전극 패드가 배치된 확장 영역(extension area)이 정의된 기판; 상기 기판 상에, 상기 기판의 상면에 수직 방향으로 연장하여 형성된 수직 채널 구조체; 상기 기판 상에, 상기 기판의 상면에 수직 방향으로 연장하여 형성된 적어도 2개의 반도체 필라(pillar)를 구비한 열전 소자(thermoelectric device); 및 상기 기판 상에, 상기 수직 채널 구조체, 및 반도체 필라의 측벽을 따라서 교대로 적층된 게이트 전극층 및 층간 절연층을 구비한 적층 구조체;를 포함하고, 상기 적어도 2개의 반도체 필라는 n형 반도체 필라와 p형 반도체 필라를 구비하고, 상기 n형 반도체 필라와 p형 반도체 필라는 상기 기판 상의 도전층을 통해 전기적으로 서로 연결된, 수직형 비휘발성 메모리 소자를 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 셀 어레이 영역, 및 상기 셀 어레이 영역에서 제1 방향으로 연장되어 형성된 전극 패드가 배치된 확장 영역이 정의된 기판; 상기 기판 상에, 상기 기판의 상면에 수직 방향으로 연장하여 형성된 수직 채널 구조체; 상기 기판 상에, 상기 기판의 상면에 수직 방향으로 연장하여 형성된 적어도 2개의 반도체 필라를 구비한 열전 소자; 상기 기판 상에, 상기 수직 채널 구조체, 및 반도체 필라의 측벽을 따라서 교대로 적층된 게이트 전극층 및 층간 절연층을 구비한 적층 구조체; 및 상기 기판 상에, 상기 셀 어레이 영역에 배치된 적어도 하나의 온도 센서;를 포함하고, 상기 적어도 2개의 반도체 필라는 n형 반도체 필라와 p형 반도체 필라를 구비하고, 상기 n형 반도체 필라와 p형 반도체 필라는 상기 기판 상의 도전층을 통해 전기적으로 서로 연결되며, 상기 온도 센서에 의해 측정된 온도가 설정된 기준 온도를 초과할 때, 상기 n형 반도체 필라가 상단을 통해 전원에 연결되고 상기 p형 반도체 필라가 상단을 통해 그라운드에 연결되어 상기 열전 소자가 턴-온 되고, 상기 기판의 열이 상기 적어도 2개의 반도체 필라를 통해 방열되는, 수직형 비휘발성 메모리 소자를 제공한다.
더 나아가, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 패키지 기판; 상기 패키지 기판 상에 실장된 적어도 하나의 반도체 칩; 상기 적어도 하나의 반도체 칩을 상기 패키지 기판에 전기적으로 연결하는 연결 배선; 및 상기 적어도 하나의 반도체 칩과 상기 연결 배선을 밀봉하는 밀봉재;를 포함하고, 상기 적어도 하나의 반도체 칩은, 반도체 기판, 수직 채널 구조체, 열전 소자, 및 적층 구조체를 구비한 수직형 비휘발성 메모리 소자이며, 상기 열전 소자는, 상기 반도체 기판 상에, 상기 반도체 기판의 상면에 수직 방향으로 상기 적층 구조체를 관통하여 연장하는 n형 반도체 필라와 p형 반도체 필라를 구비하며, 상기 n형 반도체 필라와 p형 반도체 필라는 상기 반도체 기판 상의 도전층을 통해 전기적으로 서로 연결된, 반도체 패키지를 제공한다.
한편, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 기판, 수직 채널 구조체, 열전 소자, 적층 구조체, 및 온도 센서를 구비한 수직형 비휘발성 메모리 소자에서, 상기 열전 소자의 동작을 유지할지 판단하는 단계; 상기 열전 소자의 동작을 유지하는 경우, 상기 온도 센서를 통해 상기 기판 및 적층 구조체의 제1 온도를 측정하는 단계; 상기 제1 온도가 설정된 기준 온도를 초과하는 판단하는 단계; 상기 제1 온도가 상기 기준 온도를 초과하는 경우, 상기 열전 소자를 턴-온 시키는 단계; 설정된 제1 시간 이후에, 상기 온도 센서를 통해 상기 기판 및 적층 구조체의 제2 온도를 측정하는 단계; 상기 제2 온도가 상기 기준 온도 이하인지 판단하는 단계; 및 상기 제2 온도가 상기 기준 온도 이하인 경우, 상기 열전 소자를 턴-오프(turn-off) 시키는 단계;를 포함하고, 상기 열전 소자는, 상기 기판 상에, 상기 기판의 상면에 수직 방향으로 상기 적층 구조체를 관통하여 연장하는 n형 반도체 필라와 p형 반도체 필라를 구비하고, 상기 n형 반도체 필라와 p형 반도체 필라는 상기 기판 상의 도전층을 통해 전기적으로 서로 연결되며, 상기 열전 소자가 상기 턴-온 될 때, 상기 n형 반도체 필라는 상단을 통해 전원에 연결되고 상기 p형 반도체 필라는 상단을 통해 그라운드에 연결되며, 상기 기판 및 적층 구조체의 열을 상기 n형 반도체 필라와 p형 반도체 필라를 통해 방열하는, 수직형 비휘발성 메모리 소자의 방열 방법을 제공한다.
본 발명의 기술적 사상에 의한 열전 소자를 구비한 수직형 비휘발성 메모리 소자는, 복수 개의 셀 스트링들이 배치된 셀 어레이 영역에 배치된 열전 소자를 포함할 수 있고, 열전 소자는 수직 채널 구조체와 유사한 구조의 N형 반도체 필라와 P형 반도체 필라를 구비하며, 기판 상의 도전층을 통해 전기적으로 서로 연결될 수 있다. 또한, N형 반도체 필라가 전원에 연결되고, P형 반도체 필라가 그라운드에 연결되어 열전 소자가 동작함으로써, 기판 및 적층 구조체에서 발생한 열이 N형 반도체 필라와 P형 반도체 필라를 통해 외부로 용이하게 방출될 수 있다. 그에 따라, 본 발명의 기술적 사상에 의한 수직형 비휘발성 메모리 소자는, 칩 레벨에서 동작 온도가 안정적으로 유지될 수 있다.
도 1은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 메모리 셀의 등가 회로도이다.
도 2a는 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자에 대한 평면도이고, 도 2b는 도 2a의 수직형 비휘발성 메모리 소자의 I-I' 부분, Ⅱ-Ⅱ' 부분, 및 Ⅲ-Ⅲ' 부분을 절단하여 보여주는 단면도들이다.
도 3a 내지 도 3c는 도 2a의 수직형 비휘발성 메모리 소자에서의 열전 소자를 이용한 방열 동작을 설명하기 위한 개념도들이다.
도 4a 및 도 4b는 도 2a의 수직형 비휘발성 메모리 소자에서, 수직 채널 구조체와 열전 소자에 대한 사시도들이다.
도 5a 및 도 5b는 도 2a의 수직형 비휘발성 메모리 소자에서 열전 소자의 상단에서 배선 연결 구조를 보여주는 사시도들이다.
도 6a 및 도 6b는 본 발명의 일 실시예들에 따른 수직형 비휘발성 메모리 소자에 대한 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자에 대한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자를 구비한 반도체 패키지에 대한 단면도이다.
도 9a 내지 도 10b는 본 발명의 일 실시예들에 따른 반도체 패키지에 대한 단면도들이다.
도 11은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 방열 방법을 개략적으로 보여주는 흐름도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 메모리 셀의 등가 회로도이다.
도 1을 참조하면, 본 실시예에 따른 수직형 비휘발성 메모리 소자(100, 이하, 간단히 '메모리 소자'라 한다)는, 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL0 ~ BLm), 및 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다. 비트 라인들(BL0 ~ BLm)은 2차원적으로 배열되고, 비트 라인들(BL0 ~ BLm) 각각에 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
셀 스트링들(CSTR) 각각은 스트링 선택 트랜지스터들(SST1, SST2), 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST)를 포함할 수 있다. 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다. 구체적으로, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)은 서로 직렬 연결되고, 제2 스트링 선택 트랜지스터(SST2)는 해당 비트 라인에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬로 연결될 수 있다. 한편, 실시예에 따라, 셀 스트링들(CSTR) 각각에 하나의 스트링 선택 트랜지스터가 배치될 수 있다.
도 1에 도시된 바와 같이, 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터(MCT) 사이에 연결된 제1 더미 셀 트랜지스터(DMC1)와, 접지 선택트랜지스터(GST)와 메모리 셀 트랜지스터(MCT) 사이에 연결된 제2 더미 셀 트랜지스터(DMC2)를 포함할 수 있다. 그러나 실시예에 따라, 제1 및 제2 더미 셀 트랜지스터(DMC1, DMC2) 중 적어도 하나는 생략될 수도 있다.
하나의 셀 스트링(CSTR)은 공통 소스 라인들(CSL)로부터의 거리가 서로 다른 복수 개의 메모리 셀 트랜지스터들(MCT)을 포함하므로, 공통 소스 라인들(CSL)과 비트 라인들(BL0 ~ BLm) 사이에 다층의 워드 라인들(WL0 ~ WLn)이 배치될 수 있다. 또한, 공통 소스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0 ~ WLn) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다.
본 실시예의 메모리 소자(100)는, 복수 개의 셀 스트링들(CSTR)이 배치된 셀 어레이 영역(도 2a의 CAA 참조)에, 열전 소자(120, thermoelectric device)를 포함할 수 있다. 열전 소자(120)는 적어도 하나의 N형 반도체 필라(N-SP)와 적어도 하나의 P형 반도체 필라(P-SP)를 포함할 수 있다. N형 반도체 필라(N-SP)와 P형 반도체 필라(P-SP)는 셀 스트링(CSTR)을 구성하는 수직 채널 구조체(도 2a의 VCS 참조)와 유사한 구조를 가질 수 있다. 그에 따라, N형 반도체 필라(N-SP)와 P형 반도체 필라(P-SP)는, 기판(도 2b의 101 참조) 상에 기판(101)의 상면에 수직하는 방향으로 적층 구조체(도 2b의 ST 참조)를 관통하여 연장하는 구조를 가질 수 있다. N형 반도체 필라(N-SP)는 N형 반도체 물질로 형성되고, P형 반도체 필라(P-SP)는 P형 반도체 물질로 형성될 수 있다. 예컨대, N형 반도체 필라(N-SP)는 N형 불순물이 도핑된 폴리실리콘으로 형성되고, P형 반도체 필라(P-SP)는 P형 불순물이 도핑된 폴리실리콘으로 형성될 수 있다. 물론, N형 반도체 필라(N-SP)와 P형 반도체 필라(P-SP)의 재질이 폴리실리콘에 한정되는 것은 아니다. 예컨대, N형 반도체 필라(N-SP)와 P형 반도체 필라(P-SP)는 비스무트, 텔루륨 등의 반도체로 형성될 수도 있다.
한편, N형 반도체 필라(N-SP)와 P형 반도체 필라(P-SP)는 하단 부분을 통해 기판(101) 상의 도전층에 연결되고, 도전층을 통해 전기적으로 서로 연결될 수 있다. 도전층은, 예컨대, 공통 소스 라인(CSL)일 수 있다. 또한, 열전 소자(120)가 동작할 때, N형 반도체 필라(N-SP)는 상단 부분을 통해 전원에 연결되고, P형 반도체 필라(P-SP)는 상단 부분을 통해 그라운드에 연결될 수 있다. 본 실시예의 메모리 소자(100)에서는, 열전 소자(120)의 동작에 의해 기판(101) 및/또는 적층 구조체(ST)에서 발생한 열이 N형 반도체 필라(N-SP)와 P형 반도체 필라(P-SP)를 통해 외부로 효과적으로 방출될 수 있다. 그에 따라, 본 실시예의 메모리 소자(100)는 칩 레벨에서 동작 온도가 안정적으로 유지될 수 있다.
열전 소자(120)의 구체적인 구조와 원리 등에 대해서는, 이하의 도 2a 내지 도 5b의 설명 부분에서 좀더 상세히 설명한다.
도 2a는 본 발명의 일 실시예에 따른 메모리 소자에 대한 평면도이고, 도 2b는 도 2a의 메모리 소자의 I-I' 부분, Ⅱ-Ⅱ' 부분, 및 Ⅲ-Ⅲ' 부분을 절단하여 보여주는 단면도들이다. 도 1을 함께 참조하여 설명한다.
도 2a 및 도 2b를 참조하면, 본 실시예의 메모리 소자(100)는 기판(101) 상에 정의된 셀 어레이 영역(CAA: Cell Array Area) 및 확장 영역(EA: Extension Area)을 포함할 수 있다.
기판(101)은 제1 방향(x 방향) 및 제2 방향(y 방향)으로 연장되는 상면(FS)을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 기판(101) 상에는 셀 영역과, 셀 영역 외부에 배치되는 주변 영역이 정의될 수 있다. 셀 영역은 셀 어레이 영역(CAA)과 확장 영역(EA)을 포함할 수 있다.
셀 어레이 영역(CAA)은, 도 1에서 설명한 셀 스트링들을 구성하는 스트링 선택 트랜지스터(SST1, SST2), 메모리 셀 트랜지스터(MCT), 및 접지 선택 트랜지스터(GST)가 배치되는 영역일 수 있다. 셀 어레이 영역(CAA)의 상부에 다수의 비트 라인들(BL0 ~ BLm)이 배치되고, 하부에 불순물 영역들과 공통 소스 라인들(CSL)이 배치될 수 있다.
확장 영역(EA)은, 스트링 선택 트랜지스터(SST1, SST2), 메모리 셀 트랜지스터(MCT), 및 접지 선택 트랜지스터(GST)의 게이트 전극층(EL)이 셀 어레이 영역(CAA)으로부터 제1 방향(x 방향)으로 연장하여 형성된 전극 패드(ELp)가 배치되는 영역일 수 있다. 확장 영역(EA)에서, 전극 패드(ELp)는 수직 콘택(VC)에 연결될 수 있다. 다시 말해서, 게이트 전극층(EL)은 확장 영역(EA)에서 전극 패드(ELp)를 구성하며, 도 2b에서 알 수 있듯이, 적층 구조체(ST) 또는 게이트 전극층(EL)은 확장 영역(EA)에서 계단형 구조를 가질 수 있다. 그에 따라, 확장 영역(EA)에서, 게이트 전극층(EL)은 제3 방향(z 방향)으로 기판(101)으로부터 멀어질수록 제1 방향(x 방향)으로의 길이가 감소하고, 적층 구조체(ST)의 높이는 제3 방향(z 방향)으로 셀 어레이 영역(CAA)에서 멀어질수록 감소할 수 있다. 또한, 게이트 전극층(EL)의 측면 단부들은 제1 방향(x 방향)을 따라 일정 간격으로 이격되어 배치될 수 있다.
적층 구조체(ST)는 기판(101) 상의 셀 어레이 영역(CAA)에서 제1 방향(x 방향)의 확장 영역(EA)으로 연장될 수 있다. 적층 구조체(ST)는 기판(101) 상에 복수 개 제공될 수 있고, 제2 방향(y 방향)을 따라 서로 이격되어 배치될 수 있다. 예컨대, 제1 방향(x 방향)으로 연장하는 분리 영역이 제2 방향(y 방향)을 따라, 배치될 수 있고, 이러한 분리 영역을 통해 적층 구조체(ST)가 서로 이격될 수 있다. 여기서, 분리 영역은 워드 라인 컷 영역으로 불리기도 한다. 버퍼 절연층(110)이 적층 구조체(ST)와 기판(101) 사이에 개재될 수 있다.
적층 구조체(ST)는 기판(101)의 상면(FS)에 대해 수직하는 제3 방향(z 방향)을 따라 번갈아 적층된 복수의 게이트 전극층들(EL) 및 층간 절연층들(ILD)을 포함할 수 있다. 게이트 전극층들(EL)의 두께는 실질적으로 서로 동일할 수 있다. 층간 절연층들(ILD)의 두께는 메모리 소자의 특성에 따라 서로 달라질 수 있다. 층간 절연층(ILD)의 두께는 게이트 전극층(EL)의 두께보다 작을 수 있다.
전술한 바와 같이, 게이트 전극층(EL) 각각은 확장 영역(EA)에서 전극 패드(ELp)를 구성할 수 있다. 게이트 전극층(EL)의 전극 패드들(ELp)은 수평적으로 및 수직적으로 서로 다른 위치에 위치할 수 있다. 즉, 적층 구조체(ST)는 제3 방향(z 방향)을 따라 번갈아 적층된 게이트 전극층(EL) 및 층간 절연층(ILD)을 포함하되, 확장 영역(EA)에서 전극 패드(ELp)를 구성하는 게이트 전극층(EL)은 계단 구조를 가질 수 있다.
평탄 절연층(150)은 기판(101) 상의 적층 구조체(ST)를 덮을 수 있다. 또한, 평탄 절연층(150)은 확장 영역(EA)에서 적층 구조체(ST)의 계단 구조를 덮을 수 있다. 평탄 절연층(150)은, 하나의 절연층 또는 적층된 복수의 절연층들을 포함할 수 있다.
셀 어레이 영역(CAA)에서, 복수 개의 수직 채널 구조체(VCS)가 적층 구조체(ST)를 관통하는 구조로 형성될 수 있다. 또한, 셀 어레이 영역(CAA)에서, 복수 개의 반도체 필라(N-SP, P-SP)가 적층 구조체(ST)를 관통하는 구조로 형성될 수 있다. 한편, 도시하지 않았지만, 확장 영역(EA)에서, 복수 개의 더미 채널 구조체가 평탄 절연층(150) 및 적층 구조체(ST)를 관통하는 구조로 형성될 수 있다.
복수 개의 반도체 필라(N-SP, P-SP)는 제2 방향(y 방향)을 따라 배치될 수 있다. 복수 개의 반도체 필라(N-SP, P-SP)는 적어도 하나의 N형 반도체 필라(N-SP)와 적어도 하나의 P형 반도체 필라(P-SP)를 포함할 수 있다. 또한, 적어도 하나의 N형 반도체 필라(N-SP)와 적어도 하나의 P형 반도체 필라(P-SP)는 전기적으로 서로 연결되어 열전 소자(120)를 구성할 수 있다.
복수 개의 반도체 필라(N-SP, P-SP)는 셀 어레이 영역(CAA)에서 다양한 배치 구조를 가지고 배치될 수 있다. 예컨대, 도 2a에 도시된 바와 같이, 복수 개의 반도체 필라(N-SP, P-SP)는 하나의 블록 내에 제2 방향(y 방향)으로 2개씩 제1 방향(x 방향)을 따라 적어도 한쌍 배치될 수 있다. 또한, 실시예에 따라, 복수 개의 반도체 필라(N-SP, P-SP)는 하나의 블록 내에 제2 방향(y 방향)으로 3개 이상씩 제1 방향(x 방향)을 따라 적어도 한쌍 배치될 수 있다. 한편, 실시예에 따라, 복수 개의 반도체 필라(N-SP, P-SP)는 하나의 블록 내에 제2 방향(y 방향)으로 1개씩 제1 방향(x 방향)을 따라 적어도 하나 배치될 수도 있다.
제3 방향(z 방향)으로, 수직 채널 구조체(VCS)와 반도체 필라(N-SP, P-SP)의 바닥면들은 실질적으로 동일한 레벨에 위치할 수 있다. 또한, 수직 채널 구조체(VCS)와 반도체 필라(N-SP, P-SP)는 제3 방향(z 방향)으로 실질적으로 동일한 길이를 가질 수 있다. 이는 수직 채널 구조체(VCS)를 위한 관통 홀과, 반도체 필라(N-SP, P-SP)를 위한 관통 홀이 동일 또는 유사한 공정을 통해 형성되기 때문일 수 있다.
수직 채널 구조체(VCS)는 하부 반도체 패턴(LSP), 상부 반도체 패턴(USP), 데이터 저장 패턴(VP), 및 매립 절연 패턴(VI)을 포함할 수 있다. 하부 반도체 패턴(LSP)은 기판(101)에 콘택할 수 있고, 기판(101)으로부터 성장된 기둥(pillar) 형태의 에피택셜층을 포함할 수 있다. 하부 반도체 패턴(LSP)의 측벽 일부분에 게이트 절연층(115)이 배치될 수 있다. 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)에 콘택할 수 있다. 상부 반도체 패턴(USP)의 내부는 절연 물질을 포함하는 매립 절연 패턴(VI)으로 채워질 수 있다. 하부 반도체 패턴(LSP)과 상부 반도체 패턴(USP)은 데이터 저장 패턴(VP)을 관통하여 서로 전기적으로 연결될 수 있다.
데이터 저장 패턴(VP)은 적층 구조체(ST)와 상부 반도체 패턴(USP) 사이에 배치될 수 있다. 데이터 저장 패턴(VP)은 제3 방향(z 방향)으로 연장되고, 상부 반도체 패턴(USP)의 측벽을 둘러쌀 수 있다. 데이터 저장 패턴(VP)은 하나의 박막 또는 복수의 박막들을 포함할 수 있다. 본 발명의 실시예들에서, 데이터 저장 패턴(VP)은 NAND 플래시 메모리 장치의 데이터 저장막으로서, 터널 절연층, 전하 저장막, 및 블록킹 절연층을 포함할 수 있다. 데이터 저장 패턴(VP)의 구조와 관련하여, 도 4a의 수직 채널 구조체(VCS)에 대한 설명 부분에서 좀더 상세히 설명한다.
수평 절연 패턴(HP)은 게이트 전극층(EL)과 수직 채널 구조체(VCS) 사이에서 게이트 전극층(EL)의 상면들 및 하면들로 연장될 수 있다. 수평 절연 패턴(HP)은 NAND 플래시 메모리 소자의 데이터 저장막의 일부로서 전하 저장막 및 블록킹 절연층을 포함할 수 있다. 그러나 수평 절연 패턴(HP)은 블록킹 절연층만을 포함할 수도 있다.
반도체 필라(N-SP, P-SP)는 기판(101)으로부터 제3 방향(z 방향)으로연장하는 기둥(pillar) 형태의 반도체층을 포함할 수 있다. 예컨대, N형 반도체 필라(N-SP)는 기둥 형태의 N형 반도체층을 포함하고, P형 반도체 필라(P-SP)는 기둥 형태의 P형 반도체층을 포함할 수 있다. 반도체층은 예컨대, 도핑된 폴리실리콘으로 형성될 수 있다. 물론, 반도체층의 재질이 폴리실리콘에 한정되는 것은 아니다. 실시예에 따라, 반도체 필라(N-SP, P-SP)는 수직 채널 구조체(VCS)의 하부 반도체 패턴(LSP)과 같은 에피택셜층을 포함할 수 있다. 그러한 경우, 반도체 필라(N-SP, P-SP)는 에피택셜층, 및 에피택셜층 상에 반도체층을 포함하는 구조를 가질 수 있다. 한편, 반도체 필라(N-SP, P-SP)는 필라 절연층(PIS)에 의해 측면이 둘러싸일 수 있다. 그에 따라, 반도체 필라(N-SP, P-SP)는 필라 절연층(PIS)에 의해 적층 구조체(ST)의 게이트 전극층(EL)과 전기적으로 절연될 수 있다. 반도체 필라(N-SP, P-SP) 및 필라 절연층(PIS)의 구조와 관련하여, 도 4b의 반도체 필라(N-SP, P-SP)에 대한 설명 부분에서 좀더 상세히 설명한다.
상부 반도체 패턴(USP)의 상단에 비트 라인 전극 패드(BP)와, 비트 라인 전극 패드(BP)에 접속되는 비트 라인 콘택 플러그(BCP)가 위치할 수 있다. 비트 라인 전극 패드(BP)는 측면이 데이터 저장 패턴(VP)에 의해 둘러싸일 수 있다. 실시예에 따라, 비트 라인 전극 패드(BP)는 상부 반도체 패턴(USP)의 상면 및 데이터 저장 패턴(VP)의 상면 상에 위치하고, 비트 라인 전극 패드(BP)의 측면은 제1 상부 층간 절연층(160)에 의해 둘러싸일 수 있다.
반도체 필라(N-SP, P-SP)의 상단에 전원 및 그라운드 패드(PP, GP), 그리고 전원 및 그라운드 패드(PP, GP)에 접속되는 전원 및 그라운드 콘택 플러그(PCP, GCP)가 위치할 수 있다. 전원 및 그라운드 패드(PP, GP)는 측면이 필라 절연층(PIS)에 의해 둘러싸일 수 있다. 실시예에 따라, 전원 및 그라운드 패드(PP, GP)는 반도체 필라(N-SP, P-SP)의 상면 및 필라 절연층(PIS)의 상면 상에 위치하고, 전원 및 그라운드 패드(PP, GP)의 측면은 제1 상부 층간 절연층(160)에 의해 둘러싸일 수 있다.
공통 소스 영역(CSA)은 적층 구조체들(ST)과 나란하게 제1 방향(x 방향)으로 연장되고, 기판(101) 내에 불순물을 도핑하여 형성될 수 있다. 공통 소스 플러그(CSP)가 적층 구조체들(ST) 사이에서 공통 소스 영역(CSA)에 접속될 수 있다. 도 2a에서, 공통 소스 영역(CSA)은 제3 방향(z 방향)으로 공통 소스 플러그(CSP)의 하부에 배치될 수 있다. 공통 소스 영역(CSA)은 공통 소스 라인(CSL)의 일부를 구성할 수 있다. 공통 소스 플러그(CSP) 양 측면에는 절연 스페이서(IS)가 배치될 수 있다. 즉, 공통 소스 플러그(CSP)와 적층 구조체들(ST) 사이에 절연 스페이서(IS)가 개재될 수 있다. 실시예에 따라, 공통 소스 플러그(CSP)는 공통 소스 영역(CSA)의 상부 일부에만 배치되고, 공통 소스 플러그(CSP)의 상부에 분리 절연층이 배치될 수도 있다. 공통 소스 플러그(CSP), 절연 스페이서(IS), 또는 분리 절연층 등은, 전술한 분리 영역 내에 배치될 수 있다.
제1 상부 층간 절연층(160)은, 확장 영역(EA)에서 평탄 절연층(150) 상에 배치될 수 있다. 또한, 제1 상부 층간 절연층(160)은 셀 어레이 영역(CAA)에서 층간 절연층(ILD)을 구성하며, 수직 채널 구조체(VCS)의 상면 및 반도체 필라(N-SP, P-SP)의 상면을 덮을 수 있다. 제2 상부 층간 절연층(170)은 제1 상부 층간 절연층(160) 상에 배치될 수 있다.
확장 영역(EA)에서, 수직 콘택(VC)은 제1 및 제2 상부 층간 절연층(160, 170) 및 평탄 절연층(150)을 관통하여 해당하는 게이트 전극층(EL)의 전극 패드(ELp)에 콘택할 수 있다. 수직 콘택(VC)의 수직 길이, 즉 제3 방향(z 방향)의 길이는 셀 어레이 영역(CAA)에 인접할수록 짧아질 수 있다. 수직 콘택들(VC)의 상면들은 실질적으로 동일 평면을 이룰 수 있다.
서브 비트 라인(SBL)이 셀 어레이 영역(CAA)의 제2 상부 층간 절연층(170) 상에 배치되고, 비트 라인 콘택 플러그(BCP)를 통해 해당하는 수직 채널 구조체(VCS)에 전기적으로 연결될 수 있다. 또한, 서브 전원 및 서브 그라운드 라인(SPL, SGL)이 셀 어레이 영역(CAA)의 제2 상부 층간 절연층(170) 상에 배치되고, 전원 및 그라운드 콘택 플러그(PCP, GCP)를 통해 해당하는 반도체 필라(N-SP, P-SP)에 전기적으로 연결될 수 있다. 확장 영역(EA)에서, 게이트 연결 배선(GCL)이 제2 상부 층간 절연층(170) 상에 배치되고, 수직 콘택(VC)을 통해 해당 전극 패드(ELp)에 전기적으로 연결될 수 있다.
제3 상부 층간 절연층(180)이 제2 상부 층간 절연층(170) 상에 배치되고, 서브 비트 라인(SBL), 서브 전원 및 서브 그라운드 라인(SPL, SGL), 및 게이트 연결 배선(GCL)을 덮을 수 있다. 비트 라인(BL)과 전원 및 그라운드 라인(VDDL, GNDL)은 제3 상부 층간 절연층(180) 상에 배치되고, 적층 구조체(ST)를 가로질러 제2 방향(y 방향)으로 연장될 수 있다. 도시되지 않고 있지만, 비트 라인들(BL)은 콘택을 통해 서브 비트 라인들(SBL)에 접속되고, 전원 및 그라운드 라인들(VDDL, GNDL)은 콘택을 통해 서브 전원 및 서브 그라운드 라인(SPL, SGL)에 접속될 수 있다. 실시예에 따라, 전원 및 그라운드 라인(VDDL, GNDL)은 별도의 콘택 없이 서브 전원 및 서브 그라운드 라인(SPL, SGL)에 바로 연결될 수도 있다.
열전 소자(120)가 동작할 때, 전원 라인(VDDL), 서브 전원 라인(SPL), 전원 콘택 플러그(PCP), 및 전원 패드(PP)을 통해 N형 반도체 필라(N-SP)로 전원이 인가되고, 그라운드 라인(GNDL), 서브 그라운드 라인(SGL), 그라운드 콘택 플러그(GCP), 및 그라운드 패드(GP)를 통해 P형 반도체 필라(P-SP)로 그라운드가 인가될 수 있다. 한편, 반도체 필라(N-SP, P-SP)의 전원 라인(VDDL)과 그라운드 라인(GNDL)과의 연결 구조는 반도체 필라(N-SP, P-SP)의 배치 구조에 따라 달라질 수 있다. 반도체 필라(N-SP, P-SP)의 전원 라인(VDDL) 및 그라운드 라인(GNDL)과의 연결 구조에 대해서는 도 5a 및 도 5b의 설명 부분에서 좀더 상세히 설명한다.
한편, 반도체 필라(N-SP, P-SP) 상부의 콘택들과 배선들(PP, GP, PCP, GCP, SPL, SGL, VDDL, GNDL)은 전원 라인(VDDL)과 그라운드 라인(GNDL)이 서로 분리된다는 점을 제외하고는 수직 채널 구조체(VCS) 상부의 콘택들과 배선들(BP, BCP, SBL, BL)과 실질적으로 동일한 구조를 가질 수 있다. 이는 공정의 단순화를 위해, 수직 채널 구조체(VCS)의 상부의 콘택들과 배선들(BP, BCP, SBL, BL)을 형성할 때, 반도체 필라(N-SP, P-SP) 상부의 콘택들과 배선들(PP, GP, PCP, GCP, SPL, SGL, VDDL, GNDL)을 함께 형성함에 기인할 수 있다. 그러나 실시예에 따라, 수직 채널 구조체(VCS)의 상부의 콘택들과 배선들(BP, BCP, SBL, BL)과 별개로 반도체 필라(N-SP, P-SP) 상부의 콘택들과 배선들이 형성될 수도 있다. 그러한 경우, 전원 및 그라운드 패드(PP, GP), 전원 및 그라운드 콘택 플러그(PCP, GCP), 서브 전원 및 서브 그라운드 라인(SPL, SGL) 중 인접하는 적어도 2개는 서로 일체로 연결된 하나의 콘택 구조로 형성될 수 있다. 예컨대, 전원 및 그라운드 패드(PP, GP), 전원 및 그라운드 콘택 플러그(PCP, GCP), 서브 전원 및 서브 그라운드 라인(SPL, SGL)이 하나의 통합 콘택으로 형성되고, 전원 라인(VDDL)이 통합 콘택을 통해 N형 반도체 필라(N-SP)에 바로 연결되고, 그라운드 라인(GNDL)이 통합 콘택을 통해 P형 반도체 필라(P-SP)에 바로 연결될 수도 있다.
한편, 본 실시예의 메모리 소자(100)는 멀티-스택(multi-stack) 공정을 통해 형성된 멀티-스택 구조를 가질 수도 있다. 여기서, 멀티-스택 공정이란 수직형 비휘발성 메모리 소자의 수직 방향의 높이가 높아짐에 따라, 기판까지 관통하는 홀들을 한 번에 형성하기가 점점 어려워지고, 따라서, 몰드 구조체를 2번 이상 나누어 형성하고, 또한, 수직 채널 구조체를 위한 관통 홀 및 수직 채널 구조체도 몰드 구조체 별로 나누어 형성하는 공정을 의미한다. 본 실시예의 메모리 소자(100)가 멀티-스택 구조를 갖는 경우, 반도체 필라(N-SP, P-SP)도 수직 채널 구조체와 같이 몰드 구조체 별로 나누어 형성될 수 있다.
도 3a 내지 도 3c는 도 2a의 메모리 소자에서의 열전 소자를 이용한 방열 동작을 설명하기 위한 개념도들이다.
도 3a 내지 도 3c를 참조하면, 일반적으로 열전 소자는 열과 전기의 상호작용으로 나타나는 각종 효과를 이용한 모든 소자를 의미할 수 있다. 열전 소자는, 크게 전기저항의 온도 변화를 이용한 소자인 서미스터(thermistor) 소자, 온도 차에 의해 기전력이 발생하는 현상인 제벡 효과(Seebeck effect)를 이용한 소자, 전류에 의해 열의 흡수(또는 발생)가 생기는 현상인 펠티에 효과(Peltier effect)를 이용한 소자인 펠티에 소자 등이 있다.
펠티에 효과는 2종류의 금속을 접속시키고 전류를 흘려보내면, 전류 방향에 따라 한쪽 단자에서는 흡열이 발생하고, 다른 쪽 단자에서는 발열이 발생하는 현상이다. 2종류의 금속 대신 전기 전도 방식이 다른 비스무트, 텔루륨 등의 반도체를 사용하거나 또는 P형 반도체와 N형 반도체를 사용할 수 있고, 또한, 다양한 반도체의 조합을 통해, 효율성 높은 펠티에 소자를 구현할 수 있다. 한편, 펠티에 소자는 전류 방향에 따라 흡열과 발열의 전환이 가능하고, 전류량에 따라 흡열·발열량이 조절될 수 있으므로, 용량이 적은 냉동기 또는 상온 부근의 정밀한 항온조(恒溫槽) 제작에 응용될 수 있다.
본 실시예의 메모리 소자(100)에서, 열전 소자(120)는 펠티에 효과를 이용한 펠티에 소자일 수 있다. 또한, 열전 소자(120)는 전압의 인가를 통해 소정 부분에서 열을 흡수하여 외부로 방열하는 열전 냉각기(Thermoelectric Cooler: TEC)에 해당할 수 있다.
도 3a를 참조하여 열전 소자인 열전 냉각기(TEC)의 동작을 좀더 상세히 설명하면, 열전 냉각기(TEC)는 P형 반도체(P-S)와 N형 반도체(N-S)를 포함할 수 있고, P형 반도체(P-S)와 N형 반도체(N-S)는 어느 한쪽 끝단, 예컨대 하단을 통해 도전층(CL)에 콘택하여 전기적으로 서로 연결될 수 있다. 한편, 도전층(CL)은 예컨대, 메탈을 포함할 수 있다. 그러나 도전층(CL)의 재질이 메탈에 한정되는 것은 아니다. 예컨대, 도전층(CL)은 도전성을 갖는 반도체, 메탈산화물, 또는 메탈실리사이드 등을 포함할 수 있다. 열전 냉각기(TEC)가 동작할 때, 도전층(CL)에 냉각 대상인 타겟 부분(TP)이 인접하여 배치되고, P형 반도체(P-S)와 N형 반도체(N-S)는 다른 한쪽 끝단, 예컨대, 상단을 통해 전원과 그라운드가 연결될 수 있다. 구체적으로, P형 반도체(P-S)에 그라운드가 연결되고, N형 반도체(N-S)에 전원이 연결될 수 있다. 이러한 연결 관계에 기초하여, N형 반도체(N-S)의 캐리어들, 즉 전자들이 전원 방향으로 이동하고, 또한, P형 반도체(P-S)의 캐리어들, 즉 정공들이 그라운드 방향으로 이동할 수 있다. 이러한 캐리어들의 이동에 의해, 타겟 부분(TP)에서 열이 흡수되어 냉각되고, P형 반도체(P-S)와 N형 반도체(N-S)를 통해 전원과 그라운드 방향으로 열이 전송되어 방열될 수 있다.
도 3b는 본 실시예의 메모리 소자(100)에서 열전 냉각기(TEC)로 동작하는 열전 소자(120)를 개념적으로 보여주고 있다. 구체적으로, 열전 소자(120)는 N형 반도체 필라(N-SP)와 P형 반도체 필라(P-SP)를 포함할 수 있다. N형 반도체 필라(N-SP)와 P형 반도체 필라(P-SP)는 기판(101) 상에서, 적층 구조체(ST)를 관통하는 원기둥 형태로 연장할 수 있다. 또한, N형 반도체 필라(N-SP)와 P형 반도체 필라(P-SP)는 각각 도전층에 해당하는 공통 소스 라인(105)에 하단을 통해 콘택할 수 있다. 그에 따라, N형 반도체 필라(N-SP)와 P형 반도체 필라(P-SP)는 공통 소스 라인(105)을 통해 전기적으로 서로 연결될 수 있다. 공통 소스 라인(105)의 하부에는 기판(101)이 배치될 수 있다.
한편, 열전 소자(120)가 동작할 때, N형 반도체 필라(N-SP)는 제1 내부 연결 배선(1st-INC)을 통해 전원(VDD)에 연결되고, P형 반도체 필라(P-SP)는 제2 내부 연결 배선(2nd-INC)을 통해 그라운드(GND)에 연결될 수 있다. 도 8을 참조하여, 칩 외부로 배선 연결 관계를 설명하면, 제1 내부 연결 배선(1st-INC)은 메모리 소자(100)의 칩 패드(190), 외부 연결 배선(300), 기판 패드(210), 패키지 기판(200)의 내부 배선(220), 및 외부 연결 단자(250)를 통해 메인 보드의 전원(VDD)에 연결되고, 제2 내부 연결 배선(2nd-INC)은 메모리 소자(100)의 칩 패드(190), 외부 연결 배선(300), 기판 패드(210), 패키지 기판(200)의 내부 배선(220), 및 외부 연결 단자(250)를 통해 메인 보드의 그라운드(GND)에 연결될 수 있다. 여기서, 제1 내부 연결 배선(1st-INC)은, 예컨대, 전원 패드(PP), 전원 콘택 플러그(PCP), 서브 전원 라인(SPL), 및 전원 라인(VDDL)을 포함하고, 제2 내부 연결 배선(2nd-INC)은, 예컨대, 그라운드 패드(PGP), 그라운드 콘택 플러그(GCP), 서브 그라운드 라인(SGL), 그라운드 라인(GNDL)을 포함할 수 있다.
열전 소자(120)의 배치 및 연결 관계에 기초하여, 도 3c에서 볼 수 있듯이, 열전 소자(120)는 기판(101)과 공통 소스 라인(105) 부분, 즉 흡열부(Heat Absorption Part: H.A.P.)의 열을 흡수하고 반도체 필라(N-SP, P-SP)를 통해 열 전송(Heat Transfer: H.T.)을 하며, 내부 연결 배선(1st-INC, 2nd-INC) 부분, 즉 방열부(Heat Release Part: H.R.P.)로 열을 방출함으로써, 기판(101)과 공통 소스 라인(105)을 냉각시킬 수 있다. 또한, 열전 소자(120)는 흡열부(H.A.P.)에 해당하는 기판(101)과 공통 소스 라인(105) 부분만이 아니라 반도체 필라(N-SP, P-SP)의 측면에 인접한 적층 구조체(ST)의 열도 함께 방출하여 냉각시킬 수 있다.
덧붙여, 방열부(H.R.P.) 쪽의 방열의 경우, 칩 내부의 내부 연결 배선(1st-INC, 2nd-INC)보다는, 칩의 외부 부분에서 좀더 활발하게 일어날 수 있다. 예컨대, 전원(VDD)과 그라운드(GND)에 연결되는 패키지 기판(도 8의 200 참조) 하면 상에 배치된 솔더 볼과 같은 외부 연결 단자(도 8의 250 참조)의 경우, 공기층과의 접촉 면적이 넓은 기판과 연결되어 열 전송이 상대적으로 활발하게 일어날 수 있다.
도 4a 및 도 4b는 도 2a의 메모리 소자에서, 수직 채널 구조체와 열전 소자에 대한 사시도들이다. 도 1 내지 도 3c의 설명 부분에서 이미 설명한 내용을 간단히 설명하거나 생략한다.
도 4a를 참조하면, 본 실시예의 메모리 소자(100)에서, 수직 채널 구조체(VCS)는 적층 구조체(ST)을 관통하는 원기둥 형태를 가질 수 있다. 그러나 수직 채널 구조체(VCS)의 형태가 원기둥 형태에 한정되는 것은 아니다. 예컨대, 수직 채널 구조체(VCS)는 다각 기둥 또는 타원 기둥 형태를 가질 수도 있다. 한편, 도 4a에서 적층 구조체(ST)를 편의상 원형 관 형태로 도시하고 있는데, 실제로 적층 구조체(ST)는, 도 2b에 도시된 바와 같이, 제3 방향(z 방향)으로 복수의 게이트 전극층들(EL)과 층간 절연층들(ILD)이 번갈아 적층되고, 제1 방향(x 방향)과 제2 방향(y 방향)으로 확장하는 구조를 가질 수 있다.
수직 채널 구조체(VCS)는, 상부 반도체 패턴(USP), 데이터 저장 패턴(VP), 및 매립 절연 패턴(VI)을 포함할 수 있다. 도 4a 도시된 바와 같이, 매립 절연 패턴(VI)은 원기둥 형태를 가지며, 상부 반도체 패턴(USP)과 데이터 저장 패턴(VP)은 각각 원형 관 형태를 가질 수 있다.
데이터 저장 패턴(VP)은, ONO 절연층들, 예컨대, 제1 옥사이드 절연층(IO1), 나이트라이드 절연층(IN), 및 제2 옥사이드 절연층(IO2)을 포함할 수 있다. 제1 옥사이드 절연층(IO1), 나이트라이드 절연층(IN), 및 제2 옥사이드 절연층(IO2)은 각각 원형 관 형태를 가질 수 있다. 제1 옥사이드 절연층(IO1) 및 제2 옥사이드 절연층(IO2)은, 예컨대, 실리콘옥사이드(SiO2)로 형성되고, 나이트라이드 절연층(IN)은, 예컨대, 실리콘나이트라이드(SiNx)로 형성될 수 있다. 물론, 제1 옥사이드 절연층(IO1), 제2 옥사이드 절연층(IO2), 및 나이트라이드 절연층(IN)의 형태와 재질이 전술한 형태와 물질들에 한정되는 것은 아니다.
도 4b를 참조하면, 본 실시예의 메모리 소자(100)에서, 반도체 필라(N-SP, P-SP)는 적층 구조체(ST)을 관통하는 원기둥 형태를 가질 수 있다. 그러나 반도체 필라(N-SP, P-SP)의 형태가 원기둥 형태에 한정되는 것은 아니다. 예컨대, 반도체 필라(N-SP, P-SP)는 다각 기둥 또는 타원 기둥 형태를 가질 수도 있다. 한편, 도 4b에서도 적층 구조체(ST)는 편의상 원형 관 형태로 도시하고 있다.
반도체 필라(N-SP, P-SP)의 측면은 필라 절연층(PIS)에 의해 둘러싸일 수 있다. 예컨대, 필라 절연층(PIS)은 반도체 필라(N-SP, P-SP)의 측면을 둘러싸는 원형 관 형태를 가질 수 있다. 필라 절연층(PIS)에 의해 반도체 필라(N-SP, P-SP)은 적층 구조체(ST)의 게이트 전극층들(EL)과 전기적으로 절연될 수 있다.
한편, 반도체 필라(N-SP, P-SP)는 수직 채널 구조체(VCS)와 유사한 공정을 통해 형성될 수 있다. 예컨대, 반도체 필라(N-SP, P-SP)를 위한 관통 홀을 형성하고, 관통 홀을 필라 절연층(PIS)과 반도체 필라(N-SP, P-SP)용 물질층으로 채움으로써 반도체 필라(N-SP, P-SP)가 형성될 수 있다. 여기서, 필라 절연층(PIS)은, 예컨대, 실리콘옥사이드(SiO2)로 형성될 수 있다. 그러나 필라 절연층(PIS)의 재질이 그에 한정되는 것은 아니다. 한편, 반도체 필라(N-SP, P-SP)와 수직 채널 구조체(VCS)는 물질층이 다르므로 서로 다른 공정 단계를 통해 형성될 수 있다. 다만, 실시예에 따라, 수직 채널 구조체(VCS)를 위한 관통 홀과 반도체 필라(N-SP, P-SP)를 위한 관통 홀은 동일 공정 단계를 통해 형성될 수도 있다.
도 5a 및 도 5b는 도 2a의 메모리 소자에서 열전 소자의 상단에서 배선 연결 구조를 보여주는 사시도들이다. 도 1 내지 도 4b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 5a를 참조하면, 본 실시예의 메모리 소자(100)에서, 수직 채널 구조체(VCS)는 비트 라인 연결 배선(INCb)을 통해 비트 라인(BL)에 연결되고, 반도체 필라(N-SP, P-SP)는 하부 연결 배선(1st-INCl, 2nd-INCl)을 통해 전원 및 그라운드 라인들(VDDL, GNDL)에 연결될 수 있다. 한편, 확장 영역(EA)에서, 게이트 연결 배선(GCL)이 수직 콘택(VC)을 통해 적층 구조체(ST)의 게이트 전극층(EL)으로 구성된 전극 패드(ELp)에 연결될 수 있다.
비트 라인 연결 배선(INCb)은, 예컨대, 비트 라인 전극 패드(BP), 비트 라인 콘택 플러그(BCP), 서브 비트 라인(SBL) 등을 포함할 수 있다. 도 5a에서, 편의상 비트 라인 연결 배선(INCb)을 기둥 형태로 단순화하여 나타내고 있다. 하부 연결 배선(1st-INCl, 2nd-INCl)은 전원 및 그라운드 패드(PP, GP), 전원 및 그라운드 콘택 플러그(PCP, GCP), 서브 전원 및 서브 그라운드 라인(SPL, SGL) 등을 포함할 수 있다.
한편, 본 실시예의 메모리 소자(100)에서, 반도체 필라(N-SP, P-SP)는 제2 방향(y 방향)으로 N형 반도체 필라(N-SP)와 P형 반도체 필라(P-SP)가 번갈아 배치될 수 있다. 또한, N형 반도체 필라(N-SP)는 제1 하부 연결 배선(1st-INCl)을 통해 전원 라인(VDDL)에 연결될 수 있고, P형 반도체 필라(P-SP)는 제2 하부 연결 배선(2nd-INCl)을 통해 그라운드 라인(GNDL)에 연결될 수 있다. 도 5a에 도시된 바와 같이, 전원 라인(VDDL)은 제3 방향(z 방향)으로 그라운드 라인(GNDL)보다 낮은 위치에 배치될 수 있다. 그에 따라, 제2 하부 연결 배선(2nd-INCl)의 최상부의 콘택이 제1 하부 연결 배선(1st-INCl)의 최상부 콘택보다 길거나, 또는 제2 하부 연결 배선(2nd-INCl)이 추가적인 콘택을 더 포함할 수 있다. 또한, 제1 하부 연결 배선(1st-INCl)은 측면 방향으로 전원 라인(VDDL)에 연결된 측면 연결 배선(INCs)을 포함할 수 있다. 실시예에 따라, 전원 라인(VDDL)이 제3 방향(z 방향)으로 그라운드 라인(GNDL)보다 높은 위치에 배치될 수도 있다. 그러한 경우, 제1 하부 연결 배선(1st-INCl)이 측면 방향으로 그라운드 라인(GNDL)에 연결된 측면 연결 배선(INCs)을 포함할 수 있다.
본 실시예의 메모리 소자(100)에서, 제2 방향(y 방향)으로 N형 반도체 필라(N-SP)와 P형 반도체 필라(P-SP)가 번갈아 배치될 수 있다. 그러나 제3 방향(z 방향)으로 전원 라인(VDDL)과 그라운드 라인(GNDL)이 다른 높이에 배치됨으로써, N형 반도체 필라(N-SP)가 전원 라인(VDDL)에 공통으로 연결되고, 또한 P형 반도체 필라(P-SP)가 그라운드 라인(GNDL)에 공통으로 연결될 수 있다. 결과적으로, 본 실시예의 메모리 소자(100)에서, N형 반도체 필라(N-SP)와 P형 반도체 필라(P-SP)의 쌍으로 구성된 열전 소자(120)가 제2 방향(y 방향)을 따라 다수 개 배치되는 구조가 됨으로써, 열전 소자(120)에 의한 방열 효과가 셀 어레이 영역(CAA) 전체에 걸쳐 균일하고 또한 극대화될 수 있다.
도 5b를 참조하면, 본 실시예의 메모리 소자(100a)에서, 제2 방향(y 방향)을 따라, N형 반도체 필라(N-SP)와 P형 반도체 필라(P-SP)가 동일 도전형끼리 모아서 배치되고, 또한, 전원 라인(VDDL)과 그라운드 라인(GNDL)이 제3 방향(z 방향)으로 실질적으로 동일한 위치에 배치된다는 점에서, 도 5a의 메모리 소자(100)와 다를 수 있다. 구체적으로, 본 실시예의 메모리 소자(100a)에서, 전원 라인(VDDL)과 그라운드 라인(GNDL)은 제3 방향(z 방향)으로 실질적으로 동일한 위치에 배치되고, N형 반도체 필라(N-SP)는 제1 하부 연결 배선(1st-INCl)을 통해 전원 라인(VDDL)에 연결될 수 있고, P형 반도체 필라(P-SP)는 제2 하부 연결 배선(2nd-INCl)을 통해 그라운드 라인(GNDL)에 연결될 수 있다. 또한, 제1 하부 연결 배선(1st-INCl)와 제2 하부 연결 배선(2nd-INCl)은 실질적으로 동일한 배선 구조를 가질 수 있다. 예컨대, 제1 하부 연결 배선(1st-INCl)은 전원 패드(PP), 전원 콘택 플러그(PCP), 서브 전원 라인(SPL) 등을 포함하고, 제2 하부 연결 배선(2nd-INCl)은 그라운드 패드(GP), 그라운드 콘택 플러그(GCP), 서브 그라운드 라인(SGL) 등을 포함할 수 있다.
본 실시예의 메모리 소자(100a)에서, 제2 방향(y 방향)을 따라, N형 반도체 필라(N-SP)와 P형 반도체 필라(P-SP)가 동일 도전형끼리 모아서 배치될 수 있다. 이러한 반도체 필라(N-SP, P-SP)의 배치 구조에 기초하여, 제3 방향(z 방향)으로 전원 라인(VDDL)과 그라운드 라인(GNDL)이 실질적으로 동일 높이에 배치될 수 있고, 또한, N형 반도체 필라(N-SP)가 전원 라인(VDDL)에 공통으로 연결되고, P형 반도체 필라(P-SP)가 그라운드 라인(GNDL)에 공통으로 연결될 수 있다. 결과적으로, 본 실시예의 메모리 소자(100a)에서, N형 반도체 필라(N-SP) 전체와 P형 반도체 필라(P-SP) 전체가 하나의 열전 소자(120)를 구성할 수 있다. 또한, 본 실시예의 메모리 소자(100a)에서, 전원 라인(VDDL)과 그라운드 라인(GNDL)이 제3 방향(z 방향)으로 실질적으로 동일한 위치에 배치되고, 제1 하부 연결 배선(1st-INCl)과 제2 하부 연결 배선(2nd-INCl)이 실질적으로 동일한 배선 구조를 가짐으로써, 배선 구조가 단순화될 수 있고, 그에 따라, 반도체 필라(N-SP, P-SP) 상부의 배선 공정이 용이해질 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예들에 따른 메모리 소자에 대한 단면도들이다. 도 1 내지 도 5b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 6a를 참조하면, 본 실시예의 메모리 소자(100b)는 기판(101) 내에 온도 센서(130)를 더 포함한다는 점에서, 도 1의 메모리 소자(100)와 다를 수 있다. 구체적으로, 본 실시예의 메모리 소자(100b)에서, 기판(101) 내에 P-N 다이오드를 기반으로 하는 온도 센서(130)가 배치될 수 있다. 일반적으로 P-N 다이오드의 I-V 그래프는 온도에 따라 달라질 수 있다. 좀더 구체적으로, 온도에 따라, P-N 다이오드의 I-V 그래프의 특정 전압에서의 전류 또는 기울기가 달라질 수 있다. 따라서, P-N 다이오드의 I-V 그래프의 특정 전압에서의 전류 또는 기울기를 온도에 따라 정량화시킴으로써, P-N 다이오드를 통해 온도를 측정할 수 있다. 예컨대, 도 6a에서, P-N 다이오드를 기반으로 하는 온도 센서(130)에 상부 수직 콘택(VCU)과 기판(101)을 통해 전압을 인가하고, 전류를 검출함으로써, 온도 센서(130)가 배치된 기판(101) 부분의 온도를 측정할 수 있다.
도 6b를 참조하면, 본 실시예의 메모리 소자(100c)는 온도 센서(130a)가 P-N 다이오드를 기반으로 하되, 적층 구조체(ST) 부분에 배치된다는 점에서, 도 6a의 메모리 소자(100b)와 다를 수 있다. 구체적으로, 본 실시예의 메모리 소자(100c)에서, 적층 구조체(ST) 내에 P-N 다이오드를 기반으로 하는 온도 센서(130a)가 배치될 수 있다. 온도 센서(130a)의 동작 원리는 도 6a의 설명 부분에서 설명한 바와 같다. 한편, 온도 센서(130a)에 상부 수직 콘택(VCU)과, 기판(101) 및 하부 수직 콘택(VCD)을 통해 전압을 인가하고, 전류를 검출함으로써, 온도 센서(130)가 배치된 적층 구조체(ST) 부분의 온도를 측정할 수 있다.
본 실시예의 메모리 소자는, 도 6a 및 도 6b의 P-N 다이오드를 기반으로 하는 온도 센서(130, 130a)를 이용하여 열전 소자(120)를 제어할 수 있다. 그러나 본 실시예의 메모리 소자에서, 온도 센서가 P-N 다이오드를 기반으로 하는 온도 센서에 한정되는 것은 아니다. 또한, 온도 센서가 배치되는 위치가 도 6a 및 도 6b에 예시된 부분들에 한정되는 것도 아니다. 예컨대, 본 실시예의 메모리 소자는, 다양한 종류의 온도 센서를 메모리 소자의 다양한 위치에 배치하고 온도를 측정하여 열전 소자(120)를 제어할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 소자에 대한 단면도이다. 도 1 내지 도 6b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 7을 참조하면, 본 실시예의 메모리 소자(100d)는 셀 영역(CA)과 주변회로 영역(PCA)을 포함할 수 있다. 셀 영역(CA)은 예컨대, 도 2a의 메모리 소자(100)의 셀 어레이 영역(ACC)과 확장 영역(EA)을 포함할 수 있다. 그에 따라, 도 7에서, 셀 영역(CA)에 해당하는 부분은, 도 2a의 I-I' 부분, Ⅱ-Ⅱ' 부분, 및 Ⅲ-Ⅲ' 부분을 절단한 부분과 실질적으로 동일할 수 있다. 물론, 본 실시예의 메모리 소자(100c)의 셀 영역(CA)의 구조가 도 2a의 메모리 소자(100)의 셀 영역의 구조에 한정되는 것은 아니다.
본 실시예의 메모리 소자(100d)에서, 주변회로 영역(PCA)은, 셀 영역(CA)의 기판(101)의 하부에 배치될 수 있다. 바꾸어 말하면, 주변회로 영역(PCA) 상에 셀 영역(CA)이 적층될 수 있다. 따라서, 주변회로 영역(PCA)과 셀 영역(CA)은 서로 오버랩될 수 있다. 이와 같이, 주변회로 영역(PCA) 상에 셀 영역(CA)이 배치된 구조 또는 메모리 소자를 COP(Cell On Peri) 구조 또는 COP 메모리 소자라 언급할 수 있다. 참고로, 도 2a의 수직형 비휘발성 메모리 소자(100)에서, 주변회로 영역은 기판(101)의 상면(FS)에 수평 방향으로 셀 영역의 주변에 배치될 수 있다.
주변회로 영역(PCA)은 기저 기판(205) 상에 형성될 수 있다. 기저 기판(205)은, 앞서 도 2a의 수직형 비휘발성 메모리 소자(100)의 기판(101)에 대해 설명한 바와 같다. 기저 기판(205)은 n형 불순물이 도핑된 n웰 영역(NW)과 p형 불순물이 도핑된 p웰 영역(PW)을 포함할 수 있다. n웰 영역(NW)과 p웰 영역(PW)에는 소자 분리층(215)에 의해 활성 영역들이 정의될 수 있다.
주변회로 영역(PCA)에는, 고전압 및/또는 저전압 트랜지스터와, 저항이나 캐패시터 등의 수동 소자가 배치될 수 있다. 좀더 구체적으로 설명하면, 주변회로 영역(PCA)은 주변회로 게이트 전극(PG), 소스/드레인 영역(S/D), 주변회로 플러그(PCP), 주변회로 배선(ICL), 및 하부 매립 절연층(225)을 포함할 수 있다. 하부 매립 절연층(225)은 단일층 또는 다중층으로 형성될 수 있다. 한편, n웰 영역(NW) 상에 PMOS 트랜지스터가 형성되고, p웰 영역(PW) 상에 NMOS 트랜지스터가 형성될 수 있다.
도시하지 않았지만, 셀 어레이 영역(CAA) 또는 확장 영역(EA)에는 관통-비아 배선 영역이 배치될 수 있다. 관통-비아 배선 영역에는 관통-비아가 형성되고, 셀 어레이 영역(CAA) 또는 확장 영역(EA) 상의 배선들은 관통-비아를 통해 주변회로 영역(PCA)의 배선들에 연결될 수 있다. 덧붙여, 기판(101)은 폴리실리콘으로 형성될 수 있다. 예컨대, 하부 매립 절연층(225)의 상부 부분에 기판용 트렌치 영역이 형성되고, 트렌치 영역이 폴리실리콘으로 채워져 기판(101)이 형성될 수 있다. 이와 같이, 기판(101)이 폴리실리콘으로 형성된 경우, 하부의 기저 기판(205) 상에 주변회로 영역(PCA)을 형성하고, 하부 매립 절연층(225) 내에 기판(101)을 형성한다. 이후, 기판(101) 상에 셀 어레이 영역(CAA)과 확장 영역(EA)을 형성하고, 관통-비아 배선 영역에 관통-비아를 형성함으로써, COP 구조를 구현할 수 있다.
도 8은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자를 구비한 반도체 패키지에 대한 단면도이다. 도 1 내지 도 2b를 함께 참조하여 설명하고, 도 1 내지 도 7의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 8을 참조하면, 본 실시예의 수직형 비휘발성 메모리 소자를 구비한 반도체 패키지(1000, 이하, 간단히 '반도체 패키지'라 한다)는 패키지 기판(200), 반도체 칩(100), 외부 연결 배선(300), 및 밀봉재(400)를 포함할 수 있다.
패키지 기판(200)은 바디층(201), 기판 패드(210), 및 내부 배선(220)를 포함할 수 있다. 바디층(201)은 다양한 재질로 형성될 수 있다. 예컨대, 바디층(201)은 패키지 기판(200)의 종류에 따라 실리콘, 세라믹, 유기물, 유리, 에폭시 수지 등으로 형성될 수 있다. 본 실시예의 반도체 패키지(1000)에서, 패키지 기판(200)은 에폭시 수지를 기반으로 하는 인쇄회로기판(Printed Circuit Board: PCB)일 수 있다. 내부 배선(220)은 바디층(201) 내에 배치되고 단층 또는 다중층으로 형성될 수 있다. 내부 배선(220)을 통해 기판 패드(210)가 하면 상의 외부 연결 단자(250)에 전기적으로 연결될 수 있다. 한편, 바디층(201)의 상면과 하면 상에는 솔더레지스트(SR)와 같은 보호층이 형성될 수 있다.
패키지 기판(200)의 하면 상에는 외부 연결 단자(250)가 배치될 수 있다. 외부 연결 단자(250)는, 예컨대, 솔더 볼로 형성될 수 있다. 외부 연결 단자(250)는 데이터 신호용 단자들, 컴맨드/어드레스 신호용 단자들, 파워/그라운드용 단자들을 포함할 수 있다. 데이터 신호용 단자들과 컴맨드/어드레스 신호용 단자들은 패키지 기판(200)의 하면 상에서 영역별로 구분되어 배치될 수 있다. 한편, 파워/그라운드용 단자들은 패키지 기판(200)의 하면 상에 데이터 신호용 단자들 사이와 컴맨드 및 어드레스 신호용 단자들 사이에 어느 정도 랜덤하게 배치될 수 있다. 한편, 외부 연결 단자(250)는 전기적으로 기능을 하지 않는 더미 연결 단자들을 포함할 수도 있다. 더미 연결 단자들은 패키지 기판(200)의 워피지(warpage) 개선이나, 방열 목적, 또는 추가적인 전원/그라운드 인가 등을 위해 배치될 수 있다.
반도체 칩(100)은 도 2a의 메모리 소자(100)일 수 있다. 그에 따라, 반도체 칩(100)은 셀 어레이 영역(CAA)에 열전 소자(120)를 포함할 수 있다. 그러나 반도체 칩(100)이 도 2a의 메모리 소자(100)에 한정되는 것은 아니다. 예컨대, 반도체 칩(100)은 도 5b 내지 도 7의 메모리 소자들(100a ~ 100d) 중 어느 하나일 수도 있다.
반도체 칩(100)은 패키지 기판(200) 상에 복수 개 적층될 수 있다. 예컨대, 반도체 칩(100)은 패키지 기판(200) 상에 8개 적층될 수 있다. 그러나 패키지 기판(200) 상에 적층되는 반도체 칩(100)의 개수가 8개에 한정되는 것은 아니다. 예컨대, 반도체 칩(100)은 패키지 기판(200) 상에 1개 이상 다단으로 적층될 수 있다.
반도체 칩(100)은 DAF(Die Attach Film)나 NCR(Non-Conductive Film)와 같은 접착층(195)을 통해 패키지 기판(200), 및 대응하는 하부 반도체 칩(100) 상에 적층되어 고정될 수 있다. 또한, 반도체 칩(100)은 와이어 본딩 구조로 패키지 기판(200) 상에 실장될 수 있다. 그에 따라, 반도체 칩(100)은 활성 면이 상방을 향하고, 또한, 칩 패드(190)가 상방으로 노출될 수 있다.
칩 패드(190)가 상방으로 노출되도록 하기 위해, 반도체 칩(100)은 제1 방향(x 방향)으로 계단형 구조로 적층될 수 있다. 예컨대, 도 8에 도시된 바와 같이, 1번째부터 5번째 반도체 칩(100)은 오른쪽으로 소정 거리만큼씩 밀려 적층되고, 6번째부터 8번째 반도체 칩(100)은 왼쪽으로 소정 거리만큼씩 밀려 적층될 수 있다. 반도체 칩(100)이 이와 같이 계단형 구조 또는 케스케이드(cascade) 구조로 적층됨에 따라, 1번째부터 4번째 반도체 칩(100)은 왼쪽을 통해 와이어 본딩이 되고, 5번째부터 8번째 반도체 칩(100)은 오른쪽을 통해 와이어 본딩이 될 수 있다.
외부 연결 배선(300)는 반도체 칩(100)을 패키지 기판(200)에 전기적으로 연결할 수 있다. 외부 연결 배선(300)은, 예컨대, 본딩 와이어이고, 반도체 칩(100)의 칩 패드(190)를 패키지 기판(200)의 기판 패드(210)로 연결할 수 있다.
밀봉재(400)는 반도체 칩(100)을 밀봉하여, 외부의 물리적 및 전기적 충격으로부터 반도체 칩(100)을 보호할 수 있다. 밀봉재(400)는 레진과 같은 폴리머로 형성될 수 있다. 예컨대, 밀봉재(400)는 EMC(Epoxy Molding Compound)로 형성될 수 있다.
본 실시예의 반도체 패키지(1000)는, 반도체 칩(100)이 내부에 열전 소자(120)를 포함하고, 열전 소자(120)를 통해 칩 레벨에서 방열을 수행함으로써, 칩 레벨에서 메모리 소자의 동작 온도를 안정적으로 유지시킬 수 있다. 한편, 본 실시예의 반도체 패키지(1000)에서, 열전 소자(120)에 의한 방열 경로는 다음과 같을 수 있다. 예컨대, 열전 소자(120)의 N형 반도체 필라(N-SP)는 제1 내부 연결 배선(1st-INC)을 통해 칩 패드(190)에 연결되고, 칩 패드(190)는 외부 연결 배선(300), 기판 패드(210), 패키지 기판(200)의 내부 배선(220), 및 외부 연결 단자(250)를 거쳐 전원(VDD)에 연결될 수 있다. 또한, 열전 소자(120)의 P형 반도체 필라(P-SP)는 제2 내부 연결 배선(2nd-INC)을 통해 칩 패드(190)에 연결되고, 칩 패드(190)는 외부 연결 배선(300), 기판 패드(210), 패키지 기판(200)의 내부 배선(220), 및 외부 연결 단자(250)를 거쳐 그라운드(GND)에 연결될 수 있다. 이러한 열전 소자(120)의 연결 관계를 가지고, 열은 전원(VDD)과 그라운드(GND) 방향으로 전송되고, 그에 따라, 반도체 필라(N-SP, P-SP) 이후에서 방열이 발생하고, 특히, 공기층과의 접촉되는 외부 연결 단자(250) 부분에서 방열이 크게 이루어질 수 있다.
한편, 제1 내부 연결 배선(1st-INC)과 제2 내부 연결 배선(2nd-INC)만을 구별하여 설명하였지만, 칩 패드(190), 외부 연결 배선(300), 기판 패드(210), 패키지 기판(200)의 내부 배선(220), 및 외부 연결 단자(250) 역시 제1 내부 연결 배선(1st-INC)에 연결되는 그룹과 제2 내부 연결 배선(2nd-INC)에 연결되는 그룹으로 서로 구별될 수 있다. 한편, 이하의 도 10a 내지 도 10b의 설명 부분에서 설명하는 바와 같이, 실시예에 따라, 칩 패드(190), 외부 연결 배선(300), 기판 패드(210), 패키지 기판(200)의 내부 배선(220), 및 외부 연결 단자(250) 중 적어도 하나는 더미 요소(dummy element)일 수 있다. 여기서, 더미 요소는 상기 셀 어레이 영역의 메모리의 동작에 관계없이 전원 및 그라운드를 공급할 수 있는 배선들, 패드들, 단자들을 의미할 수 있다.
도 9a 내지 도 10b는 본 발명의 일 실시예들에 따른 반도체 패키지에 대한 단면도들이다. 도 1 내지 도 2b를 함께 참조하여 설명하고, 도 8의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 9a를 참조하면, 본 실시예의 반도체 패키지(1000a)는 반도체 칩(100)의 적층 구조에서, 도 8의 반도체 패키지(1000)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 패키지(1000a)에서, 반도체 칩(100)는 제1 방향(x 방향)으로 지그재그 구조로 적층될 수 있다. 반도체 칩(100)이 지그재그 구조로 적층됨에 따라, 1, 3, 5, 및 7번째 반도체 칩(100)은 왼쪽을 통해 와이어 본딩이 되고, 2, 4, 6 및 8번째 반도체 칩(100)은 오른쪽을 통해 와이어 본딩이 될 수 있다.
한편, 반도체 칩(100)이 한쪽 방향이 좀더 길쭉한 직사각형 구조를 갖고, 칩 패드(190)가 양쪽 단변 쪽에 배치된 경우, 반도체 칩(100)을 십자 형태로 엇갈려 배치하는 형태로 적층하여 와이어 본딩 구조를 구현할 수도 있다.
도 9b를 참조하면, 본 실시예의 반도체 패키지(1000b)는 반도체 칩(100e)이 내부에 관통 전극(107)을 포함하고, 관통 전극(107)을 통해 반도체 칩(100e)이 패키지 기판(200)에 전기적으로 연결된다는 측면에서, 도 8의 반도체 패키지(1000)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 패키지(1000b)에서, 반도체 칩(100e)은 관통 전극(107)을 포함하고, 미세 범프(103) 및 접착층(195)을 통해 패키지 기판(200) 및 대응하는 하부 반도체 칩(100e)에 실장될 수 있다. 반도체 칩(100e)은 활성 면이 하방을 향하고, 또한 칩 패드(190)도 하방을 향할 수 있다. 반도체 칩(100e)은 관통 전극(107)과 미세 범프(103)를 통해 패키지 기판(200)에 전기적으로 연결될 수 있다.
본 실시예의 반도체 패키지(1000b)에서, 4개의 반도체 칩(100e)이 적층되고 있지만, 패키지 기판(200) 상에 적층되는 반도체 칩(100e)의 개수가 4개에 한정되는 것은 아니다. 예컨대, 패키지 기판(200) 상에 1개 내지 3개, 또는 5개 이상의 반도체 칩(100e)이 적층될 수 있다. 또한, 도 9b에 도시된 바와 같이, 최상부에 배치된 반도체 칩(100e)은 관통 전극을 포함하지 않을 수 있다.
한편, 본 실시예의 반도체 패키지(1000b)에서, 반도체 칩(100e)은 내부에 열전 소자(120)를 포함하고, 열전 소자(120)는 관통 전극(107)과 미세 범프(103)를 통해 패키지 기판(200)의 기판 패드에 연결될 수 있다. 본 실시예의 반도체 패키지(1000b)에서, 열전 소자(120)에 의한 방열 경로는 다음과 같을 수 있다. 예컨대, 열전 소자(120)의 N형 반도체 필라(N-SP)는 제1 내부 연결 배선(1st-INC)을 통해 칩 패드에 연결되고, 칩 패드는 관통 전극(107)과 미세 범프(103), 기판 패드, 패키지 기판(200)의 내부 배선, 및 외부 연결 단자(250)를 거쳐 전원(VDD)에 연결될 수 있다. 또한, 열전 소자(120)의 P형 반도체 필라(P-SP)는 제2 내부 연결 배선(2nd-INC)을 통해 칩 패드에 연결되고, 칩 패드는 관통 전극(107)과 미세 범프(103), 기판 패드, 패키지 기판(200)의 내부 배선, 및 외부 연결 단자(250)를 거쳐 그라운드(GND)에 연결될 수 있다. 이러한 열전 소자(120)의 연결 관계를 가지고, 열은 전원(VDD)과 그라운드(GND) 방향으로 전송될 수 있다.
도 10a를 참조하면, 본 실시예의 반도체 패키지(1000c)는 스위칭 소자(SW)를 더 포함한다는 측면에서, 도 8의 반도체 패키지(1000)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 패키지(1000c)에서, 패키지 기판(200) 상에 스위칭 소자(SW)가 배치될 수 있다. 기판 패드(210)는 스위칭 소자(SW)를 통해 패키지 기판(200)의 내부 배선(220)에 연결될 수 있다. 외부 연결 배선(300)은 스위칭 소자(SW)의 스위칭에 의해 전원(VDD)와 그라운드(GND)에 연결된 외부 연결 단자(250)에 선택적으로 연결될 수 있다. 결과적으로, 스위칭 소자(SW)를 거쳐 전원(VDD)와 그라운드(GND)에 연결되는 외부 연결 배선(300), 및 칩 패드(190) 등은 더미 요소에 해당할 수 있다.
도 10a에서, 스위칭 소자(SW)가 패키지 기판(200) 상에 배치되어 기판 패드(210)와 내부 배선(220)을 연결하는 구조로 설명하였지만, 스위칭 소자(SW)는 다양한 곳에 위치될 수 있고, 그에 따라, 스위칭 소자(SW)를 거쳐 연결되는 요소들은 더미 요소들에 해당할 수 있다. 한편, 스위칭 소자는 반도체 패키지 외부에도 배치될 수 있고, 그러한 경우, 외부 연결 단자(250)부터 칩 패드(190)까지 모두 더미 요소에 해당될 수 있다.
한편, 스위칭 소자(SW)는 반도체 칩(100) 내부에 배치된 온도 센서(도 6a의 130 등 참조)에 의해 측정된 온도에 의해 동작될 수 있다. 예컨대, 온도 센서(130)를 통해 측정된 온도가 기준 온도를 초과할 때, 스위칭 소자(SW)가 동작하여, 전원(VDD)와 그라운드(GND)가 반도체 필라(N-SP, P-SP)에 연결될 수 있다.
도 10b를 참조하면, 본 실시예의 반도체 패키지(1000d)는 전압 레귤레이터(VR)를 더 포함한다는 측면에서, 도 8의 반도체 패키지(1000)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 패키지(1000d)에서, 패키지 기판(200) 상에 전압 레귤레이터(VR)가 배치될 수 있다. 전압 레귤레이터(VR)는 전압의 레벨을 요구되는 수준으로 조절할 수 있다. 전압 레귤레이터(VR)는, 예컨대, 제어 회로와 스위칭 로직 회로를 포함할 수 있다. 제어 회로는 전압 조절을 위한 다수의 트랜지스터를 포함하고, 스위칭 로직 회로는 전류 패스를 선택하기 위한 적어도 2개의 트랜지스터를 포함할 수 있다. 한편, 전압 레귤레이터(VR)의 스위칭 로직 회로는 앞서 도 10a의 스위칭 소자(SW)의 기능을 수행할 수 있다. 본 실시예의 반도체 패키지(1000d)는 전압 레귤레이터(VR)를 포함함으로써, 열전 소자(120)에 적정 전압의 전원을 인가하여 최적의 방열 작용을 하도록 할 수 있다.
도 11은 본 발명의 일 실시예에 따른 수직형 비휘발성 메모리 소자의 방열 방법을 개략적으로 보여주는 흐름도이다. 도 1 내지 도 2b를 함께 참조하여 설명하고, 도 1 내지 도 7의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 11을 참조하면, 본 실시예의 수직형 비휘발성 메모리 소자의 방열 방법(이하, 간단히 '방열 방법'이라 한다)은, 먼저 메모리 소자(100)에서, 열전 소자(120)의 동작을 유지할지 판단한다(S110). 여기서, 메모리 소자(100)는 도 2a의 메모리 소자(100)로서, 셀 어레이 영역(CAA)에 열전 소자(120)를 포함할 수 있다. 열전 소자(120)의 동작을 유지할지 여부는 메모리 소자(100)의 전자 제품 내에서 사용 여부나 가동 연한, 또는 메모리 소자(100)의 불량 등 다양한 원인들을 고려하여 판단될 수 있다.
열전 소자(120)의 동작을 유지하는 경우(Yes), 온도 센서(도 6a의 130 등 참조)를 통해 기판(101) 및/또는 적층 구조체(ST)의 제1 온도를 측정한다(S120). 한편, 열전 소자(120)의 동작을 유지하지 않는 경우(No), 열전 소자(120)에 의한 방열 동작을 종료하여 방열 방법을 종료한다.
제1 온도 측정 후, 제1 온도가 기준 온도를 초과하는지 판단한다(S130). 여기서, 기준 온도는 메모리 소자(100)의 동작 온도, 또는 최대 허용 온도 등을 고려하여 결정될 수 있다. 제1 온도가 기준 온도를 초과하는 경우(Yes), 열전 소자(120)를 턴-온 시킨다(S140). 즉, 열전 소자(120)의 N형 반도체 필라(N-SP)에 전원(VDD)을 연결하고, P형 반도체 필라(P-SP)에 그라운드(GND)를 연결하여 방열 동작을 수행한다. 전원(VDD) 및 그라운드(GND)의 연결은 스위칭 소자(도 10a의 SW 참조)를 통해 이루어질 수 있다. 열전 소자(120)의 턴-온에 의해 기판(101) 및/또는 적층 구조체(ST)가 방열 및 냉각되어 기판(101) 및/또는 적층 구조체(ST)의 온도가 내려갈 수 있다. 한편, 제1 온도가 기준 온도 이하인 경우(No), 열전 소자의 동작을 유지할지 판단하는 단계(S110)로 이행한다.
열전 소자(120)의 턴-온 이후, 설정된 제1 시간 후에, 온도 센서(130)를 통해 기판(101) 및/또는 적층 구조체(ST)의 제2 온도를 측정한다(S150). 여기서, 제1 시간은 열전 소자(120)의 성능, 온도 감소 속도 등을 고려하여 설정될 수 있다. 제2 온도 측정 후, 제2 온도가 기준 온도 이하인지 판단한다(S160). 제2 온도가 기준 온도 이하인 경우(Yes), 열전 소자(120)를 턴-오프 시킨다(S170). 즉, 열전 소자(120)의 N형 반도체 필라(N-SP)로의 전원(VDD)의 연결, 및 P형 반도체 필라(P-SP)로의 그라운드(GND)의 연결을 끊는다. 반도체 필라(N-SP, P-SP)로의 전원(VDD) 및 그라운드(GND)의 연결 차단 역시 스위칭 소자(SW)에 의해 이루어질 수 있다. 한편, 실시예에 따라, 제2 온도와 비교하는 기준 온도는 앞서 제1 온도와 비교하는 기준 온도보다 더 낮게 설정될 수도 있다. 열전 소자(120)의 턴-오프 이후, 열전 소자의 동작을 유지할지 판단하는 단계(S110)로 이행한다. 한편, 제2 온도가 기준 온도를 초과하는 경우(No), 제2 온도를 측정하는 단계(S150)로 이행한다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a ~ 100e: 수직형 비휘발성 메모리 소자, 101: 기판, 105: 공통 소스 라인, 110: 버퍼 절연층, 115: 게이트 절연츠, 120: 열전 소자, 130: 온도 센서, 150: 평탄 절연층, 160, 170, 180: 제1, 제2 상부 층간 절연층, 190: 칩 패드, 195: 접착층, 200: 패키지 기판, 201: 바디층, 210: 기판 패드, 220: 내부 배선, 250: 외부 연결 단자, 300: 외부 연결 배선, 400: 밀봉재, 1000, 1000a ~ 1000d: 반도체 패키지

Claims (20)

  1. 셀 어레이 영역(cell array area), 및 상기 셀 어레이 영역에서 제1 방향으로 연장되어 형성된 전극 패드가 배치된 확장 영역(extension area)이 정의된 기판;
    상기 기판 상에, 상기 기판의 상면에 수직 방향으로 연장하여 형성된 수직 채널 구조체;
    상기 기판 상에, 상기 기판의 상면에 수직 방향으로 연장하여 형성된 적어도 2개의 반도체 필라(pillar)를 구비한 열전 소자(thermoelectric device); 및
    상기 기판 상에, 상기 수직 채널 구조체, 및 반도체 필라의 측벽을 따라서 교대로 적층된 게이트 전극층 및 층간 절연층을 구비한 적층 구조체;를 포함하고,
    상기 적어도 2개의 반도체 필라는 n형 반도체 필라와 p형 반도체 필라를 구비하고, 상기 n형 반도체 필라와 p형 반도체 필라는 상기 기판 상의 도전층을 통해 전기적으로 서로 연결된, 수직형 비휘발성 메모리 소자.
  2. 제1 항에 있어서,
    상기 n형 반도체 필라와 p형 반도체 필라는 각각 하단을 통해 상기 도전층에 연결되고,
    상기 열전 소자가 턴-온(turn-on) 상태일 때, 상기 n형 반도체 필라는 상단을 통해 전원에 연결되고 상기 p형 반도체 필라는 상단을 통해 그라운드에 연결되며, 상기 기판의 열이 상기 적어도 2개의 반도체 필라를 통해 방열되는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  3. 제1 항에 있어서,
    상기 적어도 2개의 반도체 필라는, 상기 제1 방향에 수직하는 제2 방향을 따라 배치된 복수 개의 n형 반도체 필라오, 복수 개의 p형 반도체 필라를 구비하고,
    상기 복수 개의 n형 반도체 필라와 복수 개의 p형 반도체 필라는, 상기 제2 방향을 따라, 동일한 도전형끼리 모아서 배치되거나, 또는 상기 제2 방향을 따라 번갈아 배치된 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  4. 제3 항에 있어서,
    상기 복수 개의 n형 반도체 필라는 상단을 통해 제1 배선에 공통으로 연결되고, 상기 제1 배선은 전원에 연결되는 제1 칩 패드에 연결되며,
    상기 복수 개의 p형 반도체 필라는 상단을 통해 제2 배선에 공통으로 연결되고, 상기 제2 배선은 그라운드에 연결되는 제2 칩 패드에 연결되는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  5. 제1 항에 있어서,
    상기 적어도 2개의 반도체 필라는 각각 원기둥 형태를 가지며, 필라 절연층에 의해 측면이 둘러싸인 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  6. 제1 항에 있어서,
    상기 기판 상에는 공통 소스 라인(Common Source Line: CSL)이 배치되고,
    상기 n형 반도체 필라와 p형 반도체 필라는 각각 하단을 통해 상기 공통 소스 라인에 콘택하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  7. 제1 항에 있어서,
    상기 셀 어레이 영역에 다이오드를 기반으로 한 적어도 하나의 온도 센서가 배치되고,
    상기 온도 센서를 통해 상기 기판 및 적층 구조체 내의 온도를 측정하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  8. 셀 어레이 영역, 및 상기 셀 어레이 영역에서 제1 방향으로 연장되어 형성된 전극 패드가 배치된 확장 영역이 정의된 기판;
    상기 기판 상에, 상기 기판의 상면에 수직 방향으로 연장하여 형성된 수직 채널 구조체;
    상기 기판 상에, 상기 기판의 상면에 수직 방향으로 연장하여 형성된 적어도 2개의 반도체 필라를 구비한 열전 소자;
    상기 기판 상에, 상기 수직 채널 구조체, 및 반도체 필라의 측벽을 따라서 교대로 적층된 게이트 전극층 및 층간 절연층을 구비한 적층 구조체; 및
    상기 기판 상에, 상기 셀 어레이 영역에 배치된 적어도 하나의 온도 센서;를 포함하고,
    상기 적어도 2개의 반도체 필라는 n형 반도체 필라와 p형 반도체 필라를 구비하고, 상기 n형 반도체 필라와 p형 반도체 필라는 상기 기판 상의 도전층을 통해 전기적으로 서로 연결되며,
    상기 온도 센서에 의해 측정된 온도가 설정된 기준 온도를 초과할 때, 상기 n형 반도체 필라가 상단을 통해 전원에 연결되고 상기 p형 반도체 필라가 상단을 통해 그라운드에 연결되어 상기 열전 소자가 턴-온 되고, 상기 기판의 열이 상기 적어도 2개의 반도체 필라를 통해 방열되는, 수직형 비휘발성 메모리 소자.
  9. 제8 항에 있어서,
    상기 적어도 2개의 반도체 필라는, 상기 제1 방향에 수직하는 제2 방향을 따라 배치된 복수 개의 n형 반도체 필라와 복수 개의 p형 반도체 필라를 구비하고,
    상기 복수 개의 n형 반도체 필라와 복수 개의 p형 반도체 필라는, 상기 제2 방향을 따라, 동일한 도전형끼리 모아서 배치되거나, 또는 상기 제2 방향을 따라 번갈아 배치되며,
    상기 복수 개의 n형 반도체 필라는, 제1 배선을 통해, 상기 전원에 연결되는 제1 칩 패드에 연결되고,
    상기 복수 개의 p형 반도체 필라는, 제2 배선을 통해, 상기 그라운드에 연결되는 제2 칩 패드에 연결되는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  10. 제8 항에 있어서,
    상기 적어도 하나의 온도 센서는 다이오드를 기반으로 하며, 상기 기판 및 적층 구조체 내의 온도를 측정하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자.
  11. 패키지 기판;
    상기 패키지 기판 상에 실장된 적어도 하나의 반도체 칩;
    상기 적어도 하나의 반도체 칩을 상기 패키지 기판에 전기적으로 연결하는 연결 배선; 및
    상기 적어도 하나의 반도체 칩과 상기 연결 배선을 밀봉하는 밀봉재;를 포함하고,
    상기 적어도 하나의 반도체 칩은, 반도체 기판, 수직 채널 구조체, 열전 소자, 및 적층 구조체를 구비한 수직형 비휘발성 메모리 소자이며,
    상기 열전 소자는, 상기 반도체 기판 상에, 상기 반도체 기판의 상면에 수직 방향으로 상기 적층 구조체를 관통하여 연장하는 n형 반도체 필라와 p형 반도체 필라를 구비하며,
    상기 n형 반도체 필라와 p형 반도체 필라는 상기 반도체 기판 상의 도전층을 통해 전기적으로 서로 연결된, 반도체 패키지.
  12. 제11 항에 있어서,
    상기 반도체 기판 상에, 셀 어레이 영역, 및 상기 셀 어레이 영역에서 제1 방향으로 연장되어 형성된 전극 패드가 배치된 확장 영역이 정의되고,
    상기 수직 채널 구조체는, 상기 반도체 기판 상에, 상기 반도체 기판의 상면에 수직 방향으로 연장하며,
    상기 적층 구조체는, 상기 반도체 기판 상에, 상기 수직 채널 구조체, 및 반도체 필라의 측벽을 따라서 교대로 적층된 게이트 전극층 및 층간 절연층을 구비하며,
    상기 열전 소자가 턴-온 상태일 때, 상기 n형 반도체 필라는 상단을 통해 전원에 연결되고 상기 p형 반도체 필라는 상단을 통해 그라운드에 연결되며, 상기 반도체 기판의 열이 상기 n형 반도체 필라와 p형 반도체 필라를 통해 방열되는 것을 특징으로 하는 반도체 패키지.
  13. 제12 항에 있어서,
    상기 열전 소자는, 상기 제1 방향에 수직하는 제2 방향을 따라 배치된 복수 개의 n형 반도체 필라와 복수 개의 p형 반도체 필라를 구비하고,
    상기 복수 개의 n형 반도체 필라와 복수 개의 p형 반도체 필라는, 상기 제2 방향을 따라, 동일한 도전형끼리 모아서 배치되거나, 또는 상기 제2 방향을 따라 번갈아 배치된 것을 특징으로 하는 반도체 패키지.
  14. 제12 항에 있어서,
    상기 연결 배선은 제1 연결 배선과 제2 연결 배선을 구비하고,
    상기 n형 반도체 필라는 상단을 통해 비트 라인에 대응하는 제1 배선에 연결되고, 상기 제1 배선은 상기 적어도 하나의 반도체 칩의 제1 칩 패드에 연결되며, 상기 제1 칩 패드는 상기 제1 연결 배선을 통해 상기 패키지 기판의 제1 기판 패드에 연결되며, 상기 제1 기판 패드는 상기 패키지 기판의 내부 배선을 통해 상기 패키지 기판의 하면에 배치된 제1 외부 연결 단자에 연결되며,
    상기 p형 반도체 필라는 상단을 통해 비트 라인에 대응하는 제2 배선에 연결되고, 상기 제2 배선은 상기 적어도 하나의 반도체 칩의 제2 칩 패드에 연결되며, 상기 제2 칩 패드는 상기 제2 연결 배선을 통해 상기 패키지 기판의 제2 기판 패드에 연결되며, 상기 제2 기판 패드는 상기 패키지 기판의 내부 배선을 통해 상기 패키지 기판의 하면에 배치된 제2 외부 연결 단자에 연결되며,
    상기 제1 외부 연결 단자는 상기 전원에 연결되고, 상기 제2 외부 연결 단자는 상기 그라운드에 연결되는 것을 특징으로 하는 반도체 패키지.
  15. 제14 항에 있어서,
    상기 제1 칩 패드로 상기 전원, 그리고 상기 제2 칩 패드로 상기 그라운드의 연결을 제어하는 스위치를 더 포함하고,
    상기 제1 연결 배선, 제2 연결 배선, 제1 기판 패드, 제2 기판 패드, 제1 외부 연결 단자, 및 제2 외부 연결 단자 중 적어도 하나는, 상기 셀 어레이 영역의 메모리의 동작에 관계없이 상기 전원 및 그라운드를 공급하는 더미 요소(dummy element)인 것을 특징으로 하는 반도체 패키지.
  16. 제12 항에 있어서,
    상기 셀 어레이 영역에 다이오드를 기반으로 한 적어도 하나의 온도 센서가 배치되고,
    상기 온도 센서를 통해 상기 반도체 기판 및 적층 구조체 내의 온도를 측정하며,
    상기 온도 센서에 의해 측정된 온도가 설정된 기준 온도를 초과할 때, 상기 열전 소자가 턴-온 되어 동작하는 것을 특징으로 하는 반도체 패키지.
  17. 기판, 수직 채널 구조체, 열전 소자, 적층 구조체, 및 온도 센서를 구비한 수직형 비휘발성 메모리 소자에서, 상기 열전 소자의 동작을 유지할지 판단하는 단계;
    상기 열전 소자의 동작을 유지하는 경우, 상기 온도 센서를 통해 상기 기판 및 적층 구조체의 제1 온도를 측정하는 단계;
    상기 제1 온도가 설정된 기준 온도를 초과하는 판단하는 단계;
    상기 제1 온도가 상기 기준 온도를 초과하는 경우, 상기 열전 소자를 턴-온 시키는 단계;
    설정된 제1 시간 이후에, 상기 온도 센서를 통해 상기 기판 및 적층 구조체의 제2 온도를 측정하는 단계;
    상기 제2 온도가 상기 기준 온도 이하인지 판단하는 단계; 및
    상기 제2 온도가 상기 기준 온도 이하인 경우, 상기 열전 소자를 턴-오프(turn-off) 시키는 단계;를 포함하고,
    상기 열전 소자는, 상기 기판 상에, 상기 기판의 상면에 수직 방향으로 상기 적층 구조체를 관통하여 연장하는 n형 반도체 필라와 p형 반도체 필라를 구비하고,
    상기 n형 반도체 필라와 p형 반도체 필라는 상기 기판 상의 도전층을 통해 전기적으로 서로 연결되며,
    상기 열전 소자가 상기 턴-온 될 때, 상기 n형 반도체 필라는 상단을 통해 전원에 연결되고 상기 p형 반도체 필라는 상단을 통해 그라운드에 연결되며, 상기 기판 및 적층 구조체의 열을 상기 n형 반도체 필라와 p형 반도체 필라를 통해 방열하는, 수직형 비휘발성 메모리 소자의 방열 방법.
  18. 제17 항에 있어서,
    상기 기판 상에, 셀 어레이 영역, 및 상기 셀 어레이 영역에서 제1 방향으로 연장되어 형성된 전극 패드가 배치된 확장 영역이 정의되고,
    상기 수직 채널 구조체는, 상기 기판 상에, 상기 기판의 상면에 수직 방향으로 연장하며,
    상기 적층 구조체는, 상기 기판 상에, 상기 수직 채널 구조체, 및 반도체 필라의 측벽을 따라서 교대로 적층된 게이트 전극층 및 층간 절연층을 구비하며,
    상기 열전 소자는, 상기 제1 방향에 수직하는 제2 방향을 따라 배치된 복수 개의 n형 반도체 필라와 복수 개의 p형 반도체 필라를 구비하고,
    상기 복수 개의 n형 반도체 필라는 제1 배선에 공통으로 연결되어 상기 전원에 연결되고,
    상기 복수 개의 p형 반도체 필라는 제2 배선에 공통으로 연결되어 상기 그라운드에 연결되는 것을 특징으로 하는 수직형 비휘발성 메모리 소자의 방열 방법.
  19. 제17 항에 있어서,
    상기 제1 온도가 상기 기준 온도 이하인 경우, 상기 열전 소자의 동작을 유지할지 판단하는 단계로 이행하고,
    상기 열전 소자를 턴-오프 시키는 단계 이후에 상기 열전 소자의 동작을 유지할지 판단하는 단계로 이행하며,
    상기 제2 온도가 상기 기준 온도를 초과하는 경우, 상기 제2 온도를 측정하는 단계로 이행하며,
    상기 열전 소자의 동작을 유지하지 않는 경우, 상기 열전 소자에 의한 방열 동작을 종료하는 것을 특징으로 하는 수직형 비휘발성 메모리 소자의 방열 방법.
  20. 제17 항에 있어서,
    상기 턴-온 시키는 단계와 턴-오프 시키는 단계에서, 스위치를 이용하여 상기 열전 소자에 전원 및 그라운드를 연결시키거나 끊는 것을 특징으로 하는 수직형 비휘발성 메모리 소자의 방열 방법.
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