KR101407814B1 - 표시 장치 및 표시 장치의 제조 방법 - Google Patents
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Abstract
표시 소자와, 표시 소자의 발광을 제어하는 박막 트랜지스터와, 박막 트랜지스터에 접속되는 신호선을 구비하는 표시 장치로서, 박막 트랜지스터는, 절연성의 기판 상에 형성된 게이트 전극과, 게이트 전극을 덮도록 기판 상에 형성된 게이트 절연막과, 게이트 절연막 상에 형성된 채널층과, 채널층에 접속되는 소스 전극 및 드레인 전극을 구비하고, 또한 신호선의 실장 단자부는, 구리층(70) 상에 금속 산화물층(71)을 적층한 구성으로 함과 함께, 실장 단자부의 단면을 사다리꼴 형상으로 하고, 또한 실장 단자부의 측면과 상면의 주변부를 보호막(73)으로 덮은 구성을 갖는다.
Description
본 발명은, 유기 EL 표시 장치 등의 박막 트랜지스터[이하, 「TFT(Thin Film Transistor)」라고도 약기함]를 이용하는 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
종래, FPD(Flat Panel Display)의 개발이 활발히 행해지고 있고, 유기 EL(Electro Luminescence) 소자 또는 LCD(Liquid Crystal Display) 소자를 이용하고 있는 표시 장치가 알려져 있다.
LCD나 유기 EL 표시 장치에서는, 다수의 화소를 사용하여 임의의 문자나 도형을 고정밀도로 표시할 수 있는 액티브 매트릭스 방식이 이용되고 있다. 액티브 매트릭스 방식의 구동 회로 소자의 일례로서는, 박막 트랜지스터 방식이 알려져 있다. 표면이 절연성인 기판에 주사선과 신호선이 매트릭스 형상으로 배치되어 있다. 이 주사선과 신호선에 둘러싸인 영역이 화소가 되고, 각 화소에는 박막 트랜지스터가 배치되어 있다.
최근, 표시 장치의 대형화, 고정밀화가 요구되게 되고, 주사선, 신호선의 도전 재료부에서의 신호 전달의 지연이 문제로 되고 있다. 이 문제를 해결하는 수단으로서, 도전 재료로서 사용되어 온 알루미늄 등의 도전 금속 대신에, 보다 저저항인 구리를 이용하는 것이 제안되어 있다.
도전 재료로서 구리를 이용하는 경우, 구리의 산화 방지책을 취할 필요가 있다. 구리 표면이 공기 중의 산소나 수분에 접촉하면 표면에 CuO나 Cu2O 등의 산화층이 형성된다. 이들 산화층은 부동태로 되지는 않으므로 내부까지 산화가 진행하고, 도전 재료로서의 구리의 비저항이 증대해 버려, 저저항이라 하는 구리의 이점을 잃어 버린다. 따라서 구리 배선의 표면을 노출시키는 일이 없도록, 어떠한 산화 방지층이 필요하다. 구리 표면의 산화를 방지하기 위해, 구리 배선을 SiNX, SiOX, SiNO막 등의 박막 트랜지스터의 제조에 이용되는 절연막으로 덮는 것이 제안되어 있다.
구리 배선을 대기와의 접촉으로부터 차단하고, 에칭 가공에서 사용하는 에천트로부터 보호하기 위해, 절연막을 대신하는 것으로서 인듐주석 산화물(이하, 「ITO」라고 약기함)이나 인듐아연 산화물(이하, 「IZO」라고 약기함) 등의 금속 산화물 도전체를 들 수 있다.
통상적으로, 이들 금속 산화물 도전체는, 액정 표시 장치에 있어서 투명 화소 전극으로서 사용되는 것이다. 금속 산화물 도전체는 구리와의 사이에서 원자의 상호 확산을 일으키지 않으므로, 투명 화소 전극으로서 사용하는 것 외에, 구리 배선에 대한 보호막으로서도 유효하다. 예를 들면, 구리 배선으로 이루어지는 주사선이나 신호선과 드라이버 회로 등을 실장하는 실장 단자 부분에, 금속 산화물 도전체로 이루어지는 캡층을 형성해 두면, 대기 중의 산소나 수분에 의해 구리 배선이 산화되는 일은 없어, 구리 배선의 비저항이 높아지는 일은 없다. 따라서, 구리 박막으로 이루어지는 주사선이나 신호선의 실장 단자 부분에, 금속 산화물 도전체로 이루어지는 캡층을 형성하는 것은, 실장 단자 부분에 있어서 접촉 저항이 낮은 양호한 접속을 유지하기 위해서는 유효한 수단이다. 또한, 박막 트랜지스터 기판 내에 있어서의 절연막에 컨택트홀을 형성하고, 컨택트홀을 통한 배선간의 접속 부분에 있어서도, 금속 산화물 도전체로 이루어지는 캡층을 형성하는 것은, 컨택트홀을 통한 배선간의 접속 부분에 있어서 접촉 저항이 낮은 양호한 접속을 유지하기 위해서는 유효한 수단이다.
또한, 박막 트랜지스터 기판의 제조 공정에서는, 스퍼터법 등을 이용하여 기판 전체면에 걸쳐 금속 박막이 형성된 후, 포토리소그래피를 이용하여 주사선, 신호선, 게이트 전극, 소스 전극, 드레인 전극, 용량 전극 등의 금속 도체 부분이 소정의 패턴으로 가공된다. 그러나, 구리 배선의 부위에 따라 패턴이 상이하고, 각 배선 부위에, 1회의 포토리소그래피 공정으로 동일한 레지스트 마스크를 이용하여, 구리 박막 상에 금속 산화물 도전체막을 적층한 적층 구조의 패턴 형성을 할 수 있는 것이 마스크수를 줄이는 데 있어서 바람직하다.
한편, ITO 등의 금속 산화물 도전체와 구리는 에칭액이 상이하므로, 전용의 에칭액을 이용하거나, 구리용의 에칭액과 금속 산화물 도전체의 에칭액의 혼합 용액을 이용한다. 예를 들면, 에칭 시에는, 우선 금속 산화물 도전체막용으로서는, 염산 수용액 내지 염산 수용액에 질산을 첨가한 수용액을 사용하고, 구리 박막용으로서는, 과황산암모늄 용액 또는 퍼옥소-황산-수소칼륨(KHSO5)과, 불산을 함유하는 용액을 사용하는 것이 제안되어 있다(예를 들면, 특허문헌 1 참조).
그러나, 구리로 이루어지는 저저항 배선을 구비한 표시 장치를 용이하게 제조할 수 있고, 장기간에 걸쳐 신뢰성이 높은 표시 장치를 실현하는 것이 요구되고 있다.
본 발명의 표시 장치는, 표시 소자와, 표시 소자의 발광을 제어하는 박막 트랜지스터와, 박막 트랜지스터에 접속되는 신호선을 구비하는 표시 장치로서, 박막 트랜지스터는, 절연성의 기판 상에 형성된 게이트 전극과, 게이트 전극을 덮도록 기판 상에 형성된 게이트 절연막과, 게이트 절연막 상에 형성된 채널층과, 채널층에 접속되는 소스 전극 및 드레인 전극을 구비하고, 또한 신호선의 실장 단자부는, 구리층 상에 금속 산화물층을 적층한 구성으로 함과 함께, 실장 단자부의 단면을 사다리꼴 형상으로 하고, 또한 실장 단자부의 측면과 상면의 주변부를 보호막으로 덮은 구성을 갖는다.
또한, 본 발명의 표시 장치의 제조 방법은, 표시 소자와, 이 표시 소자의 발광을 제어하는 박막 트랜지스터와, 이 박막 트랜지스터에 접속되는 신호선을 구비하고, 박막 트랜지스터는, 절연성의 기판 상에 형성된 게이트 전극과, 게이트 전극을 덮도록 기판 상에 형성된 게이트 절연막과, 게이트 절연막 상에 형성된 채널층과, 채널층에 접속되는 소스 전극 및 드레인 전극을 구비하고 있는 표시 장치의 제조 방법으로서, 신호선의 실장 단자부는, 구리층 상에 금속 산화물층을 적층한 막이 형성된 후, 금속 산화물층 상에 레지스트 마스크가 형성되고, 그 후 우선 레지스트 마스크를 이용하여 상층의 금속 산화물층이 에칭된 후, 레지스트 마스크를 이용하여 하층의 구리층이 에칭되고, 그 후 다시 상층의 금속 산화물층이 에칭되어 실장 단자부의 단면이 사다리꼴 형상으로 가공되고, 그 후 실장 단자부의 측면과 상면의 주변부가 보호막으로 덮여진다.
상기한 바와 같이 본 발명에 따른 박막 트랜지스터용의 구리 배선 기판 및 그 제조 방법과 이것을 이용하는 표시 장치에 따르면, 구리로 이루어지는 저저항 배선을 가진 대형화, 고정밀화의 표시 장치를 용이하게 제조할 수 있다. 또한, 실장 단자부나 컨택트홀을 통한 배선간 접속부의 내산화성이나 내약품성을 확보하여, 장기간 신뢰성이 높은 표시 장치를 실현할 수 있다.
도 1은, 본 발명의 일 실시 형태에 따른 표시 장치로서의 유기 EL 표시 장치의 일부 절결 사시도이다.
도 2는, 본 발명의 일 실시 형태에 따른 표시 장치의 화소의 회로 구성도이다.
도 3은, 본 발명의 일 실시 형태에 따른 표시 장치의 하나의 화소에 있어서의 구동 트랜지스터를 구성하는 디바이스 구조를 도시하는 단면도이다.
도 4는, 본 발명의 일 실시 형태에 따른 표시 장치에 있어서의 실장 단자 부분의 구성을 도시하는 단면도이다.
도 5a는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5b는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5c는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5d는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5e는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5f는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5g는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5h는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5i는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5j는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5k는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5l은, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5m은, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5n은, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5o는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5p는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 6a는, 본 발명의 일 실시 형태에 따른 실장 단자부의 제조 방법에 있어서의 각 공정을 도시하는 단면도이다.
도 6b는, 본 발명의 일 실시 형태에 따른 실장 단자부의 제조 방법에 있어서의 각 공정을 도시하는 단면도이다.
도 6c는, 본 발명의 일 실시 형태에 따른 실장 단자부의 제조 방법에 있어서의 각 공정을 도시하는 단면도이다.
도 6d는, 본 발명의 일 실시 형태에 따른 실장 단자부의 제조 방법에 있어서의 각 공정을 도시하는 단면도이다.
도 6e는, 본 발명의 일 실시 형태에 따른 실장 단자부의 제조 방법에 있어서의 각 공정을 도시하는 단면도이다.
도 2는, 본 발명의 일 실시 형태에 따른 표시 장치의 화소의 회로 구성도이다.
도 3은, 본 발명의 일 실시 형태에 따른 표시 장치의 하나의 화소에 있어서의 구동 트랜지스터를 구성하는 디바이스 구조를 도시하는 단면도이다.
도 4는, 본 발명의 일 실시 형태에 따른 표시 장치에 있어서의 실장 단자 부분의 구성을 도시하는 단면도이다.
도 5a는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5b는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5c는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5d는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5e는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5f는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5g는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5h는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5i는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5j는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5k는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5l은, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5m은, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5n은, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5o는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 5p는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터와 축적 용량부의 제조 방법에 있어서의 제조 공정의 일례를 도시하는 단면도이다.
도 6a는, 본 발명의 일 실시 형태에 따른 실장 단자부의 제조 방법에 있어서의 각 공정을 도시하는 단면도이다.
도 6b는, 본 발명의 일 실시 형태에 따른 실장 단자부의 제조 방법에 있어서의 각 공정을 도시하는 단면도이다.
도 6c는, 본 발명의 일 실시 형태에 따른 실장 단자부의 제조 방법에 있어서의 각 공정을 도시하는 단면도이다.
도 6d는, 본 발명의 일 실시 형태에 따른 실장 단자부의 제조 방법에 있어서의 각 공정을 도시하는 단면도이다.
도 6e는, 본 발명의 일 실시 형태에 따른 실장 단자부의 제조 방법에 있어서의 각 공정을 도시하는 단면도이다.
(실시 형태)
이하, 본 발명의 일 실시 형태에 따른 표시 장치 및 그 표시 장치에 이용하는 박막 트랜지스터 및 그 제조 방법에 대해 도면을 참조하면서 설명한다.
우선, 본 발명의 일 실시 형태에 따른 표시 장치에 대해, 유기 EL 표시 장치를 예로 들어 설명한다.
도 1은, 본 발명의 일 실시 형태에 따른 표시 장치로서의 유기 EL 표시 장치의 일부 절결 사시도이다. 유기 EL 표시 장치의 개략 구성을 도시하고 있다. 도 1에 도시한 바와 같이, 유기 EL 표시 장치는, 액티브 매트릭스 기판(1)과, 액티브 매트릭스 기판(1) 상에 매트릭스 형상으로 복수 배치된 화소(2)와, 화소(2)에 접속되고, 액티브 매트릭스 기판(1) 상에 어레이 형상으로 복수 배치된 화소 회로(3)와, 화소(2)와 화소 회로(3) 상에 순차적으로 적층된 양극으로서의 전극(4), 유기 EL층(5) 및 음극으로서의 전극(6)으로 이루어지는 EL 소자와, 화소 회로(3) 각각을 제어 회로에 접속하기 위한 복수개의 소스 배선(7) 및 게이트 배선(8)을 구비하고 있다. 또한, EL 소자의 유기 EL층(5)은, 전자 수송층, 발광층, 정공 수송층 등의 각 층을 순차적으로 적층함으로써 구성되어 있다.
다음으로, 화소(2)의 회로 구성의 일례를, 도 2를 이용하여 설명한다. 도 2는, 본 발명의 일 실시 형태에 따른 표시 장치의 화소의 회로 구성도이다.
도 2에 도시한 바와 같이, 화소(2)는, 표시 소자로서의 유기 EL 소자(11)와, 유기 EL 소자(11)의 발광량을 제어하기 위한, 박막 트랜지스터에 의해 구성되는 구동 트랜지스터(12)와, 유기 EL 소자(11)의 온／오프 등의 구동의 타이밍을 제어하기 위한, 박막 트랜지스터에 의해 구성되는 스위칭 트랜지스터(13)와, 컨덴서(14)를 구비하고 있다. 그리고, 스위칭 트랜지스터(13)의 소스 전극(13S)은, 소스 배선(7)에 접속되고, 게이트 전극(13G)은, 게이트 배선(8)에 접속되고, 드레인 전극(13D)은, 컨덴서(14) 및 구동 트랜지스터(12)의 게이트 전극(12G)에 접속되어 있다. 또한, 구동 트랜지스터(12)의 드레인 전극(12D)은, 전원 배선(9)에 접속되고, 소스 전극(12S)은 유기 EL 소자(11)의 애노드에 접속되어 있다.
상기한 바와 같이, 표시 장치로서의 유기 EL 표시 장치는, 표시 소자로서의 유기 EL 소자(11)와, 이 표시 소자의 발광을 제어하는 박막 트랜지스터와, 이 박막 트랜지스터에 접속되는 신호선을 구비하고 있다.
이와 같은 구성에서, 게이트 배선(8)에 게이트 신호를 입력하고, 스위칭 트랜지스터(13)를 온 상태로 하면, 소스 배선(7)을 통해 공급되는 영상 신호에 대응하는 신호 전압이 컨덴서(14)에 기입된다. 컨덴서(14)에 기입된 유지 전압은, 1프레임 기간을 통하여 유지된다.
그리고, 컨덴서(14)에 기입된 유지 전압에 의해, 구동 트랜지스터(12)의 컨덕턴스가 아날로그적으로 변화하고, 발광 계조에 대응한 구동 전류가 유기 EL 소자(11)의 애노드로부터 캐소드로 흐른다. 이 캐소드를 흐르는 구동 전류에 의해, 유기 EL 소자(11)가 발광하고, 화상으로서 표시된다.
도 3은, 본 발명의 일 실시 형태에 따른 유기 EL 표시 장치의 하나의 화소에 있어서의 디바이스 구조를 도시하는 단면도, 도 4는, 유기 EL 표시 장치의 실장 단자 부분의 구성을 도시하는 단면도이다.
우선, 도 3에 도시한 바와 같이, 유기 EL 표시 장치의 박막 트랜지스터 부분은, 절연성의 기판(20) 상에, 구동 트랜지스터(12)나 스위칭 트랜지스터(13)로 되는 박막 트랜지스터(30a, 30b)[박막 트랜지스터(30a, 30b)를 통합하여 박막 트랜지스터(30)라고 명기함)와, 컨덴서(40)가 형성된다. 또한, 도 3에서는, 구동 트랜지스터(12)로 되는 박막 트랜지스터(30b)에 대해서는, 드레인 전극(35D)만을 도시하고 있지만, 그 외의 구성은 박막 트랜지스터(30a)와 동일한 구성으로 되어 있어, 이하의 설명에서는, 박막 트랜지스터(30a)를 예로 들어 설명한다.
박막 트랜지스터(30a)는, 보텀 게이트형의 n형의 박막 트랜지스터이며, 절연성의 기판(20) 상에 형성된 게이트 전극(31)과, 게이트 전극(31)을 덮도록 기판(20) 상에 형성된 게이트 절연막(32)과, 게이트 절연막(32) 상에 형성된 채널층(33)과, 채널층(33) 상에 분리 형성된 한 쌍의 컨택트층(34a, 34b)과, 한 쌍의 컨택트층(34a, 34b) 상에 형성된 소스 전극(35S) 및 드레인 전극(35D)을 각각 순서대로 적층함으로써 구성되어 있다. 따라서, 소스 전극(35S) 및 드레인 전극(35D)은, 채널층(33)에 접속되어 있다.
기판(20)은, 예를 들면 석영 글래스 등의 글래스 기판으로 이루어지는 절연성 기판이다. 또한, 도시하지 않지만, 기판(20)의 표면에는, 기판 중에 포함되는 나트륨이나 인 등의 불순물이 반도체막에 침입하는 것을 방지하기 위해, 실리콘 질화막(SiNX)이나 실리콘 산화막(SiOX) 등의 절연막으로 이루어지는 언더코트막이 형성되어도 좋다.
게이트 전극(31)은, 절연성 기판으로 이루어지는 기판(20) 상에, 예를 들면 몰리브덴(Mo)으로 이루어지고, 띠 형상으로 패턴 형성된 전극이다. 게이트 전극(31)으로서는, 몰리브덴(Mo) 이외의 금속이어도 되고, 예를 들면 몰리브덴텅스텐(MoW) 등에 의해 구성되어도 좋다. 또한, 게이트 전극(31)의 재료로서는, 박막 트랜지스터(30)의 제조 과정에 가열 공정을 포함하는 경우에는, 열에 의해 변질되기 어려운 고융점 금속 재료인 것이 바람직하다. 본 실시 형태에서는, 게이트 전극(31)으로서, 막 두께가 100㎚ 정도의 몰리브덴(Mo)이 이용되고 있다.
또한, 구리를 게이트 전극으로서 이용하면, 결정화 등을 위해 가열 처리함으로써, 후술하는 게이트 절연막으로 구리가 확산되기 쉬우므로, 캡층 등의 형성에 있어서 구리의 확산을 억제할 필요가 있다. 또한, 게이트 전극과 배선을 동시에 형성하기 위해서는, 막 두께도 두껍게 하는 것이 필요하고, 박막 트랜지스터를 형성할 때에, 게이트 전극이 두꺼우면 게이트 절연막의 피복성을 확보하는 것이 곤란하여, 제조시의 수율에 크게 관여한다. 따라서, 본 실시 형태에서는, 게이트 전극과 주사선은 다른 공정에서 형성되고, 게이트 전극은 고융점 재료로 막 두께가 100㎚ 이하로 얇게 구성되며, 주사선은 구리를 이용하여, 막 두께가 200㎚ 이상으로 두껍게 구성되어 있다. 이와 같이 함으로써, 저저항의 주사선과, 내열성이 있는 게이트 전극을 얻을 수 있다.
게이트 전극(31)을 덮도록 형성되는 게이트 절연막(32)은, 예를 들면 이산화실리콘(SiO2)을 이용할 수 있다. 그 외, 게이트 절연막(32)의 재료로서는, 실리콘 질화막(SiN)이나 실리콘산 질화막(SiON), 또는 이들의 적층막 등에 의해 구성할 수 있다.
또한, 본 실시 형태에서는, 게이트 절연막(32) 상에 형성하는 배선층으로서 구리를 이용하고 있으므로, 게이트 절연막(32)이 배선 재료와 접하는 부분에 SiNX가 이용되는 것이 바람직하다. SiNX을 이용함으로써, 구리의 확산을 저감시킬 수 있다. 본 실시 형태에서는, 게이트 절연막(32)으로서, 막 두께가 200㎚ 정도의 SiNX가 이용되고 있다.
채널층(33)은, 게이트 전극(31) 상방에 있어서 게이트 절연막(32) 상에 섬 형상으로 패턴 형성된다. 채널층(33)은, 반도체막에 의해 구성되고, 이동도가 높은 반도체막으로 형성됨으로써, TFT의 온 전류를 높게 할 수 있다.
채널층(33)으로서는, 결정 실리콘을 포함한 결정질 실리콘막이나 산화물 반도체, 유기 반도체를 이용할 수 있다. 결정질 실리콘막은, 미결정 실리콘 또는 다결정 실리콘에 의해 구성할 수 있다. 결정질 실리콘은, 비정질 실리콘(아몰퍼스 실리콘)을 어닐링 등의 가열 처리로 결정화함으로써 형성할 수 있다. 막 두께는 30∼160㎚ 정도이면, 필요한 온 전류를 유지하면서, 오프 전류를 억제할 수 있다. 본 실시 형태에서는, 채널층(33)으로서, 막 두께가 80㎚ 정도의 결정질 실리콘막이 이용되고 있다. 또한, 본 실시 형태에 있어서, 결정질 실리콘막에 있어서의 결정 입경은 1㎛ 이하이다. 또한, 채널층(33)으로서는, 비정질 구조와 결정질 구조와의 혼정이어도 상관없다.
또한, 채널층(33)은, 언도프층이며, 의도적인 불순물의 첨가는 행해지고 있지 않다. 단, 제조 과정에 있어서 의도하지 않게 수소화 비정질 실리콘막에 불순물이 혼합되어 버리는 경우가 생각된다. 그 때문에, 채널층(33)인 실리콘막 중의 불순물 농도는, 1×1018／㎤ 이하인 것이 바람직하다. 또한, 채널층(33)으로서는, 끝없이 불순물의 농도가 낮은 것이 바람직하므로, 채널층(33)의 불순물 농도로서는, 1×1017／㎤ 이하인 것이 보다 바람직하다. 또한, 채널층(33)인 실리콘막의 불순물 농도가 높으면, 오프 전류(Ioff)가 커져 버리므로 바람직하지 못하다.
한 쌍의 컨택트층(34a, 34b)은, 불순물을 포함하는 비정질 실리콘막에 의해 구성되어 있고, 채널층(33) 상에 이격되어 형성되고, 채널층(33)의 측면도 덮도록 하여 형성된다. 컨택트층(34a, 34b)은, 막 두께가 10∼50㎚ 정도의 비정질 실리콘막에, 인(P) 등의 n형 불순물을 첨가함으로써 형성할 수 있다. 본 실시 형태에서는 30㎚의 막 두께로 성막하였다. 또한, 컨택트층(34a, 34b)의 불순물 농도는, 1×1021／㎤ 이상 내지 1×1022／㎤ 이하인 것이 바람직하다. 이 농도는, 일반적으로, 실리콘막에 고농도의 불순물을 넣을 때에 용이하게 실현할 수 있는 농도이다.
또한, 컨택트층(34a, 34b)에 있어서의 n형 불순물로서는, 인으로 한정되는 것은 아니고, 인 이외의 다른 제V족의 원소이어도 상관없다. 또한, n형 불순물로 한정되는 것은 아니고, 예를 들면 붕소(B) 등의 제3족의 원소를 포함하는 p형 불순물을 이용해도 상관없다. 컨택트층(34a, 34b)은, 일정 농도의 불순물로 이루어지는 단층으로 구성되어 있어도 되지만, 채널층(33)을 향하여, 고농도로부터 저농도로 되어 있으면, 컨택트층(34a, 34b)과 채널층(33)의 계면의 전계집중을 완화할 수 있다. 이 때문에, 오프 시의 리크 전류를 억제할 수 있으므로 바람직하다.
구체적으로는, 컨택트층(34a, 34b)의 불순물 농도는, 소스 전극(35S), 드레인 전극(35D)에 가까운 부분에서는, 1×1021／㎤ 이상 내지 1×1022／㎤ 이하의 고농도 영역으로 구성한다. 또한, 컨택트층(34a, 34b)의 불순물 농도는, 채널층(33)에 가까운 부분에서는, 5×1020／㎤ 이하, 바람직하게는, 1×1019／㎤ 이상 1×1020／㎤ 이하의 저농도 영역으로 구성되어 있는 것이 바람직하다.
소스 전극(35S) 및 드레인 전극(35D)은, 각각 컨택트층(34a, 34b) 상에 형성되어 있고, 서로 이격되도록 패턴 형성되어 있다. 또한, 소스 전극(35S) 및 드레인 전극(35D)은, 컨택트층(34a, 34b)과 오믹 접합되어 있고, 컨택트층(34a, 34b)과 측면이 일치하도록 하여 형성되어 있다. 소스 전극(35S) 및 드레인 전극(35D)은, 예를 들면 스퍼터링법에 의해, ITO, Cu, Mo의 순서대로 적층된 3층의 금속층으로 성막되어 있다. 그리고, 예를 들면 ITO의 막 두께는 100㎚, Cu의 막 두께는 300㎚, Mo의 막 두께는 50㎚로 성막되어 있다. 그리고, 3층의 금속층을 구성하는 적층막의 막 두께가 200∼1000㎚ 정도로 되도록 형성되어 있다.
여기서, 컨덴서(40)는, 박막 트랜지스터(30a)의 게이트 전극(31)과 동일한 전극(41)과, 소스 전극(35S) 및 드레인 전극(35D)과 동일한 전극(42)과, 이들 전극(41, 42) 사이에 협지된 게이트 절연막(32)에 의해 형성되어 있다. 또한, 컨덴서(40)의 전극(41, 42)은, 박막 트랜지스터(30a, 30b)의 각 전극에, 컨택트 배선부(50)에 의해 전기적으로 접속되고, 박막 트랜지스터(30b)의 드레인 전극(35D)은, 도 1에 도시하는 표시 소자 부분의 전극(4)에 컨택트 배선부(51)에 의해 전기적으로 접속되어 있다. 또한, 각 전극, 컨택트 배선부(50, 51) 사이를 절연하기 위해, 예를 들면 실리콘 질화막(SiNX) 등의 절연막으로 이루어지는 층간 절연막(53, 54)이 형성되어 있다.
다음으로, 도 4에 도시하는 실장 단자 부분에 대해 설명한다.
도 4에 도시한 바와 같이, 표시 장치의 각 전극에 접속되는 신호선을 외부의 전기 회로에 접속하기 위해 실장 단자부(60, 61, 62)가 형성되어 있다. 실장 단자부(60, 61, 62)와, 신호선은, 박막 트랜지스터(30a, 30b)의 소스 전극(35S) 및 드레인 전극(35D)과 마찬가지로, 구리를 주성분으로 한 구리층에 의해 형성된다. 그리고, 구리층의 상층(캡층)에는, 인듐주석 산화물(ITO)이나 인듐아연 산화물(IZO) 등의 금속 산화물의 도전체가 형성되고, 구리층의 하층(배리어층)에는, 예를 들면 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 텅스텐(W), 금속으로 이루어지는 단일 또는 2개 이상의 재료로 이루어지는 막이 형성된다. 이 구리층의 하층(배리어층)의 목적은, 채널층(33) 및 컨택트층(34a) 등에 실리콘이 이용되었을 때에, 구리의 확산을 방지하기 위해서이다. 또한, 이때 구리층의 하층과 게이트 전극을 동일한 재료로 해두면, 제조 장치 및 재료를 겸용할 수 있으므로, 제조 코스트를 낮추는 데 있어서 바람직하다.
실장 단자부(60, 61, 62)는, 실리콘 질화막(SiNX) 등의 절연막으로 이루어지는 층간 절연막(54)이 400㎚의 막 두께로 형성된 후, 층간 절연막(54)의 일부에 개구부(54a, 54b, 54c)가 형성됨으로써 설치되어 있다. 여기서, 층간 절연막(53, 54)은, 구리 배선의 측면의 산화 및 내약품성을 확보할 수 있는 재질이면 되고, SiNX로 한정되는 것은 아니다. 또한, 구리와 직접 접하는 부분에는 SiNX가 이용되고, 도포형의 절연막과 적층하여 후막화해도 된다.
다음으로, 도 3에 도시하는 구성의 박막 트랜지스터와 축적 용량부의 제조 방법에 대해, 그들의 제조 공정의 일례를 도시하는 단면도인 도 5a∼도 5p를 이용하여 설명한다.
우선, 도 5a에 도시한 바와 같이, 절연성의 글래스 기판으로 이루어지는 기판(20) 상에, 스퍼터링법에 의해, 몰리브덴 등으로 이루어지는 게이트 금속막(31M)이 100㎚ 정도의 막 두께로 성막된다. 또한, 게이트 금속막(31M)을 형성하기 전에, 기판(20) 상에 언더코트막이 형성되어도 좋다.
다음으로, 게이트 금속막(31M)에 대해 포토리소그래피 및 웨트 에칭이 실시됨으로써, 게이트 금속막(31M)이 패터닝되어, 도 5b에 도시한 바와 같이, 소정 형상의 게이트 전극(31)과 컨덴서의 전극(41)이 형성된다. 그 후, 도 5c에 도시한 바와 같이, 플라즈마 CVD(Chemical Vapor Deposition)에 의해, 게이트 전극(31)과 전극(41)이 덮여지도록 하여, 기판(20) 상에 실리콘 산화막으로 이루어지는 게이트 절연막(32)이 200㎚ 정도의 막 두께로 성막된다.
다음으로, 도 5d에 도시한 바와 같이, 게이트 절연막(32) 상에 결정질 실리콘으로 이루어지는 채널층용 막(33F)이 30㎚ 정도의 막 두께로 형성된다. 결정질 실리콘으로 이루어지는 채널층용 막(33F)은, CVD법에 의해 직접 미결정 실리콘을 성막하거나, 또한 플라즈마 CVD에 의해 비정질 실리콘을 성막한 후에 레이저 또는 램프에 의한 가열 처리를 실시함으로써 결정화함으로써 형성할 수 있다.
다음으로, 도 5e에 도시한 바와 같이, 채널층용 막(33F)이 덮여지도록 하여, n형 불순물로서 인이 첨가된 비정질 실리콘으로 이루어지는 컨택트층용 막(34F)이 성막된다. 그 후, 도 5f에 도시한 바와 같이, 포토리소그래피 및 드라이 에칭이 실시됨으로써, 컨택트층용 막(34F)과 채널층용막(33F)이 동시에 패터닝되어, 채널층(33)과 컨택트층(34)이 형성된다.
다음으로, 도 5g에 도시한 바와 같이, 컨택트층(34)과 채널층(33)이 덮여지도록 하여 소스 드레인 금속막(35M)이 성막된다. 그 후, 도 5h에 도시한 바와 같이, 포토리소그래피 및 웨트 에칭이 실시됨으로써, 소스 드레인 금속막(35M)이 패터닝되어, 소스 전극(35S) 및 드레인 전극(35D)과 컨덴서(40)의 전극(41)이 분리 형성된다. 또한, 소스 드레인 금속막(35M)의 에칭은, 금속 산화물 도전체막과 구리의 적층 구조에서의 웨트 에칭에 의해 행한다. 또한, 도 5i에 도시한 바와 같이, 도 5h와 동일한 패턴을 이용하여 드라이 에칭에 의해, 컨택트층(34)이 패터닝되어, 소정 형상의 한 쌍의 컨택트층(34a, 34b)이 분리 형성된다. 또한, 소스 전극(35S)은, 컨택트층(34a)의 상면 및 채널층(33)의 측면이 덮여지도록 하여 형성된다. 드레인 전극(35D)은, 컨택트층(34b)의 상면 및 채널층(33)의 측면이 덮여지도록 하여 형성된다.
다음으로, 도 5j에 도시한 바와 같이, 기판(20)의 전체면이 덮여지도록, 실리콘 질화막(SiNx)으로 이루어지는 층간 절연막(53)이 400㎚의 막 두께로 성막되고, 그 후 도 5k에 도시한 바와 같이, 계속해서 포토리소그래피 및 웨트 에칭(혹은 드라이 에칭)이 실시됨으로써, 층간 절연막(53)에 대해, 소스 전극(35S), 드레인 전극(35D) 및 게이트 전극(31)에의 컨택트홀과 실장 단자부(도시 생략)의 개구부가 동시에 형성된다. 또한, 도 5k에 도시하는 단면도에서는, 소스 전극(35S)의 컨택트홀은 도시하고 있지 않다. 이것은, 소스 전극(35S)의 컨택트홀을 형성하는 단면이 도 5k에 도시하는 단면과 상이하기 때문이다.
다음으로, 도 5l에 도시한 바와 같이, 기판(20)의 전체면이 덮여지는 상태에서, 배선층(50M)이 성막되고, 그 후 도 5m에 도시한 바와 같이, 소스 전극(35S), 드레인 전극(35D) 및 게이트 전극(31)과, 컨택트 배선부(50)가 접속된다. 다음으로, 도 5n에 도시한 바와 같이, 기판(20)의 전체면이 덮여지도록, 층간 절연막(54)이 성막되고, 그 후 도 5o에 도시한 바와 같이, 실장 단자부 및 EL용의 전극(4)과 접속하는 부분에 개구부가 형성된다. 그리고, 도 5p에 도시한 바와 같이, EL용의 하부의 전극(4)으로 되는 전극막(4M)이 성막된 후, 포토리소그래피 및 웨트 에칭이 실시됨으로써, 도 3, 도 4에 도시하는 구성의 디바이스가 제조된다.
본 발명에서는, 신호선의 실장 단자부(60, 61, 62)는, 구리층 상에 ITO 등의 금속 산화물층이 적층된 구성으로 함과 함께, 실장 단자부(60, 61, 62)의 단면이 사다리꼴 형상으로 되고, 또한 실장 단자부(60, 61, 62)의 측면과 상면의 주변부가 보호막으로 덮여진 구성을 갖는다.
도 6a∼6e는, 본 발명의 일 실시 형태에 따른 실장 단자부(60, 61, 62)의 제조 방법에 있어서의 각 공정을 도시하는 단면도이다.
도 6a에 도시한 바와 같이, 신호선의 실장 단자부(60, 61, 62)에 있어서, 우선 기판(20) 상에 구리를 주성분으로 하는 구리층(70)이 형성됨과 함께, ITO 등으로 이루어지는 금속 산화물층(71)이 형성된다. 그 후, 적층막 상에 통상의 포토리소그래피 기술을 이용하여, 레지스트 마스크(72)가 형성된다. 다음으로, 도 6b에 도시한 바와 같이, 금속 산화물층(71)이 옥살산수용액에 의해 웨트 에칭된다. 다음으로, 도 6c에 도시한 바와 같이, 레지스트 마스크(72)를 이용하여, 구리와 몰리브덴 박막이 에칭되는 인산, 질산 및 아세트산으로 이루어지는 혼합산에 의한 웨트 에칭이 행해진다. 그 후, 도 6d에 도시한 바와 같이, 레지스트 마스크(72)를 이용하여, 옥살산수용액에 의한 웨트 에칭이 행해지고, 금속 산화물층(71)의 차양부(71a)가 제거된다. 그 후, 레지스트 마스크(72)가 제거됨으로써, 실장 단자부(60, 61, 62)의 단면이 사다리꼴 형상으로 가공된다. 그 후, 도 6e에 도시한 바와 같이, 실장 단자부(60, 61, 62)의 측면과 상면의 주변부가 보호막(73)으로 덮여짐으로써 실장 단자부(60, 61, 62)가 완성된다.
즉, 본 발명에서는, 신호선의 실장 단자부(60, 61, 62)는, 구리층 상에 금속 산화물층을 적층한 막이 형성된 후, 금속 산화물층 상에 레지스트 마스크가 형성되고, 그 후 우선 레지스트 마스크를 이용하여 상층의 금속 산화물층이 에칭된 후, 레지스트 마스크를 이용하여 하층의 구리층이 에칭되고, 그 후 다시 상층의 금속 산화물층이 에칭되어 단면 사다리꼴 형상으로 가공하고, 그 후 실장 단자부(60, 61, 62)의 측면과 상면의 주변부가 보호막(73)으로 덮여지는 구성으로 하고 있어, 금속 산화물층(71)의 차양부(71a)가 없어지고, 구리층과 금속 산화물층의 측면이 보호막(73)으로 덮임으로써, 실장 단자부(60, 61, 62)의 부식 방지를 도모할 수 있다.
이상과 같이 본 발명에 따르면, 신뢰성이 높은 표시 장치를 얻는 데 유용한 발명이다.
20 : 기판
30, 30a, 30b : 박막 트랜지스터
31 : 게이트 전극
32 : 게이트 절연막
33 : 채널층
34, 34a, 34b : 컨택트층
35S : 소스 전극
35D : 드레인 전극
60, 61, 62 : 실장 단자부
70 : 구리층
71 : 금속 산화물층
72 : 레지스트 마스크
73 : 보호막
30, 30a, 30b : 박막 트랜지스터
31 : 게이트 전극
32 : 게이트 절연막
33 : 채널층
34, 34a, 34b : 컨택트층
35S : 소스 전극
35D : 드레인 전극
60, 61, 62 : 실장 단자부
70 : 구리층
71 : 금속 산화물층
72 : 레지스트 마스크
73 : 보호막
Claims (4)
- 표시 소자와, 상기 표시 소자의 발광을 제어하는 박막 트랜지스터와, 상기 박막 트랜지스터에 접속되는 신호선을 구비하는 표시 장치로서,
상기 박막 트랜지스터는,
절연성의 기판 상에 형성된 게이트 전극과,
상기 게이트 전극을 덮도록 상기 기판 상에 형성된 게이트 절연막과,
상기 게이트 절연막 상에 형성된 채널층과,
상기 채널층에 접속되는 소스 전극 및 드레인 전극
을 구비하고,
또한, 상기 신호선의 실장 단자부는, 구리층 상에 금속 산화물층을 적층한 구성으로 함과 함께, 상기 실장 단자부의 단면에 있어서 상기 구리층의 상면 폭보다 상기 금속 산화물층의 상면 폭 및 저면 폭이 작고, 또한 상기 실장 단자부의 측면과 상면의 주변부를 보호막으로 덮은 구성을 갖는 표시 장치. - 제1항에 있어서,
상기 구리층의 단면을 사다리꼴로 한, 표시 장치. - 제1항 또는 제2항에 있어서,
상기 보호막은, 상기 주변부에서 상기 금속 산화물층으로 덮여 있지 않은 상기 구리층의 상면을 덮는, 표시 장치. - 표시 소자와,
상기 표시 소자의 발광을 제어하는 박막 트랜지스터와,
상기 박막 트랜지스터에 접속되는 신호선을 구비하고,
상기 박막 트랜지스터는,
절연성의 기판 상에 형성된 게이트 전극과,
상기 게이트 전극을 덮도록 상기 기판 상에 형성된 게이트 절연막과,
상기 게이트 절연막 상에 형성된 채널층과,
상기 채널층에 접속되는 소스 전극 및 드레인 전극을 구비한 표시 장치의 제조 방법으로서,
상기 신호선의 실장 단자부는,
구리층 상에 금속 산화물층을 적층한 막을 형성한 후,
상기 금속 산화물층 상에 레지스트 마스크를 형성하고,
그 후, 우선 상기 레지스트 마스크를 이용하여 상층의 상기 금속 산화물층을 에칭한 후,
상기 레지스트 마스크를 이용하여 하층의 상기 구리층을 에칭하고,
그 후, 다시 상기 상층의 상기 금속 산화물층을 에칭하여, 상기 실장 단자부의 단면을 사다리꼴 형상으로 가공하고,
그 후, 상기 실장 단자부의 측면과 상면의 주변부를 보호막으로 덮는 표시 장치의 제조 방법.
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