WO2013011602A1

WO2013011602A1 - 表示装置、及び表示装置の製造方法

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Publication number: WO2013011602A1
Application number: PCT/JP2012/001591
Authority: WO
Inventors: 佐藤　一郎
Original assignee: パナソニック株式会社
Priority date: 2011-07-19
Filing date: 2012-03-08
Publication date: 2013-01-24
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Abstract

　表示素子と、表示素子の発光を制御する薄膜トランジスタと、薄膜トランジスタに接続される信号線とを備えた表示装置であって、薄膜トランジスタは、絶縁性の基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層に接続されるソース電極及びドレイン電極とを備え、かつ信号線の実装端子部は、銅層（７０）上に金属酸化物層（７１）を積層した構成とするとともに、実装端子部の断面を台形状とし、かつ実装端子部の側面と上面の周辺部とを保護膜（７３）で覆った構成を有する。

Description

表示装置、及び表示装置の製造方法

　本発明は、有機ＥＬ表示装置などの薄膜トランジスタ（以下、「ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）」とも略記する）を用いた表示装置、及び表示装置の製造方法に関する。

　従来、ＦＰＤ（Ｆｌａｔ　Ｐａｎｅｌ　Ｄｉｓｐｌａｙ）の開発が盛んに行われており、有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子またはＬＣＤ（Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ　Ｄｉｓｐｌａｙ）素子を用いた表示装置が知られている。

　ＬＣＤや有機ＥＬ表示装置では、多数の画素を使用して任意の文字や図形を高精度で表示できるアクティブマトリクス方式が利用されている。アクティブマトリクス方式の駆動回路素子の一例としては、薄膜トランジスタ方式が知られている。表面が絶縁性の基板に走査線と信号線がマトリクス状に配置されている。この走査線と信号線に囲まれた領域が画素になり、各画素には薄膜トランジスタが配置されている。

　近年、表示装置の大型化、高精細化が要求されるようになり、走査線、信号線の導電材料部での信号伝達の遅延が問題になってきた。この問題を解決する手段として、導電材料として使用されてきたアルミニウム等の導電金属に代えて、より低抵抗である銅を利用することが提案されている。

　導電材料として銅を利用する場合、銅の酸化防止策をとる必要がある。銅表面が空気中の酸素や水分に触れると表面にＣｕＯやＣｕ₂Ｏ等の酸化層が形成される。これらの酸化層は不動態とはならないので内部まで酸化が進行し、導電材料としての銅の比抵抗が増大してしまい、低抵抗であるという銅の利点が失われてしまう。従って銅配線の表面を露出させることのないように、何らかの酸化防止層が必要である。銅表面の酸化を防止するために、銅配線をＳｉＮ_X，ＳｉＯ_X、ＳｉＮＯ膜等の薄膜トランジスタの製造に用いられる絶縁膜で覆うことが提案されている。

　銅配線を大気との接触から遮断し、エッチング加工で使用するエッチャントから保護するために、絶縁膜に代わるものとしてインジウム錫酸化物（以下、「ＩＴＯ」と略記する）やインジウム亜鉛酸化物（以下、「ＩＺＯ」と略記する）等の金属酸化物導電体が挙げられる。

　通常、これらの金属酸化物導電体は、液晶表示装置において透明画素電極として使用されるものである。金属酸化物導電体は銅との間で原子の相互拡散を起こさないので、透明画素電極として使用する他に、銅配線に対する保護膜としても有効である。例えば、銅配線からなる走査線や信号線とドライバ回路等を実装する実装端子部分に、金属酸化物導電体からなるキャップ層を設けておけば、大気中の酸素や水分によって銅配線が酸化されることはなく、銅配線の比抵抗が高くなることはない。従って、銅薄膜からなる走査線や信号線の実装端子部分に、金属酸化物導電体からなるキャップ層を設けることは、実装端子部分において接触抵抗の低い良好な接続を維持するためには有効な手段である。また、薄膜トランジスタ基板内における絶縁膜にコンタクトホールを設け、コンタクトホールを介しての配線間の接続部分においても、金属酸化物導電体からなるキャップ層を設けることは、コンタクトホールを介した配線間の接続部分において接触抵抗の低い良好な接続を維持するためには有効な手段である。

　また、薄膜トランジスタ基板の製造工程においては、スパッタ法等を利用して基板全面にわたって金属薄膜を形成した後、フォトリソグラフィーを利用して走査線、信号線、ゲート電極、ソース電極、ドレイン電極、容量電極等の金属導体部分を所定のパターンに加工する。しかし、銅配線の部位によってパターンが異なり、各配線部位に、１回のフォトリソグラフィー工程で同一のレジストマスクを用いて、銅薄膜上に金属酸化物導電体膜を積層した積層構造のパターン形成ができることがマスク数を減らす上で好ましい。

　一方、ＩＴＯ等の金属酸化物導電体と銅ではエッチング液が異なるため、専用のエッチング液を用いたり、銅用のエッチング液と金属酸化物導電体のエッチング液の混合溶液を用いたりする。例えば、エッチングに際しては、まず、金属酸化物導電体膜用としては、塩酸水溶液ないしは塩酸水溶液に硝酸を添加した水溶液を使用し、銅薄膜用としては、過硫酸アンモニウム溶液またはペルオキソ－硫酸－水素カリウム（ＫＨＳＯ₅）と、フッ酸とを含有する溶液を使用することが提案されている（例えば、特許文献１参照）。

　しかしながら、銅からなる低抵抗配線を備えた表示装置を容易に製造でき、長期に亘って信頼性の高い表示装置を実現することが求められていた。

特開２００１－１９６３７１号公報

　本発明の表示装置は、表示素子と、表示素子の発光を制御する薄膜トランジスタと、薄膜トランジスタに接続される信号線とを備えた表示装置であって、薄膜トランジスタは、絶縁性の基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層に接続されるソース電極及びドレイン電極とを備え、かつ信号線の実装端子部は、銅層上に金属酸化物層を積層した構成とするとともに、実装端子部の断面を台形状とし、かつ実装端子部の側面と上面の周辺部とを保護膜で覆った構成を有する。

　また、本発明の表示装置の製造方法は、表示素子と、この表示素子の発光を制御する薄膜トランジスタと、この薄膜トランジスタに接続される信号線とを備え、薄膜トランジスタは、絶縁性の基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層に接続されるソース電極及びドレイン電極とを備えた表示装置の製造方法であって、信号線の実装端子部は、銅層上に金属酸化物層を積層した膜を形成した後、金属酸化物層上にレジストマスクを形成し、その後まずレジストマスクを用いて上層の金属酸化物層をエッチングした後、レジストマスクを用いて下層の銅層をエッチングし、その後再度上層の金属酸化物層をエッチングして実装端子部の断面を台形状に加工し、その後実装端子部の側面と上面の周辺部を保護膜で覆う。

　上記したように本発明に係る薄膜トランジスタ用の銅配線基板およびその製造方法とこれを用いた表示装置によれば、銅からなる低抵抗配線を有した大型化、高精細化の表示装置が容易に製造できる。また、実装端子部やコンタクトホールを介した配線間接続部の耐酸化性や耐薬品性を確保し、長期信頼性の高い表示装置を実現することができる。

図１は、本発明の一実施の形態による表示装置としての有機ＥＬ表示装置の一部切り欠き斜視図である。図２は、本発明の一実施の形態による表示装置の画素の回路構成図である。図３は、本発明の一実施の形態による表示装置の一つの画素における駆動トランジスタを構成するデバイス構造を示す断面図である。図４は、本発明の一実施の形態による表示装置における実装端子部分の構成を示す断面図である。図５Ａは、本発明の一実施の形態による薄膜トランジスタと蓄積容量部の製造方法における製造工程の一例を示す断面図である。図５Ｂは、本発明の一実施の形態による薄膜トランジスタと蓄積容量部の製造方法における製造工程の一例を示す断面図である。図５Ｃは、本発明の一実施の形態による薄膜トランジスタと蓄積容量部の製造方法における製造工程の一例を示す断面図である。図５Ｄは、本発明の一実施の形態による薄膜トランジスタと蓄積容量部の製造方法における製造工程の一例を示す断面図である。図５Ｅは、本発明の一実施の形態による薄膜トランジスタと蓄積容量部の製造方法における製造工程の一例を示す断面図である。図５Ｆは、本発明の一実施の形態による薄膜トランジスタと蓄積容量部の製造方法における製造工程の一例を示す断面図である。図５Ｇは、本発明の一実施の形態による薄膜トランジスタと蓄積容量部の製造方法における製造工程の一例を示す断面図である。図５Ｈは、本発明の一実施の形態による薄膜トランジスタと蓄積容量部の製造方法における製造工程の一例を示す断面図である。図５Ｉは、本発明の一実施の形態による薄膜トランジスタと蓄積容量部の製造方法における製造工程の一例を示す断面図である。図５Ｊは、本発明の一実施の形態による薄膜トランジスタと蓄積容量部の製造方法における製造工程の一例を示す断面図である。図５Ｋは、本発明の一実施の形態による薄膜トランジスタと蓄積容量部の製造方法における製造工程の一例を示す断面図である。図５Ｌは、本発明の一実施の形態による薄膜トランジスタと蓄積容量部の製造方法における製造工程の一例を示す断面図である。図５Ｍは、本発明の一実施の形態による薄膜トランジスタと蓄積容量部の製造方法における製造工程の一例を示す断面図である。図５Ｎは、本発明の一実施の形態による薄膜トランジスタと蓄積容量部の製造方法における製造工程の一例を示す断面図である。図５Ｏは、本発明の一実施の形態による薄膜トランジスタと蓄積容量部の製造方法における製造工程の一例を示す断面図である。図５Ｐは、本発明の一実施の形態による薄膜トランジスタと蓄積容量部の製造方法における製造工程の一例を示す断面図である。図６Ａは、本発明の一実施の形態による実装端子部の製造方法における各工程を示す断面図である。図６Ｂは、本発明の一実施の形態による実装端子部の製造方法における各工程を示す断面図である。図６Ｃは、本発明の一実施の形態による実装端子部の製造方法における各工程を示す断面図である。図６Ｄは、本発明の一実施の形態による実装端子部の製造方法における各工程を示す断面図である。図６Ｅは、本発明の一実施の形態による実装端子部の製造方法における各工程を示す断面図である。

　（実施の形態）
　以下、本発明の一実施の形態による表示装置並びにその表示装置に用いる薄膜トランジスタ及びその製造方法について図面を参照しながら説明する。

　まず、本発明の一実施の形態による表示装置について、有機ＥＬ表示装置を例にとって説明する。

　図１は、本発明の一実施の形態による表示装置としての有機ＥＬ表示装置の一部切り欠き斜視図である。有機ＥＬ表示装置の概略構成を示している。図１に示すように、有機ＥＬ表示装置は、アクティブマトリクス基板１と、アクティブマトリクス基板１上にマトリクス状に複数配置された画素２と、画素２に接続され、アクティブマトリクス基板１上にアレイ状に複数配置された画素回路３と、画素２と画素回路３の上に順次積層された陽極としての電極４、有機ＥＬ層５及び陰極としての電極６からなるＥＬ素子と、画素回路３それぞれを制御回路に接続するための複数本のソース配線７及びゲート配線８とを備えている。また、ＥＬ素子の有機ＥＬ層５は、電子輸送層、発光層、正孔輸送層等の各層を順次積層することにより構成されている。

　次に、画素２の回路構成の一例を、図２を用いて説明する。図２は、本発明の一実施の形態による表示装置の画素の回路構成図である。

　図２に示すように、画素２は、表示素子としての有機ＥＬ素子１１と、有機ＥＬ素子１１の発光量を制御するための、薄膜トランジスタにより構成される駆動トランジスタ１２と、有機ＥＬ素子１１のオン／オフ等の駆動のタイミングを制御するための、薄膜トランジスタにより構成されるスイッチングトランジスタ１３と、コンデンサ１４とを備えている。そして、スイッチングトランジスタ１３のソース電極１３Ｓは、ソース配線７に接続され、ゲート電極１３Ｇは、ゲート配線８に接続され、ドレイン電極１３Ｄは、コンデンサ１４及び駆動トランジスタ１２のゲート電極１２Ｇに接続されている。また、駆動トランジスタ１２のドレイン電極１２Ｄは、電源配線９に接続され、ソース電極１２Ｓは有機ＥＬ素子１１のアノードに接続されている。

　上記したように、表示装置としての有機ＥＬ表示装置は、表示素子しての有機ＥＬ素子１１と、この表示素子の発光を制御する薄膜トランジスタと、この薄膜トランジスタに接続される信号線とを備えている。

　このような構成において、ゲート配線８にゲート信号を入力し、スイッチングトランジスタ１３をオン状態にすると、ソース配線７を介して供給される映像信号に対応する信号電圧がコンデンサ１４に書き込まれる。コンデンサ１４に書き込まれた保持電圧は、１フレーム期間を通じて保持される。

　そして、コンデンサ１４に書き込まれた保持電圧により、駆動トランジスタ１２のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が有機ＥＬ素子１１のアノードからカソードに流れる。このカソードを流れる駆動電流により、有機ＥＬ素子１１が発光し、画像として表示される。

　図３は、本発明の一実施の形態による有機ＥＬ表示装置の一つの画素におけるデバイス構造を示す断面図、図４は、有機ＥＬ表示装置の実装端子部分の構成を示す断面図である。

　まず、図３に示すように、有機ＥＬ表示装置の薄膜トランジスタ部分は、絶縁性の基板２０上に、駆動トランジスタ１２やスイッチングトランジスタ１３となる薄膜トランジスタ３０ａ、３０ｂ（薄膜トランジスタ３０ａ、３０ｂをまとめて薄膜トランジスタ３０と記す）と、コンデンサ４０とが形成される。なお、図３においては、駆動トランジスタ１２となる薄膜トランジスタ３０ｂについては、ドレイン電極３５Ｄのみを示しているが、その他の構成は薄膜トランジスタ３０ａと同じ構成となっており、以下の説明では、薄膜トランジスタ３０ａを例にして説明する。

　薄膜トランジスタ３０ａは、ボトムゲート型のｎ型の薄膜トランジスタであり、絶縁性の基板２０上に形成されたゲート電極３１と、ゲート電極３１を覆うように基板２０上に形成されたゲート絶縁膜３２と、ゲート絶縁膜３２上に形成されたチャネル層３３と、チャネル層３３上に分離形成された一対のコンタクト層３４ａ、３４ｂと、一対のコンタクト層３４ａ、３４ｂ上に形成されたソース電極３５Ｓ及びドレイン電極３５Ｄとをそれぞれ順に積層することにより構成されている。したがって、ソース電極３５Ｓ及びドレイン電極３５Ｄは、チャネル層３３に接続されている。

　基板２０は、例えば、石英ガラス等のガラス基板からなる絶縁性基板である。なお、図示しないが、基板２０の表面には、基板中に含まれるナトリウムやリン等の不純物が半導体膜に侵入することを防止するために、シリコン窒化膜（ＳｉＮ_X）やシリコン酸化膜（ＳｉＯ_X）等の絶縁膜からなるアンダーコート膜を形成してもよい。

　ゲート電極３１は、絶縁性基板からなる基板２０上に、例えば、モリブデン（Ｍｏ）からなり、帯状にパターン形成された電極である。ゲート電極３１としては、モリブデン（Ｍｏ）以外の金属であってもよく、例えば、モリブデンタングステン（ＭｏＷ）等によって構成してもよい。なお、ゲート電極３１の材料としては、薄膜トランジスタ３０の製造過程に加熱工程を含む場合は、熱で変質しにくい高融点金属材料であることが好ましい。本実施の形態では、ゲート電極３１として、膜厚が１００ｎｍ程度のモリブデン（Ｍｏ）を用いた。

　なお、銅をゲート電極として用いると、結晶化等で加熱することにより、後述するゲート絶縁膜に拡散しやすいので、キャップ層等で拡散を抑制する必要がある。また、ゲート電極と配線を同時に形成するためには、膜厚も厚くすることが必要で、薄膜トランジスタを形成する際に、ゲート電極が厚いとゲート絶縁膜の被覆性を確保するのが困難で、製造時の歩留まりに大きく関与する。したがって、本実施の形態では、ゲート電極と走査線を別の工程で形成し、ゲート電極は高融点材料で膜厚は１００ｎｍ以下に薄く構成し、走査線は銅を用いて、膜厚を２００ｎｍ以上に厚く構成した。このようにすることで、低抵抗の走査線と、耐熱性のあるゲート電極を得ることができる。

　ゲート電極３１を覆うように形成されるゲート絶縁膜３２は、例えば、二酸化シリコン（ＳｉＯ₂）を用いることができる。その他、ゲート絶縁膜３２の材料としては、シリコン窒化膜（ＳｉＮ）やシリコン酸窒化膜（ＳｉＯＮ）、またはこれらの積層膜等によって構成することができる。

　なお、本実施の形態では、ゲート絶縁膜３２上に形成する配線層として銅を用いているので、ゲート絶縁膜３２が配線材料と接する部分にＳｉＮ_Xを用いることが好ましい。ＳｉＮ_Xを用いることにより、銅の拡散を低減することができる。本実施の形態では、ゲート絶縁膜３２として、膜厚が２００ｎｍ程度のＳｉＮ_Xを用いた。

　チャネル層３３は、ゲート電極３１上方においてゲート絶縁膜３２上に島状にパターン形成される。チャネル層３３は、半導体膜によって構成し、移動度の高い半導体膜で形成することにより、ＴＦＴのオン電流を高くすることができる。

　チャネル層３３としては、結晶シリコンを含んだ結晶質シリコン膜や酸化物半導体、有機半導体を用いることができる。結晶質シリコン膜は、微結晶シリコンまたは多結晶シリコンによって構成することができる。結晶質シリコンは、非晶質シリコン（アモルファスシリコン）をアニール等の加熱処理で結晶化することにより形成することができる。膜厚は３０～１６０ｎｍ程度であれば、必要なオン電流を維持しつつ、オフ電流を抑制できる。本実施の形態では、チャネル層３３として、膜厚が８０ｎｍ程度の結晶質シリコン膜を用いた。また、本実施の形態において、結晶質シリコン膜における結晶粒径は１μｍ以下である。なお、チャネル層３３としては、非晶質構造と結晶質構造との混晶であっても構わない。

　なお、チャネル層３３は、アンドープ層であり、意図的な不純物の添加は行われていない。但し、製造過程において意図せずに水素化非晶質シリコン膜に不純物が混ざってしまうことが考えられる。そのため、チャネル層３３であるシリコン膜中の不純物濃度は、１×１０¹⁸／ｃｍ³以下であることが好ましい。さらに、チャネル層３３としては、限りなく不純物の濃度が低いことが好ましいため、チャネル層３３の不純物濃度としては、１×１０¹⁷／ｃｍ³以下であることがより好ましい。なお、チャネル層３３であるシリコン膜の不純物濃度が高いと、オフ電流（Ｉｏｆｆ）が大きくなってしまうので好ましくない。

　一対のコンタクト層３４ａ、３４ｂは、不純物を含む非晶質シリコン膜によって構成されており、チャネル層３３上に離間して形成され、チャネル層３３の側面も覆うようにして形成される。コンタクト層３４ａ、３４ｂは、膜厚が１０～５０ｎｍ程度の非晶質シリコンに、リン（Ｐ）等のｎ型不純物を添加することによって形成することができる。本実施の形態では３０ｎｍの膜厚で成膜した。また、コンタクト層３４ａ、３４ｂの不純物濃度は、１×１０²¹／ｃｍ³以上から１×１０²²／ｃｍ³以下であることが好ましい。この濃度は、一般的に、シリコン膜に高濃度の不純物を入れる際に容易に実現できる濃度である。

　また、コンタクト層３４ａ、３４ｂにおけるｎ型不純物としては、リンに限定されるものではなく、リン以外の他の第Ｖ族の元素であっても構わない。また、ｎ型不純物に限定するものではなく、例えば、ホウ素（Ｂ）等の第３族の元素を含むｐ型不純物を用いても構わない。コンタクト層３４ａ、３４ｂは、一定濃度の不純物からなる単層から構成されていてもよいが、チャネル層３３に向かって、高濃度から低濃度になっていると、コンタクト層３４ａ、３４ｂとチャネル層３３の界面の電界集中を緩和することができる。このため、オフ時のリーク電流を抑制することができるので好ましい。

　具体的には、コンタクト層３４ａ、３４ｂの不純物濃度は、ソース電極３５Ｓ、ドレイン電極３５Ｄに近いところでは、１×１０²¹／ｃｍ³以上から１×１０²²／ｃｍ³以下の高濃度領域で構成する。また、コンタクト層３４ａ、３４ｂの不純物濃度は、チャネル層３３に近いところでは、５×１０²⁰／ｃｍ³以下、好ましくは、１×１０¹⁹／ｃｍ³以上１×１０²⁰／ｃｍ³以下の低濃度領域から構成されていることが好ましい。

　ソース電極３５Ｓ及びドレイン電極３５Ｄは、それぞれコンタクト層３４ａ、３４ｂ上に形成されており、互いに離間するようにパターン形成されている。また、ソース電極３５Ｓ及びドレイン電極３５Ｄは、コンタクト層３４ａ、３４ｂとオーミック接合されており、コンタクト層３４ａ、３４ｂと側面が一致するようにして形成されている。ソース電極３５Ｓ及びドレイン電極３５Ｄは、例えば、スパッタリング法により、ＩＴＯ、Ｃｕ、Ｍｏの順に積層された３層の金属層で成膜している。そして、例えば、ＩＴＯの膜厚を１００ｎｍ、Ｃｕの膜厚を３００ｎｍ、Ｍｏの膜厚を５０ｎｍで成膜している。そして、３層の金属層を構成する積層膜の膜厚が２００～１０００ｎｍ程度となるように形成している。

　ここで、コンデンサ４０は、薄膜トランジスタ３０ａのゲート電極３１と同じ電極４１と、ソース電極３５Ｓ及びドレイン電極３５Ｄと同じ電極４２と、これらの電極４１、４２に挟まれたゲート絶縁膜３２とにより形成されている。また、コンデンサ４０の電極４１、４２は、薄膜トランジスタ３０ａ、３０ｂの各電極に、コンタクト配線部５０により電気的に接続され、薄膜トランジスタ３０ｂのドレイン電極３５Ｄは、図１に示す表示素子部分の電極４にコンタクト配線部５１により電気的に接続されている。さらに、各電極、コンタクト配線部５０、５１間を絶縁するために、例えば、シリコン窒化膜（ＳｉＮ_X）等の絶縁膜からなる層間絶縁膜５３、５４が形成されている。

　次に、図４に示す実装端子部分について説明する。

　図４に示すように、表示装置の各電極に接続される信号線を外部の電気回路に接続するために実装端子部６０、６１、６２が形成されている。実装端子部６０、６１、６２と、信号線とは、薄膜トランジスタ３０ａ、３０ｂのソース電極３５Ｓ及びドレイン電極３５Ｄと同様に、銅を主成分とした銅層により形成される。そして、銅層の上層（キャップ層）には、インジウム錫酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）等の金属酸化物の導電体が形成され、銅層の下層（バリア層）には、例えば、チタン（Ｔｉ）タンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、金属からなる単一または２つ以上の材料からなる膜が形成される。この銅層の下層（バリア層）の目的は、チャネル層３３ならびにコンタクト層３４ａなどにシリコンを用いた際に、銅の拡散を防止するためである。また、このとき銅層の下層とゲート電極を同一の材料にしておくと、製造装置ならびに材料が兼用できるため、製造コストを下げる上で好ましい。

　実装端子部６０、６１、６２は、シリコン窒化膜（ＳｉＮ_X）等の絶縁膜からなる層間絶縁膜５４を４００ｎｍの膜厚で形成した後、層間絶縁膜５４の一部に開口部５４ａ、５４ｂ、５４ｃを形成することにより設けられている。ここで、層間絶縁膜５３、５４は、銅配線の側面の酸化ならびに耐薬品性を確保できる材質であればよく、ＳｉＮ_Xに限定するものではない。また、銅と直接接する部分にはＳｉＮ_Xを用い、塗布型の絶縁膜と積層して厚膜化してもよい。

　次に、図３に示す構成の薄膜トランジスタと蓄積容量部の製造方法について、それらの製造工程の一例を示す断面図である図５Ａ～図５Ｐを用いて説明する。

　まず、図５Ａに示すように、絶縁性のガラス基板からなる基板２０上に、スパッタリング法によって、モリブデン等からなるゲート金属膜３１Ｍを１００ｎｍ程度の膜厚で成膜する。なお、ゲート金属膜３１Ｍを形成する前に、基板２０上にアンダーコート膜を形成してもよい。

　次に、ゲート金属膜３１Ｍに対してフォトリソグラフィー及びウエットエッチングを施すことにより、ゲート金属膜３１Ｍをパターニングして、図５Ｂに示すように、所定形状のゲート電極３１とコンデンサの電極４１を形成する。その後、図５Ｃに示すように、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）によって、ゲート電極３１と電極４１を覆うようにして、基板２０上にシリコン酸化膜からなるゲート絶縁膜３２を２００ｎｍ程度の膜厚で成膜する。

　次に、図５Ｄに示すように、ゲート絶縁膜３２上に結晶質シリコンからなるチャネル層用膜３３Ｆを３０ｎｍ程度の膜厚で形成する。結晶質シリコンからなるチャネル層用膜３３Ｆは、ＣＶＤ法によって直接微結晶シリコンを成膜したり、また、プラズマＣＶＤによって非晶質シリコンを成膜した後でレーザまたはランプによる加熱処理を施すことによって結晶化したりすることによって形成することができる。

　次に、図５Ｅに示すように、チャネル層用膜３３Ｆを覆うようにして、ｎ型不純物としてリンが添加された非晶質シリコンからなるコンタクト層用膜３４Ｆを成膜する。その後、図５Ｆに示すように、フォトリソグラフィー及びドライエッチングを施すことにより、コンタクト層用膜３４Ｆとチャネル層用膜３３Ｆを同時にパターニングして、チャネル層３３とコンタクト層３４を形成する。

　次に、図５Ｇに示すように、コンタクト層３４とチャネル層３３を覆うようにしてソースドレイン金属膜３５Ｍを成膜する。その後、図５Ｈに示すように、フォトリソグラフィー及びウエットエッチングを施すことにより、ソースドレイン金属膜３５Ｍをパターニングして、ソース電極３５Ｓ及びドレイン電極３５Ｄとコンデンサ４０の電極４１とを分離形成する。なお、ソースドレイン金属膜３５Ｍのエッチングは、金属酸化物導電体膜と銅の積層構造でのウエットエッチングにより行う。さらに、図５Ｉに示すように、図５Ｈと同一のパターンを用いてドライエッチングによって、コンタクト層３４をパターニングして、所定形状の一対のコンタクト層３４ａ、３４ｂを分離形成する。また、ソース電極３５Ｓは、コンタクト層３４ａの上面、及びチャネル層３３の側面を覆うようにして形成される。ドレイン電極３５Ｄは、コンタクト層３４ｂの上面、及びチャネル層３３の側面を覆うようにして形成される。

　次に、図５Ｊに示すように、基板２０の全面を覆うように、シリコン窒化膜（ＳｉＮｘ）からなる層間絶縁膜５３を４００ｎｍの膜厚で成膜し、その後図５Ｋに示すように、続けて、フォトリソグラフィー及びウエットエッチング（あるいはドライエッチング）を施すことにより、層間絶縁膜５３に対して、ソース電極３５Ｓ、ドレイン電極３５Ｄ及びゲート電極３１へのコンタクトホールと実装端子部（図示せず）の開口部を同時に形成する。なお、図５Ｋに示す断面図では、ソース電極３５Ｓのコンタクトホールは図示していない。これは、ソース電極３５Ｓのコンタクトホールを形成する断面が図５Ｋに示す断面と異なるためである。

　次に、図５Ｌに示すように、基板２０の全面を覆う状態で、配線層５０Ｍを成膜し、その後図５Ｍに示すように、ソース電極３５Ｓ、ドレイン電極３５Ｄ及びゲート電極３１と、コンタクト配線部５０とを接続する。次に、図５Ｎに示すように、基板２０の全面を覆うように、層間絶縁膜５４を成膜し、その後図５Ｏに示すように、実装端子部ならびにＥＬ用の電極４と接続する部分に開口部を設ける。そして、図５Ｐに示すように、ＥＬ用の下部の電極４となる電極膜４Ｍを成膜した後、フォトリソグラフィー及びウエットエッチングを施すことにより、図３、図４に示す構成のデバイスを製造する。

　本発明においては、信号線の実装端子部６０、６１、６２は、銅層上にＩＴＯ等の金属酸化物層を積層した構成とするとともに、実装端子部６０、６１、６２の断面を台形状とし、かつ実装端子部６０、６１、６２の側面と上面の周辺部を保護膜で覆った構成を有する。

　図６Ａ～６Ｅは、本発明の一実施の形態による実装端子部の製造方法における各工程を示す断面図である。

　図６Ａに示すように、信号線の実装端子部において、まず基板２０上に銅を主成分とする銅層７０を形成するとともに、ＩＴＯ等からなる金属酸化物層７１を形成する。その後、積層膜上に通常のフォトリソグラフィー技術を用いて、レジストマスク７２を形成する。次に、図６Ｂに示すように、金属酸化物層７１をシュウ酸水溶液によるウエットエッチングする。次に、図６Ｃに示すように、レジストマスク７２を用いて、銅とモリブデン薄膜をエッチングするリン酸、硝酸及び酢酸からなる混酸によるウエットエッチングを行う。その後、図６Ｄに示すように、レジストマスク７２を用いて、シュウ酸水溶液によるウエットエッチングを行い、金属酸化物層７１のひさし部７１ａを除去する。その後、レジストマスク７２を除去することにより、実装端子部６０、６１、６２の断面を台形状に加工する。その後、図６Ｅに示すように、実装端子部６０、６１、６２の側面と上面の周辺部を保護膜７３で覆うことにより完成する。

　すなわち、本発明においては、信号線の実装端子部６０、６１、６２は、銅層上に金属酸化物層を積層した膜を形成した後、金属酸化物層上にレジストマスクを形成し、その後まずレジストマスクを用いて上層の金属酸化物層をエッチングした後、レジストマスクを用いて下層の銅層をエッチングし、その後再度上層の金属酸化物層をエッチングして断面台形状に加工し、その後実装端子部６０、６１、６２の側面と上面の周辺部を保護膜７３で覆う構成としており、金属酸化物層７１のひさし部７１ａがなくなり、銅層と金属酸化物層の側面が保護膜７３で覆われることにより、実装端子部６０、６１、６２の腐食防止を図ることができる。

　以上のように本発明によれば、信頼性の高い表示装置を得る上で有用な発明である。

　２０　　基板
　３０，３０ａ，３０ｂ　　薄膜トランジスタ
　３１　　ゲート電極
　３２　　ゲート絶縁膜
　３３　　チャネル層
　３４，３４ａ，３４ｂ　　コンタクト層
　３５Ｓ　　ソース電極
　３５Ｄ　ドレイン電極
　６０，６１，６２　　実装端子部
　７０　　銅層
　７１　　金属酸化物層
　７２　　レジストマスク
　７３　　保護膜

Claims

表示素子と、前記表示素子の発光を制御する薄膜トランジスタと、前記薄膜トランジスタに接続される信号線とを備えた表示装置であって、
前記薄膜トランジスタは、
　絶縁性の基板上に形成されたゲート電極と、
　前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
　前記ゲート絶縁膜上に形成されたチャネル層と、
　前記チャネル層に接続されるソース電極及びドレイン電極と
を備え、
かつ前記信号線の実装端子部は、銅層上に金属酸化物層を積層した構成とするとともに、前記実装端子部の断面を台形状とし、かつ前記実装端子部の側面と上面の周辺部とを保護膜で覆った構成を有する表示装置。
表示素子と、
前記表示素子の発光を制御する薄膜トランジスタと、
前記薄膜トランジスタに接続される信号線と
を備え、
前記薄膜トランジスタは、
　絶縁性の基板上に形成されたゲート電極と、
　前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
　前記ゲート絶縁膜上に形成されたチャネル層と、
　前記チャネル層に接続されるソース電極及びドレイン電極と
を備えた表示装置の製造方法であって、
前記信号線の実装端子部は、
　銅層上に金属酸化物層を積層した膜を形成した後、
　前記金属酸化物層上にレジストマスクを形成し、
　その後、まず前記レジストマスクを用いて上層の前記金属酸化物層をエッチングした後、
　前記レジストマスクを用いて下層の前記銅層をエッチングし、
　その後、再度前記上層の前記金属酸化物層をエッチングして、前記実装端子部の断面を台形状に加工し、
　その後、前記実装端子部の側面と上面の周辺部を保護膜で覆う
表示装置の製造方法。