WO2013187046A1 - 薄膜トランジスタ - Google Patents

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WO2013187046A1
WO2013187046A1 PCT/JP2013/003648 JP2013003648W WO2013187046A1 WO 2013187046 A1 WO2013187046 A1 WO 2013187046A1 JP 2013003648 W JP2013003648 W JP 2013003648W WO 2013187046 A1 WO2013187046 A1 WO 2013187046A1
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layer
thin film
oxide semiconductor
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後藤　真志
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パナソニック株式会社
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Definitions

  • the technology disclosed herein relates to a thin film transistor used in a liquid crystal display device, an organic EL (Electro-Luminescence) display device, and the like, an organic EL display device using the thin film transistor, and a method of manufacturing the thin film transistor.
  • a thin film transistor used in a liquid crystal display device, an organic EL (Electro-Luminescence) display device, and the like
  • an organic EL display device using the thin film transistor and a method of manufacturing the thin film transistor.
  • TFT thin film transistor
  • the configuration of the thin film transistor includes a bottom gate type thin film transistor having a structure in which a gate electrode is formed below the channel layer (substrate side), or a top gate type having a structure in which the gate electrode is formed above the channel layer.
  • a thin film transistor For example, a silicon semiconductor or an oxide semiconductor is used for the channel layer of the thin film transistor.
  • the bottom gate type thin film transistor includes a channel etching structure in which the channel layer is etched and a channel etching in which a channel etching stopper is formed to suppress damage to the channel layer when forming the source electrode and the drain electrode.
  • a channel etching stopper is formed to suppress damage to the channel layer when forming the source electrode and the drain electrode.
  • Patent Document 1 discloses a thin film transistor having a channel etching stopper structure in which a channel layer is an oxide semiconductor.
  • a channel etching stopper for example, a SiO 2 thin film is used in order to prevent the oxide semiconductor from changing its characteristics due to the reducing gas when the channel etching stopper is formed.
  • the technique disclosed herein is intended to obtain desired transistor characteristics.
  • One embodiment of a thin film transistor that solves the above problem is formed between a gate electrode formed above a substrate, an oxide semiconductor layer formed above the substrate, and the gate electrode and the oxide semiconductor layer.
  • Each of the plurality of electrodes includes a Mo film, a Cu film, and a CuMn alloy film. Or a laminated film in which a CuMn alloy film, a Cu film, and a CuMn alloy film are laminated in this order from the bottom to the top.
  • FIG. 1 is a partially cutaway perspective view of an organic EL display device according to an embodiment.
  • FIG. 2 is a perspective view illustrating an example of a pixel bank of the organic EL display device according to the embodiment.
  • FIG. 3 is an electric circuit diagram showing a configuration of a pixel circuit in the organic EL display device according to the embodiment.
  • FIG. 4 is a schematic cross-sectional view of the thin film transistor according to the embodiment.
  • FIG. 5A is a cross-sectional view of the gate electrode formation step in the method for manufacturing the thin film transistor according to the embodiment.
  • FIG. 5B is a cross-sectional view of the gate insulating film forming step in the method for manufacturing the thin film transistor according to the embodiment.
  • FIG. 5C is a cross-sectional view of the oxide semiconductor layer formation step in the method for manufacturing the thin film transistor according to the embodiment.
  • FIG. 5D is a cross-sectional view of the oxide semiconductor layer processing resist pattern forming step in the method of manufacturing a thin film transistor according to the embodiment.
  • FIG. 5E is a cross-sectional view of the oxide semiconductor layer processing step in the method for manufacturing the thin film transistor according to the embodiment.
  • FIG. 5F is a cross-sectional view of the oxide semiconductor layer processing resist pattern removal step in the method of manufacturing a thin film transistor according to the embodiment.
  • FIG. 5G is a cross-sectional view of a stacked film forming step of a source electrode and a drain electrode in the thin film transistor manufacturing method according to the embodiment.
  • FIG. 5H is a cross-sectional view of a resist electrode forming process for processing a source electrode and a drain electrode in the thin film transistor manufacturing method according to the embodiment.
  • FIG. 5I is a cross-sectional view of the source electrode and drain electrode processing step in the method of manufacturing a thin film transistor according to the embodiment.
  • FIG. 5J is a cross-sectional view of a resist pattern removal process for processing a source electrode and a drain electrode in the method for manufacturing a thin film transistor according to the embodiment.
  • FIG. 5K is a cross-sectional view of a protective film forming step in the method of manufacturing a thin film transistor according to the embodiment.
  • FIG. 6 is a comparison table of film structures of the source electrode and the drain electrode of the thin film transistor according to the embodiment.
  • FIG. 7 is an enlarged cross-sectional view around the source electrode of the thin film transistor according to the embodiment.
  • FIG. 8 is a diagram illustrating a relationship between the heating temperature and the resistivity of the source electrode and the drain electrode of the thin film transistor according to the embodiment.
  • FIG. 9 is a diagram illustrating a relationship between the film thickness of the first layer (upper layer) and the resistivity in the source electrode and the drain electrode of the thin film transistor according to the embodiment.
  • FIG. 10 is a cross-sectional view of a thin film transistor according to another embodiment.
  • FIG. 1 is a partially cutaway perspective view of an organic EL display device according to an embodiment.
  • FIG. 2 is a perspective view illustrating an example of a pixel bank of the organic EL display device according to the embodiment.
  • an organic EL display device 1 includes a thin film transistor array device (TFT array substrate) 2 in which a plurality of thin film transistors are arranged, an anode 51 as a lower electrode, and a light emitting layer made of an organic material, from the lower layer. It is constituted by a laminated structure of an organic EL element (light emitting part) 5 comprising a certain EL layer 52 and a cathode 53 which is a transparent upper electrode.
  • the thin film transistor array device 2 has a plurality of pixels 3 arranged in a matrix, and each pixel 3 is provided with a pixel circuit 4.
  • the organic EL element 5 is formed corresponding to each of the plurality of pixels 3, and the light emission of each organic EL element 5 is controlled by the pixel circuit 4 provided in each pixel 3.
  • the organic EL element 5 is formed on an interlayer insulating film (planarization film) formed so as to cover a plurality of thin film transistors.
  • the organic EL element 5 has a configuration in which an EL layer 52 is disposed between a pair of electrodes, that is, an anode 51 and a cathode 53.
  • a positive electrode is further provided between the anode 51 and the EL layer 52.
  • a hole transport layer is laminated, and an electron transport layer is further laminated between the EL layer 52 and the cathode 53.
  • another organic functional layer may be provided between the anode 51 and the cathode 53.
  • Each pixel 3 is driven and controlled by the respective pixel circuit 4. Further, in the thin film transistor array device 2, a plurality of gate wirings (scanning lines) 6 arranged along the row direction of the pixels 3 and a column direction of the pixels 3 so as to intersect the gate wiring 6 are arranged. A plurality of source lines (signal lines) 7 and a plurality of power supply lines (not shown in FIG. 1) arranged in parallel with the source lines 7 are formed. Each pixel 3 is partitioned by, for example, an orthogonal gate line 6 and a source line 7.
  • the gate wiring 6 is connected to each gate electrode of a thin film transistor that operates as a switching element included in each pixel circuit 4.
  • the source wiring 7 is connected to the source electrode of the thin film transistor operating as a switching element included in each pixel circuit 4 for each column.
  • the power supply wiring is connected to the drain electrode of the thin film transistor operating as a driving element included in each pixel circuit 4 for each column.
  • each pixel 3 of the organic EL display device 1 is composed of sub-pixels 3R, 3G, and 3B of three colors (red, green, and blue), and these sub-pixels 3R, 3G, and 3B. Are formed in a matrix on the display surface.
  • the sub-pixels 3R, 3G, and 3B are separated from each other by the bank 3a.
  • the banks 3a are formed in a lattice shape so that the ridges extending in parallel to the gate wiring 6 and the ridges extending in parallel to the source wiring 7 intersect each other.
  • each of the portions surrounded by the protrusions that is, the opening of the bank 3a
  • each of the sub-pixels 3R, 3G, and 3B have a one-to-one correspondence.
  • the bank 3a is a pixel bank, but may be a line bank.
  • the anode 51 is formed for each of the sub-pixels 3R, 3G, and 3B on the interlayer insulating film (planarizing film) on the thin film transistor array device 2 and in the opening of the bank 3a.
  • the EL layer 52 is formed for each of the sub-pixels 3R, 3G, and 3B on the anode 51 and in the opening of the bank 3a.
  • the transparent cathode 53 is continuously formed on the plurality of banks 3a so as to cover all the EL layers 52 (all the sub-pixels 3R, 3G, and 3B).
  • the pixel circuit 4 is provided for each of the sub-pixels 3R, 3G, and 3B, and each of the sub-pixels 3R, 3G, and 3B and the corresponding pixel circuit 4 are electrically connected by a contact hole and a relay electrode.
  • the sub-pixels 3R, 3G, and 3B have the same configuration except that the emission color of the EL layer 52 is different.
  • FIG. 3 is an electric circuit diagram showing a configuration of a pixel circuit in the organic EL display device according to the embodiment.
  • the pixel circuit 4 includes a thin film transistor 10 that operates as a switching element, a thin film transistor 20 that operates as a drive element, and a capacitor 9 that stores data to be displayed on the corresponding pixel 3.
  • the thin film transistor 10 is a switching transistor for selecting the pixel 3
  • the thin film transistor 20 is a drive transistor that drives the organic EL element 5.
  • the thin film transistor 10 includes a gate electrode 12g connected to the gate wiring 6, a source electrode 15s connected to the source wiring 7, a drain electrode 15d connected to the gate electrode 22g of the capacitor 9 and the thin film transistor 20, and a semiconductor film (FIG. Not shown).
  • a voltage is applied to the connected gate line 6 and source line 7, the thin film transistor 10 stores the voltage value applied to the source line 7 in the capacitor 9 as display data.
  • the thin film transistor 20 includes a gate electrode 22g connected to the drain electrode 15d of the thin film transistor 10, a drain electrode 25d connected to the power supply wiring 8 and the capacitor 9, a source electrode 25s connected to the anode 51, and a semiconductor film (not shown). Z).
  • the thin film transistor 20 supplies a current corresponding to the voltage value held by the capacitor 9 from the power supply wiring 8 to the anode 51 through the source electrode 25s. As a result, a drive current flows from the anode 51 to the cathode 53, and the EL layer 52 emits light.
  • the organic EL display device 1 having the above configuration employs an active matrix system in which display control is performed for each pixel 3 located at the intersection of the gate wiring 6 and the source wiring 7. Thereby, the corresponding organic EL element 5 selectively emits light by the thin film transistors 10 and 20 of each pixel 3 (each sub-pixel 3R, 3G, and 3B), so that a desired image can be displayed.
  • FIG. 4 is a schematic cross-sectional view of the thin film transistor according to the embodiment.
  • the thin film transistor 20 in the organic EL display device 1 will be described, but the thin film transistor 10 can have the same configuration. That is, the thin film transistor described below can be applied to both a switching transistor and a driving transistor.
  • the oxide semiconductor layer with high carrier mobility is used as the channel layer, it is preferable to use the oxide semiconductor layer for a driving transistor.
  • the thin film transistor 20 includes a substrate 21, a gate electrode 22g formed above the substrate 21, an oxide semiconductor layer 24 that is a channel layer formed above the substrate 21, and a gate electrode 22g.
  • a protective film 26 for covering is a protective film 26 for covering.
  • the thin film transistor 20 according to the present embodiment is a channel etching type bottom gate type thin film transistor, and a gate insulating film 23 is formed so as to cover the gate electrode 22g formed on the substrate 21.
  • An oxide semiconductor layer 24 is formed in an island shape over the film 23.
  • the pair of the source electrode 25s and the drain electrode 25d are disposed on the oxide semiconductor layer 24 so as to face each other with a predetermined interval in the substrate horizontal direction.
  • the surface of the gate insulating film 23 extends from the surface of the end portion of the oxide semiconductor layer 24 so as to cover both ends of the oxide semiconductor layer 24. Is formed over. That is, the source electrode 25 s and the drain electrode 25 d are not only in contact with the oxide semiconductor layer 24 but are also in contact with the gate insulating film 23.
  • the source electrode 25s and the drain electrode 25d are directly connected to the oxide semiconductor layer 24 so as to be in contact with the oxide semiconductor layer 24; however, the oxide semiconductor layer 24, the source electrode 25s, and Another layer may be provided between the drain electrode 25d and the source electrode 25s, the drain electrode 25d, and the oxide semiconductor layer 24 may be indirectly connected. At least the oxide semiconductor layer 24 and the source electrode 25s (drain electrode 25d) may be electrically connected so that carriers can move.
  • the protective film 26 is formed on the source electrode 25s, the drain electrode 25d, and the oxide semiconductor layer 24 so as to cover them. Since the thin film transistor 20 in this embodiment is a channel etching type, the protective film 26 is in contact with not only the source electrode 25s and the drain electrode 25d but also the oxide semiconductor layer 24 between the source electrode 25s and the drain electrode 25d. .
  • the protective film 26 is formed for the purpose of insulation from the electrode of the organic EL element (light emitting layer) formed on the upper layer of the thin film transistor 20. Although not shown, a contact hole is formed in the protective film 26, and the source electrode 25s or the drain electrode 25d is electrically connected to the electrode (for example, an anode) of the upper organic EL element through the contact hole.
  • a glass substrate is used as the substrate 21.
  • a resin substrate may be used.
  • An undercoat layer may be formed on the surface of the substrate 21.
  • the gate electrode 22g for example, a metal such as Ti, Mo, W, Al, or Au, or a conductive oxide such as ITO (indium tin oxide) is used.
  • a metal such as Ti, Mo, W, Al, or Au
  • a conductive oxide such as ITO (indium tin oxide)
  • an alloy such as MoW
  • a metal laminate in which, for example, Ti, Al, Au or the like is sandwiched as a metal having good adhesion to the oxide can be used as the gate electrode 22g.
  • an oxide thin film such as a silicon oxide film or a hafnium oxide film, a nitride film such as a silicon nitride film or a single layer film of a silicon oxynitride film, or a laminated film thereof is used.
  • the oxide semiconductor layer 24 is preferably formed using a transparent amorphous oxide semiconductor such as InGaZnO x (IGZO) containing In—Ga—Zn—O.
  • IGZO InGaZnO x
  • a thin film transistor using a transparent amorphous oxide semiconductor as a channel layer has high carrier mobility and is suitable for a large-screen and high-definition display device. Further, since the transparent amorphous oxide semiconductor can be formed at a low temperature, it can be easily formed on a flexible substrate such as a plastic or a film.
  • An amorphous oxide semiconductor film of InGaZnO X containing In—Ga—Zn—O is formed by vapor phase deposition such as sputtering or laser deposition using, for example, a polycrystalline sintered body having an InGaO 3 (ZnO) 4 composition.
  • the film can be formed by a film method.
  • the film thickness of the oxide semiconductor layer 24 is preferably 10 nm to 150 nm. When the film thickness is less than 10 nm, pinholes are likely to occur, and when the film thickness is more than 150 nm, the leakage current and subthreshold swing value (S value) during off operation increase, and transistor characteristics Deteriorates.
  • the atomic concentration of Cu in the channel region between the source electrode 25s and the drain electrode 25d is preferably 1 ⁇ 10 ⁇ 19 / cm 3 or less. If the atomic concentration (contamination amount) of Cu is large, the leakage current increases, resulting in a change in transistor characteristics and an increase in power consumption of the thin film transistor 20.
  • the atomic concentration (contamination amount) of Cu is determined by using secondary ion mass spectrometry (SIMS), that is, by irradiating ions (primary ions) to the sample surface, ions (secondary ions) among the particles that have jumped out.
  • SIMS secondary ion mass spectrometry
  • mass spectrometry it can be measured and evaluated using a method for qualitative and quantitative determination of components contained in a sample.
  • Each of the source electrode 25s and the drain electrode 25d is made of a material containing Cu. Specifically, each of the source electrode 25s and the drain electrode 25d is a stacked film including three layers of a first layer 251, a second layer 252, and a third layer 253. Note that the source electrode 25s and the drain electrode 25d are not limited to a three-layer structure, and may include other layers.
  • the first layer 251 which is a lower layer is an adhesion layer with the base layer, and is formed on the oxide semiconductor layer 24 and the gate insulating film 23.
  • the first layer 251 also functions as a Cu diffusion suppression layer that suppresses diffusion of Cu atoms of the second layer 252 into the oxide semiconductor layer 24.
  • the second layer 252 which is an intermediate layer is a main wiring layer containing Cu as a main component, and is in contact with the first layer 251 and the third layer 253, and the first layer 251 and the third layer 253 Formed between.
  • Cu as the main wiring material, the resistance can be reduced.
  • the upper third layer 253 is a cap layer that protects the main wiring layer, and is formed on the second layer 252.
  • a laminated film (CuMn alloy film / Cu film) in which a Mo (molybdenum) film, a Cu (copper) film, and a CuMn (copper manganese) alloy film are laminated in this order from the bottom to the top. / Mo film).
  • the first layer 251 is a Mo film
  • the second layer 252 is a Cu film
  • the third layer 253 is a CuMn alloy film, and these layers are stacked above the substrate 21.
  • the CuMn alloy film means an alloy film of copper and manganese. The same applies to the following.
  • the source electrode 25s and the drain electrode 25d include a laminated film (CuMn alloy film / Cu film / CuMn alloy film) in which a CuMn alloy film, a Cu film, and a CuMn alloy film are laminated in this order from the bottom to the top. It can be.
  • the first layer 251 is a CuMn alloy film
  • the second layer 252 is a Cu film
  • the third layer 253 is a CuMn alloy film
  • these layers are stacked toward the upper side of the substrate 21. Can be formed.
  • the first layer (lower layer) 251 by forming a Mo film or a CuMn alloy film as the first layer (lower layer) 251, it is possible to suppress the diffusion of Cu atoms in the second layer 252 to the oxide semiconductor layer 24. Furthermore, by forming a Mo film or a CuMn alloy film as the first layer (lower layer) 251, adhesion with the base layer (the oxide semiconductor layer 24 and the gate insulating film 23) can be improved.
  • the third layer (upper layer) 252 by forming a CuMn alloy film as the third layer (upper layer) 252, it is possible to suppress the Cu atoms of the second layer 252 from being oxidized and the second layer 252 from being altered. Thereby, the high resistance of the source electrode 25s and the drain electrode 25d due to Cu oxidation can be suppressed.
  • the protective film 26 for example, a resin-coated photosensitive insulating material containing silsesioxene, acrylic, or siloxane that can attenuate light having a wavelength of 450 nm or less is used. Further, the protective film 26 may be a laminated film of the photosensitive insulating material and the inorganic insulating material. For example, silicon oxide, aluminum oxide, titanium oxide, or the like is used as the inorganic insulating material. In addition, a CVD method, a sputtering method, an ALD method, or the like is used for forming the inorganic insulating material.
  • FIGS. 5A to 5K are cross-sectional views of each step in the method of manufacturing the thin film transistor according to the embodiment.
  • a substrate 21 is prepared, and a gate electrode 22g is processed into a desired shape above the substrate 21.
  • a gate metal film is formed on the substrate 21 by sputtering, and the gate metal film 22 is patterned by using a photolithography method and a wet etching method, thereby forming a gate electrode 22g having a predetermined shape.
  • a gate insulating film is formed above the substrate 21.
  • the gate insulating film 23 made of silicon oxide is formed by plasma CVD or the like so as to cover the gate electrode 22g.
  • an oxide semiconductor layer 24 having a predetermined shape is formed above the substrate 21.
  • the oxide semiconductor layer 24 is formed over the gate insulating film 23.
  • the oxide semiconductor layer 24 made of a transparent amorphous oxide semiconductor of InGaZnO X is formed by the above-described film formation method.
  • a resist pattern R1 is formed on the oxide semiconductor layer 24 in order to process the oxide semiconductor layer 24 into a predetermined shape.
  • the oxide semiconductor layer 24 is patterned using the resist pattern R1 to process the oxide semiconductor layer 24 into a predetermined shape.
  • a wet etching method is used for processing the oxide semiconductor layer 24.
  • an acid mixed solution containing phosphoric acid, nitric acid, acetic acid, or the like, or oxalic acid, hydrochloric acid, or the like is used.
  • the resist pattern R1 is removed.
  • wet etching using a resist stripping solution, dry etching using O 2 plasma, or the like is used.
  • the oxide semiconductor layer 24 having a predetermined shape can be formed.
  • the oxide semiconductor layer 24 is formed in an island shape.
  • the laminated film 25 is formed and processed to form a pair of source electrode 25s and drain electrode 25d.
  • a first layer 251, a second layer 252, and a third layer 253 are sequentially formed as a laminated film (electrode film) 25 to be the source electrode 25s and the drain electrode 25d.
  • Film for example, a Mo film or a CuMn alloy film is formed as the first layer 251, a Cu film is formed as the second layer 252, and a CuMn alloy film is formed as the third layer 253.
  • These films can be sequentially formed by sputtering, for example.
  • the first layer 251 plays the role of suppressing the diffusion of Cu into the oxide semiconductor layer 24 and the role of improving the adhesion with the oxide semiconductor layer 24.
  • the third layer (upper layer) 253 plays a role of suppressing deterioration due to oxidation of the second layer (Cu film) 252 serving as the main wiring layer.
  • a resist pattern R2 is formed on the laminated film 25 in order to process the laminated film 25 into a source electrode 25s and a drain electrode 25d having a predetermined shape.
  • the laminated film 25 is patterned using the resist pattern R2 to process the laminated film 25 into a source electrode 25s and a drain electrode 25d having a predetermined shape.
  • a wet etching method is used for processing the laminated film 25.
  • the resist pattern R2 is removed.
  • the removal of the resist pattern R2 can use the same method as the removal of the resist pattern R1.
  • a pair of source electrode 25s and drain electrode 25d having a predetermined shape can be formed.
  • the oxide semiconductor layer 24 is preferably heat-treated at 150 to 450 ° C. for 0.5 to 1200 minutes. By performing this heat treatment, the contact resistance value between the oxide semiconductor layer 24 and the source electrode 25s or the drain electrode 25d can be reduced, and the characteristics of the oxide semiconductor layer 24 can be stabilized.
  • a protective film 26 is formed so as to cover the source electrode 25s and the drain electrode 25d. Thereby, the thin film transistor 20 is completed.
  • an electrical contact between the upper layer electrode and the source electrode 25s or the drain electrode 25d or an electrical contact between the upper layer electrode and the gate electrode 22g is formed.
  • a contact hole is formed in The contact hole can be formed by photolithography using a photosensitive material as the protective film 26.
  • the wiring tends to become long and thin due to the large screen and high definition of the display device. For this reason, there exists a subject that wiring resistance becomes high and the quality of a display image deteriorates.
  • a part of the source electrode and the drain electrode in the thin film transistor may be extended to function as a wiring. Therefore, the material and the structure of the source electrode and the drain electrode are not only the performance as a thin film transistor but also the wiring. Performance is also required.
  • the adhesion between the source electrode and the drain electrode with the base layer is important.
  • the source electrode and the drain electrode are peeled off, and the transistor characteristics are greatly deteriorated.
  • the channel layer is an oxide semiconductor
  • the transistor characteristics are deteriorated due to an increase in contact resistance.
  • the inventors of the present application pay attention to the problems of the various aspects described above, and when the oxide semiconductor layer is used as the channel layer and the low resistance Cu is used as the main wiring material of the source electrode and the drain electrode, the source electrode In addition, an electrode structure and a metal material suitable as a drain electrode were studied.
  • the inventors of the present application use a laminated film of a Mo film, a Cu film, and a CuMn alloy film or a laminated film of a CuMn alloy film, a Cu film, and a CuMn alloy film as a source electrode and a drain electrode.
  • the inventors have found that desired transistor characteristics can be obtained.
  • FIG. 6 shows the result of the study, and is a comparative table of the film structures of the source electrode and the drain electrode.
  • FIG. 6 shows five examples of the source electrode and drain electrode whose main wiring layer is a Cu film.
  • the lower layer is the first layer 251
  • the main wiring layer is the second layer 252
  • the upper layer is the third layer 253.
  • adhesion refers to evaluation of whether the source or drain electrode and the base layer (oxide semiconductor layer, gate insulating film) are in close contact with each other. Moreover, heat resistance evaluated whether the source electrode and the drain electrode can withstand the temperature (for example, the upper limit of 300 ° C.) of the heat treatment process or the oxidation process in the TFT manufacturing process (particularly heat resistance in an oxidizing atmosphere).
  • the processing shape property is an evaluation of whether the shape of the source electrode and the drain electrode after processing is normal, or whether a predetermined processing can be performed when patterning the source electrode and the drain electrode. . Moreover, evaluation of (circle) means that there was no problem in all, and evaluation of * means that there was some problem.
  • Comparative Example 1 has a two-layer structure of a Cu film (main wiring layer) and a CuMn alloy film (upper layer), and a cap layer made of a CuMn alloy film is formed on the Cu film in order to suppress oxidation of the Cu film. It has become the composition. In this case, there was no problem in heat resistance and processing shape, but Cu was difficult to adhere to the oxide semiconductor layer, and there was a problem in adhesion.
  • Comparative Example 2 has a two-layer structure of a Mo film (lower layer) and a Cu film (main wiring layer), in which a Mo film is formed under the Cu film in order to improve adhesion with the oxide semiconductor layer. It has become. In this case, there was no problem with the adhesion and processing shape, but there was a problem with heat resistance.
  • Comparative Example 3 has a three-layer structure of a Mo film (lower layer), a Cu film (main wiring layer), and a Mo film (upper layer).
  • a Mo film is used as a lower layer in order to improve adhesion. It is the structure which formed.
  • Example 1 has a three-layer structure of a Mo film (lower layer), a Cu film (main wiring layer), and a CuMn alloy film (upper layer).
  • the upper layer is changed from a Mo film to a CuMn alloy film. It has become.
  • the upper CuMn alloy film can suppress the oxidation of the Cu film, and there is no problem in any of adhesion, heat resistance, and processing shape. That is, in Example 1, the battery reaction as in Comparative Example 3 did not occur, and no abnormality occurred in the processed shape.
  • Example 2 has a three-layer structure of a CuMn alloy film (lower layer), a Cu film (main wiring layer), and a CuMn alloy film (upper layer).
  • the upper and lower Mo films were changed to a CuMn alloy film. It has a different configuration. With this configuration, the upper CuMn alloy film can suppress the oxidation of the Cu film, and there is no problem in any of adhesion, heat resistance, and processing shape. In Example 2, no battery reaction occurred, and no abnormality occurred in the processed shape.
  • Example 1 or Example 2 are applied to the source electrode 25s and the drain electrode 25d of the thin film transistor 20 shown in FIG. It was found that the source electrode 25s and the drain electrode 25d excellent in heat resistance and processing shape can be realized.
  • the source electrode 25s and the drain electrode 25d connected to the oxide semiconductor layer 24 include a stacked film of a Mo film, a Cu film, and a CuMn alloy film, and a CuMn alloy film and a Cu film.
  • a stacked film of a Mo film, a Cu film, and a CuMn alloy film, and a CuMn alloy film and a Cu film One of the laminated films of the film and the CuMn alloy film is included.
  • the desired processing shape of the source electrode 25s and the drain electrode 25d can be obtained.
  • the source electrode 25s that is a thin film transistor using an oxide semiconductor as a channel layer, is a low-resistance wiring, and has excellent adhesion, heat resistance, and processed shape. Desired transistor characteristics can be obtained while realizing the drain electrode 25d.
  • FIG. 7 is an enlarged view of a region A surrounded by a broken line in FIG. 5K, and is an enlarged cross-sectional view around the source electrode 25s.
  • An interface layer 254 is also formed in the drain electrode 25d.
  • an interface layer 254 made of MnSiO having a thickness of about 5 nm to 10 nm is formed at the interface between the protective film 26 made of a silicon oxide film and the third layer (upper layer) 253 made of a CuMn alloy film. It was found that it was formed. That is, it was found that the source electrode 25s is a laminated film in which the Mo film, the Cu film, the CuMn alloy film, and the MnSiO film are laminated in this order from the bottom to the top.
  • This interface layer 254 is considered to be a layer formed by combining the Mn component of the third layer 253, which is a CuMn alloy film, and the Si component and O component of the protective film 26, which is a silicon oxide film. It is considered that the performance of the source electrode 25s and the drain electrode 25d is further improved by forming the interface layer (MnSiO film) 254.
  • the Mn concentration is 0% (Cu)
  • the Mn concentration is 4% (CuMn4%)
  • the Mn concentration is 8% (CuMn8%)
  • the Cu concentration is 10% (CuMn10%).
  • Each of the four CuMn single layer films was measured for resistivity values when the heating temperature was 100 ° C, 200 ° C, 250 ° C, 300 ° C, 350 ° C.
  • heat resistance of 300 ° C. is required due to the upper limit of the process temperature after wiring formation.
  • the film forming temperature of the protective film 26 is 300 ° C. at the maximum. From this, it is preferable that the CuMn alloy film has a stable resistivity at 300 ° C. or lower.
  • the Mn concentration of the CuMn alloy film is at least 8% and 10%, no change in resistivity is observed when the heating temperature is 300 ° C. or lower. That is, by setting the Mn concentration of the CuMn alloy film to at least 8% or more, heat resistance that can withstand the upper limit temperature of the TFT process can be ensured.
  • the Mn concentration of the CuMn alloy film is preferably 8% or more. From the viewpoint of the upper limit for producing a large target, the Mn concentration of the CuMn alloy film is preferably 15% or less for practical use.
  • the results of an experiment conducted on the thickness of the third layer (upper layer) 253 will be described with reference to FIG.
  • the source electrode 25s (drain electrode 25d) has a structure of a Mo film (lower layer), a Cu film, and a CuMn alloy film (upper layer)
  • the third layer 253 (CuMn alloy film) as a cap layer is formed.
  • the change in sheet resistance of the source electrode 25s (drain electrode 25d) due to the presence or absence of heat treatment when the film thickness was changed was examined.
  • the resistivity values were measured when the thickness of the CuMn alloy film was 30 nm, 40 nm, 50 nm, 60 nm, 80 nm, and 100 nm.
  • the third layer 253 As shown in FIG. 9, when the thickness of the third layer 253 (CuMn alloy film) as a cap layer is thin, the resistivity increases when heated at the upper limit temperature (300 ° C.) of the process after the wiring formation. I understand that.
  • the wiring resistance in the display device is required to be 0.07 ⁇ / ⁇ or less, as shown in FIG. 9, the third layer 253 is used to ensure heat resistance.
  • the film thickness of the CuMn alloy film is preferably 50 nm or more.
  • the thickness of the third layer 253 (CuMn alloy film) is preferably 100 nm or less.
  • the film thickness of the lower first layer 251 is preferably 20 nm to 60 nm in the case of a CuMn alloy film, and 10 nm to 40 nm in the case of a Mo film. By setting the film thickness within this range, desired transistor characteristics can be obtained.
  • the thickness of the second layer 252 that is a Cu film is preferably set to 300 nm or more.
  • the thin film transistor As described above, the thin film transistor, the method for manufacturing the thin film transistor, and the organic EL display device have been described based on the embodiments. However, the present invention is not limited to the above embodiments.
  • the thin film transistor 20 is a bottom gate type TFT, it may be a top gate type TFT as shown in FIG.
  • a thin film transistor 20A according to the modification shown in FIG. 10 includes a substrate 21, an undercoat layer 27 formed on the substrate 21, an oxide semiconductor layer 24 formed on the undercoat layer 27, and an oxide semiconductor layer. 24, the gate insulating film 23 formed so as to cover the gate electrode 24, the gate electrode 22g formed on the gate insulating film 23 above the oxide semiconductor layer 24, and the gate insulating film 23 so as to cover the gate electrode 22g. Formed on the interlayer insulating film 28, the source electrode 25s and the drain electrode 25d connected to the oxide semiconductor layer 24, and the source electrode 25s and the drain electrode 25d.
  • the protective film 26 is provided.
  • the source electrode 25s and the drain electrode 25d are formed of the first layer 251 (Mo film or CuMn alloy film), the second layer 252 (Cu film), and the third layer 253 (CuMn alloy film). ) And a laminated film laminated in this order from the bottom to the top.
  • the third layer 253 is embedded in a contact hole formed in the interlayer insulating film 28 and the gate insulating film 23 and connected to the oxide semiconductor layer 24.
  • the thin film transistor 20 is a channel etching type TFT, but may be a channel etching stopper type (channel protection type) TFT.
  • a SiO 2 thin film or the like is formed on the oxide semiconductor layer 24 as a channel etching stopper (channel protective film).
  • the source electrode 25s and the drain electrode 25d are the same laminated film, but they may be different laminated films.
  • the source electrode 25s may be a laminated film of a Mo film, a Cu film, and a CuMn alloy film
  • the drain electrode 25d may be a laminated film of a CuMn alloy film, a Cu film, and a CuMn alloy film.
  • the source electrode 25s may be a stacked film of a CuMn alloy film, a Cu film, and a CuMn alloy film
  • the drain electrode 25d may be a stacked film of a Mo film, a Cu film, and a CuMn alloy film.
  • an organic EL display device using an organic EL element is described as a display device using a thin film transistor.
  • the thin film transistor 20 in the above embodiment is an active matrix substrate (thin film transistor) such as a liquid crystal display element.
  • the present invention can also be applied to a display device including other display elements in which an array device is used.
  • the display device such as the organic EL display device described above can be used as a flat panel display and applied to all electronic devices having a display panel, such as a television set, a personal computer, and a mobile phone. can do. In particular, it is suitable for a large-screen and high-definition display device.
  • the technique disclosed herein can be widely used in a thin film transistor using an oxide semiconductor, a manufacturing method thereof, a display device such as an organic EL display device using the thin film transistor, and the like.

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Abstract

　薄膜トランジスタ（２０）は、基板（２１）の上方に形成されたゲート電極（２２ｇ）と、基板（２１）の上方に形成された酸化物半導体層（２４）と、ゲート電極（２２ｇ）と酸化物半導体層（２４）との間に形成されたゲート絶縁膜（２３）と、酸化物半導体層（２４）に接続された複数の電極（ソース電極（２５ｓ）、ドレイン電極（２５ｄ））と、複数の電極を覆う保護膜（２６）とを有し、複数の電極のそれぞれは、Ｍｏ膜とＣｕ膜とＣｕＭｎ合金膜とが下から上にこの順序で積層された積層膜、又は、ＣｕＭｎ合金膜とＣｕ膜とＣｕＭｎ合金膜とが下から上にこの順序で積層された積層膜を含む。

Description

[規則37.2に基づきISAが決定した発明の名称]　薄膜トランジスタ
　ここに開示された技術は、液晶表示装置や有機ＥＬ（Ｅｌｅｃｔｒｏ－Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等に用いられる薄膜トランジスタ及びこれを用いた有機ＥＬ表示装置、並びに薄膜トランジスタの製造方法に関する。
　液晶表示装置や有機ＥＬ表示装置等のアクティブマトリクス方式の表示装置には、スイッチング素子又は駆動素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる薄膜半導体装置が用いられる。
　薄膜トランジスタの構成には、ゲート電極がチャネル層の下方（基板側）に形成された構造であるボトムゲート型の薄膜トランジスタ、あるいは、ゲート電極がチャネル層の上方に形成された構造であるトップゲート型の薄膜トランジスタがある。薄膜トランジスタのチャネル層には、例えばシリコン半導体又は酸化物半導体が用いられる。
　また、ボトムゲート型の薄膜トランジスタは、チャネル層がエッチングされるチャネルエッチング構造のものと、ソース電極及びドレイン電極を形成する際のチャネル層へのダメージを抑制するためにチャネルエッチングストッパーを形成するチャネルエッチングストッパー構造のものとの２つに大別される。
　例えば、特許文献１には、チャネル層が酸化物半導体であるチャネルエッチングストッパー構造の薄膜トランジスタが開示されている。チャネルエッチングストッパーとしては、例えば、チャネルエッチングストッパー形成時に酸化物半導体が還元性ガスにより特性変動を起こすことを防止するために、ＳｉＯ2薄膜が用いられる。
特開２０１０－１６１２２７号公報
　ここに開示された技術は、所望のトランジスタ特性を得ることを目的とするものである。
　上記課題を解決する薄膜トランジスタの一態様は、基板の上方に形成されたゲート電極と、前記基板の上方に形成された酸化物半導体層と、ゲート電極と前記酸化物半導体層との間に形成されたゲート絶縁膜と、酸化物半導体層に接続された複数の電極と、複数の電極を覆う保護膜とを有し、複数の電極のそれぞれは、Ｍｏ膜とＣｕ膜とＣｕＭｎ合金膜とが下から上にこの順序で積層された積層膜、又は、ＣｕＭｎ合金膜とＣｕ膜とＣｕＭｎ合金膜とが下から上にこの順序で積層された積層膜を含む。
　所望のトランジスタ特性を有する薄膜トランジスタを提供することが可能となる。
図１は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。 図２は、実施の形態に係る有機ＥＬ表示装置のピクセルバンクの例を示す斜視図である。 図３は、実施の形態に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。 図４は、実施の形態に係る薄膜トランジスタの概略断面図である。 図５Ａは、実施の形態に係る薄膜トランジスタの製造方法におけるゲート電極形成工程の断面図である。 図５Ｂは、実施の形態に係る薄膜トランジスタの製造方法におけるゲート絶縁膜形成工程の断面図である。 図５Ｃは、実施の形態に係る薄膜トランジスタの製造方法における酸化物半導体層成膜工程の断面図である。 図５Ｄは、実施の形態に係る薄膜トランジスタの製造方法における酸化物半導体層加工用レジストパターン形成工程の断面図である。 図５Ｅは、実施の形態に係る薄膜トランジスタの製造方法における酸化物半導体層加工工程の断面図である。 図５Ｆは、実施の形態に係る薄膜トランジスタの製造方法における酸化物半導体層加工用レジストパターン除去工程の断面図である。 図５Ｇは、実施の形態に係る薄膜トランジスタの製造方法におけるソース電極及びドレイン電極の積層膜成膜工程の断面図である。 図５Ｈは、実施の形態に係る薄膜トランジスタの製造方法におけるソース電極及びドレイン電極加工用レジストパターン形成工程の断面図である。 図５Ｉは、実施の形態に係る薄膜トランジスタの製造方法におけるソース電極及びドレイン電極加工工程の断面図である。 図５Ｊは、実施の形態に係る薄膜トランジスタの製造方法におけるソース電極及びドレイン電極加工用レジストパターン除去工程の断面図である。 図５Ｋは、実施の形態に係る薄膜トランジスタの製造方法における保護膜形成工程の断面図である。 図６は、実施の形態に係る薄膜トランジスタのソース電極及びドレイン電極における膜構造の比較表である。 図７は、実施の形態に係る薄膜トランジスタのソース電極周辺の拡大断面図である。 図８は、実施の形態に係る薄膜トランジスタのソース電極及びドレイン電極における加熱温度と抵抗率との関係を示す図である。 図９は、実施の形態に係る薄膜トランジスタのソース電極及びドレイン電極における第１の層（上層）の膜厚と抵抗率との関係を示す図である。 図１０は、他の実施の形態に係る薄膜トランジスタの断面図である。
　以下、薄膜トランジスタ、薄膜トランジスタの製造方法及び薄膜トランジスタを用いた有機ＥＬ表示装置の一実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程（ステップ）、工程の順序などは、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
　（有機ＥＬ表示装置）
　まず、実施の形態に係る有機ＥＬ表示装置１の構成について、図１及び図２を用いて説明する。図１は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。図２は、実施の形態に係る有機ＥＬ表示装置のピクセルバンクの例を示す斜視図である。
　図１に示すように、有機ＥＬ表示装置１は、下層より、複数個の薄膜トランジスタが配置された薄膜トランジスタアレイ装置（ＴＦＴアレイ基板）２と、下部電極である陽極５１、有機材料からなる発光層であるＥＬ層５２及び透明な上部電極である陰極５３からなる有機ＥＬ素子（発光部）５との積層構造により構成される。
　薄膜トランジスタアレイ装置２には複数の画素３がマトリクス状に配置されており、各画素３には画素回路４が設けられている。
　有機ＥＬ素子５は、複数の画素３のそれぞれに対応して形成されており、各画素３に設けられた画素回路４によって各有機ＥＬ素子５の発光の制御が行われる。有機ＥＬ素子５は、複数の薄膜トランジスタを覆うように形成された層間絶縁膜（平坦化膜）の上に形成される。
　また、有機ＥＬ素子５は、一対の電極である陽極５１と陰極５３との間にＥＬ層５２が配置された構成となっており、例えば、陽極５１とＥＬ層５２との間にはさらに正孔輸送層が積層形成され、ＥＬ層５２と陰極５３との間にはさらに電子輸送層が積層形成されている。なお、陽極５１と陰極５３との間には、その他の有機機能層が設けられていてもよい。
　各画素３は、それぞれの画素回路４によって駆動制御される。また、薄膜トランジスタアレイ装置２には、画素３の行方向に沿って配置される複数のゲート配線（走査線）６と、ゲート配線６と交差するように画素３の列方向に沿って配置される複数のソース配線（信号配線）７と、ソース配線７と平行に配置される複数の電源配線（図１では省略）とが形成されている。各画素３は、例えば直交するゲート配線６とソース配線７とによって区画されている。
　ゲート配線６は、各画素回路４に含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線７は、各画素回路４に含まれるスイッチング素子として動作する薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路４に含まれる駆動素子として動作する薄膜トランジスタのドレイン電極と列毎に接続されている。
　図２に示すように、有機ＥＬ表示装置１の各画素３は、３色（赤色、緑色、青色）のサブ画素３Ｒ、３Ｇ、３Ｂによって構成されており、これらのサブ画素３Ｒ、３Ｇ、３Ｂは、表示面上に複数個マトリクス状に配列されるように形成されている。各サブ画素３Ｒ、３Ｇ、３Ｂは、バンク３ａによって互いに分離されている。バンク３ａは、ゲート配線６に平行に延びる突条と、ソース配線７に平行に延びる突条とが互いに交差するように、格子状に形成されている。そして、この突条で囲まれる部分（すなわち、バンク３ａの開口部）の各々とサブ画素３Ｒ、３Ｇ、３Ｂの各々とが一対一で対応している。なお、本実施の形態において、バンク３ａはピクセルバンクとしたが、ラインバンクとしても構わない。
　陽極５１は、薄膜トランジスタアレイ装置２上の層間絶縁膜（平坦化膜）上でかつバンク３ａの開口部内に、サブ画素３Ｒ、３Ｇ、３Ｂ毎に形成されている。同様に、ＥＬ層５２は、陽極５１上でかつバンク３ａの開口部内に、サブ画素３Ｒ、３Ｇ、３Ｂ毎に形成されている。透明な陰極５３は、複数のバンク３ａ上で、かつ全てのＥＬ層５２（全てのサブ画素３Ｒ、３Ｇ、３Ｂ）を覆うように、連続的に形成されている。
　さらに、画素回路４は、各サブ画素３Ｒ、３Ｇ、３Ｂ毎に設けられており、各サブ画素３Ｒ、３Ｇ、３Ｂと、対応する画素回路４とは、コンタクトホール及び中継電極によって電気的に接続されている。なお、サブ画素３Ｒ、３Ｇ、３Ｂは、ＥＬ層５２の発光色が異なることを除いて同一の構成である。
　ここで、画素３における画素回路４の回路構成について、図３を用いて説明する。図３は、実施の形態に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。
　図３に示すように、画素回路４は、スイッチング素子として動作する薄膜トランジスタ１０と、駆動素子として動作する薄膜トランジスタ２０と、対応する画素３に表示するためのデータを記憶するキャパシタ９とで構成される。本実施の形態において、薄膜トランジスタ１０は、画素３を選択するためのスイッチングトランジスタであり、薄膜トランジスタ２０は、有機ＥＬ素子５を駆動する駆動トランジスタである。
　薄膜トランジスタ１０は、ゲート配線６に接続されるゲート電極１２ｇと、ソース配線７に接続されるソース電極１５ｓと、キャパシタ９及び薄膜トランジスタ２０のゲート電極２２ｇに接続されるドレイン電極１５ｄと、半導体膜（図示せず）とで構成される。この薄膜トランジスタ１０は、接続されたゲート配線６及びソース配線７に電圧が印加されると、当該ソース配線７に印加された電圧値を表示データとしてキャパシタ９に保存する。
　薄膜トランジスタ２０は、薄膜トランジスタ１０のドレイン電極１５ｄに接続されるゲート電極２２ｇと、電源配線８及びキャパシタ９に接続されるドレイン電極２５ｄと、陽極５１に接続されるソース電極２５ｓと、半導体膜（図示せず）とで構成される。この薄膜トランジスタ２０は、キャパシタ９が保持している電圧値に対応する電流を電源配線８からソース電極２５ｓを通じて陽極５１に供給する。これにより、陽極５１から陰極５３へと駆動電流が流れてＥＬ層５２が発光する。
　なお、上記構成の有機ＥＬ表示装置１では、ゲート配線６とソース配線７との交点に位置する画素３毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素３（各サブ画素３Ｒ、３Ｇ、３Ｂ）の薄膜トランジスタ１０及び２０によって、対応する有機ＥＬ素子５が選択的に発光することで、所望の画像を表示することができる。
　（薄膜トランジスタ）
　次に、実施の形態に係る薄膜トランジスタについて、図４を用いて説明する。図４は、実施の形態に係る薄膜トランジスタの概略断面図である。なお、以下の実施の形態では、上記有機ＥＬ表示装置１における薄膜トランジスタ２０について説明するが、薄膜トランジスタ１０も同様の構成とすることができる。つまり、以下に説明する薄膜トランジスタは、スイッチングトランジスタ及び駆動トランジスタのいずれにも適用することができる。ただし、キャリア移動度の高い酸化物半導体層をチャネル層としているので、駆動トランジスタに適用する方がよい。
　図４に示すように、薄膜トランジスタ２０は、基板２１と、基板２１の上方に形成されたゲート電極２２ｇと、基板２１の上方に形成されたチャネル層である酸化物半導体層２４と、ゲート電極２２ｇと酸化物半導体層２４との間に形成されたゲート絶縁膜２３と、酸化物半導体層２４に接続された複数の電極であるソース電極２５ｓ及びドレイン電極２５ｄと、ソース電極２５ｓ及びドレイン電極２５ｄを覆う保護膜２６とを有する。
　本実施の形態に係る薄膜トランジスタ２０は、チャネルエッチング型でボトムゲート型の薄膜トランジスタであって、基板２１上に形成されたゲート電極２２ｇを覆うようにゲート絶縁膜２３が形成されており、当該ゲート絶縁膜２３上には酸化物半導体層２４が島状に形成されている。
　一対のソース電極２５ｓ及びドレイン電極２５ｄは、酸化物半導体層２４上において基板水平方向に所定の間隔をあけて対向配置されている。本実施の形態における一対のソース電極２５ｓ及びドレイン電極２５ｄの各々は、酸化物半導体層２４の両端部の各々を覆うように、酸化物半導体層２４の端部の表面からゲート絶縁膜２３の表面にわたって形成されている。つまり、ソース電極２５ｓ及びドレイン電極２５ｄは、酸化物半導体層２４に接するだけではなく、ゲート絶縁膜２３にも接している。
　なお、本実施の形態において、ソース電極２５ｓ及びドレイン電極２５ｄは酸化物半導体層２４と接するように酸化物半導体層２４と直接的に接続されているが、酸化物半導体層２４とソース電極２５ｓ及びドレイン電極２５ｄとの間に別の層を設けて、ソース電極２５ｓ及びドレイン電極２５ｄと酸化物半導体層２４とが間接的に接続されていてもよい。少なくとも、キャリアが移動できるように酸化物半導体層２４とソース電極２５ｓ（ドレイン電極２５ｄ）とが電気的に接続されていればよい。
　保護膜２６は、ソース電極２５ｓ、ドレイン電極２５ｄ及び酸化物半導体層２４上において、これらを覆うように形成されている。本実施の形態における薄膜トランジスタ２０はチャネルエッチング型であるので、保護膜２６は、ソース電極２５ｓ及びドレイン電極２５ｄだけではなく、ソース電極２５ｓ及びドレイン電極２５ｄ間において酸化物半導体層２４にも接している。
　保護膜２６は、薄膜トランジスタ２０の上部層に形成される有機ＥＬ素子（発光層）の電極との絶縁を図るなどを目的として形成されている。なお、図示していないが、保護膜２６にはコンタクトホールが形成され、このコンタクトホールを通して、ソース電極２５ｓ又はドレイン電極２５ｄと上部層の有機ＥＬ素子の電極（例えば陽極）と電気的に接続される。
　ここで、基板２１としては、例えば、ガラス基板が用いられる。また、薄膜トランジスタ２０をフレキシブルディスプレイに用いる場合には樹脂基板を用いてもよい。なお、基板２１の表面にアンダーコート層を形成してもよい。
　ゲート電極２２ｇとしては、例えばＴｉ、Ｍｏ、Ｗ、Ａｌ、Ａｕなどの金属やＩＴＯ（酸化インジウムスズ）などの導電酸化物が用いられる。また、金属に関しては、例えばＭｏＷのような合金もゲート電極２２ｇとして用いることができる。また、膜の密着性を高めるために、酸化物との密着性が良い金属として例えばＴｉ、ＡｌやＡｕなどを挟んだ金属の積層体をゲート電極２２ｇとして用いることもできる。
　ゲート絶縁膜２３としては、例えば酸化シリコン膜や酸化ハフニウム膜などの酸化物薄膜、窒化シリコン膜などの窒化膜もしくはシリコン酸窒化膜の単層膜、又は、これらの積層膜などが用いられる。
　酸化物半導体層２４としては、Ｉｎ－Ｇａ－Ｚｎ－Ｏを含むＩｎＧａＺｎＯＸ（ＩＧＺＯ）などの透明アモルファス酸化物半導体により構成するのが望ましい。透明アモルファス酸化物半導体をチャネル層とする薄膜トランジスタは、キャリア移動度が高く、大画面及び高精細の表示装置に適している。また、透明アモルファス酸化物半導体は、低温成膜が可能であるため、プラスチックやフィルムなどのフレキシブル基板上に容易に形成することができる。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏを含むＩｎＧａＺｎＯＸのアモルファス酸化物半導体膜は、例えば、ＩｎＧａＯ3（ＺｎＯ）4組成を有する多結晶焼結体をターゲットとして、スパッタ法やレーザー蒸着法などの気相成膜法により成膜することができる。
　酸化物半導体層２４の膜厚は、１０ｎｍ～１５０ｎｍが好ましい。膜厚が１０ｎｍより薄い場合は、ピンホールが発生しやすくなり、また、膜厚が１５０ｎｍより厚い場合は、オフ動作時のリーク電流やサブスレッシュホルドスウィング値（Ｓ値）が増大し、トランジスタ特性が劣化する。
　また、酸化物半導体層２４は、ソース電極２５ｓ及びドレイン電極２５ｄ間のチャネル領域におけるＣｕの原子濃度が、１×１０-19／ｃｍ3以下であることが好ましい。Ｃｕの原子濃度（汚染量）が多いと、リーク電流が増大し、トランジスタ特性の変動をきたすとともに薄膜トランジスタ２０の消費電力が増大してしまう。
　なお、Ｃｕの原子濃度（汚染量）は、二次イオン質量分析法（ＳＩＭＳ）、すなわちイオン（一次イオン）を試料表面に照射することにより、飛び出してきた粒子のうちイオン（二次イオン）を質量分析することで、試料中に含まれる成分の定性・定量を行う方法を用いて測定して評価することができる。
　ソース電極２５ｓ及びドレイン電極２５ｄの各々は、Ｃｕを含む材料により構成されている。具体的には、ソース電極２５ｓ及びドレイン電極２５ｄの各々は、第１の層２５１、第２の層２５２及び第３の層２５３の３層を含む積層膜である。なお、ソース電極２５ｓ及びドレイン電極２５ｄは、３層構造に限らず、その他の層が含まれていても構わない。
　下層である第１の層２５１は、下地層との密着層であって、酸化物半導体層２４及びゲート絶縁膜２３の上に形成される。また、第１の層２５１は、第２の層２５２のＣｕ原子が拡散して酸化物半導体層２４内に入り込むことを抑制するＣｕ拡散抑制層としても機能する。
　中間層である第２の層２５２は、Ｃｕを主成分とする主配線層であって、第１の層２５１及び第３の層２５３に接して第１の層２５１と第３の層２５３との間に形成される。Ｃｕを主配線材料として用いることにより、低抵抗化を図ることができる。
　上層である第３の層２５３は、主配線層を保護するキャップ層であって、第２の層２５２の上に形成される。
　ソース電極２５ｓ及びドレイン電極２５ｄとしては、Ｍｏ（モリブデン）膜とＣｕ（銅）膜とＣｕＭｎ（銅マンガン）合金膜とが下から上にこの順序で積層された積層膜（ＣｕＭｎ合金膜／Ｃｕ膜／Ｍｏ膜）を含む構成とすることができる。具体的には、第１の層２５１がＭｏ膜で、第２の層２５２がＣｕ膜で、第３の層２５３がＣｕＭｎ合金膜であり、これらの層を基板２１の上方に向かって積層することによって形成することができる。なお、ＣｕＭｎ合金膜は、銅とマンガンとの合金膜であることを意味している。このことは、以下、同様である。
　また、ソース電極２５ｓ及びドレイン電極２５ｄとして、ＣｕＭｎ合金膜とＣｕ膜とＣｕＭｎ合金膜とが下から上にこの順序で積層された積層膜（ＣｕＭｎ合金膜／Ｃｕ膜／ＣｕＭｎ合金膜）を含む構成とすることができる。具体的には、第１の層２５１がＣｕＭｎ合金膜で、第２の層２５２がＣｕ膜で、第３の層２５３がＣｕＭｎ合金膜であり、これらの層を基板２１の上方に向かって積層することによって形成することができる。
　このように、第１の層（下層）２５１としてＭｏ膜又はＣｕＭｎ合金膜を形成することによって、第２の層２５２のＣｕ原子が酸化物半導体層２４に拡散することを抑制できる。さらに、第１の層（下層）２５１としてＭｏ膜又はＣｕＭｎ合金膜を形成することによって、下地層（酸化物半導体層２４、ゲート絶縁膜２３）との密着性を向上させることもできる。
　また、第３の層（上層）２５２としてＣｕＭｎ合金膜を形成することによって、第２の層２５２のＣｕ原子が酸化して第２の層２５２が変質することを抑制できる。これにより、Ｃｕ酸化によるソース電極２５ｓ及びドレイン電極２５ｄの高抵抗化を抑制できる。
　保護膜２６としては、例えば、４５０ｎｍ以下の波長の光を減衰させることが可能なシルセスシオキセン、アクリル、シロキサンを含む樹脂塗布型の感光性絶縁材料が用いられる。また、保護膜２６として、この感光性絶縁材料と無機絶縁材料との積層膜であってもよい。無機絶縁材料としては、例えば、酸化シリコン、酸化アルミニウム、酸化チタンなどが用いられる。また、無機絶縁材料の成膜には、ＣＶＤ法、スパッタリング法、ＡＬＤ法などが用いられる。
　（薄膜トランジスタの製造方法）
　次に、実施の形態に係る薄膜トランジスタ２０の製造方法について、図５Ａ～図５Ｋを用いて説明する。図５Ａ～図５Ｋは、実施の形態に係る薄膜トランジスタの製造方法における各工程の断面図である。
　まず、図５Ａに示すように、基板２１を準備して、当該基板２１の上方にゲート電極２２ｇを所望の形状に加工する。例えば、基板２１上にゲート金属膜をスパッタによって成膜し、フォトリソグラフィ法及びウエットエッチング法を用いてゲート金属膜をパターニングすることにより、所定形状のゲート電極２２ｇを形成する。
　次に、図５Ｂに示すように、基板２１の上方にゲート絶縁膜を形成する。例えば、ゲート電極２２ｇを覆うようにして酸化シリコンからなるゲート絶縁膜２３をプラズマＣＶＤなどによって成膜する。
　次に、図５Ｃ～図５Ｆに示すようにして、基板２１の上方に所定形状の酸化物半導体層２４を形成する。
　この場合、まず、図５Ｃに示すように、ゲート絶縁膜２３上に酸化物半導体層２４を成膜する。例えば、ＩｎＧａＺｎＯＸの透明アモルファス酸化物半導体からなる酸化物半導体層２４を上述の成膜方法によって成膜する。
　次いで、図５Ｄに示すように、酸化物半導体層２４を所定形状に加工するために、酸化物半導体層２４上にレジストパターンＲ１を形成する。
　続いて、レジストパターンＲ１を用いて、図５Ｅに示すように、酸化物半導体層２４のパターニングを行って、酸化物半導体層２４を所定形状に加工する。酸化物半導体層２４の加工には、例えばウエットエッチング法が用いられる。ウエットエッチング法には、燐酸、硝酸及び酢酸などを含む酸混合液、又は、シュウ酸、塩酸などが用いられる。
　次いで、図５Ｆに示すように、レジストパターンＲ１を除去する。レジストパターンＲ１の除去にはレジスト剥離液を用いたウエットエッチング処理や、Ｏ2プラズマを用いたドライエッチング処理などが用いられる。これにより、所定形状の酸化物半導体層２４を形成することができる。本実施の形態では、酸化物半導体層２４を島状に形成している。
　次に、図５Ｇ～図５Ｊに示すようにして、積層膜２５を形成及び加工して、一対のソース電極２５ｓ及びドレイン電極２５ｄを形成する。
　この場合、まず、図５Ｇに示すように、ソース電極２５ｓ及びドレイン電極２５ｄとなる積層膜（電極膜）２５として、第１の層２５１、第２の層２５２及び第３の層２５３を順次成膜する。例えば、第１の層２５１としてＭｏ膜又はＣｕＭｎ合金膜を成膜し、第２の層２５２としてＣｕ膜を成膜し、第３の層２５３としてＣｕＭｎ合金膜を成膜する。これらの膜は、例えばスパッタ法によって順次成膜することができる。
　第１の層２５１（下層）は、上述のとおり、酸化物半導体層２４へのＣｕの拡散を抑制する役割と、酸化物半導体層２４との密着性を向上させる役割とを果たす。第３の層（上層）２５３は、主配線層となる第２の層（Ｃｕ膜）２５２の酸化による変質を抑制する役割を果たす。
　次いで、図５Ｈに示すように、積層膜２５を加工して所定形状のソース電極２５ｓ及びドレイン電極２５ｄとするために、積層膜２５の上にレジストパターンＲ２を形成する。
　続いて、図５Ｉに示すように、レジストパターンＲ２を用いて積層膜２５のパターニングを行って、積層膜２５を所定形状のソース電極２５ｓ及びドレイン電極２５ｄに加工する。積層膜２５の加工には、例えばウエットエッチング法が用いられる。
　次いで、図５Ｊに示すように、レジストパターンＲ２を除去する。なお、レジストパターンＲ２の除去は、レジストパターンＲ１の除去と同様の方法を用いることができる。これにより、所定形状の一対のソース電極２５ｓ及びドレイン電極２５ｄを形成することができる。
　なお、ソース電極２５ｓ及びドレイン電極２５ｄを形成した後、酸化物半導体層２４を１５０～４５０℃で０．５～１２００分間の熱処理を行うとよい。この熱処理を行うことにより、酸化物半導体層２４とソース電極２５ｓ又はドレイン電極２５ｄとのコンタクト抵抗値を低減することができ、しかも酸化物半導体層２４の特性を安定化させることができる。
　次に、図５Ｋに示すように、ソース電極２５ｓ及びドレイン電極２５ｄを覆うように保護膜２６を形成する。これにより、薄膜トランジスタ２０が完成する。
　なお、上述したように、保護膜２６には、上部層の電極とソース電極２５ｓ又はドレイン電極２５ｄとの電気的コンタクト、あるいは、上部層の電極とゲート電極２２ｇとの電気的コンタクトを形成するためにコンタクトホールが形成される。コンタクトホールの形成は、保護膜２６として感光性材料を用いることにより、フォトリソグラフィ法により形成することができる。
　（作用効果等）
　以下、本実施の形態に係る薄膜トランジスタ２０の作用効果について、本開示の技術に至った経緯も含めて説明する。
　近年、表示装置の大画面化及び高精細化が求められており、表示装置に設けられる薄膜トランジスタの半導体層（チャネル層）として、キャリア移動度の高い酸化物半導体を用いることが検討されている。
　また、表示装置の大画面化及び高精細化によって配線が長く且つ細くなる傾向にある。このため、配線抵抗が高くなり、表示画像の品質が劣化するという課題がある。特に、薄膜トランジスタにおけるソース電極及びドレイン電極は、その一部が延設されて配線としても機能させることもあるので、ソース電極及びドレイン電極の材料及び構造は、薄膜トランジスタとしての性能だけではなく、配線としての性能も要求される。
　そこで、例えば、低抵抗の配線を実現するために、ソース電極及びドレイン電極の電極材料としてＣｕを用いることが考えられる。
　この場合、配線やソース電極及びドレイン電極の上に形成する保護膜として酸化膜を用いると、酸化膜の成膜過程では酸素が用いられるので、配線やソース電極及びドレイン電極のＣｕが酸化して高抵抗化するという課題がある。また、ソース電極及びドレイン電極には、ＴＦＴ製造プロセスにおける耐熱性も要求される。
　これらの課題に対して、主配線層であるＣｕ膜を保護するために、Ｃｕ膜の上にキャップ層を形成することが考えられる。
　一方、ソース電極及びドレイン電極は、下地層との密着性が重要となる。下地層との密着性が悪くなると、ソース電極及びドレイン電極の膜剥がれ等が生じ、トランジスタ特性が大きく劣化する。特に、チャネル層が酸化物半導体である場合、ソース電極又はドレイン電極と酸化物半導体層との密着性が悪くなると、コンタクト抵抗が大きくなる等してトランジスタ特性が劣化する。
　さらに、チャネル層として酸化物半導体層を用いた場合、チャネル領域におけるＣｕの原子濃度が多くなると、リーク電流が多くなり、所望のトランジスタ特性を得られないという課題もある。
　これらの課題に対して、下地層との密着性向上及びＣｕの拡散抑制のために、Ｃｕ膜の下に介在層を形成することが考えられる。
　本願発明者らは、上記の様々な観点の課題に着目し、チャネル層として酸化物半導体層を用いるととともにソース電極及びドレイン電極の主配線材料として低抵抗のＣｕを用いた場合に、ソース電極及びドレイン電極として適した電極構造及び金属材料について鋭意検討した。
　その結果、本願発明者らは、ソース電極及びドレイン電極として、Ｍｏ膜とＣｕ膜とＣｕＭｎ合金膜との積層膜、又は、ＣｕＭｎ合金膜とＣｕ膜とＣｕＭｎ合金膜との積層膜を用いることで、所望のトランジスタ特性が得られることを見出した。
　図６は、その検討結果を示すものであり、ソース電極及びドレイン電極における膜構造の比較表である。図６では、主配線層をＣｕ膜とするソース電極及びドレイン電極について、５つの例を示している。図６において、下層は第１の層２５１であり、主配線層は第２の層２５２であり、上層は第３の層２５３である。
　なお、図６において、密着性とは、ソース電極又はドレイン電極と下地層（酸化物半導体層、ゲート絶縁膜）とが正常に密着しているかどうかを評価したものである。また、耐熱性とは、ソース電極及びドレイン電極がＴＦＴ製造工程中の熱処理工程又は酸化処理工程の温度（例えば上限３００℃）に耐えられるかどうか（特に酸化雰囲気中での耐熱性）を評価したものである。また、加工形状性は、加工後のソース電極及びドレイン電極の形状が正常であるかどうか、あるいは、ソース電極及びドレイン電極をパターン形成する際に所定の加工ができるかどうかを評価したものである。また、○の評価は、いずれも問題がなかったことを意味し、×の評価は何らかの問題があったことを意味する。
　比較例１は、Ｃｕ膜（主配線層）とＣｕＭｎ合金膜（上層）との２層構造であり、Ｃｕ膜の酸化を抑制するためにＣｕ膜の上にＣｕＭｎ合金膜からなるキャップ層を形成した構成となっている。この場合、耐熱性及び加工形状性には問題はなかったが、Ｃｕは酸化物半導体層と密着しにくく、密着性に問題があった。
　比較例２は、Ｍｏ膜（下層）とＣｕ膜（主配線層）との２層構造であり、酸化物半導体層との密着性を向上させるためにＣｕ膜の下にＭｏ膜を形成した構成となっている。この場合、密着性及び加工形状性には問題はなかったが、耐熱性に問題があった。
　比較例３は、Ｍｏ膜（下層）とＣｕ膜（主配線層）とＭｏ膜（上層）との３層構造であり、比較例１の構成において、密着性を向上させるために下層としてＭｏ膜を形成した構成となっている。この場合、比較例１と比べて、密着性の問題は解消したが、加工形状性に問題が生じることが分かった。これは、Ｍｏ膜による電池反応によって加工形状に異常をきたしていると考えられる。
　実施例１は、Ｍｏ膜（下層）とＣｕ膜（主配線層）とＣｕＭｎ合金膜（上層）との３層構造であり、比較例３において、上層をＭｏ膜からＣｕＭｎ合金膜に代えた構成となっている。この構成により、上層のＣｕＭｎ合金膜によってＣｕ膜の酸化を抑制できるとともに、密着性、耐熱性及び加工形状性のいずれにも問題は生じなかった。つまり、実施例１では、比較例３のような電池反応が発生せず、加工形状に異常が生じなかった。
　実施例２は、ＣｕＭｎ合金膜（下層）とＣｕ膜（主配線層）とＣｕＭｎ合金膜（上層）との３層構造であり、比較例３において、上層及び下層のＭｏ膜をＣｕＭｎ合金膜に代えた構成となっている。この構成により、上層のＣｕＭｎ合金膜によってＣｕ膜の酸化を抑制できるとともに、密着性、耐熱性及び加工形状性のいずれにも問題は生じなかった。なお、実施例２でも、電池反応は発生せず、加工形状に異常は生じなかった。
　図６に示す結果から、図４に示す薄膜トランジスタ２０のソース電極２５ｓ及びドレイン電極２５ｄに実施例１又は実施例２の電極構造及び材料を適用することで、低抵抗配線を実現しつつ、密着性、耐熱性及び加工形状性に優れたソース電極２５ｓ及びドレイン電極２５ｄを実現できることが分かった。
　そこで、本実施の形態における薄膜トランジスタ２０では、酸化物半導体層２４に接続されたソース電極２５ｓ及びドレイン電極２５ｄが、Ｍｏ膜とＣｕ膜とＣｕＭｎ合金膜との積層膜、及び、ＣｕＭｎ合金膜とＣｕ膜とＣｕＭｎ合金膜との積層膜のいずれかの積層膜を含むように構成している。
　これにより、第１に、Ｃｕ膜の下にＭｏ膜又はＣｕＭｎ合金膜を形成することによって、Ｃｕ膜のＣｕ原子が拡散して酸化物半導体層２４に入り込むことを抑制できるとともに、下地層（酸化物半導体層２４、ゲート絶縁膜２３）との密着性を向上させることができる。これにより、トランジスタ特性が劣化することを抑制できる。
　第２に、Ｃｕ膜の上にＣｕＭｎ合金膜を形成することによって、上方からの酸素をＣｕＭｎ合金膜でブロックすることができ、Ｃｕ膜の酸化を抑制することができる。これにより、ソース電極２５ｓ及びドレイン電極２５ｄの酸化による高抵抗化を抑制でき、低抵抗配線を実現できる。また、Ｃｕ膜の上にＣｕＭｎ合金膜を形成することによって、耐熱性を確保することもできる。
　第３に、少なくとも上記２種類の積層膜のいずれかを用いることで、ソース電極２５ｓ及びドレイン電極２５ｄの所望の加工形状性を得ることができる。
　以上、本実施の形態における薄膜トランジスタ２０によれば、酸化物半導体をチャネル層とする薄膜トランジスタでありながら、低抵抗配線であり、かつ、密着性、耐熱性及び加工形状性に優れたソース電極２５ｓ及びドレイン電極２５ｄを実現しつつ、所望のトランジスタ特性を得ることができる。
　また、図５Ａ～図５Ｋの製造方法によって実際に作製した薄膜トランジスタ２０のソース電極２５ｓ及びドレイン電極２５ｄを分析してみたところ、図７に示す膜構成になっていることが判明した。図７は、図５Ｋの破線で囲まれる領域Ａの拡大図であり、ソース電極２５ｓ周辺の拡大断面図である。また、ドレイン電極２５ｄにおいても、界面層２５４が形成されている。
　図７に示すように、酸化シリコン膜からなる保護膜２６とＣｕＭｎ合金膜からなる第３の層（上層）２５３との界面には、膜厚が５ｎｍ～１０ｎｍ程度のＭｎＳｉＯからなる界面層２５４が形成されていることが分かった。つまり、ソース電極２５ｓが、Ｍｏ膜とＣｕ膜とＣｕＭｎ合金膜とＭｎＳｉＯ膜とが下から上にこの順序で積層された積層膜になっていることが分かった。
　この界面層２５４は、ＣｕＭｎ合金膜である第３の層２５３のＭｎ成分と、酸化シリコン膜である保護膜２６のＳｉ成分及びＯ成分とが結合して生成された層であると考えられる。この界面層（ＭｎＳｉＯ膜）２５４が形成されることによって、さらに、ソース電極２５ｓ及びドレイン電極２５ｄの性能が向上していると考えられる。
　次に、ＣｕＭｎ合金膜からなる第３の層（上層）２５３のＭｎ濃度に関して行った実験結果を、図８を用いて説明する。この実験では、Ｍｎ濃度の異なるＣｕＭｎ合金膜の単層膜を複数作製し、各ＣｕＭｎ合金膜を加熱していったときの抵抗率の変化を調べた。
　具体的には、図８に示すように、Ｍｎ濃度が０％（Ｃｕ）、Ｍｎ濃度が４％（ＣｕＭｎ４％）、Ｍｎ濃度が８％（ＣｕＭｎ８％）、Ｃｕ濃度が１０％（ＣｕＭｎ１０％）の４つのＣｕＭｎ単層膜について、加熱温度を１００℃、２００℃、２５０℃、３００℃、３５０℃とした場合における各抵抗率の値を測定した。
　ここで、配線形成以降のプロセス温度の上限により３００℃の耐熱性が要求される。例えば保護膜２６として酸化シリコン膜をプラズマＣＶＤで成膜する場合、保護膜２６の成膜温度は最大で３００℃である。このことから、ＣｕＭｎ合金膜は、３００℃以下において安定した抵抗率になっていることが好ましい。
　図８に示すように、ＣｕＭｎ合金膜のＭｎ濃度が０％及び４％の場合は、加熱温度が２５０℃を越えると抵抗率が急激に上昇していることが分かる。これは、酸化によって抵抗率が上昇していると考えられる。
　一方、ＣｕＭｎ合金膜のＭｎ濃度が少なくとも８％及び１０％の場合は、加熱温度が３００℃以下では抵抗率の変動はみられない。つまり、ＣｕＭｎ合金膜のＭｎ濃度を少なくとも８％以上とすることによって、ＴＦＴプロセスの上限温度に耐えうる耐熱性を確保することができる。
　以上により、ＣｕＭｎ合金膜のＭｎ濃度は、８％以上にすることが好ましい。なお、大型ターゲットの作製上限の観点からは、実用上、ＣｕＭｎ合金膜のＭｎ濃度は、１５％以下にすることが好ましい。
　次に、第３の層（上層）２５３の膜厚に関して行った実験結果を、図９を用いて説明する。この実験では、ソース電極２５ｓ（ドレイン電極２５ｄ）がＭｏ膜（下層）とＣｕ膜とＣｕＭｎ合金膜（上層）の構造である場合において、キャップ層である第３の層２５３（ＣｕＭｎ合金膜）の膜厚を変化させたときの、加熱処理の有無によるソース電極２５ｓ（ドレイン電極２５ｄ）のシート抵抗の変化を調べた。
　具体的には、図９に示すように、第３の層２５３であるＣｕＭｎ合金膜のＭｎ濃度が８％である場合において、３００℃の加熱処理を行った場合と加熱処理を行わなかった場合とで、ＣｕＭｎ合金膜の膜厚を３０ｎｍ、４０ｎｍ、５０ｎｍ、６０ｎｍ、８０ｎｍ、１００ｎｍとした場合における各抵抗率の値を測定した。
　図９に示すように、キャップ層である第３の層２５３（ＣｕＭｎ合金膜）の厚みが薄いと、配線形成以降のプロセスの上限温度（３００℃）で加熱した場合に、抵抗率が大きくなることが分かる。ここで、表示装置における配線抵抗としては、０．０７Ω／□以下であることが要求されていることから、図９に示すように、耐熱性確保のためには、第３の層２５３であるＣｕＭｎ合金膜の膜厚は、５０ｎｍ以上にすることが好ましい。
　なお、ウエットエッチングの加工精度の観点からは、第３の層２５３（ＣｕＭｎ合金膜）の膜厚は、１００ｎｍ以下とすることが好ましい。
　また、下層の第１の層２５１の膜厚については、ＣｕＭｎ合金膜の場合は、２０ｎｍ以上６０ｎｍ以下にするとよく、Ｍｏ膜の場合は、１０ｎｍ以上４０ｎｍ以下にするとよい。この範囲内の膜厚とすることで、所望のトランジスタ特性を得ることができる。
　また、上述のとおり、配線抵抗としては０．０７Ω／□以下であることが要求されていることから、Ｃｕ膜である第２の層２５２の膜厚は、３００ｎｍ以上にするとよい。
　（変形例等）
　以上、薄膜トランジスタ、薄膜トランジスタの製造方法及び有機ＥＬ表示装置について、施の形態に基づいて説明したが、本発明は、上記実施の形態に限定されるものではない。
　例えば、上記実施の形態に係る薄膜トランジスタ２０は、ボトムゲート型のＴＦＴとしたが、図１０に示すように、トップゲート型のＴＦＴとしても構わない。
　図１０に示される変形例に係る薄膜トランジスタ２０Ａは、基板２１と、基板２１上に形成されたアンダーコート層２７と、アンダーコート層２７上に形成された酸化物半導体層２４と、酸化物半導体層２４を覆うように形成されたゲート絶縁膜２３と、酸化物半導体層２４の上方であってゲート絶縁膜２３上に形成されたゲート電極２２ｇと、ゲート電極２２ｇを覆うようにゲート絶縁膜２３上に形成された層間絶縁膜２８と、層間絶縁膜２８上に形成されるとともに酸化物半導体層２４に接続されたソース電極２５ｓ及びドレイン電極２５ｄと、ソース電極２５ｓ及びドレイン電極２５ｄを覆うように形成された保護膜２６とを有する。
　ソース電極２５ｓ及びドレイン電極２５ｄは、上記実施の形態と同様に、第１の層２５１（Ｍｏ膜又はＣｕＭｎ合金膜）と第２の層２５２（Ｃｕ膜）と第３の層２５３（ＣｕＭｎ合金膜）とが下から上にこの順序で積層された積層膜を含む構成となっている。第３の層２５３は、層間絶縁膜２８及びゲート絶縁膜２３に形成されたコンタクトホールに埋め込まれて、酸化物半導体層２４と接続されている。
　以上、本変形例に係る薄膜トランジスタ２０Ａにおいても、上記実施の形態に係る薄膜トランジスタ２０と同様の効果が得られる。
　また、上記実施の形態に係る薄膜トランジスタ２０は、チャネルエッチング型のＴＦＴとしたが、チャネルエッチングストッパー型（チャネル保護型）のＴＦＴとしても構わない。この場合、酸化物半導体層２４の上に、チャネルエッチングストッパー（チャネル保護膜）としてＳｉＯ2薄膜などが形成される。
　また、上記の実施の形態及び変形例では、ソース電極２５ｓとドレイン電極２５ｄとは同じ積層膜であるとしたが、異なる積層膜であっても構わない。例えば、ソース電極２５ｓがＭｏ膜とＣｕ膜とＣｕＭｎ合金膜との積層膜であり、ドレイン電極２５ｄがＣｕＭｎ合金膜とＣｕ膜とＣｕＭｎ合金膜との積層膜であってもよいし、逆に、ソース電極２５ｓがＣｕＭｎ合金膜とＣｕ膜とＣｕＭｎ合金膜との積層膜であり、ドレイン電極２５ｄがＭｏ膜とＣｕ膜とＣｕＭｎ合金膜との積層膜であってもよい。
　また、上記実施の形態では、薄膜トランジスタを用いた表示装置として、有機ＥＬ素子を用いた有機ＥＬ表示装置について説明したが、上記実施の形態における薄膜トランジスタ２０は、液晶表示素子等、アクティブマトリクス基板（薄膜トランジスタアレイ装置）が用いられる他の表示素子を備えた表示装置にも適用することもできる。
　また、以上説明した有機ＥＬ表示装置等の表示装置（表示パネル）については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話など、表示パネルを有するあらゆる電子機器に適用することができる。特に、大画面及び高精細の表示装置に適している。
　その他、各実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
　ここに開示された技術は、酸化物半導体を用いた薄膜トランジスタ及びその製造方法、並びに、薄膜トランジスタを用いた有機ＥＬ表示装置等の表示装置等において広く利用することができる。
　１　　有機ＥＬ表示装置
　２　　薄膜トランジスタアレイ装置
　３　　画素
　３Ｒ，３Ｇ，３Ｂ　　サブ画素
　３ａ　　バンク
　４　　画素回路
　５　　有機ＥＬ素子
　６　　ゲート配線
　７　　ソース配線
　８　　電源配線
　９　　キャパシタ
　１０，２０，２０Ａ　　薄膜トランジスタ
　１２ｇ，２２ｇ　　ゲート電極
　１５ｓ，２５ｓ　　ソース電極
　１５ｄ，２５ｄ　　ドレイン電極
　２１　　基板
　２３　　ゲート絶縁膜
　２４　　酸化物半導体層
　２５　　積層膜
　２６　　保護膜
　２７　　アンダーコート層
　２８　　層間絶縁膜
　５１　　陽極
　５２　　ＥＬ層
　５３　　陰極
　２５１　　第１の層
　２５２　　第２の層
　２５３　　第３の層
　２５４　　界面層

Claims (12)

  1. 　基板の上方に形成されたゲート電極と、
    　前記基板の上方に形成された酸化物半導体層と、
    　前記ゲート電極と前記酸化物半導体層との間に形成されたゲート絶縁膜と、
    　前記酸化物半導体層に接続された複数の電極と、
    　前記複数の電極を覆う保護膜とを有し、
    　前記複数の電極のそれぞれは、Ｍｏ膜とＣｕ膜とＣｕＭｎ合金膜とが下から上にこの順序で積層された積層膜、又は、ＣｕＭｎ合金膜とＣｕ膜とＣｕＭｎ合金膜とが下から上にこの順序で積層された積層膜を含む、
    　薄膜トランジスタ。
  2. 　前記積層膜の上層としての前記ＣｕＭｎ合金膜は、Ｍｎ濃度が８％以上である、
    　請求項１に記載の薄膜トランジスタ。
  3. 　前記積層膜の上層としての前記ＣｕＭｎ合金膜の膜厚は、５０ｎｍ以上である、
    　請求項１又は２に記載の薄膜トランジスタ。
  4. 　前記保護膜は、酸化シリコン膜であり、
    　前記複数の電極は、Ｍｏ膜とＣｕ膜とＣｕＭｎ合金膜とＭｎＳｉＯ膜とが下から上にこの順序で積層された積層膜である、
    　請求項１～３のいずれか１項に記載の薄膜トランジスタ。
  5. 　前記保護膜は、酸化シリコン膜であって、３００℃以下で形成されている、
    　請求項１～３のいずれか１項に記載の薄膜トランジスタ。
  6. 　前記複数の電極のそれぞれのシート抵抗は、０．０７Ω／□である、
    　請求項１～５のいずれか１項に記載の薄膜トランジスタ。
  7. 　前記複数の電極のそれぞれが、Ｍｏ膜とＣｕ膜とＣｕＭｎ合金膜との積層膜である場合、前記積層膜の下層としての前記Ｍｏ膜の膜厚は、１０ｎｍ以上、４０ｎｍ以下である、
    　請求項１～６のいずれか１項に記載の薄膜トランジスタ。
  8. 　前記複数の電極のそれぞれが、ＣｕＭｎ合金膜とＣｕ膜とＣｕＭｎ合金膜との積層膜である場合、前記積層膜の下層としての前記ＣｕＭｎ合金膜の膜厚は、２０ｎｍ以上、６０ｎｍ以下である、
    　請求項１～６のいずれか１項に記載の薄膜トランジスタ。
  9. 　前記酸化物半導体層のチャネル領域におけるＣｕの濃度は、１×１０-19／ｃｍ3以下である、
    　請求項１～８のいずれか１項に記載の薄膜トランジスタ。
  10. 　前記ゲート絶縁膜は、前記ゲート電極を覆うように形成されており、
    　前記酸化物半導体層は、前記ゲート絶縁膜の上に形成されている、
    　請求項１～９のいずれか１項に記載の薄膜トランジスタ。
  11. 　請求項１～１０のいずれか１項に記載の薄膜トランジスタと、
    　前記薄膜トランジスタの上に形成された層間絶縁膜と、
    　前記層間絶縁膜の上に形成された有機ＥＬ素子とを備える、
    　有機ＥＬ表示装置。
  12. 　基板の上方にゲート電極を形成する工程と、
    　前記基板の上方にゲート絶縁膜を形成する工程と、
    　前記基板の上方に酸化物半導体層を形成する工程と、
    　前記酸化物半導体層に接続される複数の電極を形成する工程と、
    　前記複数の電極を覆う保護膜を形成する工程とを含み、
    　前記複数の電極を形成する工程は、Ｍｏ膜とＣｕ膜とＣｕＭｎ合金膜とを下から上にこの順序で積層する工程、又は、ＣｕＭｎ合金膜とＣｕ膜とＣｕＭｎ合金膜とを下から上にこの順序で積層する工程を含む、
    　薄膜トランジスタの製造方法。
     
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