KR102114315B1 - 박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법 - Google Patents

박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판은, 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터; 상기 액티브층, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극 중에서 선택된 어느 하나의 전극과 동일층에 형성된 제1 도전층; 상기 제1 도전층과 다른 층에 배치된 제2 도전층; 상기 제1 도전층을 노출시키는 제1 콘택홀부, 상기 제2 도전층을 노출시키는 제2 콘택홀부, 및 상기 제1 콘택홀부와 상기 제2 콘택홀부를 연결하며 상기 제1 콘택홀부와 상기 제2 콘택홀부의 폭보다 작은 폭을 가지는 연결부를 포함하는 노드 콘택홀; 상기 노드 콘택홀에 형성되어 상기 제1 도전층과 상기 제2 도전층을 연결하는 연결 노드;를 포함한다.

Description

박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법{THIN-FILM TRANSISTOR ARRAY SUBSTRATE, DISPLAY APPARATUS INCLUDING THEREOF AND METHOD FOR MANUFACTURING OF THIN-FILM TRANSISTOR ARRAY SUBSTRATE}
본 발명의 일 실시예들은 박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법에 관한 것이다.
유기 발광 표시 장치, 액정 표시 장치 등과 같은 표시 장치는 박막 트랜지스터(Thin Film Transistor: TFT), 커패시터, 및 복수의 배선을 포함한다.
표시 장치가 제작되는 기판은 TFT, 커패시터, 및 배선 등의 미세 패턴으로 이루어지고, 상기 TFT, 커패시터 및 배선 간의 복잡한 연결에 의해 표시 장치가 작동된다.
최근 콤팩트하고 해상도가 높은 디스플레이에 대한 요구가 증가함에 따라, 표시 장치에 포함된 TFT, 커패시터 및 배선들 간의 효율적인 공간 배치와 연결 구조에 대한 요구가 높아지고 있다.
본 발명의 일 실시예들은 상기와 같은 문제점들을 해결하기 위한 것으로, 공간 배치 및 연결 구조가 효율적인 박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 측면에 따르면, 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터; 상기 액티브층, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극 중에서 선택된 어느 하나의 전극과 동일층에 동일 재료로 형성된 제1 도전층; 상기 제1 도전층과 다른 층에 배치된 제2 도전층; 상기 제1 도전층을 노출시키는 제1 콘택홀부, 상기 제2 도전층을 노출시키는 제2 콘택홀부, 및 상기 제1 콘택홀부와 상기 제2 콘택홀부를 연결하며 상기 제1 콘택홀부와 상기 제2 콘택홀부의 폭보다 작은 폭을 가지는 연결부를 포함하는 노드 콘택홀; 상기 노드 콘택홀에 형성되어 상기 제1 도전층과 상기 제2 도전층을 연결하는 연결 노드;를 포함하는 박막 트랜지스터 어레이 기판이 제공된다.
상기 연결부의 상기 제1 콘택홀부로부터 상기 제2 콘택홀부로 연장되는 방향의 길이는 1.5 μm 이하일 수 있다.
상기 제1 도전층과 상기 제2 도전층 사이에 배치된 제1 절연층을 더 포함하며, 상기 제1 도전층과 상기 제2 도전층은 상기 제1 절연층에 의해 분리될 수 있다.
상기 제2 도전층 상에 배치된 제2 절연층을 더 포함하며, 상기 제2 절연층의 일 영역은 상기 제1 콘택홀부와 상기 제2 콘택홀부 사이에 배치될 수 있다.
상기 제1 콘택홀부와 상기 제2 콘택홀부 사이에 배치된 상기 제2 절연층 상에는 상기 제1 콘택홀부와 상기 제2 콘택홀부를 연결하는 상기 연결부가 배치될 수 있다.
상기 박막 트랜지스터는 제1 액티브층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터와, 제2 액티브층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함하며, 상기 제1 게이트 전극와 상기 제2 게이트 전극은 서로 다른 층에 배치될 수 있다.
상기 커패시터의 하부 전극은 상기 제1 게이트 전극과 동일한 층에 배치되고, 상기 커패시터의 상부 전극은 상기 제2 게이트 전극과 동일한 층에 배치되며, 상기 제1 도전층은 상기 제1 액티브층 및 상기 제2 액티브층과 동일한 층에 배치되며, 상기 제2 도전층은 상기 커패시터의 상기 하부 전극 또는 상기 상부 전극과 동일한 층에 배치될 수 있다.
또한, 본 발명의 다른 측면에 따르면, 박막 트랜지스터에 포함된 액티브층, 게이트 전극, 소스 전극과 드레인 전극 중에서 선택된 어느 하나의 전극과 동일층에 동일 재료로 제1 도전층을 형성하는 단계; 상기 제1 도전층과 다른 층에 제2 도전층을 형성하는 단계; 상기 제1 도전층을 노출시키는 제1 콘택홀부, 상기 제2 도전층을 노출시키는 제2 콘택홀부, 및 상기 제1 콘택홀부와 상기 제2 콘택홀부를 연결하며 상기 제1 콘택홀부와 상기 제2 콘택홀부의 폭보다 작은 폭을 가지는 연결부를 포함하는 노드 콘택홀을 형성하는 단계; 상기 노드 콘택홀에 상기 제1 도전층과 제2 도전층을 연결하는 연결 노드을 형성하는 단계;를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법이 제공된다.
상기 노드 콘택홀을 형성하는 단계는, 상기 제1 콘택홀부와 상기 제2 콘택홀부에 각각 대응되는 제1 개구와 제2 개구를 포함하는 마스크에 광을 조사하여 상기 노드 콘택홀을 형성하는 단계를 포함할 수 있다.
상기 마스크에 포함된 상기 제1 개구와 상기 제2 개구의 이격 거리는 1.5 μm 이하일 수 있다.
상기 제1 도전층을 형성하는 단계 후에 제1 절연층을 형성하는 단계, 상기 제2 도전층을 형성하는 단계 후에 제2 절연층을 형성하는 단계를 더 포함할 수 있다.
상기 노드 콘택홀을 형성하는 단계는, 상기 제1 절연층 및 상기 제2 절연층을 식각하여 상기 제1 도전층을 노출하는 제1 콘택홀부를 형성하는 단계, 상기 제2 절연층을 식각하여 상기 제2 도전층을 노출하는 제2 콘택홀부를 형성하는 단계, 및 상기 제1 콘택홀부와 상기 제2 콘택홀부의 사이에 배치된 상기 제2 절연층의 일부를 식각하여 상기 연결부를 형성하는 단계를 포함할 수 있다.
또한, 본 발명의 또 다른 측면에 따르면, 하나 이상의 박막 트랜지스터와 하나 이상의 커패시터를 포함하고 복수의 배선에 연결된 화소 회로와, 상기 화소 회로와 연결된 표시 소자를 포함하는 복수의 화소; 상기 화소에 위치하고, 상기 박막 트랜지스터에 포함된 액티브층, 게이트 전극, 소스 전극과 드레인 전극 중에서 선택된 어느 하나의 전극과 동일층에 동일 재료로 형성된 제1 도전층; 상기 제1 도전층과 다른 층에 배치된 제2 도전층; 상기 제1 도전층을 노출시키는 제1 콘택홀부, 상기 제2 도전층을 노출시키는 제2 콘택홀부, 및 상기 제1 콘택홀부와 상기 제2 콘택홀부를 연결하며 상기 제1 콘택홀부와 상기 제2 콘택홀부의 폭보다 작은 폭을 가지는 연결부를 포함하는 노드 콘택홀; 상기 노드 콘택홀에 형성되어 상기 제1 도전층과 제2 도전층을 연결하는 연결 노드;를 포함하는 표시 장치가 제공된다.
상기 연결부의 상기 제1 콘택홀부로부터 상기 제2 콘택홀부로 연장되는 방향의 길이는 1.5 μm 이하일 수 있다.
상기 제1 도전층과 상기 제2 도전층 사이에 배치된 제1 절연층을 더 포함하며, 상기 제1 도전층과 상기 제2 도전층은 상기 제1 절연층에 의해 분리될 수 있다.
상기 제2 도전층 상에 배치된 제2 절연층을 더 포함하며, 상기 제2 절연층의 일 영역은 상기 제1 콘택홀부와 상기 제2 콘택홀부 사이에 배치될 수 있다.
상기 제1 콘택홀부와 상기 제2 콘택홀부 사이에 배치된 상기 제2 절연층 상에는 상기 제1 콘택홀부와 상기 제2 콘택홀부를 연결하는 상기 연결부가 배치될 수 있다.
상기 박막 트랜지스터는 제1 액티브층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터와, 제2 액티브층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함하며, 상기 제1 게이트 전극와 상기 제2 게이트 전극은 서로 다른 층에 배치될 수 있다.
상기 커패시터의 하부 전극은 상기 제1 게이트 전극과 동일한 층에 배치되고, 상기 커패시터의 상부 전극은 상기 제2 게이트 전극과 동일한 층에 배치되며, 상기 제1 도전층은 상기 제1 액티브층 및 상기 제2 액티브층과 동일한 층에 배치되며, 상기 제2 도전층은 상기 커패시터의 상기 하부 전극 또는 상기 상부 전극과 동일한 층에 배치될 수 있다.
상기 표시 소자는, 제1 전극, 제 2전극, 및 상기 제1 전극과 제2 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 소자일 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
상기와 같은 본 발명의 일 실시예에 따르면, 노드 콘택홀에 포함된 제1 콘택홀부, 제2 콘택홀부의 간격을 최적화함으로써 설계 마진을 줄이고, 노드 콘택홀과 금속 배선 간의 단락(short) 불량을 개선한 박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법을 제공할 수 있다.
또한, 해상도가 높은 표시 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 도 2의 화소를 개략적으로 나타낸 평면도이다.
도 4는 도 3의 영역 IV를 확대하여 나타낸 평면도이다.
도 5는 도 4의 A-A′을 따라 취한 단면도이다.
도 6은 도 4의 B-B′을 따라 취한 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치에 포함된 노드 콘택홀을 나타낸 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 표시 장치에 포함된 노드 콘택홀을 나타낸 단면도이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 표시 장치를 제조하는 방법을 나타낸 단면도들이다.
도 11은 도 10의 마스크(M)을 나타낸 평면도이다.
도 12 내지 도 14는 본 발명의 일 실시예에 따른 표시 장치를 제조하는 방법에 있어서, 도 4의 A-A′에 대응되는 영역을 나타낸 단면도들이다.
도 15 내지 도 17은 본 발명의 일 실시예에 따른 표시 장치를 제조하는 방법에 있어서, 도 4의 B-B′에 대응되는 영역을 나타낸 단면도들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었으며, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. 이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
또한, 첨부 도면에서는, 하나의 화소에 6개의 박막 트랜지스터(thin film transistor, TFT)와 1개의 커패시터(capacitor)를 구비하는 6Tr-1Cap 구조의 능동 구동(active matrix, AM)형 유기 발광 표시 장치를 도시하고 있지만, 본 발명이 이에 한정되는 것은 아니다. 따라서 표시 장치는 하나의 화소에 복수 개의 박막 트랜지스터와 하나 이상의 커패시터를 구비할 수 있으며, 별도의 배선이 더 형성되거나 기존의 배선이 생략되어 다양한 구조를 갖도록 형성할 수도 있다. 여기서, 화소는 화상을 표시하는 최소 단위를 말하며, 표시 장치는 복수의 화소들을 통해 화상을 표시한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이고, 도 2는 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소의 등가 회로도이다.
본 발명의 일 실시예에 의한 표시 장치(100)는 복수의 화소를 포함하는 표시부(10), 주사 구동부(20), 데이터 구동부(30), 발광 제어 구동부(40), 제어부(50), 표시장치에 외부 전압을 공급하는 전원 공급부(60)를 포함한다.
표시부(10)는 복수의 주사선(SL0 내지 SLn), 복수의 데이터선(DL1 내지 DLm), 및 복수의 발광 제어선(EML1 내지 EMLn)의 교차부에 위치되어, 대략 행렬 형태로 배열된 복수의 화소를 포함한다. 복수의 화소는 전원 공급부(60)로부터 제1 전원전압(ELVDD), 제2 전원전압(ELVSS), 초기화 전압(VINT) 등 외부 전압을 공급받는다. 제1 전원전압(ELVDD)은 소정의 하이 레벨 전압일 수 있고, 제2 전원전압(ELVSS)은 상기 제1 전원전압(ELVDD)보다 낮은 전압이거나 접지 전압일 수 있다.
각 화소는 표시부(10)에 전달되는 복수의 주사선(SL0 내지 SLn) 중 두 개의 주사선에 연결되어 있다. 도 1에서 화소는 해당 화소 라인에 대응하는 주사선과 그 이전 라인의 주사선에 연결되어 있으나, 이에 반드시 제한되는 것은 아니다.
또한 각 화소는 표시부(10)에 전달되는 복수의 데이터선(DL1 내지 DLm) 중 하나의 데이터선, 표시부(10)에 전달되는 복수의 발광 제어선(EML1 내지 EMLn) 중 하나의 발광 제어선에 연결되어 있다.
주사 구동부(20)는 복수의 주사선(SL0 내지 SLn)을 통해 각 화소에 두 개의 대응하는 주사 신호를 생성하여 전달한다. 즉, 주사 구동부(20)는 각 화소가 포함되는 화소 라인에 대응하는 주사선을 통해 제1 주사 신호를 전달하고, 해당 화소 라인의 이전 화소 라인에 대응하는 주사선을 통해 제2 주사 신호를 전달한다. 예를 들어, 주사 구동부(20)는 n번째 화소 라인의 m번째 열에 배치된 화소에 n번째 주사선(SLn)을 통해 제1 주사 신호(Sn)를 전달하고, n-1번째 주사선(SLn-1)을 통해 제2 주사 신호(Sn-1)를 전달한다.
데이터 구동부(30)는 복수의 데이터선(DL1 내지 DLm)을 통해 각 화소에 데이터 신호(D1 내지 Dm)를 전달한다.
발광 구동부(40)는 복수의 발광 제어선(EML1 내지 EMLn)을 통해 각 화소에 발광 제어 신호(EM1 내지 EMn)를 생성하여 전달한다.
제어부(50)는 외부에서 전달되는 복수의 영상 신호(R, G, B)를 복수의 영상 데이터 신호(DR, DG, DB)로 변경하여 데이터 구동부(30)에 전달한다. 또한 제어부(50)는 수직동기신호(Vsync), 수평동기신호(Hsync), 및 클럭신호(MCLK)를 전달받아 상기 주사 구동부(20), 데이터 구동부(30), 및 발광 제어 구동부(40)의 구동을 제어하기 위한 제어 신호를 생성하여 각각에 전달한다. 즉, 제어부(50)는 주사 구동부(20)를 제어하는 주사 구동 제어 신호(SCS), 데이터 구동부(30)를 제어하는 데이터 구동 제어 신호(DCS), 및 발광 제어 구동부(40)를 제어하는 발광 구동 제어 신호(ECS)를 각각 생성하여 전달한다.
복수의 화소 각각은 복수의 데이터선(DL1 내지 DLm)을 통해 전달된 데이터 신호(D0 내지 Dm)에 따라 유기 발광 소자(OLED)로 공급되는 구동 전류(Ioled)에 의해 소정 휘도의 빛을 발광한다.
도 2에 도시된 화소(1)는 n번째 화소 라인에 포함된 복수의 화소 중 하나로서, n번째 화소 라인에 대응하는 주사선(SLn)과 n번째 화소 라인 이전의 n-1번째 화소 라인에 대응하는 주사선(SLn-1)에 각각 연결되어 있다.
본 발명의 일 실시예에 따른 표시 장치의 하나의 화소(1)는 복수의 박막 트랜지스터(T1 내지 T6) 및 스토리지 커패시터(storage capacitor, Cst)를 포함하는 화소 회로(2)를 포함한다. 그리고 화소(1)는 화소 회로(2)를 통해 구동 전압을 전달받아 발광하는 유기 발광 소자(organic light emitting diode, OLED)를 포함한다.
박막 트랜지스터는 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)를 포함한다.
화소(1)는 스위칭 박막 트랜지스터(T2) 및 보상 박막 트랜지스터(T3)에 제1 주사 신호(Sn)를 전달하는 제1 주사선(SLn), 초기화 박막 트랜지스터(T4)에 이전 주사 신호인 제2 주사 신호(Sn-1)를 전달하는 제2 주사선(SLn-1), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)에 발광 제어 신호(EMn)를 전달하는 발광 제어선(EMLn), 제1 주사선(SLn)과 교차하며 데이터 신호(Dm)를 전달하는 데이터선(DLm), 제1 전원전압(ELVDD)을 전달하며 데이터선(DLm)과 거의 평행하게 형성되어 있는 구동 전압선(PL), 구동 박막 트랜지스터(T1)를 초기화하는 초기화 전압(VINT)을 전달하는 초기화 전압선(VL)을 포함한다.
구동 박막 트랜지스터(T1)의 게이트 전극(G1)은 스토리지 커패시터(Cst)의 하부 전극(Cst1)과 연결되어 있다. 구동 박막 트랜지스터(T1)의 소스 전극(S1)은 동작 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(PL)과 연결되어 있다. 구동 박막 트랜지스터(T1)의 드레인 전극(D1)은 발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드(anode) 전극과 전기적으로 연결되어 있다. 구동 박막 트랜지스터(T1)는 스위칭 박막 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기 발광 소자(OLED)에 구동 전류(Ioled)를 공급한다.
스위칭 박막 트랜지스터(T2)의 게이트 전극(G2)은 제1 주사선(SLn)과 연결되어 있다. 스위칭 박막 트랜지스터(T2)의 소스 전극(S2)은 데이터선(DLm)과 연결되어 있다. 스위칭 박막 트랜지스터(T2)의 드레인 전극(D2)은 구동 박막 트랜지스터(T1)의 소스 전극(S1)과 연결되어 있으면서 동작 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(PL)과 연결되어 있다. 이러한 스위칭 박막 트랜지스터(T2)는 제1 주사선(SLn)을 통해 전달받은 제1 주사 신호(Sn)에 따라 턴 온되어 데이터선(DLm)으로 전달된 데이터 신호(Dm)를 구동 박막 트랜지스터(T1)의 소스 전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막 트랜지스터(T3)의 게이트 전극(G3)은 제1 주사선(SLn)에 연결되어 있다. 보상 박막 트랜지스터(T3)의 소스 전극(S3)은 구동 박막 트랜지스터(T1)의 드레인 전극(D1)과 연결되어 있으면서 발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드(anode) 전극과 연결되어 있다. 보상 박막 트랜지스터(T3)의 드레인 전극(D3)은 스토리지 커패시터(Cst)의 하부 전극(Cst1), 초기화 박막 트랜지스터(T4)의 드레인 전극(D4) 및 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 함께 연결되어 있다. 보상 박막 트랜지스터(T3)는 제1 주사선(SLn)을 통해 전달받은 제1 주사 신호(Sn)에 따라 턴 온되어 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)을 서로 연결하여 구동 박막 트랜지스터(T1)를 다이오드 연결시킨다.
초기화 박막 트랜지스터(T4)의 게이트 전극(G4)은 제2 주사선(SLn-1)과 연결되어 있다. 초기화 박막 트랜지스터(T4)의 소스 전극(S4)은 초기화 전압선(VL)과 연결되어 있다. 초기화 박막 트랜지스터(T4)의 드레인 전극(D4)은 스토리지 커패시터(Cst)의 하부 전극(Cst1), 보상 박막 트랜지스터(T3)의 드레인 전극(D3) 및 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 함께 연결되어 있다. 초기화 박막 트랜지스터(T4)는 제2 주사선(SLn-1)을 통해 전달받은 제2 주사 신호(Sn-1)에 따라 턴 온되어 초기화 전압(VINT)을 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 구동 박막 트랜지스터(T1)의 게이트 전극(G1)의 전압을 초기화시키는 초기화 동작을 수행한다.
동작 제어 박막 트랜지스터(T5)의 게이트 전극(G5)은 발광 제어선(ELn)과 연결되어 있다. 동작 제어 박막 트랜지스터(T5)의 소스 전극(S5)은 구동 전압선(PL)과 연결되어 있다. 동작 제어 박막 트랜지스터(T5)의 드레인 전극(D5)은 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 스위칭 박막 트랜지스터(T2)의 드레인 전극(D2)과 연결되어 있다.
발광 제어 박막 트랜지스터(T6)의 게이트 전극(G6)은 발광 제어선(EMLn)과 연결되어 있다. 발광 제어 박막 트랜지스터(T6)의 소스 전극(S6)은 구동 박막 트랜지스터(T1)의 드레인 전극(D1) 및 보상 박막 트랜지스터(T3)의 소스 전극(S3)과 연결되어 있다. 발광 제어 박막 트랜지스터(T6)의 드레인 전극(D6)은 유기 발광 소자(OLED)의 애노드(anode) 전극과 전기적으로 연결되어 있다. 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)는 발광 제어선(34)을 통해 전달받은 발광 제어 신호(EMn)에 따라 동시에 턴 온되어 제1 전원전압(ELVDD)이 유기 발광 소자(OLED)에 전달되어 유기 발광 소자(OLED)에 구동 전류(Ioled)가 흐르게 된다.
스토리지 커패시터(Cst)의 상부 전극(Cst2)은 구동 전압선(PL)과 연결되어 있다. 스토리지 커패시터(Cst)의 하부 전극(Cst1)은 구동 박막 트랜지스터(T1)의 게이트 전극(G1), 보상 박막 트랜지스터(T3)의 드레인 전극(D3) 및, 초기화 박막 트랜지스터(T4)의 드레인 전극(D4)에 함께 연결되어 있다.
유기 발광 소자(OLED)의 캐소드(cathode) 전극은 제2 전원전압(ELVSS)과 연결되어 있다. 유기 발광 소자(OLED)는 구동 박막 트랜지스터(T1)로부터 구동 전류(Ioled)를 전달받아 발광함으로써 화상을 표시한다.
도 3은 본 발명의 일 실시예에 따른 도 2의 화소를 개략적으로 나타낸 평면도이고, 도 4는 도 3의 영역 IV를 확대하여 나타낸 평면도이고, 도 5는 도 3의 A-A′을 따라 취한 단면도이고, 도 6은 도 3의 B-B′을 따라 취한 단면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치의 화소(1)는 제1 주사 신호(Sn), 제2 주사 신호(Sn-1), 발광 제어 신호(EMn) 및 초기화 전압(VINT)을 각각 인가하며 행 방향을 따라 형성되어 있는 제1 주사선(SLn), 제2 주사선(SLn-1), 발광 제어선(EMLn) 및 초기화 전압선(VL)을 포함하고, 제1 주사선(SLn), 제2 주사선(SLn-1), 발광 제어선(EMLn) 및 초기화 전압선(VL) 모두와 교차하고 있으며 화소에 데이터 신호(Dm) 및 제1 전원전압(ELVDD)을 각각 인가하는 데이터선(DLm) 및 구동 전압선(PL)을 포함한다.
제1 주사선(SLn), 제2 주사선(SLn-1), 및 발광 제어선(EMLn)은 제1 게이트 배선에 포함되고, 초기화 전압선(VL)은 제2 게이트 배선에 포함된다.
제1 게이트 배선과 제2 게이트 배선은 서로 다른 층에 위치함으로써, 서로 다른 층에 위치하는 이웃하는 게이트 배선들 간의 거리를 좁게 형성할 수 있기 때문에, 동일한 면적에 보다 많은 화소를 형성할 수 있다. 즉, 고해상도의 표시 장치를 형성할 수 있다.
데이터선(DLm) 및 구동 전압선(PL)은 제2 게이트 배선들 상에 위치하는 제2 신호 배선들이다. 제2 신호 배선들은 제1 게이트 배선과 제2 게이트 배선을 포함하는 제1 신호 배선들과 서로 교차한다. 제2 신호 배선들은 저저항 배선으로 형성한다.
또한, 본 발명의 일 실시예에 따른 표시 장치의 화소(1)에는 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5), 발광 제어 박막 트랜지스터(T6), 스토리지 커패시터(Cst)가 형성되어 있으며, 도시하지 않았지만 비아홀(VIA)에 대응되는 영역에 제1 전극(애노드 전극), 유기 발광층, 제2 전극(캐소드 전극)을 포함하는 유기 발광 소자(OLED)가 형성될 수 있다.
한편, 유기 발광 소자(OLED)가 풀 컬러 유기 발광 소자(OLED)일 경우, 유기 발광층은 적색 부화소, 녹색 부화소 및 청색 부화소에 따라 각각 적색 발광층, 녹색 발광층 및 청색 발광층으로 패터닝될 수 있다.
한편, 유기 발광층은 백색광을 방출할 수 있도록 적색 발광층, 녹색 발광층 및 청색 발광층이 적층된 다층 구조를 갖거나, 적색 발광 물질, 녹색 발광 물질 및 청색 발광 물질을 포함한 단일층 구조를 가질 수 있다. 이와 같은 유기 발광층을 구비한 유기 발광 소자(OLED)는 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터를 추가로 구비함으로써, 풀 컬러를 방출할 수 있다.
구동 박막 트랜지스터(T1)는 구동 액티브층(A1), 구동 게이트 전극(G1), 구동 소스 전극(S1) 및 구동 드레인 전극(D1)을 포함한다. 이때, 구동 게이트 전극(G1)은 제2 게이트 배선에 포함될 수 있다.
스위칭 박막 트랜지스터(T2)는 스위칭 액티브층(A2), 스위칭 게이트 전극(G2), 스위칭 소스 전극(S2) 및 스위칭 드레인 전극(D2)을 포함한다. 이때, 스위칭 게이트 전극(G2)은 제1 게이트 배선에 포함될 수 있다.
즉, 구동 게이트 전극(G1)과 스위칭 게이트 전극(G2)은 서로 다른 층에 배치될 수 있다.
보상 박막 트랜지스터(T3)는 보상 액티브층(A3), 보상 게이트 전극(G3), 보상 소스 전극(S3) 및 보상 드레인 전극(D3)을 포함한다. 보상 게이트 전극(G3)은 제1 게이트 배선에 포함될 수 있으며, 보상 소스 전극(S3)은 보상 액티브층(A3)에서 불순물이 도핑된 보상 소스 영역에 해당하고 보상 드레인 전극(D3)은 보상 액티브층(A3)에서 불순물이 도핑된 보상 드레인 영역에 해당한다. 보상 박막 트랜지스터(T3)은 듀얼 게이트 전극을 형성하여 누설 전류(leakage current)를 방지한다.
그 외의 박막 트랜지스터들(T4 내지 T6)의 게이트 전극들(G4 내지 G6)은 제1 게이트 배선 또는 제2 게이트 배선에 포함될 수 있다. 또한, 스토리지 커패시터(Cst)의 하부 전극(Cst1)은 제1 게이트 배선, 상부 전극(Cst2)은 제2 게이트 배선에 포함될 수 있다.
도 4를 참조하면, 보상 액티브층(A3)으로부터 연장된 제1 도전층(110)과 커패시터(Cst)의 하부 전극(Cst1)으로부터 연장된 제2 도전층(120)을 노드 콘택홀(130) 및 연결 노드(140)를 이용하여 전기적으로 연결할 수 있다.
상기 제1 도전층(110)과 제2 도전층(120)은 제1 절연층(도 5, 102)에 의해 분리되어 서로 다른 층에 배치되며, 노드 콘택홀(130)은 제1 도전층(110)을 노출시키는 제1 콘택홀부(131), 제2 도전층(120)을 노출시키는 제2 콘택홀부(132), 제1 콘택홀부(131)와 제2 콘택홀부(132)를 연결하는 연결부(133)를 포함한다.
이때, 연결부(133)의 폭(W3)은 제1 콘택홀부(131)의 폭(W1) 및 제2 콘택홀부(132)의 폭(W2)에 비해 작은 값을 갖는다. 결과적으로 노드 콘택홀(130)은 평면에서 바라봤을 때, 아령 형태(땅콩 형태)의 형상을 갖을 수 있다.
그러나, 본 발명의 노드 콘택홀(130)의 형상은 이에 제한되지 않으며, 제1 도전층(110)에 대응되는 제1 콘택홀부(131)와 제2 도전층(120)에 대응되는 제2 콘택홀부(132)의 폭보다 제1 콘택홀부(131)와 제2 콘택홀부(132)를 연결하는 연결부(133)의 폭이 작은 형태라면 어느 형태라도 무방하다. 즉, 노드 콘택홀(130)의 평면 형상은 I 형태, 리본 형태 등 다양한 형태를 가질 수 있다.
또한, 상기 연결부(133)의 제1 콘택홀부(131)로부터 제2 콘택홀부(132)로 연장되는 방향으로의 길이는 1.5 μm 이하일 수 있다.
노드 콘택홀(130)의 형상 및 연결부(133)의 길이에 대해서는 도 9 및 도 10의 제조 방법에 관한 설명에서 구체적으로 설명한다.
도 4의 A-A′의 단면을 도시한 도 5와 도 4의 B-B′의 단면을 도시한 도 6을 참조하면, 기판(101) 상에 제1 도전층(110)이 배치되고, 제1 도전층(110) 상에 제1 절연층(102)이 배치된다. 이때, 제1 도전층(110)은 박막 트랜지스터의 액티브층과 동일층에 형성될 수 있으며, 특히, 액티브층을 구성하는 반도체 물질에 불순물이 도핑되어 도전성을 띄는 소스 영역 및 드레인 영역과 동일 물질로 구성될 수 있다. 또한, 상기 반도체 물질은 폴리 실리콘(poly-silicon)일 수 있지만 반드시 이에 한정되는 것은 아니며 산화물 반도체로 형성될 수도 있다.
본 실시예에서, 제1 도전층(110)은 보상 박막 트랜지스터(T3)의 드레인 영역에 대응되지만, 본 발명은 이에 제한되지 않는다.
제1 절연층(102) 상에는 제2 도전층(120)이 배치된다. 즉, 제1 도전층(110)과 제2 도전층(120)은 제1 절연층(102)에 의해 절연되어 있다. 이때, 제2 도전층(120)은 커패시터의 하부 전극(Cst1)이 연장된 영역에 대응될 수 있다.
본 실시예에서, 커패시터(Cst)의 하부 전극(Cst1)은 제1 게이트 배선에 포함되며, 스위칭 박막 트랜지스터(T2)의 게이트 전극(G2)과 동일층에 동일 물질로 형성될 수 있다. 그러나, 본 발명은 이에 제한되지 않으며, 제2 도전층(120)은 제1 도전층(110)과 다른 층에 배치되며 도전성을 띄는 어떠한 층이라도 무방하며, 커패시터(Cst)의 하부 전극(Cst1) 또한 반드시 제1 게이트 배선에 포함될 필요는 없다.
또한, 본 실시예에서, 제1 도전층(110)과 제2 도전층(120)은 평면에서 바라보았을 때, 서로 중첩되도록 배치될 수 있다.
이 경우, 표시 장치의 설계 마진을 줄여 공간 이용을 극대화할 수 있는 장점이 있어 고해상도의 화소 설계에 적합하다.
제2 도전층(120) 상에는 제2 절연층(103)이 배치된다.
즉, 제1 도전층(110) 상에는 제1 절연층(102) 및 제2 절연층(103)이 배치되고, 제1 절연층(102) 및 제2 절연층(103)을 관통하여 제1 도전층(110)을 노출시키는 제1 콘택홀부(131)가 배치된다. 또한, 제2 절연층(103)의 제2 도전층(120)에 대응되는 영역에는, 제2 절연층(103)을 관통하여 제2 도전층(120)을 노출시키는 제2 콘택홀부(132)가 배치된다.
따라서, 제1 콘택홀부(131)와 제2 콘택홀부(132)의 사이에는 제2 절연층(103)의 일부 영역이 배치된다.
도 6을 참고하면, 제1 콘택홀부(131)와 제2 콘택홀부(132)의 사이에 배치된 제2 절연층(103) 상에 제1 콘택홀부(131)와 제2 콘택홀부(132)을 연결하는 연결부(133)가 배치된다. 연결부(133)의 폭(W3)은 제1 콘택홀부(131)의 폭(W1) 및 제2 콘택홀부(132)의 폭(W1)보다 작기 때문에, A-A′에 대한 단면도에는 연결부(133)가 도시되지 않는다.
즉, 제1 콘택홀부(131)와 제2 콘택홀부(132) 사이에 배치되며, 제1 콘택홀부(131)와 제2 콘택홀부(132)의 중심을 연결하는 영역에 대응되는 제2 절연층(103)은 다른 영역의 제2 절연층(103)보다 높이가 낮게, 즉 두께가 얇게 형성되며 이에 대응되는 영역에 연결부(133)가 배치된다.
노드 콘택홀(130)에는 제1 도전층(110)과 제2 도전층(120)을 전기적으로 연결하는 연결 노드(140)가 배치된다.
연결 노드(140)는 도전성을 가진 어떤 재료로도 형성될 수 있으며, 연결 노드(140)의 평면 형상 또한 아령 형태(땅콩 형태) 등일 수 있다.
연결 노드(140) 상에는 박막 트랜지스터의 소스 전극 및 드레인 전극과 동일층에 동일 물질로 형성된 제3 도전층(150)이 배치될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치에 포함된 노드 콘택홀을 나타낸 단면도이다.
도 7을 참조하면, 일 실시예에 따른 표시 장치는, 기판(201) 상에 박막 트랜지스터의 액티브층과 동일층에 배치된 제1 도전층(210), 제1 도전층(210) 상에 배치된 제1 절연층(202), 제1 절연층(202) 상에 배치된 제2 도전층(220), 제2 도전층(220) 상에 배치된 제2 절연층(203), 제1 도전층(210)과 제2 도전층(220)을 전기적으로 연결시키는 노드 콘택홀(230) 및 연결 노드(240)를 포함한다.
제2 절연층(203) 및 연결 노드(240) 상에는 제3 도전층(250)이 배치된다.
이때, 제1 도전층(210)과 제2 도전층(220)은 제1 절연층(202)에 의해 분리되어 있으며 평면에서 바라보았을 때 서로 중첩되지 않는다. 즉, 본 발명의 노드 콘택홀(230)은 서로 다른 층에 배치된 2개의 도전층이 평면상 중첩되어 있는 경우뿐만 아니라, 중첩되어 있지 않은 경우에도 적용될 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 표시 장치에 포함된 노드 콘택홀을 나타낸 단면도이다.
도 8을 참조하면, 일 실시예에 따른 표시 장치는, 기판(301) 상에 박막 트랜지스터의 액티브층과 동일층에 배치된 제1 도전층(310), 제1 도전층(310) 상에 배치된 제1 절연층(302) 및 제2 절연층(303), 제2 절연층(303) 상에 배치된 제2 도전층(320) 및 제2 도전층(320) 상에 배치된 제3 절연층(304)을 포함한다.
즉, 제2 도전층(320)은 도 6의 제2 도전층(120)과 다른 층에 배치될 수 있으며, 제2 게이트 배선에 포함될 수 있다. 이때, 제2 도전층(320)은 표시 장치에 포함된 커패시터(Cst)의 상부 전극(Cst2)과 동일층에 형성될 수 있다.
제1 도전층(310) 및 제2 도전층(320)은 노드 콘택홀(330) 및 연결 노드(340)에 의해 전기적으로 연결되며, 제3 절연층(304) 및 연결 노드(340) 상에는 제3 도전층(350)이 배치될 수 있다.
또한, 제1 절연층(302)과 제2 절연층(303) 사이에는 제1 게이트 배선에 포함되는 추가적인 도전층이 배치될 수 있다.
상술한 실시예들에서는 액티브층과 동일층에 형성된 제1 도전층(110, 210, 310)과, 커패시터(Cst)의 하부 전극(Cst1) 또는 상부 전극(Cst2)과 동일층에 형성된 제2 도전층(120, 220, 320)을 전기적으로 연결하는 노드 콘택홀(130, 230, 330)에 대하여 설명하였지만, 이는 실시예의 일부로서 본 발명은 이에 한정되지 않는다. 예를 들어,
따라서, 인접한 소자들이나 배선들 사이에서 다른 층에 형성된 도전층들을 상술한 실시예과 같이 노드 콘택홀을 형성하여 연결하는 경우에는 본 발명이 적용될 수 있음은 물론이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 표시 장치를 제조하는 방법을 나타낸 단면도들이고, 도 11은 도 10의 마스크(M)을 나타낸 평면도이다.
도 9를 참조하면, 기판(101) 상에 제1 도전층(110), 제1 절연층(102), 제2 도전층(120) 및 제2 절연층(103)을 순차적으로 형성한다.
도 10 및 도 11을 참조하면, 제2 절연층(103) 상에 포토레지스트(PR)를 도포한 후, 마스크(M)에 노광 장치로 광을 조사한다.
이때, 마스크(M)는 제1 콘택홀부(131) 및 제2 콘택홀부(132)에 각각 대응하는 제1 개구(Ma) 및 제2 개구(Mb)를 포함하며, 제1 개구(Ma)와 제2 개구(Mb)의 이격 거리는 1.5 μm 이하일 수 있다.
상기 제1 개구(Ma)와 제2 개구(Mb)의 이격 거리가 1.5 μm 이하인 경우, 마스크(M)에 광이 조사되었을 때 회절 현상이 일어날 수 있다. 즉, 제1 개구(Ma)와 제2 개구(Mb)의 사이에는 연결부(133)에 대응되며 오픈(open)되지 않은 영역(Mc)이 배치되는데, 회절 현상에 의해 연결부(133)에 대응되는 제1 콘택홀부(131)와 제2 콘택홀부(132)의 사이에도 광의 일부가 조사되는 현상이 발생한다.
회절 현상에 의해 제2 절연층(103)에 조사되는 광의 세기는 위치에 따라 다르며, 평면상 제1 콘택홀부(131)의 중심과 제2 콘택홀부(132)의 중심을 연결하는 선에 대응되는 영역에 조사되는 광의 세기는 주변부에 조사되는 광의 세기보다 크다.
제1 개구(Ma)와 제2 개구(Mb)의 이격 거리는 고해상도의 화소 설계에 적합하도록 0.5 μm 이하의 값을 가질 수 있다.
도 12 내지 도 14는 본 발명의 일 실시예에 따른 표시 장치를 제조하는 방법에 있어서, 도 4의 A-A′ 에 대응되는 영역을 나타낸 단면도들이다.
도 12를 참조하면, 도 10의 마스크(M)를 이용하여 광을 조사한 후, 식각(etching) 공정을 통해, 제1 콘택홀부(131) 및 제2 콘택홀부(132)를 형성한다. 이때, 상기 식각(etching)은 건식 식각(dry etching)일 수 있다.
도 12는 평면상 제1 콘택홀부(131) 및 제2 콘택홀부(132)의 주변부에 대응되는 단면도이며, 제1 콘택홀부(131) 및 제2 콘택홀부(132)의 사이에는 연결부(133)가 형성되지 않는다.
즉, 제1 콘택홀부(131) 및 제2 콘택홀부(132)의 주변부에 대응되는 영역에 조사되는 광의 세기는 제2 절연층(103)을 식각할 정도로 충분히 세지 않으며, 도 12와 같이 제1 콘택홀부(131) 및 제2 콘택홀부(132)의 사이에 배치된 제2 절연층(103) 상에는 포토레지스트(PR)의 일부가 남는다.
이러한 포토레지스트(PR)는 제1 콘택홀부(131)와 제2 콘택홀부(132)를 식각에 의해 형성하는 과정에서 제1 콘택홀부(131)와 제2 콘택홀부(132)의 크기가 커지는 현상을 막아주는 역할을 한다.
따라서, 본 발명의 실시예에 의하면 제1 콘택홀부(131)와 제2 콘택홀부(132)의 크기가 너무 커져, 주변의 도전층와 단락(short)이 일어나는 현상을 개선할 수 있다.
도 13 및 도 14를 참조하면, 스트립핑(stripping) 공정에 의해 포토레지스트를 제거한 후, 제1 도전층(110)과 제2 도전층(120)을 연결하는 연결 노드(140)를 형성한다.
연결 노드(140)를 형성한 후, 제2 절연층(103) 및 연결 노드(140) 상에 제3 도전층(도 5, 150)을 형성하고, 제3 도전층(150)을 덮는 추가적인 절연층을 더 형성할 수 있다.
도 15 내지 도 7은 본 발명의 일 실시예에 따른 표시 장치를 제조하는 방법에 있어서, 도 4의 B-B′에 대응되는 영역을 나타낸 단면도들이다.
도 15를 참조하면, 도 10의 마스크(M)를 이용하여 광을 조사한 후, 식각(etching) 공정을 통해, 제1 콘택홀부(131), 제2 콘택홀부(132) 및 연결부(133)를 형성한다.
도 15는 평면상 제1 콘택홀부(131) 및 제2 콘택홀부(132)의 중심부에 대응되는 단면도이며, 제1 콘택홀부(131) 및 제2 콘택홀부(132)의 사이에는 연결부(133)가 형성된다.
즉, 제1 콘택홀부(131) 및 제2 콘택홀부(132)의 중심부에 대응되는 영역에 조사되는 광의 세기는 제2 절연층(103)의 일부를 식각할 정도로 충분히 세기 때문에, 제2 절연층(103)의 일부가 식각되어 연결부(133)가 형성될 수 있다.
따라서, 제1 콘택홀부(131), 제2 콘택홀부(132), 및 연결부(133)를 포함하는 노드 콘택홀(130)은 아령 형태(땅콩 형태)로 형성될 수 있다.
도 16 및 도 17를 참조하면, 스트립핑(stripping) 공정에 의해 포토레지스트를 제거한 후, 제1 도전층(110)과 제2 도전층(120)을 연결하는 연결 노드(140)를 형성한다.
연결 노드(140)를 형성한 후, 제2 절연층(103) 및 연결 노드(140) 상에 제3 도전층(도 6, 150)을 형성하고, 제3 도전층(150)을 덮는 추가적인 절연층을 더 형성할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 의한 표시 장치는 제1 도전층와 제2 도전층을 전기적으로 연결하는 노드 콘택홀에 포함된 제1 콘택홀부와 제2 콘택홀부의 간격을 최적화함으로써 설계 마진을 줄이고, 노드 콘택홀과 금속 배선 간의 단락(short) 불량을 개선할 수 있으며, 고해상도를 구현할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
101, 201, 301: 기판 102, 202, 302: 제1 절연층
103, 203, 303: 제2 절연층 110, 210, 310: 제1 도전층
120, 220, 320: 제2 도전층 130, 230, 330: 노드 콘택홀
131, 231, 331: 제1 콘택홀부 132, 232, 332: 제2 콘택홀부
133, 233, 333: 연결부 140, 240, 340: 연결 노드
150, 250, 350: 제3 도전층 304: 제3 절연층

Claims (20)

  1. 액티브층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;
    상기 액티브층, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극 중에서 선택된 어느 하나의 전극과 동일층에 배치된 제1 도전층;
    상기 제1 도전층과 다른 층에 배치된 제2 도전층;
    상기 제1 도전층 및 상기 제2 도전층 상의 제1 절연층;
    상기 제1 절연층에 형성된 노드 콘택홀; 및
    상기 노드 콘택홀에 형성되어 상기 제1 도전층과 상기 제2 도전층을 전기적으로 연결하는 연결 노드;를 포함하고,
    상기 노드 콘택홀은,
    상기 제1 도전층을 노출시키는 제1 콘택홀부, 상기 제2 도전층을 노출시키는 제2 콘택홀부, 및 상기 제1 콘택홀부와 상기 제2 콘택홀부를 연결하며 평면 상에서 상기 제1 콘택홀부와 상기 제2 콘택홀부의 폭보다 작은 폭을 갖되, 상기 제1 절연층의 상면에 대하여 제1 깊이를 가지는 연결홀부를 포함하는 박막 트랜지스터 어레이 기판.
  2. 제1항에 있어서,
    상기 연결홀부의 상기 제1 콘택홀부로부터 상기 제2 콘택홀부로 연장되는 방향의 길이는 1.5 μm 이하인 박막 트랜지스터 어레이 기판.
  3. 제1항에 있어서,
    상기 제1 도전층과 상기 제2 도전층 사이에 배치된 제2 절연층을 더 포함하며, 상기 제1 도전층과 상기 제2 도전층은 상기 제2 절연층에 의해 분리되어 있는 박막 트랜지스터 어레이 기판.
  4. 제1항에 있어서,
    상기 제2 도전층 상에 배치된 상기 제1 절연층의 일 영역은 상기 제1 콘택홀부와 상기 제2 콘택홀부 사이에 배치된 박막 트랜지스터 어레이 기판.
  5. 제4항에 있어서,
    상기 제1 콘택홀부와 상기 제2 콘택홀부 사이에 배치된 상기 제1 절연층 상에는 상기 제1 콘택홀부와 상기 제2 콘택홀부를 연결하는 상기 연결홀부가 배치되는 박막 트랜지스터 어레이 기판.
  6. 제1항에 있어서,
    상기 박막 트랜지스터는 제1 액티브층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 구동 박막 트랜지스터와, 제2 액티브층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 스위칭 박막 트랜지스터를 포함하며, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 다른 층에 배치된 박막 트랜지스터 어레이 기판.
  7. 제6항에 있어서,
    상기 제2 게이트 전극과 동일한 층에 배치되는 커패시터의 하부 전극 및 상기 제1 게이트 전극과 동일한 층에 배치되는 커패시터의 상부 전극을 더 포함하고, 상기 제1 도전층은 상기 제1 액티브층 및 상기 제2 액티브층과 동일한 층에 배치되며, 상기 제2 도전층은 상기 커패시터의 상기 하부 전극 또는 상기 상부 전극과 동일한 층에 배치된 박막 트랜지스터 어레이 기판.
  8. 박막 트랜지스터에 포함된 액티브층, 게이트 전극, 소스 전극과 드레인 전극 중에서 선택된 어느 하나의 전극과 동일층에 제1 도전층을 형성하는 단계;
    상기 제1 도전층과 다른 층에 제2 도전층을 형성하는 단계;
    상기 제1 도전층 및 상기 제2 도전층 상의 제1 절연층을 형성하는 단계;
    상기 제1 도전층을 노출시키는 제1 콘택홀부, 상기 제2 도전층을 노출시키는 제2 콘택홀부, 및 상기 제1 콘택홀부와 상기 제2 콘택홀부를 연결하며 평면 상에서 상기 제1 콘택홀부와 상기 제2 콘택홀부의 폭보다 작은 폭을 갖되, 상기 제1 절연층의 상면에 대하여 제1 깊이를 가지는 연결홀부를 포함하는 노드 콘택홀을 상기 제1 절연층에 형성하는 단계;
    상기 노드 콘택홀에 상기 제1 도전층과 제2 도전층을 연결하는 연결 노드을 형성하는 단계;를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  9. 제8항에 있어서,
    상기 노드 콘택홀을 형성하는 단계는,
    상기 제1 콘택홀부와 상기 제2 콘택홀부에 각각 대응되는 제1 개구와 제2 개구를 포함하는 마스크에 광을 조사하여 상기 노드 콘택홀을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  10. 제9항에 있어서,
    상기 마스크에 포함된 상기 제1 개구와 상기 제2 개구의 이격 거리는 1.5 μm 이하인 박막 트랜지스터 어레이 기판의 제조 방법.
  11. 제8항 또는 제9항에 있어서,
    상기 제1 도전층을 형성하는 단계 후에 제2 절연층을 형성하는 단계를 더 포함하며, 상기 제2 도전층을 형성하는 단계 후에 상기 제1 절연층을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  12. 제11항에 있어서,
    상기 노드 콘택홀을 형성하는 단계는, 상기 제1 절연층 및 상기 제2 절연층을 식각하여 상기 제1 도전층을 노출하는 제1 콘택홀부를 형성하는 단계, 상기 제1 절연층을 식각하여 상기 제2 도전층을 노출하는 제2 콘택홀부를 형성하는 단계, 및 상기 제1 콘택홀부와 상기 제2 콘택홀부의 사이에 배치된 상기 제1 절연층의 일부를 식각하여 상기 연결홀부를 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  13. 하나 이상의 박막 트랜지스터와 하나 이상의 커패시터를 포함하고 복수의 배선에 연결된 화소 회로와, 상기 화소 회로와 연결된 표시 소자를 포함하는 복수의 화소;
    상기 화소에 위치하고, 상기 박막 트랜지스터에 포함된 액티브층, 게이트 전극, 소스 전극과 드레인 전극 중에서 선택된 어느 하나의 전극과 동일층에 배치된 제1 도전층;
    상기 제1 도전층과 다른 층에 배치된 제2 도전층;
    상기 제1 도전층 및 상기 제2 도전층 상의 제1 절연층;
    상기 제1 절연층에 형성된 노드 콘택홀; 및
    상기 노드 콘택홀에 형성되어 상기 제1 도전층과 상기 제2 도전층을 전기적으로 연결하는 연결 노드;를 포함하고,
    상기 노드 콘택홀은,
    상기 제1 도전층을 노출시키는 제1 콘택홀부, 상기 제2 도전층을 노출시키는 제2 콘택홀부, 및 상기 제1 콘택홀부와 상기 제2 콘택홀부를 연결하며 평면 상에서 상기 제1 콘택홀부와 상기 제2 콘택홀부의 폭보다 작은 폭을 갖되, 상기 제1 절연층의 상면에 대하여 제1 깊이를 가지는 연결홀부를 포함하는 표시 장치.
  14. 제13항에 있어서,
    상기 연결홀부의 상기 제1 콘택홀부로부터 상기 제2 콘택홀부로 연장되는 방향의 길이는 1.5 μm 이하인 표시 장치.
  15. 제13항에 있어서,
    상기 제1 도전층과 상기 제2 도전층 사이에 배치된 제2 절연층을 더 포함하며, 상기 제1 도전층과 상기 제2 도전층은 상기 제2 절연층에 의해 분리되어 있는 표시 장치.
  16. 제13항에 있어서,
    상기 제2 도전층 상에 배치된 상기 제1 절연층의 일 영역은 상기 제1 콘택홀부와 상기 제2 콘택홀부 사이에 배치된 표시 장치.
  17. 제16항에 있어서,
    상기 제1 콘택홀부와 상기 제2 콘택홀부 사이에 배치된 상기 제1 절연층 상에는 상기 제1 콘택홀부와 상기 제2 콘택홀부를 연결하는 상기 연결홀부가 배치되는 표시 장치.
  18. 제13항에 있어서,
    상기 박막 트랜지스터는 제1 액티브층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 구동 박막 트랜지스터와, 제2 액티브층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 스위칭 박막 트랜지스터를 포함하며, 상기 제1 게이트 전극와 상기 제2 게이트 전극은 서로 다른 층에 배치된 표시 장치.
  19. 제18항에 있어서,
    상기 커패시터의 하부 전극은 상기 제2 게이트 전극과 동일한 층에 배치되고, 상기 커패시터의 상부 전극은 상기 제1 게이트 전극과 동일한 층에 배치되며, 상기 제1 도전층은 상기 제1 액티브층 및 상기 제2 액티브층과 동일한 층에 배치되며, 상기 제2 도전층은 상기 커패시터의 상기 하부 전극 또는 상기 상부 전극과 동일한 층에 배치된 표시 장치.
  20. 제13항에 있어서,
    상기 표시 소자는, 제1 전극, 제 2전극, 및 상기 제1 전극과 제2 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 소자인 표시 장치.
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