KR101068571B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 퓨즈가 부식되는 것을 방지할 수 있는 반도체 메모리 장치를 제공한다. 본 발명은 리페어 노드; 상기 리페어 노드에 일측이 접속된 퓨즈; 상기 리페어 노드의 전압으로 접지전압을 선택적으로 전달하기 위한 풀다운 수단; 상기 퓨즈의 타측으로 구동전압을 선택적으로 전달하기 위한 풀업수단; 상기 리페어 노드에 신호를 래치하기 위한 래치부; 및 상기 래치부와 상기 리페어 노드 사이에 배치되며, 상기 리페어 노드에 신호를 선택적으로 상기 래치부로 전달하기 위한 스위치부를 포함하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, 퓨즈, 부식, 금속

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 자세하게는 반도체 메모리 장치의 퓨즈에 관한 것이다
반도체 장치, 특히 메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.
따라서, 현재는 메모리장치 내에 미리 설치해둔 예비셀을 이용하여 결함이 발생한 결함셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다. 예비셀을 이용한 리페어 작업은 통상 노멀 워드라인을 치환하기 위한 구비된 예비워드라인과 노멀비트라인을 치환하기 위한 구비된 예비비트라인을 미리 설치해 두어 결함이 발생된 결함셀을 포함하는 노멀워드라인 또는 노멀비트라인을 예비워드라인 또는 예비비트라인으로 치환해 주는 방식으로 진행된다. 이를 자세히 살펴보면, 웨이퍼 가공 완료후 테스트를 통해 결함셀을 골라내면 결함셀에 해당하는 어드레스(address)를 예비셀의 어드레스로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서 실제 사용시에는 결함셀에 해당하는 어드레스 신호가 입력되면 결함셀에 대응하여 치환된 예비셀의 데이터가 억세스 되는 것이다.
전술한 프로그램 방식으로 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 블로잉(Blowing)시킴으로서, 어드레스의 경로를 치환하는 것이다. 따라서 통상적인 반도체 메모리 장치는 레이저를 퓨즈에 조사하여 블로잉시킴으로서 어드레스경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다. 퓨즈부는 다수의 퓨즈세트를 구비하는데 하나의 퓨즈세트로 하나의 어드레스 경로를 치환할 수 있다. 퓨즈부에 구비 되는 퓨즈세트의 수는 반도체 메모리 장치의 여유면적에 따라서 구비되는 예비워드라인 또는 예비비트라인의 수에 따라 정해진다. 하나의 퓨즈세트는 다수의 어드레스용 퓨즈를 구비하고, 구비된 다수의 어드레스용 퓨즈를 선택적으로 블로잉시킴으로서 어드레스 경로를 치환하게 되는 것이다.
퓨즈부에는 다수의 퓨즈와 퓨즈영역을 통해 침투되는 불순물로부터 내부회로를 보호하기 위한 퓨즈 가드링이 있다. 퓨즈가 블로잉되고 난 이후에 퓨즈에 인가되는 전압으로 인해 주변의 금속이 부식되는 문제가 발생하고 있다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 퓨즈가 부식되는 것을 방지할 수 있는 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 리페어 노드; 상기 리페어 노드에 일측이 접속된 퓨즈; 상기 리페어 노드의 전압으로 접지전압을 선택적으로 전달하기 위한 풀다운 수단; 상기 퓨즈의 타측으로 구동전압을 선택적으로 전달하기 위한 풀업수단; 상기 리페어 노드에 신호를 래치하기 위한 래치부; 및 상기 래치부와 상기 리페어 노드 사이에 배치되며, 상기 리페어 노드에 신호를 선택적으로 상기 래치부로 전달하기 위한 스위치부를 포함하는 것을 특징으로 한다.
또한, 상기 스위치부와 상기 풀업수단은 실질적으로 같은 타이밍에 활성화되는 것을 특징으로 한다.
또한, 상기 래치부는 서로 크로스 커플된 2개의 인버터를 포함하는 것을 특징으로 한다.
또한, 상기 스위치부는 모스트랜지스터를 포함하는 것을 특징으로 한다.
또한, 상기 풀업수단은 게이트로 제1 파워업신호를 인가받는 피모스트랜지스터인 것을 특징으로 한다.
또한, 상기 스위치부의 모스트랜지스터의 게이트는 상기 제1 파워업신호와 위상이 반대인 신호가 입력되는 것을 특징으로 한다.
또한, 상기 풀다운수단은 게이트로 제1 파워업신호를 인가받는 앤모스트랜지스터인 것을 특징으로 한다.
또한, 상기 퓨즈는 티타늄질화막 또는 알루미늄막인 것을 특징으로 한다.
본 발명에 따르면 반도체 메모리 장치가 고온/다습한 환경에서도 퓨즈 주변이 부식되는 것을 방지할 수 있다. 따라서, 본 발명을 적용하여 반도체 메모리 장치를 제조하게 되면, 반도체 메모리 장치의 제품 신뢰성이 개선될 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1은 반도체 메모리 장치를 나타내는 공정단면도로서, 좌측영역은 셀영역의 단면을 나타내고 우측영역은 퓨즈영역을 나타낸다.
도1의 도시된 바와 같이, 반도체 메모리 장치의 셀영역은 기판(10) 상부에 소자분리막(11), 활성영역(13), 게이트 패턴(14), 제1 및 제2 스토리지 노드 콘택플러그(15a,18), 비트라인 콘택플러그(15b), 비트라인(16), 층간절연 막(12,17,22,25)과 캐패시터를 형성하는 스토리지 노드 콘택플러그(19), 유전체박막(20), 플레이트전극(23,24)을 구비한다. 플레이트 전극(23,24)는 폴리실리콘막(23)과, TiN막(24)으로 구성되어 있다.
한편 반도체 장치의 퓨즈영역은 기판상에 층간절연막(11',17',22')과, 폴리실리콘막(23')과 TiN막(24')으로 구성된 퓨즈와, 퓨즈상부에 형성된 층간절연막(25')과 수분침투를 방지하기 위한 가드링(27)을 구비한다. 또한, 도면부호 26은
리페어 공정시 퓨즈 블로잉을 위해 퓨즈상부의 층간절연막(21)을 일정두 께만큼 제거하여 형성된 퓨즈박스를 나타낸다. 여기서 층간절연막(11',17',22')과 퓨즈(23',24')는 따로 제조되는 것이 아니고 셀영역에서의 층간절연막(11,17,22)과 캐패시터의 플레이트전극(23,24)이 형성될 때 각각 같이 형성되는 막들이다.
퓨즈는 전술한 바와 같이 반도체 소자의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위한 것으로, 통상 추가적인 공정으로 따로 형성하는 것은 아니고 셀영역의 비트 라인(Bit Line) 또는 워드 라인(Word line)을 이루는 도전층(예컨대 폴리실리콘)을 이용하여 형성한다.
그러나, 반도체 장치의 집적도가 높아지면서 반도체 장치의 구조물의 높이도 높아지게 되었고, 이로 인하여 비교적 하부구조인 워드라인이나 비트라인을 이용해서 퓨즈를 형성하게 되면 이후 퓨즈박스를 형성하기 위해서 많은 층간절연막을 제거해야하는 어려움이 생기게 되었다. 따라서 최근에는 반도체 장치의 높은 위치에서 형성되는 도전층을 퓨즈라인으로 이용하고 있는데, 금속배선이나 캐패시터의 플레이트전극용 도전막을 퓨즈라인으로 이용하고 있는 것이다. 도1에 도시된 퓨 즈(23',24')도 셀영역에 형성된 캐패시터의 플레이트 전극(23,24)을 형성하는 도전막으로 형성한 것이다. 최근에는 반도체 메모리 장치의 제조시 기판부터 최상단막까지 높이가 너무 높아져서, 퓨즈를 금속배선층을 이용하여 제조하고 있다.
도2는 반도체 메모리 장치의 퓨즈부를 나타내는 회로도이다.
도2에 도시된 바와 같이, 퓨즈부는 모스트랜지스터(MN1,MP1)와 퓨즈(f)와, 인버터(I1)와 모스트랜지스터(NNL)를 포함한다. 인버터(I1) 및 모스트랜지스터(MNL)는 래치부를 구성한다. 퓨즈(f)는 레이저 조사를 통해 블로잉되는 부분이다. 파워업신호(PWR)가 퓨즈부의 입력단(FI)로 입력이 되는데, 파워업신호(PWR)는 반도체 메모리 장치에 전원이 입력되고 일정한 레벨로 안정화되면 생성되는 신호이다. 반도체 메모리 장치는 파워업신호(PWR)가 생성되면 내부적으로 동작에 필요한 전압이 제공됨을 알 수 있다.
파워업신호(PWR)가 로우레벨로 입력될 때에 피모스 트랜지스터(MP1)가 턴온되어 리페어 노드(a)가 하이레벨로 유지된다. 리페어 노드(a)가 하이 레벨로 유지되면, 인버터(I1)의 출력신호를 로우레벨로 되고, 모스 트랜지스터(MNL)로 인해 인버터(I1)의 입력과 출력단 신호가 래치된다. 이 상태에서 만약 레이저 조사로 퓨즈가 블로잉 되었다면, 파워업신호(PWR)가 하이레벨로 되는 경우 앤모스 트랜지스터(MN1)이 턴온되고 그로 인해 리페어 노드(a)의 신호가 로우레벨로 변화되고, 인버터(I1)의 출력이 하이레벨로 변화된다. 다시 파워업신호(PWR)가 로우레벨로 되는 경우 퓨즈(f)가 블로잉되었기 때문에 피모스 트랜지스터(MP1)가 턴온되더라도 리페 어 노드(a)의 레벨이 하이레벨로 전환되지 않는다.
만약 퓨즈(f)가 블로잉되지 않은 경우에는 리페어 노드(a)의 레벨이 다시 하이레벨로 전환되고 그로 인해 인버터(I1)의 출력신호를 로우레벨로 된다.
따라서 퓨즈부에 파워업신호(PWR)가 입력되는 상황에서 퓨즈(f)가 블로잉되었는 지 여부에 따라 출력신호(FO)의 레벨이 달라진다. 이 출력신호(FO)의 레벨에 따라서 예비셀로 치환되었는지를 판단한다. 실제 반도체 메모리 장치는 비교할 어드레스의 비트수만큼 퓨즈부를 구비하고, 각 퓨즈부의 퓨즈를 선택적으로 블로잉함으로써 치환된 어드레스를 알 수 있도록 하고 있다.
도3은 도2에 도시된 퓨즈부의 동작에 의해서 퓨즈 주변에 산화가 발생한 것을 보여주는 공정단면도이다. 도3의 좌측에는 퓨즈부의 전자현미경사진이고, 우측에는 퓨즈의 공정단면도가 나와 있다.
퓨즈부는 테스트 공정시에 레이저의 조사를 받도록 퓨즈 상단에 절연막이 대부분 제거되어 있는 상태이다. 퓨즈가 금속으로 되어 있는 상태에서 퓨즈부로 수분이 침투하게 되면, 퓨즈 및 그 주변영역의 금속막들이 부식이 된다. 퓨즈부는 퓨즈의 주변에 금속막으로 가드링을 만들고 있기 때문에, 이 금속막이 부식이 될 수 있는 것이다. 특히 퓨즈부에 부식이 일어날때 퓨즈의 양끝단 전압차이가 더 많이 생기면 생길수록 부식이 잘 일어나기 때문에, 이들 전압차이를 줄여 줄 필요가 있다. 가드링은 제1 배선용 금속막, 제2 배선용 금속막 제1 콘택, 제2 콘택등을 이용하여 퓨즈의 주변을 감싸도록 배치된다.
도3의 도시된 바와 같이, 퓨즈부의 주변에 습기 침투를 방지하기 위한 가드링과 퓨즈간에 전압차가 유발되어 퓨즈부의 부식이 심화된다. 퓨즈가 부식이 되면 팽창이 되고, 팽창된 퓨즈에 의해서 보호막등이 크렉이 생겨 인접 회로에 있는 금속막도 같이 부식이 된다.
금속 퓨즈의 부식(Anodization)이 진행되기 위하여는 적절한 습도, 온도 및 전압차가 유지되어야 한다. 종래의 회로에서 퓨즈의 블로잉후 블로잉된 퓨즈의 한쪽 노드가 주변영역전압(Vperi) 레벨로 올라가고, 다른쪽 노드가 접지전압레벨로 되기 때문에 퓨즈의 양단에 전압차가 크게 새겨서 부식이 잘 되는 문제가 있었다.
반도체 메모리 장치의 고속화, 고집적화가 진행되면서, 사용되는 배선층의 갯수가 증가하고, 또한 반도체 메모리 장치의 단위셀에 있는 캐패시터의 캐패시턴스 증가를 위하여 셀 캐패시터를 입체적으로 구현하고 있다. 이로 인해 게이트 패턴과 금속 배선간의 층간절연막 두께가 증가함으로써 퓨즈를 게이트 패턴으로 사용하지 않고, 그 상부에 있는 금속막을 퓨즈로 이용하고 있다.
단위셀에 있는 캐패시터의 캐패시턴스 증가를 위해 캐패시터의 플레이트를 폴리실리콘막에서 티타늄질화막등의 금속막으로 사용하고 있다. 퓨즈도 이전에 폴리실리콘막을 사용하던 것을 금속막을 이용하고 있다.
퓨즈로 티타늄질화막, 알루미늄막, 구리등의 금속막을 이용하고 있기 때문에, HAST(high accelerated storage test: 130c, 습도(humidity) 85% @Vcc), THB(temperature humidity bias: 85’C/85%/ VCC), PCT(Presure Cook Test)등, 고온 다습한 환경에서 바이어스가 인가되는 신뢰성 테스트에서 퓨즈부를 통해 습기가 침투하여 퓨즈가 부식되고 있다. 퓨즈가 부식되면, 리페어 공정에서 변경된 어드레스를 제대로 반도체 메모리 장치가 인식하지 못하게 된다. 이를 방지하기 위해 레이저 조사 이후에 추가로 질화막을 퓨즈부에 증작하여 습기침투를 방지하거나, 퓨즈의 상부에 폴리실리콘막을 형성하여 습기로부터 퓨즈를 보호하고 있다. 그러나, 이 경우 공정스텝이 증가하고, 퓨즈의 블로잉된 단면으로 습기가 침투하는 것을 완전히 방지하고 있지는 않다.
특히, 금속으로 된 퓨즈에 전압을 인가하면 산화의 속도가 수십배 이상으로 빨라지게된다. 금속을 사용한 퓨즈에서도 부식(Anodization)이 진행되기 위하여는 고온, 다습한 환경에서 전압이 인가되어야 하는데, 퓨즈가 블로잉된 이후에 모스트랜지스터(MP1)가 턴온 상태를 유지하고, 이웃한 다른 퓨즈는 접지전압이 인가되어 퓨즈간에 전압차가 발생한다. 이 사이에 수분이 침투하면 부식에 의한 퓨즈 산화가 발생하여 불량이 발생하게 된다.
본 발명에서는 파워업동작시나 액티브 모드시에 퓨즈의 블로잉 유/무를 점검하여 데이터를 래치한 후 퓨즈에 인가되는 전압을 끊어줌으로써 인접한 퓨즈들 전압차 발생을 근본적으로 차단하는 퓨즈부를 제공함으로써, HAST나 THB등 고온, 다습한 환경에서도 제품의 신뢰성을 개선할 수 있는 반도체 메모리 장치를 제안한다.
도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 퓨즈부를 나타내는 회로도이다.
도4를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 리페어 노드(a)에 일측이 접속된 퓨즈(f)와, 리페어 노드(a)의 전압으로 접지전압을 선택적으로 전달하기 위한 풀다운부(20), 퓨즈(f)의 타측으로 구동전압을 선택적으로 전달하기 위한 풀업부(10)와, 리페어 노드(a)에 신호를 래치하기 위한 래치부(30)와, 래치부(30)와 리페어 노드(a) 사이에 배치되며, 리페어 노드(a)의 신호를 선택적으로 래치부(30)로 전달하기 위한 스위치부(40)를 포함한다. 여기서 구동전압은 전원전압(VDD)를 이용하고 있으나, 경우에 따라서 주변회로전압(Vperi)과 같은 내부전압을 이용할 수 있다.
또한, 스위치부(40)와 상기 풀업부(10)는 실질적으로 같은 타이밍에 활성화되는 것을 특징으로 한다. 또한, 래치부(10)는 서로 크로스 커플된 2개의 인버터(I2,I3)를 포함한다. 또한, 스위치부(40)는 모스트랜지스터(MN3)를 포함한다. 또한, 풀업부(10)는 게이트로 제1 파워업신호(PWR1)를 인가받는 피모스트랜지스터(MP2)를 포함한다. 또한, 스위치부(40)의 모스트랜지스터(MN3)의 게이트는 제1 파워업신호(PWR1)와 위상이 반대인 신호(PWR2)가 입력되는 것을 특징으로 한다.
또한, 풀다운부(20)는 게이트로 제1 파워업신호를 인가받는 앤모스트랜지스터(MN2)를 포함한다. 또한, 퓨즈(f)는 티타늄질화막, 구리막 또는 알루미늄막인 것을 특징으로 한다.
도5는 도4에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다.
도5를 참조하여 살펴보면, 먼저 퓨즈가 블로잉되지 않았을 때, 즉 컷팅되지 않았을 때, 파워업신호(PWR1) 로우레벨로 낮아지면 노드(a)는 하이레벨로 되고, 파 워업신호(PWR2)에 의해 스위치부(40)의 모스트랜지스터(MN3)가 턴온되고, 노드(a)의 신호가 노드(b)에 전달되어 래치부(30)에 저장된다. 파워업신호(PWR2)에 의해 스위치부의 모스트랜지스터(MN3)이 턴오프되고, 파워업신호(PWR1)에 의해 풀업부의 모스트랜지스터(MP2)가 턴오프되면, 퓨즈(f)의 양단에 전압인가가 차단된다.
계속해서 퓨즈가 블로잉된 경우를 살펴보면, 이 경우에는 풀업부(10)의 모스트랜지스터(MP2)가 턴온되어도 노드(a)로 하이레벨의 전압이 전달될 수 없으므로 노드(a)는 로우레벨을 유지하고, 파워업신호(PWR2)에 의해 스위치부(40)의 모스트랜지스터(MN3)가 턴온되면, 노드(b)도 로우레벨로 래치되고, 래치부(30)는 이를 저장한다. 파워업신호(PWR2)에 의해 스위치부(40)의 모스트랜지스터(MN3)가 턴오프되면, 파워업신호(PWR1)에 의해 풀업부(10)의 모스트랜지스터(MP2)가 턴오프되면 퓨즈(f)의 양단에 전압인가가 생기지 않는다.
지금까지 살펴본 바와 같이, 본 실시예에 따른 메모리 장치의 퓨즈부는 서로 반대의 상을 가지고 있는 파워업신호(PWR1,PWR2)와 스위치부(40)의 모스트랜지스터(MN3)를 이용하여, 퓨즈(f)의 양단에 전압이 생기지 않게 하는 것이다. 즉, 퓨즈(f)는 신호가 인가되는 경우에는 전압이 인가되고, 이외에는 접지전압이 인가되거나 플로팅되도록 하는 것이다.
본 실시예에 따른 반도체 메모리 장치의 퓨즈부에 인가되는 파워업신호(PWR1,PWR2)를 이용하게 되면, 공정 추가등의 비용증가 없이 고온/다습한 환경 조건에서 제품의 신뢰성을 획기적으로 개선할 수 있다. 따라서, 본 발명에 의해서 반도체 메모리 장치가 고온/다습한 환경에서도 퓨즈 주변이 부식되는 것을 방지할 수 있다. 본 발명을 적용하여 반도체 메모리 장치를 제조하게 되면, 반도체 메모리 장치의 제품 신뢰성이 개선될 수 있다.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으로, 전압 드롭에 연동되어 빠른 시간 내에 안정적인 코아전압을 발생을 제어할 수 있도록 할 수 있다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다.
도 1은 반도체 메모리 장치의 퓨즈를 나타내는 공정단면도.
도 2는 반도체 메모리 장치의 퓨즈부를 나타내는 회로도.
도 3은 도 2에 도시된 퓨즈부의 동작에 의해서 퓨즈 주변에 산화가 발생한 것을 보여주는 공정단면도.
도 4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 퓨즈부를 나타내는 회로도.
도 5는 도 4에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.
* 도면의 주요 부분에 대한 부호의 설명 *
MP1,MP2: 피모스 트랜지스터 MN1,MN2: 앤모스 트랜지스터
I1, I2: 인버터 f: 퓨즈

Claims (8)

  1. 리페어 노드;
    상기 리페어 노드에 일측이 접속된 퓨즈;
    상기 리페어 노드의 전압으로 접지전압을 선택적으로 전달하기 위한 풀다운 수단;
    상기 퓨즈의 타측으로 구동전압을 선택적으로 전달하기 위한 풀업수단;
    상기 리페어 노드에 신호를 래치하기 위한 래치부; 및
    상기 래치부와 상기 리페어 노드 사이에 배치되며, 상기 리페어 노드의 신호를 선택적으로 상기 래치부로 전달하기 위한 스위치부
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 스위치부와 상기 풀업수단은 서로 동일한 구간동안 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 래치부는 서로 크로스 커플된 2개의 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 스위치부는 상기 리페어 노드와 상기 래치부 사이에 소오스/드레인이 접속된 모스트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 풀업수단은 게이트로 제1 파워업신호를 인가받는 피모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 스위치부의 모스트랜지스터는 상기 제1 파워업신호와 위상이 반대인 제2 파워업신호를 게이트 입력으로 하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 풀다운수단은 게이트로 상기 제1 파워업신호를 인가받는 앤모스트랜지 스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 퓨즈는 티타늄질화막, 구리막, 알루미늄막 중 적어도 어느 하나로 이루어진 것을 특징으로 하는 반도체 메모리 장치.
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