KR100327137B1 - 반도체 메모리 장치 및 이 장치의 리던던시 방법 - Google Patents

반도체 메모리 장치 및 이 장치의 리던던시 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 리던던시 방법을 공개한다. 이 장치는 뱅크, 블록, 및 컬럼 어드레스 그룹에 따른 리던던시 모드를 설정하기 위한 제1, 2, 및 3모드 신호를 발생하기 위한 모드 설정회로, 제1모드 신호에 응답하여 복수개의 뱅크 선택신호들을 발생하고, 제2모드 신호에 응답하여 복수개의 블록 선택신호들을 발생하고, 제3모드 신호에 응답하여 복수개의 컬럼 어드레스 그룹별 선택신호들을 발생하기 위한 모드별 입력 선택회로, 모드별 입력 선택회로로부터 출력되는 복수개의 선택신호들을 입력하여 복수개의 선택신호들 각각에 해당하는 복수 비트의 불량 어드레스를 설정하기 위한 불량 어드레스 설정회로 및 불량 어드레스 설정회로로부터 출력되는 불량 어드레스를 디코딩하여 복수개의 디코딩 출력신호들을 발생하기 위한 복수개의 디코더들로 구성된 리던던시 디코더를 구비하여 구성되어 있다. 따라서, 뱅크, 블록, 및 컬럼 어드레스 그룹별 리던던시 방법중 최적의 방법으로 리페어를 수행할 수 있게 됨으로써 리페어 효율이 증가된다.

Description

반도체 메모리 장치 및 이 장치의 리던던시 방법{Semiconductor memory device and redundancy method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 테스트시에 메모리 셀의 불량 여부에 따라 리던던시 방법을 달리하여 리페어할 수 있는 반도체 메모리 장치 및 이 장치의 리던던시 방법에 관한 것이다.
그래픽 시스템은 고해상도 및 3차원 기능을 수행하기 위하여 대용량의 반도체 메모리 장치를 요구하고 있다. 이를 만족시키기 위한 반도체 메모리 장치로서는 램버스 동적 반도체 메모리 장치와 MML(Merged Memory Logic)이 있다.
이러한 반도체 메모리 장치들은 입출력 데이터의 비트 수를 늘리기 위하여 컬럼 선택 라인의 수에 비해서 데이터 입출력 라인의 수가 상대적으로 크다. 즉, 이러한 반도체 메모리 장치들은 워드 라인과 컬럼 선택 라인이 동일한 방향으로 배치되고, 데이터 입출력 라인과 비트 라인이 워드 라인과 직교하는 방향으로 배치되어 있다.
상술한 바와 같은 구조를 가지는 반도체 메모리 장치의 리던던시 방법은 결함이 있는 데이터 입출력 라인을 리던던트 데이터 입출력 라인으로 대체하게 된다.즉, 이 방법은 결함이 있는 메모리 셀에 연결된 데이터 입출력 라인을 리던던트 메모리 셀에 연결된 리던던트 데이터 입출력 라인으로 대체하는 방법이다.
종래의 반도체 메모리 장치의 데이터 입출력 라인 리던던시 방법은 리던던시를 수행할 때 결함이 발생한 뱅크, 블록, 또는 컬럼 어드레스 그룹을 리던던트 뱅크, 블록, 또는 컬럼 어드레스 그룹으로 대체한다.
그런데, 종래의 반도체 메모리 장치의 데이터 입출력 라인 리던던시 방법은 뱅크, 블록, 또는 컬럼 어드레스 그룹별로 대체하는 방법중의 한가지 방법만으로 리던던시를 수행하기 때문에 리페어 효율이 감소된다는 단점이 있다.
도1은 종래의 반도체 메모리 장치의 뱅크 리던던시 방법을 설명하기 위한 것으로, 정상인 블록(NB)과 리던던트 블록(RB)으로 구성된 4개의 메모리 셀 어레이 블록들(BLA, BLB, BLC, BLD)로 각각 구성된 2개의 메모리 셀 어레이 뱅크들(BANK0, BANK1)로 구성되어 있다.
도1에 나타낸 블록도를 이용하여 뱅크 리던던시 방법을 설명하면 다음과 같다.
반도체 메모리 장치에 대한 테스트를 수행함에 의해서 메모리 셀 어레이 뱅크(BANK0)의 메모리 셀 어레이 블록(BLA)의 부분 블록(①)과 메모리 셀 어레이 뱅크(BANK1)의 메모리 셀 어레이 블록(BLA)의 부분 블록(②)에 불량이 발생한 것으로 판단되면, 메모리 셀 어레이 블록들(BLA)의 부분 블록들(①, ②)과 동일한 위치에 위치한 메모리 셀 어레이 블록들(BLB, BLC, BLD)의 부분 블록들을 메모리 셀 어레이 블록들(BLA, BLB, BLC, BLD)의 리던던트 블록들(RB)로 대체한다. 도면에서, 왼쪽으로 빗금친 부분 블록들을 양쪽으로 빗금친 부분 블록들로 대체한다. 따라서, 데이터 입출력 라인(IO1)이 리던던트 데이터 입출력 라인(RIO)으로 대체된다.
그런데, 만일 반도체 메모리 장치의 테스트 결과, 메모리 셀 어레이 뱅크(BANK1)의 메모리 셀 어레이 블록(BLA)의 부분 블록(②)과 메모리 셀 어레이 뱅크(BANK1)의 메모리 셀 어레이 블록(BLB)의 부분 블럭(③)에 불량이 발생한 것으로 판단되면, 메모리 셀 어레이 뱅크(BANK1)의 메모리 셀 어레이 블록들(BLA, BLB)의 부분 블록들(②, ③)중의 하나의 부분 블록은 리던던트 메모리 셀 어레이 블록(RB)으로 대체할 수 있으나, 다른 하나의 부분 블럭은 리던던트 메모리 셀 어레이 블록(RB)으로 대체할 수 없다. 따라서, 이와같은 형태의 불량이 발생한 반도체 메모리 장치는 리페어할 수가 없게 된다.
즉, 도1에 나타낸 뱅크 리던던시 방법은 뱅크를 구성하는 메모리 셀 어레이 블록들중의 하나의 부분 블록에 불량이 발생한 경우에 불량이 난 메모리 셀 어레이 블록의 부분 블록만 리던던트 메모리 셀 어레이 블록으로 대체되는 것이 아니라 뱅크를 구성하는 메모리 셀 어레이 블록들 전체의 동일 위치에 위치한 부분 블록들이 리던던트 메모리 셀 어레이 블록으로 대체된다. 따라서, 불량이 발생하지 않은 메모리 셀 어레이 블록의 부분 블록들까지 리던던트 메모리 셀 어레이 블록으로 대체되기 때문에 리페어 효율이 감소된다는 문제점이 있었다.
또한, 동일 메모리 셀 어레이 뱅크의 서로 다른 데이터 입출력 라인에 연결된 두 개이상의 부분 블록에서 불량이 발생한 경우에는 리페어가 불가능하다는 문제점이 있었다.
그러나, 도1의 부분 블록들(②, ③)에서 불량이 발생한 경우에 상술한 뱅크 리던던시 방법에 의해서는 리페어가 불가능하지만 블록 리던던시 방법에 의해서는 리페어가 가능하다.
도2는 종래의 반도체 메모리 장치의 블록 리던던시 방법을 설명하기 위한 블록도로서, 도1에 나타낸 블록 구성과 동일하다.
반도체 메모리 장치에 대한 테스트를 수행함에 의해서 메모리 셀 어레이 블록(BLA)의 부분 블록(①)과 메모리 셀 어레이 블록(BLB)의 부분 블럭(②)에 불량이 발생한 것으로 판단되면, 메모리 셀 어레이 블록(BLA)의 부분 블록(①)과 동일한 위치에 위치한 뱅크(BANK1)의 메모리 셀 어레이 블록(BLA)의 부분 블록이 메모리 셀 어레이 블록들(BLA)의 리던던트 부분 블록들(RB)로 대체된다. 또한, 메모리 셀 어레이 블록(BLB)의 부분 블록(②)과 동일한 위치에 위치한 뱅크(BANK1)의 메모리 셀 어레이 블록(BLB)의 부분 블록이 메모리 셀 어레이 블록들(BLB)의 리던던트 부분 블록들(RB)로 대체된다. 즉, 도면에 나타낸 바와 같이, 왼쪽으로 빗금친 부분이 양쪽으로 빗금친 리던던트 부분 블록들로 대체된다. 즉, 데이터 입출력 라인들(IO1, IO4)이 리던던트 데이터 입출력 라인(RIO)으로 대체된다.
그런데, 만일 메모리 셀 어레이 블록(BLA)의 부분 블록들(①, ③)에 불량이 발생한 것으로 판단되면, 메모리 셀 어레이 블록(BLA)의 부분 블록들(①, ③)중의 하나의 부분 블록만 리던던트 부분 블록(RB)으로 대체할 수 있고, 나머지 하나의 부분 블록은 리던던트 부분 블록으로 대체할 수 없게 된다는 문제점이 있다.
즉, 이와같은 경우에는 불량이 발생하더라도 리페어가 불가능하게 됨으로써이 반도체 메모리 장치는 사용할 수가 없게 된다는 문제점이 있다.
그러나, 메모리 셀 어레이 블록(BLA)의 부분 블록들(①, ③)에 불량이 발생한 경우에도, 서로 다른 컬럼 어드레스 그룹에 불량이 발생한 경우에는 뱅크 리던던시 방법이나 블록 리던던시 방법에 의해서는 리페어가 불가능하지만 컬럼 어드레스 그룹별 리던던시 방법을 사용하면 리페어가 가능하다.
도3은 종래의 반도체 메모리 장치의 컬럼 어드레스 그룹별 리던던시 방법을 설명하기 위한 블록도로서, 도1에 나타낸 블록 구성과 동일하다.
만일 메모리 셀 어레이 블록들(BLA, BLB, BLC, BLD) 각각의 부분 블록들이 컬럼 어드레스 그룹에 따라 4개의 부분 블록들로 구분된다고 하면, 메모리 셀 어레이 블록(BLA)의 부분 블록의 컬럼 어드레스 그룹에 따른 부분 블록(①)과 메모리 셀 어레이 블록(BLA)의 부분 블록의 컬럼 어드레스 그룹에 따른 부분 블록(②)에 불량이 발생한 경우에, 메모리 셀 어레이 블록들(BLA)의 불량이 발생한 부분 블록의 컬럼 어드레스에 따른 부분 블록(①, ②)과 동일한 위치에 위치한 메모리 셀 어레이 블록들(BLB, BLC, BLD)의 컬럼 어드레스 그룹에 따른 부분 블록들이 메모리 셀 어레이 블록들(BLA, BLB, BLC, BLD)의 리던던트 부분 블록들(RB)의 컬럼 어드레스 그룹에 따른 부분 블록들로 각각 대체된다. 도시된 바와 같이, 왼쪽으로 빗금친 부분 블록들 각각이 양쪽으로 빗금친 부분 블록들로 대체된다. 즉, 데이터 입출력 라인(IO1) 및 데이터 입출력 라인(IO4)가 리던던트 데이터 입출력 라인(RIO)으로 대체된다.
그러나, 메모리 셀 어레이 뱅크(BANK0)의 메모리 셀 어레이 블록(BLA)의 부분 블록의 컬럼 어드레스별 부분 블록(①)과 메모리 셀 어레이 뱅크(BANK1)의 메모리 셀 어레이 블록(BLA)의 부분 블록의 컬럼 어드레스별 부분 블록(③)에 불량이 발생한 경우에는 메모리 셀 어레이 블록들(BLA)의 부분 블록의 컬럼 어드레스별 부분 블록(①) 또는 메모리 셀 어레이 블록(BLA)의 부분 블록의 컬럼 어드레스별 부분 블록(③)중의 하나의 부분 블록만을 리던던트 부분 블록(RB)의 컬럼 어드레스별 부분 블록으로 대체할 수 있다.
즉, 메모리 셀 어레이 블록들(BLA, BLB, BLC, BLD) 각각의 부분 블록들의 동일 컬럼 어드레스별 부분 블록에 동시에 불량이 발생한 경우에는 리페어할 수 없다는 문제점이 있었다.
즉, 상술한 바와 같이 뱅크 리던던시 방법에서 리페어할 수 없는 불량의 형태가 블록 리던던시 방법에서 리페어할 수 있는 경우가 있고, 블록 리던던시 방법에서 리페어할 수 없는 불량의 형태가 컬럼 어드레스 그룹별 리던던시 방법에서는 리페어할 수 있는 경우가 있다.
그런데, 종래의 반도체 메모리 장치는 상술한 3가지 리던던시 방법중의 한가지 리던던시 방법만을 적용하여 리던던시를 수행할 수 있도록 회로가 고정되어 있음으로 인해서 리페어 효율이 저하된다는 문제점이 있었다.
본 발명의 목적은 불량의 형태에 따라 뱅크, 블록, 및 컬럼 어드레스 그룹 별로 리페어할 수 있도록 함으로써 리페어 효율을 증가할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 장치의 리던던시 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 소정 개수의 리던던시 모드를 설정하기 위한 소정 개수의 모드 신호들을 발생하기 위한 모드 설정수단, 상기 소정 개수의 모드 신호들 각각에 응답하여 해당 모드의 선택신호들을 발생하기 위한 모드별 입력 선택수단, 상기 모드별 입력 선택수단으로부터 출력되는 선택신호들을 입력하여 상기 선택신호들 각각에 해당하는 복수 비트의 불량 어드레스를 설정하기 위한 불량 어드레스 설정수단, 및 상기 불량 어드레스 설정수단으로부터 출력되는 불량 어드레스를 디코딩하여 복수개의 디코딩 출력신호들을 발생하기 위한 복수개의 디코더들을 구비한 리던던트 디코더를 구비하는 것을 특징으로 한다.또한, 상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 뱅크, 블록, 및 컬럼 어드레스 그룹에 따른 리던던시 모드를 설정하기 위한 제1, 2, 및 3모드 신호를 발생하기 위한 모드 설정수단, 상기 제1모드 신호에 응답하여 복수개의 뱅크 선택신호들을 발생하고, 상기 제2모드 신호에 응답하여 복수개의 블록 선택신호들을 발생하고, 상기 제3모드 신호에 응답하여 복수개의 컬럼 어드레스 그룹별 선택신호들을 발생하기 위한 모드별 입력 선택수단, 상기 모드별 입력 선택수단으로부터 출력되는 복수개의 선택신호들을 입력하여 상기 복수개의 선택신호들 각각에 해당하는 복수 비트의 불량 어드레스를 설정하기 위한 불량 어드레스 설정수단 및 상기 불량 어드레스 설정수단으로부터 출력되는 불량 어드레스를 디코딩하여 복수개의 디코딩 출력신호들을 발생하기 위한 복수개의 디코더들을 구비한 리던던트 디코더를 구비하는 것을 특징으로 한다.상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 일실시예는 복수개의 메모리 셀 어레이 뱅크들, 상기 복수개의 메모리 셀 어레이 뱅크들 각각의 복수개의 메모리 셀 어레이 블록들, 복수개의 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 복수개의 부분 블록들과 소정 개수의 리던던트 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 리던던트 부분 블록들, 및 상기 복수개의 부분 블록들 각각의 컬럼 어드레스 그룹에 따른 복수개의 부분 블록들과 상기 소정 개수의 리던던트 부분 블록들 각각의 컬럼 어드레스 그룹에 따른 소정 개수의 리던던트 부분 블럭들을 구비한 반도체 메모리 장치에 있어서, 뱅크, 블록, 및 컬럼 어드레스 그룹에 따른 리던던시 모드를 설정하기 위한 제1, 2, 및 3모드 신호를 발생하기 위한 모드 설정수단, 상기 제1모드 신호에 응답하여 복수개의 뱅크 선택신호들을 발생하고, 상기 제2모드 신호에 응답하여 복수개의 블록 선택신호들을 발생하고, 상기 제3모드 신호에 응답하여 복수개의 컬럼 어드레스 그룹별 선택신호들을 발생하기 위한 모드별 입력 선택수단, 상기 모드별 입력 선택수단으로부터 출력되는 복수개의 선택신호들을 입력하여 상기 복수개의 선택신호들 각각에 해당하는 복수 비트의 불량 어드레스를 설정하기 위한 불량 어드레스 설정수단, 상기 불량 어드레스 설정수단으로부터 발생되는 불량 어드레스를 디코딩하여 상기 복수개의 데이터 입출력 라인쌍들과 상기 소정 개수의 리던던트 데이터 입출력 라인쌍들사이의 연결을 제어하기 위한 복수개의 디코딩 출력신호들을 발생하기 위한 복수개의 디코더들, 및 상기 복수개의 디코더들 각각으로부터 출력되는 복수개의 디코딩 출력신호들 각각에 응답하여 상기 복수개의 데이터 입출력 라인쌍들로부터 출력되는 데이터 대신에 상기 소정 개수의 리던던트 데이터 입출력 라인쌍들로부터 출력되는 데이터를 선택하여 출력하고, 상기 복수개의 데이터 입출력 라인쌍들로 입력하는 대신에 상기 소정 개수의 리던던트 데이터 입출력 라인쌍들로 입력하기 위한 복수개의 선택수단들을 구비한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 다른 실시예는 복수개의 메모리 셀 어레이 뱅크들, 상기 복수개의 메모리 셀 어레이 뱅크들 각각의 복수개의 메모리 셀 어레이 블록들, 복수개의 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 복수개의 부분 블록들과 소정 개수의 리던던트 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 리던던트 부분 블록들, 및 상기 복수개의 부분 블록들 각각의 컬럼 어드레스 그룹에 따른 복수개의 부분 블록들과 상기 소정 개수의 리던던트 부분 블록들 각각의 컬럼 어드레스 그룹에 따른 소정 개수의 리던던트 부분 블럭들을 구비한 반도체 메모리 장치에 있어서, 뱅크, 블록, 및 컬럼 어드레스 그룹에 따른 리던던시 모드를 설정하기 위한 제1, 2, 및 3모드 신호를 발생하기 위한 모드 설정수단, 상기 제1모드 신호에 응답하여 복수개의 뱅크 선택신호들을 발생하고, 상기 제2모드 신호에 응답하여 복수개의 블록 선택신호들을 발생하고, 상기 제3모드 신호에 응답하여 복수개의 컬럼 어드레스 그룹별 선택신호들을 발생하기 위한 모드별 입력 선택수단, 상기 모드별 입력 선택수단으로부터 출력되는 복수개의 선택신호들을 입력하여 상기 복수개의 데이터 입출력 라인쌍들과 상기 소정 개수의 리던던트 데이터 입출력 라인쌍들사이의 연결을 제어하기 위한 복수개의 디코딩 출력신호들을 발생하기 위한 복수개의 디코더들, 및 상기 복수개의 디코더들 각각으로부터 출력되는 복수개의 디코딩 출력신호들에 각각 응답하여 해당 데이터 입출력 라인쌍으로부터 출력되는 데이터 대신에 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로부터 출력되는 데이터를 출력하고, 상기 입력 데이터를 해당 데이터 입출력 라인쌍으로 입력하는 대신에 상기 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로 출력하기 위한 복수개의 선택수단들을 구비한 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 리던던시 방법은 복수개의 메모리 셀 어레이 뱅크들, 상기 복수개의 메모리 셀 어레이 뱅크들 각각의 복수개의 메모리 셀 어레이 블록들, 복수개의 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 복수개의 부분 블록들과 소정 개수의 리던던트 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 리던던트 부분 블록들, 및 상기 복수개의 부분 블록들 각각의 컬럼 어드레스 그룹에 따른 복수개의 부분 블록들과 상기 소정 개수의 리던던트 부분 블록들 각각의 컬럼 어드레스 그룹에 따른 소정 개수의 리던던트 부분 블럭들을 구비한 반도체 메모리 장치에 있어서, 상기 반도체 메모리 장치에 대한 테스트를 수행하는 단계, 상기 테스트 결과에 따라 뱅크, 블록, 및 컬럼 어드레스 그룹별 리던던시 모드중의 2가지 이상의 리던던시 모드를 설정하기 위한 모드 설정단계, 상기 모드 설정신호에 따라 해당 선택신호들을 발생하기 위한 모드 선택신호 발생단계, 및 상기 선택신호들 각각에 대한 불량 어드레스를 설정하고, 상기 불량 어드레스를 디코딩하여 상기 복수개의 데이터 입출력 라인쌍들과 상기 소정 개수의 리던던트 데이터 입출력 라인쌍들사이의 연결을 제어하기위한 복수개의 디코딩 출력신호들을 발생하는 단계를 구비한 것을 특징으로 한다.
도1은 종래의 반도체 메모리 장치의 뱅크 리던던시 방법을 설명하기 위한 블럭도이다.
도2는 종래의 반도체 메모리 장치의 블록 리던던시 방법을 설명하기 위한 블록도이다.
도3은 종래의 반도체 메모리 장치의 컬럼 어드레스 그룹별 리던던시 방법을 설명하기 위한 블록도이다.
도4는 본 발명의 반도체 메모리 장치의 일실시예의 블록도이다.
도5는 도4에 나타낸 메모리 셀 어레이 뱅크의 실시예의 구성을 나타내는 것이다.
도6은 도4에 나타낸 모드 설정회로의 실시예의 회로도이다.
도7은 도4에 나타낸 블록도의 모드별 입력 선택회로의 실시예의 블록도이다.
도8(a)는 도4에 나타낸 블록도의 불량 어드레스 설정회로의 신호(EQ) 발생회로의 실시예의 회로도이다.
도8(b)는 도4에 나타낸 블록도의 불량 어드레스 설정회로의 어드레스 발생회로의 실시예의 회로도이다.
도9는 도4에 나타낸 프리 디코더의 실시예의 회로도이다.
도10은 도4에 나타낸 디코더의 실시예의 회로도이다.
도11은 본 발명의 다른 실시예의 반도체 메모리 장치의 블록도이다.
도12는 도11에 나타낸 디코더의 실시예의 회로도이다.
이하, 첨부한 도면을 참조하여, 본 발명의 반도체 메모리 장치 및 이 장치의 리던던시 방법을 설명하면 다음과 같다.
도4는 본 발명의 반도체 메모리 장치의 실시예의 블록도로서, 4개의 메모리 셀 어레이 블록들((BLAA, BLBA, BACA, BLDA), (BLAB, BLBB, BLCB, BLDB), (BLAC, BLBC, BLCC, BLDC), (BLAD, BLBD, BLCD, BLDD))을 각각 구비한 메모리 셀 어레이 뱅크들(BA, BB, BC, BD), 센스 증폭기들(10-1, 10-2, ..., 10-33), 데이터 입력 드라이버들(12-1, 12-2, ..., 12-33), 멀티플렉서들(14-1, 14-2, ..., 14-32), 디멀티플렉서들(16-1, 16-2, ..., 16-32), 데이터 출력버퍼들(18-1, 18-2, ..., 18-32), 데이터 입력버퍼들(20-1, 20-2, ..., 20-32), 디코더들(22-1, 22-2, ..., 22-32), 프리 디코더(24), 불량 어드레스 설정회로(26), 모드별 입력 선택회로(28), 및 모드 설정회로(30)로 구성되어 있다.
도4에 나타낸 블록도는 32개의 데이터 입출력 라인쌍들((IO1, IO1B), (IO2, IO2B), ..., (IO32, IO32B))과 한 개의 리던던트 데이터 입출력 라인쌍(RIO, RIOB)을 가지는 반도체 메모리 장치를 나타내는 것으로, 32개의 부분 블록들과 한 개의 리던던트 부분 블록으로 구성된 반도체 메모리 장치를 나타내는 것이다.
그리고, 도면에서, 센스 증폭기는 SA로, 데이터 입력 드라이버는 DID로, 멀티플렉서는 MUX로, 디멀티플렉서는 DEMUX로, 데이터 출력 버퍼는 DOB로, 데이터 입력 버퍼는 DIB로 각각 나타내고, 메모리 셀 어레이 뱅크들(BA, BB, BC, BD) 각각을선택하기 위한 뱅크 선택신호들을 각각 BA, BB, BC, BD로, 메모리 셀 어레이 뱅크들 각각의 동일 메모리 셀 어레이 블록들((BLAA, BLAB, BLAC, BLAD), (BLBA, BLBB, BLBC, BLBD), (BLCA, BLCB, BLCC, BLCD), (BLDA, BLDB, BLDC, BLDD)) 각각을 선택하기 위한 블록 선택신호들을 BLA, BLB, BLC, BLD로, 컬럼 어드레스 그룹들 각각을 선택하기 위한 컬럼 선택신호들을 각각 CAG0, CAG1, CAG2, CAG3로 나타내었다.
도4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
센스 증폭기들(10-1, 10-2, ..., 10-32) 각각은 리드 동작 수행시에 데이터 입출력 라인쌍들((IO1, IO1B), (IO2, IO2B), ..., (IO32, IO32B)) 각각을 통하여 리드되는 데이터를 각각 증폭하여 출력한다. 그리고, 센스 증폭기(10-33)는 리드 동작 수행시에 리던던트 데이터 입출력 라인쌍(RIO, RIOB)을 통하여 리드되는 데이터를 증폭하여 출력한다. 데이터 입력 드라이버들(12-1, 12-2, ..., 12-32)은 라이트 동작 수행시에 라이트 데이터를 데이터 입출력 라인쌍들((IO1, IO1B), (IO2, IO2B), ..., (IO32, IO32B)) 각각으로 전송한다. 그리고, 데이터 입력 드라이버(12-33)는 라이트 동작 수행시에 리던던트 데이터 입출력 라인쌍(RIO, RIOB)으로 라이트 데이터를 전송한다. 센스 증폭기(10-33)와 데이터 입력 드라이버(12-33)는 리던던시 동작을 수행하는 경우에만 사용되는 것으로, 테스트 결과 모든 메모리 셀들에 불량이 발생하지 않은 경우에는 사용되지 않는다. 멀티플렉서들(14-1, 14-2, ..., 14-32) 각각은 디코더들(22-1, 22-2, ..., 22-32) 각각의 출력신호에 응답하여 센스 증폭기들(10-1, 10-2, ..., 10-32)의 출력신호들 또는 센스 증폭기(10-33)의 출력신호를 각각 선택하여 출력한다. 디멀티플렉서들(16-1,16-2, ..., 16-32) 각각은 디코더들(22-1, 22-2, ..., 22-32) 각각의 출력신호에 응답하여 데이터 입력 버퍼들(20-1, 20-2, ..., 20-32) 각각으로부터 출력되는 신호를 데이터 입력 드라이버들(12-1, 12-2, ..., 12-32) 또는 데이터 입력 드라이버(12-33)로 출력한다. 데이터 출력 버퍼들(18-1, 18-2, ..., 18-32) 각각은 멀티플렉서들(14-1, 14-2, ..., 14-32) 각각으로부터 출력되는 데이터를 버퍼하여 데이터 입출력단자들(DQ1, DQ2, ..., DQ32)로 각각 출력한다. 데이터 입력 버퍼들(20-1, 20-2, ..., 20-32) 각각은 데이터 입출력단자들(DQ1, DQ2, ..., DQ32) 각각으로부터 입력되는 데이터를 버퍼하여 출력한다. 디코더들(22-1, 22-2, ..., 22-32)은 프리 디코더(24)로부터 입력되는 프리 디코드된 신호를 디코딩하여 출력한다. 프리 디코더(24)는 제어신호(EQ)에 응답하여 신호들(A0, A1, A2, A3, A4)을 프리 디코딩하여 디코딩 출력신호들(PA01, PA23, PA4)을 출력한다. 불량 어드레스 설정회로(26)는 신호들(D0, D1, D2, D3)을 입력하고 불량 어드레스를 설정하여 신호들(A0, A1, A2, A3, A4) 및 제어신호(EQ)를 발생한다. 모드별 입력 선택회로(28)는 모드 선택신호들(M1, M2, M3)에 각각 응답하여 뱅크 신호들(BA, BB, BC, BD), 블록 신호들(BLA, BLB, BLC, BLD), 또는 컬럼 어드레스 그룹 신호들(CAG0, CAG1, CAG2, CAG3)을 선택하여 신호들(D0, D1, D2, D3)로 출력한다. 모드 설정회로(30)는 메모리 장치의 불량 형태에 따라 뱅크 리던던시를 수행하기 위한 모드 신호(M1), 블록 리던던시를 수행하기 위한 모드 신호(M2), 또는 컬럼 어드레스 그룹별 리던던시를 수행하기 위한 모드 신호(M3)를 선택적으로 발생한다.
도5는 도4에 나타낸 메모리 셀 어레이 뱅크의 실시예의 구성을 나타내는 것으로, 메모리 셀 어레이 뱅크(BA)는 4개의 메모리 셀 어레이 블록들(BLAA, BLBA, BLCA, BLDA)로 각각 구성되고, 메모리 셀 어레이 블록들(BLAA, BLBA, BLCA, BLDA) 각각의 상하에 두 개씩의 컬럼 선택 라인들((CSL2, CSL0), (CSL1, CSL3))이 배치되어 있다. 그리고, 메모리 셀 어레이 블록들(BLAA, BLBA, BLCA, BLDA)사이에 위치하는 두 개씩의 컬럼 선택 라인들((CSL2, CSL0), (CSL1, CSL3))은 인접하는 메모리 셀 어레이 블록들에 공유되는 라인들이다.
또한, 메모리 셀 어레이 블록(BLAA)은 데이터 입출력 라인쌍((IO1, IO1B), ..., (IO32, IO32B)) 각각에 연결되는 메모리 셀들 단위로 구분되는 32개의 부분 블록들(BLAA1, ..., BLAA32)과 리던던트 데이터 입출력 라인쌍(RIO, RIOB)에 연결되는 메모리 셀들을 가지는 리던던트 블록(RBLAA)으로 이루어져 있다. 다른 메모리 셀 어레이 블록들(BLBA, BLCA, BLDA) 각각도 메모리 셀 어레이 블록(BLAA)과 마찬가지로 32개의 부분 블록들((BLBA1, ..., BLBA32), (BLCA1, ..., BLCA32), (BLDA1, ..., BLDA32))과 리던던트 블록(RBLBA, RBLCA, RBLDA)으로 이루어져 있다.
그리고, 부분 블록(BLAA1)은 컬럼 선택 라인들(CSL0, CSL1, CSL2, CSL3)에 각각 연결된 데이터 입출력 게이트들(IOG1, IOG2, IOG3, IOG4)과 데이터 입출력 게이트들(IOG1, IOG2, IOG3, IOG4)과 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), (BL3, BL3B), (BL4, BL4B)) 각각에 연결된 센스 증폭기들(40-1, 40-2, 40-3, 40-4)로 구성되어 있다. 부분 블록(BLAA1)을 제외한 나머지 부분 블록들 및 리던던트 블록들(RBLAA, RBLBA, RBLCA, RBLDA)의 구성은 부분 블록(BLAA1)과 동일하게 구성되어 있다.
그리고, 부분 블록들 각각은 컬럼 어드레스 그룹에 따라 4개의 부분 블록들로 구분된다. 즉, 데이터 입출력 게이트들(IOG1, IOG2, IOG3, IOG4) 각각에 연결되는 메모리 셀들(미도시)로 구성된 4개의 부분 블록들로 구분된다. 예를 들면, 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), (BL3, BL3B), (BL4, BL4B))각각에 연결되는 메모리 셀들(미도시)로 구성되는 4개의 부분 블록들로 구분된다.
도6은 도4에 나타낸 모드 설정회로의 실시예의 회로도로서, 모드 선택신호들(M1, M2, M3)을 각각 발생하기 위한 모드 선택신호 발생회로들(50, 52, 54)로 구성되어 있다.
모드 선택신호(M1) 발생회로(50)는 PMOS트랜지스터(P1), NMOS트랜지스터(N1), 퓨즈(F1), 인버터들(I1, I2)로 구성된 래치(L1), 및 인버터(I3)로 구성되어 있다. 그리고, 모드 선택신호(M2)를 발생하기 위한 회로(52)는 PMOS트랜지스터(P2), 퓨즈(F2), 인버터들(I3, I4)로 구성된 래치(L2), 및 인버터(I6)로 구성되어 있고, 모드 선택신호(M3)를 발생하기 위한 회로(54)는 PMOS트랜지스터(P3), 퓨즈(F3), 인버터들(I5, I6)로 구성된 래치(L3), 및 인버터(I9)로 구성되어 있다.
도6에서, 모드 선택신호들(M1, M2, M3)을 발생하기 위한 회로들(50, 52, 54)은 모두 동일하게 구성되어 있으며, 단지 부호를 달리하여 표시하였을 뿐이다.
모드 선택신호(M1) 발생회로(50)의 동작을 설명하면 다음과 같다.
파워 업시에 '로우'레벨의 프리셋트 신호(PRESET)에 응답하여 PMOS트랜지스터(P1)가 온되어 래치(L1)로 '하이'레벨의 신호를 출력한다. 래치(L1)는 '하이'레벨의 신호를 반전하고 래치하여 '로우'레벨의 신호를 출력한다. 인버터(I3)는 '로우'레벨의 신호를 반전하여 '하이'레벨의 신호를 출력한다.
정상 동작시에 모드 선택신호(M1) 발생회로(50)는 퓨즈(F1)가 컷팅되었으면 래치(L1)에 래치된 '로우'레벨의 신호를 출력하고, 인버터(I3)는 '로우'레벨의 신호를 반전하여 '하이'레벨의 신호를 출력한다. 그리고, 퓨즈(F1)가 컷팅되지 않았으면 래치(L1)로 '로우'레벨의 신호를 출력한다. 래치(L1)는 '로우'레벨의 신호를 반전하고 래치하여 '하이'레벨의 신호를 출력한다. 인버터(I3)는 '하이'레벨의 신호를 반전하여 '로우'레벨의 신호를 출력한다.
즉, 모드 선택신호(M1) 발생회로(50)는 퓨즈(F1)를 컷팅함에 의해서 '하이'레벨의 모드 선택신호(M1)를 발생한다.
모드 선택신호 발생회로들(52, 54)의 동작은 모드 선택신호 발생회로(50)의 동작과 동일하다.
만일 뱅크 리던던시 모드로 설정하려고 하면, 모드 선택신호(M1)를 '하이'레벨로 설정하고, 모드 선택신호들(M2, M3)을 '로우'레벨로 설정하여야 한다. 즉, 이 경우에는 퓨즈(F1)를 컷팅하고, 퓨즈들(F2, F3)를 컷팅하지 않음에 의해서 뱅크 리던던시 모드가 설정된다.
블록 리던던시 모드로 설정하려고 하면, 퓨즈(F2)를 컷팅하고, 퓨즈들(F1, F3)을 컷팅하지 않음에 의해서 블록 리던던시 모드가 설정된다. 마찬가지로, 컬럼 어드레스 그룹별 리던던시 모드를 설정하려고 하면, 퓨즈(F3)를 컷팅하고, 퓨즈들(F1, F2)을 컷팅하지 않음에 의해서 컬럼 어드레스 그룹별 리던던시 모드가설정된다.
도7은 도4에 나타낸 블록도의 모드별 입력 선택회로의 실시예의 블록도로서, 4개의 4-1 멀티플렉서들(60, 62, 64, 66), 및 4개의 3-1 멀티플렉서들(68, 70, 72, 74)로 구성되어 있다.
도7에서, 멀티플렉서들(60, 62, 64, 66, 68, 70, 72, 74) 각각을 MUX로 표시하여 나타내었다. 그리고, 신호들(BA, BB, BC, BD) 각각은 메모리 셀 어레이 뱅크들(BA, BB, BC, BD)을 선택하기 위한 뱅크 선택신호들을 나타내고, 신호들((BLAA, BLBA, BLCA, BLDA), (BLAB, BLBB, BLCB, BLDB), (BLAC, BLBC, BLCC, BLDC), (BLAD, BLBD, BLCD, BLDD)) 각각은 메모리 셀 어레이 뱅크들(BA, BB, BC, BD) 각각의 4개씩의 메모리 셀 어레이 블록들 각각을 선택하기 위한 블록 선택신호들을 나타낸다. 그리고, 컬럼 어드레스 그룹 선택신호들(CAG0, CAG1, CAG2, CAG3) 각각은 컬럼 선택신호 라인들(CSL0, CSL1, CSL2, CSL3) 각각을 선택하기 위한 신호를 각각 나타낸다.
도7에 나타낸 회로의 동작을 설명하면 다음과 같다.
4-1 멀티플렉서들(60, 62, 64, 66)은 4개의 뱅크 선택신호들(BA, BB, BC, BD) 각각에 응답하여 메모리 셀 어레이 뱅크들(BA, BB, BC, BD) 각각의 블록 선택신호들((BLAA, BLBA, BLCA, BLDA), (BLAB, BLBB, BLCB, BLDB), (BLAC, BLBC, BLCC, BLDC), (BLAD, BLBD, BLCD, BLDD))을 선택하여 출력한다. 3-1 멀티플렉서들(68, 70, 72, 74)은 모드 선택신호(M1)에 응답하여 뱅크 선택신호들(BA, BB, BC, BD)을 출력하고, 모드 선택신호(M2)에 응답하여 4-1 멀티플렉서들(60, 62, 64, 66)의 출력신호를 출력하고, 모드 선택신호(M3)에 응답하여 컬럼 어드레스 그룹 선택신호들(CAG0, CAG1, CAG2, CAG3)을 출력한다.
즉, 도7에 나타낸 모드별 입력 선택회로(28)는 모드 선택신호(M1)가 선택되면 뱅크 리던던스를 수행하기 위하여 뱅크 선택신호들(BA, BB, BC, BD)을 출력신호들(D0, D1, D2, D3)로 발생하고, 모드 선택신호(M2)가 선택되면, 블록 리던던시를 수행하기 위하여 블록 4-1 멀티플렉서들(60, 62, 64, 66)에 의해서 선택된 블록 선택신호들을 출력신호들(D0, D1, D2, D3)로 발생하고, 모드 선택신호(M3)가 선택되면, 컬럼 어드레스 그룹별 리던던시를 수행하기 위하여 컬럼 어드레스 그룹 선택신호들(CAG0, CAG1, CAG2, CAG3)을 출력신호들(D0, D1, D2, D3)로 발생한다.
도8(a)는 도4에 나타낸 블록도의 불량 어드레스 설정회로의 신호(EQ) 발생회로의 실시예의 회로도로서, NMOS트랜지스터들(N4, N5, N6, N7, N8, N9), PMOS트랜지스터(P4), 퓨즈들(F4, F5, F6, F7), 인버터들(I10, I11)로 구성된 래치(L4), 및 인버터(I12)로 구성되어 있다.
도8(a)에 나타낸 회로의 동작을 설명하면 다음과 같다.
'로우'레벨의 클럭신호(PCLK)에 응답하여 PMOS트랜지스터(P4)가 온되어 노드(A)로 '하이'레벨의 신호를 발생한다. 따라서, 노드(A)가 프리차지된다.
테스트 결과 리던던시가 필요하지 않은 경우에는 신호들(D0, D1, D2, D3)중의 하나의 신호가 '하이'레벨이 되면, '하이'레벨의 신호가 인가되는 NMOS트랜지스터에 연결된 퓨즈를 컷팅하지 않음에 의해서 노드(A)가 '로우'레벨이 된다. 그리고, '하이'레벨의 클럭신호(PCLK)에 응답하여 NMOS트랜지스터(N9)가 온되어 '로우'레벨의 노드(A)의 신호가 래치(L4)로 전송된다. 래치(L4)는 '로우'레벨의 신호를 반전하고 래치하여 '하이'레벨의 신호를 발생한다. 인버터(I12)는 래치(L4)의 '하이'레벨의 신호를 반전하여 '로우'레벨의 신호(EQ)를 발생한다. 즉, 해당 뱅크, 블록, 또는 컬럼 어드레스 그룹에 리던던시가 필요하지 않은 경우에는 '로우'레벨의 신호(EQ)를 발생한다.
테스트 결과 리던던시 동작이 필요한 경우에 신호들(D0, D1, D2, D3)중의 하나의 신호가 '하이'레벨이 되면, '하이'레벨의 신호가 인가되는 NMOS트랜지스터에 연결된 퓨즈를 컷팅함에 의해서 노드(A)의 프리차지된 '하이'레벨의 신호를 유지한다. 그리고, '하이'레벨의 클럭신호(PCLK)에 응답하여 NMOS트랜지스터(N9)가 온되어 '하이'레벨의 노드(A)의 신호를 래치(L4)로 전송한다. 래치(L4)는 '하이'레벨의 신호를 반전하고 래치하여 '로우'레벨의 신호를 발생한다. 인버터(I12)는 래치(L4)의 '로우'레벨의 신호를 반전하여 '하이'레벨의 신호(EQ)를 발생한다. 즉, 해당 뱅크, 블록, 또는 컬럼 어드레스 그룹에 리던던시가 필요한 경우에는 '하이'레벨의 신호(EQ)를 발생한다.
뱅크 리던던시를 수행하는 경우에 도8(a)에 나타낸 회로의 동작을 예를 들어 설명하면 다음과 같다.
만일, 메모리 셀 어레이 뱅크들(BA, BC)에 불량이 발생한 경우에는 신호들(D0, D2)이 인가되는 NMOS트랜지스터들(N4, N6)에 연결된 퓨즈들(F4, F6)을 컷팅하고, 신호들(D1, D3)이 인가되는 NMOS트랜지스터들(N5, N7)에 연결된 퓨즈들(F5, F7)을 컷팅하지 않으면 된다. 반도체 메모리 장치의 동작상 하나의 뱅크씩 동작하게 되므로 신호들(D0, D1, D2, D3)중의 하나의 신호가 '하이'레벨로 된다. 신호(D0)가 '하이'레벨이고, 신호들(D1, D2, D3)이 '로우'레벨인 경우에는 노드(A)의 '하이'레벨의 신호를 유지한다. 또한, 신호(D2)가 '하이'레벨이고, 신호들(D0, D1, D3)이 '로우'레벨인 경우에도 노드(A)의 '하이'레벨의 신호를 유지한다. 따라서, '하이'레벨의 신호(EQ)가 발생된다. 이때, 발생되는 신호(EQ)는 리던던시 동작을 인에이블하기 위한 인에이블 신호로 사용된다.
도8(b)는 도4에 나타낸 블록도의 불량 어드레스 설정회로의 어드레스 발생회로의 실시예의 회로도로서, NMOS트랜지스터들(N10, N11, N12, N13, N14, N15), PMOS트랜지스터(P5), 퓨즈들(F8, F9, F10, F11), 인버터들(I14, I15)로 구성된 래치(L5), 및 인버터들(I16)로 구성되어 있다.
도8(b)에 나타낸 어드레스 발생회로는 1비트의 어드레스를 발생하는 회로를 나타내는 것으로, 도4의 경우에는 어드레스(A0, A1, A2, A3, A4) 각각을 발생하기 위한 5개의 어드레스 발생회로가 필요하다.
도8(b)에 나타낸 회로의 동작을 설명하면 다음과 같다.
'로우'레벨의 클럭신호(PCLK)에 응답하여 PMOS트랜지스터(P5)가 온되어 노드(B)로 '하이'레벨의 신호를 발생한다. 따라서, 노드(B)가 프리차지된다.
도8(b)에 나타낸 회로는 신호들(D0, D1, D2, D3)중의 '하이'레벨의 신호가 인가되는 NMOS트랜지스터에 연결된 퓨즈들을 컷팅하면, '하이'레벨의 클럭신호(PCLK)에 응답하여 노드(B)의 '하이'레벨의 신호를 래치(L5)로 전송한다. 래치(L5)는 '하이'레벨의 신호를 반전하고 래치하여 '로우'레벨의 신호를 발생한다. 인버터(I16)는 '로우'레벨의 신호를 반전하여 '하이'레벨의 신호(Ai)를 발생한다. 반면에, '하이'레벨의 신호가 인가되는 NMOS트랜지스터들(N10, N11, N12, N13)에 연결된 퓨즈들을 컷팅하지 않으면 노드(B)로 '로우'레벨의 신호가 전송된다. 따라서, '하이'레벨의 클럭신호(PCLK)에 응답하여 노드(B)의 '로우'레벨의 신호를 래치(L5)로 전송한다. 래치(L5)는 '로우'레벨의 신호를 반전하고 래치하여 '하이'레벨의 신호를 발생한다. 인버터(I16)는 '하이'레벨의 신호를 반전하여 '로우'레벨의 신호(Ai)를 발생한다.
즉, 도8(b)에 나타낸 회로는 신호들(DO, D1, D2, D3) 각각에 응답하여 '하이'레벨의 신호들(D0, D1, D2, D3)이 인가되는 NMOS트랜지스터들(N10, N11, N12, N13)에 연결된 퓨즈들(F8, F9, F10, F11)을 컷팅하지 않으면 '로우'레벨의 어드레스(Ai)를 출력하고, 컷팅하면 '하이'레벨의 어드레스(Ai)를 출력한다. 따라서, 해당 뱅크, 블록, 컬럼 어드레스 그룹에 대한 불량 어드레스를 설정할 수 있다.
뱅크 리던던시를 수행하는 경우의 도8(b)에 나타낸 회로의 동작을 예를 들어 설명하면 다음과 같다.
메모리 셀 어레이 뱅크들(BA, BC)의 데이터 입출력 라인쌍((IO1, IO1B), (IO2, IO2B))에 각각 불량이 있는 것으로 판단된 경우에, 어드레스(A0, A1, A2,A3, A4)를 발생하기 위한 회로들 각각의 신호(D0)가 인가되는 NMOS트랜지스터들(N10)에 연결된 퓨즈들(F8)을 컷팅하지 않음에 의해서 어드레스(A0, A1, A2, A3, A4)를 각각 0, 0, 0, 0, 0으로 설정한다. 그리고, 어드레스(A0)를 발생하기 위한 회로의 신호(D2)가 인가되는 NMOS트랜지스터(N12)에 연결된 퓨즈(F10)를 컷팅하고, 어드레스(A1, A2, A3, A4)를 발생하기 위한 회로들 각각의 신호(D2)가 인가되는 NMOS트랜지스터들(N12)에 연결된 퓨즈들(F10)을 컷팅하지 않음에 의해서 어드레스(A0, A1, A2, A3, A4)를 각각 1, 0, 0, 0, 0으로 설정한다.
따라서, 불량이 난 뱅크의 메모리 셀 어레이 블록들 각각의 부분 블럭에 연결된 데이터 입출력 라인쌍을 리던던트 데이터 입출력 라인쌍으로 대체할 수 있다.
블록, 및 컬럼 어드레스 그룹별로 리던던시를 수행하는 경우에도 동일한 방법으로 불량 어드레스를 설정하게 된다.
도9는 도4에 나타낸 프리 디코더의 실시예의 회로도로서, 어드레스(A0, A1)를 디코딩하기 위한 프리 디코더(80), 어드레스(A2, A3)를 디코딩하기 위한 프리 디코더(82), 및 어드레스(A4)를 디코딩하기 위한 프리 디코더(84)로 구성되어 있다.
어드레스(A0, A1)를 디코딩하기 위한 프리 디코더(80)는 인버터들(I17, I18, I19, I20, I21, I22), 및 NAND게이트들(NA1, NA2, NA3, NA4)로 구성되어 있다. 그리고, 어드레스(A2, A3)를 디코딩하기 위한 프리 디코더(82)는 인버터들(I23, I24, I25, I26, I27, I28), 및 NAND게이트들(NA5, NA6, NA7, NA8)로 구성되어 있다. 그리고, 어드레스(A4)를 디코딩하기 위한 프리 디코더(84)는 인버터들(I29, I30, I31), 및 NAND게이트들(NA9, NA10)로 구성되어 있다. 도9에 나타낸 실시예의 회로는 일반적인 프리 디코더의 회로 구성을 나타내는 것이다.
도9에 나타낸 회로의 동작을 설명하면 다음과 같다.
인버터들(I17, I18)은 어드레스(A0, A1)를 각각 반전하여 반전 어드레스를 발생한다. NAND게이트(NA1)와 인버터(I19)는 '하이'레벨의 신호(EQ)에 응답하여 인버터들(I17, I18)의 출력신호가 모두 '하이'레벨인 경우에 '하이'레벨의 디코딩 출력신호(A0B1B)를 발생한다. NAND게이트(NA2)와 인버터(I20)는 '하이'레벨의 신호(EQ)에 응답하여 어드레스(A0)와 인버터(I18)의 출력신호가 모두 '하이'레벨인 경우에 '하이'레벨의 디코딩 출력신호(A01B)를 발생한다. NAND게이트(NA3)와 인버터(I21)는 '하이'레벨의 신호(EQ)에 응답하여 인버터(I17)의 출력신호와 어드레스(A1)가 모두 '하이'레벨인 경우에 '하이'레벨의 디코딩 출력신호(A0B1)를 발생한다. NAND게이트(NA4)와 인버터(I22)는 '하이'레벨의 신호(EQ)에 응답하여 어드레스(A0, A1)가 모두 '하이'레벨인 경우에 '하이'레벨의 디코딩 출력신호(A01)를 발생한다.
프리 디코더(82)의 동작은 프리 디코더(80)와 동일하게 동작하여 디코딩 출력신호들(A2B3B, A23B, A2B3, A23)을 발생한다.
프리 디코더(84)는 인버터(I29)에 의해서 어드레스(A4)를 반전한다. NAND게이트(NA9)와 인버터(I30)는 '하이'레벨의 신호(EQ)에 응답하여 인버터(I30)의 출력신호를 디코딩 출력신호(A4B)로 발생한다. 즉, 어드레스(A4)가 '로우'레벨인 경우에 '하이'레벨의 디코딩 출력신호(A4B)를 발생한다. NAND게이트(NA10)와 인버터(I31)는 '하이'레벨의 신호(EQ)에 응답하여 어드레스(A4)를 디코딩 출력신호(A4)로 발생한다. 즉, 어드레스(A4)가 '하이'레벨인 경우에 '하이'레벨의 디코딩 출력신호(A4)를 발생한다.
도10은 도4에 나타낸 디코더의 실시예의 회로도로서, NAND게이트(NA11) 및 인버터(I32)로 구성되어 있다.
도10에서, 도9에 나타낸 프리 디코더(80)로부터 출력되는 디코딩 출력신호들(A0B1B, A01B, A0B1, A01)중의 하나의 신호를 입력신호(PA01)으로, 프리 디코더(82)로부터 출력되는 디코딩 출력신호들(A2B3B, A23B, A2B3, A23)중의 하나의 신호를 입력신호(PA23)로, 프리 디코더(84)로부터 출력되는 디코딩 출력신호들(A4B, A4)중의 하나의 신호를 입력신호(PA4)로 각각 나타내었다.
도4에 나타낸 블록도의 디코더들 각각은 도10에 나타낸 바와 같이 NAND게이트와 인버터로 구성되어 있다.
단지, NAND게이트(NA11)로 인가되는 프리 디코더(24)의 디코딩 출력신호만이 다를 뿐이다. 멀티플렉서(14-1)로 인가되는 신호를 발생하기 위한 디코더(22-1)는 입력 신호(PA01)로 프리 디코더(24)의 디코딩 출력신호(A0B1B)를 입력하고, 입력신호(PA23)로 프리 디코더(24)의 디코딩 출력신호(A2B3B)를 입력하고, 입력신호(PA4)로 프리 디코더(24)의 디코딩 출력신호(A4B)를 입력한다. 그리고, 멀티플렉서(14-32)로 인가되는 신호를 발생하기 위한 디코더(22-32)는 입력신호(PA01)로 프리 디코더(24)의 디코딩 출력신호(A01)를 입력하고, 입력신호(PA23)로 프리 디코더(24)의 디코딩 출력신호(A23)를 입력하고, 입력신호(PA4)로 프리 디코더(24)의 디코딩 출력신호(A4)를 입력한다.
도11은 본 발명의 다른 실시예의 반도체 메모리 장치의 블록도로서, 도4에 나타낸 블록도의 디코더들(22-1, 22-2, ..., 22-32), 프리 디코더(24), 및 불량 어드레스 설정회로(26)를 디코더들(32-1, 32-2, ..., 32-32)로 대체하고, 멀티플렉서들(10-1, 10-2, ..., 10-32) 각각이 이웃하는 센스 증폭기들((10-1, 10-2), ..., (10-32, 10-33))로부터 출력되는 데이터중의 하나를 선택하여 출력하도록 구성되고, 디멀티플렉서들(12-1, 12-2, ..., 12-32) 각각이 데이터 입력버퍼들(20-1, 20-2, ..., 20-32) 각각으로부터 입력되는 데이터를 이웃하는 데이터 입력 드라이버들((12-1, 12-2), ..., (12-32, 12-33))중의 하나로 출력하도록 구성되어 있다.
도11에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
도4에 나타낸 회로 블록들과 동일한 회로 블록들의 동작은 도4에 나타낸 블록의 동작 설명을 참고로 하면 쉽게 이해될 것이다. 디코더들(32-1, 32-2, ..., 32-32) 각각은 모드별 입력 선택회로(28)로부터 출력되는 신호들(D0, D1, D2, D3)을 입력하여 불량이 발생한 뱅크, 블록, 및 컬럼 어드레스 그룹에 따른 부분 블록의 데이터 입출력 라인쌍이 있는 경우에, 불량이 발생한 데이터 입출력 라인쌍을 우측에 위치한 데이터 입출력 라인쌍으로 대체하도록 프로그램된다.
예를 들면, 데이터 입출력 라인쌍(I01, IO1B)에 불량이 발생한 경우에, 디코더들(32-1, 32-2, ..., 32-32)의 출력신호들이 모두 '하이'레벨이 되도록 프로그램한다. 그러면, 멀티플렉서들(14-1, 14-2, ..., 14-32) 각각은 이웃한 센스 증폭기들(20-2, ..., 20-33)의 출력신호를 선택하여 출력하고, 디멀티플렉서들(16-1, 16-2, ..., 16-32) 각각은 이웃한 데이터 입력 드라이버들(12-2, ..., 12-33)로 데이터를 출력한다.
즉, 도11에 나타낸 블록도의 동작은 불량이 발생한 메모리 셀에 연결된 데이터 입출력 라인쌍을 선택하기 위한 디코더뿐만아니라 이 디코더의 우측에 위치한 디코더들이 모두 '하이'레벨의 출력신호를 발생하도록 프로그램함에 의해서 불량이 발생한 메모리 셀에 연결된 데이터 입출력 라인쌍으로부터 리던던트 데이터 입출력 라인쌍까지의 데이터 입출력 라인쌍이 인접한 데이터 입출력 라인쌍으로 대체되게 된다.
도11에 나타낸 블록도는 디코더들 각각이 퓨즈를 구비함으로써 퓨즈들의 수가 증가하는 문제점이 있는 반면에 불량이 발생한 메모리 셀에 연결된 데이터 입출력 라인쌍이 리던던트 데이터 입출력 라인쌍으로부터 멀리 떨어진 경우에 리던던트 데이터 입출력 라인쌍으로부터 데이터 출력버퍼 또는 데이터 입력버퍼까지의 신호 라인의 길이가 길어짐에 따라 발생할 수 있는 신호 지연의 문제점을 해결할 수 있다.
도12는 도11에 나타낸 디코더의 실시예의 회로도로서, PMOS트랜지스터(P6), NMOS트랜지스터들(N16, N17, N18, N19, N20, N21), 퓨즈들(F12, F13, F14, F15), 인버터들(I33, I34)로 구성된 래치(L6), 및 인버터들(I35, I36)로 구성되어 있다.
도12에 나타낸 회로는 도8에 나타낸 신호(EQ) 발생회로의 구성과 동일하다.
도12에 나타낸 회로의 동작을 설명하면 다음과 같다.
'로우'레벨의 클럭신호(PCLK)에 응답하여 PMOS트랜지스터(P6)가 온되어 노드(C)로 '하이'레벨의 신호를 발생한다. 따라서, 노드(C)가 프리차지된다.
테스트 결과 리던던시 동작이 필요하지 않은 경우에는 퓨즈들(F12, F13, F14, F15)을 컷팅하지 않음에 의해서 신호들(D0, D1, D2, D3)중의 하나의 신호가 '하이'레벨로 천이되면 노드(C)가 '로우'레벨이 된다. '하이'레벨의 클럭신호(PCLK)에 응답하여 NMOS트랜지스터(N12)가 온되어 노드(C)의 '로우'레벨의 신호가 래치(L6)로 전송된다. 래치(L6)는 '로우'레벨의 신호를 반전하고 래치하여 '하이'레벨의 신호를 발생한다. 인버터(I35)는 '하이'레벨의 신호를 반전하여 '로우'레벨의 신호(PAB)를 발생한다.
테스트 결과 리던던시 동작이 필요한 경우에 신호들(D0, D1, D2, D3)중의 하나의 신호가 '하이'레벨이 되면 '하이'레벨이 인가되는 NMOS트랜지스터들(N16, N17, N18, N19)에 연결된 퓨즈들(F12, F13, F14, F15)을 컷팅함에 의해서 노드(C)로 '하이'레벨의 신호가 유지된다. '하이'레벨의 클럭신호(PCLK)에 응답하여 노드(C)의 '하이'레벨의 신호가 NMOS트랜지스터(N21)를 통하여 래치(L6)로 전송된다. 래치(L6)는 '하이'레벨의 신호를 반전하고 래치하여 '로우'레벨의 신호를 발생한다. 인버터(I35)는 '로우'레벨의 신호를 반전하여 '하이'레벨의 신호(PAB)를 발생한다.그리고, 디코더들(32-1, 32-2, ..., 32-32)중의 디코더(32-1)를 상술한 바와 같이 프로그램하는 경우에는 우측에 위치하는 디코더들(32-2, ..., 32-32)도 모두 동일한 방법으로 프로그램하여야 한다. 그래서, 데이터 입출력 라인쌍의 쉬프팅이 이루어지게 된다. 만일 디코더들(32-1, 32-2, ..., 32-32)중의 디코더(32-2)를 상술한 바와 같이 프로그램하는 경우에는 디코더(32-1)를 제외한 나머지 디코더들을 모두 동일한 방법으로 프로그램하여야 한다.
예를 들어 설명하면, 메모리 셀 어레이 뱅크(BA)의 데이터 입출력 라인쌍(IO1, IO1B)에 연결된 메모리 셀 및 메모리 셀 어레이 뱅크(BC)의 데이터 입출력 라인쌍(IO2, IO2B)에 연결된 메모리 셀에 불량이 발생한 경우에는 디코더들(32-1, 32-2, ..., 32-32) 각각의 신호(D0)가 인가되는 NMOS트랜지스터(N14)에 연결된 퓨즈(F12)를 절단하지 않음에 의해서 노드(C)로 '로우'레벨의 신호를 발생한다. 따라서, 메모리 셀 어레이 뱅크(BA)의 데이터 입출력 라인쌍(IO1, IO1B)가 선택되면 디코더들(32-1, 32-2, ..., 32-32)이 모두 '하이'레벨의 신호를 발생하여 데이터 입출력 라인쌍들의 쉬프팅 동작이 수행된다. 또한, 디코더(32-1)의 신호(D2)가 인가되는 NMOS트랜지스터(N16)에 연결된 퓨즈(F14)를 절단하고, 디코더들(32-2, ..., 32-32) 각각의 신호(D2)가 인가되는 NMOS트랜지스터(N16)에 연결된 퓨즈(F14)를 절단한다. 따라서, 메모리 셀 어레이 뱅크(BC)의 데이터 입출력 라인쌍(IO2, IO2B)이 선택되면 디코더(32-1)는 '로우'레벨의 신호를 발생하고, 디코더들(32-2, ..., 32-32)은 모두 '하이'레벨의 신호를 발생하여 데이터 입출력 라인쌍들((IO2, IO2B), ..., (IO32, IO32B), (RIO, RIOB))의 쉬프팅 동작이 수행된다.
블록 리던던시, 및 컬럼 어드레스 그룹별 리던던시 동작을 수행하는 경우에도 상술한 바와 같이 프로그램함에 의해서 리던던시 동작이 수행된다.
상술한 실시예에서는 리드 및 라이트 동작시에 레이턴시가 없는 경우의 반도체 메모리 장치의 블록도를 나타내었지만, 클럭 주기가 짧아짐에 따라 1클럭 주기내에 데이터를 리드 또는 라이트할 수 없게 된다. 따라서, 레이턴시 동작이 필요하다. 그러나, 본 발명은 리던던시 방법에 관한 발명이므로 레이턴시를 무시한 블록 구성을 예로 하여 설명하였다.
그리고, 상술한 실시예에서는 32개의 데이터 입출력 라인쌍에 대하여 한쌍의 리던던트 데이터 입출력 라인쌍을 가지는 반도체 메모리 장치의 구성을 예로 들어 설명하였지만, 데이터 입출력 라인쌍의 수가 많은 경우에는 소정 개수의 데이터 입출력 라인쌍들에 대하여 한쌍의 리던던트 데이터 입출력 라인쌍을 가지도록 구성할 수 있다.
결론적으로, 본 발명의 반도체 메모리 장치는 테스트 수행 결과 불량의 형태가 뱅크 리던던시를 수행하여야 하는지, 블록 리던던시를 수행하여야 하는지, 컬럼 어드레스 그룹별 리던던시를 수행하여야 하는지를 판단한 후에 이 세가지 리던던시 방법 중의 최적의 방법으로 리던던시를 수행하게 된다. 그러나, 만일 불량의 형태가 이 세가지 방법중의 어느 방법으로도 리페어할 수 없는 불량인 경우에는 해당 반도체 메모리 장치는 사용할 수 없게 된다.
그리고, 상술한 실시예에서 사용된 반도체 메모리 장치가 아닌 일반적인 반도체 메모리 장치에도 본 발명의 반도체 메모리 장치의 리던던시 방법이 사용될 수 있다.
또한, 상술한 실시예에서는 3가지 리던던시 모드중의 하나의 리던던시 모드를 선택하여 리던던시를 수행하는 경우의 예를 나타내었지만, 2가지 리던던시 모드중의 하나의 리던던시 모드를 선택하도록 리던던시 회로를 구성하거나, 또는 4가지이상의 리던던시 모드중의 하나의 리던던시 모드를 선택하도록 리던던시 회로를 구성할 수도 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치 및 이 장치의 리던던시 방법은 불량의 형태에 따라 뱅크, 블록, 및 컬럼 어드레스 그룹별 리던던시 방법중 최적의 방법으로 리페어를 수행할 수 있게 됨으로써 리페어 효율이 증가된다.
따라서, 본 발명의 반도체 메모리 장치는 종래의 반도체 메모리 장치가 한가지 리던던시 방법으로 고정되어 있었기 때문에 리페어될 수 없었던 불량의 형태가 리페어될 수 있음으로 인해서 수율이 향상된다.

Claims (28)

  1. 소정 개수의 리던던시 모드를 설정하기 위한 소정 개수의 모드 신호들을 발생하기 위한 모드 설정수단;
    상기 소정 개수의 모드 신호들 각각에 응답하여 해당 모드의 선택신호들을 발생하기 위한 모드별 입력 선택수단;
    상기 모드별 입력 선택수단으로부터 출력되는 선택신호들을 입력하여 상기 선택신호들 각각에 해당하는 복수 비트의 불량 어드레스를 설정하기 위한 불량 어드레스 설정수단; 및
    상기 불량 어드레스 설정수단으로부터 출력되는 불량 어드레스를 디코딩하여 복수개의 디코딩 출력신호들을 발생하기 위한 복수개의 디코더들을 구비한 리던던트 디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 모드 설정수단은
    프리셋트 신호에 응답하여 소정 개수의 제1노드들을 각각 풀업하기 위한 소정 개수의 제1풀업 트랜지스터들;
    상기 소정 개수의 제1노드들 각각과 접지전압사이에 각각 직렬 연결되어 상기 소정 개수의 제1노드들 각각을 풀다운하기 위한 소정 개수의 제1퓨즈들과 소정 개수의 제1풀다운 트랜지스터들;
    상기 소정 개수의 제1노드들 각각의 신호를 반전하고 래치하기 위한 소정 개수의 제1래치들; 및
    상기 소정 개수의 제1래치들 각각으로부터 출력되는 신호를 반전하여 상기 소정 개수의 모드 신호들을 각각 발생하기 위한 소정 개수의 제1인버터들을 구비한것을 특징으로 하는 반도체 메모리 장치.
  3. 삭제
  4. 제1항에 있어서, 상기 불량 어드레스 설정수단은
    리던던트 제어신호를 설정하기 위한 리던던트 제어신호 설정회로; 및
    상기 복수 비트의 불량 어드레스를 설정하기 위한 복수개의 어드레스 설정회로들을 각각 구비한 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 리던던트 제어신호 설정회로는
    클럭신호에 응답하여 제2노드를 풀업하기 위한 제2풀업 트랜지스터;
    상기 제2노드에 연결된 드레인과 상기 모드별 입력 선택회로로부터 출력되는 선택신호들이 각각 인가되는 게이트를 가진 병렬 연결된 복수개의 제2풀다운 트랜지스터들;
    상기 복수개의 제2풀다운 트랜지스터들의 소스와 제3노드사이에 공통 연결된 복수개의 제1퓨즈들;
    상기 클럭신호의 반대 위상의 신호에 응답하여 상기 제3노드를 풀다운하기 위한 제3풀다운 트랜지스터;
    상기 클럭신호의 반대 위상의 신호에 응답하여 상기 제2노드로부터 출력되는 신호를 전송하기 위한 제1전송 게이트;
    상기 제1전송 게이트로 부터의 신호를 반전하고 래치하기 위한 제2래치; 및
    상기 제2래치의 출력신호를 버퍼하여 상기 리던던트 제어신호를 발생하기 위한 제2인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 복수개의 어드레스 설정회로들 각각은
    클럭신호에 응답하여 제4노드를 풀업하기 위한 제3풀업 트랜지스터;
    상기 제4노드에 연결된 드레인과 상기 모드별 입력 선택회로로부터 출력되는 선택신호들이 각각 인가되는 게이트를 가진 병렬 연결된 복수개의 제4풀다운 트랜지스터들;
    상기 복수개의 제4풀다운 트랜지스터들의 소스와 제5노드사이에 공통 연결된 복수개의 제2퓨즈들;
    상기 클럭신호의 반대 위상의 신호에 응답하여 상기 제5노드를 풀다운하기 위한 제5풀다운 트랜지스터;
    상기 클럭신호의 반대 위상의 신호에 응답하여 상기 제4노드로부터 출력되는신호를 전송하기 위한 제2전송 게이트;
    상기 제2전송 게이트로 부터의 신호를 반전하고 래치하기 위한 제3래치; 및
    상기 제3래치의 출력신호를 버퍼하여 상기 1비트의 어드레스를 발생하기 위한 제3인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 디코딩 수단은
    복수개의 디코더들로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 복수개의 디코더들 각각은
    클럭신호에 응답하여 제5노드를 풀업하기 위한 제4풀업 트랜지스터;
    상기 제5노드에 연결된 드레인과 상기 모드별 입력 선택회로로부터 출력되는 복수개의 선택신호들이 각각 인가되는 게이트를 가진 병렬 연결된 복수개의 제6풀다운 트랜지스터들;
    상기 복수개의 제6풀다운 트랜지스터들의 소스와 제6노드사이에 공통 연결된 복수개의 제3퓨즈들;
    상기 클럭신호의 반대 위상의 신호에 응답하여 상기 제6노드를 풀다운하기 위한 제7풀다운 트랜지스터;
    상기 클럭신호의 반대 위상의 신호에 응답하여 상기 제5노드로부터 출력되는 신호를 전송하기 위한 제3전송 게이트; 및
    상기 제3전송 게이트로 부터의 신호를 반전하고 래치하기 위한 제4래치; 및
    상기 제4래치의 출력신호를 버퍼하여 상기 디코딩 출력신호를 발생하기 위한 제4인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 뱅크, 블록, 및 컬럼 어드레스 그룹에 따른 리던던시 모드를 설정하기 위한 제1, 2, 및 3모드 신호를 발생하기 위한 모드 설정수단;
    상기 제1모드 신호에 응답하여 복수개의 뱅크 선택신호들을 발생하고, 상기 제2모드 신호에 응답하여 복수개의 블록 선택신호들을 발생하고, 상기 제3모드 신호에 응답하여 복수개의 컬럼 어드레스 그룹별 선택신호들을 발생하기 위한 모드별 입력 선택수단;
    상기 모드별 입력 선택수단으로부터 출력되는 복수개의 선택신호들을 입력하여 상기 복수개의 선택신호들 각각에 해당하는 복수 비트의 불량 어드레스를 설정하기 위한 불량 어드레스 설정수단; 및
    상기 불량 어드레스 설정수단으로부터 출력되는 불량 어드레스를 디코딩하여 복수개의 디코딩 출력신호들을 발생하기 위한 복수개의 디코더들을 구비한 리던던트 디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 모드 설정수단은
    프리셋트 신호에 응답하여 제1, 2, 및 3노드를 각각 풀업하기 위한 제1, 2, 및 3풀업 트랜지스터들;
    상기 제1, 2, 및 3노드들 각각과 접지전압사이에 각각 직렬 연결되어 상기 제1, 2, 및 3노드들 각각을 풀다운하기 위한 제1퓨즈와 제1풀다운 트랜지스터, 제2퓨즈와 제2풀다운 트랜지스터, 및 제3퓨즈와 제3풀다운 트랜지스터;
    상기 제1, 2, 및 3노드들 각각의 신호를 반전하고 래치하기 위한 제1, 2, 및3래치들; 및
    상기 제1, 2, 및 3래치들 각각으로부터 출력되는 신호를 반전하여 상기 제1, 2, 및 3모드 신호를 각각 발생하기 위한 제1, 2, 및 3인버터들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9항에 있어서, 상기 모드별 입력 선택회로는
    상기 복수개의 뱅크 선택신호들 각각에 응답하여 상기 복수개의 블록 선택신호들을 각각 출력하기 위한 복수개의 제1선택수단들; 및
    상기 제1, 2, 및 3모드 선택신호들 각각에 응답하여 상기 복수개의 뱅크 선택신호들, 상기 복수개의 제1선택수단들 각각의 출력신호들, 및 상기 복수개의 컬럼 어드레스 그룹별 선택신호들을 각각 발생하기 위한 복수개의 제2선택수단들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  12. 삭제
  13. 제9항에 있어서, 상기 불량 어드레스 설정수단은
    리던던트 제어신호를 설정하기 위한 리던던트 제어신호 설정회로; 및
    상기 복수 비트의 불량 어드레스를 발생하기 위한 복수개의 어드레스 설정회로들을 각각 구비한 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 리던던트 제어신호 설정회로는
    클럭신호에 응답하여 제4노드를 풀업하기 위한 제4풀업 트랜지스터;
    상기 제4노드에 연결된 드레인과 상기 모드별 입력 선택회로로부터 출력되는 복수개의 선택신호들이 각각 인가되는 게이트를 가진 병렬 연결된 복수개의 제4풀다운 트랜지스터들;
    상기 복수개의 제4풀다운 트랜지스터들의 소스와 제5노드사이에 공통 연결된 복수개의 제1퓨즈들;
    상기 클럭신호의 반대 위상의 신호에 응답하여 상기 제5노드를 풀다운하기 위한 제5풀다운 트랜지스터;
    상기 클럭신호의 반대 위상의 신호에 응답하여 상기 제4노드로부터 출력되는 신호를 전송하기 위한 제1전송 게이트;
    상기 제1전송 게이트로 부터의 신호를 반전하고 래치하기 위한 제4래치; 및
    상기 제4래치의 출력신호를 버퍼하여 상기 리던던트 제어신호를 발생하기 위한 제4인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  15. 제13항에 있어서, 상기 복수개의 어드레스 설정회로들 각각은
    클럭신호에 응답하여 제6노드를 풀업하기 위한 제5풀업 트랜지스터;
    상기 제6노드에 연결된 드레인과 상기 모드별 입력 선택회로로부터 출력되는 복수개의 선택신호들이 각각 인가되는 게이트를 가진 병렬 연결된 복수개의 제6풀다운 트랜지스터들;
    상기 복수개의 제6풀다운 트랜지스터들의 소스와 제7노드사이에 공통 연결된 복수개의 제2퓨즈들;
    상기 클럭신호의 반대 위상의 신호에 응답하여 상기 제7노드를 풀다운하기 위한 제7풀다운 트랜지스터;
    상기 클럭신호의 반대 위상의 신호에 응답하여 상기 제7노드로부터 출력되는 신호를 전송하기 위한 제2전송 게이트;
    상기 제2전송 게이트로 부터의 신호를 반전하고 래치하기 위한 제5래치; 및
    상기 제5래치의 출력신호를 버퍼하여 상기 1비트의 어드레스를 발생하기 위한 제5인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  16. 제9항에 있어서, 상기 디코딩 수단은
    복수개의 디코더들로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서, 상기 복수개의 디코더들 각각은
    클럭신호에 응답하여 제8노드를 풀업하기 위한 제6풀업 트랜지스터;
    상기 제8노드에 연결된 드레인과 상기 모드별 입력 선택회로로부터 출력되는 복수개의 선택신호들이 각각 인가되는 게이트를 가진 병렬 연결된 복수개의 제8풀다운 트랜지스터들;
    상기 복수개의 제8풀다운 트랜지스터들의 소스와 제9노드사이에 공통 연결된 복수개의 제3퓨즈들;
    상기 클럭신호의 반대 위상의 신호에 응답하여 상기 제9노드를 풀다운하기 위한 제9풀다운 트랜지스터;
    상기 클럭신호의 반대 위상의 신호에 응답하여 상기 제8노드로부터 출력되는 신호를 전송하기 위한 제3전송 게이트; 및
    상기 제3전송 게이트로 부터의 신호를 반전하고 래치하기 위한 제6래치; 및
    상기 제6래치의 출력신호를 버퍼하여 상기 디코딩 출력신호를 발생하기 위한 제6인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 복수개의 메모리 셀 어레이 뱅크들;
    상기 복수개의 메모리 셀 어레이 뱅크들 각각의 복수개의 메모리 셀 어레이 블록들;
    복수개의 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 복수개의 부분 블록들과 소정 개수의 리던던트 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 소정개수의 리던던트 부분 블록들; 및
    상기 복수개의 부분 블록들 각각의 컬럼 어드레스 그룹에 따른 복수개의 부분 블록들과 상기 소정 개수의 리던던트 부분 블록들 각각의 컬럼 어드레스 그룹에 따른 소정 개수의 리던던트 부분 블럭들을 구비한 반도체 메모리 장치에 있어서,
    뱅크, 블록, 및 컬럼 어드레스 그룹에 따른 리던던시 모드를 설정하기 위한 제1, 2, 및 3모드 신호를 발생하기 위한 모드 설정수단;
    상기 제1모드 신호에 응답하여 복수개의 뱅크 선택신호들을 발생하고, 상기 제2모드 신호에 응답하여 복수개의 블록 선택신호들을 발생하고, 상기 제3모드 신호에 응답하여 복수개의 컬럼 어드레스 그룹별 선택신호들을 발생하기 위한 모드별 입력 선택수단;
    상기 모드별 입력 선택수단으로부터 출력되는 복수개의 선택신호들을 입력하여 상기 복수개의 선택신호들 각각에 해당하는 복수 비트의 불량 어드레스를 설정하기 위한 불량 어드레스 설정수단;
    상기 불량 어드레스 설정수단으로부터 발생되는 불량 어드레스를 디코딩하여 상기 복수개의 데이터 입출력 라인쌍들과 상기 소정 개수의 리던던트 데이터 입출력 라인쌍들사이의 연결을 제어하기 위한 복수개의 디코딩 출력신호들을 발생하기 위한 복수개의 디코더들; 및
    상기 복수개의 디코더들 각각으로부터 출력되는 복수개의 디코딩 출력신호들 각각에 응답하여 상기 복수개의 데이터 입출력 라인쌍들로부터 출력되는 데이터 대신에 상기 소정 개수의 리던던트 데이터 입출력 라인쌍들로부터 출력되는 데이터를선택하여 출력하고, 상기 복수개의 데이터 입출력 라인쌍들로 입력하는 대신에 상기 소정 개수의 리던던트 데이터 입출력 라인쌍들로 입력하기 위한 복수개의 선택수단들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서, 상기 모드 설정수단은
    프리셋트 신호에 응답하여 제1, 2, 및 3노드를 각각 풀업하기 위한 제1, 2, 및 3풀업 트랜지스터들;
    상기 제1, 2, 및 3노드들 각각과 접지전압사이에 각각 직렬 연결되어 상기 제1, 2, 및 3노드들 각각을 풀다운하기 위한 제1퓨즈와 제1풀다운 트랜지스터, 제2퓨즈와 제2풀다운 트랜지스터, 및 제3퓨즈와 제3풀다운 트랜지스터;
    상기 제1, 2, 및 3노드들 각각의 신호를 반전하고 래치하기 위한 제1, 2, 및 3래치들; 및
    상기 제1, 2, 및 3래치들 각각으로부터 출력되는 신호를 반전하여 상기 제1, 2, 및 3모드 신호를 각각 발생하기 위한 제1, 2, 및 3인버터들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  20. 제18항에 있어서, 상기 모드별 입력 선택회로는
    상기 복수개의 뱅크 선택신호들 각각에 응답하여 상기 복수개의 메모리 셀 어레이 뱅크들 각각의 복수개의 블록 선택신호들을 각각 출력하기 위한 복수개의 제1선택수단들; 및
    상기 제1, 2, 및 3모드 선택신호들 각각에 응답하여 상기 복수개의 뱅크 선택신호들, 상기 복수개의 제1선택수단들 각각의 출력신호들, 및 상기 복수개의 컬럼 어드레스 그룹별 선택신호들을 각각 발생하기 위한 복수개의 제2선택수단들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  21. 제18항에 있어서, 상기 불량 어드레스 설정수단은
    리던던트 제어신호를 설정하기 위한 리던던트 제어신호 설정회로; 및
    상기 복수 비트의 불량 어드레스를 발생하기 위한 복수개의 어드레스 설정회로들을 각각 구비한 것을 특징으로 하는 반도체 메모리 장치.
  22. 제21항에 있어서, 상기 리던던트 제어신호 설정회로는
    클럭신호에 응답하여 제4노드를 풀업하기 위한 제4풀업 트랜지스터;
    상기 제4노드에 연결된 드레인과 상기 모드별 입력 선택회로로부터 출력되는 복수개의 선택신호들이 각각 인가되는 게이트를 가진 병렬 연결된 복수개의 제4풀다운 트랜지스터들;
    상기 복수개의 제4풀다운 트랜지스터들의 소스와 제5노드사이에 공통 연결된 복수개의 제1퓨즈들;
    상기 클럭신호의 반대 위상의 신호에 응답하여 상기 제5노드를 풀다운하기 위한 제5풀다운 트랜지스터;
    상기 클럭신호의 반대 위상의 신호에 응답하여 상기 제4노드로부터 출력되는신호를 전송하기 위한 제1전송 게이트;
    상기 제1전송 게이트로 부터의 신호를 반전하고 래치하기 위한 제4래치; 및
    상기 제4래치의 출력신호를 버퍼하여 상기 리던던트 제어신호를 발생하기 위한 제4인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  23. 제21항에 있어서, 상기 복수개의 설정회로들 각각은
    클럭신호에 응답하여 제6노드를 풀업하기 위한 제5풀업 트랜지스터;
    상기 제6노드에 연결된 드레인과 상기 모드별 입력 선택회로로부터 출력되는 복수개의 선택신호들이 각각 인가되는 게이트를 가진 병렬 연결된 복수개의 제6풀다운 트랜지스터들;
    상기 복수개의 제6풀다운 트랜지스터들의 소스와 제7노드사이에 공통 연결된 복수개의 제2퓨즈들;
    상기 클럭신호의 반대 위상의 신호에 응답하여 상기 제7노드를 풀다운하기 위한 제7풀다운 트랜지스터;
    상기 클럭신호의 반대 위상의 신호에 응답하여 상기 제7노드로부터 출력되는 신호를 전송하기 위한 제2전송 게이트;
    상기 제2전송 게이트로 부터의 신호를 반전하고 래치하기 위한 제5래치; 및
    상기 제5래치의 출력신호를 버퍼하여 상기 1비트의 어드레스를 발생하기 위한 제5인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
  24. 복수개의 메모리 셀 어레이 뱅크들;
    상기 복수개의 메모리 셀 어레이 뱅크들 각각의 복수개의 메모리 셀 어레이 블록들;
    복수개의 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 복수개의 부분 블록들과 소정 개수의 리던던트 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 리던던트 부분 블록들; 및
    상기 복수개의 부분 블록들 각각의 컬럼 어드레스 그룹에 따른 복수개의 부분 블록들과 상기 소정 개수의 리던던트 부분 블록들 각각의 컬럼 어드레스 그룹에 따른 소정 개수의 리던던트 부분 블럭들을 구비한 반도체 메모리 장치에 있어서,
    뱅크, 블록, 및 컬럼 어드레스 그룹에 따른 리던던시 모드를 설정하기 위한 제1, 2, 및 3모드 신호를 발생하기 위한 모드 설정수단;
    상기 제1모드 신호에 응답하여 복수개의 뱅크 선택신호들을 발생하고, 상기 제2모드 신호에 응답하여 복수개의 블록 선택신호들을 발생하고, 상기 제3모드 신호에 응답하여 복수개의 컬럼 어드레스 그룹별 선택신호들을 발생하기 위한 모드별 입력 선택수단;
    상기 모드별 입력 선택수단으로부터 출력되는 복수개의 선택신호들을 입력하여 상기 복수개의 데이터 입출력 라인쌍들과 상기 소정 개수의 리던던트 데이터 입출력 라인쌍들사이의 연결을 제어하기 위한 복수개의 디코딩 출력신호들을 발생하기 위한 복수개의 디코더들; 및
    상기 복수개의 디코더들 각각으로부터 출력되는 복수개의 디코딩 출력신호들에 각각 응답하여 해당 데이터 입출력 라인쌍으로부터 출력되는 데이터 대신에 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로부터 출력되는 데이터를 출력하고, 상기 입력 데이터를 해당 데이터 입출력 라인쌍으로 입력하는 대신에 상기 해당 데이터 입출력 라인쌍에 인접한 데이터 입출력 라인쌍으로 출력하기 위한 복수개의 선택수단들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  25. 제24항에 있어서, 상기 모드 설정수단은
    프리셋트 신호에 응답하여 제1, 2, 및 3노드를 각각 풀업하기 위한 제1, 2, 및 3풀업 트랜지스터들;
    상기 제1, 2, 및 3노드들 각각과 접지전압사이에 각각 직렬 연결되어 상기 제1, 2, 및 3노드들 각각을 풀다운하기 위한 제1퓨즈와 제1풀다운 트랜지스터, 제2퓨즈와 제2풀다운 트랜지스터, 및 제3퓨즈와 제3풀다운 트랜지스터;
    상기 제1, 2, 및 3노드들 각각의 신호를 반전하고 래치하기 위한 제1, 2, 및 3래치들; 및
    상기 제1, 2, 및 3래치들 각각으로부터 출력되는 신호를 반전하여 상기 제1, 2, 및 3모드 신호를 각각 발생하기 위한 제1, 2, 및 3인버터들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  26. 제24항에 있어서, 상기 모드별 입력 선택회로는
    상기 복수개의 뱅크 선택신호들 각각에 응답하여 상기 복수개의 메모리 셀 어레이 뱅크들 각각의 복수개의 블록 선택신호들을 각각 출력하기 위한 복수개의 제1선택수단들; 및
    상기 제1, 2, 및 3모드 선택신호들 각각에 응답하여 상기 복수개의 뱅크 선택신호들, 상기 복수개의 제1선택수단들 각각의 출력신호들, 및 상기 복수개의 컬럼 어드레스 그룹별 선택신호들을 각각 발생하기 위한 복수개의 제2선택수단들을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  27. 제24항에 있어서, 상기 복수개의 디코더들 각각은
    클럭신호에 응답하여 제4노드를 풀업하기 위한 제4풀업 트랜지스터;
    상기 제4노드에 연결된 드레인과 상기 모드별 입력 선택회로로부터 출력되는 복수개의 선택신호들이 각각 인가되는 게이트를 가진 병렬 연결된 복수개의 제4풀다운 트랜지스터들;
    상기 복수개의 제4풀다운 트랜지스터들의 소스와 제5노드사이에 공통 연결된 복수개의 제1퓨즈들;
    상기 클럭신호의 반대 위상의 신호에 응답하여 상기 제5노드를 풀다운하기 위한 제5풀다운 트랜지스터;
    상기 클럭신호의 반대 위상의 신호에 응답하여 상기 제4노드로부터 출력되는 신호를 전송하기 위한 제1전송 게이트;
    상기 제1전송 게이트로 부터의 신호를 반전하고 래치하기 위한 제4래치; 및
    상기 제4래치의 출력신호를 버퍼하여 상기 디코딩 출력신호를 발생하기 위한 제4인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 복수개의 메모리 셀 어레이 뱅크들;
    상기 복수개의 메모리 셀 어레이 뱅크들 각각의 복수개의 메모리 셀 어레이 블록들;
    복수개의 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 복수개의 부분 블록들과 소정 개수의 리던던트 데이터 입출력 라인쌍들 각각에 연결되는 상기 복수개의 메모리 셀 어레이 블록들 각각의 소정 개수의 리던던트 부분 블록들; 및
    상기 복수개의 부분 블록들 각각의 컬럼 어드레스 그룹에 따른 복수개의 부분 블록들과 상기 소정 개수의 리던던트 부분 블록들 각각의 컬럼 어드레스 그룹에 따른 소정 개수의 리던던트 부분 블럭들을 구비한 반도체 메모리 장치에 있어서,
    상기 반도체 메모리 장치에 대한 테스트를 수행하는 단계;
    상기 테스트 결과에 따라 뱅크, 블록, 및 컬럼 어드레스 그룹별 리던던시 모드중의 2가지 이상의 리던던시 모드를 설정하기 위한 모드 설정단계;
    상기 모드 설정신호에 따라 해당 선택신호들을 발생하기 위한 모드 선택신호 발생단계; 및
    상기 선택신호들 각각에 대한 불량 어드레스를 설정하고, 상기 불량 어드레스를 디코딩하여 상기 복수개의 데이터 입출력 라인쌍들과 상기 소정 개수의 리던던트 데이터 입출력 라인쌍들사이의 연결을 제어하기 위한 복수개의 디코딩 출력신호들을 발생하는 단계를 구비한 것을 특징으로 하는 반도체 메모리 장치의 리던던시 방법.
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