KR20130059196A - 퓨즈회로를 포함하는 반도체 집적회로 및 퓨즈회로의 구동방법 - Google Patents

퓨즈회로를 포함하는 반도체 집적회로 및 퓨즈회로의 구동방법 Download PDF

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Abstract

퓨즈를 이루는 금속 이온의 전기/화학적 마이그레이션 현상을 방지할 수 있는 반도체 집적회로 및 퓨즈회로의 구동방법이 제공된다. 본 발명의 일 측면에 따르면, 제1 노드와 제2 노드 사이에 접속된 퓨즈; 퓨즈감지신호에 응답하여 초기화 구간에서 상기 제1 노드를 풀다운 구동하기 위한 제1 구동부; 상기 퓨즈감지신호에 응답하여 퓨즈 감지 구간의 초기 구간에 제2 노드를 풀업 구동하기 위한 제2 구동부; 상기 제1 노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하기 위한 감지부; 및 상기 감지부의 출력신호 및 상기 퓨즈감지신호에 응답하여 상기 퓨즈 감지 구간의 초기 구간 이후에 상기 제2 노드를 상기 제2 구동부의 풀업 레벨보다 낮은 전압 레벨로 구동하기 위한 제3 구동부를 구비하는 반도체 집적회로가 제공된다.

Description

퓨즈회로를 포함하는 반도체 집적회로 및 퓨즈회로의 구동방법{SEMICONDUCTOR INTEGRATED CIRCUIT HAVING FUSE CIRCUIT AND DRIVING METHOD OF FUSE CIRCUIT}
본 발명은 반도체 집적회로 설계 기술에 관한 것으로, 특히 반도체 집적회로의 퓨즈회로에 관한 것이다.
반도체 집적회로는 동일한 패턴의 회로를 포함하고 있으며, 공정 변수에 따라 일부의 회로가 불량이 나더라도 양품으로 출시할 수 있도록 리던던시(Redundancy) 회로를 같이 배치하고 있다.
특히, 반도체 메모리 장치의 경우, 하나의 칩에 많은 수의 메모리 셀들이 집적되고 있는데, 이러한 메모리 셀들 중 어느 하나에라도 결함이 있으면, 해당 메모리 칩은 불량품으로 처리되어 사용할 수 없게 된다.
반도체 집적회로의 고집적화에 따라 한정된 크기의 칩에 더 많은 수의 메모리 셀을 집적시키고 있는 추세에서, 어느 하나의 셀에 불량이 발생한 경우 메모리 칩 전체를 불량품으로 처리한다면 폐기될 메모리 칩의 수는 증가할 것이고, 그로 인해 경제성 있는 반도체 메모리 장치의 생산이 불가능하게 된다.
이러한 문제를 해결하기 위해, 통상의 반도체 메모리 장치는 퓨즈회로와 리던던시 셀 어레이를 구비하고 있다. 퓨즈회로는 금속배선의 형태를 가지는 다수의 퓨즈를 포함하고 있으며, 리페어 공정에서 퓨즈의 블로잉 여부에 따라 결함이 있는 셀을 리던던시 셀로 대체하고 있다. 리던던시 셀 어레이와 퓨즈회로는 반도체 제조 공정시에 형성되는 것이다. 리페어 공정에서는 불량으로 판정된 메모리 셀을 리던던시 셀로 대체하며, 리페어 공정은 주로 레이저 빔을 사용하여 금속 라인으로 이루어진 퓨즈를 선택적으로 끊는 방식으로 이루어진다.
한편, 퓨즈가 블로잉(Blowing)된 후 금속 이온에 의한 전기/화학적 마이그레이션(Migration) 작용에 의해 끊어진 퓨즈가 다시 연결되는 불량이 발생할 수 있다. 이러한 불량을 흔히 해스트 페일(Hast Fail)이라 부른다. 이러한 해스트 페일은 금속배선 재료로서 기존의 알루미늄(Aluminium)을 구리(Copper)로 대체함에 따라 빈번하게 발생하고 있으며, 높은 온도와 전압 그리고 수분 100%로 신뢰성을 테스트할 때 주로 발생하고 있다.
해스트 페일은 고속으로 동작하는 반도체 집적회로의 동작을 위해 반도체 제조 공정에 구리를 사용함으로써 나타나는 것이 일반적이지만, 알루미늄이나 기타 다른 물질을 사용하는 경우에도 발생할 수 있다. 해스트 페일은 리페어 공정에서 퓨즈 블로잉 이후에 발생하기 때문에 이를 다시 찾아내기도 어렵고 고치기도 어렵다. 해스트 페일은 반도체 집적회로의 생산성을 저하시키고, 반도체 집적회로의 성능 및 신뢰성을 저하시키는 요인이 되고 있다.
도 1a 및 도 1b는 종래기술에 따른 반도체 집적회로의 퓨즈회로를 나타낸 도면이다. 도 1a는 퓨즈가 블로잉 되지 않은 상태, 도 1b는 퓨즈가 블로잉 된 상태를 나타내고 있다.
도 1a를 참조하면, 반도체 집적회로의 퓨즈회로는 접지전압단(VSS)에 소오스가 접속되고 감지노드(A)에 드레인이 접속되며 퓨즈감지신호(FSE)를 게이트 입력으로 하는 NMOS 트랜지스터(MN0), 전원전압단(VDD)에 소오스가 접속되고 노드 B에 드레인이 접속되며 퓨즈감지신호(FSE)를 게이트 입력으로 하는 PMOS 트랜지스터(MP0), 노드 B와 감지노드(A) 사이에 접속된 퓨즈(FUSE), 감지노드(A)를 입력단으로 하여 출력신호(HIT)를 출력하는 인버터(IV0), 접지전압단(VSS)에 소오스가 접속되고 감지노드(A)에 드레인이 접속되며 출력신호(HIT)를 게이트 입력으로 하는 NMOS 트랜지스터(MN1)로 구성된다.
여기서, NMOS 트랜지스터(MN1)는 인버터(IV0)와 함께 반전 래치를 구성한다.
도 1a 및 도 1b에 도시된 퓨즈회로의 동작을 살펴본다. 도 2a는 퓨즈가 블로잉 되지 않은 상태, 도 2b는 퓨즈가 블로잉 된 상태를 나타내고 있다.
우선 퓨즈감지신호(FSE)는 논리레벨 로우 상태를 나타내다가 감지노드(A) 초기화 구간에서 논리레벨 하이를 유지한다. 이때, NMOS 트랜지스터(MN0)가 턴온되어 감지노드(A)를 방전시키고, 결국 출력신호(HIT)는 논리레벨 하이로 출력된다. 래치를 구성하는 NMOS 트랜지스터(MN1) 역시 턴온되어 감지노드(A)의 상태가 유지되도록 한다.
이후, 퓨즈 감지 구간에서 퓨즈감지신호(FSE)가 논리레벨 로우로 활성화되면, NMOS 트랜지스터(MN0)는 턴오프되고 PMOS 트랜지스터(MP0)가 턴온된다. 이때, 퓨즈 상태 판별은 초기 상태를 유지하기 위한 NMOS 트랜지스터(MN1)의 풀다운 능력과 PMOS 트랜지스터(MP0)와 퓨즈(FUSE)의 풀업 능력에 의해 이루어진다. 퓨즈(FUSE)가 블로잉 되지 않은 경우(도 1a 및 도 2a), PMOS 트랜지스터(MP0)와 퓨즈(FUSE)를 통해 감지노드(A)가 전원전압(VDD)으로 구동된다. 감지노드(A)의 천이는 풀업 장치의 유효 저항과 풀다운 장치의 유효 저항에 저항비에 의해 결정되며, 감지노드(A)의 전압 레벨이 인버터(IV0)의 로직 문턱값보다 높게 상승하면 출력신호(HIT)는 논리레벨 로우로 천이하고, 이것이 피드백되어 풀다운 장치의 NMOS 트랜지스터(MN1)를 턴오프 시켜 감지노드(A)의 레벨을 안정화시킨다. 결국, 출력신호(HIT)는 논리레벨 로우 상태가 된다.
한편, 퓨즈(FUSE)가 블로잉 된 경우(도 1b 및 도 2b), PMOS 트랜지스터(MP0)는 턴온 상태이지만 퓨즈(FUSE)가 블로잉 된 상태이기 때문에 출력신호(HIT)는 초기 레벨인 논리레벨 하이를 계속해서 유지한다.
하기의 표 1은 퓨즈감지신호(FSE) 및 퓨즈 상태에 따른 도 1a 및 도 1b의 퓨즈회로의 각 노드의 논리레벨 변화를 나타낸 것으로, 앞서 동작 설명에서 설명한 바와 다르지 않다.
FSE H L

퓨즈 NO CUT
 노드 B L H
노드 A L H
HIT H L

퓨즈 CUT
 노드 B 플로팅 H
노드 A L L
HIT H H
표 1을 참조하면, 퓨즈감지신호(FSE)가 논리레벨 로우로 활성화된 경우에 출력신호(HIT)의 논리레벨이 퓨즈(FUSE)의 커팅 여부에 따라 달라짐을 쉽게 확인할 수 있다.
그런데, 퓨즈(FUSE)가 커팅 된 경우에 퓨즈감지신호(FSE)가 논리레벨 로우인 상태에서 퓨즈(FUSE) 양단인 노드 B와 노드 A 사이에 VDD-VSS 전압이 걸리게 되고, 이러한 전계가 앞서 언급한 금속 이온의 전기/화학적 마이그레이션 현상을 촉진하게 된다.
금속 이온의 전기/화학적 마이그레이션 현상은 커팅된 퓨즈(FUSE)를 다시 연결하는 결과를 초래하고, 이는 퓨즈 프로그래밍 결과를 뒤집어 집적회로의 동작에 심각한 오류로 나타나게 된다.
퓨즈를 이루는 금속 이온의 전기/화학적 마이그레이션 현상을 방지할 수 있는 반도체 집적회로 및 퓨즈회로의 구동방법을 제공하고자 한다.
본 발명의 일 측면에 따르면, 제1 노드와 제2 노드 사이에 접속된 퓨즈; 퓨즈감지신호에 응답하여 초기화 구간에서 상기 제1 노드를 풀다운 구동하기 위한 제1 구동부; 상기 퓨즈감지신호에 응답하여 퓨즈 감지 구간의 초기 구간에 제2 노드를 풀업 구동하기 위한 제2 구동부; 상기 제1 노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하기 위한 감지부; 및 상기 감지부의 출력신호 및 상기 퓨즈감지신호에 응답하여 상기 퓨즈 감지 구간의 초기 구간 이후에 상기 제2 노드를 상기 제2 구동부의 풀업 레벨보다 낮은 전압 레벨로 구동하기 위한 제3 구동부를 구비하는 반도체 집적회로가 제공된다.
본 발명의 다른 측면에 따르면, 제1 노드와 제2 노드 사이에 접속된 퓨즈; 퓨즈감지신호에 응답하여 초기화 구간에서 상기 제1 노드를 풀다운 구동하기 위한 제1 구동부; 상기 퓨즈감지신호에 응답하여 퓨즈 감지 구간의 초기 구간에 제2 노드를 풀업 구동하기 위한 제2 구동부; 상기 제1 노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하기 위한 감지부; 및 상기 감지부의 출력신호 및 상기 퓨즈감지신호에 응답하여 상기 퓨즈 감지 구간의 초기 구간 이후에 상기 제2 노드를 접지전압 레벨로 구동하기 위한 제3 구동부를 구비하는 반도체 집적회로가 제공된다.
본 발명의 또 다른 측면에 따르면, 제1 노드와 제2 노드 사이에 접속된 퓨즈; 퓨즈감지신호에 응답하여 초기화 구간에서 상기 제1 노드를 풀다운 구동하기 위한 초기화 구동부; 상기 퓨즈감지신호를 입력으로 하여 퓨즈 감지 구간의 초기 일정 구간 동안만 활성화되는 퓨즈감지펄스를 생성하기 위한 펄스 생성부; 상기 퓨즈감지펄스에 응답하여 상기 제2 노드를 풀업 구동하기 위한 풀업 구동부; 상기 제1 노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하기 위한 감지부; 상기 감지부의 출력신호 및 상기 퓨즈감지신호를 논리연산하기 위한 논리연산부; 및 상기 논리연산부의 출력신호에 응답하여 상기 제2 노드를 접지전압 레벨로 구동하기 위한 접지 구동부를 구비하는 반도체 집적회로가 제공된다.
본 발명의 또 다른 측면에 따르면, 제1 노드와 제2 노드 사이에 접속된 퓨즈를 포함하는 퓨즈회로의 구동방법에 있어서, 초기화 구간에서 상기 제1 노드를 풀다운 구동하는 단계; 퓨즈 감지 구간의 초기 일정 구간 동안 상기 제2 노드를 풀업 구동하는 단계; 상기 퓨즈 감지 구간에서 상기 제1 노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하는 단계; 상기 퓨즈 감지 구간의 초기 일정 구간 이후에 상기 감지 결과에 따라 상기 제2 노드를 상기 제2 노드에 대한 풀업 구동 레벨보다 낮은 전압 레벨로 구동하는 단계를 포함하는 퓨즈회로의 구동방법이 제공된다.
공정 개선이나 퓨즈의 물리적인 변형 없이 설계적으로 퓨즈 양단에 높은 전계가 걸리는 것을 방지함으로써 퓨즈를 이루는 금속 이온의 전기/화학적 마이그레이션 현상으로 인한 불량을 근본적으로 해결할 수 있다.
도 1a는 퓨즈가 블로잉 되지 않은 상태의 종래기술에 따른 반도체 집적회로의 퓨즈회로를 나타낸 도면이다.
도 1b는 퓨즈가 블로잉 된 상태의 종래기술에 따른 반도체 집적회로의 퓨즈회로를 나타낸 도면이다.
도 2a는 도 1a에 도시된 퓨즈회로의 타이밍 다이어그램이다.
도 2b는 도 1b 도시된 퓨즈회로의 타이밍 다이어그램이다.
도 3은 본 발명의 일 실시예에 따른 반도체 집적회로의 퓨즈회로의 블럭 다이어그램이다.
도 4는 도 3에 도시된 퓨즈회로의 회로 구현예를 나타낸 회로도이다.
도 5a는 도 4에 도시된 퓨즈회로의 퓨즈가 블로잉 되지 않은 상태에서의 타이밍 다이어그램이다.
도 5b는 도 4에 도시된 퓨즈회로의 퓨즈가 블로잉 된 상태에서의 타이밍 다이어그램이다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 도면을 참조하여 본 발명의 실시예를 살펴보기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 집적회로의 퓨즈회로의 구성을 나타낸 블럭 다이어그램이다.
도 3을 참조하면, 본 실시예에 따른 반도체 집적회로의 퓨즈회로는, 감지노드(AA)와 노드 BB 사이에 접속된 퓨즈(FUSE), 퓨즈감지신호(FSE)에 응답하여 초기화 구간에서 감지노드(AA)를 풀다운 구동하기 위한 제1 구동부(310), 퓨즈감지신호(FSE)에 응답하여 퓨즈 감지 구간의 초기 구간에 노드 BB를 풀업 구동하기 위한 제2 구동부(320), 감지노드(AA)의 전압에 응답하여 퓨즈(FUSE)의 프로그래밍 상태(커팅 여부)를 감지하기 위한 감지부(330), 감지부(330)의 출력신호(HIT) 및 퓨즈감지신호(FSE)에 응답하여 퓨즈 감지 구간의 초기 구간 이후에 노드 BB를 풀업 레벨(예컨대, VDD 레벨)보다 낮은 전압 레벨(예컨대 VSS 레벨)로 구동하기 위한 제3 구동부를 구비한다.
본 실시예에 따른 반도체 집적회로의 퓨즈회로는 퓨즈 감지 구간에서 제2 구동부(320)가 초기 일정 구간 동안만 노드 BB를 풀업 구동하게 된다. 이때 감지된 퓨즈 프로그래밍 상태는 감지부(330)에서 유지 및 출력한다. 한편, 퓨즈 감지 구간의 초기 일정 구간 이후에는 제2 구동부(320)의 노드 BB에 대한 풀업 구동을 중단하고, 퓨즈가 커팅된 상태를 전제 조건으로 제3 구동부(340)가 노드 BB를 풀업 레벨(예컨대, VDD 레벨)보다 낮은 전압 레벨(예컨대 VSS 레벨)로 구동하게 된다.
이에 따라, 감지노드(AA)와 노드 BB 사이에 VDD-VSS보다 작은 전계가 걸리게 되어 퓨즈를 이루는 금속 이온의 전기/화학적 마이그레이션 현상으로 인한 불량을 방지할 수 있다.
도 4는 도 3의 회로 구현예를 나타낸 회로도이다.
도 4를 참조하면, 제2 구동부(320)는 퓨즈감지신호(FSE)를 입력으로 하여 퓨즈 감지 구간의 초기 일정 구간 동안만 활성화되는 퓨즈감지펄스(FSEP)를 생성하기 위한 펄스 생성부(322), 퓨즈감지펄스(FSEP)에 응답하여 노드 BB를 풀업 구동하기 위한 풀업 구동부(324)를 구비한다.
그리고, 제3 구동부(340)는 감지부(330)의 출력신호(HIT) 및 퓨즈감지신호(FSE)를 논리연산하기 위한 논리연산부(342), 논리연산부(342)의 출력신호에 응답하여 노드 BB를 접지전압(VSS) 레벨로 구동하기 위한 접지 구동부(344)를 구비한다.
한편, 제1 구동부(310)는 접지전압단(VSS)에 소오스가 접속되고 감지노드(AA)에 드레인이 접속되며 퓨즈감지신호(FSE)를 게이트 입력으로 하는 NMOS 트랜지스터(MN2)로 구현할 수 있다.
또한, 감지부(330)는 감지노드(AA)를 입력단으로 하여 출력신호(HIT)를 출력하는 인버터(IV3), 출력신호(HIT)를 입력으로 하며 감지노드(AA)를 출력단으로 하는 인버터(IV4)로 구현할 수 있다. 인버터(IV3)와 인버터(IV4)는 반전 래치를 구성한다. 한편, 감지부(330)를 도 1a와 같이 하나의 인버터와 하나의 NMOS 트랜지스터로 구현할 수도 있다.
그리고, 제2 구동부(320)의 펄스 생성부(322)는 퓨즈감지신호(FSE)를 예정된 시간(tD)만큼 지연시켜 출력하기 위한 딜레이(40), 딜레이(40)의 출력신호를 입력으로 하는 인버터(IV6), 인버터(IV6)의 출력신호 및 퓨즈감지신호(FSE)를 입력으로 하는 노아 게이트(NR1), 노아 게이트(NR1)의 출력신호를 입력으로 하여 퓨즈감지펄스(FSEP)를 출력하기 위한 인버터(IV5)로 구현할 수 있다.
또한, 제2 구동부(320)의 풀업 구동부(324)는 전원전압단(VDD)에 소오스가 접속되고 노드 BB에 드레인이 접속되며 퓨즈감지펄스(FSEP)를 게이트 입력으로 하는 PMOS 트랜지스터(MP1)로 구현할 수 있다.
그리고, 제3 구동부(340)의 논리연산부(342)는 퓨즈감지신호(FSE)를 입력으로 하는 인버터(IV2), 감지부(330)의 출력신호(HIT) 및 인버터(IV2)의 출력신호를 입력으로 하는 낸드 게이트(ND1), 낸드 게이트(ND1)의 출력신호를 입력으로 하는 인버터(IV1)로 구현할 수 있다.
또한, 제3 구동부(340)의 접지 구동부(344)는 접지전압단(VSS)에 소오스가 접속되고 노드 BB에 드레인이 접속되며 논리연산부(342)의 출력신호(CC)를 게이트 입력으로 하는 NMOS 트랜지스터(MN3)로 구현할 수 있다.
도 5a 및 도 5b는 도 4에 도시된 퓨즈회로의 타이밍 다이어그램으로서, 도 5a는 퓨즈가 블로잉 되지 않은 상태, 도 5b는 퓨즈가 블로잉 된 상태를 나타내고 있다.
우선 퓨즈감지신호(FSE)는 논리레벨 로우 상태를 나타내다가 감지노드(AA) 초기화 구간에서 논리레벨 하이를 유지한다. 이때, NMOS 트랜지스터(MN2)가 턴온되어 감지노드(AA)를 방전시키고, 결국 출력신호(HIT)는 논리레벨 하이로 출력된다. 래치를 구성하는 인버터(IV4)는 감지노드(AA)의 상태가 유지되도록 한다.
이후, 퓨즈 감지 구간에서 퓨즈감지신호(FSE)가 논리레벨 로우로 활성화되면, 제2 구동부(320)의 펄스 생성부(322)에서 출력되는 퓨즈감지펄스(FSEP)는 딜레이(40)의 지연시간(tD)만큼 로우로 펄싱하게 된다. 따라서, NMOS 트랜지스터(MN2)는 턴오프되고 PMOS 트랜지스터(MP1)가 턴온된다.
먼저, 퓨즈(FUSE)가 블로잉 되지 않은 경우(도 5a), PMOS 트랜지스터(MP1)와 퓨즈(FUSE)를 통해 감지노드(AA)가 전원전압(VDD)으로 구동된다. 감지노드(AA)의 천이는 풀업 장치(PMOS 트랜지스터(MP1)와 퓨즈(FUSE))의 유효 저항과 풀다운 장치(인버터(IV4)의 NMOS 트랜지스터)의 유효 저항에 저항비에 의해 결정되며, 감지노드(AA)의 전압 레벨이 인버터(IV3)의 로직 문턱값보다 높게 상승하면 출력신호(HIT)는 논리레벨 로우로 천이하고, 인버터(IV4)가 이를 반전시켜 감지노드(AA)의 레벨을 안정화시킨다. 결국, 출력신호(HIT)는 논리레벨 로우 상태가 되며, 퓨즈감지펄스(FSEP)가 논리레벨 하이로 천이하여 PMOS 트랜지스터(MP1)가 턴오프 되더라도 출력신호(HIT)는 그 레벨을 유지한다. 한편, 퓨즈감지신호(FSE)가 논리레벨 로우이고 출력신호(HIT)가 논리레벨 로우 상태이기 때문에 논리연산부(342)의 출력신호(CC)는 계속해서 논리레벨 로우를 유지하게 된다. 따라서, 접지 구동부(344)의 NMOS 트랜지스터(MN3)는 턴오프되어 노드 BB에 대한 접지 구동을 하지 않는다.
다음으로, 퓨즈(FUSE)가 블로잉 된 경우(도 5b), 퓨즈감지펄스(FSEP)가 논리레벨 로우로 펄싱하면 PMOS 트랜지스터(MP1)가 턴온되지만, 퓨즈(FUSE)가 블로잉 된 상태이기 때문에 감지노드(AA)의 상태를 바꾸지 못하고 출력신호(HIT)는 초기 레벨인 논리레벨 하이를 계속해서 유지한다. 한편, 퓨즈감지신호(FSE)가 논리레벨 로우이고 출력신호(HIT)가 논리레벨 하이 상태이기 때문에 논리연산부(342)의 출력신호(CC)는 논리레벨 하이로 천이하게 된다. 따라서, 접지 구동부(344)의 NMOS 트랜지스터(MN3)는 턴온되어 노드 BB에 대한 접지 구동을 수행하게 된다.
결론적으로, 퓨즈(FUSE)가 블로잉된 경우, 접지 구동부(344)에 의해 노드 BB가 접지전압(VSS) 레벨로 구동되기 때문에 퓨즈(FUSE) 양단에 모두 VSS가 인가되어 고전계에 의한 퓨즈를 이루는 금속 이온의 전기/화학적 마이그레이션 현상을 방지할 수 있다.
한편, 퓨즈 감지 구간 초기에 노드 BB에 대한 접지 구동이 수행되지 않는 일부 구간 동안 노드 BB가 논리레벨 하이 상태를 유지할 수 있는데, 이 구간(X)이 일시적이고 매우 짧기 때문에 별다른 문제를 유발할 우려가 없다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시된 로직은 사용된 신호의 종류와 활성화 레벨에 따라 다른 로직으로 대체되거나 생략할 수 있다.
또한, 전술한 실시예에서는 풀업 전압원으로 전원전압(VDD)을 사용하고 풀다운 전압원으로 접지전압(VSS)을 사용하였으나, 이들 각각을 다른 전압원으로 변경하는 경우에도 본 발명은 적용된다.
310: 제1 구동부
320: 제2 구동부
330: 감지부
340 제3 구동부

Claims (11)

  1. 제1 노드와 제2 노드 사이에 접속된 퓨즈;
    퓨즈감지신호에 응답하여 초기화 구간에서 상기 제1 노드를 풀다운 구동하기 위한 제1 구동부;
    상기 퓨즈감지신호에 응답하여 퓨즈 감지 구간의 초기 구간에 제2 노드를 풀업 구동하기 위한 제2 구동부;
    상기 제1 노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하기 위한 감지부; 및
    상기 감지부의 출력신호 및 상기 퓨즈감지신호에 응답하여 상기 퓨즈 감지 구간의 초기 구간 이후에 상기 제2 노드를 상기 제2 구동부의 풀업 레벨보다 낮은 전압 레벨로 구동하기 위한 제3 구동부
    를 구비하는 반도체 집적회로.
  2. 제1 노드와 제2 노드 사이에 접속된 퓨즈;
    퓨즈감지신호에 응답하여 초기화 구간에서 상기 제1 노드를 풀다운 구동하기 위한 제1 구동부;
    상기 퓨즈감지신호에 응답하여 퓨즈 감지 구간의 초기 구간에 제2 노드를 풀업 구동하기 위한 제2 구동부;
    상기 제1 노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하기 위한 감지부; 및
    상기 감지부의 출력신호 및 상기 퓨즈감지신호에 응답하여 상기 퓨즈 감지 구간의 초기 구간 이후에 상기 제2 노드를 접지전압 레벨로 구동하기 위한 제3 구동부
    를 구비하는 반도체 집적회로.
  3. 제1 노드와 제2 노드 사이에 접속된 퓨즈;
    퓨즈감지신호에 응답하여 초기화 구간에서 상기 제1 노드를 풀다운 구동하기 위한 초기화 구동부;
    상기 퓨즈감지신호를 입력으로 하여 퓨즈 감지 구간의 초기 일정 구간 동안만 활성화되는 퓨즈감지펄스를 생성하기 위한 펄스 생성부;
    상기 퓨즈감지펄스에 응답하여 상기 제2 노드를 풀업 구동하기 위한 풀업 구동부;
    상기 제1 노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하기 위한 감지부;
    상기 감지부의 출력신호 및 상기 퓨즈감지신호를 논리연산하기 위한 논리연산부; 및
    상기 논리연산부의 출력신호에 응답하여 상기 제2 노드를 접지전압 레벨로 구동하기 위한 접지 구동부
    를 구비하는 반도체 집적회로.
  4. 제3항에 있어서,
    상기 초기화 구동부는 접지전압단에 소오스가 접속되고 상기 제1 노드에 드레인이 접속되며 상기 퓨즈감지신호를 게이트 입력으로 하는 제1 NMOS 트랜지스터를 구비하는 반도체 집적회로.
  5. 제3항에 있어서,
    상기 감지부는 상기 제1 노드를 입력단으로 하여 상기 감지부의 출력신호를 출력하는 제1 인버터; 및
    상기 감지부의 출력신호를 입력으로 하며 상기 제1 노드를 출력단으로 하는 제2 인버터를 구비하는 반도체 집적회로.
  6. 제3항에 있어서,
    상기 펄스 생성부는 상기 퓨즈감지신호를 예정된 시간만큼 지연시켜 출력하기 위한 딜레이;
    상기 딜레이의 출력신호를 입력으로 하는 제3 인버터;
    상기 제3 인버터의 출력신호 및 상기 퓨즈감지신호를 입력으로 하는 노아 게이트; 및
    상기 노아 게이트의 출력신호를 입력으로 하여 상기 퓨즈감지펄스를 출력하기 위한 제4 인버터를 구비하는 반도체 집적회로.
  7. 제3항에 있어서,
    상기 풀업 구동부는 전원전압단에 소오스가 접속되고 상기 제2 노드에 드레인이 접속되며 상기 퓨즈감지펄스를 게이트 입력으로 하는 PMOS 트랜지스터를 구비하는 반도체 집적회로.
  8. 제3항에 있어서,
    상기 논리연산부는 상기 퓨즈감지신호를 입력으로 하는 제5 인버터;
    상기 감지부의 출력신호 및 상기 제5 인버터의 출력신호를 입력으로 하는 낸드 게이트; 및
    상기 낸드 게이트의 출력신호를 입력으로 하는 제6 인버터를 구비하는 반도체 집적회로.
  9. 제3항에 있어서,
    상기 접지 구동부는 접지전압단에 소오스가 접속되고 상기 제2 노드에 드레인이 접속되며 상기 논리연산부의 출력신호를 게이트 입력으로 하는 제2 NMOS 트랜지스터를 구비하는 반도체 집적회로.
  10. 제1 노드와 제2 노드 사이에 접속된 퓨즈를 포함하는 퓨즈회로의 구동방법에 있어서,
    초기화 구간에서 상기 제1 노드를 풀다운 구동하는 단계;
    퓨즈 감지 구간의 초기 일정 구간 동안 상기 제2 노드를 풀업 구동하는 단계;
    상기 퓨즈 감지 구간에서 상기 제1 노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하는 단계;
    상기 퓨즈 감지 구간의 초기 일정 구간 이후에 상기 감지 결과에 따라 상기 제2 노드를 상기 제2 노드에 대한 풀업 구동 레벨보다 낮은 전압 레벨로 구동하는 단계
    를 포함하는 퓨즈회로의 구동방법.
  11. 제10항에 있어서,
    상기 제2 노드에 대한 풀업 구동 레벨보다 낮은 전압 레벨은 접지전압 레벨인 퓨즈회로의 구동방법.
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