KR101010111B1

KR101010111B1 - 반도체 메모리 제어 회로

Info

Publication number: KR101010111B1
Application number: KR1020090058759A
Authority: KR
Inventors: 장경식
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-06-30
Filing date: 2009-06-30
Publication date: 2011-01-24
Also published as: KR20110001286A

Abstract

본 발명은 퓨즈에 인가되는 전원전압(VDD)을 대신하여 접지전압(VSS)으로 인가함으로써 종래의 전원전압(VDD)으로 인하여 산화가 일어나는 현상을 방지하여 후속 공정 중 HAST(Humidity Acceleration Stress Test)에서의 페일을 방지할 수 있는 반도체 메모리 제어 회로를 제공한다. 본 발명에 따른 메모리 제어 회로는 테스트 모드시 제 1노드에 전원전압을 공급하는 테스트 모드부, 리셋 모드시 제 1노드를 리셋시키는 리셋부, 상기 제 1노드의 신호를 래치하여 제 2노드에 출력하는 래치부, 퓨즈의 커팅 상태에 따라 제 2노드에 접지전압을 선택적으로 공급하는 퓨즈부 및 상기 제 2노드의 전압 레벨에 따라 입력신호의 출력을 선택적으로 제어하는 출력부를 포함한다.

Description

반도체 메모리 제어 회로{Circuit for controlling Semiconductor Memory}

본 발명은 반도체 메모리 제어 회로에 관한 것으로, 특히 퓨즈의 산화로 인하여 발생하는 불량을 방지할 수 있는 기술에 관한 것이다.

최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이에 따라, 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전하고 있다.

반도체 장치는 주로 실리콘 재질의 기판상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀 들을 형성하는 패브리케이션(Fabrication; FAB) 공정과, 상기 셀 들이 형성된 기판을 칩(Chip) 단위로 패키징(Packaging)하는 어셈블리(Assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판상에 형성하는 셀 들의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting; EDS)을 수행한다.

상기 검사 공정은 기판상에 형성한 셀 들의 전기적으로 양호한 상태 또는 불량한 상태를 갖는가를 판별하는 공정이다. 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로써, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감할 수 있다. 또한, 상기 불량한 상태를 갖는 셀 들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생할 수 있다.

여기서, 상기 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.

반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적으로 소자 설계 시 결함이 있는 소자 또는 회로를 대체하기 위하여 여분(Redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈를 함께 설계하고 있는데, 상기 리페어 공정은 검사 공정을 통해 불량으로 판명된 셀을 상기 퓨즈를 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 특정 퓨즈들만을 커팅(Cutting)하여 리페어할 셀 들의 위치 정보를 생성하는 것이다.

이하에서는, 종래 기술에 따른 반도체 소자의 리페어 방법을 간략하게 설명하도록 한다.

먼저, 반도체 기판의 퓨즈 영역 상에 표면이 평탄화된 층간 절연막을 증착한 후, 상기 층간 절연막 상에 다수 개의 퓨즈 패턴들을 형성한다. 그 다음에, 상기 퓨즈 패턴들을 덮도록 반도체 기판의 결과물 상에 절연막을 증착한다. 이어서, 상기 절연막의 일부 두께를 리페어 식각하여 블로잉 예정 영역, 즉 퓨즈 패턴 상에 소정 두께의 절연막을 잔류시키는 리페어 트렌치를 형성한다.

이후, 상기 반도체 기판의 퓨즈 영역에 레이저를 조사하여 특정 퓨즈를 커팅하는 퓨즈 블로잉(Blowing) 공정을 포함하는 공지의 검사 및 리페어 공정을 차례로 수행한다.

여기서, 퓨즈 패턴 상에 소정 두께의 절연막을 잔류시키는 리페어 트렌치를 형성한 후, 퓨즈 블로잉 공정을 진행한다. 이때, 상기 퓨즈 패턴 상에 잔류하는 절연막의 두께가 두꺼우면, 실제 이 빔(e-beam)에 의한 퓨즈 블로잉 시 퓨즈에 열 에너지(Thermal Energy)가 집속 되었다가 임계점에 도달하였을 때 상부로 폭발이 일어나면서 퓨즈가 단선 되어야하나 상기 절연막의 두께가 두껍다면 상부로 폭발이 일어나기 전에 하부 크랙(Crack)이 발생하여 그 크랙에 메탈 잔류물(Residue)이 생겨 불량을 유발하게 된다. 반대로, 상기 퓨즈 패턴 상에 잔류하는 절연막의 두께가 얇으면 열 에너지가 퓨즈에 집속 되어야하나 공기 중에 열 에너지가 노출 및 발산되어 퓨즈 블로잉(Blowing) 불량이 발생하게 된다.

한편, 리페어 공정 후에, 제품의 신뢰성을 확인하기 위한 HAST(High Accelerlation Stress Test) 공정이 고온/고습에서 진행하게 되는데, 이때, 상기 HAST 공정 시에 블로윙(blowing)된 퓨즈들이 공기 중에 노출되어 산화되는 HAST 페일(fail)이 발생하게 된다.

도 1은 종래 기술에 따른 반도체 메모리 장치를 도시한 구성도이다.

도 1을 참조하면, 테스트 모드부(10), 리셋부(20), 래치부(30), 퓨즈부(40) 및 출력부(50)로 구성된다.

테스트 모드부(10)는 테스트 모드 시, A 노드(제1 노드)에 전원전압(VDD)의 인가 유/무를 결정한다. 이러한 테스트 모드부(10)에 신호가 로우(Low)로 들어오면 PMOS 게이트가 턴 온(Turn-On) 되어 전원전압(VDD)이 A 노드(제1 노드)에 인가된 다. 이러한 테스트 모드부(10)의 기능은 퓨즈 블로잉(Blowing) 후, 테스트를 위해 사용한다. 그러므로 상기 테스트 모드부(10)는 일반적으로 오프(off) 상태로 되어 있다.

리셋부(20)는 리셋 모드 시, A 노드(제1 노드)를 리셋시킨다. 리셋 신호가 하이(high)로 들어오면 NMOS 게이트가 턴 온 되어 A 노드(제1 노드)의 포텐셜이 퓨즈부(30)의 트랜지스터, 리셋부(20)의 NMOS 게이트들의 턴 온 비율로 잡힌다. 이러한 리셋부(20)의 오프(off) 시에는 항상 A 노드(제1 노드)는 전원전압(VDD)이 공급된다.

래치부(30)는 상기 A 노드(제1 노드)의 신호를 래치하여 B 노드(제2 노드)에 출력한다.

퓨즈부(40)는 전원전압(VDD)을 A 노드(제1 노드)에 공급 또는 차단하는 입력부(45)와 상기 A 노드(제1 노드)의 전위 레벨을 제어하는 퓨즈(46)로 구성된다. 상기 입력부(45)에서 전원전압(VDD)이 공급되면 커팅 되지않은 퓨즈(46)를 거쳐 A 노드(제1 노드)를 하이 레벨(High Level)의 전위를 갖도록 만든다. 상기 하이 레벨의 전위는 래치부(30)의 인버터(Inverter)를 통해 B 노드(제2 노드)는 로우 레벨(Low Level)의 전위를 갖는다. 이후, 로우 레벨의 전위는 다시 NMOS 게이트에 인가되어 상기 NMOS 게이트가 오프(off) 상태로 된다. 이러한 상태에서 S1 신호는 출력부(50)를 거쳐 출력된다.

하지만, 퓨즈부(40)의 퓨즈(46)가 커팅된 상태에서는 입력부(45)로부터 상기 A 노드(제1 노드)에는 전원전압(VDD)이 인가되지 않고, 리셋부(20)를 통해 접지전 압(VSS)이 A 노드(제1 노드)에 인가되어 로우 레벨이 되고, B 노드(제2 노드)는 하이 레벨이 된다. 이러한 경우의 S1 신호는 출력부(50)를 거쳐 S1 신호의 출력이 차단된다.

여기서, 퓨즈부(40)의 입력부(45)와 A 노드(제1 노드) 사이에 퓨즈(46)가 커팅되더라도 전원전압(VDD)이 인가된 상태에서는 퓨즈(46)의 일부는 여전히 상기 전원이 인가된 상태이므로 높은 바이어스(bias)로 인한 전기장이 발생하여 커팅된 퓨즈(46)에 산화 및 흡습 현상이 지속적으로 발생한다. 이러한, 퓨즈(46)의 산화 및 흡습 현상으로 인하여 후속 공정 중 퓨즈(46)의 HAST(High Accelerlation Stress Test)공정 시 불량 및 페일이 발생한다.

전술한 종래의 문제점을 해결하기 위하여, 본 발명은 퓨즈에 인가되는 전원전압(VDD)을 대신하여 접지전압(VSS)으로 인가함으로써 종래의 전원전압(VDD)으로 인하여 산화가 일어나는 현상을 방지하여 후속 공정 중 HAST(Humidity Acceleration Stress Test)에서의 페일을 방지할 수 있는 반도체 메모리 제어 회로를 제공한다.

본 발명은 테스트 모드시 제 1노드에 전원전압을 공급하는 테스트 모드부, 리셋 모드시 제 1노드를 리셋시키는 리셋부, 상기 제 1노드의 신호를 래치하여 제 2노드에 출력하는 래치부, 퓨즈의 커팅 상태에 따라 제 2노드에 접지전압을 선택적으로 공급하는 퓨즈부 및 상기 제 2노드의 전압 레벨에 따라 입력신호의 출력을 선택적으로 제어하는 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 제어 회로를 제공한다.

바람직하게는, 상기 퓨즈부는 상기 퓨즈가 커팅되지 않은 경우 상기 제 2노드에 로우 레벨을 출력하고, 상기 퓨즈가 커팅된 경우 상기 제 2 노드에 하이 레벨을 출력하는 것을 특징으로 한다.

바람직하게는, 상기 출력부는 상기 제 2노드가 로우 레벨일 경우 상기 입력신호를 그대로 출력하고, 상기 제 2노드가 하이 레벨일 경우 상기 입력신호를 차단하는 것을 특징으로 한다.

바람직하게는, 상기 래치부는 상기 제 1노드의 신호를 반전하여 상기 제 2노드에 출력하는 인버터 및 상기 제 2노드의 전위에 따라 상기 제 1노드에 상기 접지전압을 선택적으로 출력하는 스위칭 소자를 포함하는 것을 특징으로 한다.

바람직하게는, 상기 퓨즈부는 상기 제 2노드에 연결된 상기 퓨즈 및 상기 퓨즈에 상기 접지전압을 공급하는 입력부를 포함하는 것을 특징으로 한다.

바람직하게는, 상기 입력부는 상기 퓨즈와 접지전압단 사이에 연결되어 게이트 단자를 통해 전원전압이 인가되는 NMOS트랜지스터를 포함하는 것을 특징으로 한다.

본 발명은 퓨즈에 인가되는 전원전압(VDD)을 대신하여 접지전압(VSS)으로 인가함으로써 종래의 전원전압(VDD)으로 인하여 산화가 일어나는 현상을 방지하여 후속 공정 중 HAST(Humidity Acceleration Stress Test)에서의 페일을 방지할 수 있는 장점이 있다.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.

도 2는 본 발명에 따른 반도체 메모리 장치를 도시한 구성도이다.

도 2를 참조하면, 테스트 모드부(100), 리셋부(200), 래치부(300), 퓨즈부(400) 및 출력부(500)로 구성된다.

테스트 모드부(100)는 테스트 모드 시, A 노드(제1 노드)에 전원전압(VDD)의 인가 유/무를 결정한다. 이러한 테스트 모드부(100)에 신호가 로우(Low)로 들어오면 PMOS 게이트가 턴 온(Turn-On) 되어 전원전압(VDD)이 A 노드(제1 노드)에 인가된다. 이러한 테스트 모드부(100)의 기능은 퓨즈 블로잉(Blowing) 후, 테스트를 위해 사용한다. 그러므로 상기 테스트 모드부(100)는 일반적으로 오프(off) 상태가 바람직하다.

리셋부(200)는 리셋 모드 시, A 노드(제1 노드)를 리셋시킨다. 리셋부(200)를 자세히 살펴보면, 리셋(reset) 신호가 하이(high)로 들어오면 NMOS 게이트가 턴 온 되어 A 노드(제1 노드)의 포텐셜(Potential)이 퓨즈부(400)의 트랜지스터, 리셋부(200)의 NMOS 게이트들의 턴 온 비율로 잡힌다. 이러한 리셋부(200)의 오프(off) 시에는 항상 A 노드(제1 노드)는 전원전압(VDD)이 공급된다.

래치부(300)는 상기 A 노드(제1 노드)의 신호를 래치(latch)하여 B 노드(제2 노드)에 출력한다.

퓨즈부(400)는 퓨즈의 커팅 상태에 따라 B 노드(제2 노드)에 접지전압(VSS)을 선택적으로 공급한다. 접지전압(VSS)을 B 노드(제2 노드)에 공급 또는 차단하는 입력부(450)와 상기 B 노드(제2 노드)의 전위 레벨을 제어하는 퓨즈(460)로 구성된다. 상기 입력부(450)에서 접지전압(VSS)이 공급되면, 커팅(Cutting)되지 않은 퓨즈(460)를 통해 상기 B 노드(제2 노드)는 상기 접지전압(VSS)이 공급되어 로우 레벨(Low Level)의 전위를 갖는다. 상기 로우 레벨의 전위는 래치부(300)의 NMOS 게이트에 인가되어 오프(off) 상태가 된다. 이러한 상태에서 S1 신호는 출력부(500)를 거쳐 출력된다.

하지만, 퓨즈(460)가 커팅된 상태에서는 입력부(450)로부터 상기 B 노드(제2 노드)는 접지전압(VSS)이 인가되지 않기 때문에 플로팅(Floating) 상태가 되고, 상기 리셋부(200)와 테스트 모드부(100)의 저항비로 A 노드(제1 노드)가 잡힌다. 그러므로 퓨즈(460)의 커팅 후, 양쪽 퓨즈부의 전압은 접지전압(VSS)이 인가되어 산화 현상이 없어진다.

이후, 다른 접지전압(VSS)이 A 노드(제1 노드)에 인가되어 로우 레벨이 되고 B 노드(제2 노드)는 하이 레벨이 된다. 이러한 경우의 S1 신호는 출력부(500)를 거쳐 S1 신호의 출력이 차단된다.

전술한 바와 같이, 본 발명은 퓨즈에 인가되는 전원전압(VDD)을 대신하여 접지전압(VSS)으로 인가함으로써 종래의 전원전압(VDD)으로 인하여 산화가 일어나는 현상을 방지하여 후속 공정 중 HAST(Humidity Acceleration Stress Test)에서의 페일을 방지할 수 있는 장점이 있다.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

도 1은 종래 기술에 따른 반도체 메모리 장치를 도시한 구성도.

도 2는 본 발명에 따른 반도체 메모리 장치를 도시한 구성도.

Claims

테스트 모드시 제 1노드에 전원전압을 공급하는 테스트 모드부;

리셋 모드시 제 1노드를 리셋시키는 리셋부;

상기 제 1노드의 신호를 래치하여 제 2노드에 출력하는 래치부;

퓨즈의 커팅 상태에 따라 제 2노드에 접지전압을 선택적으로 공급하는 퓨즈부; 및

상기 제 2노드의 전압 레벨에 따라 입력신호의 출력을 선택적으로 제어하는 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 제어 회로.
제 1항에 있어서,

상기 퓨즈부는 상기 퓨즈가 커팅되지 않은 경우 상기 제 2노드에 로우 레벨을 출력하고, 상기 퓨즈가 커팅된 경우 상기 제 2 노드에 하이 레벨을 출력하는 것을 특징으로 하는 반도체 메모리 제어 회로.
제 1항에 있어서,

상기 출력부는 상기 제 2노드가 로우 레벨일 경우 상기 입력신호를 그대로 출력하고, 상기 제 2노드가 하이 레벨일 경우 상기 입력신호를 차단하는 것을 특징으로 하는 반도체 메모리 제어 회로.
제 1항에 있어서,

상기 래치부는 상기 제 1노드의 신호를 반전하여 상기 제 2노드에 출력하는 인버터; 및

상기 제 2노드의 전위에 따라 상기 제 1노드에 상기 접지전압을 선택적으로 출력하는 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 제어 회로.
제 1항에 있어서,

상기 퓨즈부는 상기 제 2노드에 연결된 상기 퓨즈; 및

상기 퓨즈에 상기 접지전압을 공급하는 입력부를 포함하는 것을 특징으로 하는 반도체 메모리 제어 회로.
제 5항에 있어서,

상기 입력부는 상기 퓨즈와 접지전압단 사이에 연결되어 게이트 단자를 통해 전원전압이 인가되는 NMOS트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 제어 회로.