KR100378198B1 - 반도체 장치의 모드 제어 회로 및 이를 구비하는 반도체메모리 장치 - Google Patents

반도체 장치의 모드 제어 회로 및 이를 구비하는 반도체메모리 장치 Download PDF

Info

Publication number
KR100378198B1
KR100378198B1 KR10-2001-0024886A KR20010024886A KR100378198B1 KR 100378198 B1 KR100378198 B1 KR 100378198B1 KR 20010024886 A KR20010024886 A KR 20010024886A KR 100378198 B1 KR100378198 B1 KR 100378198B1
Authority
KR
South Korea
Prior art keywords
mode
signal
fuses
semiconductor device
control circuit
Prior art date
Application number
KR10-2001-0024886A
Other languages
English (en)
Other versions
KR20020085392A (ko
Inventor
경계현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2001-0024886A priority Critical patent/KR100378198B1/ko
Priority to US10/073,525 priority patent/US6667916B2/en
Publication of KR20020085392A publication Critical patent/KR20020085392A/ko
Application granted granted Critical
Publication of KR100378198B1 publication Critical patent/KR100378198B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명은 반도체 장치의 모드 제어 회로 및 이를 구비하는 반도체 메모리 장치에 관한 것으로서, 반도체 장치의 모드 제어 회로에 있어서, 외부 제어 신호에 응답하여 출력 신호를 출력하는 모드 진입부; 상기 반도체 장치가 특정 모드로 진입하는 것을 제어하기 위한 모드진입허용 신호를 발생하는 모드 진입 제어부; 및 상기 모드 진입부의 출력 신호와 상기 모드진입허용 신호를 논리적으로 조합하여 상기 특정 모드를 설정하는 모드 신호를 발생하는 논리부를 구비하고, 상기 모드 진입 제어부는 제1 퓨즈를 포함하는 제1 퓨즈부; 제2 퓨즈를 포함하는 제2 퓨즈부; 및 상기 제1 및 제2 퓨즈들이 초기 상태를 유지하거나 또는 초기 상태에서 변경되면 상기 모드진입허용 신호를 활성화시키고 상기 제1 및 제2 퓨즈들 중 하나만 초기 상태에서 변경될 경우 상기 모드진입허용 신호를 비활성화시키는 모드진입제어 신호 발생부를 구비함으로써 반도체 장치가 장착된 시스템에서 반도체 장치가 특정 모드로 진입함으로 말미암아 오류가 발생하는 것이 방지된다.

Description

반도체 장치의 모드 제어 회로 및 이를 구비하는 반도체 메모리 장치{Mode control circuit for semiconductor device and semiconductor memory device having the mode control circuit}
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 장치의 특정 모드를 제어하는 모드 제어 회로 및 상기 모드 제어 회로를 구비하는 반도체 메모리 장치에 관한 것이다.
반도체 장치의 제조가 완료되면 마지막 공정에서 상기 반도체 장치가 정상적으로 동작하는지를 확인하기 위해 테스트를 실시한다. 상기 테스트 과정에서 정상으로 판정된 반도체 장치는 사용자에게 판매되고 불량으로 판정된 반도체 장치는 폐기처분된다. 그런데, 상기 테스트 과정에서 상기 반도체 장치의 모든 기능의 불량 가능성을 테스트한다는 것은 사실상 불가능하다. 따라서, 상기 반도체 장치를 보다 효율적으로 테스트하기 위한 별도의 테스트 모드가 구비된다.
상기 테스트 모드에는 상기 반도체 장치의 스펙(specification)상에 명기된 정상적인 동작과는 다른 동작이나 기능이 포함될 수가 있으며, 사용자가 상기 반도체 장치를 사용하는 도중 어떤 이유에 의해 상기 테스트 모드에 진입하게 될 경우 상기 반도체 장치가 장착된 시스템에는 오류가 발생하게 된다. 따라서, 사용자가 상기 반도체 장치의 테스트 모드에 쉽게 진입할 수 없도록 하기 위해 반도체 장치는 테스트 모드에 대한 보호 기능을 갖도록 설계된다. 그럼에도 불구하고 상기 반도체 장치의 사용 과정에서 예상치 못하게 테스트 모드로 진입함에 따라 상기 반도체 장치가 장착된 시스템에 오류가 발생하는 예가 발생하곤 한다.
본 발명이 이루고자하는 기술적 과제는 상기 종래의 문제를 해결하기 위한 것으로서, 사용자에 의해 반도체 장치가 특정 모드로 진입되는 것을 방지하며, 상기 반도체 장치의 사용 도중이라도 필요할 경우에는 생산자(또는 작업자)는 상기 반도체 장치를 상기 특정 모드로 진입시킬 수 있는 반도체 장치의 모드 제어 회로를 제공하는 것이다.
본 발명이 이루고자하는 다른 기술적 과제는 상기 모드 제어 회로를 구비하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 반도체 장치의 모드 제어 회로의 블록도이다.
도 2는 상기 도 1에 도시된 모드 진입 제어부를 본 발명의 일 실시예에 따라 도시한 회로도이다.
도 3은 상기 도 2에 도시된 파워업 신호의 파형도이다.
도 4는 상기 도 1에 도시된 모드 제어 회로를 구비하는 반도체 메모리 장치의 개략적인 블록도이다.
상기 기술적 과제를 이루기 위하여 본 발명은,
반도체 장치의 모드 제어 회로에 있어서, 외부 제어 신호에 응답하여 출력 신호를 출력하는 모드 진입부; 상기 반도체 장치가 특정 모드로 진입하는 것을 제어하기 위한 모드진입허용 신호를 발생하는 모드 진입 제어부; 및 상기 모드 진입부의 출력 신호와 상기 모드진입허용 신호를 논리적으로 조합하여 상기 특정 모드를 설정하는 모드 신호를 발생하는 논리부를 구비하고,
상기 모드 진입 제어부는 제1 퓨즈를 포함하는 제1 퓨즈부; 제2 퓨즈를 포함하는 제2 퓨즈부; 및 상기 제1 및 제2 퓨즈들이 초기 상태를 유지하거나 또는 초기 상태에서 변경되면 상기 모드진입허용 신호를 활성화시키고 상기 제1 및 제2 퓨즈들 중 하나만 초기 상태에서 변경될 경우 상기 모드진입허용 신호를 비활성화시키는 모드진입제어 신호 발생부를 구비하는 반도체 장치의 모드 제어 회로를 제공한다.
바람직하기는, 상기 제1 및 제2 퓨즈들의 초기 상태는 상기 제1 및 제2 퓨즈들이 연결된 상태를 나타내고, 상기 제1 및 제2 퓨즈들이 초기 상태에서 변경된 상태는 상기 제1 및 제2 퓨즈들이 단락된 상태를 나타낸다.
바람직하기는 또한, 상기 제1 및 제2 퓨즈들은 상기 반도체 장치가 패키징(packaging)된 상태에서도 상기 초기 상태에서 변경될 수 있다.
바람직하기는 또한, 상기 특정 모드는 상기 반도체 장치의 전기적 기능을 테스트하기 위한 테스트 모드이다.
바람직하기는 또한, 상기 제1 및 제2 퓨즈부들은 각각 상기 전원 전압이 상기 반도체 장치에 인가되면 소정 전압까지 증가하다가 제로 전압으로 감소되는 파워업(power-up) 신호에 응답하여 동작한다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은,
반도체 메모리 장치에 있어서, 외부로부터 입력되는 제어 신호를 입력하는 복수개의 패드들; 및 상기 패드들을 통해서 입력되는 제어 신호에 응답하여 상기 반도체 메모리 장치의 특정 모드를 결정하는 모드 신호를 출력하는 모드 제어 회로를 구비하고,
상기 모드 제어 회로는 상기 제어 신호에 응답하여 출력 신호를 출력하는 모드 진입부; 제1 퓨즈를 포함하는 제1 퓨즈부, 제2 퓨즈를 포함하는 제2 퓨즈부, 및 상기 제1 및 제2 퓨즈들이 초기 상태를 유지하거나 또는 초기 상태에서 변경되면 모드진입허용 신호를 활성화시키고 상기 제1 및 제2 퓨즈들 중 하나만 초기 상태에서 변경될 경우 상기 모드진입허용 신호를 비활성화시키는 모드진입제어 신호 발생부를 구비하여 상기 반도체 메모리 장치가 상기 특정 모드로 진입하는 것을 제어하기 위한 상기 모드진입허용 신호를 발생하는 모드 진입 제어부; 및 상기 모드 진입부의 출력 신호와 상기 모드진입허용 신호를 논리적으로 조합하여 상기 특정 모드를 설정하는 모드 신호를 발생하는 논리부를 구비하는 반도체 메모리 장치를 제공한다.
바람직하기는, 상기 특정 모드는 상기 반도체 메모리 장치의 전기적 기능을 테스트하기 위한 테스트 모드이다.
바람직하기는 또한, 상기 내부 회로는 상기 모드 신호가 활성화되면 상기 특정 모드로 동작하고, 상기 모드 신호가 비활성화되면 정상 동작을 수행한다.
상기 본 발명에 의하여 사용자에 의해 반도체 장치가 특정 모드로 진입하는 것이 방지되며, 생산자는 필요시 상기 반도체 장치를 상기 특정 모드로 진입시킬 수가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명에 따른 반도체 장치의 모드 제어 회로의 블록도이다. 도 1을 참조하면, 모드 제어 회로(101)는 반도체 장치에 구비되며, 모드 진입부(111), 모드 진입 제어부(121) 및 논리부(131)를 구비한다.
모드 진입부(111)는 외부로부터 입력되는 제어 신호(M1)에 응답하여 출력 신호(M2)를 출력한다. 모드 진입부(111)는 제어 신호(M1)를 반도체 장치의 내부에 적합한 전압 레벨로 변환하여 출력한다. 모드 진입부(111)는 복수개의 제어 신호들을 입력할 수도 있다. 이 때, 모드 진입부(111)는 상기 복수개의 제어 신호들을 시간적, 공간적 또는 시공간적으로 조합하여 출력한다.
모드 진입 제어부(121)는 상기 반도체 장치가 특정 모드로 진입하는 것을 제어하기 위한 모드진입허용 신호(MDEN)를 발생한다. 모드 진입 제어부(121)에 대해서는 도 2를 통하여 상세히 설명하기로 한다.
논리부(131)는 모드 진입부의 출력 신호(M2)와 모드진입허용 신호(MDEN)를 논리적으로 조합하여 상기 반도체 장치의 특정 모드, 예컨대 상기 반도체 장치의 테스트 모드를 설정하는 모드 신호(MD)를 발생한다. 논리부(131)는 논리곱 기능을 수행하는 앤드 게이트(AND gate)를 구비할 수 있다. 이럴 경우, 논리부(131)는 모드 진입부(111)의 출력 신호(M2)와 모드진입허용 신호(MDEN)가 모두 활성화될 때만 모드 신호(MD)를 활성화시키고, 모드 진입부(111)의 출력 신호(M2)와 모드진입허용 신호(MDEN) 중 어느 하나라도 비활성화되면 모드 신호(MD)를 비활성화시킨다. 모드 신호(MD)가 활성화되면 상기 반도체 장치는 테스트 모드로 진입하게 된다. 즉, 상기 반도체 장치는 그 기능이 정상적으로 동작하는 지 전기적으로 테스트된다. 모드 신호(MD)가 비활성화되면 상기 반도체 장치는 테스트 모드가 아닌 정상 동작을 수행한다. 논리부(131)는 다른 여러 가지 논리 회로를 이용하거나 또는 복수개의 논리 회로들의 조합으로 구성할 수 있다.
도 2는 상기 도 1에 도시된 모드 진입 제어부(121)를 본 발명의 일 실시예에 따라 도시한 회로도이다. 도 2를 참조하면, 모드 진입 제어부(121)는 제1 퓨즈부(211), 제2 퓨즈부(231) 및 모드진입제어 신호 발생부(251)를 구비한다.
제1 퓨즈부(211)는 제1 PMOS 트랜지스터(213), NMOS 트랜지스터들(215,217),제1 퓨즈(219) 및 제1 노아 게이트(NOR gate)(221)를 구비한다. 제1 퓨즈부(211)는 파워업(Power-up) 신호(PU)에 응답하여 신호(E1)를 출력하므로 먼저 파워업 신호에 대해 설명하기로 한다.
파워업 신호(PU)의 파형이 도 3에 도시되어있다. 도 3을 참조하면, 전원 전압(VDD)이 반도체 장치에 인가되어 제로 볼트에서 서서히 증가하여 소정 전압(Va), 예컨대 1.5볼트에 도달할 때까지 파워업 신호(PU)는 전원 전압(VDD)과 함께 증가하다가 전원 전압(VDD)이 소정 전압(Va)을 초과하게 되면 파워업 신호(PU)는 제로 볼트로 낮아진다.
제1 퓨즈부(211)의 동작을 설명하기로 한다.
먼저, 제1 퓨즈(219)가 연결되어있을 경우에 대해 설명한다. 파워업 신호(PU)가 PMOS 트랜지스터(213)와 NMOS 트랜지스터(215)에 인가되면 PMOS 트랜지스터(213)가 턴온(turn-on)되고 그로 인하여 노드(N1)는 전원 전압 레벨로 상승한다. 그러면, 노아 게이트(221)는 신호(E1)를 논리 로우(logic low)로써 출력한다. 파워업 신호(PU)는 시간이 경과해도 계속해서 논리 로우이므로 신호(E1)는 논리 로우로 유지된다.
다음, 제1 퓨즈(219)가 단락(short)되어있을 경우에 대해 설명한다. 파워업 신호(PU)가 PMOS 트랜지스터(213)와 NMOS 트랜지스터(215)에 인가되어 소정 전압(도 3의 Va)에 도달하는 순간 NMOS 트랜지스터는 턴온(turn-on)된다. 그러면, 노드(N1)의 전압은 접지 전압(VSS) 레벨로 낮아지고, 그로 인하여 노아 게이트(221)는 신호(E1)를 논리 하이(logic high)로써 출력한다. 신호(E1)가 논리하이이면 NMOS 트랜지스터(232)가 턴온된다. 이 때, NMOS 트랜지스터(217)와 노아 게이트(221)는 래치(latch) 회로를 구성하게 되어 노드(N1)는 접지 전압 레벨로 유지된다. 따라서, 신호(E1)는 논리 하이로 유지된다.
제2 퓨즈부(231)는 파워업 신호(PU)에 응답하여 신호(E2)를 출력하며, 제2 PMOS 트랜지스터(233), NMOS 트랜지스터들(235,237), 제2 퓨즈(239) 및 제2 노아 게이트(241)를 구비한다. 제2 퓨즈부(231)의 구성 및 동작은 제1 퓨즈부(211)와 동일하므로 중복 설명은 생략하기로 한다.
모드진입제어 신호 발생부(251)는 신호들(E1,E2)을 입력하고 신호들(E1,E2)을 논리적으로 조합하여 그 결과를 모드진입허용 신호(MDEN)로써 출력한다. 모드진입제어 신호 발생부(251)는 예컨대, 익스클루시브 노아 게이트(Exclusive NOR gate)를 구비할 수 있다. 이 때, 모드진입제어 신호 발생부(251)는 신호들(E1,E2)을 배타적 부정 논리합하여 모드진입허용 신호(MDEN)로써 출력한다. 모드진입허용 신호(MDEN)는 신호들(E1,E2)을 모두 활성화되거나 또는 모두 비활성화되면 논리 하이(logic high)로써 출력되고, 신호들(E1,E2) 중 어느 하나만 활성화되면 논리 로우로써 출력된다. 모드진입제어 신호 발생부(251)가 익스클루시브 노아 게이트를 구비할 경우 모드진입제어 신호 발생부(251)의 입출력값들은 아래 표 1과 같다. 여기서 논리 로우는 ‘０’으로 표시되고, 논리 하이는 ‘１’표시된다.
이와 같이, 제1 및 제2 퓨즈들(219,239)이 초기 상태 예컨대, 연결된 상태이면 반도체 생산자(또는 작업자)는 상기 반도체 장치를 테스트 모드로 진입시켜서 반도체 장치를 테스트한다. 테스트가 완료되면 상기 생산자는 제1 및 제2 퓨즈들(219,239) 중 하나를 상기 초기 상태에서 변경 예컨대, 단락시킨다. 그러면, 상기 반도체 장치를 사용하는 사용자가 상기 반도체 장치를 사용하는 도중에 상기 반도체 장치는 결코 테스트 모드로 진입되지 않는다. 따라서, 상기 반도체 장치가 장착된 시스템에는 상기 반도체 장치가 테스트 모드로 진입함으로 인한 오류는 결코 발생하지 않는다.
그런데, 특별한 경우, 예컨대 상기 반도체 장치에 대한 클래임(claim)이 제기된 경우, 제1 및 제2 퓨즈들(219,239) 중 단락되지 않은 퓨즈를 마저 단락시키면, 즉 제1 및 제2 퓨즈들(219,239)이 모두 단락되면 상기 반도체 장치는 다시 테스트 모드로 진입될 수가 있다. 그에 따라 상기 테스트 공정에서 상기 반도체 장치의 테스트가 정확히 수행되었는지 여부를 확인할 수 있다.
제1 및 제2 퓨즈부들(211,231)의 내부 구성은 제1 및 제2 퓨즈들(219,239)을 포함하여 다른 형태로 구성할 수도 있다. 예컨대, 제1 및 제2 퓨즈부들(211,231)은 제1 및 제2 퓨즈들(219,239)이 모두 단락된 경우 신호들(E1,E2)을 논리 로우로써출력하고, 제1 및 제2 퓨즈들(219,239)이 모두 연결된 경우 신호들(E1,E2)을 논리 하이로써 출력하도록 구성할 수 있다. 이 경우에는 제1 및 제2 퓨즈들(219,239) 중 하나만 연결되어있으면 모드진입허용 신호(MDEN)는 활성화되고, 제1 및 제2 퓨즈들(219,239)이 모두 연결되어있거나 모두 단락되어있으면 모드진입허용 신호(MDEN)는 비활성화된다.
제1 및 제2 퓨즈들(219,239)은 상기 반도체 장치가 패키징(packaging)된 상태에서도 변경될 수 있다, 예컨대, 제1 및 제2 퓨즈들(219,239)을 전기 퓨즈들로 구성할 경우, 제1 및 제2 퓨즈들(219,239)은 상기 반도체 장치가 패키징된 상태에서 외부로부터 파워(power)가 인가됨에 따라 단락된다. 제1 및 제2 퓨즈들(219,239)은 레이저 퓨즈들로 구성될 수도 있다. 이 때는, 제1 및 제2 퓨즈들(219,239)에 레이저가 조사되어야 단락된다.
도 4는 상기 도 1에 도시된 모드 제어 회로를 구비하는 반도체 메모리 장치의 개략적인 블록도이다. 도 4를 참조하면, 반도체 메모리 장치(401)는 제1 및 제2 패드들(411,412), 모드 제어 회로(431) 및 내부 회로(421)를 구비한다.
제1 및 제2 패드들(411,412)에는 외부로부터 입력되는 제어 신호(M1)와 데이터(DI)가 입력된다.
모드 제어 회로(431)는 제1 패드(411)를 통해서 입력되는 제어 신호(M1)에 응답하여 반도체 메모리 장치(401)의 특정 모드, 예컨대 테스트 모드를 결정하는 모드 신호(MD)를 출력한다. 모드 제어 회로(431)의 구성 및 동작은 도 1에 도시된 모드 제어 회로(101)와 동일하므로 중복 설명은 생략한다.
내부 회로(421)는 모드 신호(MD)에 따라서 제2 패드(412)를 통해서 입력되는 데이터(DI)를 처리한다. 즉, 내부 회로(421)는 모드 신호(MD)가 활성화되면 테스트 모드로 동작하고, 모드 신호(MD)가 비활성화되면 정상 동작을 수행한다.
본 발명에서 제어 신호(M1)와 데이터(DI)는 같은 신호일 수도 있으며, 이 때 제1 패드(411)는 제2 패드(412)의 일부가 된다.
반도체 메모리 장치(401)는 모드 제어 회로(431)를 구비함으로써 반도체 메모리 장치 사용자에 의해 반도체 메모리 장치(401)의 사용 도중에 반도체 메모리 장치(401)가 테스트 모드로 진입되는 것이 방지되며, 그에 따라 반도체 메모리 장치(401)가 장착된 시스템에는 반도체 메모리 장치(401)가 테스트 모드로 진입함으로 인한 오류는 결코 발생하지 않는다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 테스트가 완료된 반도체 장치 또는 반도체 메모리 장치(401)의 제1 및 제2 퓨즈들(219,239) 중 하나를 초기상태에서 변경시킴으로써 사용자에 의해 반도체 장치 또는 반도체 메모리 장치(401)가 특정 모드로 진입되는 것을 방지한다. 따라서, 반도체 장치 또는 반도체 메모리 장치(401)가 사용 도중 특정 모드로 진입함으로 말미암아 반도체 장치 또는 반도체 메모리 장치(401)가 장착된 시스템에 오류가 발생하는 것을 방지할 수가 있다. 또한, 반도체 장치 또는 반도체 메모리 장치(401)는 사용 도중이라도 검증을 요할 경우에는 제1 및 제2 퓨즈들(219,239) 중 변경되지 않은 나머지 하나를 변경시킴으로써 테스트 모드로 진입될 수가 있다.

Claims (11)

  1. 반도체 장치의 모드 제어 회로에 있어서,
    외부 제어 신호에 응답하여 출력 신호를 출력하는 모드 진입부;
    상기 반도체 장치가 특정 모드로 진입하는 것을 제어하기 위한 모드진입허용 신호를 발생하는 모드 진입 제어부; 및
    상기 모드 진입부의 출력 신호와 상기 모드진입허용 신호를 논리적으로 조합하여 상기 특정 모드를 설정하는 모드 신호를 발생하는 논리부를 구비하고,
    상기 모드 진입 제어부는
    제1 퓨즈를 포함하는 제1 퓨즈부;
    제2 퓨즈를 포함하는 제2 퓨즈부; 및
    상기 제1 및 제2 퓨즈들이 초기 상태를 유지하거나 또는 초기 상태에서 변경되면 상기 모드진입허용 신호를 활성화시키고 상기 제1 및 제2 퓨즈들 중 하나만 초기 상태에서 변경될 경우 상기 모드진입허용 신호를 비활성화시키는 모드진입제어 신호 발생부를 구비하는 것을 특징으로 하는 반도체 장치의 모드 제어 회로.
  2. 제1 항에 있어서, 상기 제1 및 제2 퓨즈들의 초기 상태는 상기 제1 및 제2 퓨즈들이 연결된 상태를 나타내는 것을 특징으로 하는 반도체 장치의 모드 제어 회로.
  3. 제1 항에 있어서, 상기 제1 및 제2 퓨즈들이 초기 상태에서 변경된 상태는 상기 제1 및 제2 퓨즈들이 단락된 상태를 나타내는 것을 특징으로 하는 반도체 장치의 모드 제어 회로.
  4. 제1 항에 있어서, 상기 제1 및 제2 퓨즈들은 상기 반도체 장치가 패키징된 상태에서도 상기 초기 상태에서 변경될 수 있는 것을 특징으로 하는 반도체 장치의 모드 제어 회로.
  5. 제4 항에 있어서, 상기 제1 및 제2 퓨즈들은 상기 반도체 장치가 패키징된 상태에서 외부에서 인가되는 파워에 의해 단락되는 것을 특징으로 하는 반도체 장치의 모드 제어 회로.
  6. 제1 항에 있어서, 상기 특정 모드는 상기 반도체 장치의 전기적 기능을 테스트하기 위한 테스트 모드인 것을 특징으로 하는 반도체 장치의 모드 제어 회로.
  7. 제1 항에 있어서, 상기 제1 및 제2 퓨즈부들은 각각 상기 전원 전압이 상기 반도체 장치에 인가되면 소정 전압까지 증가하다가 제로 전압으로 감소되는 파워업 신호에 응답하여 동작하는 것을 특징으로 하는 반도체 장치의 모드 제어 회로.
  8. 반도체 메모리 장치에 있어서,
    외부로부터 입력되는 제어 신호와 데이터를 입력하는 제1 및 제2 패드들;
    상기 제1 패드를 통해서 입력되는 제어 신호에 응답하여 상기 반도체 메모리 장치의 특정 모드를 결정하는 모드 신호를 출력하는 모드 제어 회로; 및
    상기 모드 신호에 따라서 상기 제2 패드를 통해서 입력되는 데이터를 처리하는 내부 회로를 구비하고,
    상기 모드 제어 회로는
    상기 제어 신호에 응답하여 출력 신호를 출력하는 모드 진입부;
    제1 퓨즈를 포함하는 제1 퓨즈부, 제2 퓨즈를 포함하는 제2 퓨즈부, 및 상기 제1 및 제2 퓨즈들이 초기 상태를 유지하거나 또는 초기 상태에서 변경되면 모드진입허용 신호를 활성화시키고 상기 제1 및 제2 퓨즈들 중 하나만 초기 상태에서 변경될 경우 상기 모드진입허용 신호를 비활성화시키는 모드진입제어 신호 발생부를 구비하여 상기 반도체 메모리 장치가 상기 특정 모드로 진입하는 것을 제어하기 위한 상기 모드진입허용 신호를 발생하는 모드 진입 제어부; 및
    상기 모드 진입부의 출력 신호와 상기 모드진입허용 신호를 논리적으로 조합하여 상기 특정 모드를 설정하는 모드 신호를 발생하는 논리부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 특정 모드는 상기 반도체 메모리 장치의 전기적 기능을 테스트하기 위한 테스트 모드인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8 항에 있어서, 상기 내부 회로는
    상기 모드 신호가 활성화되면 상기 특정 모드로 동작하고, 상기 모드 신호가 비활성화되면 정상 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제8 항에 있어서, 상기 제1 패드는 상기 제2 패드의 일부가 될 수도 있는 것을 특징으로 하는 반도체 메모리 장치.
KR10-2001-0024886A 2001-05-08 2001-05-08 반도체 장치의 모드 제어 회로 및 이를 구비하는 반도체메모리 장치 KR100378198B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2001-0024886A KR100378198B1 (ko) 2001-05-08 2001-05-08 반도체 장치의 모드 제어 회로 및 이를 구비하는 반도체메모리 장치
US10/073,525 US6667916B2 (en) 2001-05-08 2002-02-11 Mode control circuit for semiconductor device and semiconductor memory device having the mode control circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0024886A KR100378198B1 (ko) 2001-05-08 2001-05-08 반도체 장치의 모드 제어 회로 및 이를 구비하는 반도체메모리 장치

Publications (2)

Publication Number Publication Date
KR20020085392A KR20020085392A (ko) 2002-11-16
KR100378198B1 true KR100378198B1 (ko) 2003-03-29

Family

ID=19709175

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0024886A KR100378198B1 (ko) 2001-05-08 2001-05-08 반도체 장치의 모드 제어 회로 및 이를 구비하는 반도체메모리 장치

Country Status (2)

Country Link
US (1) US6667916B2 (ko)
KR (1) KR100378198B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4408193B2 (ja) * 2002-08-08 2010-02-03 富士通マイクロエレクトロニクス株式会社 半導体記憶装置及び半導体記憶装置の試験方法
JP4076816B2 (ja) * 2002-08-08 2008-04-16 富士通株式会社 半導体装置及びその制御方法
US6813748B2 (en) * 2002-09-24 2004-11-02 Infineon Technologies Ag System and method for enabling a vendor mode on an integrated circuit
KR100554982B1 (ko) * 2003-12-01 2006-03-03 주식회사 하이닉스반도체 반도체 기억 소자에서의 퓨즈 처리 회로 및 그 방법
US20060203559A1 (en) * 2005-02-28 2006-09-14 Peter Poechmueller Memory device with customizable configuration
KR20070042222A (ko) * 2005-10-18 2007-04-23 삼성전자주식회사 이동통신 시스템의 검증을 위한 시험 장치 및 방법
KR100897273B1 (ko) * 2007-06-26 2009-05-14 주식회사 하이닉스반도체 반도체 집적 회로의 테스트 모드 설정 장치 및 방법
KR100925372B1 (ko) * 2008-01-14 2009-11-09 주식회사 하이닉스반도체 반도체 집적 회로의 테스트 장치 및 이를 이용한 테스트방법
KR20100130400A (ko) * 2009-06-03 2010-12-13 삼성전자주식회사 인러쉬 전류 차단기능을 갖는 반도체 장치의 퓨즈 회로
KR101068571B1 (ko) * 2009-07-03 2011-09-30 주식회사 하이닉스반도체 반도체 메모리 장치
TWI526818B (zh) * 2015-03-19 2016-03-21 群聯電子股份有限公司 休眠模式啓動方法、記憶體控制電路單元及儲存裝置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0612878A (ja) * 1992-06-25 1994-01-21 Mitsubishi Electric Corp 半導体メモリ装置
JPH07146343A (ja) * 1993-11-22 1995-06-06 Nec Corp 誤動作防止テスト回路
JPH07176696A (ja) * 1993-12-21 1995-07-14 Toshiba Corp 半導体集積回路
KR0140176B1 (ko) * 1994-11-30 1998-07-15 김광호 반도체 메모리장치의 동작모드 제어장치 및 방법
KR100200732B1 (ko) * 1996-10-09 1999-06-15 윤종용 동작조건 변경수단을 구비하는 반도체 메모리장치
KR19990086302A (ko) * 1998-05-27 1999-12-15 윤종용 반도체 장치의 테스트 모드 제어회로
JP2000123598A (ja) * 1998-10-15 2000-04-28 Matsushita Electric Ind Co Ltd 半導体記憶装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2206431B (en) * 1987-06-30 1991-05-29 Motorola Inc Data card circuits
KR0144711B1 (ko) * 1994-12-13 1998-08-17 김광호 반도체 메모리장치의 테스트 제어회로 및 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0612878A (ja) * 1992-06-25 1994-01-21 Mitsubishi Electric Corp 半導体メモリ装置
JPH07146343A (ja) * 1993-11-22 1995-06-06 Nec Corp 誤動作防止テスト回路
JPH07176696A (ja) * 1993-12-21 1995-07-14 Toshiba Corp 半導体集積回路
KR0140176B1 (ko) * 1994-11-30 1998-07-15 김광호 반도체 메모리장치의 동작모드 제어장치 및 방법
KR100200732B1 (ko) * 1996-10-09 1999-06-15 윤종용 동작조건 변경수단을 구비하는 반도체 메모리장치
KR19990086302A (ko) * 1998-05-27 1999-12-15 윤종용 반도체 장치의 테스트 모드 제어회로
JP2000123598A (ja) * 1998-10-15 2000-04-28 Matsushita Electric Ind Co Ltd 半導体記憶装置

Also Published As

Publication number Publication date
KR20020085392A (ko) 2002-11-16
US20020186603A1 (en) 2002-12-12
US6667916B2 (en) 2003-12-23

Similar Documents

Publication Publication Date Title
KR100652253B1 (ko) 입력버퍼 및 전압레벨 검출방법
US8179732B2 (en) Flash memory devices including ready/busy control circuits and methods of testing the same
KR100378198B1 (ko) 반도체 장치의 모드 제어 회로 및 이를 구비하는 반도체메모리 장치
US5818285A (en) Fuse signature circuits for microelectronic devices
KR100921830B1 (ko) 반도체 메모리 장치의 퓨즈 모니터링 회로
KR20000069734A (ko) 특별 모드 인에이블 검출 회로를 갖는 마이크로제어기 및 그 동작 방법
US5825698A (en) Redundancy decoding circuit for a semiconductor memory device
US6434077B1 (en) Method and apparatus for selectively disabling logic in a semiconductor device
JP2527871B2 (ja) Ｖｌｓｉ設計における冗長性のための消費電力ゼロのレ―ザ・ヒュ―ズ・シグナチュア回路
KR100249435B1 (ko) 반도체 집적 회로 장치
US5402018A (en) Semiconductor integrated circuit
US7321484B2 (en) Providing accurate detection of chip overheat and local overheat conditions in integrated circuits
US6972612B2 (en) Semiconductor device with malfunction control circuit and controlling method thereof
JPH11281714A (ja) 半導体装置の入力回路及びその半導体装置
US6381115B1 (en) Redundant electric fuses
US20030001589A1 (en) Redundant electric fuses
JPH097391A (ja) 半導体メモリ装置のヒューズ素子回路
KR100541797B1 (ko) 반도체 장치의 테스트 제어회로
US7382671B2 (en) Method for detecting column fail by controlling sense amplifier of memory device
KR100713064B1 (ko) 반도체 메모리의 데이터폭 제어장치
US7855570B2 (en) Semiconductor device for performing mount test in response to internal test mode signals
KR100296124B1 (ko) 리페어 전 특성 테스트가 가능한 반도체 장치
JP2760333B2 (ja) 半導体装置
JP2001014886A (ja) 半導体集積回路装置及びその制御方法
KR100200698B1 (ko) 반도체 메모리 장치의 오류검출정정 회로를 제어하는 회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee