KR20050002072A - 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 퓨즈세트에 구비되는 가드링과 퓨즈사이의 전기장을 최대한 줄일 수 있는 메모리 장치를 제공하하기 위한 것으로, 이를 위해 본 발명은 도전성 불순물을 이용하여 형성하되, 기판상의 일직선상에 일정한 간격을 두고 제1 퓨즈라인과 제2 퓨즈라인을 형성하는 단계; 상기 제1 퓨즈라인 및 제2 퓨즈라인상의 일정한 간격을 유지한 상태로 형성하되, 상기 제1 퓨즈라인 및 제2 퓨즈라인과 각각 교차하며, 페루프를 구성하는 제1 퓨즈가드링을 형성하는 단계; 상기 제1 퓨즈가드링이 덮히도록 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하여 상기 제1 퓨즈가드링의 안쪽과 바깥쪽에 각각 형성되며, 상기 제1 퓨즈라인과 연결되는 제1 및 제2 콘택플러그를 형성하는 단계;상기 층간절연막을 관통하여 상기 제1 퓨즈가드링의 안쪽과 바깥쪽에 각각 형성되며, 상기 제2 퓨즈라인과 연결되는 제3 및 제4 콘택플러그를 형성하는 단계;상기 제1 퓨즈가드링의 안쪽에 형성된 제1 및 제2 콘택플러그를 연결하도록 도전성물질을 이용하여 제2 퓨즈라인을 형성하는 단계; 및 상기 제1 퓨즈가드링의 상부에 제2 퓨즈가드링을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 리페어 공정시 사용되는 퓨즈에 관한 것이다.

반도체 장치, 특히 메모리장치 제조시 수많은 미세 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.

따라서, 현재는 메모리장치 내에 미리 설치해둔 예비셀을 이용하여 결함이 발생한 결함셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.

예비셀을 이용한 리페어 작업은 통상 노멀 워드라인을 치환하기 위한 구비된 예비워드라인과 노멀비트라인을 치환하기 위한 구비된 예비비트라인을 미리 설치해 두어 결함이 발생된 결함셀을 포함하는 노멀워드라인 또는 노멀비트라인을 예비워드라인 또는 예비비트라인으로 치환해 주는 방식으로 진행된다.

이를 자세히 살펴보면, 웨이퍼 가공 완료후 테스트를 통해 결함셀을 골라내면 결함셀에 해당하는 어드레스(address)를 예비셀의 어드레스로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서 실제 사용시에는 결함셀에 해당하는 어드레스 신호가 입력되면 결함셀에 대응하여 치환된 예비셀의 데이터가 억세스 되는 것이다.

전술한 프로그램 방식으로 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를태워 블로잉(Blowing)시킴으로서, 어드레스의 경로를 치환하는 것이다. 따라서 통상적인 메모리 장치는 레이저를 퓨즈에 조사하여 블로잉시킴으로서 어드레스경로를 치환시킬 수 있는 퓨즈부를 구비하고 있다.

퓨즈부는 다수의 퓨즈세트를 구비하는데 하나의 퓨즈세트로 하나의 어드레스 경로를 치환할 수 있다. 퓨즈부에 구비되는 퓨즈세트의 수는 메모리 장치의 여유면적에 따라서 구비되는 예비워드라인 또는 예비비트라인의 수에 따라 정해진다. 하나의 퓨즈세트는 다수의 어드레스용 퓨즈를 구비하고, 구비된 다수의 어드레스용 퓨즈를 선택적으로 블로잉시킴으로서 어드레스 경로를 치환하게 되는 것이다.

도1은 종래 기술에 의한 반도체 메모리 장치를 나타내는 단면도로서, 좌측영역은 셀영역의 단면을 나타내고 우측영역은 퓨즈영역을 나타낸다.

도1의 도시된 바와 같이, 반도체 메모리 장치의 셀영역은 기판(10) 상부에 소자분리막(11), 활성영역(13), 게이트 패턴(14), 제1 및 제2 스토리지 노드 콘택플러그(15a,18), 비트라인 콘택플러그(15b), 비트라인(16), 층간절연막(12,17,22,25)과 캐패시터를 형성하는 스토리지 노드 콘택플러그(19), 유전체박막(20), 플레이트전극(23,24)을 구비한다. 플레이트 전극(23,24)는 폴리실리콘막(23)과, TiN막(24)으로 구성되어 있다.

한편 반도체 장치의 퓨즈영역은 기판상에 층간절연막(11',17',22')과, 폴리실리콘막(23')과 TiN막(24')으로 구성된 퓨즈와, 퓨즈상부에 형성된 층간절연막(25')과 수분침투를 방지하기 위한 가드링(27)을 구비한다. 또한, 도면부호 26은 리페어 공정시 퓨즈 블로잉을 위해 퓨즈상부의 층간절연막(21)을 일정두께만큼 제거하여 형성된 퓨즈박스를 나타낸다. 여기서 층간절연막(11',17',22')과 퓨즈(23',24')는 따로 제조되는 것이 아니고 셀영역에서의 층간절연막(11,17,22)과 캐패시터의 플레이트전극(23,24)이 형성될 때 각각 같이 형성되는 막들이다.

퓨즈는 전술한 바와 같이 반도체 소자의 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위한 것으로, 통상 추가적인 공정으로 따로 형성하는 것은 아니고 셀영역의 비트 라인(Bit Line) 또는 워드 라인(Word line)을 이루는 도전층(예컨대 폴리실리콘)을 이용하여 형성한다.

그러나, 최근에는 반도체 장치의 집적도가 높아지면서 반도체 장치의 구조물의 높이도 높아지게 되었고, 이로 인하여 비교적 하부구조인 워드라인이나 비트라인을 이용해서 퓨즈를 형성하게 되면 이후 퓨즈박스를 형성하기 위해서 많은 층간절연막을 제거해야하는 어려움이 생기게 되었다.

따라서 최근에는 반도체 장치의 높은 위치에서 형성되는 도전층을 퓨즈라인으로 이용하고 있는데, 금속배선이나 캐패시터의 플레이트전극용 도전막을 퓨즈라인으로 이용하고 있는 것이다. 도1에 도시된 퓨즈(23',24')도 셀영역에 형성된 캐패시터의 플레이트 전극(23,24)을 형성하는 도전막으로 형성한 것이다.

도2는 통상적인 반도체 메모리 장치를 나타내는 평면 블럭도이다.

도2를 참조하여 살펴보면, 반도체 메모리 장치는 다수의 메모리셀을 구비하고 있는 셀어레이(셀어레이0 ~ 셀어레이7)를 구비한다. 하나의 셀어레이(예컨대 셀어레이3)는 다수의 노멀셀을 구비하는 노멀셀영역과, 결함에 발견된 노멀셀을 대체하기 위한 예비셀를 구비하는 예비셀영역과, 결함이 발견된 노멀셀을 준비된 예비셀로 대체하기 위해 어드레스 경로를 치환하기 위해 다수의 퓨즈세트를 구비하는 퓨즈부(100)를 구비한다.

예비셀은 노멀셀에 에러가 났을 때 치환하기 위해 추가로 구비된 셀이다. 그러나 예비셀은 면적의 제한 때문에 무조건 많이 만들 수는 없으므로 노멀셀을 만들고 난 후의 면적을 고려하여 그 수를 적정하게 정한다. 하나의 셀어레이에 구비된 예비셀의 수에 따라 퓨즈부에서 구비되는 퓨즈세트의 수가 정해진다.

도3은 도2에 도시된 퓨즈부를 나타내는 평면도이다.

도3을 참조하여 살펴보면, 퓨즈부(100)는 16개의 어드레스를 치환하기 위해 16개의 노멀 퓨즈세트가 구비되어 있다. 하나의 셀어레이에 구비되는 예비 셀의 수에 따라 치환할 수 있는 로우어드레스의 수와 컬럼어드레스의 수가 정해지고, 여기서 정해지는 어드레스의 수에 따라 퓨즈부(100)에 구비되는 퓨즈세트의 수가 정해진다. 예컨대 도3에 도시된 노멀 퓨즈세트가 로우어드레스만을 치환한다면, 하나의 셀어레이에서 총 16개의 워드라인을 예비워드라인으로 치환할 수 있는 것이다.

도4는 도3에 도시된 16개의 노멀퓨즈세트중 하나를 나타내는 퓨즈세트이다.

도4를 참조하여 살펴보면, 하나의 노멀 퓨즈세트(예컨대 110)는 어드레스에 대응하기 위한 다수의 어드레스 퓨즈(A0 ~ AA)와, 노멀 퓨즈세트(210)를 인에이블시키기 위한 인에이블 퓨즈(enable)를 구비한다. 여기서 30은 퓨즈가드링을 도시한 것이고, 도시된 4개의 더미퓨즈는 반도체 제조공정 특성상 퓨즈가드링에 가까이 형성되는 퓨즈는 제대로 신뢰성있게 제조되고, 리페어공정시 사용되기 힘들기 때문에 실제 리페어시에는 사용되지 않도록 정한 것이다.

이하에서 간단하게 메모리 장치에서 퓨즈를 이용하여 결함이 발견된 셀을 구제하는 과정을 살펴본다. 반도체 메모리 장치가 완성되고 나서 셀어레이에 구비된 노멀셀에 에러가 발견되었을 경우, 하나의 노멀 퓨즈세트에 구비된 어드레스 퓨즈(A0 ~ AC)를 에러셀이 발견된 어드레스에 따라 레이저를 선택적으로 조사하여 블로잉(blowing)한다. 이렇게 함으로서 실제 동작시에는 에러셀에 해당되는 어드레스가 입력되면, 에러가 발생한 에러셀을 억세스하는 것이 아니라 리페어된 노멀퓨즈세트를 통해 정해지는 예비셀을 억세스하게 되는 것이다.

한편, 퓨즈세트에는 퓨즈를 보호하기 위해 퓨즈 가드링(30)을 퓨즈세트 주변에 형성시키게 되는데, 리페어 공정시 또는 메모리 장치가 동작중에 퓨즈와 퓨즈 가드링(30)은 서로 다른 퍼텐셜로 바이어스되어 있으므로, 전기장이 형성되어 있다.

통상적으로 퓨즈는 접지전원 또는 전원전압등이 인가되어 있다가 리페어공정시에 블로잉 되면 접지전원 또는 전원전압중 하나의 전압이 인가된다. 또한 가드링은 수분침투등을 방지하기 위해 도전성막으로 형성하기 때문에 특정한 전압으로 바이어스되어 있는 것이다.

리페어 공정시에 퓨즈가 블로잉되면 주변의 절연막들에 크랙(crack)이 생기게 되는데, 이 때 생기는 크랙(crack)은 주변의 블로잉되지 않는 퓨즈까지 데미지를 입히는 경우가 있으며, 심지어는 블로잉되지 않는 퓨즈가 끊어지는 경우도 생길 수 있다.

그런데, 퓨즈와 가드링간에 전기장이 형성되어 있는데, 이 때 생기는 전기장으로 인하여 퓨즈가드링과 퓨즈레이어간에 전기분해 현상이 생겨서 주변의 퓨즈에 데미지를 입히게 된다. 전기분해 현상은 전술한 크랙을 통해 주변의 퓨즈를 산화시키게 된다.

이 때 생기는 전기장은 크면 클수록 주변의 퓨즈에 입히는 데미지(퓨즈의 산화)가 더욱 크지게 된다. 더구나 퓨즈로 사용하는 도전체막을 셀영역의 캐패시터 플레이트전극으로 사용하는 경우에는 퓨즈가 폴리실리콘막/금속막의 이중구조로 되어 전술한 데미지가 더욱 크지게 된다.

한편, 퓨즈세트는 레이저 블로잉을 위해 퓨즈상부의 층간절연막을 일정한 두께만을 남기고 제거하기 때문에 수분침투등에 매우 취약하여 퓨즈세트에는 가드링은 필수적으로 필요하기 때문에 퓨즈가드링을 없앨 수는 없다.

따라서 퓨즈세트에 구비되는 가드링과 퓨즈사이의 전기장을 최대한 줄일 수 있는 메모리 장치가 필요하다.

본 발명은 퓨즈세트에 구비되는 가드링과 퓨즈사이의 전기장을 최대한 줄일 수 있는 메모리 장치를 제공하는 것을 목적으로 한다.

도1은 통상적인 반도체 메모리 장치의 퓨즈를 나타내는 단면도.

도2는 통상적인 반도체 메모리 장치의 셀어레이를 나타내는 평면도.

도3은 도2에 도시된 퓨즈부를 나타내는 평면도.

도4는 도3에 도시된 16개의 노멀퓨즈세트중 하나를 나타내는 퓨즈세트.

도5a 내지 도5e는 본 발명의 바람직한 일실시예에 따른 반도체 메모리 장치의 제조방법을 나타내는 블럭구성도.

* 도면의 주요 부분에 대한 부호 설명

50 : 기판 51 : 제1 퓨즈

52 : 제1 퓨즈가드링 53a,53b,57 : 층간절연막

54 : 퓨즈용 콘택플러그 55 : 제2 퓨즈

56 : 제2 퓨즈가드링

상기의 목적을 달성하기 위하여, 본 발명은 도전성 불순물을 이용하여 형성하되, 기판상의 일직선상에 일정한 간격을 두고 제1 퓨즈라인과 제2 퓨즈라인을 형성하는 단계; 상기 제1 퓨즈라인 및 제2 퓨즈라인상의 일정한 간격을 유지한 상태로 형성하되, 상기 제1 퓨즈라인 및 제2 퓨즈라인과 각각 교차하며, 페루프를 구성하는 제1 퓨즈가드링을 형성하는 단계; 상기 제1 퓨즈가드링이 덮히도록 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하여 상기 제1 퓨즈가드링의 안쪽과 바깥쪽에 각각 형성되며, 상기 제1 퓨즈라인과 연결되는 제1 및 제2 콘택플러그를 형성하는 단계;상기 층간절연막을 관통하여 상기 제1 퓨즈가드링의 안쪽과 바깥쪽에 각각 형성되며, 상기 제2 퓨즈라인과 연결되는 제3 및 제4 콘택플러그를 형성하는 단계;상기 제1 퓨즈가드링의 안쪽에 형성된 제1 및 제2 콘택플러그를 연결하도록 도전성물질을 이용하여 제2 퓨즈라인을 형성하는 단계; 및 상기 제1 퓨즈가드링의 상부에 제2 퓨즈가드링을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법을 제공한다.

또한 본 발명은 도전성불순물로 기판상의 일직선상에 일정한 간격을 가지고 구비된 제1 퓨즈라인과 제2 퓨즈라인; 상기 제1 퓨즈라인과 제2 퓨즈라인상의 일정한 간격을 두고 형성되며, 상기 제1 퓨즈라인 및 제2 퓨즈라인과 각각 교차하며 페루프로 구비된 제1 퓨즈가드링; 상기 제1 퓨즈가드링의 안쪽과 바깥영역에 제공되며, 상기 제1 퓨즈라인에 각각 연결되는 제1 및 제2 콘택플러그; 상기 제1 퓨즈가드링의 안쪽과 바깥영역에 제공되며, 상기 제2 퓨즈라인에 각각 연결되는 제3 및 제4 콘택플러그; 도전성막으로 이루어지며, 상기 제1 및 제3 콘택플러그에 연결된 제2 퓨즈라인; 및 상기 제1 퓨즈가드링상에 구비되는 제2 퓨즈가드링을 구비하는 반도체 메모리 장치을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도5a 내지 도5e는 본 발명의 바람직한 일실시예에 따른 반도체 메모리 장치의 제조방법을 나타내는 블럭구성도이다. 참고적으로 도5a 내지 도5e에서 좌측의 도면은 본 실시예에 따른 퓨즈세트의 단면도이고, 우측그림은 퓨즈세트의 평면도이다. 또한, 본 실시예에서는 비트라인용 도전성막을 퓨즈로 이용하였으며, 층간절연막은 표시하지 않았다.

먼저 도5a에 도시된 바와 같이 본 실시예에 따른 반도체 메모리 장치는 기판(50)상에 퓨즈가 형성될 영역에 도전성불순물을 이용하여 제1 퓨즈(51)를 형성한다.

이어서 도5b에 도시된 바와 같이, 층간절연막(52a,52b)를 형성하고, 층간절연막(52b)를 선택적으로 제거하여 가드링이 형성된 영역을 형성한다. 이어서 층간절연막(52b)이 제거된 영역에 워드라인용 도전성막을 이용하여 제1 퓨즈가드링(52a)을 형성한다.

이어서 도5c에 도시된 바와 같이, 제1 가드링영역(52)의 내,외부의 층간절연막(51a,51b)를 선택적으로 제거하여 콘택홀을 형성하고, 형성된 콘택홀에 도전성물질로 매립하여, 제1 퓨즈(51)과 연결되는 퓨즈용 콘택플러그(54)를 형성한다.

이어서 도5d에 도시된 바와 같이, 콘택플러그(54)를 연결하도록 도전성막을 형성하여 제2 퓨즈(55)를 형성한다. 여기서 콘택플러그(54)를 형성한 후에 제1 및제2 퓨즈(51, 55)는 제1 퓨즈가드링(52)의 안쪽영역 및 바깥쪽 영역 모두에서 일정한 공간이 생기기 때문에, 메모리 장치의 제조가 끝난후에 동작시에 퓨즈와 가드링간의 전기장이 최소화되는 것이다.

이어서 도5e에 도시된 바와 같이, 층간절연막(57)으로 제2 퓨즈(55)가 덮을 수 있도록 형성한다. 이어서 제1 가드링(52)이 있는 영역을 노출시키고, 노출된 영역으로 도전성막을 매립하여 제2 가드링(56)을 형성한다. 여기서 도면부호 '57'은 리페어공정시에 레이저가 조사될 영역을 설정하기 위해, 퓨즈상단의 일정부분만 층간절연막을 남기고 제거한 것이다.

따라서 본 발명에 의해서 레이저 조사에 의해 블로잉되는 부분을 제외한 퓨즈영역은 퓨즈가드링의 아랫부분에 형성되어, 퓨즈가드링과 퓨즈사이의 공간을 크게 형성되고, 퓨즈가드링과 퓨즈사이의 전기장이 최소화되어 퓨즈와 퓨즈가드링간에 전기분해현상이 일어나지 않아 퓨즈가 잘 보호된다.

이로 인해 퓨즈세트에 구비도는 퓨즈가 산화되지 않아 리페어 공정을 신뢰성 있게 진행할 수 있고, 이로 인하여 리페어 효율이 증가되어 전체적인 메모리 장치의 제조공정상의 수율이 향상된다.

전술한 바와 같이 비트라인용 도전성막을 이용하여 퓨즈를 형성하는 경우에는 위와 같은 공정이지만, 캐패시터의 플레이트전극용 도전막을 이용하여 퓨즈를 형성하는 경우에는 퓨즈가드링의 내,외부에 각각 형성되는 제1 퓨즈와 제2 퓨즈를 연결하는 콘택플러그를 보다 길게 형성하면 되는 것이다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해서 퓨즈가드링과 퓨즈사이의 전기장을 최대한으로 줄여, 리페어공정시에 퓨즈에 조사되어 블로잉되는 퓨즈로 인해 생기는 크랙으로 인한 피해를 크게 줄일 수 있다. 따라서 보다 신뢰성 있는 리페어 공정이 가능하고 이로 인하여 메모리 장치의 제조공정상 수율향상이 기대된다.

Claims (4)

1. 도전성 불순물을 이용하여 형성하되, 기판상의 일직선상에 일정한 간격을 두고 제1 퓨즈라인과 제2 퓨즈라인을 형성하는 단계;

   상기 제1 퓨즈라인 및 제2 퓨즈라인상의 일정한 간격을 유지한 상태로 형성하되, 상기 제1 퓨즈라인 및 제2 퓨즈라인과 각각 교차하며, 페루프를 구성하는 제1 퓨즈가드링을 형성하는 단계;

   상기 제1 퓨즈가드링이 덮히도록 층간절연막을 형성하는 단계;

   상기 층간절연막을 관통하여 상기 제1 퓨즈가드링의 안쪽과 바깥쪽에 각각 형성되며, 상기 제1 퓨즈라인과 연결되는 제1 및 제2 콘택플러그를 형성하는 단계;

   상기 층간절연막을 관통하여 상기 제1 퓨즈가드링의 안쪽과 바깥쪽에 각각 형성되며, 상기 제2 퓨즈라인과 연결되는 제3 및 제4 콘택플러그를 형성하는 단계;

   상기 제1 퓨즈가드링의 안쪽에 형성된 제1 및 제2 콘택플러그를 연결하도록 도전성물질을 이용하여 제2 퓨즈라인을 형성하는 단계; 및

   상기 제1 퓨즈가드링의 상부에 제2 퓨즈가드링을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
2. 제 1 항에 있어서,

   상기 제1 퓨즈라인과 제2 퓨즈라인을 형성하는 도전성불순물은 셀영역의 모스트랜지스터의 소스/드레인영역을 형성하는 도전성불순물을 이용하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
3. 제 1 항에 있어서,

   상기 제1 퓨즈가드링은

   셀영역의 모스트랜지스터의 워드라인을 형성하는 도전성물질을 이용하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
4. 도전성불순물로 기판상의 일직선상에 일정한 간격을 가지고 구비된 제1 퓨즈라인과 제2 퓨즈라인;

   상기 제1 퓨즈라인과 제2 퓨즈라인상의 일정한 간격을 두고 형성되며, 상기 제1 퓨즈라인 및 제2 퓨즈라인과 각각 교차하며 페루프로 구비된 제1 퓨즈가드링;

   상기 제1 퓨즈가드링의 안쪽과 바깥영역에 제공되며, 상기 제1 퓨즈라인에 각각 연결되는 제1 및 제2 콘택플러그;

   상기 제1 퓨즈가드링의 안쪽과 바깥영역에 제공되며, 상기 제2 퓨즈라인에 각각 연결되는 제3 및 제4 콘택플러그;

   도전성막으로 이루어지며, 상기 제1 및 제3 콘택플러그에 연결된 제2 퓨즈라인; 및

   상기 제1 퓨즈가드링상에 구비되는 제2 퓨즈가드링

   을 구비하는 반도체 메모리 장치.