KR101009335B1

KR101009335B1 - 반도체 메모리 장치 및 그 구동방법

Info

Publication number: KR101009335B1
Application number: KR1020080135516A
Authority: KR
Inventors: 박정훈; 정영호
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-12-29
Filing date: 2008-12-29
Publication date: 2011-01-19
Also published as: US7869286B2; US20100165758A1; KR20100077549A

Abstract

라이트 트레이닝 모드에서 도메인 크로싱이 일어나는 반도체 메모리 장치에 관한 기술이 개시된다. 이러한 기술에 따르면, 데이터 클럭에 동기되어 입력되는 데이터를 출력 스트로브 신호에 응답해 메모리 셀로 출력하는 데이터 입출력부; 및 라이트 명령에 응답하여 시스템 클럭에 동기되는 출력 스트로브 신호를 출력하는 출력 스트로브 신호 생성부를 포함한다.

라이트 트레이닝, 시스템 클럭, 데이터 클럭, 동기

Description

반도체 메모리 장치 및 그 구동방법{SEMICONDUCTOR MEMORY DEVICE AND THE METHOD FOR OPERATING THE SAME}

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 라이트 트레이닝 동작을 수행하는 반도체 메모리 장치에 관한 것이다.

반도체 메모리 장치는 메모리 컨트롤러 등의 데이터 처리 장치의 리드 명령(read command)에 따라, 상기 데이터 처리 장치로부터 입력되는 어드레스(address)에 대응하는 위치의 데이터를 출력한다. 또한 반도체 메모리 장치는 상기 데이터 처리 장치의 라이트 명령(write command)에 따라, 상기 데이터 처리 장치로부터 입력되는 어드레스에 대응하는 위치에 상기 데이터 처리 장치로부터 입력되는 데이터를 기록한다. 이러한 반도체 메모리 장치의 라이트 및 리드 동작은 고속으로 수행될 필요가 있다.

일반적으로, 라이트 및 리드 동작이 고속으로 수행될수록 반도체 메모리 장치의 동작 성능이 좋은 것으로 평가된다. 특히 이미지와 같은 많은 양의 데이터를 처리하는 반도체 메모리 장치의 데이터 출력을 위한 소요 시간은 매우 중요한 성능 지표이다. 아울러, 반도체 메모리 장치로부터 출력된 데이터가 정확하게 전달될수록 시스템은 안정적으로 동작한다.

한편, 최근에 개발되는 반도체 메모리 장치는 고속으로 데이터를 입출력하기 위해 외부에서 인가되는 시스템 클럭(CLK)의 상승 에지(rising edge)와 하강 에지(falling edge) 사이에 2비트(bit)의 데이터를 입/출력하도록 설계된다. 즉, 반도체 메모리 장치가 시스템 클럭(CLK)의 한 주기에 4비트의 데이터를 입/출력할 수 있도록 설계된다. 이를 위하여 시스템 클럭(CLK)의 주파수의 2배의 주파수를 갖는 데이터 클럭(WCLK)이 반도체 메모리 장치에 이용된다.

즉, 상기 반도체 메모리 장치는 외부로부터 어드레스 및 명령을 수신하기 위해 시스템 클럭(CLK)을 이용하고 데이터를 입/출력하기 위해 데이터 클럭(WCLK)을 이용함으로써 시스템 클럭(CLK)의 한 주기에 4비트의 데이터를 입/출력할 수 있다.

도 1은 반도체 메모리 장치의 라이트 동작을 설명하기 위한 도면이다.

도 1에 도시된 바와 같이, 데이터 클럭(WCLK)의 주파수는 시스템 클럭(CLK)의 2배이며, 반도체 메모리 장치는 라이트 명령에 대응하는 데이터(DATA)를 데이터 클럭(WCLK)의 상승 에지 및 하강 에지에 동기시켜 입력받는다. 이때, 데이터(DATA)의 유효 윈도우 내에 데이터 클럭(WCLK)의 상승 및 하강 에지가 존재하여야 반도체 메모리 장치는 정확히 데이터(DATA)를 입력받을 수 있다. 상기 유효 윈도우는 도면에서 UI로 표시되었다.

한편, 데이터 클럭(WCLK) 및 데이터 전송과정의 물리적 지연요인으로 인해 데이터(DATA)의 유효 윈도우 내에 데이터 클럭(WCLK)의 상승 및 하강 에지가 존재하지 않을 수 있으며, 이 경우 반도체 메모리 장치가 잘못된 데이터를 입력받을 수 있다. 특히, 고속 동작 시스템에서 데이터의 유효 윈도우(UI)는 점점 작아지고, 데이터 양이 증가함에 따라 안정적인 데이터 전달은 점점 어려워진다.

최근의 반도체 메모리 장치는 데이터 트레이닝(data training)을 통해 종래의 문제점을 극복하고 고속 데이터 전달을 수행한다. 여기서, 데이터 트레이닝은 리드 트레이닝(read training)과 라이트 트레이닝(write traing)을 포함하며, 리드와 라이트의 동작을 위한 데이터를 안정적으로 전달하기 위해 메모리 컨트롤러와 반도체 메모리 장치 사이에 미리 약속된 트레이닝 패턴을 사용하여 데이터와 데이터 클럭(WCLK)간의 스큐(skew)를 조절하는 기술이다. 최근에 제안되고 있는 반도체 메모리 장치는 4Gbps 이상의 고속 데이터 전송을 위해 설계되고 있으며 이러한 고속 동작의 신뢰성을 보장하기 위해서 반도체 메모리 장치는 데이터 트레이닝을 수행한다.

본 발명은 노멀 라이트 동작에서 일어나는 도메인 크로싱으로 인한 데이터 출력 오류가 라이트 트레이닝 동작에서 감지될 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은 데이터 클럭에 동기되어 입력되는 데이터를 출력 스트로브 신호에 응답해 메모리 셀로 출력하는 데이터 입출력부; 및 라이트 명령에 응답하여 시스템 클럭에 동기되는 출력 스트로브 신호를 출력하는 출력 스트로브 신호 생성부를 포함하는 반도체 메모리 장치를 제공한다.

또한 상기 목적을 달성하기 위한 본 발명은 입력 스트로브 신호에 응답해 데이터를 입력받아 저장한 후 출력 스트로브 신호에 응답해 저장된 데이터를 메모리 셀로 출력하는 데이터 입출력부; 데이터 클럭을 분주하여 다중 위상 클럭을 출력하는 클럭 분주부; 라이트 인에이블 신호에 응답해 상기 다중 위상 클럭에 동기되는 상기 입력 스트로브 신호를 출력하는 데이터 입력 제어부;상기 라이트 인에이블 신호에 응답하여 시스템 클럭에 동기되는 상기 출력 스트로브 신호를 출력하는 출력 스트로브 신호 생성부를 포함하는 반도체 메모리 장치를 제공한다.

또한 상기 목적을 달성하기 위한 본 발명은 라이트 인에이블 신호 및 라이트 트레이닝 모드에서 인에이블되는 라이트 트레이닝 신호를 생성하는 단계; 상기 라 이트 인에이블 신호에 응답해 시스템 클럭에 동기되는 코어 인에이블 신호를 생성하는 단계; 상기 코어 인에이블 신호를 소정량 지연시켜 출력 스트로브 신호를 생성하는 단계; 상기 라이트 트레이닝 모드에 따라 상기 코어 인에이블 신호 - 상기 메모리 셀은 인에이블된 상기 코어 인에이블 신호에 의해 인에이블됨 - 를 디스에이블시켜 상기 메모리 셀로 전달하는 단계; 상기 라이트 인에이블 신호에 응답해 데이터 클럭이 분주된 다중 위상 클럭에 동기되는 입력 스트로브 신호를 생성하는 단계; 및 상기 입력 스트로브 신호에 응답해 데이터를 입력받아 저장한 후 상기 출력 스트로브 신호에 응답해 상기 메모리 셀로 출력하는 단계를 포함하는 반도체 메모리 장치 구동방법을 제공한다.

본 발명에 따르면, 라이트 트레이닝 동작에서 도메인 크로싱이 일어나도록 하여 도메인 크로싱으로 인해 데이터 출력 오류가 발생하면, 클럭 트레이닝을 다시 수행함으로써, 노멀 라이트 동작에서 시스템 클럭과 데이터 클럭의 위상 불일치로 인해 도메인 크로싱 동작에서 발생할 수 있는 데이터 출력 오류를 방지할 수 있는 효과가 있다.

이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가 장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2는 라이트 트레이닝을 설명하기 위한 도면이다.

라이트 트레이닝은 반도체 메모리 장치가 데이터(DATA)를 정확히 입력받도록 데이터 클럭(WCLK)과 데이터(DATA)의 위상차를 조절하는 트레이닝이다.

도 2에 도시된 바와 같이, 데이터(DATA)의 유효 윈도우(UI) 내에 데이터 클럭(WCLK)의 상승 에지 및 하강 에지가 존재하지 않는 경우 반도체 메모리 장치는 데이터(DATA)를 정확히 입력받을 수 없다. 따라서 라이트 트레이닝 과정에서 메모리 컨트롤러는 반도체 메모리 장치가 데이터(DATA)를 정확히 입력받을 수 있도록 데이터(DATA)의 위상을 조절하여 데이터(DATA)의 유효 윈도우 내에 데이터 클럭(WCLK)의 상승 에지 및 하강 에지가 존재하도록 한다. 라이트 트레이닝 이후, 반도체 메모리 장치는 노멀(normal) 라이트 상태에서 데이터를 정확히 입력받을 수 있다. 노멀 라이트 상태란 라이트 트레이닝 상태가 종료된 이후 반도체 메모리 장치가 메모리 컨트롤러로부터 데이터를 입력받고 저장하는 동작을 수행하는 상태이다.

보다 자세히 설명하면, 라이트 트레이닝 동작에서는 반도체 메모리 장치가 데이터(DATA)를 정확히 입력받았는지만 확인되면 되므로, 반도체 메모리 장치로 입력된 데이터(DATA)는 반도체 메모리 장치에 저장되지 않고 리드 경로(read path)를 통해 반도체 메모리 장치 외부로 출력된다. 그리고 메모리 컨트롤러는 리드 경로를 통해 출력된 데이터를 입력받아 반도체 메모리 장치로 입력된 데이터(DATA)와 비교 한다. 반도체 메모리 장치로 입력된 데이터(DATA)와 반도체 메모리 장치로부터 출력된 데이터가 일치되도록 메모리 컨트롤러는 반도체 메모리 장치로 입력되는 데이터(DATA)의 위상을 조절한다.

결국, 라이트 트레이닝을 통해 데이터(DATA)의 유효 윈도우 내에 데이터 클럭(WCLK)의 상승 에지 및 하강 에지가 존재할 수 있으며, 노멀(normal) 라이트 동작 상태에서 반도체 메모리 장치는 최적의 셋업/홀드 특성을 가지고 데이터(DATA)를 입력받을 수 있다.

한편, 라이트 트레이닝 동작 이전에 반도체 메모리 장치는 클럭 트레이닝(clock training)을 수행한다. 클럭 트레이닝은 데이터 클럭(WCLK)의 위상을 조절하여, 시스템 클럭(CLK)과 데이터 클럭(WCLK)의 위상을 일치시기기 위해 수행되는 트레이닝이다. 상기된 바와 같이 반도체 메모리 장치는 시스템 클럭(CLK)에 동기된 명령에 응답해 데이터(DATA) 입출력 동작을 수행하고 데이터(DATA)는 데이터 클럭(WCLK)에 동기해 입출력되기 때문에 클럭 트레이닝을 통해 시스템 클럭(CLK)과 데이터 클럭(WCLK)은 위상일치될 필요가 있다.

도 3은 본 발명의 일실시예에 따른 라이트 트레이닝을 동작을 수행하는 반도체 메모리 장치를 나타낸 도면이다.

도 3에 도시된 바와 같이 본 발명에 따른 반도체 메모리 장치는 데이터 입출력부(310), 출력 스트로브 신호 생성부(320) 및 코어 인에이블 신호 제어부(330)를 포함한다.

데이터 입출력부(310)는 라이트 트레이닝 동작 또는 노멀 라이트 동작시 인에이블되는 입력 스트로브 신호(WP_IN)에 응답해 인에이블되어 데이터(DATA)를 입력받아 저장한다. 데이터(DATA)는 데이터 클럭(WCLK)의 상승 에지 및 하강 에지에 동기되어 데이터 입출력부(310)로 입력된다. 데이터(DATA)가 데이터 클럭(WCLK)에 동기되어 입력되므로 입력 스트로브 신호(WP_IN) 역시 데이터 클럭(WCLK)에 동기되어 생성된다.

그리고 데이터 입출력부(310)는 출력 스트로브 신호 생성부(320)가 출력하는 출력 스트로브 신호(WP_OUT)에 응답해 저장된 데이터를 메모리 셀(미도시)로 출력한다.

출력 스트로브 신호 생성부(320)는 라이트 트레이닝 모드와 무관하게 라이트 명령에 응답하여 시스템 클럭(CLK)에 동기되는 출력 스트로브 신호(WP_OUT)를 생성한다. 출력 스트로브 신호 생성부(320)는 코어 제어부(321) 및 데이터 출력 제어부(323)를 포함한다.

코어 제어부(321)는 라이트 트레이닝 동작 및 노멀 라이트 동작시, 즉 라이트 명령이 인가될 때 인에이블되는 라이트 인에이블 신호(WT_EN)에 응답해 시스템 클럭(CLK)에 동기되는 제1코어 인에이블 신호(DINSTB_1)를 생성한다. 상기 메모리 셀은 인에이블된 제1코어 인에이블 신호(DINSTB_1)에 응답해 데이터 입출력부(310)가 출력하는 데이터(D_OUT)를 저장한다. 예를 들어 상기 메모리 셀이 포함하는 라이트 드라이버는 제1코어 인에이블 신호(DINSTB_1)에 응답해 데이터 입출력부(310)가 출력하는 데이터(D_OUT)를 입력받아 증폭하여 출력한다.

데이터 출력 제어부(323)는 제1코어 인에이블 신호(DINSTB_1)를 소정량(DD) 지연시켜 출력 스트로브 신호(WP_OUT)로 출력한다. 데이터 입출력부(310)가 입력 스트로브 신호(WP_IN)에 응답해 데이터(DATA)를 입력받아 저장하기 위해서는 소정 시간이 소요되므로 데이터 출력 제어부(323)는 제1코어 인에이블 신호(DINSTB_1)를 소정량(DD) 지연시켜 출력 스트로브 신호(WP_OUT)로 출력한다.

출력 스트로브 신호(WP_OUT)는 라이트 트레이닝 동작 및 노멀 라이트 동작에서 시스템 클럭(CLK)에 동기되어 생성된다. 출력 스트로브 신호(WP_OUT)는 제1코어 인에이블 신호(DINSTB_1)로부터 소정량(DD) 지연되지만, 제1코어 인에이블 신호(DINSTB_1)가 시스템 클럭(CLK)에 동기되므로 출력 스트로브 신호(WP_OUT) 또한 시스템 클럭(CLK)에 동기된 신호이다.

노멀 라이트 동작시 출력 스트로브 신호(WP_OUT)를 시스템 클럭(CLK)에 동기시키는 이유는 상기된 바와 같이, 반도체 메모리 장치의 메모리 셀을 제어하는 어드레스, 명령 등이 시스템 클럭(CLK)에 동기되기 때문이다. 즉, 데이터 입출력부(310)가 출력하는 데이터(D_OUT)는 시스템 클럭(CLK)에 동기되는 어드레스, 명령 등에 의해 제어되어 상기 메모리 셀에 저장되기 때문에, 데이터 입출력부(310)는 시스템 클럭(CLK)에 동기되는 출력 스트로브 신호(WP_OUT)에 응답해 시스템 클럭(CLK)에 동기된 데이터(D_OUT)를 출력할 필요가 있다.

이와 같이 데이터 입출력부(310)에서는 데이터 클럭(WCLK)에 동기되어 입력된 데이터(DATA)가 시스템 클럭(CLK)에 동기되어 출력되는 도메인 크로싱(domain crossing)이 일어난다. 즉, 데이터가 동기되는 클럭이 데이터 클럭(WCLK)에서 시스 템 클럭(CLK)으로 전환된다.

한편, 본 발명에 따르면, 라이트 트레이닝 동작시에도 출력 스트로브 신호(WP_OUT)는 시스템 클럭(CLK)에 동기된다. 상기된 바와 같이 라이트 트레이닝 동작시에는 데이터 입출력부(310)로부터 출력된 데이터(D_OUT)가 상기 메모리 셀에 저장되지 않는다. 하지만 본 발명에 따른 반도체 메모리 장치는 라이트 트레이닝 동작시에도 도메인 크로싱이 일어나도록하여 도메인 크로싱으로 인해 데이터 입출력부(310)가 잘못된 데이터를 출력할 경우 상기 오류를 수정할 수 있도록 한다.

이하 도메인 크로싱으로 인해 데이터 입출력부(310)가 잘못된 데이터를 출력하는 경우가 보다 자세히 설명된다.

클럭 트레이닝을 통해 시스템 클럭(CLK)과 데이터 클럭(WCLK)의 위상을 일치시키더라도 이후 물리적, 외부적 지연 요인 등으로 시스템 클럭(CLK)과 데이터 클럭(WCLK)의 위상은 일치되지 않을 수 있다. 시스템 클럭(CLK)과 데이터 클럭(WCLK)의 위상이 일치되지 않은 상태로 노멀 라이트 동작이 수행되는 경우, 예를 들어 시스템 클럭(CLK)의 위상이 데이터 클럭(WCLK)의 위상보다 앞서는 경우, 출력 스트로브 신호(WP_OUT)의 인에이블 시점이 입력 스트로브 신호(WP_IN)의 인에이블 시점보다 빠르게 되어 도메인 크로싱에 의해 데이터 입출력부(310)로 입력된 데이터(DATA)가 정확하게 출력되지 못할 수 있다. 정확하게 출력되지 못한 데이터는 리드 경로를 통해 메모리 컨트롤러로 출력되고 메모리 컨트롤러는 잘못된 데이터가 출력된 것을 감지할 수 있다.

즉, 본 발명에 따르면, 클럭 트레이닝 동작에서 시스템 클럭(CLK)과 데이터 클럭(WCLK)의 위상 불일치로 도메인 크로싱 동작에서 잘못된 데이터가 출력되는 것이 감지될 수 있다. 따라서 상기의 경우 다시 클럭 트레이닝을 수행하여 시스템 클럭(CLK)과 데이터 클럭(WCLK)의 위상을 일치시키면, 노멀 라이트 동작에서 시스템 클럭(CLK)과 데이터 클럭(WCLK)간의 위상 불일치로 인해 상기 메모리 셀에 잘못된 데이터가 저장되는 것이 방지될 수 있다.

한편, 코어 제어부(321)는 라이트 레이턴시(Wlite Latency, WL)따라 제1코어 인에이블 신호(DINSTB_1)를 지연시켜 출력할 수 있다. 라이트 레이턴시(WL)와 관련된 코어 제어부(321)의 동작은 도 4에서 보다 자세히 후술된다.

코어 인에이블 신호 제어부(330)는 라이트 트레이닝 신호(WTTR)에 응답해 제1코어 인에이블 신호(DINSTB_1)를 디스에이블시켜 제2코어 인에이블 신호(DINSTB_2)로 출력한다. 라이트 트레이닝 신호(WTTR)는 라이트 트레이닝 모드에서 인에이블되는 신호이다.

상기된 바와 같이 라이트 트레이닝 모드에서 상기 메모리 셀에 데이터가 저장되지 않으므로, 코어 인에이블 신호 제어부(330)는 라이트 트레이닝 모드에서 제2코어 인에이블 신호(DINSTB_2)를 디스에이블시켜 상기 메모리 셀로 출력한다. 즉, 제1코어 인에이블 신호(DINSTB_1)는 노멀 라이트 모드 및 라이트 트레이닝 모드에서 모두 인에이블되나 코어 인에이블 신호 제어부(330)는 노멀 라이트 모드에서만 인에이블되는 제2코어 인에이블 신호(DINSTB_2)를 출력한다.

한편, 코어 인에이블 신호 제어부(330)는 제1코어 인에이블 신호(DINSTB_1)를 소정량(DD)만큼 지연시켜 제2코어 인에이블 신호(DINSTB_2)로 출력하는데, 데이 터 입출력부(310)에서 출력되는 데이터(D_OUT)와 제2코어 인에이블 신호(DINSTB_2)간 타이밍이 상기 메모리 셀에서 맞도록 하기 위해서이다.

정리하면, 본 발명에 따른 반도체 메모리 장치는 노멀 라이트 동작 및 라이트 트레이닝 동작시 모두 도메인 크로싱이 일어나도록 한다. 따라서 시스템 클럭(CLK)과 데이터 클럭(WCLK)간의 위상 불일치로 도메인 크로싱 동작에서 잘못된 데이터가 출력될 경우, 노멀 라이트 동작에 앞서 수행되는 라이트 트레이닝 동작에서 상기 오류가 발견되고, 클럭 트레이닝을 통해 시스템 클럭(CLK) 및 데이터 클럭(WCLK)의 위상이 일치될 수 있다.

결국, 본 발명에 따르면 노멀 라이트 동작에서 시스템 클럭(CLK)과 데이터 클럭(WCLK)간의 위상 불일치로 도메인 크로싱 동작에서 잘못된 데이터가 출력되는 것이 방지될 수 있다.

도 4는 본 발명의 일실시예에 따른 반도체 메모리 장치를 보다 상세하게 나타낸 도면이다.

도 4에 도시된 바와 같이 본 발명에 따른 반도체 메모리 장치는 데이터 입출력부(410), 출력 스트로브 신호 생성부(420), 코어 인에이블 신호 제어부(430), 클럭 분주부(440) 및 입력 스트로브 신호 생성부(450)를 포함한다.

도 4에서는 4비트 프리페치(prefetch) 방식을 사용하는 반도체 메모리 장치가 일실시예로서 설명된다.

도면에 도시되지는 않았지만, 명령 디코더부는 외부로부터 입력되는 라이트 명령(CMD)을 입력받아 시스템 클럭(CLK)에 동기되는 라이트 인에이블 신호(WT_EN) 및 라이트 트레이닝 신호(WTTR)을 출력한다. 라이트 인에이블 신호(WT_EN)는 노멀 라이트 동작 및 라이트 트레이닝 동작시 인에이블되며 라이트 트레이닝 신호(WTTR)는 라이트 트레이닝 동작시에만 인에이블된다.

클럭 분주부(440)는 데이터 클럭(WCLK)을 2분주하고 인접한 클럭과 90도씩 위상차가 나는 다중 위상 클럭(IWCK_1 내지 IWCK_4)을 출력한다. 즉, 다중 위상 클럭(ICWK_1)은 시스템 클럭(CLK)과 데이터 클럭(WCLK)의 위상이 일치하는 경우, 시스템 클럭(CLK)과 위상 일치하며, 나머지 다중 위상 클럭(ICWK_2 내지 ICWK_4) 각각의 위상은 다중 위상 클럭(ICWK_1)의 위상과 90도, 180도, 270도씩 차이난다. 데이터 클럭(WCLK)의 에지에 정렬되는 다중 위상 클럭(IWCK_1 내지 IWCK_4)은 데이터 입출력부(410)로 입력된다.

상기된 바와 같이 데이터 입출력부(410)는 데이터 클럭(WCLK)에 동기되어 데이터(DATA)를 입력받는데, 다중 위상 클럭(IWCK_1 내지 IWCK_4)은 데이터 클럭(WCLK)의 에지에 정렬되고 데이터 클럭(WCLK)이 2분주된 클럭이므로 데이터 입출력부(410)는 다중 위상 클럭(IWCK_1 내지 IWCK_4)을 이용해 용이하게 데이터 클럭(WCLK)에 동기되는 데이터(DATA)를 입력받을 수 있다.

데이터 입출력부(410)는 데이터 정렬수단(411) 및 제1 내지 제3레지스터(413, 415, 417)를 포함한다.

데이터 정렬수단(411)은 다중 위상 클럭(IWCK_1 내지 IWCK_4)에 응답해 데이터(DATA)를 입력받아 병렬 데이터(D_PRL<1:4>)로 정렬한다. 본 발명의 일실시예에 따르면, 4비트 프리페치 방식을 사용하므로 데이터 정렬수단(411)은 시스템 클럭(CLK)의 1주기동안 연속적으로 입력되는 4비트의 데이터를 다중 위상 클럭(IWCK_1 내지 IWCK_4)의 상승 에지에 입력받아 병렬 데이터(D_PRL<1:4>)로 정렬한다.

즉, 연속적으로 입력되는 4비트의 데이터는 순차적으로 다중 위상 클럭(IWCK_1 내지 IWCK_4)의 상승 에지에 응답해 데이터 정렬수단(411)으로 입력되어 저장된다. 메모리 컨트롤러로부터 가장 먼저 전달되는 데이터는 가장 위상이 앞선 다중 위상 클럭(IWCK_1)의 상승 에지에 응답해 데이터 정렬수단(411)에 입력되고 메모리 컨트롤러로부터 가장 늦게 전달되는 데이터는 가장 위상이 뒤진 다중 위상 클럭(IWCK_4)의 상승 에지에 응답해 데이터 정렬수단(411)에 입력된다. 상기 4비트의 데이터가 모두 입력된 후 데이터 정렬수단(411)은 다시 가장 위상이 앞선 다중 위상 클럭(IWCK_1)의 상승 에지에 응답해 상기 4비트의 데이터를 래치하여 병렬 데이터(D_PRL<1:4>)로 정렬한다.

제1 내지 제3레지스터(413, 415, 417) 각각은, 데이터 입력 제어부(450)가 출력하며 순차적으로 인에이블되는 입력 스트로브 신호(WP_IN<1:3>) 각각에 응답해 병렬 데이터(D_PRL<1:4>)를 입력받아 저장한다. 즉, 제1레지스터(413)는 입력 스트로브 신호(WP_IN<1>)에 응답해 병렬 데이터(D_PRL<1:4>)를 저장하고 제2 및 제3레지스터(415, 417)은 입력 스트로브 신호(WP_IN<1>)보다 늦게 인에이블되는 입력 스트로브 신호(WP_IN<2:3>)에 응답해 병렬 데이터(D_PRL<1:4>)를 저장한다. 그리고 제1 내지 제3레지스터(413, 415, 417)는, 출력 스트로브 신호 생성부(420)가 출력 하며 순차적으로 인에이블되는 출력 스트로브 신호(WP_OUT<1:3>)에 응답해 저장된 병렬 데이터를 상기 메모리 셀로 출력한다.

데이터 입출력부(410)는 제1 내지 제3레지스터(413, 415, 417) 중 하나를 구비하여 구성될 수도 있는데, 다수의 레지스터를 구비해 구성됨으로써 반도체 메모리 장치가 연속적으로 데이터를 입력받을 수 있다. 만일, 데이터 입출력부(410)가 제1레지스터(413)로 구성된 경우, 제1레지스터(413)에 저장된 병렬 데이터가 출력되기 전까지는 데이터 정렬수단(411)에서 정렬된 병렬 데이터(D_PRL<1:4>)가 제1레지스터(413)에 저장될 수 없으므로 반도체 메모리 장치는 데이터를 연속적으로 입력받을 수 없다. 그러나 데이터 입출력부(410)가 제1 내지 제3레지스터(413, 415, 417)로 구성된 경우, 데이터 입출력부(410)는 제1레지스터(413)의 데이터가 출력되지 않더라도 제2 및 제3레지스터(415, 417)에 데이터를 저장할 수 있으므로 반도체 메모리 장치는 데이터를 연속적으로 입력받을 수 있다.

한편, 설계에 따라 데이터 정렬수단(411)이 입력 스트로브 신호(WP_IN<1:3>)에 응답해 인에이블되어 데이터(DATA)를 입력받도록 구성될 수도 있다. 그리고 물론 데이터 입출력부(410)는 제1 내지 제3레지스터(413, 415, 417) 보다 많은 수의 레지스터로 구성될 수도 있다.

데이터 입력 제어부(450)는 라이트 인에이블 신호(WT_EN)에 응답해 다중 위상 클럭(IWCK_1)에 동기되는 입력 스트로브 신호(WP_IN<1:3>)를 생성한다. 즉, 데이터 입력 제어부(450)는 최초로 라이트 인에이블 신호(WT_EN)가 인에이블되었을 때 먼저 입력 스트로브 신호(WP_IN<1>)를 인에이블 하고, 다시 라이트 인에이블 신 호(WT_EN)가 인에이블되면 입력 스트로브 신호(WP_IN<2>)를 인에이블함으로써 순차적으로 인에이블되는 입력 스트로브 신호(WP_IN<1:3>)를 생성한다. 그리고 다중 위상 클럭(IWCK_1)은 데이터 클럭(WCLK)에 동기되므로 입력 스트로브 신호(WP_IN<1:3>)는 데이터 클럭(WCLK)에 동기된다.

데이터 입력 제어부(450)는 라이트 레이턴시(WL) 정보를 포함하는 라이트 레이턴시 신호(WL_CTRL)에 응답해 라이트 레이턴시(WL)를 반영하여 입력 스트로브 신호(WP_IN<1:3>)를 생성한다. 라이트 레이턴시(WL)는 외부에서 라이트 인에이블 신호(WT_EN)에 대응하는 라이트명령(CMD)이 입력된 후 데이터 입출력부(410)가 데이터를 입력받는데까지의 시간을 의미한다. 라이트 레이턴시(WL)가 N(N은 자연수)인 경우 라이트명령(CMD) 입력 후 시스템 클럭(CLK)의 N주기 이후 데이터 입출력부(410)로 데이터(DATA)가 입력된다. 라이트 레이턴시 신호(WL_CTRL)는 MRS(Mode Register Set)에서 생성될 수 있다.

이하 데이터 입력 제어부(450)와 데이터 입출력부(410)와의 관계에 대해 정리하여 설명한다.

데이터(DATA)는 라이트명령(CMD)이 입력된 시점으로부터 라이트 레이턴시(WL)에 대응하는 시간 이후에 데이터 입출력부(410)로 입력된다. 데이터 정렬수단(411)은 데이터(DATA)를 입력받아 병렬 데이터(D_PRL<1:4>)로 정렬한다. 데이터 입력 제어부(450)는 라이트 레이턴시 신호(WL_CTRL)에 응답해 라이트 레이턴시를 반영하여 입력 스트로브 신호(WP_IN<1:3>)를 출력한다. 그리고 제1 내지 제3레지스터(413, 415, 417)는 입력 스트로브 신호(WP_IN<1:3>)에 응답해 병렬 데이 터(D_PRL<1:4>)를 입력받아 저장한다.

라이트명령(CMD)이 입력되고 라이트 레이턴시(WL) 이후 데이터(DATA)가 입력되기 전에 잘못된 데이터가 데이터 정렬수단(411)으로 입력되더라도 입력 스트로브 신호(WP_IN<1:3>)는 라이트 레이턴시(WL) 이후 인에이블되므로 데이터 정렬수단(411)으로 입력된 잘못된 데이터가 제1 내지 제3레지스터(413, 415, 417)에는 저장되지 않는다.

다시 도 4로 돌아와, 출력 스트로브 신호 생성부(420)는 코어 제어부(421) 및 데이터 출력 제어부(423)를 포함한다.

코어 제어부(421)는 라이트 인에이블 신호(WT_EN)에 응답해 시스템 클럭(CLK)에 동기되는 제1코어 인에이블 신호(DINSTB_1)를 생성한다. 제1코어 인에이블 신호(DINSTB_1)는 출력 스트로브 신호(WP_OUT<1:3>)의 기초가 되며 또한 출력 스트로브 신호(WP_OUT<1:3>)는 입력 스트로브 신호(WP_IN<1:3>)보다 먼저 인에이블되면 않되므로 제1코어 인에이블 신호(DINSTB_1)는 입력 스트로브 신호(WP_IN<1:3>)와 같이 라이트 레이턴시(WL)가 반영되어 생성된다.

데이터 출력 제어부(423)는 제1코어 인에이블 신호(DINSTB_1)를 소정량(DD) 지연시켜 출력 스트로브 신호(WP_OUT<1:3>)를 생성한다. 출력 스트로브 신호(WP_OUT<1:3>)는 입력 스트로브 신호(WP_IN<1:3>)와 같이 순차적으로 인에이블된다.

코어 인에이블 신호 제어부(430)는 라이트 트레이닝 신호(WTTR)에 응답해 제1코어 인에이블 신호(DINSTB_1)를 디스에이블시켜 제2코어 인에이블 신 호(DINSTB_2)로 출력한다. 제2코어 인에이블 신호(DINSTB_2)는 상기 메모리 셀로 입력된다. 코어 인에이블 신호 제어부(430)는 제1코어 인에이블 신호(DINSTB_1)를 소정량(DD)만큼 지연시켜 제2코어 인에이블 신호(DINSTB_2)로 출력하는데 데이터 입출력부(410)에서 출력되는 데이터와 제2코어 인에이블 신호(DINSTB_2)간 타이밍을 맞추기 위해서이다. 코어 인에이블 신호 제어부(430)는 데이터 입출력부(410)에서 데이터가 출력되는 타이밍에 따라 제1코어 인에이블 신호(DINSTB_1)를 더 지연시킬 수 있다.

본 발명에 따르면 라이트 트레이닝 동작에서도 데이터 입출력부(410), 정확히는 제1 내지 제3레지스터(413, 415, 417)에서 도메인 크로싱이 일어난다. 따라서 라이트 트레이닝 동작시 도메인 크로싱으로 인해 데이터 입출력부(410)에서 잘못된 데이터가 출력되는 경우, 다시 클럭 트레이닝을 통하여 시스템 클럭(CLK)과 데이터 클럭(WCLK)의 위상을 일치시키면 노멀 라이트 동작에서 시스템 클럭(CLK)과 데이터 클럭(WCLK)의 위상 불일치로 잘못된 데이터가 출력되는 것이 방지될 수 있다.

도 5는 도 4에 도시된 데이터 입력 제어부(450)를 보다 상세하게 나타낸 도면이다.

도 5에서는 라이트 인에이블 신호(WT_EN)가 시스템 클럭(CLK)의 반주기동안 인에이블되며, 데이터 입출력부(410)가 제1 내지 제3레지스터(413, 415, 417)를 포함하는 경우가 일실시예로서 설명된다. 그리고 라이트 레이턴시(WL)는 3 내지 6이며 라이트 레이턴시 신호(WL_CTRL<3:6>)에 대응되는 경우가 일실시예로서 설명된 다.

도 5에 도시된 바와 같이, 데이터 입력 제어부(450)는 제1 내지 제4레이턴시 쉬프터(501 내지 504), 펄스폭 조절수단(505), 카운터(506) 및 드라이버(507)를 포함한다.

제1 내지 제4레이턴시 쉬프터(501 내지 704)는 라이트 레이턴시 신호(WL_CTRL<3:6>)에 응답해 라이트 인에이블 신호(WT_EN)를 라이트 레이턴시(WL)에 대응하는 지연값만큼 쉬프트시킨다. 제1 내지 제4레이턴시 쉬프터(501 내지 504)는 입력신호를 다중 위상 클럭(IWCK_1)에 동기시켜 쉬프트시키며, 제1 내지 제4레이턴시 쉬프터(501 내지 504)의 출력신호(SH_1 내지 SH_2)의 인에이블 구간폭은 다중 위상 클럭(IWCK_1)의 1주기만큼이 된다.

라이트 인에이블 신호(WT_EN)는 라이트 레이턴시 신호(WL_CTRL<3:6>) 중 인에이블된 라이트 레이턴시 신호를 입력받는 레이턴시 쉬프터로 입력된다. 그리고 라이트 인에이블 신호(WT_EN)는 상기 인에이블된 라이트 인에이블 신호를 입력받는 레이턴시 쉬프터 및 후속 레이턴시 쉬프터에 의해 쉬프트된다. 즉, 레이턴시 쉬프터의 개수에 따라 라이트 인에이블 신호(WT_EN)의 지연값이 결정된다.

예를 들어 라이트 레이턴시 신호(WL_CTRL<6>)가 인에이블된 경우 라이트 인에이블 신호(WT_EN)는 제1레이턴시 쉬프터(701)로 입력되어 쉬프트되고 제1레이턴시 쉬프터(501)의 출력신호(SH_1)는 제2 내지 제4레이턴시 쉬프터(502 내지 504)에 의해 더 쉬프트된다. 즉, 라이트 레이턴시 신호(WL_CTRL<6>)가 인에이블된 경우 라이트 인에이블 신호(WT_EN)는 다중 위상 클럭(IWCK_1)의 4주기만큼 쉬프트된다. 그 리고 라이트 레이턴시 신호(WL_CTRL<4>)가 인에이블된 경우에는 라이트 인에이블 신호(WT_EN)가 다중 위상 클럭(IWCK_1)의 2주기만큼 쉬프트된다.

설계에 따라 레이턴시 쉬프터의 개수는 조절될 수 있으며, 레이턴시 쉬프터의 개수 따라 라이트 레이턴시 신호(WL_CTRL<3:6>)에 대응되는 라이트 인에이블 신호(WT_EN)의 지연값은 조절될 수 있다. 데이터 정렬수단(411)으로 입력된 데이터가 정렬되고 제1 내지 제3레지스터(413, 415, 417)에 저장되는 시간, 상기 명령 디코더부에서 라이트명령(CMD)이 디코딩되는 시간 등이 고려되어 레이턴시 쉬프터의 개수는 조절될 수 있다. 예를 들어, 제4레이턴시 쉬프터(504)의 출력단에 추가적으로 하나의 레이턴시 쉬프터를 연결하면 라이트 레이턴시 신호(WL_CTRL<6>)가 인에이블된 경우, 라이트 인에이블 신호(WT_EN)가 다중 위상 클럭(IWCK_1)의 5주기만큼 쉬프트되는 데이터 입력 제어부(450)가 구성될 수 있다.

한편, 제1레이턴시 쉬프터(501)는 제2 내지 제4레이턴시 쉬프터(502 내지 504)와 달리 쉬프트된 라이트 인에이블 신호를 입력받지 않으므로 전지전압(VSS)을 입력받아 라이트 인에이블 신호(WT_EN)를 쉬프트시킨다. 이와 관련하여 도 6에서 보다 자세히 설명된다.

펄스폭 조절수단(505)은 제4레이턴시 쉬프터(504)의 출력신호(SH_4)의 인에이블 구간폭을 라이트 인에이블 신호(WT_EN)의 인에이블 구간폭과 동일한 폭으로 조절한다. 상기된 바와 같이 다수의 레이턴시 쉬프터(501 내지 504)의 출력신호(SH_1 내지 SH_4)는 다중 위상 클럭(IWCK_1)의 1주기동안 인에이블되기 때문이다. 라이트 인에이블 신호(WT_EN)의 인에이블 구간폭이 시스템 클럭(CLK)의 1주기 만큼이라면 데이터 입력 제어부(450)는 펄스폭 조절수단(505)을 포함하지 않을 수 있다.

제1 내지 제4레이턴시 쉬프터(501 내지 504) 및 펄스폭 조절수단(505)은 도 6 및 도 7에서 보다 자세히 설명된다.

카운터(506)는 쉬프트된 라이트 인에이블 신호(IWT_EN)를 카운팅하여 순차적으로 인에이블되는 선택신호(Q<1:3>)를 생성한다. 초기에 리셋신호(RESET)에 의해 선택신호(Q<1>)는 인에이블된 상태이고 선택신호(Q<2:3>)는 디스에이블된 상태이다. 이후 라이트 인에이블 신호(WT_EN)가 인에이블되면 선택신호(Q<2>)가 인에이블되고 이후 라이트 인에이블 신호(WT_EN)가 인에이블되면 선택신호(Q<3>)가 인에이블된다.

드라이버(507)는 선택신호(Q<1:3>)에 따라 쉬프트된 라이트 인에이블 신호(IWT_EN) 응답해 입력 스트로브 신호(WT_IN<1:3>)를 인에이블하여 출력한다. 선택신호(Q<1:3>) 각각의 비트는 입력 스트로브 신호(WT_IN<1:3>) 각각의 비트에 대응되며, 선택신호(Q<1:3>)가 순차적으로 인에이블되므로 입력 스트로브 신호(WT_IN<1:3>) 역시 순차적으로 인에이블된다.

한편, 데이터 입력 제어부(450)는 데이터 입출력부(410)가 하나의 레지스터로 구성되는 경우 카운터(506) 및 드라이버(507)없이 제1 내지 제4레이턴시 쉬프터(501 내지 504) 및 펄스폭 조절수단(505)을 포함하여 구성될 수 있다.

도 6은 도 5의 제1레이턴시 쉬프터(501)의 상세 구성도이다.

제2 내지 제4레이턴시 쉬프터(502 내지 504)의 구성은 제1레이턴시 쉬프터(501)의 구성과 동일하므로 도 6에서는 제1레이턴시 쉬프터(501)를 중심으로 설명한다.

도 6에 도시된 바와 같이 제1레이턴시 쉬프터(501)는 라이트 인에이블 신호 입력수단(601) 및 플립플롭(609)을 포함한다.

라이트 인에이블 신호 입력수단(601)은 라이트 레이턴시 신호(WL_CTRL<6>)에 응답해 인에이블된 라이트 인에이블 신호(WT_EN)를 플립플롭(609)으로 전달한다. 그리고 플립플롭(609)은 입력신호를 쉬프트시킨다. 이하 제1레이턴시 쉬프터(501)의 구체적 동작을 설명한다.

라이트 인에이블 신호(WT_EN) 및 라이트 레이턴시 신호(WL_CTRL<6>)는 제1낸드게이트(603)로 입력되며, 접지전압(VSS)은 인버터(605)에 의해 반전되어 제1낸드게이트(603)의 출력신호와 함께 제2낸드게이트(607)로 입력된다.

라이트 인에이블 신호(WT_EN)와 라이트 레이턴시 신호(WL_CTRL<6>)가 모두 하이로 인에이블된 경우에 제1낸드게이트(603)는 논리레벨 로우의 신호를 출력한다. 그리고 제2낸드게이트(607)는 인버터(605)에 의해 논리레벨 하이의 신호를 입력받으므로 제1낸드게이트(603)의 출력신호의 논리레벨이 로우인 경우에만 논리레벨 하이의 신호를 출력한다. 즉, 라이트 인에이블 신호 입력수단(601)은 라이트 레이턴시 신호(WL_CTRL<6>)가 하이로 인에이블된 경우에만 하이로 인에이블된 라이트 인에이블 신호(WT_EN)를 플립플롭(609)으로 전달한다.

플립플롭(609)의 제1패스게이트(611)는 다중 위상 클럭(IWCK_1)의 논리레벨 이 하이인 경우 턴온되고 제2패스게이트(613)는 다중 위상 클럭(IWCK_1)의 논리레벨이 로우인 경우 턴온되므로 플립플롭(609)은 입력신호를 다중 위상 클럭(IWCK_1)의 반주기만큼 쉬프트시킨다. 플립플롭(609)은 라이트 인에이블 신호(WT_EN)의 인에이블 구간폭이 시스템 클럭(CLK)의 반주기만큼인 것에 대응하여 입력신호를 다중 위상 클럭(IWCK_1)의 반주기만큼 쉬프트시킨다.

그리고 플립플롭(609)의 출력신호는 다중 위상 클럭(IWCK_1)의 1주기만큼 하이로 인에이블된다. 플립플롭(609)의 출력신호(SH_1)는 제2레이턴시 쉬프터(502)의 라이트 인에이블 신호 입력수단의 인버터로 입력된다.

플립플롭(609)의 출력신호가 하이이므로 제2레이턴시 쉬프터(502)의 라이트 인에이블 신호 입력수단은 논리레벨 하이의 신호를 출력하며, 제2레이턴시 쉬프터(502)는 제1레이턴시 쉬프터(501)의 출력신호(SH_1)를 다중 위상 클럭(IWCK_1)의 1주기만큼 쉬프트시킨다. 그리고 후속 레이턴시 쉬프터역시 입력신호를 각각 다중 위상 클럭(IWCK_1)의 1주기만큼 쉬프트시킨다.

제2레이턴시 쉬프터(502)로 입력되는 라이트 레이턴시 신호(WL_CTRL<5>)가 인에이블되고 라이트 인에이블 신호(WT_EN)가 인에이블된 경우 제1레이턴시 쉬프터(501)는 논리레벨 로우의 신호를 출력한다. 하지만 제2레이턴시 쉬프터(502)의 라이트 인에이블 신호 입력수단은 논리레벨 하이의 신호를 출력하며, 인에이블된 라이트 인에이블 신호(WT_EN)를 다중 위상 클럭(IWCK_1)의 반주기만큼 쉬프트시킨다. 그리고 후속 레이턴시 쉬프터는 입력신호를 각각 다중 위상 클럭(IWCK_1)의 1주기만큼 쉬프트시킨다.

정리하면, 인에이블된 라이트 레이턴시 신호(WL_CTRL<3:6>)를 입력받는 레이턴시 쉬프터는 라이트 인에이블 신호(WT_EN)를 다중 위상 클럭(IWCK_1)의 반주기만큼 쉬프트시키고 후속 레이턴시 쉬프터는 입력신호를 다중 위상 클럭(IWCK_1)의 1주기만큼 쉬프트시킨다.

도 7은 도 5의 펄스폭 조절수단(505)의 상세 구성도이다.

도 7에 도시된 바와 같이, 펄스폭 조절수단(505)은 제4레이턴시 쉬프터(504)의 출력신호(SH_4) 및 다중 위상 클럭(IWCK_1)을 입력받는 앤드게이트로 구성될 수 있다.

상기된 바와 같이 라이트 인에이블 신호(WT_EN)가 인에이블된 경우 제4레이턴시 쉬프터(504)의 출력신호(SH_4)는 다중 위상 클럭(IWCK_1)의 1주기만큼 인에이블된다. 따라서 펄스폭 조절수단(505)의 출력신호(IWT_EN)는 다중 위상 클럭(IWCK_1)의 반주기만큼 인에이블되어 라이트 인에이블 신호(WT_EN)의 인에이블 구간폭과 같아진다.

도 8은 도 5의 제1 내지 제4레이턴시 쉬프터(501 내지 504) 및 펄스폭 조절수단(505)의 동작을 설명하기 위한 도면이다.

도 8에서는 라이트 레이턴시 신호(WL_CTRL<6>)가 인에이블된 경우가 일실시예로서 설명된다.

라이트 인에이블 신호(WT_EN)는 다중 위상 클럭(IWCK_1)의 반주기만큼 하이 로 인에이블된다. 제1레이턴시 쉬프터(501)는 라이트 인에이블 신호(WT_EN)를 다중 위상 클럭(IWCK_1)의 반주기만큼 쉬프트시키고 제1레이턴시 쉬프터(501)는 다중 위상 클럭(IWCK_1)의 1주기동안 하이로 인에이블되는 신호(SH_1)를 제2레이턴시 쉬프터(502)로 출력한다.

그리고 제2 내지 제4레이턴시 쉬프터(502 내지 504) 각각은 입력신호를 다중 위상 클럭(IWCK_1)의 1주기만큼 쉬프트시킨다.

펄스폭 조절수단(505)은 제4레이턴시 쉬프터(504)의 인에이블 구간과 다중 위상 클럭(IWCK_1)의 하이레벨 구간에 응답해 다중 위상 클럭(IWCK_1)의 반주기동안 하이로 인에이블되는 신호를 출력한다.

결국, 도면에 도시된 바와 같이 라이트 인에이블 신호(WT_EN)는 라이트 레이턴시 신호(WL_CTRL<6>)에 대응되는 다중 위상 클럭(IWCK_1)의 4주기만큼 쉬프트된다.

도 9는 도 5의 카운터(506)의 상세 구성도이다.

도 9에 도시된 바와 같이, 카운터(506)는 제1 내지 제3플립플롭(901 내지 903)을 포함한다.

제1 내지 제3플립플롭(901 내지 903)은 링 형태로 연결되어 있다. 제1 내지 제3플립플롭(901 내지 903)은 초기에 하이로 인에이블된 상태에서 이후 로우로 디스에이블된 상태를 유지하는 리셋신호(RESET)를 입력받는다. 리셋신호(RESET)에 의해 제2 및 제3선택신호(Q<2:3>)는 하이로 디스에이블된 상태를 유지하며, 제1선택 신호(Q<1>)는 로우로 인에이블된 상태를 유지한다.

이후 쉬프트된 라이트 인에이블 신호(IWT_EN)가 하이로 인에이블되었다가 로우로 디스에이블되면 제1 내지 제3플립플롭(901 내지 903)은 쉬프트된 라이트 인에이블 신호(IWT_EN)의 하강 에지에 응답해 입력신호를 래치한다. 따라서 제1 및 제3선택신호(Q<1>, Q<3>)는 하이로 디스에이블된 상태가 되며 제2선택신호(Q<2>)는 로우로 인에이블된 상태가 된다.

이후 다시 쉬프트된 라이트 인에이블 신호(IWT_EN)가 하이로 인에이블되었다가 로우로 디스에이블되면 제1 및 제2선택신호(Q<1:2>)는 하이로 디스에이블된 상태가 되며 제3선택신호(Q<3>)는 로우로 인에이블된 상태가 된다.

결국 제1 내지 제3선택신호(Q<1:3>)는 쉬프트된 라이트 인에이블 신호(IWT_EN)가 인에이블되었다가 디스에이블될 때마다 순차적으로 인에이블된다.

도 10은 도 9의 제2 및 제3플립플롭(902, 903)의 상세 구성을 함께 도시한 도면이다.

제1플립플롭(901)의 구성은 제2플립플롭(902)의 구성과 동일하므로 도 10에서는 제2플립플롭(902)을 중심으로 설명한다.

리셋신호(RESET)가 하이의 인에이블 상태에서 로우의 디스에이블 상태가 되면, 피모스 트랜지스터 및 엔모스 트랜지스터에 의해 A노드의 논리레벨은 하이를 유지하며 B노드의 논리레벨은 로우를 유지한다. 제1 및 제2패스게이트(1001, 1002)는 쉬프트된 라이트 인에이블 신호(IWT_EN)가 하이로 인에이블되면 턴온되고 제3 및 제4패스게이트(1003, 1004)는 쉬프트된 라이트 인에이블 신호(IWT_EN)가 로우로 디스에이블되면 턴온된다.

따라서 쉬프트된 라이트 인에이블 신호(IWT_EN)가 로우로 디스에이블된 상태에서는 제3 및 제4패스게이트(1003, 1004)가 턴온되므로 선택신호(Q<1>)는 로우로 인에이블되며, 선택신호(Q<3>)는 하이로 디스에이블된다. 이후 쉬프트된 라이트 인에이블 신호(IWT_EN)가 하이로 인에이블되었다가 로우로 디스에이블되면 제2 및 제3플립플롭(902, 903)은 쉬프트된 라이트 인에이블 신호(IWT_EN)의 하강 에지에 입력신호를 래치한다.

즉, 선택신호(Q<1>)는 하이로 디스에이블된다. 그리고 제2플립플롭(902)은 제1플립플롭(901)이 출력하는 선택신호(Q<2>)를 입력받으므로 선택신호(Q<3>)는 하이로 인에이블된 상태를 유지한다. 제2플립플롭(902)은 선택신호(Q<1>)를 입력받으므로 선택신호(Q<2>)가 로우로 인에이블된다.

도 11은 도 5의 드라이버(507)의 상세 구성도이다.

도 11에 도시된 바와 같이 드라이버(507)는 쉬프트된 라이트 인에이블 신호(IWT_EN) 및 선택신호(Q<1:3>)를 입력받는 다수의 앤드게이트를 포함한다.

상기된 바와 같이, 초기 선택신호(Q<1>)는 로우로 인에이블된 상태이고 선택신호(Q<2:3>)는 하이로 디스에이블된 상태이다. 그리고 선택신호는 쉬프트된 라이트 인에이블 신호(IWT_EN)의 하강 에지에 응답해 순차적으로 인에이블된다. 또한 선택신호(Q<1:3>)는 인버터에 의해 반전되어 상기 앤드게이트로 입력된다.

따라서 최초 쉬프트된 라이트 인에이블 신호(IWT_EN)가 하이로 인에이블되면 쉬프트된 라이트 인에이블 신호(IWT_EN)에 동기되어 입력 스트로브 신호(WP_IN<1>)가 하이로 인에이블되며, 이후 순차적으로 쉬프트된 라이트 인에이블 신호(IWT_EN)에 동기되어 입력 스트로브 신호(WP_IN<2:3>)가 하이로 인에이블된다.

상기 도 5 내지 도 11에서는 데이터 입력 제어부(450)가 설명되었다. 코어 제어부(421)는 데이터 입력 제어부(450)의 레이턴시 쉬프터(501 내지 504) 및 펄스폭 조절수단(505)을 포함하여 구성될 수 있다. 이 때 코어 제어부(421)는 다중 위상 클럭(IWCK_1) 대신 시스템 클럭(CLK)을 입력받는다.

그리고 데이터 출력 제어부(423)는 데이터 입력 제어부(450)의 카운터(506) 및 드라이버(507)를 포함하여 구성될 수 있다. 이 때 데이터 출력 제어부(423)는 쉬프트된 라이트 인에이블 신호(IWT_EN) 대신 제1코어 인에이블 신호(DINSTB_1)를 입력받는다. 그리고 데이터 출력 제어부(423)는 출력 스트로브 신호(WP_OUT<1:3>)를 소정량(DD) 지연시키는 지연소자를 더 포함한다.

도 12는 도 4의 코어 인에이블 신호 제어부(430)를 보다 상세하게 나타낸 도면이다.

도 12에 도시된 바와 같이, 코어 인에이블 신호 제어부(430)는 제1코어 인에이블 신호(DINSTB_1)를 입력받고 라이트 트레이닝 신호(WTTR)를 반전시켜 입력받는 앤드게이트(1201) 및 앤드게이트(1201)의 출력신호를 소정량(DD) 지연시키는 지연 소자(1203)를 포함한다.

제1코어 인에이블 신호(DINSTB_1)는 반전된 라이트 트레이닝 신호와 함께 앤드게이트(1201)로 입력된다. 따라서 코어 인에이블 신호 제어부(430)는 제1코어 인에이블 신호(DINSTB_1)가 하이로 인에이블되더라도 라이트 트레이닝 신호(WTTR)가 로우로 디스에이블되지 않으면 디스에이블된 제2코어 인에이블 신호(DINSTB_2)를 상기 메모리 셀로 출력한다. 라이트 트레이닝 신호(WTTR)가 라이트 트레이닝 모드에서 로우로 인에이블되도록 설계되는 경우에는, 앤드게이트(1201)가 반전되지 않은 라이트 트레이닝 신호를 입력받는 것이 바람직하다.

지연소자(1203)는 데이터 출력 제어부(423)가 포함하는 지연소자와 대응되는데 상기된 바와 같이 데이터 입출력부(410)에서 출력되는 데이터와 제2코어 인에이블 신호(DINSTB_2)간 타이밍을 맞추기 위해서이다.

도 13은 도 4의 데이터 입출력부(410)의 제1레지스터(413)의 상세 구성도이다.

제2 및 제3레지스터(415, 417)의 구성은 제1레지스터(413)의 구성과 동일하므로 도 13에서는 제1레지스터(413)를 중심으로 설명한다.

도 13에 도시된 바와 같이 제1레지스터(413)는 입력 스트로브 신호(WP_IN<1>)에 응답해 온/오프되는 제1패스게이트(1301), 출력 스트로브 신호(WP_OUT<1>)에 응답해 온/오프되는 제2패스게이트(1303) 및 제1 및 제2패스게이트(1301, 1303)의 출력신호를 래치하는 복수의 래치수단(1305, 1307)을 포함한다. 그리고 상기되 바와 같이 4비트 프리페치 방식을 사용하는 반도체 메모리 장치가 일실시예로 설명되고 있으므로 제1레지스터(413)는 제1패스게이트(1301), 제2패스게이트(1303) 및 복수의 래치수단(1305, 1307)을 4비트 병렬 데이터(D_PRL<1:4>)에 대응되도록 구비한다.

이하에서는 1비트의 병렬 데이터(D_PRL<1>)의 처리 과정을 설명한다. 나머지 병렬 데이터(D_PRL<2:4>) 역시 동일한 과정으로 처리된다.

입력 스트로브 신호(WP_IN<1>)가 하이로 인에이블되면 제1패스게이트(1301)가 턴온되어 병렬 데이터(D_PRL<1>)가 래치수단(1305)에 저장된다. 그리고 출력 스트로브 신호(WP_OUT<1>)가 하이로 인에이블되면 제2패스게이트(1303)가 턴온되어 래치수단(1305)에 저장된 데이터가 래치수단(1307)에 저장되며 출력된다.

도 14a 및 도 14b는 본 발명의 일실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍 도이다.

도 14a는 노멀 라이트 동작에서 반도체 메모리 장치의 동작을 나타내는 타이밍 도이고 도 14b는 라이트 트레이닝 동작에서 반도체 메모리 장치의 동작을 나타내는 타이밍도이다. 이해를 돕기 위해 도 14a 및 도 14b에는 시스템 클럭(CLK), 데이터 클럭(WCLK), 다중 위상 클럭(IWCK_1)의 위상이 일치하는 경우가 도시되었다.

도 14a에서 라이트 인에이블 신호(WTTR)는 로우로 디스에이블된 상태로서 반도체 메모리 장치는 노멀 라이트 동작 상태이다.

데이터 입력 제어부(450)의 레이턴시 쉬프터(501 내지 504) 및 펄스폭 조절 수단(505)은 라이트 인에이블 신호(WT_EN)를 라이트 레이턴시(WL)만큼 쉬프트시키고 라이트 인에이블 신호(WT_EN)와 인에이블 구간폭이 동일한 쉬프트된 라이트 인에이블 신호(IWT_EN)를 출력한다. 그리고 카운터(506) 및 드라이버(507)는 순차적으로 인에이블되는 입력 스트로브 신호(WP_IN<1:3>)를 출력한다.

코어 제어부(421) 역시 라이트 인에이블 신호(WT_EN)를 라이트 레이턴시(WL)만큼 쉬프트시켜 제1코어 인에이블 신호(DINSTB_1)를 출력한다. 그리고 데이터 출력 제어부(423)는 제1코어 인에이블 신호(DINSTB_1)를 소정량(DD) 지연시켜 순차적으로 인에이블되는 출력 스트로브 신호(WP_OUT<1:3>)를 출력한다.

한편, 라이트 트레이닝 신호(WTTR)가 디스에이블된 상태이므로 코어 인에이블 신호 제어부(430)는 인에이블된 제2코어 인에이블 신호(DINSTB_2)를 상기 메모리 셀로 출력한다.

도 14b에서 라이트 인에이블 신호(WTTR)는 하이로 인에이블된 상태로서 반도체 메모리 장치는 라이트 트레이닝 동작 상태이다.

도 14b에 도시된 바와 같이, 본 발명에 따른 반도체 메모리 장치는 노멀 라이트 동작 상태인 경우와 유사하게 동작한다. 다만 코어 인에이블 신호 제어부(430)는 라이트 트레이닝 신호(WTTR)에 응답해 디스에이블된 제2코어 인에이블 신호(DINSTB_2)를 상기 메모리 셀로 출력한다.

따라서 라이트 트레이닝 동작 상태에서, 데이터 입출력부(410)에서 도메인 크로싱이 일어나며 데이터 입출력부(410)로부터 출력된 데이터는 상기 메모리 셀에 저장되지 않는다.

이상은 본 발명이 장치적 관점에 의해 설명되었으나, 본 발명에 따른 반도체 메모리 장치를 구성하는 각 구성 요소의 동작은 프로세스 관점에 의해 용이하게 파악될 수 있다. 따라서 본 발명에 따른 반도체 메모리 장치를 구성하는 각 구성 요소의 동작은 본 발명의 원리에 따라 각각 반도체 메모리 장치의 구동방법을 구성하는 각 단계로 이해될 수 있다. 이하 도 2내지 도 14를 참조하여 반도체 메모리 장치의 구동방법을 설명한다.

본 발명의 일실시예에 따른 반도체 메모리 장치 구동방법은 라이트 인에이블 신호(WT_EN) 및 라이트 트레이닝 모드에서 인에이블되는 라이트 트레이닝 신호(WTTR)를 생성하는 단계; 라이트 인에이블 신호(WT_EN)에 응답해 시스템 클럭(CLK)에 동기되는 코어 인에이블 신호(DINSTB_1)를 생성하는 단계; 코어 인에이블 신호(DINSTB_1)를 소정량(DD) 지연시켜 출력 스트로브 신호(WP_OUT)를 생성하는 단계; 상기 라이트 트레이닝 모드에 따라 코어 인에이블 신호(DINSTB_1) 신호 - 상기 메모리 셀은 인에이블된 상기 코어 인에이블 신호에 의해 인에이블됨 - 를 디스에이블시켜 상기 메모리 셀로 출력하는 단계; 라이트 인에이블 신호(WT_EN)에 응답해 데이터 클럭(WCLK)이 분주된 다중 위상 클럭(IWCK_1)에 동기되는 입력 스트로브 신호(WP_IN)를 생성하는 단계; 입력 스트로브 신호(WP_IN)에 응답해 데이터(DATA)를 입력받아 저장한 후 출력 스트로브 신호(WP_OUT)에 응답해 저장된 데이터를 상기 메모리 셀로 출력하는 단계를 포함한다.

코어 인에이블 신호(DINSTB_1)를 생성하는 단계는 라이트 트레이닝 모드와 무관하게 코어 인에이블 신호(DINSTB_1)를 생성한다.

그리고 출력 스트로브 신호(WP_OUT)는 입력 스트로브 신호(WP_IN)에 응답해 입력된 데이터가 저장되는 시간을 보장하기 위해 코어 인에이블 신호(DINSTB_1)가 소정량(DD) 지연되어 생성된다. 그리고 상기 메모리 셀로 입력되는 데이터 및 코어 인에이블 신호(DINSTB_2)간 타이밍을 맞추기 위해 코어 인에이블 신호(DINSTB_1)는 소정량(DD)만큼 지연되어 상기 메모리 셀로 전달된다.

한편, 코어 인에이블 신호(DINSTB_1) 및 입력 스트로브 신호(WP_IN) 각각은 라이트 레이턴시(WL)가 반영되어 라이트 인에이블 신호(WT_EN)로부터 라이트 레이턴시(WL)만큼 지연되어 생성된다.

본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

도 1은 반도체 메모리 장치의 라이트 동작을 설명하기 위한 도면,

도 2는 라이트 트레이닝을 설명하기 위한 도면,

도 3은 본 발명의 일실시예에 따른 라이트 트레이닝을 동작을 수행하는 반도체 메모리 장치를 나타낸 도면,

도 4는 본 발명의 일실시예에 따른 반도체 메모리 장치를 보다 상세하게 나타낸 도면,

도 5는 도 4에 도시된 데이터 입력 제어부를 보다 상세하게 나타낸 도면,

도 6은 도 5의 제1레이턴시 쉬프터의 상세 구성도,

도 7는 도 5의 펄스폭 조절수단의 상세 구성도,

도 8은 도 5의 제1 내지 제4레이턴시 쉬프터 및 펄스폭 조절수단의 동작을 설명하기 위한 도면,

도 9는 도 5의 카운터의 상세 구성도,

도 10은 도 9의 제2 및 제3플립플롭의 상세 구성도를 함께 도시한 도면,

도 11은 도 5의 드라이버의 상세 구성도,

도 12는 도 4에 도시된 코어 인에이블 신호 제어부를 보다 상세하게 나타낸 도면,

도 13은 도 4의 데이터 입출력부의 제1레지스터의 상세 구성도,

도 14a 및 도 14b는 본 발명의 일실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍 도이다

Claims

데이터 클럭에 동기되어 입력되는 데이터를 출력 스트로브 신호에 응답해 메모리 셀로 출력하는 데이터 입출력부; 및

라이트 명령에 응답하여 시스템 클럭에 동기되는 출력 스트로브 신호를 출력하는 출력 스트로브 신호 생성부

를 포함하는 반도체 메모리 장치.
제 1항에 있어서,

상기 출력 스트로브 신호 생성부는

라이트 트레이닝 모드와 무관하게 상기 라이트 명령에 응답하여 시스템 클럭에 동기되는 코어 인에이블 신호 - 상기 메모리 셀은 인에이블된 상기 코어 인에이블 신호에 의해 인에이블됨 - 를 출력하는 코어 제어부; 및

상기 데이터 입출력부에서 상기 데이터가 저장되는 시간을 보장하기 위해 상기 코어 인에이블 신호를 소정량 지연시켜 상기 출력 스트로브 신호로 출력하는 데이터 출력 제어부

를 포함하는 반도체 메모리 장치.
제 2항에 있어서,

상기 코어 제어부는

라이트 레이턴시에 따라 상기 코어 인에이블 신호를 지연시켜 출력하는

반도체 메모리 장치.
제 2항에 있어서,

상기 코어 인에이블 신호를 소정량 지연시켜 상기 메모리 셀로 출력하는 코어 인에이블 신호 제어부

를 더 포함하는 반도체 메모리 장치.
제 4항에 있어서,

상기 코어 인에이블 신호 제어부는

상기 코어 인에이블 신호를 상기 라이트 트레이닝 모드에서 디스에이블시켜 상기 메모리 셀로 출력하는

반도체 메모리 장치.
제 4항에 있어서,

상기 코어 인에이블 신호 제어부는

상기 라이트 트레이닝 모드를 알리는 라이트 트레이닝 신호 및 상기 코어 인에이블 신호를 입력받는 앤드게이트; 및

상기 앤드게이트의 출력신호를 상기 소정량 지연시켜 출력하는 지연소자

를 포함하는 반도체 메모리 장치.
제 1항에 있어서,

상기 데이터 클럭의 주파수는

상기 시스템 클럭의 주파수보다 두 배인

반도체 메모리 장치.
입력 스트로브 신호에 응답해 데이터를 입력받아 저장한 후 출력 스트로브 신호에 응답해 저장된 데이터를 메모리 셀로 출력하는 데이터 입출력부;

데이터 클럭을 분주하여 다중 위상 클럭을 출력하는 클럭 분주부;

라이트 인에이블 신호에 응답해 상기 다중 위상 클럭에 동기되는 상기 입력 스트로브 신호를 출력하는 데이터 입력 제어부;

상기 라이트 인에이블 신호에 응답하여 시스템 클럭에 동기되는 상기 출력 스트로브 신호를 출력하는 출력 스트로브 신호 생성부

를 포함하는 반도체 메모리 장치.
제 8항에 있어서,

상기 출력 스트로브 신호 생성부는

라이트 트레이닝 모드와 무관하게 상기 라이트 인에이블 신호에 응답하여 시스템 클럭에 동기되는 코어 인에이블 신호 - 상기 메모리 셀은 인에이블된 상기 코어 인에이블 신호에 의해 인에이블됨 - 를 출력하는 코어 제어부; 및

상기 데이터 입출력부에서 상기 데이터가 저장되는 시간을 보장하기 위해 상기 코어 인에이블 신호를 소정량 지연시켜 상기 출력 스트로브 신호로 출력하는 데이터 출력 제어부

를 포함하는 반도체 메모리 장치.
제 9항에 있어서,

상기 코어 제어부 및 상기 데이터 입력 제어부 각각은

라이트 레이턴시를 반영하여 상기 코어 인에이블 신호 및 상기 입력 스트로브 신호를 지연시켜 출력하는

반도체 메모리 장치.
제 10항에 있어서,

상기 코어 제어부 및 상기 데이터 입력 제어부 각각은

직렬로 연결되며 상기 라이트 레이턴시에 따라 상기 라이트 인에이블 신호를 지연시켜 상기 코어 인에이블 신호 및 상기 입력 스트로브 신호 각각을 출력하는 다수의 레이턴시 쉬프터; 및

상기 코어 인에이블 신호 및 상기 입력 스트로브 신호 각각의 인에이블 구간폭을 조절하는 펄스폭 조절수단

을 포함하는 반도체 메모리 장치.
제 11항에 있어서,

상기 다수의 레이턴시 쉬프터 각각은

상기 라이트 레이턴시에 따라 상기 라이트 인에이블 신호를 전달하는 라이트 인에이블 신호 입력수단; 및

상기 라이트 인에이블 신호 입력수단이 전달하는 신호를 입력받아 쉬프트시키는 플립플롭

을 포함하는 반도체 메모리 장치.
제 8항에 있어서,

상기 데이터 입출력부는

직렬로 입력되는 상기 데이터를 상기 다중 위상 클럭에 응답해 병렬 데이터로 정렬하는 데이터 정렬수단; 및

상기 입력 스트로브 신호에 응답해 상기 병렬 데이터를 입력받아 저장한 후 상기 출력 스트로브 신호에 응답해 저장된 병렬 데이터를 출력하는 적어도 하나 이상의 레지스터

를 포함하는 반도체 메모리 장치.
제 13항에 있어서,

상기 레지스터는

상기 입력 스트로브 신호에 응답해 온/오프되는 제1패스게이트;

상기 출력 스트로브 신호에 응답해 온/오프되는 제2패스게이트; 및

상기 제1 및 제2패스게이트의 출력신호를 래치하는 복수의 래치수단

을 포함하는 반도체 메모리 장치.
제 8항에 있어서,

상기 클럭 분주부는

상기 데이터 클럭을 2분주하고 인접 클럭과 90도씩 위상차이가 나는 상기 다중 위상 클럭을 출력하는

반도체 메모리 장치.
제 9항에 있어서,

상기 코어 인에이블 신호를 소정량 지연시켜 상기 메모리 셀로 출력하는 코어 인에이블 신호 제어부

를 더 포함하는 반도체 메모리 장치.
제 16항에 있어서,

상기 코어 인에이블 신호 제어부는

상기 코어 인에이블 신호를 상기 라이트 트레이닝 모드에서 디스에이블시켜 상기 메모리 셀로 출력하는

반도체 메모리 장치.
제 16항에 있어서,

상기 코어 인에이블 신호 제어부는

상기 라이트 트레이닝 모드를 알리는 라이트 트레이닝 신호 및 상기 코어 인에이블 신호를 입력받는 앤드게이트; 및

상기 앤드게이트의 출력신호를 상기 소정량 지연시켜 출력하는 지연소자

를 포함하는 반도체 메모리 장치.
제 8항에 있어서,

외부로부터 입력되는 라이트명령에 응답해 상기 라이트 인에이블 신호 및 상기 라이트 트레이닝 모드를 나타내는 라이트 트레이닝 신호를 출력하는 커맨드 디코더부

를 더 포함하는 반도체 메모리 장치.
제 8항에 있어서,

상기 데이터 클럭의 주파수는

상기 시스템 클럭의 주파수의 두 배인

반도체 메모리 장치.
라이트 인에이블 신호 및 라이트 트레이닝 모드에서 인에이블되는 라이트 트레이닝 신호를 생성하는 단계;

상기 라이트 인에이블 신호에 응답해 시스템 클럭에 동기되는 코어 인에이블 신호를 생성하는 단계;

상기 코어 인에이블 신호를 소정량 지연시켜 출력 스트로브 신호를 생성하는 단계;

상기 라이트 트레이닝 모드에 따라 상기 코어 인에이블 신호 - 메모리 셀은 인에이블된 상기 코어 인에이블 신호에 의해 인에이블됨 - 를 디스에이블시켜 상기 메모리 셀로 전달하는 단계;

상기 라이트 인에이블 신호에 응답해 데이터 클럭이 분주된 다중 위상 클럭에 동기되는 입력 스트로브 신호를 생성하는 단계; 및

상기 입력 스트로브 신호에 응답해 데이터를 입력받아 저장한 후 상기 출력 스트로브 신호에 응답해 상기 메모리 셀로 출력하는 단계

를 포함하는 반도체 메모리 장치 구동방법.
제 21항에 있어서,

상기 출력 스트로브 신호를 생성하는 단계는

상기 입력 스트로브 신호에 응답해 입력되는 데이터의 저장시간을 보장하기 위해 상기 코어 인에이블 신호를 상기 소정량 지연시키는

반도체 메모리 장치 구동방법.
제 22항에 있어서,

상기 코어 인에이블 신호를 디스에이블시켜 상기 메모리 셀로 전달하는 단계는

상기 코어 인에이블 신호를 소정량 지연시키는

반도체 메모리 장치 구동방법.
제 21항에 있어서,

상기 코어 인에이블 신호를 생성하는 단계 및 상기 입력 스트로브 신호를 생성하는 단계 각각은

라이트 레이턴시를 반영하여 상기 코어 인에이블 신호 및 상기 입력 스트로브 신호 각각을 지연시켜 생성하는

반도체 메모리 장치 구동방법.