KR100560950B1 - 반도체 소자의 대기 신호 생성 회로 - Google Patents
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Abstract
본 발명은 반도체 소자의 대기 신호 생성 회로에 관한 것으로, 어드레스 입력 인에이블 신호가 클럭과 동기화 되어 연속적이거나, 불규칙하게 입력되더라도 항상 마지막으로 들어오는 어드레스 입력 인에이블 신호를 이용하여 레이턴시 카운터에 맞는 대기 신호를 생성할 수 있고, 다양한 레이턴시 카운터에 맞는 다양한 펄스폭을 갖는 대기 신호를 생성할 수 있으며, 목표로 하는 대기 신호를 데이터의 입력 또는 출력 시점보다 한 클럭 먼저 인에이블 되도록 할 수 있고, 데이터의 입력 또는 출력과 동일한 클럭에서 인에이블 되도록 할 수 있는 반도체 소자의 대기 신호 생성 회로를 제공한다.
대기 신호, 어드레스 입력 인에이블 신호, 레이턴시 카운터, 래치, 클럭
Description
도 1은 종래의 반도체 소자의 데이터 입력 또는 출력에 관련된 동작을 설명하기 위한 파형도이다.
도 2는 본 발명에 따른 반도체 소자의 대기 신호 생성 회로도이다.
도 3은 도 2의 래치부의 회로도이다.
도 4는 도 1의 대기 신호 생성부의 회로도이다.
도 5는 도 1의 레이턴시 카운터 선택부의 회로도이다.
도 6은 본 발명의 각 부의 출력을 나타낸 파형도이고, 도 7은 본 발명의 반도체 소자의 데이터 입력 또는 출력에 관련된 동작을 설명하기 위한 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 래치부 110 내지 170 : 쉬프트 래치부
200 : 대기 신호 생성부 210 내지 240 : 대기 신호 로직 조합부
300 : 레이턴시 카운터 선태부 310 내지 340 : 선택 신호 출력부
400 : 전송 제어부 500 : 출력부
본 발명은 반도체 소자의 대기 신호 생성 회로에 관한 것으로, 특히 동기식 슈도 에스램(Synchronous Pseudo SRAM)에서 데이터의 입력 또는 출력 상태가 될 때마다 웨이트 신호(Wait Signal)를 생성할 수 있는 대기 신호 생성 회로에 관한 것이다.
도 1은 종래의 반도체 소자의 데이터 입력 또는 출력에 관련된 동작을 설명하기 위한 파형도이다.
도 1을 참조하면, 칩 선택 신호(/CS)가 로직 로우이고, 클럭이 라이증(Clk Rising)일 때, 어드레스 입력 인에이블 신호(/ADV)가 로직 로우이면 외부 어드레스 및 라이트 인에이블 신호(/WE)등을 받아들인다. 도 1은 레이턴시 카운터(Latency Counter)가 4일때의 타이밍 도이다. 레이턴시 카운터는 외부 어드레스를 받아들여 몇 번째 클럭뒤에 데이터가 입력되거나 출력되는가를 정의하는 것이다. 즉, 도 1은 외부 어드레스 A0을 받아 들여 4번째 클럭일때 데이터를 라이트(Write)하고, 외부 어드레스 A1을 받아들여 4번째 클럭일때 Q0을 리드(Read)한다.
첫 번째 어드레스 입력 인에이블 신호(/ADV)가 로직 로우일때 어드레스 A0과 라이트 인에이블 신호(/WE)를 받아들여 라이트 동작을 수행한다. 이때 대기 신호(WAIT)는 라이트할 데이터 D0, D1, D2 및 D3이 입력되는 시점보다 한 클럭 먼저 인에이블 된다. 또한, 클럭 라이징에서 어드레스 입력 인에이블 신호(/ADV) 입력이 로직 하이상태이면 내부적으로 버스트 모드가 수행된다. 이때, 어드레스 입력 인에이블 신호(/ADV)가 로직 로우 상태에서 받아들인 어드레스를 시드 어드레스로 해서 버스트 모드를 계속 진행하게 된다. 버스트 모드가 되면 시드 어드레스를 시작 어드레스로 해서 내부적으로 어드레스가 하나씩 증가해서 리드 또는 라이트 동작을 계속 수행하게 된다.
두 번째 어드레스 입력 인에이블 신호(/ADV)가 로우일 때는 어드레스 A1과 라이트 인에이블 바 신호가 로직 하이가 되어 리드동작을 수행한다. 이때 대기 신호(WAIT)는 리드할 데이터 Q0, Q1, Q2 및 Q3이 출력되는 시점보다 한 클럭 먼저 인에이블 된다.
일반적으로, 대기 신호(WAIT)는 칩 선택 신호(/CS)가 로직 하이일 경우는(스탠바이(Stand By) 상태) 하이 임피던스 레벨을 유지하고, 칩 선택 신호(/CS)가 로직 로우로이면 대기 신호(WAIT)가 로직 로우가 되고, 클럭(CLK)이 입력되어 데이터가 입출력 상태가 되면 대기 신호(WAIT)가 하이가 된다.
종래 기술에서는 어드레스 입력 인에이블 신호(/ADV)가 로우가 들어오면 3 클럭 뒤에 무조건 대기 신호(WAIT)를 생성시키는 회로를 사용하였다. 하지만, 클럭 라이징일 경우 어드레스 입력 인에이블 신호(/ADV)가 계속 로우로 들어오면 대기 신호(WAIT)는 3클럭 뒤에 계속 로직 하이가 되는 문제점이 발생한다. 즉, 어드레스 입력 인에이블 신호(/ADV)가 들어오고 3클럭 뒤에 무조건 대기 신호를 인에이블 시 키면 동작상 맬펑션(Malfunction)을 유발하게 된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 어드레스 입력 인에이블 신호가 연속적으로 입력되거나 소전 클럭 간격을 두고 입력되어도, 대기 신호는 항상 데이터가 입력 또는 출력되기 한 클럭 전에 발생시킬 수 있는 반도체 소자의 대기 신호 생성 회로를 제공한다.
본 발명에 따른 매 클럭마다 어드레스 입력 인에이블 신호를 쉬프트 시켜 순차적으로 다수의 래치 신호를 생성하는 래치부와, 다수의 상기 래치 신호에 따라 레이턴시 카운터값들에 해당하는 다수의 대기 신호를 생성하는 대기 신호 생성부와, 다수의 레이턴시 카운터 신호와 대기 출력 제어신호에 따라 다수의 상기 대기 신호중 목표로하는 상기 레이턴시 카운터값에 해당하는 대기 신호를 출력하는 대기 신호 선택 전송부 및 출력 상태 제어 신호 및 칩 선택 신호에 따라 상기 대기 신호의 로직 상태를 결정하여 출력하는 출력부를 포함하는 반도체 소자의 대기 신호 생성 회로를 제공한다.
바람직하게, 상기 래치부는 파워업 신호에 따라 구동되고, 상기 어드레스 입력 인에이블 신호 및 클럭 신호에 따라 클럭과 동기화된 제 1 래치 신호와 제 1 출력 신호를 전송하는 제 1 쉬프트 래치부와, 상기 파워업 신호, 상기 제 1 출력 신 호 및 상기 클럭 신호에 따라 상기 제 1 래치 신호가 쉬프트된 제 2 래치 신호와 제 2 출력 신호를 전송하는 제 2 쉬프트 래치부와, 상기 파워업 신호, 상기 제 2 출력 신호 및 상기 클럭 신호에 따라 상기 제 2 래치 신호가 쉬프트된 제 3 래치 신호와 제 3 출력 신호를 전송하는 제 3 쉬프트 래치부와, 상기 파워업 신호, 상기 제 3 출력 신호 및 상기 클럭 신호에 따라 상기 제 3 래치 신호가 쉬프트된 제 4 래치 신호와 제 4 출력 신호를 전송하는 제 4 쉬프트 래치부와, 상기 파워업 신호, 상기 제 4 출력 신호 및 상기 클럭 신호에 따라 상기 제 4 래치 신호가 쉬프트된 제 5 래치 신호와 제 5 출력 신호를 전송하는 제 5 쉬프트 래치부와, 상기 파워업 신호, 상기 제 5 출력 신호 및 상기 클럭 신호에 따라 상기 제 5 래치 신호가 쉬프트된 제 6 래치 신호와 제 6 출력 신호를 전송하는 제 6 쉬프트 래치부 및 상기 파워업 신호, 상기 제 6 출력 신호 및 상기 클럭 신호에 따라 상기 제 6 래치 신호가 쉬프트된 제 7 래치 신호와 제 7 출력 신호를 전송하는 제 7 쉬프트 래치부를 포함할 수 있다.
바람직하게, 상기 대기 신호 생성부는 상기 래치 신호의 로직 조합을 통해 최소 레이턴시 카운터 보다 한클럭 작은 클럭동안 소정의 로직 상태를 유지하는 제 1 대기 신호를 생성하는 제 1 대기 신호 로직 조합부와, 상기 래치 신호의 로직 조합을 통해 상기 제 1 대기 신호보다 한클럭 더 소정의 로직 상태를 유지하는 제 2 대기 신호를 생성하는 제 2 대기 신호 로직 조합부와, 상기 래치 신호의 로직 조합을 통해 상기 제 2 대기 신호보다 한클럭 더 소정의 로직 상태를 유지하는 제 3 대기 신호를 생성하는 제 3 대기 신호 로직 조합부와, 상기 래치 신호의 로직 조합을 통해 상기 제 3 대기 신호보다 한클럭 더 소정의 로직 상태를 유지하는 제 4 대기 신호를 생성하는 제 4 대기 신호 로직 조합부를 포함할 수 있다.
바람직하게, 상기 대기 신호 선택 전송부는 목표로하는 상기 레이턴시 카운터와 상기 대기 신호의 인에이블 시기를 결정하기 위한 다수의 상기 레이턴시 카운터 신호와 상기 대기 출력 제어신호에 따라 목표로하는 레이턴시 카운터에 해당하는 대기 신호를 선택하기 위한 선택 신호를 생성하는 레이턴시 카운터 선택부 및 상기 선택 신호에 따라 목표로하는 상기 레이턴시 카운터에 해당하는 대기 신호를 전송하는 전송 제어부를 포함할 수 있다.
바람직하게, 상기 레이턴시 카운터 선택부는 상기 대기 출력 제어신호와 각기 제 1 내지 제 4 레이턴시 카운터 신호에 따라 목표로하는 상기 레이턴시 카운터에 해당하는 대기 신호를 선택하고, 데이터의 입출력과 동시에 상기 대기 신호를 인에이블 할지 데이터의 입출력 한 클럭 전에 상기 대기 신호를 인에이블 할지를 선택하기 위한 다수의 상기 선택신호를 전송하는 제 1 내지 제 4 선택 신호 출력부를 포함할 수 있다.
바람직하게, 상기 출력부는 데이터가 입력 또는 출력 상태일 때 상기 대기 신호를 로직 하이로 인에이블 시킬 것인지, 로직 로우로 인에이블 시킬 것인지를 결정하기 위한 출력 상태 제어신호에 따라 상기 대기 신호 또는 이의 반전된 신호를 전송하는 제 1 출력 전송부 및 상기 제 1 출력 전송부의 출력과 칩 선택 신호에 따라 상기 대기 신호의 로직 상태를 결정하여 출력하는 제 2 출력 전송부를 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2는 본 발명에 따른 반도체 소자의 대기 신호 생성 회로도이다.
도 2를 참조하면, 본 발명의 대기 신호 생성 회로는 어드레스 입력 인에이블 신호(ADV)를 클럭과 동기화시키고, 매 클럭마다 어드레스 입력 인에이블 신호(ADV)를 쉬프트 시켜 순차적으로 다수의 래치 신호(latch<0:6>)를 생성하는 래치부(100)와, 다수의 래치 신호(latch<0:6>)에 따라 레이턴시 카운터에 해당하는 다수의 대기 신호(Wait-r4 내지 Wait-r7)를 생성하는 대기 신호 생성부(200)와, 다수의 레이턴시 카운터 신호(LC4 내지 LC7)와 대기 출력 제어신호(Wout-CS)에 따라 다수의 대기 신호(Wait-r4 내지 Wait-r7)중 소자의 레이턴시 카운터에 해당하는 대기 신호(Wait-out)를 출력하는 대기 신호 선택 전송부(300 및 400)와, 출력 상태 제어 신호(Wctl) 및 칩 선택 신호(/CS)에 따라 대기 신호(Wait)의 로직 상태를 결정하여 출력하는 출력부(500)를 포함한다.
대기 신호 선택 전송부는 레이턴시 카운터와 대기 신호(Wait)의 인에이블 시기를 결정하기 위한 다수의 레이턴시 카운터 신호(LC4 내지 LC7)와 대기 출력 제어 신호(Wout-CS)에 따라 목표로하는 레이턴시 카운터에 해당하는 대기 신호(Wait-r4 내지 Wait-r7)를 선택하기 위한 선택 신호(SEL)를 생성하는 레이턴시 카운터 선택부(200)와, 선택 신호(SEL)에 따라 목표로하는 레이턴시 카운터에 해당하는 대기 신호(Wait-out)를 전송하는 전송 제어부(400)를 포함한다. 래치부(100)는 파워업 신호(PWRUP)에 따라 구동되는 것이 바람직하다. 도면의 'ADV'의 부호는 어드레스 입력 인에이블 신호를 반전시킨 신호를 지칭한다.
도 3은 도 2의 래치부의 회로도이다.
도 2 및 도 3을 참조하면, 래치부(100)는 파워업 신호(PWRUP)에 따라 구동되고, 어드레스 입력 인에이블 신호(ADV) 또는 앞단의 출력을 입력받아 이를 클럭에 따라 래치하여 소정의 래치 신호(latch0 내지 latch6)를 출력하고, 래치 신호(latch0 내지 latch6)를 쉬프트 시켜 출력하는 다수의 쉬프트 래치부(110 내지 170)를 포함한다. 래치부(100)는 클럭 신호(CLK)를 반전하는 제 100 인버터(I100)와, 반전된 클럭 신호(CLKb)를 다시 한번 반전하는 제 101 인버터(I101)를 더 포함한다. 또한, 어드레스 입력 인에이블 신호(ADV)를 반전하는 제 102 인버터(I102)를 더 포함한다. 또한, 파워업 신호(PWRUP)를 반전하는 제 103 인버터(I103)를 더 포함한다. 다수의 쉬프트 래치부(110 내지 170)는 클럭 신호(CLK), 어드레스 입력 인에이블 신호(ADV) 및 파워업 신호(PWRUP)에 따라 제 1 래치 신호(latch0)와 제 1 출력 신호(out0)를 전송하는 제 1 쉬프트 래치부(110)와, 클럭 신호(CLK), 파워업 신호(PWRUP) 및 앞단의 출력 신호에 따라 제 2 내지 제 7 래치 신호(latch1 내지 latch6)와 제 2 내지 제 7 출력 신호(out1 내지 out6)를 전송하는 제 2 내지 제 7 쉬프트 래치부(120 내지 170)를 포함한다.
제 1 내지 제 7 쉬프트 래치부(110 내지 170)는 클럭 신호(CLK)에 따라 반전된 어드레스 입력 인에이블 신호(ADV) 또는 제 1 내지 제 6 출력 신호(out0 내지 out5)를 전송하는 제 110 전송게이트(T110)와, 제 110 전송게이트(T110)의 출력을 래치하여 래치 신호(latch0 내지 latch6)를 출력하는 제 110 래치(L110)와, 래치 신호(latch)를 반전하여 반전된 래치 신호(latch0b 내지 latch6b)를 전송하는 제 110 인버터(I110)와, 클럭 신호(CLK)에 따라 반전된 래치 신호(latch0b 내지 latch6b)를 전송하는 제 111 전송게이트(T111)와, 제 111 전송게이트(T111)의 출력을 래치하는 제 111 래치(L111)와, 제 111 래치(L111)의 출력을 반전하여 제 1 내지 제 7 출력 신호(out0 내지 out6)를 전송하는 제 111 인버터(I111)를 포함한다. 제 110 전송게이트(T110)는 클럭의 상승에지에 동작하고, 제 111 전송게이트(T111)는 클럭의 하강에지에 동작하는 것이 바람직하다. 또한, 반전된 파워업 신호에 따라 각기 제 110 및 제 111 래치(L110 및 L111)를 초기화하는 제 110 및 제 111 NMOS 트랜지스터(N110 및 N111)를 더 포함할 수 있다. 본 발명의 제 1 내지 제 7 쉬프트 래치부(110 내지 170)에 인가되는 어드레스 입력 인에이블 신호(ADV)는 클럭과 동일한 위상을 갖고 움직이는 것이 바람직하다. 상술한 클럭신호(CLK)는 클럭 버퍼부를 통해 인가되는 신호를 사용하는 것이 바람직하다.
도 4는 도 1의 대기 신호 생성부의 회로도이다.
도 1 및 도 4를 참조하면, 대기 신호 생성부(200)는 제 4 래치 신호(latch3)와 반전된 제 1 내지 제 3 래치 신호(latch0b 내지 latch2b)의 로직 조합을 통해 제 1 대기 신호(Wait-r4)를 생성하는 제 1 대기 신호 로직 조합부(210)와, 제 5 래치 신호(latch4)와 반전된 제 1 내지 제 4 래치 신호(latch0b 내지 latch3b)의 로직 조합을 통해 제 2 대기 신호(Wait-r5)를 생성하는 제 2 대기 신호 로직 조합부(220)와, 제 6 래치 신호(latch5)와 반전된 제 1 내지 제 5 래치 신호(latch0b 내지 latch4)의 로직 조합을 통해 제 3 대기 신호(Wait-r6)를 생성하는 제 3 대기 신호 로직 조합부(230)와, 제 7 래치 신호(latch6)와 반전된 제 1 내지 제 6 래치 신호(latch0b 내지 latch5b)의 로직 조합을 통해 제 4 대기 신호(Wait-r7)를 생성하는 제 4 대기 신호 로직 조합부(240)를 포함한다. 제 1 대기 신호(Wait-r4)는 3클럭동안 소정의 로직 레벨을 유지하고, 제 2 대기 신호(Wait-r5)는 4클럭동안 소정의 로직 레벨을 유지하고, 제 3 대기 신호(Wait-r6)는 5 클럭동안 소정의 로직 레벨을 유지하고, 제 4 대기 신호(Wait-r7)는 6클럭동안 소정의 로직 레벨을 유지하는 것이 바람직하다.
제 1 내지 제 4 대기 신호 로직 조합부(210 내지 240)는 제 1 내지 제 3 입력 신호(즉, 반전된 제1 및 제2 래치 신호들(latch0b, latch1b)과 그라운드 전압)를 입력받아 로직 노아하는 제 210 노아 게이트(AD210)와, 제 4 내지 제 6 입력 신호(즉, 반전된 제3 래치 신호(latch2b)와 그라운드 전압들)를 입력받아 로직 노아하는 제 211 노아 게이트(AD211)와, 제 210 및 제 211 노아 게이트(AD210 내지 AD211)의 출력을 입력받아 로직 낸딩하는 제 210 낸드 게이트(ND210)와, 제 7 입력 신호(즉, 제4 래치 신호(latch3))와 제 210 낸드 게이트(ND210)의 출력을 입력받아 로직 노아 하는 제 212 노아 게이트(AD212)와, 제 7 입력 신호와 제 210 낸드 게이트(ND210)의 출력을 입력받아 로직 노아하는 제 213 노아 게이트(AD213)와, 제 212 및 제 213 노아 게이트(AD212 및 AD213)의 출력을 로직 노아하여 대기 신호(Wait-r4 내지 Wait-r7)를 출력하는 제 214 노아 게이트(AD214)를 포함한다. 제 7 입력 신호를 소정 시간 지연하는 제 210 및 제 211 인버터(I210 및 I211)를 더 포함할 수 있다.
제 1 대기 신호 로직 조합부(210)는 제 1 및 제 2 입력 신호로 각기 반전된 제 1 및 제 2 래치 신호(latch0b 및 latch1b)를 사용하고, 제 4 입력 신호로 반전된 제 3 래치 신호(latch2b)를 사용하고, 제 7 입력 신호로 제 4 래치 신호(latch3)를 사용하고, 제 3, 제 4, 제 5 및 제 6 입력 신호로 로직 로우 상태의 신호를 사용하는 것이 바람직하다. 제 2 대기 신호 로직 조합부(220)는 제 1 및 제 2 입력 신호로 각기 반전된 제 1 및 제 2 래치 신호(latch0b 및 latch1b)를 사용하고, 제 4 및 제 5 입력 신호로 각기 반전된 제 3 및 제 4 래치 신호(latch2 및 latch3b)를 사용하고, 제 7 입력 신호로 제 5 래치 신호(latch4)를 사용하고, 제 3 및 제 6 입력 신호로 로직 로우 상태의 신호를 사용하는 것이 바람직하다. 제 3 대기 신호 로직 조합부(230)는 제 1 내지 제 5 입력 신호로 각기 반전된 제 1 내지 제 5 래치 신호(latch0b 내지 latch4b)를 사용하고, 제 7 입력 신호로 제 6 래치 신호(latch5)를 사용하고, 제 6 입력 신호로 로직 로우 상태의 신호를 사용하는 것이 바람직하다. 제 4 대기 신호로 로직 조합부(240)는 제 1 내지 제 6 입력 신호로 각기 반전된 제 1 내지 제 6 래치 신호(latch0b 내지 latch5b)를 사용하고, 제 7 입력 신호로 제 7 래치 신호(latch6)를 사용하는 것이 바람직하다.
도 5는 도 1의 레이턴시 카운터 선택부의 회로도이다.
도 1 및 도 5를 참조하면, 대기 출력 제어신호(Wout-CS)와, 각기 제 1 내지 제 4 레이턴시 카운터 신호(LC4 내지 LC7)에 따라 소자의 레이턴시 카운터에 해당하는 대기 신호를 선택하고, 데이터의 입출력과 동시에 대기 신호(Wait)를 인에이블 할지 데이터의 입출력 한클럭 전에 대기 신호(Wait)를 인에이블 할지를 선택하기 위한 선택신호(SEL)를 전송하는 제 1 내지 제 4 선택 신호 출력부(310 내지 340)를 포함한다.
제 1 내지 제 4 레이턴시 카운터 신호(LC4 내지 LC7)는 반도체 소자의 MRS를 통해 정의된 칩의 동작 모드 신호를 지칭하는 것으로, 제 1 레이턴시 카운터 신호(LC4)는 레이턴시 카운터가 4임을 의미하고, 제 2 레이턴시 카운터 신호(LC5)는 레이턴시 카운터가 5임을 의미하고, 제 3 레이턴시 카운터 신호(LC6)는 레이턴시 카운터가 6임을 의미하고, 제 4 레이턴시 카운터 신호(LC7)는 레이턴시 카운터가 7임을 의미한다. 따라서, 목표로 하는 레이턴시 카운터에 맞게 제 1 내지 제 4 레이턴시 카운터 신호(LC4 내지 LC7)중 하나의 신호만 로직 하이로 입력된다. 또한, 대기 출력 제어신호(Wout-CS)는 대기 신호가 인에이블 되는 순간을 정의하는 신호이다. 즉, 대기 출력 제어신호(Wout-CS)로 로직 하이가 입력되면 대기 신호가 데이터 입력 또는 출력 시점 보다 한클럭 먼저 인에이블 되고, 대기 출력 제어신호(Wout-CS)로 로직 로우가 입력되면 대기 신호가 데이터 입력 또는 출력 시점과 동일하게 인에이블 되는 것이 바람직하다.
제 1 선택 신호 출력부(310)는 반전된 대기 출력 제어신호와 제 1 레이턴시 카운터 신호(LC4)를 로직 낸딩하는 제 310 낸드 게이트(ND310)와, 제 310 낸드 게이트(ND310)의 출력을 반전하여 제 1 이전 선택신호(SEL4-b)를 전송하는 제 311 인 버터(I311)와, 대기 출력 제어신호(Wout-CS)와 제 1 레이턴시 카운터 신호(LC4)를 로직 낸딩하는 제 311 낸드 게이트(ND311)와, 제 311 낸드 게이트(ND311)의 출력을 반전하여 제 1 동일 선택 신호(SEL4-s)를 전송하는 제 312 인버터(I312)를 포함한다. 대기 출력 제어신호(Wout-CS)를 반전하기 위한 제 310 인버터(I310)를 더 포함하는 것이 바람직하다.
제 2 내지 제 4 선택 신호 출력부(320 내지 340)는 상술한 제 1 선택 신호 출력부(310)와 그 회로 구성이 동일하지만, 각기 제 2 내지 제 4 레이턴시 카운터 신호(LC5 내지 LC7)를 입력받아 제 2 내지 제 4 이전 선택 신호(SEL5-b 내지 SEL7-b) 및 제 2 내지 제 4 동일 선택 신호(SEL5-s 내지 SEL7-s)를 출력한다.
제 1 내지 제 4 이전 선택 신호(SEL4-b 내지 SEL7-b)는 각각의 레이턴시 카운터에 따라 대기 신호가 데이터 입력 또는 출력 시점보다 한클럭 이전에 인에이블 될 수 있도록 제어하기 위한 신호이다. 제 1 내지 제 4 동일 선택 신호(SEL4-s 내지 SEL7-s)는 각각의 레이턴시 카운터에 따라 대기 신호가 데이터 입력 또는 출력 시점과 동일하게 인에이블 될 수 있도록 제어하기 위한 신호이다. 입력 조건에 따라 제 1 내지 제 4 이전 선택 신호(SEL4-b 내지 SEL7-b) 및 제 1 내지 제 4 동일 선택 신호(SEL4-s 내지 SEL7-s)중 하나의 신호가 로직 하이가 되면, 나머지 이전 선택 신호와 동일 선택 신호는 모두 로직 로우가 되는 것이 바람직하다.
도 2 내지 도 5를 참조하여 전송제어부와 출력부에 관해 구체적으로 설명하면 다음과 같다.
전송제어부(400)는 제 1 이전 선택 신호(SEL4-b)에 따라 제 1 대기 신호(wait-r4)를 전송하는 제 400 전송게이트(T400)와, 각기 제 1 동일 선택 신호(SEL4-s) 및 제 2 이전 선택 신호(SEL5-b)에 따라 제 2 대기 신호(wait-r5)를 전송하는 제 401 및 제 402 전송게이트(T401 및 T402)와, 각기 제 2 동일 선택 신호(SEL5-s) 및 제 3 이전 선택 신호(SEL6-b)에 따라 제 3 대기 신호(wait-r6)를 전송하는 제 403 및 제 404 전송게이트(T403 및 T404)와, 각기 제 3 동일 선택 신호(SEL6-s) 및 제 4 이전 선택 신호(SEL7-b)에 따라 제 4 대기 신호(wait-r7)를 전송하는 제 405 및 제 406 전송게이트(T405 및 T406)를 포함한다. 제 400 내지 제 406 전송게이트(T400 내지 T406)의 출력을 반전하기 위한 제 400 인버터(I400)를 더 포함하는 것이 바람직하다.
출력부(500)는 출력 상태 제어신호(Wctl)에 따라 전송 제어부(400)의 출력인 대기 신호(Wait-out) 또는 이의 반전 신호를 전송하는 제 1 출력 전송부와, 제 1 출력 전송부의 출력과 칩 선택 신호(/CS)에 따라 대기 신호(Wait)의 로직 상태를 결정하여 출력하는 제 2 출력 전송부를 포함한다. 제 1 출력 전송부는 대기 신호(Wait-out)를 반전하는 제 501 인버터(I501)와, 출력 상태 제어신호(Wctl)에 따라 반전된 대기 신호를 전송하는 제 500 전송게이트(T500)와, 출력 상태 제어신호(Wctl)에 따라 대기 신호를 전송하는 제 501 전송게이트(T501)를 포함한다. 출력 상태 제어신호(Wctl)는 제 500 전송게이트(T500)의 PMOS 트랜지스터의 게이트 단자와 제 501 전송게이트(T501)의 NMOS 트랜지스터의 게이트 단자에 인가되고, 반전된 출력 상태 제어신호는 제 500 전송게이트(T500)의 NMOS 트랜지스터의 게이트 단자와 제 501 전송게이트(T501)의 PMOS 트랜지스터의 게이트 단자에 인가된다. 전송 제어부(400)의 출력을 반전하기 위한 제 500 인버터(I500)를 더 포함하는 것이 바람직하다. 제 2 출력 전송부는 칩 선택 신호(/CS)와 제 500 또는 제 501 전송게이트(T500 또는 T501)의 출력을 로직 노아하는 제 500 노아 게이트(AD500)와, 칩 선택 신호(/CS)와 제 500 또는 제 501 전송게이트(T500 또는 T501)의 출력을 로직 낸딩하는 제 500 낸드 게이트(ND500)와, 제 500 노아 게이트(AD500)의 출력을 반전하는 제 504 인버터(I504)와, 제 500 낸드 게이트(ND500)의 출력을 반전하는 제 505 인버터(I505)와, 전원전압과 접지전압 사이에 직렬 접속되고, 제 504 인버터(I504)의 출력에 따라 로직 하이의 대기 신호(Wait)를 생성하는 제 500 PMOS 트랜지스터(P500)와 제 505 인버터(I505)의 출력에 따라 로직 로우의 대기 신호(Wait)를 생성하는 제 500 NMOS 트랜지스터(N500)를 포함한다. 출력 상태 제어신호(Wclt)는 데이터가 입력 또는 출력 상태일 때 대기 신호를 로직 하이로 인에이블 시킬 것인지, 로직 로우로 인에이블 시킬 것인지를 결정하는 신호이다.
이하, 상술한 구성을 갖는 본 발명의 대기 신호 출력 회로의 동작을 설명한다.
도 6은 본 발명의 각 부의 출력을 나타낸 파형도이고, 도 7은 본 발명의 반도체 소자의 데이터 입력 또는 출력에 관련된 동작을 설명하기 위한 파형도이다.
도 2 내지 도 7을 참조하면, 초기 반도체 소자에 전압이 인가되면 파워업 신호(PWRUP)는 소정시간 동안 로직 로우를 유지하다 로직 하이가 된다. 인가되는 전압 상태에 따라 파워업 신호(PWRUP)의 로직 상태가 변화한다. 파워업 신호(PWRUP)가 로직 로우의 상태일 경우에, 본 발명의 래치부(100) 내의 쉬프트 래치부(110 내 지 170)를 초기화 한다. 즉, 쉬프트 래치부(110 내지 170)내의 래치 노드와 출력 신호를 로직 로우 상태로 초기화 한다. 이후, 파워업 신호(PWRUP)의 로직 상태가 변화되어 래치부(100)가 동작한다.
래치부(100)는 어드레스 입력 인에이블 신호(ADV)를 클럭과 동기화 시켜 매 클럭마다 한클럭시 쉬프트 시켜 제 1 내지 제 7 래치 신호(latch0 내지 latch6)를 생성한다. 즉, 로직 로우의 어드레스 입력 인에이블 신호(ADV)가 제 1 클럭 신호와 동기화 되어 인가되었을 경우, 제 2 클럭 신호 동안 제 1 래치 신호(latch0)가 로직 로우가 된다. 또한, 제 3 내지 제 8 클럭 동안 각기 제 2 내지 제 7 래치 신호(latch1 내지 latch6)가 로직 로우가 된다. 제 1 내지 제 8 클럭은 순차적으로 입력되는 클럭 신호를 지칭한다.
대기 신호 생성부(200)는 상술한 제 1 내지 제 7 래치 신호(latch0 내지 latch6)에 따라 각기 다양한 레이턴시 카운터와 동일한 펄스폭을 갖는 제 1 내지 제 4 대기 신호(wait-r4 내지 wait-r7)를 생성한다. 즉, 제 4 래치 신호(latch3)와 반전된 제 1 내지 제 3 래치 신호(latch0b 내지 latch2b)를 이용하여 3클럭 동안 로직 하이를 유지하는 제 1 대기 신호(wait-r4)를 생성한다. 또한, 제 5 래치 신호(latch4)와 반전된 제 1 내지 제 4 래치 신호(latch0b 내지 latch3b)를 이용하여 4 클럭 동안 로직 하이를 유지하는 제 2 대기 신호(wait-r5)를 생성하고, 제 6 래치 신호(latch5)와 반전된 제 1 내지 제 5 래치 신호(latch0b 내지 latch4b)를 이용하여 5클럭 동안 로직 하이를 유지하는 제 3 대기 신호(wait-r6)를 생성하고, 제 7 래치 신호(latch6)와 반전된 제 1 내지 제 6 래치 신호(latch0b 내지 latch5b)를 이용하여 6클럭 동안 로직 하이를 유지하는 제 4 대기 신호(wait-r7)를 생성한다.
한편, 레이턴시 카운터 선택부(300)는 레이턴시 카운터와 대기 신호의 인에이블 시기를 결정하기 위한 제 1 내지 제 4 레이턴시 카운터 신호(LC4 내지 LC7)와 대기 출력 신호(Wout-CS)에 따라 각기 제 1 내지 제 4 이전 선택 신호(SEL4-b 내지 SEL7-b)와, 제 1 내지 제 4 동일 선택 신호(SEL4-s 내지 SEL7-s)를 생성한다. 즉, 레이턴시 카운터가 4이고, 데이터 입력과 출력 시점보다 한 클럭 먼저 인에이블 되는 대기 신호를 전송하기 위해서는 로직 하이의 대기 출력 제어신호(Wout-CS)와 제 1 레이턴시 카운터 신호(LC4)를 인가하고, 나머지 제 2 내지 제 4 레이턴시 카운터 신호(LC5 내지 LC7)는 로직 로우 상태로 두면 된다. 이로써, 제 1 이전 선택 신호(SEL4-b)만이 로직 하이가 되고, 나머지 신호들을 로직 로우가 된다. 또한, 레이턴시 카운터가 6이고, 데이터 입력과 출력 시점과 동일하게 인에이블 되는 대기 신호를 전송하기 위해서는 로직 로우의 대기 출력 제어신호(Wout-CS)와 로직 하이의 제 3 레이턴시 카운터 신호(LC6)를 인가하면 된다. 이로써, 제 3 동일 선택 신호(SEL6-b)만이 로직 하이가 된다.
전송 제어부(400)는 레이턴시 카운터 선택부(300)를 통해 생성된 다수의 선택 신호(SEL)에 따라 대기 신호 생성부(200)를 통해 형성된 제 1 내지 제 4 대기 신호(wait-r4 내지 Wait-r7) 중 하나의 신호만을 전송한다. 즉, 로직 하이의 제 1 이전 선택 신호(SEL4-b)를 입력 받은 전송 게이트만이 턴온되어 레이턴시 카운터가 4이고, 데이터 입력과 출력 시점보다 한 클럭 먼저 인에이블 되는 제 1 대기 신호(Wait-r4)를 전송한다.
출력부(500)는 출력 상태 제어 신호(Wctl) 및 칩 선택 신호(/CS)에 따라 전송 제어부(400)를 통해 인가된 대기 신호(Wait-out)의 로직 상태를 결정하여 출력한다. 예들 들어, 로직 하이의 출력 상태 제어신호(Wctl)가 인가되었을 때를 살펴보면 다음과 같다. 앞서 설명한 바와 같이 전송 제어부(400)의 출력인 대기 신호가 소정 클럭동안 로직 로우 상태이기 때문에 제 505 인버터(I505)의 출력이 로직 하이가 되어 대기 신호(Wait-out)는 소정 클럭 동안 로직 로우가 된다. 이후, 즉, 레이턴시 카운터 후에 전송 제어부(400)의 출력인 대기 신호(Wait-out)가 로직 하이가 되면, 제 504 인버터(I504)의 출력이 로직 로우가 되어 대기 신호(Wait)가 로직 로우가 된다. 만일 출력 상태 제어신호(Wctl)가 로직 로우로 인가되었을 때를 살펴보면 다음과 같다. 소정 클럭동안 로직 로우 상태의 대기 신호(Wait-out)에 의해 제 504 인버터(I504)의 출력이 로직 로우가 되어 대기 신호(Wait)는 소정 클럭 동안 로직 하이 상태를 유지한다. 이후, 즉, 레이컨시 카운터 후에 대기 신호(Wait-out)가 로직 하이가 되면 제 505 인버터(I505)의 출력이 로직 하이가 되어 대기 신호(Wait)가 로직 하이가 된다.
이와 같이 본 발명의 대기 신호 생성회로는 반전된 어드레스 입력 인에이블 신호(/ADV)가 클럭과 동기화 되어 연속적이거나, 불규칙하게 입력되더라도 항상 마지막으로 들어오는 반전된 어드레스 입력 인에이블 신호(/ADV)에 의해 래치부(100)와 대기 신호 생성부(200)가 동작하여 목표로하는 대기 신호(Wait)를 생성할 수 있게 된다. 즉, 로직 로우의 어드레스 입력 인에이블 신호(ADV)가 클럭과 동기화 되 어 연속적으로 입력될 경우를 살펴보면 다음과 같다. 제 1 쉬프트 래치부(110)를 통해 계속적으로 로직 로우의 제 1 래치 신호(latch0)를 생성하게 되고, 이로인해 대기 신호 생성부(200)의 모든 출력은 항상 로직 하이를 유지하게 된다. 이로인해 전송제어부(400)의 출력은 레이턴시 카운터 선택부(300)의 선택 신호에 상관없이 항상 로직 로우의 대기 신호(Wait-out)를 출력하게 되고, 결국 출력부(500)를 통해 로직 로우의 대기 신호(Wait)를 계속적으로 출력하게 된다. 하지만, 입력된 어드레스 밸리스 신호(ADV)가 마지막에 입력된 값이면, 앞서 상술한 바와 같이 대기 신호(Wait)는 소정의 레이턴시 카운터 후에 로직 하이로 변경된다.
도 7에서와 같이 레이턴시 카운터가 4일 경우를 생각하면 다음과 같다. 첫 번째 클럭과 동기화 되어 제 1 어드레스 입력 인에이블 신호(/ADV)와 어드레스 A0이 입력되면, 대기 신호(WAIT)는 레이턴시 카운터에 맞게 로직 로우 상태를 유지하게 된다. 이때 4번째 클럭과 동기화 되어 제 2 어드레스 입력 인에이블 신호(/ADV)와 어드레스 A1을 받아들이게 되면, 대기 신호(WAIT)는 다시 레이턴시 카운터에 맞게 로직 로우 상태를 유지하게 된다. 제 2 어드레스 입력 인에이블 신호(/ADV)가 인가된 다음 3클럭 후에 입출력 데이터인 Q0, Q1, Q2 및 Q4를 입력받는다. 즉, 종래에는 제 1 어드레스 입력 인에이블 신호가 인가된후, 제 2 어드레스 입력 인에이블 신호와는 상관없이 3클럭 다음에 자동적으로 대기 신호(WAIT)가 로직 하이가 되었다. 하지만, 본 발명에서는 제 1 어드레스 입력 인에이블 신호가 인가된후, 제 2 어드레스 입력 인에이블 신호가 인가되지 않으면 종래와 같이 3클럭 다음에 대기 신호가 로직 하이가 되지만, 제 1 어드레스 입력 인에이블 신호 인가후, 제 2 어드 레스 입력 인에이블 신호가 인가되면, 제 2 어드레스 입력 인에이블 신호를 기준으로 3클럭 다음에 대기 신호가 로직 하이가 된다.
상술한 바와 같이, 본 발명은 어드레스 입력 인에이블 신호가 클럭과 동기화 되어 연속적이거나, 불규칙하게 입력되더라도 항상 마지막으로 들어오는 어드레스 입력 인에이블 신호를 이용하여 레이턴시 카운터에 맞는 대기 신호를 생성할 수 있다.
또한, 다양한 레이턴시 카운터에 맞는 다양한 펄스폭을 갖는 대기 신호를 생성할 수 있다.
또한, 목표로 하는 대기 신호를 데이터의 입력 또는 출력 시점보다 한 클럭 먼저 인에이블 되도록 할 수 있고, 데이터의 입력 또는 출력과 동일한 클럭에서 인에이블 되도록 할 수 있다.
또한, 소자에서 사용하는 대기 신호의 인에이블 상태를 로직 로우 또는 로직 하이로 변경할 수 있다.
Claims (15)
- 매 클럭마다 어드레스 입력 인에이블 신호를 쉬프트 시켜 순차적으로 다수의 래치 신호를 생성하는 래치부;다수의 상기 래치 신호에 따라 레이턴시 카운터값들에 해당하는 다수의 대기 신호를 생성하는 대기 신호 생성부;다수의 레이턴시 카운터 신호와 대기 출력 제어신호에 따라 다수의 상기 대기 신호중 목표로하는 상기 레이턴시 카운터값에 해당하는 대기 신호를 출력하는 대기 신호 선택 전송부; 및출력 상태 제어 신호 및 칩 선택 신호에 따라 상기 대기 신호의 로직 상태를 결정하여 출력하는 출력부를 포함하는 반도체 소자의 대기 신호 생성 회로.
- 제 1 항에 있어서, 상기 래치부는,파워업 신호에 따라 구동되고, 상기 어드레스 입력 인에이블 신호 및 클럭 신호에 따라 클럭과 동기화된 제 1 래치 신호와 제 1 출력 신호를 전송하는 제 1 쉬프트 래치부;상기 파워업 신호, 상기 제 1 출력 신호 및 상기 클럭 신호에 따라 상기 제 1 래치 신호가 쉬프트된 제 2 래치 신호와 제 2 출력 신호를 전송하는 제 2 쉬프트 래치부;상기 파워업 신호, 상기 제 2 출력 신호 및 상기 클럭 신호에 따라 상기 제 2 래치 신호가 쉬프트된 제 3 래치 신호와 제 3 출력 신호를 전송하는 제 3 쉬프트 래치부;상기 파워업 신호, 상기 제 3 출력 신호 및 상기 클럭 신호에 따라 상기 제 3 래치 신호가 쉬프트된 제 4 래치 신호와 제 4 출력 신호를 전송하는 제 4 쉬프트 래치부;상기 파워업 신호, 상기 제 4 출력 신호 및 상기 클럭 신호에 따라 상기 제 4 래치 신호가 쉬프트된 제 5 래치 신호와 제 5 출력 신호를 전송하는 제 5 쉬프트 래치부;상기 파워업 신호, 상기 제 5 출력 신호 및 상기 클럭 신호에 따라 상기 제 5 래치 신호가 쉬프트된 제 6 래치 신호와 제 6 출력 신호를 전송하는 제 6 쉬프트 래치부; 및상기 파워업 신호, 상기 제 6 출력 신호 및 상기 클럭 신호에 따라 상기 제 6 래치 신호가 쉬프트된 제 7 래치 신호와 제 7 출력 신호를 전송하는 제 7 쉬프트 래치부를 포함하는 반도체 소자의 대기 신호 생성 회로.
- 제 2 항에 있어서, 상기 제 1 내지 제 7 쉬프트 래치부 각각은,상기 클럭 신호에 따라 반전된 상기 어드레스 입력 인에이블 신호 또는 상기 제 1 내지 제 6 출력 신호를 전송하는 제 1 전송게이트;상기 제 1 전송게이트의 출력을 래치하여 상기 제 1 내지 제 7 래치 신호를 출력하는 제 1 래치;상기 제 1 내지 제 7 래치 신호를 반전하는 제 1 인버터;상기 클럭 신호에 따라 반전된 상기 제 1 내지 제 7 래치 신호를 전송하는 제 2 전송게이트;상기 제 2 전송게이트의 출력을 래치하는 제 2 래치; 및상기 제 2 래치의 출력을 반전하여 상기 제 1 내지 제 7 출력 신호를 전송하는 제 2 인버터를 포함하는 반도체 소자의 대기 신호 생성 회로.
- 제 3 항에 있어서,반전된 상기 파워업 신호에 따라 각기 상기 제 1 및 제 2 래치를 초기화하는 제 1 및 제 2 NMOS 트랜지스터를 더 포함하는 반도체 소자의 대기 신호 생성 회로.
- 제 1 항에 있어서, 상기 대기 신호 생성부는,상기 래치 신호의 로직 조합을 통해 최소 레이턴시 카운터 보다 한클럭 작은 클럭동안 소정의 로직 상태를 유지하는 제 1 대기 신호를 생성하는 제 1 대기 신호 로직 조합부;상기 래치 신호의 로직 조합을 통해 상기 제 1 대기 신호보다 한클럭 더 소정의 로직 상태를 유지하는 제 2 대기 신호를 생성하는 제 2 대기 신호 로직 조합부;상기 래치 신호의 로직 조합을 통해 상기 제 2 대기 신호보다 한클럭 더 소정의 로직 상태를 유지하는 제 3 대기 신호를 생성하는 제 3 대기 신호 로직 조합부; 및상기 래치 신호의 로직 조합을 통해 상기 제 3 대기 신호보다 한클럭 더 소정의 로직 상태를 유지하는 제 4 대기 신호를 생성하는 제 4 대기 신호 로직 조합부를 포함하는 반도체 소자의 대기 신호 생성 회로.
- 제 5 항에 있어서,상기 제 1 대기 신호는 3클럭 동안 소정의 로직 상태를 유지하고, 상기 제 2 대기 신호는 4클럭 동안 소정의 로직 상태를 유지하고, 상기 제 3 대기 신호는 5클럭동안 소정의 로직 상태를 유지하고, 상기 제 4 대기 신호는 6클럭동안 소정의 로직 상태를 유지하는 반도체 소자의 대기 신호 생성 회로.
- 제 5 항에 있어서, 상기 제 1 내지 제 4 대기 신호 로직 조합부 각각은,제 1 내지 제 3 입력 신호를 입력으로 하는 제 1 노아 게이트;제 4 내지 제 6 입력 신호를 입력으로 하는 제 2 노아 게이트;상기 제 1 및 제 2 노아 게이트의 출력을 입력으로 하는 제 1 낸드 게이트;제 7 입력 신호와 상기 제 1 낸드 게이트의 출력을 입력으로 하는 제 3 노아 게이트;상기 제 7 입력 신호와 상기 제 1 낸드 게이트의 출력을 입력으로 하는 제 4 노아 게이트; 및상기 제 3 및 제 4 노아 게이트의 출력을 입력으로 하여 대기 신호를 출력하는 제 5 노아 게이트를 포함하는 반도체 소자의 대기 신호 생성 회로.
- 제 7 항에 있어서,상기 제 1 대기 신호 로직 조합부는 반전된 상기 제 1 내지 제 3 래치 신호와 상기 제 4 래치 신호를 입력받고, 상기 제 2 대기 신호 로직 조합부는 반전된 상기 제 1 내지 제 4 래치 신호와 상기 제 5 래치 신호를 입력받고, 상기 제 3 대기 신호 로직 조합부는 반전된 상기 제 1 내지 제 5 래치 신호와 상기 제 6 래치 신호를 입력받고, 상기 제 4 대기 신호 로직 조합부는 반전된 상기 제 1 내지 제 6 래치 신호와 상기 제 7 래치 신호를 입력받는 반도체 소자의 대기 신호 생성 회로.
- 제 1 항에 있어서, 상기 대기 신호 선택 전송부는,목표로하는 상기 레이턴시 카운터와 상기 대기 신호의 인에이블 시기를 결정하기 위한 다수의 상기 레이턴시 카운터 신호와 상기 대기 출력 제어신호에 따라 목표로하는 레이턴시 카운터에 해당하는 대기 신호를 선택하기 위한 선택 신호를 생성하는 레이턴시 카운터 선택부; 및상기 선택 신호에 따라 목표로하는 상기 레이턴시 카운터에 해당하는 대기 신호를 전송하는 전송 제어부를 포함하는 반도체 소자의 대기 신호 생성 회로.
- 제 9 항에 있어서, 상기 레이턴시 카운터 선택부는,상기 대기 출력 제어신호와 각기 제 1 내지 제 4 레이턴시 카운터 신호에 따라 목표로하는 상기 레이턴시 카운터에 해당하는 대기 신호를 선택하고, 데이터의 입출력과 동시에 상기 대기 신호를 인에이블 할지 데이터의 입출력 한 클럭 전에 상기 대기 신호를 인에이블 할지를 선택하기 위한 다수의 상기 선택신호를 전송하는 제 1 내지 제 4 선택 신호 출력부를 포함하는 반도체 소자의 대기 신호 생성 회로.
- 제 10 항에 있어서, 상기 제 1 내지 제 4 선택 신호 출력부 각각은,반전된 상기 대기 출력 제어신호와 각기 상기 제 1 내지 제 4 레이턴시 카운터 신호를 로직 낸딩하는 제 1 낸드 게이트;상기 제 1 낸드 게이트의 출력을 반전하여 제 1 내지 제 4 이전 선택신호를 전송하는 제 2 인버터;상기 대기 출력 제어신호와 각기 제 1 내지 제 4 레이턴시 카운터 신호를 로직 낸딩하는 제 2 낸드 게이트; 및상기 제 2 낸드 게이트의 출력을 반전하여 제 1 내지 제 4 동일 선택 신호를 전송하는 제 3 인버터를 포함하는 반도체 소자의 대기 신호 생성 회로.
- 제 9 항에 있어서, 상기 전송 제어부는,상기 제 1 이전 선택 신호에 따라 상기 제 1 대기 신호를 전송하는 제 1 전송게이트;각기 상기 제 1 동일 선택 신호 및 상기 제 2 이전 선택 신호에 따라 상기 제 2 대기 신호를 전송하는 제 2 및 제 3 전송게이트;각기 상기 제 2 동일 선택 신호 및 상기 제 3 이전 선택 신호에 따라 상기 제 3 대기 신호를 전송하는 제 4 및 제 5 전송게이트; 및각기 상기 제 3 동일 선택 신호 및 상기 제 4 이전 선택 신호에 따라 상기 제 4 대기 신호를 전송하는 제 6 및 제 7 전송게이트를 포함하는 반도체 소자의 대기 신호 생성 회로.
- 제 1 항에 있어서, 상기 출력부는,데이터가 입력 또는 출력 상태일 때 상기 대기 신호를 로직 하이로 인에이블 시킬 것인지, 로직 로우로 인에이블 시킬 것인지를 결정하기 위한 출력 상태 제어신호에 따라 상기 대기 신호 또는 이의 반전된 신호를 전송하는 제 1 출력 전송부; 및상기 제 1 출력 전송부의 출력과 칩 선택 신호에 따라 상기 대기 신호의 로직 상태를 결정하여 출력하는 제 2 출력 전송부를 포함하는 반도체 소자의 대기 신호 생성 회로.
- 제 13 항에 있어서, 상기 제 1 출력 전송부는,상기 대기 신호를 반전하는 제 1 인버터;상기 출력 상태 제어신호에 따라 반전된 상기 대기 신호를 전송하는 제 1 전송게이트; 및상기 출력 상태 제어신호에 따라 상기 대기 신호를 전송하는 제 2 전송게이트를 포함하되, 상기 출력 상태 제어신호는 상기 제 1 전송게이트의 PMOS 트랜지스터의 게이트 단자와 상기 제 2 전송게이트의 NMOS 트랜지스터의 게이트 단자에 인가되고, 반전된 상기 출력 상태 제어신호는 상기 제 1 전송게이트의 NMOS 트랜지스터의 게이트 단자와 상기 제 2 전송게이트의 PMOS 트랜지스터의 게이트 단자에 인가되는 반도체 소자의 대기 신호 생성 회로.
- 제 13 항에 있어서, 상기 제 2 출력 전송부는,상기 칩 선택 신호와 상기 제 1 또는 제 2 전송게이트의 출력을 노아링하는 제 1 노아 게이트;상기 칩 선택 신호와 상기 제 1 또는 제 2 전송게이트의 출력을 낸딩하는 제 1 낸드 게이트;상기 제 1 노아 게이트의 출력을 반전하는 제 2 인버터;상기 제 1 낸드 게이트의 출력을 반전하는 제 3 인버터; 및전원전압과 접지전압 사이에 직렬 접속되고, 상기 제 2 인버터의 출력에 따라 로직 하이의 상기 대기 신호를 생성하는 PMOS 트랜지스터와, 상기 제 3 인버터의 출력에 따라 로직 로우의 상기 대기 신호를 생성하는 NMOS 트랜지스터를 포함하는 반도체 소자의 대기 신호 생성 회로.
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