KR102299380B1 - 반도체 장치 및 그의 구동방법 - Google Patents

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Abstract

클럭신호를 이용하는 반도체 장치 및 그의 구동방법에 관한 것으로, 라이트 트레이닝신호와 라이트 관련 정보신호에 응답하여 클럭 제어신호를 생성하기 위한 클럭 제어부; 및 상기 클럭 제어신호와 클럭신호에 응답하여 라이트 트레이닝을 위한 데이터신호를 입력받기 위한 입력부를 포함하는 반도체 장치가 제공된다.

Description

반도체 장치 및 그의 구동방법{SEMICONDUCTOR DEVICE AND METHOD OF DRIVING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 클럭신호를 이용하는 반도체 장치 및 그의 구동방법에 관한 것이다.
반도체 장치는 정해진 타이밍에 예정된 동작을 안정적으로 수행하기 위하여 클럭신호를 이용한다. 통상적으로, 상기 클럭신호는 지속적으로 토글링(toggling)하는 신호를 말한다. 그런데, 상기 반도체 장치는 상기 클럭신호를 지속적으로 이용하지 않는다. 다시 말해, 상기 반도체 장치는 필요한 구간 동안만 상기 클럭신호를 이용한다.
예컨대, 디램(DRAM : Dynamic Random Access Memory)과 같은 상기 반도체 장치는 데이터신호가 입/출력될 때 상기 클럭신호를 이용한다. 그런데, 상기 반도체 장치는 리프레쉬(refresh) 모드에 진입한 경우에도 상기 클럭신호를 입력받는다. 상기 리프레쉬 모드에서는 상기 데이터신호가 입/출력되지 않기 때문에, 상기 반도체 장치는 상기 리프레쉬 모드에 진입한 경우 상기 클럭신호를 입력받을 필요가 없다. 그럼에도 불구하고 상기 리프레쉬 모드에서 상기 반도체 장치가 상기 클럭신호를 지속적으로 입력받는 이유는 트레이닝(training) 모드 때문이다. 상기 반도체 장치는 상기 리프레쉬 모드에 진입한 상태에서 상기 트레이닝 모드에 진입 가능하며, 상기 트레이닝 모드에서는 상기 데이터신호가 입/출력되기 때문이다.
따라서, 상기 반도체 장치는 필요한 구간 동안만 상기 클럭신호를 선택적으로 입력받을 수 있는 기능이 요구된다.
본 발명은 트레이닝 모드에 따라 클럭신호의 입력 여부가 제어되는 반도체 장치 및 그의 구동방법을 제공하는 것이다.
또한, 본 발명은 레이턴시 정보에 기초하여 리프레쉬 모드 또는 트레이닝 모드에 따라 클럭신호의 입력 여부가 제어되는 반도체 장치 및 그의 구동방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 반도체 장치는 라이트 트레이닝신호와 라이트 관련 정보신호에 응답하여 클럭 제어신호를 생성하기 위한 제어부; 및 상기 클럭 제어신호와 클럭신호에 응답하여 라이트 트레이닝을 위한 데이터신호를 입력받기 위한 입력부를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 반도체 장치는 라이트 트레이닝신호와 라이트 관련 정보신호에 응답하여 제1 제어신호를 생성하기 위한 제1 클럭 제어부; 리프레쉬신호와 프리차지신호에 응답하여 제2 제어신호를 생성하기 위한 제2 클럭 제어부; 상기 라이트 관련 정보신호에 응답하여 상기 제1 및 제2 제어신호 중 어느 하나를 클럭 제어신호로써 생성하기 위한 제3 클럭 제어부; 및 상기 클럭 제어신호와 클럭신호에 응답하여 라이트 트레이닝을 위한 데이터신호를 입력받기 위한 데이터 입력부를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 반도체 장치의 구동방법은, 리프레쉬 모드에 진입한 상태에서 라이트 트레이닝 모드에 진입 가능한 반도체 장치의 구동방법에 있어서, 라이트 레이턴시(write latency) 정보와 구간 정보를 비교한 결과에 따라 상기 라이트 트레이닝 모드에 대응하는 제1 제어신호와 상기 리프레쉬 모드에 대응하는 제2 제어신호 중 어느 하나를 선택하도록 설정되는 단계; 상기 라이트 트레이닝 모드 또는 상기 리프레쉬 모드에 진입하면, 상기 제1 제어신호 또는 상기 제2 제어신호에 응답하여 클럭 제어신호를 생성하는 단계; 상기 클럭 제어신호에 응답하여 클럭신호의 토글링 구간을 제한하여 제한 클럭신호를 생성하는 단계; 및 상기 제한 클럭신호에 응답하여 라이트 트레이닝을 위한 데이터신호를 입력받는 단계를 포함하며, 상기 구간 정보는 상기 라이트 트레이닝 모드에 진입한 시점부터 상기 제1 제어신호가 생성되는 시점까지의 구간에 대응하는 정보를 포함할 수 있다.
본 발명의 실시예는 클럭신호를 이용하는 구간 동안만 상기 클럭신호를 입력받음으로써 파워 소모를 줄일 수 있는 효과가 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 블록 구성도이다.
도 2는 도 1에 도시된 클럭 제어부의 내부 구성도이다.
도 3은 도 1에 도시된 데이터 입력부의 내부 구성도이다.
도 4는 도 3에 도시된 클럭 제한부의 내부 구성도이다.
도 5는 도 1에 도시된 반도체 장치의 구동방법을 설명하기 위한 타이밍도이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치의 블록 구성도이다.
도 7은 도 5에 도시된 제1 클럭 제어부의 내부 구성도이다.
도 8은 도 5에 도시된 제3 클럭 제어부의 내부 구성도이다.
도 9는 도 5에 도시된 데이터 입력부의 내부 구성도이다.
도 10은 도 9에 도시된 클럭 제한부의 내부 구성도이다.
도 11 및 도 12는 도 6에 도시된 반도체 장치의 구동방법을 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서는 라이트 트레이닝(write training) 모드와 오토 리프레쉬(auto refresh) 모드를 예로 들어 설명한다.
도 1에는 본 발명의 제1 실시예에 따른 반도체 장치가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 반도체 장치(100)는 커맨드신호들을 입력받기 위한 커맨드용 패드들(CMD0 ~ CMDm)과, 상기 커맨드신호들에 응답하여 라이트 트레이닝신호(WTTR)를 생성하기 위한 커맨드 디코딩부(110)와, 라이트 관련 정보신호(WTINs)를 생성하기 위한 MRS(mode register set) 회로부(120)와, 라이트 트레이닝신호(WTTR)와 라이트 관련 정보신호(WTINs)에 응답하여 클럭 제어신호(WCK_CTRL_FLAG)를 생성하기 위한 클럭 제어부(130)와, 라이트 트레이닝을 위한 데이터신호들을 입력받기 위한 데이터용 패드들(DQ0 ~ DQn)과, 클럭 제어신호(WCK_CTRL_FLAG)와 클럭신호(WCK)에 응답하여 상기 데이터신호를 입력받기 위한 데이터 입력부(140)를 포함할 수 있다.
커맨드 디코딩부(110)는 상기 커맨드신호들을 디코딩하여 라이트 트레이닝신호(WTTR)를 생성할 수 있다. 그리고, MRS 회로부(120)는 도면에 도시되지 않았지만 상기 커맨드신호들과 어드레스 신호들의 조합에 따라 라이트 관련 정보신호(WTINs)를 생성할 수 있다. 여기서, 라이트 관련 정보신호(WTINs)는 라이트 레이턴시(write latency) 정보, 버스트 렝쓰(burst length) 정보 등을 포함할 수 있다. 커맨드 디코딩부(110)와 MRS 회로부(120)는 공지된 기술이므로 자세한 설명은 생략하도록 한다.
도 2에는 도 1에 도시된 클럭 제어부(130)의 일예를 보인 내부 구성도가 도시되어 있다.
도 2를 참조하면, 클럭 제어부(130)는 라이트 트레이닝신호(WTTR)와 라이트 관련 정보신호(WTINs)에 응답하여 라이트 트레이닝 종료신호(WTTR_END)를 생성하기 위한 제1 제어부(131)와, 라이트 트레이닝신호(WTTR)와 라이트 트레이닝 종료신호(WTTR_END)에 응답하여 클럭 제어신호(WCK_CTRL_FLAG)를 생성하기 위한 제2 제어부(133)를 포함할 수 있다.
제1 제어부(131)는 라이트 관련 정보신호(WTINs)에 포함된 상기 라이트 레이턴시 정보, 버스트 렝쓰 정보 등에 기초하여 라이트 트레이닝신호(WTTR)를 쉬프팅하여 라이트 트레이닝 종료신호(WTTR_END)를 생성할 수 있다. 예컨대, 제1 제어부(131)는 쉬프트 레지스터(shift register)를 포함할 수 있다.
제2 제어부(133)는 라이트 트레이닝신호(WTTR)에 응답하여 클럭 제어신호(WCK_CTRL_FLAG)를 활성화할 수 있고 라이트 트레이닝 종료신호(WTTR_END)에 응답하여 클럭 제어신호(WCK_CTRL_FLAG)를 비활성화할 수 있다. 예컨대, 제2 제어부(133)는 SR 래치를 포함할 수 있다.
도 3에는 도 1에 도시된 데이터 입력부(140)의 일예를 보인 내부 구성도가 도시되어 있고, 도 4에는 도 3에 도시된 클럭 제한부(141)의 일예를 보인 내부 구성도가 도시되어 있다.
도 3을 참조하면, 데이터 입력부(140)는 클럭 제어신호(WCK_CTRL_FLAG)에 응답하여 클럭신호(WCK)의 토글링 구간을 제한하여 제한 클럭신호(WCK')를 생성하기 위한 클럭 제한부(141)와, 제한 클럭신호(WCK')에 응답하여 상기 데이터신호들을 입력받기 위한 입력 버퍼부들(143_1 ~ 143_n+1)을 포함할 수 있다.
클럭 제한부(141)는 도 4에 도시된 바와 같이 클럭 제어신호(WCK_CTRL_FLAG)와 클럭신호(WCK)를 논리 곱 연산하기 위한 앤드 게이트(AND gate)를 포함할 수 있다. 여기서, 클럭신호(WCK)는 데이터신호를 동기시키기 위한 데이터 전용 클럭신호일 수 있다.
한편, 입력 버퍼부들(143_1 ~ 143_n+1)은 도면에 도시되지 않았지만 상기 데이터신호들을 제한 클럭신호(WCK')에 동기시켜 전달하기 위한 플립플롭(flip flop)을 각각 포함할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 제1 실시예에 따른 반도체 장치(100)의 구동방법을 도 5를 참조하여 설명한다.
도 5에는 도 1에 도시된 반도체 장치(100)의 구동방법을 설명하기 위한 타이밍도가 도시되어 있다.
도 5를 참조하면, 클럭신호(WCK)가 지속적으로 입력되고 있는 상태에서, 커맨드 디코딩부(110)에 의해 라이트 트레이닝신호(WTTR)가 생성되면, 클럭 제어부(130)는 라이트 관련 정보신호(WTINs)에 포함된 라이트 레이턴시 정보(WL)와 버스트 렝쓰 정보(BL) 등에 기초하여 클럭 제어신호(WCK_CTRL_FLAG)를 생성할 수 있다. 예컨대, 클럭 제어부(130)는 라이트 트레이닝신호(WTTR)를 상기 라이트 레이턴시 정보(WL)와 상기 버스트 렝쓰 정보(BL)와 예정된 클럭 정보(N*CLK)만큼 쉬프팅시켜 라이트 트레이닝 종료신호(WTTR_END)를 생성할 수 있고, 라이트 트레이닝신호(WTTR)에 응답하여 활성화되고 라이트 트레이닝 종료신호(WTTR_END)에 응답하여 비활성화되는 클럭 제어신호(WCK_CTRL_FLAG)를 생성할 수 있다.
데이터 입력부(140)는 데이터용 패드들(DQ0 ~ DQn)로부터 입력되는 데이터신호들을 클럭 제어신호(WCK_CTRL_FLAG)와 클럭신호(WCK)에 응답하여 입력받을 수 있다. 예컨대, 데이터 입력부(140)는 클럭 제어신호(WCK_CTRL_FLAG)에 응답하여 클럭신호(WCK)의 토글링 구간을 제한하여 제한 클럭신호(WCK')를 생성하고, 상기 데이터신호들을 제한 클럭신호(WCK')에 동기시켜 반도체 장치(100)의 내부로 전달할 수 있다.
이와 같은 본 발명의 제1 실시예에 따르면, 라이트 트레이닝 모드에 대응하는 구간 동안 클럭신호를 제한적으로 이용할 수 있는 이점이 있다.
도 6에는 본 발명의 제2 실시예에 따른 반도체 장치가 블록 구성도로 도시되어 있다.
도 6을 참조하면, 반도체 장치(200)는 커맨드신호들을 입력받기 위한 커맨드용 패드들(CMD0 ~ CMDm)과, 상기 커맨드신호들에 응답하여 라이트 트레이닝신호(WTTR)와 오토 리프레쉬신호(AREF)와 프리차지신호(PCG)를 생성하기 위한 커맨드 디코딩부(210)와, 라이트 관련 정보신호(WTINs)를 생성하기 위한 MRS(mode register set) 회로부(220)와, 라이트 트레이닝신호(WTTR)와 라이트 관련 정보신호(WTINs)에 응답하여 제1 제어신호(WCK_CTRL)를 생성하기 위한 제1 클럭 제어부(230)와, 오토 리프레쉬신호(AREF)와 프리차지신호(PCG)에 응답하여 제2 제어신호(WCK_CTRL)를 생성하기 위한 제2 클럭 제어부(240)와, 라이트 관련 정보신호(WTINs)에 응답하여 제1 및 제2 제어신호(WCK_CTRL0, WCK_CTRL1) 중 어느 하나를 클럭 제어신호(WCK_CTRL_FLAG)로써 생성하기 위한 제3 클럭 제어부(250)와, 라이트 트레이닝을 위한 데이터신호들을 입력받기 위한 데이터용 패드들(DQ0 ~ DQn)과, 클럭 제어신호(WCK_CTRL_FLAG)와 클럭신호(WCK)에 응답하여 상기 데이터신호를 입력받기 위한 데이터 입력부(260)를 포함할 수 있다.
커맨드 디코딩부(210)는 상기 커맨드신호들을 디코딩하여 라이트 트레이닝신호(WTTR), 오토 리프레쉬신호(AREF), 프리차지신호(PCG)를 생성할 수 있다. 그리고, MRS 회로부(220)는 도면에 도시되지 않았지만 상기 커맨드신호들과 어드레스 신호들의 조합에 따라 라이트 관련 정보신호(WTINs)를 생성할 수 있다. 여기서, 라이트 관련 정보신호(WTINs)는 라이트 레이턴시(write latency) 정보, 버스트 렝쓰(burst length) 정보 등을 포함할 수 있다. 커맨드 디코딩부(210)와 MRS 회로부(220)는 공지된 기술이므로 자세한 설명은 생략하도록 한다.
도 7에는 도 6에 도시된 제1 클럭 제어부(230)의 일예를 보인 내부 구성도가 도시되어 있다.
도 7을 참조하면, 클럭 제어부(230)는 라이트 트레이닝신호(WTTR)와 라이트 관련 정보신호(WTINs)에 응답하여 라이트 트레이닝 종료신호(WTTR_END)를 생성하기 위한 제1 제어부(231)와, 라이트 트레이닝신호(WTTR)와 라이트 트레이닝 종료신호(WTTR_END)에 응답하여 클럭 제어신호(WCK_CTRL_FLAG)를 생성하기 위한 제2 제어부(233)를 포함할 수 있다.
제1 제어부(231)는 라이트 관련 정보신호(WTINs)에 포함된 상기 라이트 레이턴시 정보, 버스트 렝쓰 정보 등에 기초하여 라이트 트레이닝신호(WTTR)를 쉬프팅하여 라이트 트레이닝 종료신호(WTTR_END)를 생성할 수 있다. 예컨대, 제1 제어부(231)는 쉬프트 레지스터(shift register)를 포함할 수 있다.
제2 제어부(233)는 라이트 트레이닝신호(WTTR)에 응답하여 클럭 제어신호(WCK_CTRL_FLAG)를 활성화할 수 있고 라이트 트레이닝 종료신호(WTTR_END)에 응답하여 클럭 제어신호(WCK_CTRL_FLAG)를 비활성화할 수 있다. 예컨대, 제2 제어부(233)는 SR 래치를 포함할 수 있다.
다시 도 6을 참조하면, 제2 클럭 제어부(240)는 오토 리프레쉬신호(AREF)에 응답하여 제2 제어신호(WCK_CTRL)를 활성화하고 프리차지신호(PCG)에 응답하여 제2 제어신호(WCK_CTRL)를 비활성화할 수 있다. 예컨대, 제2 클럭 제어부(240)는 SR 래치를 포함할 수 있다.
도 8에는 도 6에 도시된 제3 클럭 제어부(250)의 일예를 보인 내부 구성도가 도시되어 있다.
도 8을 참조하면, 제3 클럭 제어부(250)는 상기 라이트 레이턴시 정보와 구간 정보(FT)에 기초하여 선택 제어신호(WL_CTRL_DET)를 생성하기 위한 선택 제어부(251)와, 선택 제어신호(WL_CTRL_DET)와 제1 및 제2 제어신호(WCK_CTRL0, WCK_CTRL1)에 응답하여 클럭 제어신호(WCK_CTRL_FLAG)를 출력하기 위한 선택 출력부(253)를 포함할 수 있다.
상기 선택 제어부(251)는 구간 정보(FT)와 상기 라이트 레이턴시 정보를 비교하고 그 비교결과에 대응하는 선택 제어신호(WL_CTRL_DET)를 생성할 수 있다. 상기 선택 제어부(251)는 구간 정보(FT)를 저장하기 위한 저장부(251A)를 포함할 수 있다. 구간 정보(FT)는 사용자에 의해 임의로 저장될 수 있다. 구간 정보(FT)는 라이트 트레이닝신호(WTTR)와 제1 제어신호(WCK_CTRL0) 사이의 구간, 즉 플라이트 타임(flight time)에 대응하는 정보를 포함할 수 있다.
선택 출력부(253)는 선택 제어신호(WL_CTRL_DET)에 응답하여 제1 및 제2 제어신호(WCK_CTRL0, WCK_CTRL1) 중 어느 하나를 선택하여 클럭 제어신호(WCK_CTRL_FLAG)로써 출력할 수 있다.
도 9에는 도 6에 도시된 데이터 입력부(260)의 일예를 보인 내부 구성도가 도시되어 있고, 도 10에는 도 9에 도시된 클럭 제한부(261)의 일예를 보인 내부 구성도가 도시되어 있다.
도 9를 참조하면, 데이터 입력부(260)는 클럭 제어신호(WCK_CTRL_FLAG)에 응답하여 클럭신호(WCK)의 토글링 구간을 제한하여 제한 클럭신호(WCK')를 생성하기 위한 클럭 제한부(261)와, 제한 클럭신호(WCK')에 응답하여 상기 데이터신호들을 입력받기 위한 입력 버퍼부들(263_1 ~ 263_n+1)을 포함할 수 있다.
클럭 제한부(261)는 도 10에 도시된 바와 같이 클럭 제어신호(WCK_CTRL_FLAG)와 클럭신호(WCK)를 논리 곱 연산하기 위한 앤드 게이트(AND gate)를 포함할 수 있다. 여기서, 클럭신호(WCK)는 데이터신호를 동기시키기 위한 데이터 전용 클럭신호일 수 있다.
한편, 입력 버퍼부들(263_1 ~ 263_n+1)은 도면에 도시되지 않았지만 상기 데이터신호들을 제한 클럭신호(WCK')에 동기시켜 전달하기 위한 플립플롭(flip flop)을 각각 포함할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 제2 실시예에 따른 반도체 장치(200)의 구동방법을 도 11 및 도 12를 참조하여 설명한다.
도 11에는 도 6에 도시된 반도체 장치(200)의 구동방법 중 제1 조건일 때의 동작을 설명하기 위한 타이밍도가 도시되어 있고, 도 12에는 도 6에 도시된 반도체 장치(200)의 구동방법 중 제2 조건일 때의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
일단, 제3 클럭 제어부(250)는 기 저장된 구간 정보(FT)와 라이트 관련 정보신호(WTINs)에 포함된 라이트 레이턴시 정보(WL)를 비교하여 제1 및 제2 제어신호(WCK_CTRL0, WCK_CTRL1) 중 어느 하나를 클럭 제어신호(WCK_CTRL_FLAG)로써 출력할지를 결정할 수 있다. 구간 정보(FT)는 라이트 트레이닝신호(WTTR)와 상기 라이트 트레이닝신호(WTTR)에 기초하여 생성되는 제1 제어신호(WCK_CTRL0) 사이의 구간, 즉 플라이트 타임(flight time)에 대응하는 정보를 포함할 수 있다. 다시 말해, 구간 정보(FT)는 라이트 트레이닝 모드에 진입한 시점부터 제1 제어신호(WCK_CTRL0)가 활성화되는 시점까지의 구간에 대응하는 정보를 포함할 수 있다.
만약 구간 정보(FT)가 상기 라이트 레이턴시 정보(WL)보다 작으면(WL > flight time), 제3 클럭 제어부(250)는 제1 및 제2 제어신호(WCK_CTRL0, WCK_CTRL1) 중 제1 제어신호(WCK_CTRL0)를 클럭 제어신호(WCK_CTRL_FLAG)로써 출력할 수 있다. 반면 구간 정보(FT)가 상기 라이트 레이턴시 정보(WL)보다 크면(WL < flight time), 제3 클럭 제어부(250)는 제1 및 제2 제어신호(WCK_CTRL0, WCK_CTRL1) 중 제2 제어신호(WCK_CTRL1)를 클럭 제어신호(WCK_CTRL_FLAG)로써 출력할 수 있다. 이하에서는 제1 제어신호(WCK_CTRL0)가 클럭 제어신호(WCK_CTRL_FLAG)로써 출력되는 경우를 상기 제1 조건이라 칭하고, 제2 제어신호(WCK_CTRL1)가 클럭 제어신호(WCK_CTRL_FLAG)로써 출력되는 경우를 상기 제2 조건이라 칭한다.
먼저, 상기 제1 조건에 따라 그에 대응하는 구성 및 동작에 대하여 설명한다.
도 11을 참조하면, 클럭신호(WCK)가 지속적으로 입력되고 있는 상태에서, 커맨드 디코딩부(210)에 의해 라이트 트레이닝신호(WTTR)가 생성되면, 제1 클럭 제어부(230)는 라이트 관련 정보신호(WTINs)에 포함된 라이트 레이턴시 정보(WL)와 버스트 렝쓰 정보(BL) 등에 기초하여 제1 제어신호(WCK_CTRL0)를 생성할 수 있다. 예컨대, 제1 클럭 제어부(230)는 라이트 트레이닝신호(WTTR)를 상기 라이트 레이턴시 정보(WL)와 상기 버스트 렝쓰 정보(BL)와 예정된 클럭 정보(N*CLK)만큼 쉬프팅시켜 라이트 트레이닝 종료신호(WTTR_END)를 생성할 수 있고, 라이트 트레이닝신호(WTTR)에 응답하여 클럭 제어신호(WCK_CTRL_FLAG)를 활성화할 수 있고 라이트 트레이닝 종료신호(WTTR_END)에 응답하여 클럭 제어신호(WCK_CTRL_FLAG)를 비활성화할 수 있다.
제3 클럭 제어부(250)는 상기 제1 조건에 따라 제1 제어신호(WCK_CTRL0)를 클럭 제어신호(WCK_CTRL_FLAG)로써 출력할 수 있다.
데이터 입력부(260)는 데이터용 패드들(DQ0 ~ DQn)로부터 입력되는 데이터신호들을 클럭 제어신호(WCK_CTRL_FLAG)와 클럭신호(WCK)에 응답하여 입력받을 수 있다. 예컨대, 데이터 입력부(260)는 클럭 제어신호(WCK_CTRL_FLAG)에 응답하여 클럭신호(WCK)의 토글링 구간을 제한하여 제한 클럭신호(WCK')를 생성하고, 상기 데이터신호들을 제한 클럭신호(WCK')에 동기시켜 반도체 장치(200)의 내부로 전달할 수 있다.
다음, 상기 제2 조건에 따라 그에 대응하는 구성 및 동작에 대하여 설명한다.
도 12를 참조하면, 클럭신호(WCK)가 지속적으로 입력되고 있는 상태에서, 오토 리프레쉬 모드에 진입하면, 제2 클럭 제어부(240)는 커맨드 디코딩부(210)에 의해 순차적으로 생성된 오토 리프레쉬신호(AREF)와 프리차지신호(PCG)에 응답하여 제2 제어신호(WCK_CTRL1)를 생성할 수 있다. 예컨대, 제2 클럭 제어부(240)는 오토 리프레쉬(AREF)에 응답하여 클럭 제어신호(WCK_CTRL_FLAG)를 활성화할 수 있고 프리차지신호(PCG)에 응답하여 클럭 제어신호(WCK_CTRL_FLAG)를 비활성화할 수 있다.
제3 클럭 제어부(250)는 상기 제2 조건에 따라 제2 제어신호(WCK_CTRL1)를 클럭 제어신호(WCK_CTRL_FLAG)로써 출력할 수 있다.
데이터 입력부(260)는 데이터용 패드들(DQ0 ~ DQn)로부터 입력되는 데이터신호들을 클럭 제어신호(WCK_CTRL_FLAG)와 클럭신호(WCK)에 응답하여 입력받을 수 있다. 예컨대, 데이터 입력부(260)는 클럭 제어신호(WCK_CTRL_FLAG)에 응답하여 클럭신호(WCK)의 토글링 구간을 제한하여 제한 클럭신호(WCK')를 생성하고, 상기 데이터신호들을 제한 클럭신호(WCK')에 동기시켜 반도체 장치(200)의 내부로 전달할 수 있다.
이와 같은 본 발명의 제2 실시예에 따르면, 라이트 트레이닝 모드와 관련된 구간 정보(=flight time)에 따라 오토 리프레쉬 모드 또는 라이트 트레이닝 모드에 대응하는 구간 동안 클럭신호를 제한적으로 이용할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 장치 110 : 커맨드 디코딩부
120 : MRS 회로부 130 : 클럭 제어부
131 : 제1 제어부 133 : 제2 제어부
140 : 데이터 입력부 141 : 클럭 제한부
143_1 ~ 143_n+1 : 입력 버퍼부들

Claims (20)

  1. 라이트 트레이닝신호와 라이트 관련 정보신호에 응답하여 클럭 제어신호를 생성하기 위한 제어부; 및
    상기 클럭 제어신호와 클럭신호에 응답하여 라이트 트레이닝을 위한 데이터신호를 입력받기 위한 입력부를 포함하며,
    상기 제어부는,
    상기 라이트 트레이닝신호와 상기 라이트 관련 정보신호에 응답하여 라이트 트레이닝 종료신호를 생성하기 위한 제1 제어부; 및
    상기 라이트 트레이닝신호와 상기 라이트 트레이닝 종료신호에 응답하여 상기 클럭 제어신호를 생성하기 위한 제2 제어부를 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 라이트 관련 정보신호는 라이트 레이턴시(write latency) 정보와 버스트 렝쓰(burst length) 정보 중 적어도 하나를 포함하는 반도체 장치.
  3. 삭제
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 제어부는 쉬프트 레지스터(shift register)를 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 제어부는 SR 래치를 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 입력부는,
    상기 클럭 제어신호에 응답하여 상기 클럭신호의 토글링 구간을 제한하여 제한 클럭신호를 생성하기 위한 클럭 제한부; 및
    상기 제한 클럭신호에 응답하여 상기 데이터신호를 입력받기 위한 입력 버퍼부를 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    커맨드신호를 입력받기 위한 제1 패드;
    상기 커맨드신호에 응답하여 상기 라이트 트레이닝신호를 생성하기 위한 커맨드 디코딩부;
    상기 라이트 관련 정보신호를 생성하기 위한 MRS(mode register set) 회로부; 및
    상기 데이터신호를 입력받기 위한 제2 패드를 더 포함하는 반도체 장치.
  8. 라이트 트레이닝신호와 라이트 관련 정보신호에 응답하여 제1 제어신호를 생성하기 위한 제1 클럭 제어부;
    리프레쉬신호와 프리차지신호에 응답하여 제2 제어신호를 생성하기 위한 제2 클럭 제어부;
    상기 라이트 관련 정보신호에 응답하여 상기 제1 및 제2 제어신호 중 어느 하나를 클럭 제어신호로써 생성하기 위한 제3 클럭 제어부; 및
    상기 클럭 제어신호와 클럭신호에 응답하여 라이트 트레이닝을 위한 데이터신호를 입력받기 위한 데이터 입력부
    를 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 라이트 관련 정보신호는 라이트 레이턴시(write latency) 정보와 버스트 렝쓰(burst length) 정보 중 적어도 하나를 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1 클럭 제어부는,
    상기 라이트 트레이닝신호와 상기 라이트 관련 정보신호에 응답하여 라이트 트레이닝 종료신호를 생성하기 위한 제1 제어부; 및
    상기 라이트 트레이닝신호와 상기 라이트 트레이닝 종료신호에 응답하여 상기 클럭 제어신호를 생성하기 위한 제2 제어부를 포함하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1 제어부는 쉬프트 레지스터(shift register)를 포함하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제2 제어부는 SR 래치를 포함하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제2 클럭 제어부는 SR 래치를 포함하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제3 클럭 제어부는,
    상기 라이트 트레이닝신호와 상기 제1 제어신호 사이의 플라이트 타임(flight time)에 대응하는 구간 정보와 상기 라이트 레이턴시 정보에 기초하여 선택 제어신호를 생성하기 위한 선택 제어부; 및
    상기 선택 제어신호에 응답하여 상기 제1 및 제2 제어신호 중 어느 하나를 선택하여 상기 클럭 제어신호를 출력하기 위한 선택 출력부를 포함하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 선택 제어부는 상기 구간 정보를 저장하기 위한 저장부를 포함하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 데이터 입력부는,
    상기 클럭 제어신호에 응답하여 상기 클럭신호의 토글링 구간을 제한하여 제한 클럭신호를 생성하기 위한 클럭 제한부; 및
    상기 제한 클럭신호에 응답하여 상기 데이터신호를 입력받기 위한 입력 버퍼부를 포함하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    커맨드신호를 입력받기 위한 제1 패드;
    상기 커맨드신호에 응답하여 상기 라이트 트레이닝신호와 상기 리프레쉬신호와 상기 프리차지신호를 생성하기 위한 커맨드 디코딩부;
    상기 라이트 관련 정보신호를 생성하기 위한 MRS(mode register set) 회로부; 및
    상기 데이터신호를 입력받기 위한 제2 패드를 더 포함하는 반도체 장치.
  18. 리프레쉬 모드에 진입한 상태에서 라이트 트레이닝 모드에 진입 가능한 반도체 장치의 구동방법에 있어서,
    라이트 레이턴시(write latency) 정보와 구간 정보를 비교한 결과에 따라 상기 라이트 트레이닝 모드에 대응하는 제1 제어신호와 상기 리프레쉬 모드에 대응하는 제2 제어신호 중 어느 하나를 선택하도록 설정되는 단계;
    상기 라이트 트레이닝 모드 또는 상기 리프레쉬 모드에 진입하면, 상기 제1 제어신호 또는 상기 제2 제어신호에 응답하여 클럭 제어신호를 생성하는 단계;
    상기 클럭 제어신호에 응답하여 클럭신호의 토글링 구간을 제한하여 제한 클럭신호를 생성하는 단계; 및
    상기 제한 클럭신호에 응답하여 라이트 트레이닝을 위한 데이터신호를 입력받는 단계를 포함하며,
    상기 구간 정보는 상기 라이트 트레이닝 모드에 진입한 시점부터 상기 제1 제어신호가 생성되는 시점까지의 구간에 대응하는 정보를 포함하는 반도체 장치의 구동방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 라이트 레이턴시 정보와 상기 구간 정보를 비교한 결과 상기 제1 제어신호를 선택하도록 설정되면,
    상기 클럭 제어신호를 생성하는 단계는 상기 라이트 트레이닝 모드에 진입하는 경우 상기 라이트 레이턴시 정보와 버스트 렝쓰(burst length) 정보에 기초하여 상기 제1 제어신호를 생성하는 반도체 장치의 구동방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 라이트 레이턴시 정보와 상기 구간 정보를 비교한 결과 상기 제2 제어신호를 선택하도록 설정되면,
    상기 클럭 제어신호를 생성하는 단계는 상기 리프레쉬 모드에 진입하는 경우 리프레쉬신호와 프리차지신호에 응답하여 상기 제2 제어신호를 생성하는 반도체 장치의 구동방법.
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