KR20150142852A - 다중 위상 클럭을 생성하는 반도체 시스템 및 이의 트레이닝 방법 - Google Patents

다중 위상 클럭을 생성하는 반도체 시스템 및 이의 트레이닝 방법 Download PDF

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KR20150142852A
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Abstract

메모리 시스템은 메모리 컨트롤러 및 메모리를 포함할 수 있다. 상기 메모리 컨트롤러는 기준 클럭 신호로부터 서로 다른 위상을 갖는 복수의 컨트롤러 클럭을 생성한다. 상기 메모리는 소정의 위상 차이를 갖는 제 1 및 제 2 클럭을 수신하여 서로 다른 위상을 갖는 복수의 내부 클럭을 생성하고, 홀수 번째 데이터 및 짝수 번째 데이터 중 하나를 상기 복수의 내부 클럭에 동기하여 출력한다.

Description

다중 위상 클럭을 생성하는 반도체 시스템 및 이의 트레이닝 방법 {SEMICONDUCTOR SYSTEM GENERATING MULTI-PHASE CLOCKS AND TRAINING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 다중 위상 클럭을 생성하는 반도체 시스템 및 이의 트레이닝 방법에 관한 것이다.
일반적으로 반도체 시스템은 프로세서 또는 컨트롤러와 같은 마스터 장치와 하위 프로세서, 데이터 저장 장치 또는 메모리와 같은 슬레이브 장치를 포함할 수 있다. 상기 마스터 장치 및 슬레이브 장치는 서로 데이터를 송신 및 수신하며 통신할 수 있다. 상기 마스터 장치 및 슬레이브 장치는 클럭 신호에 기초하여 동작할 수 있고, 상기 마스터 장치는 상기 슬레이브 장치로 클럭 신호를 전송할 수 있다. 또한, 상기 마스터 장치 및 슬레이브 장치는 서로 데이터를 정확하게 송신 및 수신하기 위해, 상기 클럭 신호 동기 방식으로 데이터 통신을 수행한다. 즉, 상기 마스터 장치는 상기 클럭 신호에 동기하여 상기 슬레이블 장치로 데이터를 전송하고, 상기 슬레이브 장치는 상기 클럭 신호에 동기하여 상기 마스터 장치로 데이터를 전송할 수 있다.
본 발명의 실시예는 메모리 컨트롤로에서 전송된 싱글 엔디드 클럭으로부터 다중 위상을 갖는 클럭을 생성하는 메모리를 제공하고, 상기 메모리에서 생성된 다중 위상 클럭의 듀티 비를 조절하는 트레이닝 동작을 수행하는 반도체 시스템을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은 기준 클럭 신호로부터 서로 다른 위상을 갖는 복수의 컨트롤러 클럭을 생성하는 메모리 컨트롤러; 및 소정의 위상 차이를 갖는 제 1 및 제 2 클럭을 수신하여 서로 다른 위상을 갖는 복수의 내부 클럭을 생성하고, 홀수 번째 데이터 및 짝수 번째 데이터 중 하나를 상기 복수의 내부 클럭에 동기하여 출력하는 메모리를 포함한다.
본 발명의 실시예에 따른 메모리 시스템은 기준 클럭 신호로부터 서로 다른 위상을 갖는 복수의 컨트롤러 클럭을 생성하는 메모리 컨트롤러; 및 소정의 위상 차이를 갖는 제 1 및 제 2 클럭을 수신하여 서로 다른 위상을 갖는 제 1 그룹의 클럭 및 제 2 그룹의 클럭을 생성하고, 홀수 번째 데이터 및 짝수 번째 데이터 중 하나를 상기 제 1 그룹의 클럭 및 제 2 그룹의 클럭 중 하나에 동기하여 출력하는 메모리를 포함한다.
본 발명의 실시예에 따른 메모리 시스템은 기준 클럭 신호로부터 서로 다른 위상을 갖는 복수의 컨트롤러 클럭을 생성하는 메모리 컨트롤러; 및 소정의 위상 차이를 갖는 제 1 및 제 2 클럭을 수신하여 서로 다른 위상을 갖는 내부 클럭을 생성하고, 홀수 번째 에러 감지 정보 및 짝수 번째 에러 감지 정보를 에러 감지 코드로서 상기 내부 클럭에 동기하여 출력하는 메모리를 포함한다.
본 발명의 실시예는 적은 개수의 클럭 버스를 이용하여 메모리 내부에서 다양한 위상을 갖는 클럭이 생성될 수 있도록 하고, 트레이닝 동작을 통해 상기 클럭의 듀티 비를 정확하게 조절할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 메모리 시스템의 구성을 보여주는 도면,
도 3은 도 2에 도시된 클럭 드라이버 구성을 보여주는 도면,
도 4는 도 2에 도시된 트레이닝부의 구성을 보여주는 도면,
도 5a 내지 도 5d는 도 2에 도시된 클럭 리시버의 다양한 구성을 보여주는 도면,
도 6은 도 2 및 도 3에 도시된 클럭 리시버를 통해 생성되는 내부 클럭의 타이밍도,
도 7은 도 2에 도시된 데이터 입출력부의 구성을 보여주는 도면,
도 8은 본 발명의 실시예에 따른 메모리 시스템의 동작을 보여주는 도면,
도 9는 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 10은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 11은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 12는 본 발명의 실시예에 따른 메모리 시스템의 구성을 보여주는 도면,
도 13은 도 12에 도시된 메모리 시스템의 동작을 보여주는 타이밍도이다.
도 1에서, 본 발명의 실시예에 따른 반도체 시스템(1)은 메모리 컨트롤러(11) 및 메모리(12)를 포함할 수 있다. 상기 메모리 컨트롤러(11) 및 메모리(12)는 서로 데이터를 송신 및 수신하며 통신할 수 있다. 상기 메모리 컨트롤러(11)는 상기 메모리(12)의 동작을 제어할 수 있다. 한정하는 것은 아니지만, 예를 들어, 상기 메모리(12)는 데이터의 쓰기 및 읽기 동작을 수행할 수 있고, 상기 메모리 컨트롤러(11)는 상기 메모리(12)가 상기 쓰기 및 읽기 동작을 수행하도록 제어할 수 있다. 상기 메모리 컨트롤러(11)는 복수의 버스를 통해 다양한 제어신호를 상기 메모리(12)로 전송하여 상기 메모리(12)의 동작을 제어할 수 있다. 상기 메모리 컨트롤러(11)는 적어도 2개 이상의 클럭(CLK), 커맨드 신호(CMD), 어드레스 신호(ADD) 및 데이터(DQ)를 상기 메모리(12)로 전송하여 상기 메모리(12)가 상기 데이터를 저장하는 쓰기 동작을 수행하도록 할 수 있다. 또한, 상기 메모리 컨트롤러(11)는 적어도 2개 이상의 클럭(CLK), 커맨드 신호(CMD) 및 어드레스 신호(ADD)를 상기 메모리(12)로 전송하여 상기 메모리(12)가 자신이 저장한 데이터를 출력하는 읽기 동작을 수행하도록 할 수 있다.
상기 메모리 컨트롤러(11)는 상기 메모리(12)를 제어하는 마스터 장치일 수 있다. 상기 메모리 컨트롤러(11)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP), 컨트롤러 칩일 수 있다.
상기 메모리(12)는 DRAM과 같은 휘발성 메모리 장치일 수 있고, FLASH 메모리 장치, 상변화 메모리 장치(PCRAM), 저항성 메모리 장치(ReRAM), 강유전체 메모리 장치(FeRAM), 자성 메모리 장치(MRAM), 스핀 주입 자기 메모리 장치(STTRAM) 등과 같은 비휘발성 메모리일 수 있다. 또는 상기 메모리(120)는 상기 휘발성 메모리 및 비휘발성 메모리 중 2개 이상의 조합으로 구성될 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 시스템(2)의 구성을 보여주는 도면이다. 도 2에서, 상기 반도체 시스템(2)은 메모리 컨트롤러(21) 및 메모리(22)를 포함할 수 있다. 상기 메모리 컨트롤러(21)는 서로 다른 위상을 갖는 적어도 2개의 클럭(CLK1, CLK2)을 상기 메모리로 전송하고, 상기 메모리(22)는 상기 적어도 2개의 클럭(CLK1, CLK2)에 기초하여 서로 다른 위상을 갖는 복수의 내부 클럭(ICLK<0:3>)을 생성할 수 있다. 상기 서로 다른 위상을 갖는 적어도 2개의 클럭(CLK1, CLK2)은 소정의 위상 차이를 가질 수 있다. 한정하는 것은 아니며, 예를 들어, 상기 소정의 위상 차이는 90도 또는 270도일 수 있다. 상기 2개의 클럭(CLK1, CLK2)은 차동 클럭이 아니며, 싱글 엔디드(single ended) 클럭인 것이 바람직하다. 일반적인 반도체 시스템에서, 메모리 컨트롤러는 메모리로 차동 클럭을 전송한다. 상기 차동 클럭을 전송하는 경우 클럭 전송을 위한 패드 및 버스의 수가 증가될 수 있다. 본 발명의 실시예에 따른 상기 메모리 컨트롤러(21)는 서로 소정의 위상 차이를 갖고 싱글 엔디드 형태를 갖는 클럭을 상기 메모리(22)로 전송할 수 있다. 상기 메모리 컨트롤러(21)는 기준 클럭(REFCLK)으로부터 서로 다른 위상을 갖는 복수의 컨트롤러 클럭(CCLK<0:3>)을 생성할 수 있다. 상기 메모리 컨트롤러(21)는 상기 복수의 컨트롤러 클럭(CCLK<0:3>) 중 적어도 2개의 클럭(CCLK<0>, CCLK<3>)을 제 1 및 제 2 클럭(CLK1, CLK2)으로서 상기 메모리(22)로 전송할 수 있다. 상기 기준 클럭(REFCLK)은 상기 메모리 컨트롤러(21) 내부 또는 외부에 구비되는 위상 고정 루프와 같은 클럭 생성 회로로부터 생성될 수 있다.
상기 메모리(22)는 상기 메모리 컨트롤러(21)로부터 상기 제 1 및 제 2 클럭(CLK1, CLK2)을 수신하고, 상기 제 1 및 제 2 클럭(CLK1, CLK2)에 기초하여 서로 다른 위상을 갖는 복수의 내부 클럭(ICLK<0:3>)을 생성할 수 있다. 상기 메모리(22)는 상기 복수의 내부 클럭(ICLK<0:3>)에 응답하여 다양한 동작을 수행할 수 있고, 예를 들어, 상기 메모리(22)는 상기 복수의 내부 클럭(ICLK<0:3>)에 응답하여 데이터의 쓰기 및 읽기 동작을 수행할 수 있다. 이하의 상세한 설명에서, 상기 복수의 데이터는 리드 데이터(RDATA) 및 라이트 데이터(WDATA)로 언급될 수 있으며, 상기 리드 데이터(RDATA)는 상기 읽기 동작을 통해 상기 메모리(22)로부터 출력되는 데이터를 의미할 수 있고, 상기 라이트 데이터(WDATA)는 상기 쓰기 동작을 통해 상기 메모리(22)로 저장되는 데이터를 의미할 수 있다. 상기 메모리(22)는 상기 복수의 내부 클럭(ICLK<0:3>)에 응답하여 리드 데이터(RDATA)를 상기 메모리 컨트롤러(21)로 출력할 수 있다. 상기 리드 데이터(RDATA)는 복수일 수 있고, 상기 메모리(22)에 저장된 데이터일 수 있다. 상기 메모리(22)는 복수의 데이터 중 일부의 데이터를 상기 복수의 내부 클럭(ICLK<0:3>)에 동기시켜 출력할 수 있다. 예를 들어, 상기 메모리(22)는 상기 복수의 데이터 중에서, 홀수 번째 데이터 또는 짝수 번째 데이터만을 상기 복수의 내부 클럭(ICLK<0:3>)에 동기시켜 출력할 수 있다. 상기 메모리(22)가 DDR(Double Data Rate) 동작을 수행하는 경우, 상기 복수의 데이터는 클럭의 라이징 에지 및 폴링 에지에 동기되는 홀수 번째 데이터 및 짝수 번째 데이터로 구분될 수 있다. 상기 메모리(22)는 상기 복수의 데이터 중 홀수 또는 짝수 번째 데이터만을 상기 복수의 내부 클럭(OCLK<0:3>)에 동기시켜 출력함으로써, 상기 메모리로부터 출력되는 데이터(DQ)가 상기 내부 클럭(ICLK<0:3>)과 실질적으로 동일 듀티 비를 갖도록 한다. 이와 관련해서는 아래에서 더욱 상세하게 설명하기로 한다.
도 2에서, 상기 메모리 컨트롤러(21)는 클럭 생성부(210), 클럭 드라이버 (220) 및 트레이닝부(230)를 포함할 수 있다. 상기 클럭 생성부(210)는 상기 기준 클럭(REFCLK)을 수신하여 복수의 컨트롤러 클럭(CCLK<0:3>)을 생성할 수 있다. 상기 복수의 컨트롤러 클럭(CCLK<0:3>)은 서로 다른 위상을 가질 수 있고, 예를 들어, 상기 컨트롤러 클럭(CCLK<0:3>)은 각각 90도의 위상 차이를 갖는 클럭일 수 있다.
상기 클럭 드라이버(220)는 상기 컨트롤러 클럭(CCLK<0:3>) 중 적어도 2개의 클럭(CCLK<0>, CCLK<3>)을 구동하여 제 1 및 제 2 클럭(CLK1, CLK2)으로 출력할 수 있다. 상기 제 1 및 제 2 클럭(CLK1, CLK2)은 버스를 통해 상기 메모리(22)로 전송될 수 있다. 상기 클럭 드라이버(220)는 예를 들어, 상기 컨트롤러 클럭(CCLK<0:3>) 중 첫 번째 컨트롤러 클럭(CCLK<0>)과 이와 90도의 위상 차이를 갖는 네 번째 컨트롤러 클럭(CCLK<3>)을 상기 제 1 및 제 2 클럭(CLK1, CLK2)으로 제공할 수 있다. 상기 클럭 드라이버(220)는 가변 지연 코드(VDLC<0:m>)에 응답하여 상기 컨트롤러 클럭(CCLK<0:3>)을 가변 지연할 수 있고, 가변 전원(VBC)에 응답하여 상기 컨트롤러 클럭(CCLK<0:3>)을 구동할 수 있다.
상기 트레이닝부(230)는 상기 메모리로부터 출력되는 데이터(DQ)를 수신할 수 있다. 상기 트레이닝부(230)는 상기 메모리로부터 출력되는 데이터(DQ)에 기초하여 상기 클럭 드라이버(220)를 제어할 수 있다. 상기 트레이닝부(230)는 상기 데이터(DQ)의 듀티 비를 감지할 수 있고, 상기 듀티 비 감지 결과에 기초하여 상기 가변 지연 코드(VDLC<0:m>) 및 가변 전원(VBC)을 생성할 수 있으며, 상기 클럭 드라이버(220)로 상기 가변 지연 코드(VDLC<0:m>) 및 가변 전원(VBC)을 제공할 수 있다. 예를 들어, 상기 트레이닝부(230)는 상기 데이터(DQ)의 듀티 비가 50:50이 될 때까지 상기 가변 지연 코드(VDLC<0:m>)의 논리 값과 상기 가변 전원(VBC)의 레벨을 변경시킬 수 있다.
상기 트레이닝부(230)는 컨트롤러 데이터 입출력부(231) 및 듀티 감지부(232)를 포함할 수 있다. 상기 컨트롤러 데이터 입출력부(231)는 상기 메모리(22)로부터 전송된 데이터를 수신하고, 상기 메모리(22)로 저장될 데이터를 전송할 수 있다. 상기 컨트롤러 데이터 입출력부(231)는 상기 컨트롤러 클럭(CCLK<0:3>)에 동기하여 상기 데이터를 전송하고 수신할 수 있다. 상기 듀티 감지부(232)는 상기 컨트롤러 데이터 입출력부(231)를 통해 상기 메모리로부터 출력되는 데이터(DQ)를 수신할 수 있다. 상기 듀티 감지부(232)는 상기 메모리로부터 출력되는 데이터(DQ)의 듀티 비를 감지하여 상기 가변 지연 코드(VDLC<0:m>) 및 상기 가변 전원(VBC)을 생성할 수 있다. 상기 듀티 감지부(230)는 상기 메모리로부터 출력되는 데이터(DQ)의 듀티 비가 50:50이 될 때까지 상기 가변 지연 코드(VDLC<0:m>)의 논리 값을 증감시킬 수 있고, 또한 상기 가변 전원(VBC)의 레벨을 상승 또는 강하시킬 수 있다.
도 2에서, 상기 메모리(22)는 클럭 리시버(240) 및 데이터 입출력부(250)를 포함할 수 있다. 상기 클럭 리시버(240)는 상기 메모리 컨트롤러(21)로부터 상기 제 1 및 제 2 클럭(CLK1, CLK2)을 수신한다. 상기 클럭 리시버(240)는 상기 제 1 및 제 2 클럭(CLK1, CLK2)에 기초하여 서로 다른 위상을 갖는 복수의 내부 클럭(ICLK<0:3>)을 생성할 수 있다. 상기 클럭 리시버(240)는 싱글 엔디드 형태를 갖는 상기 제 1 및 제 2 클럭(CLK1, CLK2)을 다양한 방식으로 조합하여 상기 복수의 내부 클럭(ICLK<0:3>)을 생성할 수 있다.
상기 데이터 입출력부(250)는 상기 메모리 컨트롤러(21)로부터 전송된 데이터(DQ)를 수신하고, 라이트 데이터(WDATA)를 상기 메모리(22)의 내부 회로로 출력할 수 있다. 또한, 상기 데이터 입출력부(250)는 상기 메모리에 저장된 리드 데이터(RDATA)를 상기 메모리 컨트롤러로 출력할 수 있다. 상기 데이터 입출력부(250)는 상기 내부 클럭(ICLK<0:3>)에 동기하여 상기 리드 데이터(RDATA)를 상기 데이터(DQ)로서 출력할 수 있다. 상기 데이터 입출력부(250)는 이븐-오드 플래그(EV_OD_FALG)를 더 수신할 수 있다. 상기 이븐-오드 플래그(EV_OD_FLAG)는 상기 데이터 입출력부(250)를 통해 출력되는 리드 데이터(RDATA) 중 일부가 선택적으로 출력될 수 있도록 하는 신호로서, 메모리 컨트롤러(21)로부터 수신되는 커맨드 신호 또는 어드레스 신호들로부터 생성될 수 있고, 상기 메모리(22) 내부에서 테스트 모드 신호로서 생성될 수 있는 신호이다. 상기 데이터 입출력부(250)는 상기 이븐-오드 플래그(EV_OD_FLAG)에 응답하여 상기 리드 데이터(RDATA) 중 홀수 번째 데이터 및 짝수 번째 데이터 중 하나를 상기 내부 클럭(ICLK<0:3>)에 동기시켜 출력할 수 있다.
도 3은 도 2에 도시된 클럭 드라이버(220)의 구성을 보여주는 도면이다. 도 3에서, 상기 클럭 드라이버(220)는 복수의 지연부(301, 302) 및 복수의 버퍼링부(303, 304)를 포함할 수 있다. 상기 지연부(301)는 상기 복수의 컨트롤러 클럭(CCLK<0:3>) 중 하나(CCLK<0>)를 수신하고, 상기 가변 지연 코드(VDLC<0:m>)에 응답하여 상기 수신된 클럭(CCLK<0>)을 지연시킬 수 있다. 마찬가지로, 상기 지연부(302)는 상기 복수의 컨트롤러 클럭(CCLK<0:3>) 중 하나(CCLK<3>)를 수신하고, 상기 가변 지연 코드(VDLC<0:m>)에 응답하여 상기 수신된 클럭(CCLK<3>)을 지연시킬 수 있다. 상기 지연부(301, 302)의 지연량은 상기 가변 지연 코드(VDLC<0:m>)에 따라 변화될 수 있다.
상기 버퍼링부(303)는 상기 지연부(301)의 출력을 수신하고, 가변 전원(VBC)으로 상기 지연부(301)의 출력을 구동하여 상기 제 1 클럭(CLK1)을 생성할 수 있다. 상기 버퍼링부(304)는 상기 지연부(302)의 출력을 수신하고, 상기 가변 전원(VBC)으로 상기 지연부(302)의 출력을 구동하여 상기 제 2 클럭(CLK2)을 생성할 수 있다. 상기 버퍼링부(303, 304)는 상기 가변 전원(VBC)의 레벨에 따라 상기 제 1 및 제 2 클럭(CLK1, CLK2)의 진폭을 조절할 수 있다. 상기 클럭 드라이버(220)는 상기 가변 지연 코드(VDLC<0:m>)에 응답하여 변화되는 지연량을 갖는 지연부(301, 302)와 상기 가변 전원(VBC)에 따라 상기 제 1 및 제 2 클럭(CLK1, CLK2)의 진폭을 변경시키는 버퍼링부(303, 304)를 구비하여, 상기 메모리(22)가 생성하는 상기 내부 클럭(ICLK<0:3>)의 듀티 비가 조절될 수 있도록 한다.
도 4는 도 2에 도시된 트레이닝부(230)의 구성을 보여주는 도면이다. 상기 트레이닝부(230)는 컨트롤러 데이터 입출력부(231) 및 듀티 감지부(232)를 포함할 수 있고, 상기 컨트롤러 데이터 입출력부(231)는 병렬화부(401), 직렬화부(402) 및 복수의 버퍼(403, 404)를 포함할 수 있다. 상기 버퍼(403) 및 상기 병렬화부(401)는 버스를 통해 상기 메모리로부터 전송된 데이터(DQ)를 병렬 데이터로 변환하여 상기 라이트 데이터(WDATA)를 생성할 수 있다. 도 4에서, 상기 라이트 데이터(WDATA)는 상기 메모리 컨트롤러(21)가 상기 메모리(22)로부터 수신하는 데이터일 수 있다. 상기 병렬화부(401)는 상기 컨트롤러 클럭(CCLK<0:3>)에 응답하여 상기 데이터(DQ)로부터 상기 라이트 데이터(WDATA)를 생성할 수 있다. 상기 직렬화부(402) 및 버퍼(403)는 리드 데이터(RDATA)를 직렬 데이터로 변환하여 상기 메모리 컨트롤러(21)에서 상기 메모리(22)로 전송되는 데이터(DQ)를 생성할 수 있다. 도 4에서, 상기 리드 데이터(RDATA)는 메모리 컨트롤러(21)로부터 상기 메모리(22)로 전송되는 데이터일 수 있다. 상기 직렬화부(402)는 상기 컨트롤러 클럭(CCLK<0:3>)에 응답하여 상기 리드 데이터(RDATA)로부터 상기 데이터(DQ)를 생성할 수 있다.
상기 듀티 감지부(232)는 상기 버퍼(403)를 통해 상기 메모리로부터 전송된 데이터(DQ)를 수신할 수 있다. 상기 듀티 감지부(232)는 상기 데이터(DQ)에 기초하여 상기 가변 지연 코드(VDLC<0:m>) 및 상기 가변 전원(VBC)을 생성할 수 있다. 상기 듀티 감지부(232)는 상기 데이터(DQ)의 듀티 비를 감지하고, 감지된 듀티 비가 50:50이 될 때까지, 상기 가변 지연 코드(VDLC<0:m>)의 논리 값을 증감시킬 수 있고, 상기 가변 전원(VBC)의 전압 레벨을 증감시킬 수 있다.
도 5a 내지 도 5d는 도 2에 도시된 클럭 리시버(240)의 다양한 구성을 보여주는 도면이다. 도 5a에서, 상기 클럭 리시버(240A)는 상기 제 1 및 제 2 클럭(CLK1, CLK2)을 수신하여 상기 복수의 내부 클럭(ICLK<0:3>)을 생성할 수 있다. 상기 클럭 리시버(240A)는 제 1 저항(511), 제 2 저항(512), 제 1 비교기(513) 및 제 2 비교기(514)를 포함할 수 있다. 상기 제 1 저항(511)의 일 단은 상기 제 1 클럭(CLK1)의 입력 단 및 상기 제 1 비교기(513)의 제 1 입력 단과 연결될 수 있다. 상기 제 1 저항(511)의 타 단은 상기 제 1 비교기(513)의 제 2 입력 단 및 상기 제 2 비교기(514)의 제 1 입력 단과 연결될 수 있다. 상기 제 2 저항(512)의 일 단은 상기 제 1 저항(511)의 타 단과 연결될 수 있다. 상기 제 2 저항(512)의 타 단은 상기 제 2 클럭(CLK2)의 입력 단 및 상기 제 2 비교기(514)의 제 2 입력 단과 연결될 수 있다. 상기 제 1 저항(511)의 타 단은 상기 제 2 저항(512)의 일 단과 연결됨으로써, 상기 제 1 및 제 2 클럭(CLK1, CLK2)의 전압 레벨의 평균에 해당하는 전압 레벨을 갖는 비교전압이 생성될 수 있다. 상기 비교전압은 상기 제 1 비교기(513)의 제 2 입력 단 및 상기 제 2 비교기(514)의 제 1 입력 단으로 인가되어 상기 제 1 및 제 2 비교기(513, 514)의 비교 기준으로 사용될 수 있다. 따라서, 상기 제 1 및 제 2 비교기(513, 514)는 각각 상기 비교전압과 상기 제 1 및 제 2 클럭(CLK1, CLK2)의 레벨을 비교하여 상기 복수의 내부 클럭(ICLK<0:3>)을 생성할 수 있고, 상기 복수의 내부 클럭(ICLK<0:3>)은 각각 90도의 위상 차이를 가질 수 있다.
도 5b에서, 클럭 리시버(240B)는 상기 제 1 및 제 2 클럭(CLK1, CLK2)을 수신하여 상기 복수의 내부 클럭(ICLK<0:3>)을 생성할 수 있다. 상기 클럭 리시버(240B)는 도 5a의 클럭 리시버(240A)와 동일한 구성을 가질 수 있으며, 상기 비교전압이 제공되는 노드에 연결되는 캐패시터(525)를 더 포함할 수 있다. 상기 캐패시터(525)는 상기 비교전압의 레벨이 급격히 변동되는 것을 방지하여 상기 제 1 및 제 2 비교기가 안정적으로 비교동작을 수행할 수 있도록 한다.
도 5c에서, 클럭 리시버(240C)는 상기 제 1 클럭(CLK1), 제 2 클럭(CLK2) 및 제 1 전압(VREF1)을 수신하여 상기 복수의 내부 클럭(ICLK<0:3>)을 생성할 수 있다. 상기 클럭 리시버(240C)는 제 3 및 제 4 비교기(531, 532)를 포함할 수 있다. 상기 제 3 비교기(531)의 제 1 입력 단은 상기 제 1 클럭(CLK1)을 수신하고, 상기 제 4 비교기(532)의 제 2 입력 단은 상기 제 2 클럭(CLK2)을 수신할 수 있다. 상기 제 3 비교기(531)의 제 2 입력 단 및 상기 제 4 비교기(532)의 제 1 입력 단은 상기 제 1 전압(VREF1)을 공통 수신할 수 있다. 상기 제 1 전압(VREF1)은 상기 제 3 및 제 4 비교기(531, 532)의 비교 기준으로 사용될 수 있고, 상기 제 1 전압(VREF1)은 상기 메모리 내부에서 생성된 내부 전압을 이용할 수 있다.
도 5d에서, 클럭 리시버(240D)는 상기 제 1 클럭(CLK1), 제 2 클럭(CLK2), 제 2 전압(VREF2) 및 제 3 전압(VREF3)을 수신하여 상기 복수의 내부 클럭(ICLK<0:3>)을 생성할 수 있다. 상기 제 2 및 제 3 전압(VREF2, VREF3)은 상기 제 1 전압과 실질적으로 동일한 전압 레벨을 가질 수 있다. 도 5c의 클럭 리시버(240C)의 비교기가 비교 기준으로 제 1 전압(VREF1)을 공통 수신하는데 비해, 상기 클럭 리시버(240D)의 비교기의 비교 기준으로 제공되는 비교전압을 분리하였다. 상기 제 2 및 제 3 전압(VREF2, VREF3)은 각각 상기 메모리(22) 내부에서 생성되는 내부 전압일 수 있고, 상기 메모리(22) 외부에서 인가되는 외부 전압일 수 있다.
도 6은 도 2 및 도 3에 도시된 클럭 리시버(240)를 통해 생성되는 내부 클럭(ICLK<0:3>)의 파형도이다. 상기 클럭 리시버(240)가 상기 클럭 드라이버(220)로부터 상기 제 1 클럭(CLK1) 및 상기 제 1 클럭(CLK1)과 270도의 위상 차이를 갖는 제 2 클럭(CLK2)을 수신하면, 상기 클럭 리시버(240A)의 제 1 비교기(513)는 첫 번째 내부 클럭(ICLK<0>)과, 상기 첫 번째 내부 클럭(ICLK<0>)과 180도의 위상 차이를 갖는 세 번째 내부 클럭(ICLK<2>)을 생성할 수 있다. 또한, 상기 클럭 리시버(240A)의 제 2 비교기(514)는 상기 첫 번째 내부 클럭(ICLK<0>)과 90도의 위상 차이를 갖는 두 번째 내부 클럭(ICLK<1>)과, 상기 두 번째 내부 클럭(ICLK<1>)과 180도의 위상 차이를 갖고 상기 첫 번째 내부 클럭(ICLK<0>)과 270도의 위상 차이를 갖는 네 번째 내부 클럭(ICLK<3>)을 생성할 수 있다. 상기 클럭 리시버(240B, 240C, 240D)도 동일하게 상기 내부 클럭(ICLK<0:3>)을 생성할 수 있을 것이다.
도 7은 도 2에 도시된 데이터 입출력부(250)의 구성을 보여주는 도면이다. 도 5에서, 상기 데이터 입출력부(250)는 병렬화부(701), 직렬화부(702) 및 복수의 버퍼(703, 704)를 포함할 수 있다. 상기 메모리 컨트롤러(21)와 메모리(22) 사이에서 버스를 통해 전송되는 데이터(DQ)는 직렬 데이터일 수 있다. 또한, 상기 메모리(22) 내부에서 저장되는 데이터를 병렬 데이터일 수 있다. 상기 버퍼(703)는 상기 메모리 컨트롤러(21)로부터 전송되는 데이터(DQ)를 수신하고, 상기 병렬화부(701)는 상기 데이터로부터 상기 메모리 컨트롤러(21)로부터 상기 메모리(22)로 전송된 직렬 데이터를 병렬 데이터로 변환하여 상기 라이트 데이터(WDATA)를 생성하기 위해 상기 내부 클럭(ICLK<0:3>)을 이용할 수 있다.
상기 직렬화부(702) 및 버퍼(704)는 상기 메모리(22)에 저장된 병렬 데이터인 상기 리드 데이터(RDATA)를 직렬 데이터로 변환하여 상기 데이터(DQ)로서 출력할 수 있다. 상기 직렬화부(702)는 상기 내부 클럭(ICLK<0:3>)에 응답하여 상기 리드 데이터(RDATA)를 상기 데이터(DQ)로 출력할 수 있다. 예를 들어, 상기 직렬화부(702)는 상기 리드 데이터(RDATA)를 상기 내부 클럭(ICLK<0:3>)의 라이징 에지에 동기시켜 상기 데이터(DQ)로서 출력할 수 있다. 또한, 상기 직렬화부(702)는 상기 이븐-오드 플래그(EV_OD_FLAG)를 수신할 수 있다. 상기 직렬화부(702)는 상기 이븐-오드 플래그(EV_OD_FLAG)에 응답하여 상기 리드 데이터(RDATA) 중 홀수 번째 또는 짝수 번째 데이터만을 상기 내부 클럭(ICLK<0:3>)에 동기시켜 출력할 수 있다.
도 8은 본 발명의 실시예에 따른 메모리 시스템(2)의 동작을 보여주는 도면이다. 도 8에서, 설명의 편의를 위해 상기 첫 번째 내부 클럭(ICLK<0>)과 네 번째 내부 클럭(ICLK<3>)만이 도시되었고, 각 데이터(DQ)가 상기 클럭(ICLK<0:3>)에 에지에 동기되어 출력되는 것을 도시하였다. 상기 데이터 입출력부(250)는 상기 리드 데이터(RDATA)를 상기 내부 클럭(ICLK<0:3>)의 라이징 에지에 각각 동기시켜 상기 데이터(DQ)로서 출력할 수 있다. 따라서, 상기 데이터 입출력부(250)로부터 출력되는 상기 데이터(DQ)는 상기 내부 클럭(ICLK<0:3>)의 1/4주기에 해당하는 윈도우를 갖는다. 도 8에 도시된 것과 같이, 상기 데이터 입출력부(250)로부터 순차적으로 출력되는 0-7 번째 데이터 및 0-3 번째 데이터는 상기 내부 클럭(ICLK<0:3>)의 1/4주기에 해당하는 윈도우를 갖는다.
상기 데이터 입출력부(250)가 상기 이븐-오드 플래그(EV_OD_FLAG)에 응답하여 상기 홀수 번째 데이터를 출력하는 경우, 순차적으로 0, 2, 5, 6, 0, 2 번째 데이터(DQ_OD)가 출력되며, 상기 0, 2, 4, 6, 0, 2 번째 데이터(DQ_OD)는 각각 상기 내부 클럭(ICLK<0:3>)의 반 주기에 해당하는 윈도우를 가질 수 있다. 마찬가지로, 상기 데이터 입출력부(250)가 상기 이븐-오드 플래그(EV_OD_FLAG)에 응답하여 상기 짝수 번째 데이터를 출력하는 경우, 1, 3, 5, 7, 1, 3 번째 데이터(DQ_EN)가 출력되며, 상기 1, 3, 5, 7, 1, 3 번째 데이터(DQ_EV)는 각각 상기 내부 클럭(ICLK<0:3>)의 반 주기에 해당하는 윈도우를 가질 수 있다.
상기 메모리 컨트롤러(21)의 상기 듀티 감지부(232)는 상기 메모리(22)로부터 전송된 데이터를 수신하고, 상기 데이터(DQ)의 듀티 비를 감지한다. 상기 데이터 입출력부(250)가 홀수 번째 데이터 또는 짝수 번째 데이터만을 출력할 때, 상기 데이터(DQ)는 상기 내부 클럭(ICLK<0:3>)의 반 주기에 해당하는 윈도우를 갖는다. 따라서, 상기 데이터(DQ)의 듀티 비는 실질적으로 상기 내부 클럭(ICLK<0:3>)의 듀티 비와 동일한 듀티 비를 가질 수 있다. 상기 듀티 감지부(232)는 상기 내부 클럭(ICLK<0:3>) 대신에 상기 데이터(DQ)의 듀티 비를 감지함으로써, 상기 내부 클럭(ICLK<0:3>)의 듀티 비를 판단해볼 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 시스템(3)의 구성을 보여주는 도면이다. 도 9에서, 상기 반도체 시스템(3)은 메모리 컨트롤러(31) 및 메모리(32)를 포함할 수 있다. 상기 메모리 컨트롤러(31) 및 메모리(32)는 도 2의 메모리 컨트롤러(21) 및 메모리(22)와 실질적으로 동일한 구성을 가질 수 있다. 그러나, 상기 메모리(32)는 상기 제 1 및 제 2 클럭(CLK1, CLK2)으로부터 8개의 내부 클럭(ICLK<0:7>)을 생성할 수 있고, 상기 메모리 컨트롤러(31)도 8개의 컨트롤러 클럭(CCLK<0:7>)을 생성할 수 있다.
상기 메모리(32)는 클럭 리시버(340), 데이터 입출력부(350) 및 클럭 분주기(360)를 포함할 수 있다. 상기 클럭 리시버(340) 및 상기 데이터 입출력부(350)는 도 2의 클럭 리시버(240) 및 데이터 입출력부(250)와 실질적으로 동일할 수 있다. 상기 클럭 분주기(360)는 상기 클럭 리시버(340)에서 생성된 복수의 내부 클럭(ICLK<0:3>)을 분주하여 제 1 및 제 2 그룹의 클럭(PCLK<0:3>, QCLK<0:3>)을 생성할 수 있다. 상기 클럭 분주기(360)는 상기 복수의 내부 클럭(ICLK<0:3>)을 분주함으로써 각각 0도, 45도, 90도, 135도, 180도, 225도, 270도 및 315도의 위상을 갖는 8개의 클럭을 생성할 수 있다. 예를 들어, 상기 제 1 그룹의 클럭(PCLK<0:3>)은 0도, 90도, 180도 및 270도의 위상을 갖는 클럭일 수 있고, 상기 제 2 그룹의 클럭(QCLK<0:3>)은 45도, 135도, 225도 및 315도의 위상을 갖는 클럭일 수 있다. 상기 메모리(32)는 클럭 분주기(360)를 더 포함하여 상기 메모리(32)의 내부 회로에서 사용될 수 있는 다양한 위상의 클럭을 생성할 수 있다.
도 10은 본 발명의 실시예에 따른 반도체 시스템(4)의 구성을 보여주는 도면이다. 도 10에서, 상기 반도체 시스템(4)은 메모리 컨트롤러(41) 및 메모리(42)를 포함하고, 도 9의 반도체 시스템(3)과 유사한 구성을 갖고 있다. 다만, 도 10의 반도체 시스템(4)의 메모리(42)는 복수의 클럭 분주기 및 복수의 듀티 보정부(DCC)를 더 포함할 수 있다. 상기 클럭 리시버(440)는 상기 제 1 및 제 2 클럭(CLK1, CLK2)을 수신하여 복수의 내부 클럭(ICLK<0:3>)을 생성할 수 있다. 상기 내부 클럭 중 일부(ICLK<0,2>)는 상기 제 1 듀티 보정부(제 1 DCC, 471)로 입력되고, 상기 내부 클럭 중 나머지 일부(ICLK<1,3>)는 상기 제 2 듀티 보정부(제 2 DCC, 472)로 입력될 수 있다. 상기 일부의 내부 클럭(ICLK<0,2>)은 상기 제 1 듀티 보정부(471)에 의해 듀티가 보정된 후 상기 제 1 분주기(461)로 입력될 수 있고, 상기 제 1 분주기(461)는 상기 제 1 듀티 보정부(471)의 출력을 분주하여 상기 제 1 그룹의 클럭(PCLK<0:3>)을 생성할 수 있다. 마찬가지로, 상기 나머지 내부 클럭(ICLK<1,3>)은 상기 제 2 듀티 보정부(472)에 의해 듀티가 보정된 후 상기 제 2 분주기(462)로 입력될 수 있고, 상기 제 2 분주기(462)는 상기 제 2 듀티 보정부(472)의 출력을 분주하여 상기 제 2 그룹의 클럭(QCLK<0:3>)을 생성할 수 있다. 상기 데이터 입출력부(450)는 상기 리드 데이터(RDATA)를 제 1 그룹의 클럭(PCLK<0:3>)에 동기시켜 상기 데이터(DQ)로서 출력할 수 있다.
상기 반도체 시스템(4)의 메모리(42)는 상기 내부 클럭(ICLK<0:3>)을 분주하여 상기 제 1 및 제 2 그룹의 클럭(PCLK<0:3>, QCLK<0:3>)을 생성하기 전에 상기 내부 클럭(ICLK<0:3>)에 대한 듀티 보정 동작이 이루어질 수 있도록 하고, 따라서, 정확한 듀티 비를 갖는 클럭이 생성될 수 있도록 한다. 따라서, 메모리 동작의 정확성을 확보할 수 있고, 메모리 컨트롤러(41)의 듀티 감지부(432)를 통한 트레이닝 동작이 짧은 시간 안에 완료될 수 있도록 할 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 시스템(5)의 구성을 보여주는 도면이다. 도 11에서, 상기 반도체 시스템(5)은 메모리 컨트롤러(51) 및 메모리(52)를 포함하고, 도 9 및 도 11에 도시된 반도체 시스템(3, 4)과 유사한 구성을 갖는다. 다만, 상기 반도체 시스템(5)의 메모리(52)는 클럭 스위칭부(580)를 더 포함할 수 있다. 상기 클럭 리시버(540)는 상기 제 1 및 제 2 클럭(CLK1, CLK2)을 수신하여 복수의 내부 클럭(ICLK<0:3>)을 생성할 수 있다. 상기 내부 클럭 중 일부(CLK<0,2>)는 상기 제 1 분주기(561)에 의해 분주되고, 제 1 그룹의 클럭(PCLK<0:3>)을 생성할 수 있다. 상기 내부 클럭 중 나머지 일부(ICLK<1,3>)는 상기 제 2 분주기(562)에 의해 분주되고, 제 2 그룹의 클럭(QCLK<0:3>)을 생성할 수 있다.
도 11에서, 상기 데이터 입출력부(450)는 상기 제 1 그룹의 클럭(PCLK<0:3>)을 수신할 수 있다. 상기 데이터 입출력부(450)는 상기 제 1 그룹의 클럭(PCLK<0:3>)에 응답하여 복수의 데이터(즉, 리드 데이터) 중 홀수 번째 또는 짝수 번째 데이터 만을 상기 메모리 컨트롤러(41)로 출력할 수 있다. 도 11에서, 상기 반도체 시스템(5)의 상기 메모리(52)는 클럭 스위칭부(580)를 더 포함하여, 상기 복수의 데이터가 상기 제 1 그룹의 클럭(PCLK<0:3>) 뿐만 아니라 상기 제 2 그룹의 클럭(QCLK<0:3>)에 동기되어 출력될 수 있도록 하고, 상기 제 1 그룹의 클럭(PCLK<0:3>)과 함께 상기 제 2 그룹의 클럭(QCLK<0:3>)에 기초하여 내부 클럭의 듀티 비를 보정할 수 있다. 상기 클럭 스위칭부(580)는 상기 제 1 및 제 2 그룹의 클럭(PCLK<0:3>)을 수신하고, 상기 제 1 및 제 2 그룹의 클럭(PCLK<0:3>, QCLK<0:3>) 중 하나를 상기 데이터 입출력부(550)로 제공할 수 있다. 상기 클럭 스위칭부(580)는 스위치 제어신호(SW)에 응답하여 상기 제 1 그룹의 클럭(PCLK<0:3>)을 상기 데이터 입출력부(550)의 입력 단(A)과 연결시킬 수 있고, 상기 데이터 입출력부(550)는 상기 제 1 그룹의 클럭(PCLK<0:3>)에 동기하여 홀수 번째 데이터 또는 짝수 번째 데이터를 출력할 수 있다. 상기 듀티 감지부(532)는 상기 제 1 그룹의 클럭(PCLK<0:3>)과 실질적으로 동일한 듀티 비를 갖는 상기 데이터(DQ)의 듀티 비를 감지함으로써, 상기 제 1 그룹의 클럭(PCLK<0:3>)의 듀티 비를 보정할 수 있다. 또한, 상기 클럭 스위칭부(580)는 상기 스위치 제어신호(SW)에 응답하여 제 2 그룹의 클럭(QCLK<0:3>)을 상기 데이터 입출력부(550)의 입력 단(A)과 연결시킬 수 있다. 이 때, 상기 데이터 입출력부(550)는 상기 입력 단(A)으로 수신된 상기 제 2 그룹의 클럭(QCLK<0:3>)에 동기시켜 홀수 번째 데이터 또는 짝수 번째 데이터를 출력할 수 있다. 따라서, 상기 듀티 감지부(532)는 상기 제 2 그룹의 클럭(QCLK<0:3>)과 실질적으로 동일한 듀티 비를 갖는 상기 데이터(DQ)의 듀티 비를 감지하여 상기 제 2 그룹의 클럭(QCLK<0:3>)의 듀티 비를 보정할 수 있다. 상기 클럭 스위칭부(580)는 상기 제 1 그룹의 클럭(CLK<0:3>)뿐만 아니라 상기 제 2 그룹의 클럭(PCLK<0:3>)에 대한 트레이닝 동작을 가능하게 한다.
도 12는 본 발명의 실시예에 따른 메모리 시스템(6)의 구성을 보여주는 도면이다. 도 12에서, 상기 메모리 시스템(6)은 메모리 컨트롤러(61) 및 메모리(62)를 포함할 수 있다. 상기 메모리 컨트롤러(61)는 클럭 생성부(610), 클럭 드라이버(620) 및 트레이닝부(630)를 포함할 수 있다. 상기 메모리(61)는 클럭 리시버(640) 및 EDC 출력부(690)를 포함할 수 있다. 상기 클럭 리시버(640)는 상기 메모리 컨트롤러(61)의 상기 클럭 드라이버(620)를 통해 전송된 상기 제 1 및 제 2 클럭(CLK1, CLK2)에 응답하여 복수의 내부 클럭(ICLK<0:3>)을 생성할 수 있다. 상기 EDC 출력부(690)는 상기 메모리(62)의 내부 회로에서 생성된 데이터 에러 감지 정보(EDATA)를 상기 메모리 컨트롤러(61)로 전송하기 위해 구비된다. 상기 데이터 에러 감지 정보(EDATA)는 데이터와 유사하게 상기 컨트롤러(61)로 전송될 수 있고, 데이터가 전송되는 데이터 패드와 별도로 구비되는 EDC 패드를 통해 상기 메모리 컨트롤러(61)로 전송될 수 있다. 상기 데이터 에러 감지 정보(EDATA)는 상기 EDC 출력부(690)로 입력될 수 있고, 상기 EDC 출력부(690)는 상기 데이터 에러 감지 정보를 상기 복수의 내부 클럭(ICLK<0:3>)에 동기시켜 상기 메모리 컨트롤러(61)로 상기 에러 감지 코드(EDC)를 전송할 수 있다. 또한, 상기 EDC 출력부(690)는 상기 이븐-오드 플래그(EV_OD_FLAG)에 응답하여 홀수 번째 데이터 에러 감지 정보 및 짝수 번째 데이터 에러 감지 정보 중 하나를 상기 에러 감지 코드(EDC)로서 출력할 수 있다. 상기 이븐-오드 플래그(EV_OD_FLAG)에 따라 상기 EDC 출력부(690)로부터 출력되는 상기 에러 감지 코드(EDC)는 상기 내부 클럭(ICLK<0:3>)의 반 주기에 해당하는 윈도우를 가질 수 있다. 또한, 상기 에러 감지 코드(EDC)의 듀티 비는 상기 내부 클럭(ICLK<0:3>)의 듀티 비와 실질적으로 동일할 수 있다.
상기 트레이닝부(630)는 EDC 수신부(633) 및 듀티 감지부(632)를 포함할 수 있다. 상기 EDC 수신부(633)는 상기 메모리(62)로부터 전송된 에러 감지 코드(EDC)를 수신하고, 상기 에러 감지 코드(EDC)를 상기 컨트롤러 클럭(CCLK<0:3>)에 동기시켜 상기 메모리 컨트롤러(61)의 내부 회로에 전송할 수 있다. 일 실시예에서, 상기 상기 EDC 수신부(633)의 출력(REDC)은 상기 클럭 생성부(610)로 입력되어 상기 클럭 생성부(610)가 상기 컨트롤러 클럭(CCLK<0:3>)의 듀티 비를 보정하는데 사용될 수 있다. 상기 듀티 감지부(632)는 상기 에러 감지 코드(EDC)를 수신하고, 상기 에러 감지 코드(EDC)의 듀티 비를 감지하여 상기 가변 지연 코드(VDLC<0:m>) 및 가변 전원(VBC)을 생성할 수 있다. 상기 클럭 드라이버(620)는 상기 가변 지연 코드(VDLC<0:m>) 및 상기 가변 전원(VBC)에 응답하여 상기 클럭 드라이버(620)의 지연량 및 구동 전원을 변경함으로써, 상기 메모리(62)에서 생성되는 상기 복수의 내부 클럭(ICLK<0:3>)의 듀티 비가 조절될 수 있도록 한다. 상기 메모리 시스템(6)은 다른 메모리 시스템(2, 3, 4, 5)들과 다르게, 에러 감지 코드(EDC)를 이용하여 상기 내부 클럭(ICLK<0:3>)에 대한 트레이닝 동작을 수행한다. 따라서, 데이터를 이용한 다른 트레이닝 동작들이 수행됨과 동시에 에러 감지 코드(EDC)를 통한 내부 클럭(ICLK<0:3>)의 듀티 비 조절을 수행할 수 있다.
도 13은 도 12에 도시된 메모리 시스템(6)의 동작을 보여주는 타이밍도이다. 상기 메모리(62)의 상기 EDC 출력부(690)는 상기 메모리 컨트롤러(61)로 상기 에러 감지 정보(EDATA)를 상기 복수의 내부 클럭(ICLK<0:3>)에 동기시켜 상기 에러 감지 코드(EDC)로서 출력할 수 있다. 따라서, 상기 메모리(62)는 상기 복수의 내부 클럭(ICLK<0:3>)의 에지에 동기시켜 순차적으로 0-7 번째 및 0-3 번째 에러 감지 코드(EDC)를 상기 메모리 컨트롤러(61)로 출력할 수 있다.
상기 EDC 출력부(690)가 상기 이븐-오드 플래그(EV_OD_FALG)에 응답하여 홀수 번째 에러 감지 정보를 출력하는 경우, 순차적으로 0, 2, 4, 6, 0, 2 번째 에러 감지 코드(EDC_OD)가 전송될 수 있고, 상기 0, 2, 4, 6, 0, 2 번째 에러 감지 코드(EDC_OD)는 상기 내부 클럭(ICLK<0:3>)과 실질적으로 동일한 듀티 비를 가질 수 있다.
상기 EDC 출력부(690)가 상기 이븐-오드 플래그(EV_OD_FLAG)에 응답하여 짝수 번째 에러 감지 정보를 출력하는 경우, 순차적으로 1, 3, 5, 7, 1, 3 번째 에러 감지 코드(EDC_EV)가 전송될 수 있고, 상기 1, 3, 5, 7, 1, 3 번째 에러 감지 코드(EDC_EV)는 상기 내부 클럭(ICLK<0:3>)과 실질적으로 동일한 듀티 비를 가질 수 있다. 따라서, 상기 듀티 감지부(632)는 상기 내부 클럭(ICLK<0:3>)과 실질적으로 동일한 듀티 비를 갖는 에러 감지 코드(EDC)의 듀티 비를 감지하여 상기 가변 지연 코드(VDLC<0:m>) 및 가변 전원(VBC)을 생성함으로써, 상기 내부 클럭(ICLK<0:3>)의 듀티 비가 조절될 수 있도록 한다.
일 실시예에서, 상기 EDC 출력부(690)는 홀수 번째 또는 짝수 번째 에러 감지 정보를 출력하는 대신에, 상기 홀수 번째 및 짝수 번째 에러 감지 정보(EDATA)를 조합하여 출력할 수 있다. 예를 들어, 상기 EDC 출력부(690)는 홀수 번째 에러 감지 정보와 짝수 번째 에러 감지 정보를 XOR 연산하여 조합된 에러 감지 코드(EDC_com)를 상기 메모리 컨트롤러(61)로 전송할 수 있다. 상기 EDC 출력부(690)는 홀수 번째 에러 감지 정보와 짝수 번째 에러 감지 정보를 조합하여 출력함으로써, 총 에러 감지 정보의 절반에 해당하는 에러 감지 정보가 상기 에러 감지 코드(EDC)로서 출력될 수 있다. 따라서, 상기 조합된 에러 감지 코드(EDC_com)는 상기 내부 클럭(ICLK<0:3>)과 실질적으로 동일한 듀티 비를 가질 수 있다. 위와 같이, 조합된 에러 감지 코드(EDC_com)의 전송은 상기 메모리 컨트롤러(61)와 상기 메모리(62) 사이에 데이터를 이용한 또 다른 트레이닝 동작이 수행되고 있는 중에, 상기 에러 감지 코드(EDC)만을 활용하여 상기 내부 클럭(ICLK<0:3>)의 듀티 비를 조절하는 트레이닝 동작이 수행될 수 있도록 한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 기준 클럭 신호로부터 서로 다른 위상을 갖는 복수의 컨트롤러 클럭을 생성하는 메모리 컨트롤러; 및
    소정의 위상 차이를 갖는 제 1 및 제 2 클럭을 수신하여 서로 다른 위상을 갖는 복수의 내부 클럭을 생성하고, 홀수 번째 데이터 및 짝수 번째 데이터 중 하나를 상기 복수의 내부 클럭에 동기하여 출력하는 메모리를 포함하는 반도체 시스템.
  2. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 기준 클럭으로부터 상기 복수의 컨트롤러 클럭을 생성하는 클럭 생성부;
    상기 복수의 컨트롤러 클럭 중 적어도 2개의 클럭을 구동하여 상기 제 1 및 제 2 클럭을 출력하는 클럭 드라이버; 및
    상기 메모리로부터 전송된 데이터에 기초하여 상기 클럭 드라이버를 제어하는 트레이닝부를 포함하는 반도체 시스템.
  3. 제 2 항에 있어서,
    상기 클럭 드라이버는 가변 지연 코드에 응답하여 상기 적어도 2개의 클럭을 지연시키는 가변 지연부; 및
    가변 전원에 응답하여 상기 가변 지연부의 출력을 구동하여 상기 제 1 및 제 2 클럭을 생성하는 버퍼링부를 포함하는 반도체 시스템.
  4. 제 3 항에 있어서,
    상기 트레이닝부는 상기 데이터의 듀티 비를 감지하여 상기 가변 지연 코드 및 상기 가변 전원을 생성하는 듀티 감지부를 포함하는 반도체 시스템.
  5. 제 1 항에 있어서,
    상기 메모리는 상기 제 1 및 제 2 클럭에 응답하여 상기 복수의 내부 클럭을 생성하는 클럭 리시버; 및
    상기 복수의 내부 클럭 및 이븐-오드 플래그 신호에 응답하여 상기 복수의 데이터 중 홀수 번째 데이터 또는 짝수 번째 데이터를 상기 메모리 컨트롤러로 전송하는 데이터 입출력부를 포함하는 반도체 시스템.
  6. 제 5 항에 있어서,
    상기 데이터 입출력부로부터 출력되는 데이터는 상기 복수의 내부 클럭과 실질적으로 동일한 듀티 비를 갖는 반도체 시스템.
  7. 기준 클럭 신호로부터 서로 다른 위상을 갖는 복수의 컨트롤러 클럭을 생성하는 메모리 컨트롤러; 및
    소정의 위상 차이를 갖는 제 1 및 제 2 클럭을 수신하여 서로 다른 위상을 갖는 제 1 그룹의 클럭 및 제 2 그룹의 클럭을 생성하고, 홀수 번째 데이터 및 짝수 번째 데이터 중 하나를 상기 제 1 그룹의 클럭 및 제 2 그룹의 클럭 중 하나에 동기하여 출력하는 메모리를 포함하는 반도체 시스템.
  8. 제 7 항에 있어서,
    상기 메모리 컨트롤러는 기준 클럭으로부터 상기 복수의 컨트롤러 클럭을 생성하는 클럭 생성부;
    상기 복수의 컨트롤러 클럭 중 적어도 2개의 클럭을 구동하여 상기 제 1 및 제 2 클럭을 출력하는 클럭 드라이버; 및
    상기 메모리로부터 전송된 데이터에 기초하여 상기 클럭 드라이버를 제어하는 트레이닝부를 포함하는 반도체 시스템.
  9. 제 8 항에 있어서,
    상기 클럭 드라이버는 가변 지연 코드에 응답하여 상기 적어도 2개의 클럭을 지연시키는 가변 지연부; 및
    가변 전원에 응답하여 상기 가변 지연부의 출력을 구동하여 상기 제 1 및 제 2 클럭을 생성하는 버퍼링부를 포함하는 반도체 시스템.
  10. 제 9 항에 있어서,
    상기 트레이닝부는 상기 데이터의 듀티 비를 감지하여 상기 가변 지연 코드 및 상기 가변 전원을 생성하는 듀티 감지부를 포함하는 반도체 시스템.
  11. 제 7 항에 있어서,
    상기 메모리는 상기 제 1 및 제 2 클럭에 응답하여 상기 복수의 내부 클럭을 생성하는 클럭 리시버;
    상기 복수의 내부 클럭을 분주하여 상기 제 1 및 제 2 그룹의 클럭을 출력하는 클럭 분주기; 및
    상기 제 1 그룹의 클럭의 출력 단자와 연결되어 상기 제 1 그룹의 클럭 및 이븐-오드 플래그 신호에 응답하여 상기 홀수 번째 데이터 및 짝수 번째 데이터 중 하나를 상기 메모리 컨트롤러로 전송하는 데이터 입출력부를 포함하는 반도체 시스템.
  12. 제 11 항에 있어서,
    상기 데이터 입출력부로부터 출력되는 데이터는 상기 복수의 내부 클럭과 실질적으로 동일한 듀티 비를 갖는 반도체 시스템.
  13. 제 11 항에 있어서,
    상기 메모리는 출력 제어신호에 응답하여 상기 제 1 그룹의 클럭의 출력 단자로 상기 제 2 그룹의 클럭을 출력하는 클럭 스위칭부를 더 포함하는 반도체 시스템.
  14. 제 7 항에 있어서,
    상기 메모리는 상기 제 1 및 제 2 클럭에 응답하여 제 1 차동 클럭 및 제 2 차동 클럭을 생성하는 클럭 리시버;
    상기 제 1 차동 클럭 및 상기 제 2 차동 클럭의 듀티 비를 보정하는 듀티 비 보정부;
    상기 듀티 비 보정부의 출력을 분주하여 상기 제 1 및 제 2 그룹의 클럭을 출력하는 클럭 분주기; 및
    상기 제 1 그룹의 클럭 및 이븐-오드 플래그 신호에 응답하여 상기 홀수 번째 데이터 및 짝수 번째 데이터 중 하나를 상기 메모리 컨트롤러로 전송하는 데이터 입출력부를 포함하는 반도체 시스템.
  15. 제 14 항에 있어서,
    상기 데이터 입출력부로부터 출력되는 데이터는 상기 제 1 및 제 2 그룹의 클럭과 실질적으로 동일한 듀티 비를 갖는 반도체 시스템.
  16. 제 14 항에 있어서,
    상기 메모리는 스위치 제어신호에 응답하여 상기 제 1 그룹의 클럭 대신 상기 제 2 그룹의 클럭을 상기 데이터 입출력부로 출력하는 클럭 스위칭부를 더 포함하는 반도체 시스템.
  17. 기준 클럭 신호로부터 서로 다른 위상을 갖는 복수의 컨트롤러 클럭을 생성하는 메모리 컨트롤러; 및
    소정의 위상 차이를 갖는 제 1 및 제 2 클럭을 수신하여 서로 다른 위상을 갖는 내부 클럭을 생성하고, 홀수 번째 에러 감지 정보 및 짝수 번째 에러 감지 정보를 에러 감지 코드로서 상기 내부 클럭에 동기하여 출력하는 메모리를 포함하는 반도체 시스템.
  18. 제 17 항에 있어서,
    상기 메모리 컨트롤러는 기준 클럭으로부터 상기 복수의 컨트롤러 클럭을 생성하는 클럭 생성부;
    상기 복수의 컨트롤러 클럭 중 적어도 2개의 클럭을 구동하여 상기 제 1 및 제 2 클럭을 출력하는 클럭 드라이버; 및
    상기 메모리로부터 전송된 에러 감지 코드에 기초하여 상기 클럭 드라이버를 제어하는 트레이닝부를 포함하는 반도체 시스템.
  19. 제 18 항에 있어서,
    상기 클럭 드라이버는 가변 지연 코드에 응답하여 상기 적어도 2개의 클럭을 지연시키는 가변 지연부; 및
    가변 전원에 응답하여 상기 가변 지연부의 출력을 구동하여 상기 제 1 및 제 2 클럭을 생성하는 버퍼링부를 포함하는 반도체 시스템.
  20. 제 17 항에 있어서,
    상기 메모리는 상기 홀수 번째 에러 감지 정보 및 짝수 번째 에러 감지 정보를 조합하여 조합된 에러 감지 정보를 상기 내부 클럭에 동기하여 출력하는 반도체 시스템.
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