JP2012203515A

JP2012203515A - 半導体装置

Info

Publication number: JP2012203515A
Application number: JP2011065639A
Authority: JP
Inventors: Tetsushi Ota; 田哲史太
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-03-24
Filing date: 2011-03-24
Publication date: 2012-10-22
Also published as: US20120243351A1; US8681575B2

Abstract

【課題】常に安定して読出し動作が行えるようにする。
【解決手段】パラレルデータ信号とストローブ信号とを互いに同期したタイミングで出力する半導体メモリの読出し制御を行う半導体装置は、ストローブ信号を可変可能な遅延時間分遅延させる第１の位相制御回路と、第１の位相制御回路で遅延させたストローブ信号を、可変可能な遅延時間分遅延させる第２の位相制御回路と、第１の位相制御回路で遅延させたストローブ信号のエッジでパラレルデータ信号を保持する第１の保持回路と、第２の位相制御回路で遅延させたストローブ信号のエッジでパラレルデータ信号を保持する第２の保持回路と、第２の保持回路がパラレルデータ信号の信号変化点で保持動作を行うように第１の位相制御回路の遅延時間を調整する制御回路と、を備える。
【選択図】図１

Description

本発明の実施形態は、パラレルデータ信号とストローブ信号とを互いに同期したタイミングで出力する半導体メモリの読出し制御を行う半導体装置に関する。

SDRAMは、パラレルデータ信号とストローブ信号を同タイミングで出力する。このため、SDRAMの読出し制御回路では、SDRAMから出力されたパラレルデータ信号に対してストローブ信号の位相を９０°遅らせて、ストローブ信号のエッジでパラレルデータ信号の取込みを行う。

ストローブ信号の位相を遅らせるには、遅延回路が用いられる。SDRAMからパラレルデータ信号を読出す速度（転送レート）が低い場合は、遅延回路での遅延量を固定にしても、安定した読出し動作を行うことができる。

しかしながら、転送レートが高くなるに従って、プロセス変動や、電源電圧および温度の変動（ＶＴ変動）の影響によるパラレルデータ信号内のデータビット間のタイミングのずれや、パラレルデータ信号とストローブ信号とのタイミングのずれが無視できなくなり、遅延回路での遅延量を固定にした状態では、安定した読出し動作が困難になる。

このため、遅延回路で設定可能な最大遅延量と最小遅延量を計測して、これらの中央に遅延量を設定する手法が提案されている。ところが、この手法は遅延量の設定に時間がかかるため、従来は、電源投入またはリセット時のみ、遅延時間の設定を行っていた。このため、SDRAMの通常の読出動作中に、電圧変動や温度変動が生じて、その影響により、データビット間のタイミングや、データビットとストローブ信号間のタイミングが変動しても、その変動に合わせてリアルタイムに遅延量を設定することはできなかった。

特開２００７−１０９２０３号公報

本発明の実施形態は、半導体メモリの通常の読出し動作中に電圧変動や温度変動が生じても、その変動に合わせて迅速にパラレルデータ信号とストローブ信号との相対的なタイミングのずれを調整することで、常に安定して読出し動作を行うことができる半導体装置を提供するものである。

本実施形態では、パラレルデータ信号とストローブ信号とを互いに同期したタイミングで出力する半導体メモリの読出し制御を行う半導体装置において、前記ストローブ信号を可変可能な遅延時間分遅延させる第１の位相制御回路と、前記第１の位相制御回路で遅延させた前記ストローブ信号を、可変可能な遅延時間分遅延させる第２の位相制御回路と、前記第１の位相制御回路で遅延させた前記ストローブ信号のエッジで前記パラレルデータ信号を保持する第１の保持回路と、前記第２の位相制御回路で遅延させた前記ストローブ信号のエッジで前記パラレルデータ信号を保持する第２の保持回路と、前記第２の保持回路が前記パラレルデータ信号の信号変化点で保持動作を行うように前記第１の位相制御回路の遅延時間を調整する制御回路と、を備えることを特徴とする半導体装置を提供する。

第１の実施形態による読出制御回路１の概略構成を示すブロック図。図１の読出制御回路１のタイミング図。図１の読出制御回路１のタイミング図。第１および第２の位相制御回路３，４の内部構成の一例を示すブロック図。第２の実施形態による読出制御回路１ａの概略構成を示すブロック図。第３の実施形態による読出制御回路１ｂの概略構成を示すブロック図。図６の読出制御回路１ｂのタイミング図。図６の読出制御回路１ｂのタイミング図。

以下、図面を参照しながら、本発明の実施形態を説明する。実施形態に係る半導体装置は、パラレルデータ信号とストローブ信号とを互いに同期したタイミングで出力する半導体メモリの読出し制御を行う読出制御回路を備えており、以下では、この読出制御回路について説明する。読出制御回路に接続される半導体メモリは、例えば、SDR、DDR、DDR2、DDR3、LPDDR、LPDDR2などの、パラレルデータ信号とストローブ信号とを互いに同期したタイミングで出力する半導体メモリであり、その具体的な種類は問わない。半導体メモリは、DRAM等の揮発性メモリでもよいし、各種の不揮発性メモリでもよい。

（第１の実施形態）
図１は第１の実施形態による読出制御回路１の概略構成を示すブロック図である。図１の読出制御回路１は、例えば、DDR SDRAM２の読出し制御を行う。図１の読出制御回路１は、ストローブ信号ＤＱＳの位相を遅延させる第１の位相制御回路３と、この第１の位相制御回路３で遅延させたストローブ信号ＤＱＳの位相をさらに遅延させる第２の位相制御回路４と、パラレルデータ信号ＤＱ０〜７を第１の位相制御回路３で遅延させた遅延ストローブ信号ＤＱＳ１のエッジで保持（サンプリング）する第１の保持回路５と、パラレルデータ信号ＤＱ０〜７を第２の位相制御回路４で遅延させた再遅延ストローブ信号ＤＱＳ２のエッジで保持する第２の保持回路６と、第１の位相制御回路３および第２の位相制御回路４の遅延時間を制御する制御回路７と、を備えている。

制御回路７は、第２の位相制御回路４の遅延時間を固定にし、第１の位相制御回路３の遅延時間を調整可能とする。より具体的には、第２の位相制御回路４の遅延時間は、任意のホールド時間（例えば、第１の保持回路５のホールド時間、すなわち半導体メモリにより規格化されたホールド時間）分の固定時間に設定される。その後、制御回路は、第１の位相制御回路３の遅延時間を調整して、第２の位相制御回路４で遅延させた再遅延ストローブ信号ＤＱＳ２のエッジ位置がパラレルデータ信号ＤＱ０〜７の信号変化点に一致するようにする。

これにより、第２の保持回路６はパラレルデータ信号ＤＱ０〜７の信号変化点で保持動作を行うことになり、かつ第２の保持回路６が保持動作を行う時刻から第１の保持回路５のホールド時間分だけ前の時刻で第１の保持回路５が保持動作を行うことになる。

第１の位相制御回路３と第１の保持回路５は、SDRAM２からのパラレルデータ信号を取り込むための本来的な役割を担うものである。これに対して、図１において破線で示す第２の位相制御回路４と第２の保持回路６は、第１の保持回路５でパラレルデータ信号ＤＱ０〜７を取り込む（保持する）際にホールド時間を必ず確保できるような制御を行うために、追加的に設けられたものである。

図２および図３は図１の読出制御回路１のタイミング図であり、ストローブ信号ＤＱＳ、パラレルデータ信号ＤＱ０〜７、第１の位相制御回路３で遅延された遅延ストローブ信号ＤＱＳ１、第２の位相制御回路４で遅延された再遅延ストローブ信号ＤＱＳ２のタイミング波形を示している。以下、このタイミング図を用いて、図１の読出制御回路１の動作を説明する。

SDRAM２は、パラレルデータ信号ＤＱ０〜７とストローブ信号ＤＱＳを同タイミングで出力する。読出制御回路１は、基本的には、ストローブ信号ＤＱＳのエッジで、パラレルデータ信号ＤＱ０〜７を保持するために、パラレルデータ信号ＤＱ０〜７とストローブ信号ＤＱＳの相対的な位相を９０°ずらす処理を行う。具体的には、第１の位相制御回路３によって、ストローブ信号ＤＱＳを遅延させて、パラレルデータ信号ＤＱ０〜７の位相よりも約９０°分だけ位相を遅くする。

上述したように、位相を正確に９０°ずらしたとしても、電圧変動や温度変動が生じると、位相が９０°からずれるおそれがある。そこで、本実施形態の制御回路７は、まずは、第２の位相制御回路４の遅延時間を、任意のホールド時間に合わせて設定する。第２の位相制御回路４には、任意のホールド時間に合わせて任意の遅延時間を設定可能であるが、一度設定した遅延時間は変更しない。その後、制御回路７は、第１の位相制御回路３の遅延時間を調整することにより、第２の位相制御回路４で遅延された再遅延ストローブ信号ＤＱＳ２のエッジをパラレルデータ信号ＤＱ０〜７の信号変化点に一致させる。

これにより、第１の位相制御回路３で遅延された遅延ストローブ信号ＤＱＳ１は、再遅延ストローブ信号ＤＱＳ２よりも、ホールド時間分だけ位相が早くなる。結果として、第１の保持回路５は、必ずホールド時間を保証できることになる。

例えば図２の時刻ｔ５にパラレルデータ信号ＤＱ０〜７の変化点がある場合は、再遅延ストローブ信号ＤＱＳ２のエッジもこの時刻ｔ５になるように、第１の位相制御回路３の遅延時間が調整される。第２の位相制御回路４の遅延時間は予め任意のホールド時間分（ｔ５−ｔ２）に設定されているため、この時刻ｔ５よりもホールド時間分（ｔ５−ｔ２）だけ前の時刻ｔ２で、第１の保持回路５は保持動作を行うことになり、第１の位相制御回路３で遅延された遅延ストローブ信号ＤＱＳ１のエッジは時刻ｔ２に設定される。

図２に示すように、電圧や温度等の変動により、パラレルデータ信号ＤＱ０〜７の信号変化点が時刻ｔ５よりも早い時刻ｔ４になったとすると、制御回路７は、第１の位相制御回路３の遅延量を調整しながら、再遅延ストローブ信号ＤＱＳ２のエッジが時刻ｔ４になるようにする。その結果、この時刻ｔ４からホールド時間分だけ前の時刻ｔ１に、遅延ストローブ信号ＤＱＳ１のエッジが現れ、この時刻ｔ１で第１の保持回路５は保持動作を行う。

逆に、図３に示すように、電圧や温度等の変動により、パラレルデータ信号ＤＱ０〜７の信号変化点が時刻ｔ５よりも遅い時刻ｔ６になったとすると、制御回路７は、第１の位相制御回路３の遅延時間を調整しながら、再遅延ストローブ信号ＤＱＳ２のエッジが時刻ｔ６まで遅くなるようにする。その結果、この時刻ｔ６からホールド時間分だけ前の時刻ｔ３に、遅延ストローブ信号ＤＱＳ１のエッジが現れ、この時刻ｔ３で第１の保持回路５は保持動作を行う。

このように、制御回路７は、第２の位相制御回路４の遅延時間を固定にした状態で、第１の位相制御回路３の遅延時間を変えながら、パラレルデータ信号ＤＱ０〜７の信号変化点を検索し、この信号変化点からホールド時間分だけ前の時刻で第１の保持回路５が保持動作を行うようにするため、第１の保持回路５のホールド時間を確実に確保できる。

上述したように、制御回路７は、第２の保持回路６が保持したパラレルデータ信号ＤＱ０〜７により、信号変化点か否かを判別するため、信号変化点か否かを正しく判別できるようなビット列をパラレルデータ信号ＤＱ０〜７の中に含めておく必要がある。例えば、信号変化点の前後で、０と１が変化するようなビット列である。

読出制御回路１が初期化動作を行う際には、信号変化点か否かを判別するためのダミーのビット列をパラレルデータ信号ＤＱ０〜７に含めるようにし、初期化動作の一貫として、必ず上述した第１および第２の位相制御回路３，４の遅延量の調整を行うのが望ましい。また、その後、SDRAM２からの通常の読出動作を行っている最中は、パラレルデータ信号ＤＱ０〜７の中に、信号変化点か否かを判別可能なビット列が現れたタイミングに合わせて、上述した第１および第２の位相制御回路３，４の遅延量の調整を行うのが望ましい。

これにより、制御回路７は、初期化時には必ず第１および第２の位相制御回路３，４の遅延量の調整を行い、かつ通常の読出動作時にも、継続して遅延量の調整を行うことになり、電圧や温度等が変動しても、迅速に第１および第２の位相制御回路３，４の遅延量を最適化できる。

上述したように、第１の実施形態では、第１の位相制御回路３の遅延時間は制御回路７により調整されるが、第２の位相制御回路４の遅延時間は予め任意のホールド時間に固定される。第２の位相制御回路４に設定されるホールド時間は、設計段階で、SDRAM２の性能、基板上の信号伝搬遅延値、半導体パッケージの遅延値、チップ内部の遅延値、第１の保持回路５のホールド時間などを考慮に入れて決定される。

図４は第１および第２の位相制御回路３，４並びに制御回路７の内部構成の一例を示すブロック図である。図４は、DLL（Delay Locked Loop）回路を用いた構成を示しているが、第１および第２の位相制御回路３，４の内部構成は図示したものに限定されない。例えば、DLL回路の代わりに、ＰＩ（Phase Interpolator）のようなアナログ位置制御回路を用いてもよい。このように、第１および第２の位相制御回路３，４は、より汎用的には位相制御回路で構成される。以下では、第１および第２の位相制御回路３，４をDLL回路で構成した場合について、図４を用いて説明する。

図４には、図１の制御回路７と第１の位相制御回路３の内部構成の一例が図示されている。なお、第２の位相制御回路４についても、第１の位相制御回路３と同様に構成可能である。

図４の制御回路７は、段数可変遅延素子群１１と、位相比較器１２と、段数制御部１３と、遅延制御部１４とを有する。また、図４の遅延回路３は、段数設定回路１５と段数可変遅延素子群１６とを有する。

段数可変遅延素子群１１，１６は、多数の遅延素子が直列接続されたものである。段数可変遅延素子群１１の遅延素子の段数は段数制御部１３により可変され、段数可変遅延素子群１６の遅延素子の段数は段数設定回路１５により任意に可変される。

位相比較器１２は、クロック入力信号と、このクロック入力信号が段数可変遅延素子群１１を通過した後の信号との位相差を検出する。段数制御部１３は、クロック入力信号の１周期の長さに対応する遅延素子の段数を検出する。段数制御部１３から出力された遅延段数設定信号は、第１の位相制御回路３内の段数設定回路１５に入力される。

遅延制御部１４は、第１の位相制御回路３の遅延時間に対応する遅延量指定信号を生成する。この遅延量指定信号は、第１の位相制御回路３内の段数設定回路１５に入力される。

段数設定回路１５は、段数制御部１３からの遅延段数設定信号と遅延制御部１４からの遅延量指定信号とに基づいて、段数可変遅延素子群１６の遅延素子の段数を設定する。例えば、遅延量指定信号が位相９０度を指定する場合は、段数設定回路１５は、段数制御部１３から出力された段数可変遅延素子群１１に設定する遅延素子の段数の１／４の段数を設定する。

このように、第１の実施形態では、第１の位相制御回路３と第２の位相制御回路４を直列接続して、後段の第２の位相制御回路４の出力である再遅延ストローブ信号ＤＱＳ２のエッジがパラレルデータ信号ＤＱ０〜７の信号変化点に来るようにし、このエッジ位置を基点として、第１の保持回路５のホールド時間分だけ前の時刻に、遅延ストローブ信号ＤＱＳ１のエッジが来るようにして、このエッジで第１の保持回路５がパラレルデータ信号ＤＱ０〜７を保持するようにする。これにより、第１の保持回路５は、必ずホールド時間を確保して、遅延ストローブ信号ＤＱＳ１でパラレルデータ信号ＤＱ０〜７を保持することができ、電圧や温度等が変動しても、パラレルデータ信号ＤＱ０〜７を安定かつ確実に保持することができる。

（第２の実施形態）
第１の実施形態は、ストローブ信号ＤＱＳのみの遅延量を調整する例を説明したが、第２の実施形態は、ストローブ信号ＤＱＳだけでなく、パラレルデータ信号ＤＱ０〜７の遅延量も調整できるようにしたものである。

図５は第２の実施形態による読出制御回路１ａの概略構成を示すブロック図である。図５では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。

図５の読出制御回路１ａは、図１の読出制御回路１の構成に加えて、パラレルデータ信号ＤＱ０〜７を構成する複数のデータビット信号ＤＱ０〜７のそれぞれの遅延量を個別に調整可能な第３の位相制御回路８を備えている。この第３の位相制御回路８は、データビット信号ごとに設けられ、それぞれ独立して遅延量を調整できるが、以下では、総称して第３の位相制御回路８と呼ぶ。

図５の読出制御回路１ａは、第３の位相制御回路８を追加した以外は、図１の読出制御回路１と同様に構成されている。第３の位相制御回路８の遅延量は、上述した第１および第２の位相制御回路３，４と同様に、制御回路７によって調整される。第３の位相制御回路８は、例えば上述した図４のような内部構成を有するが、制御回路７によって調整可能であれば、内部構成には特に制限はない。

図５の制御回路７は、第１の実施形態と同様に、まずは第２の位相制御回路４の遅延時間を任意のホールド時間分に設定する。次に、第１の位相制御回路３の遅延時間を調整することにより、第２の保持回路６がパラレルデータ信号ＤＱ０〜７の信号変化点で保持動作を行うようにする。これにより、第１の保持回路５は、この信号変化点のホールド時間分だけ前の時刻にパラレルデータ信号ＤＱ０〜７を保持することになる。ここまでの動作は第１の実施形態と同様である。

第２の実施形態は、制御回路７が第１の位相制御回路３の遅延量を調整するのに並行して、パラレルデータ信号ＤＱ０〜７内の各データビット信号ＤＱ０〜７のタイミングのずれが少なくなるように、第３の位相制御回路８の遅延量をデータビットごとに調整する。

第３の位相制御回路８を設けることで、各データビット信号ＤＱ０〜７間のタイミングのずれが少なくなり、その結果、第１の保持回路５が安定して保持することができるタイミングウインドウが広がり、パラレルデータ信号ＤＱ０〜７をより安定かつ確実に保持可能となる。

第３の位相制御回路８は、あくまで各データビット信号ＤＱ０〜７間のタイミングのずれを少なくするための遅延量調整を目的としたものであり、第１の位相制御回路３ほど大きく遅延させることは想定していない。したがって、例えば、第１の位相制御回路３と第３の位相制御回路８をともに図４のような内部構成にした場合でも、第３の位相制御回路８は第１の位相制御回路３に比べて、図４の段数可変遅延素子群１１における遅延素子の接続段数を大幅に減らすことができ、複数のデータビット信号分の第３の位相制御回路８を設けたとしても、それほど大きな回路面積は必要としない。

このように、第２の実施形態では、第１の実施形態の構成に加えて、パラレルデータ信号ＤＱ０〜７のデータビット信号ごとに第３の位相制御回路８で遅延量を個別に調整可能としたため、パラレルデータ信号ＤＱ０〜７のタイミングウインドウを広げることができて、第１の保持回路５がパラレルデータ信号ＤＱ０〜７の保持動作を行うタイミング設定が容易になり、より安定かつ確実にパラレルデータ信号ＤＱ０〜７を保持することができる。

（第３の実施形態）
第１および第２の実施形態では、第１の保持回路５がパラレルデータ信号ＤＱ０〜７を遅延ストローブ信号ＤＱＳ１のエッジで保持する際のホールド時間を必ず確保することを念頭に置いていたが、セットアップ時間を必ず確保することを念頭に置いた制御を行ってもよい。

セットアップ時間は、設計段階で、SDRAM２の性能、基板上の信号伝搬遅延値、半導体パッケージの遅延値、チップ内部の遅延値、第１の保持回路５のセットアップ時間などを考慮に入れて決定される。

図６は第３の実施形態による読出制御回路１ｂの概略構成を示すブロック図である。図６の読出制御回路１ｂは、SDRAM２からのストローブ信号ＤＱＳを遅延させる第１の位相制御回路３と、第１の位相制御回路３とは別個にSDRAM２からのストローブ信号ＤＱＳを遅延させる第２の位相制御回路９と、第１の位相制御回路３で遅延させた第１遅延ストローブ信号ＤＱＳ１のエッジでパラレルデータ信号ＤＱ０〜７を保持する第１の保持回路５と、第２の位相制御回路９で遅延させた第２遅延ストローブ信号ＤＱＳ３のエッジでパラレルデータ信号ＤＱ０〜７を保持する第２の保持回路６と、第１の位相制御回路３および第２の位相制御回路９の各遅延量を個別に調整する制御回路７とを備えている。

第１の位相制御回路３と第１の保持回路５は、SDRAM２からのパラレルデータ信号を取り込むための本来的な役割を担うものである。これに対して、図６において破線で示した第２の位相制御回路９と第２の保持回路６は、第１の保持回路５でパラレルデータ信号ＤＱ０〜７を取り込む（保持する）際にセットアップ時間を必ず確保できるような制御を行うために、追加的に設けられたものである。

図７および図８は図６の読出制御回路１ｂのタイミング図であり、ストローブ信号ＤＱＳと、パラレルデータ信号ＤＱ０〜７と、第１の位相制御回路３で遅延させた第１遅延ストローブ信号ＤＱＳ１と、第２の位相制御回路９で遅延させた第２遅延ストローブ信号ＤＱＳ３とのタイミングを示している。以下、図７と図８を用いて、第３の実施形態の動作を説明する。

制御回路７は、まずは第２の保持回路６がパラレルデータ信号ＤＱ０〜７の信号変化点で保持動作を行うように、第２の位相制御回路９の遅延量を調整する。そして、この信号変化点から、第１の保持回路５のセットアップ時間分だけ後の時刻に第１の保持回路５がパラレルデータ信号ＤＱ０〜７を保持するように、第１の位相制御回路３の遅延量を調整する。

例えば、制御回路７は、第２の位相制御回路９の遅延量を調整することにより、第２の位相制御回路９で遅延された第２遅延ストローブ信号ＤＱＳ３のエッジがパラレルデータ信号ＤＱ０〜７の信号変化点（時刻ｔ２）になるようにする。そして、この時刻ｔ２から、第１の保持回路５のセットアップ時間分（ｔ５−ｔ２）だけ後の時刻ｔ５で第１の保持回路５が保持動作を行うように、第１の位相制御回路３の遅延量を調整する。このように、第１の位相制御回路３と第２の位相制御回路９の遅延時間差は、任意のセットアップ時間に等しい時間であり、常に固定の時間である。

ここで、図７に示すように、電圧や温度等の変動により、パラレルデータ信号ＤＱ０〜７の信号変化点が時刻ｔ２から時刻ｔ１に早まったとすると、制御回路７は、第１の位相制御回路３と第２の位相制御回路９の遅延時間を調整しながら、第２遅延ストローブ信号ＤＱＳ３のエッジが時刻ｔ１になるように遅延時間を調整する。そして、この時刻ｔ１からセットアップ時間分だけ後の時刻ｔ４に、第１遅延ストローブ信号ＤＱＳ１のエッジが現れるように第１の位相制御回路３の遅延時間を調整する。

逆に、図８に示すように、電圧や温度等の変動により、パラレルデータ信号ＤＱ０〜７の信号変化点が時刻ｔ２から時刻ｔ３まで遅れたとすると、制御回路７は、第１の位相制御回路３と第２の位相制御回路９の遅延時間を調整しながら、第２遅延ストローブ信号ＤＱＳ３のエッジが時刻ｔ３になるように遅延時間を調整する。そして、この時刻ｔ３からセットアップ時間分だけ後の時刻ｔ６に、第１遅延ストローブ信号ＤＱＳ１のエッジが現れるように第１の位相制御回路３の遅延時間を調整する。

このように、第３の実施形態では、第１および第２の位相制御回路３，９の遅延時間を調整することにより、第２の保持回路６がパラレルデータ信号ＤＱ０〜７の信号変化点で保持動作を行うようにし、かつこの信号変化点から任意のセットアップ時間分だけ後の時刻で第１の保持回路５が保持動作を行うようにするため、電圧や温度等の変動によりパラレルデータ信号ＤＱ０〜７やストローブ信号ＤＱＳのタイミングがずれても、その影響をうけることなく、常に第１の保持回路５のセットアップ時間を確保した状態で、パラレルデータ信号ＤＱ０〜７を保持することができる。

図６の読出し制御回路１ｂに、図５と同様に、パラレルデータ信号ＤＱ０〜７内の各データビット信号の遅延量を個別に調整する第３の位相制御回路８を設けてもよい。この第３の位相制御回路８を設けることで、パラレルデータ信号ＤＱ０〜７のタイミングウインドウを広げることができるため、第１の保持回路５が保持するタイミングの制約を軽減でき、より安定してパラレルデータ信号ＤＱ０〜７を保持できる。

本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

１、１ａ、１ｂ読出制御回路、２ DDR SDRAM、３第１の位相制御回路、４第２の位相制御回路、５第１の保持回路、６第２の保持回路、７制御回路、８第３の位相制御回路、９第２の位相制御回路、１１段数可変遅延素子群、１２比較器、１３段数設定回路

Claims

パラレルデータ信号とストローブ信号とを互いに同期したタイミングで出力する半導体メモリの読出し制御を行う半導体装置において、
前記ストローブ信号を可変可能な遅延時間分遅延させる第１の位相制御回路と、
前記第１の位相制御回路で遅延させた前記ストローブ信号を、可変可能な遅延時間分遅延させる第２の位相制御回路と、
前記第１の位相制御回路で遅延させた前記ストローブ信号のエッジで前記パラレルデータ信号を保持する第１の保持回路と、
前記第２の位相制御回路で遅延させた前記ストローブ信号のエッジで前記パラレルデータ信号を保持する第２の保持回路と、
前記第２の保持回路が前記パラレルデータ信号の信号変化点で保持動作を行うように前記第１の位相制御回路の遅延時間を調整する制御回路と、を備えることを特徴とする半導体装置。
複数のデータビットからなるパラレルデータ信号とストローブ信号とを互いに同期したタイミングで出力する半導体メモリの読出し制御を行う半導体装置において、
前記ストローブ信号を可変可能な遅延時間分遅延させる第１の位相制御回路と、
前記ストローブ信号を可変可能な遅延時間分遅延させる第２の位相制御回路と、
前記第１の位相制御回路で遅延させた前記ストローブ信号のエッジで前記パラレルデータ信号を保持する第１の保持回路と、
前記第２の位相制御回路で遅延させた前記ストローブ信号のエッジで前記パラレルデータ信号を保持する第２の保持回路と、
前記第２の保持回路が前記パラレルデータ信号の信号変化点で保持動作を行うように前記第２の位相制御回路の遅延時間を調整し、かつ前記第２の保持回路が保持動作を行う時刻から前記第１の保持回路のセットアップ時間分だけ後の時刻で前記第１の保持回路が保持動作を行うように前記第１の位相制御回路の遅延時間を調整する制御回路と、を備えることを特徴とする半導体装置。
前記パラレルデータ信号を構成するデータビットごとに設けられ、対応するデータビットを可変可能な遅延時間分遅延させる第３の位相制御回路を備え、
前記制御回路は、前記第２の位相制御回路の遅延時間の調整結果に基づいて前記第１の位相制御回路の遅延時間を調整する際に、前記パラレルデータ信号を構成する前記複数のデータビット間のタイミングのずれが少なくなるように個々のデータビットごとに前記第３の位相制御回路における遅延時間を調整することを特徴とする請求項１または２に記載の半導体装置。
前記制御回路は、前記パラレルデータ信号が特定のビット列の場合に、前記第１および第２の位相制御回路の遅延時間を制御することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
前記制御回路は、電源投入またはリセット時には前記パラレルデータ信号に前記特定のビット列を与えて前記第１および第２の位相制御回路の遅延時間を調整し、その後は、通常の読出し動作を行っている最中に、前記パラレルデータ信号に前記特定のビット列が現れたタイミングに合わせて前記第１および第２の位相制御回路の遅延時間を調整することを特徴とする請求項４に記載の半導体装置。