KR101006088B1 - 데이터 전달의 신뢰성을 보장하기 위한 반도체 메모리 장치 및 이를 포함하는 반도체 시스템 - Google Patents

데이터 전달의 신뢰성을 보장하기 위한 반도체 메모리 장치 및 이를 포함하는 반도체 시스템 Download PDF

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Abstract

본 발명은 고속으로 동작하는 반도체 메모리 장치에서 차동(differential) 형태로 입력되는 데이터 클록간의 교차점 트레이닝(cross point training : vix training)을 수행하기 위한 장치와 방법에 관한 것으로서, 어드레스 신호 및 커맨드 신호에 대응하는 시스템 클록, 데이터 신호에 대응하는 제1 데이터 클록 및 제2 데이터 클록 - 상기 제1데이터 클록과 정/부 관계이며, 트레이닝 정보신호에 따라 그 위상을 변동시켜 생성함 - 을 생성하여 출력하는 메모리 컨트롤러; 및 상기 시스템 클록을 기준으로 상기 어드레스 신호와 상기 커맨드 신호를 입력받고 상기 제1 및 제2 데이터 클록을 기준으로 상기 데이터 신호를 입/출력함으로써 예정된 내부동작을 수행하며, 트레이닝 동작모드에서 상기 제1 데이터 클록의 위상을 기준으로 상기 제2 데이터 클록의 논리레벨을 검출하고 그 결과에 따라 상기 트레이닝 정보신호를 생성하여 출력하는 반도체 메모리 장치를 구비하는 반도체 시스템을 제공하며, 이때, 반도체 메모리 장치는 어드레스 신호 및 커맨드 신호의 입력시점을 동기시키기 위한 시스템 클록을 메모리 컨트롤러로부터 입력받기 위한 시스템 클록 입력부; 데이터 신호의 입/출력시점을 동기시키기 위한 제1 데이터 클록과 제2 데이터 클록 - 상기 제1데이터 클록과 정/부 관계이며, 트레이닝 정보신호에 따라 그 위상이 변동되어 입력됨 - 을 상기 메모리 컨트롤러로부터 각각 입력받기 위한 데이터 클록 입력부; 및 상기 제1 데이터 클록의 에지를 기준으로 상기 제2 데이터 클록의 논리레벨을 검출하고, 검출결과에 따라 상기 트레이닝 정보신호를 생성하여 상기 메모리 컨트롤러로 전송하기 위한 위상검출부를 구비한다.
WCK2CK 트레이닝, 제1 데이터 클록, 제2 데이터 클록, VIX 트레이닝, 반도체 시스템, 메모리 컨트롤러, 반도체 메모리 장치, 위상검출, 데이터 윈도우 구간 길이 검출

Description

데이터 전달의 신뢰성을 보장하기 위한 반도체 메모리 장치 및 이를 포함하는 반도체 시스템{SEMICONDUCTOR MEMORY APPARATUS FOR GUARANTEEING RELIABILITY OF DATA TRANSMISSION AND SEMICONDUCTOR SYSTEM HAVING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 고속으로 동작하는 반도체 메모리 장치에 관한 것이며, 더 자세히는, 고속으로 동작하는 반도체 메모리 장치에서 차동(differential) 형태로 입력되는 데이터 클록간의 교차점 트레이닝(cross point training : vix training)을 수행하기 위한 장치와 방법에 관한 것이다.
복수의 반도체 메모리 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면 메모리 컨트롤러(Memory Controll Unit : MCU)등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
이를 위해서, 최근에 개발되는 고속으로 동작하는 메모리 장치에서는 외부에서 인가되는 시스템 클록의 상승 에지와 하강 에지 사이에 두 개의 데이터를 입/출력하고 하강 에지와 다음 상승 에지 사이에 두 개의 데이터를 입/출력하도록 설계된다. 즉, 시스템 클록의 한 주기에 4 개의 데이터를 입/출력하도록 설계된다.
하지만, 시스템 클록은 두 개의 상태 - 로직'하이'(High) 또는 로직'로우'(Low) - 밖에 표현할 수 없으므로 한 주기에 4 개의 데이터가 입/출력되기 되기 위해서는 시스템 클록보다 두 배 빠른 주파수를 갖는 데이터 클록이 필요하다. 즉, 데이터 입/출력을 위한 전용 클록이 있어야 한다.
따라서, 고속으로 동작하는 반도체 메모리 장치는 어드레스 및 커맨드를 송수신할 때에는 시스템 클록을 기준 클록으로 사용하고, 데이터를 입/출력할 때에는 데이터 클록을 기준 클록으로 사용하여 데이터 클록이 시스템 클록보다 두 배의 주파수를 가지도록 제어한다.
즉, 시스템 클록의 한 주기에서 데이터 클록이 두 주기 반복되도록 하고, 데이터 입/출력은 데이터 클록의 상승 에지 및 하강 에지에서 각각 발생하도록 함으로써 시스템 클록의 한 주기에서 4개의 데이터가 입/출력될 수 있도록 한다.
이렇게, 읽기 혹은 쓰기 동작을 수행하기 위해 하나의 시스템 클록을 기준으로 사용했던 종래의 DDR 동기식 메모리 장치와 달리 고속으로 동작하는 반도체 메모리 장치는 읽기 혹은 쓰기 동작을 수행하기 위해 서로 다른 주파수를 가지는 두 개의 클록을 사용하여 데이터를 주고받는다.
전술한 바와 같이, 데이터 클록의 주파수는 시스템 클록의 주파수보다 두 배 더 높은 상태로서 매우 높은 주파수를 갖는 상태가 되는데, 이렇게, 데이터 클록이 매우 높은 주파수를 갖다 보니 데이터 클록을 전송하는 단계에서 가해지는 노이즈에 의해 그 위상이 많이 뒤틀릴 수 있는 문제가 있으며, 이를 해결하기 위해 데이터 클록을 전송할 때에는 서로 반대되는 위상을 갖는 두 개의 데이터 클록으로 나누어 전송하는 차동(differential) 형태로 전송하는 방법을 사용하게 되었다.
이렇게, 데이터 클록을 차동(differential) 형태로 전송하게 되면서 노이즈에 의해 데이터 클록 전체의 위상이 많이 뒤틀리는 문제는 어느 정도 해결되었다. 하지만, 데이터 클록을 차동(differential) 형태로 전송하는 방식은 서로 반대되는 위상을 갖는 두 개의 데이터 클록이 서로 다른 전송라인을 통해 동시에 전송하는 형태이며, 이로 인해, 전송되는 두 개의 클록의 서로 완전히 반대되는 위상을 갖지 못하는 문제가 발생할 수 있다.
즉, 각각의 데이터 클록이 전송되는 전송라인의 미세한 저항차이라던가 주변 환경의 영향으로 인해 두 개의 데이터 클록이 전송되는 과정에서 서로 다른 위상 변동을 가질 수 있으며, 이로 인해, 메모리 컨트롤러(MCU)에서 전송이 시작되는 시점에서는 서로 완전히 반대되는 위상을 갖는 두 개의 데이터 클록이었지만, 반도체 메모리 장치에 도착하여 전송이 종료되는 시점에서는 서로 완전히 반대되는 위상을 갖지 못하는 두 개의 데이터 클록이 될 수 있다.
본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 고속으로 동작하는 반도체 메모리 장치에서 차동(differential) 형태로 입력되는 데이터 클록간에 교차점 트레이닝(cross point training : vix training)을 수행할 수 있는 장치 및 방법을 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 어드레스 신호 및 커맨드 신호의 입력시점을 동기시키기 위한 시스템 클록을 메모리 컨트롤러로부터 입력받기 위한 시스템 클록 입력부; 데이터 신호의 입/출력시점을 동기시키기 위한 제1 데이터 클록과 제2 데이터 클록 - 상기 제1데이터 클록과 정/부 관계이며, 트레이닝 정보신호에 따라 그 위상이 변동되어 입력됨 - 을 상기 메모리 컨트롤러로부터 각각 입력받기 위한 데이터 클록 입력부; 및 상기 제1 데이터 클록의 에지를 기준으로 상기 제2 데이터 클록의 논리레벨을 검출하고, 검출결과에 따라 상기 트레이닝 정보신호를 생성하여 상기 메모리 컨트롤러로 전송하기 위한 위상검출부를 구비하는 반도체 메모리 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 어드레스 신호 및 커맨드 신호의 입력시점을 동기시키기 위한 시스템 클록을 메모리 컨트롤러로부터 입력받기 위한 시스템 클록 입력부; 데이터 신호의 입/출력 시점을 동기시키기 위한 제1 데이터 클록과 제2 데이터 클록 - 상기 제1데이터 클록과 정/부 관계이며, 트레이닝 정보데이터의 데이터 윈도우 구간 길이비율에 따라 그 위상이 변동되어 입력됨 - 을 상기 메모리 컨트롤러로부터 각각 입력받기 위한 데이터 클록 입력부; 상기 제1 및 제2 데이터 클록의 기준에지마다 예정된 패턴데이터의 각 데이터 윈도우 구간을 결정하여 상기 트레이닝 정보데이터로서 상기 메모리 컨트롤러에 전송하기 위한 트레이닝 정보데이터 전송부를 구비하는 반도체 메모리 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 어드레스 신호 및 커맨드 신호에 대응하는 시스템 클록, 데이터 신호에 대응하는 제1 데이터 클록 및 제2 데이터 클록 - 상기 제1데이터 클록과 정/부 관계이며, 트레이닝 정보신호에 따라 그 위상을 변동시켜 생성함 - 을 생성하여 출력하는 메모리 컨트롤러; 및 상기 시스템 클록을 기준으로 상기 어드레스 신호와 상기 커맨드 신호를 입력받고 상기 제1 및 제2 데이터 클록을 기준으로 상기 데이터 신호를 입/출력함으로써 예정된 내부동작을 수행하며, 트레이닝 동작모드에서 상기 제1 데이터 클록의 위상을 기준으로 상기 제2 데이터 클록의 논리레벨을 검출하고 그 결과에 따라 상기 트레이닝 정보신호를 생성하여 출력하는 반도체 메모리 장치를 구비하는 반도체 시스템을 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 어드레스 신호 및 커맨드 신호에 대응하는 시스템 클록, 데이터 신호에 대응하는 제1 데이터 클록 및 제2 데이터 클록 - 상기 제1데이터 클록과 정/부 관계이 며, 트레이닝 정보데이터의 데이터 윈도우 구간 길이비율에 따라 그 위상을 변동시켜 생성함 - 을 생성하여 출력하는 메모리 컨트롤러; 및 상기 시스템 클록을 기준으로 상기 어드레스 신호와 상기 커맨드 신호를 입력받고 상기 제1 및 제2 데이터 클록을 기준으로 상기 데이터 신호를 입/출력함으로써 예정된 내부동작을 수행하며, 트레이닝 동작모드에서 상기 제1 및 제2 데이터 클록의 기준에지마다 예정된 패턴데이터의 각 데이터 윈도우 구간을 결정하여 상기 트레이닝 정보데이터로서 출력하는 반도체 메모리 장치를 구비하는 반도체 시스템을 제공한다.
전술한 본 발명은 고속으로 동작하는 반도체 메모리 장치에 차동(differential) 형태로 입력되는 데이터 클록간의 위상차이를 검출하고, 검출결과에 대응하는 만큼 데이터 클록의 위상을 조절하는 교차점 트레이닝(cross point training : vix training)을 수행하여, 반도체 메모리 장치로 입력되는 차동(differential) 형태의 데이터 클록이 서로 완전히 반대되는 위상을 갖도록 하는 효과가 있다.
이로 인해, 데이터 클록에 대응하여 입/출력되는 데이터 신호의 듀티비가 정확하게 50대 50이 되도록 하는 효과가 있다.
또한, 데이터 클록에 대응하여 입/출력되는 데이터 신호의 셋업/홀드 타임을 충분하게 확보할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
(제1실시예)
도 1은 본 발명의 제1실시예에 따른 반도체 시스템을 도시한 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 제1실시예에 따른 반도체 시스템은, 어드레스 신호(ADDR) 및 커맨드 신호(CMD)에 대응하는 시스템 클록(HCK), 데이터 신호(DATA)에 대응하는 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#) - 제1데이터 클록(WCK)과 정/부 관계이며, 트레이닝 정보신호(VIX_TRAINING_SIG)에 따라 그 위상을 변동시켜 생성함 - 을 생성하여 출력하는 메모리 컨트롤러, 및 시스템 클록(HCK)을 기준으로 어드레스 신호(ADDR)와 커맨드 신호(CMD)를 입력받고 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)을 기준으로 데이터 신호(DATA)를 입/출력함으로써 예정된 내부동작을 수행하며, 트레이닝 동작모드에서 제1 데이터 클록(WCK)의 위상을 기준으로 제2 데이터 클록(WCK#)의 논리레벨을 검출하고 그 결과에 따라 트레이닝 정보신호(VIX_TRAINING_SIG)를 생성하여 출력하는 반도체 메모리 장치를 구비한다.
여기서, 메모리 컨트롤러는, 시스템 클록(HCK)을 생성하기 위한 시스템 클록 생성부(110)와, 시스템 클록(HCK)을 기준으로 어드레스 신호(ADDR) 및 커맨드 신호(CMD)를 출력하기 위한 어드레스 및 커맨드 신호 출력부(130)와, WCK2CK 트레이닝 정보신호(WCK2CK_TRAINING_SIG)에 따라 그 위상이 변동하는 제1 데이터 클록(WCK)을 생성하기 위한 제1 데이터 클록 생성부(150)와, 제1 데이터 클록(WCK)의 위상을 반전한 클록의 위상을 트레이닝 정보신호(VIX_TRAINING_SIG)에 따라 변동하여 제2 데이터 클록(WCK#)으로서 출력하는 제2 데이터 클록 생성부(170), 및 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)을 기준으로 데이터 신호(DATA)를 입/출력하기 위한 데이터 신호 입/출력부(190)를 구비한다.
그리고, 반도체 메모리 장치는, 어드레스 신호(ADDR) 및 커맨드 신호(CMD)의 입력시점을 동기시키기 위한 시스템 클록(HCK)을 메모리 컨트롤러로부터 입력받기 위한 시스템 클록 입력부(100)와, 데이터 신호(DATA)의 입/출력시점을 동기시키기 위한 제1 데이터 클록(WCK)과 제2 데이터 클록(WCK#) - 제1데이터 클록(WCK)과 정/부 관계이며, 트레이닝 정보신호(VIX_TRAINING_SIG)에 따라 그 위상이 변동되어 입력됨 - 을 메모리 컨트롤러로부터 각각 입력받기 위한 데이터 클록 입력부(120), 및 제1 데이터 클록(WCK)의 에지(edge)를 기준으로 제2 데이터 클록(WCK#)의 논리레벨을 검출하고, 검출결과에 따라 트레이닝 정보신호(VIX_TRAINING_SIG)를 생성하여 메모리 컨트롤러로 전송하기 위한 위상검출부(140)를 구비한다.
또한, 반도체 메모리 장치의 구성요소 중 데이터 클록 입력부(120)는, 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)을 각각 입력받아 버퍼링하기 위한 데이터 클록 입력버퍼(121, 122)와, 데이터 클록 입력버퍼(121, 122)에서 출력되는 클록(WCK, WCK#)의 주파수를 분배하여 그 출력클록(FDIV_WCK, FDIV_WCK#)이 시스템 클록(HCK)과 동일한 주파수를 갖도록 하기 위한 주파수 분배기(124), 및 주파수 분배기(124)에서 출력되는 클록(FDIV_WCK, FDIV_WCK#)의 위상을 분할하여 각각 예정된 크기의 위상차이를 갖는 다수의 멀티 시스템 클록(MULTI_WCK<0:N>)을 생성하기 위한 위상분할부(126)를 구비한다.
그리고, 반도체 메모리 장치에는 시스템 클록(HCK)의 에지(edge)를 기준으로 데이터 클록 입력부(120)의 구성요소 중 주파수 분배기(124)에서 출력되는 클록(FDIV_WCK, FDIV_WCK#)의 논리레벨을 검출하고, 검출결과에 따라 WCK2CK 트레이닝 정보신호(WCK2CK_TRAINING_SIG)를 생성하여 메모리 컨트롤러로 전송하기 위한 WCK2CK 위상검출부(180)를 더 구비한다.
또한, 반도체 메모리 장치에는 다수의 멀티 시스템 클록(MULTI_WCK<0:N>)을 기준으로 데이터 신호(DATA)를 정렬하여 메모리 컨트롤러와 입/출력하기 위한 데이터 입/출력 버퍼부(160)를 더 구비한다.
여기서, 데이터 입/출력 버퍼부(160)는, 메모리 컨트롤러에서 반도체 메모리 장치로 입력되는 데이터 신호(DATA)를 다수의 멀티 시스템 클록(MULTI_WCK<0:N>)을 기준으로 정렬하여 내부 코어 영역(185)으로 전송하기 위한 데이터 입력버퍼부(162), 및 내부 코어 영역(185)에서 출력되는 데이터 신호(DATA)를 다수의 멀티 시스템 클록(MULTI_WCK<0:N>)을 기준으로 정렬하여 메모리 컨트롤러로 전송하기 위한 데이터 출력버퍼부(164)를 더 구비한다.
참고로, 데이터 신호(DATA)를 다수의 멀티 시스템 클록(MULTI_WCK<0:N>)에 정렬하여 전송하는 동작은 이미 공지된 동작으로써 도 5를 참조하여 쉽게 알 수 있으며, 여기에서는 더 이상 자세히 설명하지 않도록 하겠다.
전술한 구성을 바탕으로 본 발명의 제1실시예에 따른 반도체 시스템의 동작을 살펴보면 다음과 같다.
먼저, 메모리 컨트롤러에서 반도체 메모리 장치로 전달되는 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)의 주파수는 시스템 클록(HCK)의 주파수보다 높은 상태가 된다. 또한, 메모리 컨트롤러와 반도체 메모리 장치에서 입/출력되는 데이터 신호(DATA)의 주파수는 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)의 주파수보다 높은 상태가 된다.
예를 들어, 시스템 클록(HCK)의 주파수가 1GHz라고 하면, 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)의 주파수는 시스템 클록(HCK)의 주파수보다 두 배 높은 2GHz가 되고, 데이터 신호(DATA)의 주파수는 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)의 주파수보다 두 배 높은 4GHz가 된다.
그리고, 반도체 시스템의 구성요소 중 반도체 메모리 장치에 구비되는 위상검출부(140)는, 제1 데이터 클록(WCK)의 기준에지에서 제2 데이터 클록(WCK#)의 논리레벨이 로직'로우'(Low) 레벨인 경우 도 3a에 도시된 것과 같이 제1 데이터 클 록(WCK)의 위상보다 제2 데이터 클록(WCK#)의 위상이 빠르다고 판단한다. 이렇게, 제1 데이터 클록(WCK)의 위상보다 제2 데이터 클록(WCK#)의 위상이 빠르기 때문에 제2 데이터 클록(WCK#)의 위상이 느려지도록 해야 하는데, 이때, 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)은 메모리 컨트롤러에서 생성되는 신호이므로 반도체 메모리 장치에서는 트레이닝 정보신호(VIX_TRAINING_SIG)의 논리레벨이 로직'하이'(High) 레벨이 되도록 하여 메모리 컨트롤러로 전송하게 된다.
이와 같이, 트레이닝 정보신호(VIX_TRAINING_SIG)의 논리레벨이 로직'하이'(High) 레벨이 되어 메모리 컨트롤러로 전송되면, 메모리 컨트롤러에 구비된 제2데이터 클록 생성부(170)에서는 제2 데이터 클록(WCK#)의 위상이 느려지도록 하여 생성한다.
참고로, 제1 데이터 클록(WCK)과 제2 데이터 클록(WCK#)은 서로 정/부 관계를 갖는 신호로서, 제1 데이터 클록 생성부(150)에서 제1 데이터 클록(WCK)을 먼저 생성한 후 제1 데이터 클록(WCK)의 위상을 반전하여 제2데이터 클록(WCK#)을 생성하는 과정을 거치게 된다. 따라서, 제2 데이터 클록 생성부(170)에서 로직'하이'(High) 레벨을 갖는 트레이닝 정보신호(VIX_TRAINING_SIG)에 응답하여 제2 데이터 클록(WCK#)의 위상이 느려지도록 하기 위해서는 제1 데이터 클록(WCK)의 위상을 반전한 클록의 위상보다 느린 위상을 갖는 클록을 제2 데이터 클록(WCK#)으로서 출력해주면 된다.
그리고, 반도체 시스템의 구성요소 중 반도체 메모리 장치에 구비되는 위상검출부(140)는, 제1 데이터 클록(WCK)의 기준에지에서 제2 데이터 클록(WCK#)의 논 리레벨이 로직'하이'(High) 레벨인 경우 도 3b에 도시된 것과 같이 제1 데이터 클록(WCK)의 위상보다 제2 데이터 클록(WCK#)의 위상이 느리다고 판단한다. 이렇게, 제1 데이터 클록(WCK)의 위상보다 제2 데이터 클록(WCK#)의 위상이 느리기 때문에 제2 데이터 클록(WCK#)의 위상이 빨라지도록 해야 하는데, 이때, 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)은 메모리 컨트롤러에서 생성되는 신호이므로 반도체 메모리 장치에서는 트레이닝 정보신호(VIX_TRAINING_SIG)의 논리레벨이 로직'로우'(Low) 레벨이 되도록 하여 메모리 컨트롤러로 전송하게 된다.
이와 같이, 트레이닝 정보신호(VIX_TRAINING_SIG)의 논리레벨이 로직'로우'(Low) 레벨이 되어 메모리 컨트롤러로 전송되면, 메모리 컨트롤러에 구비된 제2데이터 클록 생성부(170)에서는 제2 데이터 클록(WCK#)의 위상이 빨라지도록 하여 생성한다.
참고로, 제1 데이터 클록(WCK)과 제2 데이터 클록(WCK#)은 서로 정/부 관계를 갖는 신호로서, 제1 데이터 클록 생성부(150)에서 제1 데이터 클록(WCK)을 먼저 생성한 후 제1 데이터 클록(WCK)의 위상을 반전하여 제2데이터 클록(WCK#)을 생성하는 과정을 거치게 된다. 따라서, 제2 데이터 클록 생성부(170)에서 로직'로우'(Low) 레벨을 갖는 트레이닝 정보신호(VIX_TRAINING_SIG)에 응답하여 제2 데이터 클록(WCK#)의 위상이 빨라지도록 하기 위해서는 제1 데이터 클록(WCK)의 위상을 반전한 클록의 위상보다 빠른 위상을 갖는 클록을 제2 데이터 클록(WCK#)으로서 출력해주면 된다.
이와 같이, 반도체 시스템의 구성요소 중 반도체 메모리 장치에 구비되는 위 상검출부(140)에서 제1 데이터 클록(WCK)과 제2 데이터 클록(WCK#)의 위상차이를 검출하여 트레이닝 정보신호(VIX_TRAINING_SIG)의 논리레벨을 결정하여 주면, 반도체 시스템의 구성요소 중 메모리 컨트롤러에 구비되는 제2 데이터 클록 생성부(170)에서 제2 데이터 클록(WCK#)의 위상을 변동하여 생성함으로써, 반도체 메모리 장치에서 사용되는 제1 데이터 클록(WCK)과 제2 데이터 클록(WCK#)이 서로 완전히 반대되는 위상을 갖도록 할 수 있다.
추가적으로 전술한 본 발명의 제1실시예에서는 트레이닝 정보신호(VIX_TRAINING_SIG)가 1비트로 이루어져 있어서 로직'하이'(High) 또는 로직'로우'(Low)레벨을 갖도록 되어 있는데, 이는 하나의 실시예일 뿐 트레이닝 정보신호(VIX_TRAINING_SIG)가 다수의 비트로 이루어질 수도 있다. 즉, 반도체 시스템의 구성요소 중 반도체 메모리 장치에 구비되는 위상검출부(140)와 반도체 시스템의 구성요소 중 메모리 컨트롤러에 구비되는 제2 데이터 클록 생성부(170)가 각각 다음과 같이 동작할 수도 있다.
먼저, 반도체 시스템의 구성요소 중 반도체 메모리 장치에 구비되는 위상검출부(140)는, 제1 데이터 클록(WCK)의 기준에지에서 제2 데이터 클록(WCK#)의 논리레벨이 로직'로우'(Low) 레벨인 경우 도 3a에 도시된 것과 같이 제1 데이터 클록(WCK)의 위상보다 제2 데이터 클록(WCK#)의 위상이 빠르다고 판단한다. 이렇게, 제1 데이터 클록(WCK)의 위상보다 제2 데이터 클록(WCK#)의 위상이 빠르기 때문에 제2 데이터 클록(WCK#)의 위상이 느려지도록 해야 하는데, 이때, 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)은 메모리 컨트롤러에서 생성되는 신호이므로 반 도체 메모리 장치에서는 트레이닝 정보신호(VIX_TRAINING_SIG)의 값을 증가시켜 메모리 컨트롤러로 전송하게 된다.
이와 같이, 트레이닝 정보신호(VIX_TRAINING_SIG)의 값이 증가하여 메모리 컨트롤러로 전송되면, 메모리 컨트롤러에 구비된 제2데이터 클록 생성부(170)에서는 트레이닝 정보신호(VIX_TRAINING_SIG)의 값이 증가 한만큼 제2 데이터 클록(WCK#)의 위상이 느려지도록 하여 생성한다.
그리고, 반도체 시스템의 구성요소 중 반도체 메모리 장치에 구비되는 위상검출부(140)는, 제1 데이터 클록(WCK)의 기준에지에서 제2 데이터 클록(WCK#)의 논리레벨이 로직'하이'(High) 레벨인 경우 도 3b에 도시된 것과 같이 제1 데이터 클록(WCK)의 위상보다 제2 데이터 클록(WCK#)의 위상이 느리다고 판단한다. 이렇게, 제1 데이터 클록(WCK)의 위상보다 제2 데이터 클록(WCK#)의 위상이 느리기 때문에 제2 데이터 클록(WCK#)의 위상이 빨라지도록 해야 하는데, 이때, 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)은 메모리 컨트롤러에서 생성되는 신호이므로 반도체 메모리 장치에서는 트레이닝 정보신호(VIX_TRAINING_SIG)의 값을 감소시켜 메모리 컨트롤러로 전송하게 된다.
이와 같이, 트레이닝 정보신호(VIX_TRAINING_SIG)의 값이 감소하여 메모리 컨트롤러로 전송되면, 메모리 컨트롤러에 구비된 제2데이터 클록 생성부(170)에서는 제2 데이터 클록(WCK#)의 위상이 빨라지도록 하여 생성한다.
참고로, 상기와 같은 동작이 가능하도록 하려면, 트레이닝 정보신호(VIX_TRAINING_SIG)가 예정된 초기 값을 가질 수 있어야 하고, 제2데이터 클록 생성부(170)에서는 트레이닝 정보신호(VIX_TRAINING_SIG)의 절대 값에 대응하는 제2 데이터 클록(WCK#)의 위상변동치가 미리 결정되어 있어야 한다.
그리고, 반도체 시스템의 구성요소 중 반도체 메모리 장치를 살펴보면 WCK2CK 위상검출부(180)가 구비되어, 시스템 클록(HCK)과 데이터 클록 입력부(120)의 구성요소 중 주파수 분배기(124)에서 출력되는 클록(FDIV_WCK, FDIV_WCK#)의 위상차이를 검출하고 그 결과에 대응하는 WCK2CK 트레이닝 정보신호(WCK2CK_TRAINING_SIG)를 메모리 컨트롤러로 전송하는 동작을 수행하는데, 이는, 종래기술에서 언급되었던 WCK2CK 트레이닝 동작을 수행하기 위한 구성요소를 표현한 것으로써 이미 종래에 공지된 기술이며, 본원발명의 트레이닝 동작과는 직접적인 연관이 없다.
즉, 반도체 시스템의 구성요소 중 반도체 메모리 장치를 살펴보면 WCK2CK 위상검출부(180)는, 본원발명에서 제1 데이터 클록(WCK)과 제2 데이터 클록(WCK#)의 위상차이를 검출하고 그 결과에 대응하는 트레이닝 정보신호(VIX_TRAINING_SIG)를 메모리 컨트롤러로 전송하는 트레이닝 동작이 종래에 공지된 WCK2CK 트레이닝 동작과는 전혀 별개의 동작임을 나타내기 위해 표현한 부분일 뿐 이다.
따라서, 여기서는 반도체 시스템의 구성요소 중 반도체 메모리 장치를 살펴보면 WCK2CK 위상검출부(180)의 동작을 더 이상 자세히 설명하지 않도록 하겠다.
참고로, 본원발명의 트레이닝 동작은, 종래의 WCK2CK 트레이닝 동작에 대비되어 교차점 트레이닝 동작이라고 명명할 수 있다.
또한, 본원발명의 실시예에 따른 교차점 트레이닝 동작에 따라 생성되는 교 차점 트레이닝 정보신호(VIX_TRAINING_SIG) 및 종래기술에 따른 WCK2CK 트레이닝 동작에 따라 생성되는 WCK2CK 트레이닝 정보신호(WCK2CK_TRAINING_SIG)는 도면에 도시된 것과 같이 동일한 패드(핀)를 통해 반도체 메모리 장치에서 메모리 컨트롤러로 전송될 수 있으며, 이때, 주로 사용되는 패드(핀)는 EDC 패드(핀)로써 데이터 신호(DATA)가 입/출력되거나 커맨드 신호(CMD) 및 어드레스 신호(ADDR)가 입/출력되는 패드(핀)와는 별도로 반도체 메모리 장치에 구비되는 패드(핀)이다.
이상에서 살펴본 바와 같이 본 발명의 제1실시예를 적용하면, 고속으로 동작하는 반도체 메모리 장치에 시스템 클록(HCK)과는 별도로 차동(differential) 형태로 입력되는 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)간의 위상차이를 검출하고, 검출결과에 대응하는 만큼 제2 데이터 클록(WCK#)의 위상을 조절하는 교차점 트레이닝(cross point training : vix training)을 수행할 수 있다. 이를 통해, 반도체 메모리 장치로 입력되는 차동(differential) 형태의 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)이 서로 완전히 반대되는 위상을 갖도록 할 수 있다.
이로 인해, 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)에 대응하여 입/출력되는 데이터 신호(DATA)의 듀티비가 정확하게 50대 50이 되도록 할 수 있다.
또한, 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)에 대응하여 입/출력되는 데이터 신호(DATA)의 셋업/홀드 타임을 충분하게 확보할 수 있다.
(제2실시예)
도 2는 본 발명의 제2실시예에 따른 반도체 시스템을 도시한 블록 다이어그 램이다.
도 2를 참조하면, 본 발명의 제2실시예에 따른 반도체 시스템은, 어드레스 신호(ADDR) 및 커맨드 신호(CMD)에 대응하는 시스템 클록(HCK), 데이터 신호(DATA)에 대응하는 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#) - 제1데이터 클록(WCK)과 정/부 관계이며, 트레이닝 정보데이터(VIX_TRAINING_DATA)의 데이터 윈도우 구간 길이비율에 따라 그 위상을 변동시켜 생성함 - 을 생성하여 출력하는 메모리 컨트롤러, 및 시스템 클록(HCK)을 기준으로 어드레스 신호(ADDR)와 커맨드 신호(CMD)를 입력받고 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)을 기준으로 데이터 신호(DATA)를 입/출력함으로써 예정된 내부동작을 수행하며, 트레이닝 동작모드에서 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)의 기준에지마다 예정된 패턴데이터의 각 데이터 윈도우 구간을 결정하여 트레이닝 정보데이터(VIX_TRAINING_DATA)로서 출력하는 반도체 메모리 장치를 구비한다.
여기서, 메모리 컨트롤러는, 시스템 클록(HCK)을 생성하기 위한 시스템 클록 생성부(210)와, 시스템 클록(HCK)을 기준으로 어드레스 신호(ADDR) 및 커맨드 신호(CMD)를 출력하기 위한 어드레스 및 커맨드 신호 출력부(230)와, WCK2CK 트레이닝 정보신호(WCK2CK_TRAINING_SIG)에 따라 그 위상이 변동하는 제1 데이터 클록(WCK)을 생성하기 위한 제1 데이터 클록 생성부(250)와, 제1 데이터 클록(WCK)의 위상을 반전한 클록의 위상을 트레이닝 정보데이터(VIX_TRAINING_DATA)의 데이터 윈도우 구간 길이비율에 따라 변동하여 제2 데이터 클록(WCK#)으로서 출력하는 제2 데이터 클록 생성부(270), 및 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)을 기준으로 데이터 신호(DATA)를 입/출력하기 위한 데이터 신호 입/출력부(290)를 구비한다.
또한, 메모리 컨트롤러의 구성요소 중 제2 데이터 클록 생성부(270)는, 트레이닝 정보데이터(TRAINING_DATA) 중 제1 데이터 클록(WCK)의 기준에지에 대응하는 데이터의 데이터 윈도우 구간 길이와 제2 데이터 클록(WCK#)의 기준에지에 대응하는 데이터의 데이터 윈도우 구간 길이를 각각 검출하기 위한 데이터 윈도우 구간 길이 검출부(272), 및 제1 데이터 클록(WCK)의 위상을 반전한 클록의 위상을 데이터 윈도우 구간 길이 검출부(272)의 출력신호에 따라 변동하여 제2 데이터 클록(WCK#)으로서 출력하기 위한 제2 데이터 클록 출력부(274)를 구비한다.
그리고, 반도체 메모리 장치는, 어드레스 신호(ADDR) 및 커맨드 신호(CMD)의 입력시점을 동기시키기 위한 시스템 클록(HCK)을 메모리 컨트롤러로부터 입력받기 위한 시스템 클록 입력부(200)와, 데이터 신호(DATA)의 입/출력시점을 동기시키기 위한 제1 데이터 클록(WCK)과 제2 데이터 클록(WCK#) - 제1데이터 클록(WCK)과 정/부 관계이며, 트레이닝 정보데이터(VIX_TRAINING_DATA)의 데이터 윈도우 구간 길이비율에 따라 그 위상이 변동되어 입력됨 - 을 메모리 컨트롤러로부터 각각 입력받기 위한 데이터 클록 입력부(220), 및 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)의 기준에지마다 예정된 패턴데이터의 각 데이터 윈도우 구간을 결정하여 트레이닝 정보데이터(VIX_TRAINING_DATA)로서 메모리 컨트롤러에 전송하기 위한 트레이닝 정보데이터 전송부(240)를 구비한다.
또한, 반도체 메모리 장치의 구성요소 중 데이터 클록 입력부(220)는, 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)을 각각 입력받아 버퍼링하기 위한 데이터 클록 입력버퍼(221, 222)와, 데이터 클록 입력버퍼(221, 222)에서 출력되는 클록(WCK, WCK#)의 주파수를 분배하여 그 출력클록(FDIV_WCK, FDIV_WCK#)이 시스템 클록(HCK)과 동일한 주파수를 갖도록 하기 위한 주파수 분배기(224), 및 주파수 분배기(224)에서 출력되는 클록(FDIV_WCK, FDIV_WCK#)의 위상을 분할하여 각각 예정된 크기의 위상차이를 갖는 다수의 멀티 시스템 클록(MULTI_WCK<0:N>)을 생성하기 위한 위상분할부(226)를 구비한다.
그리고, 반도체 메모리 장치에는 시스템 클록(HCK)의 에지(edge)를 기준으로 데이터 클록 입력부(220)의 구성요소 중 주파수 분배기(224)에서 출력되는 클록(FDIV_WCK, FDIV_WCK#)의 논리레벨을 검출하고, 검출결과에 따라 WCK2CK 트레이닝 정보신호(WCK2CK_TRAINING_SIG)를 생성하여 메모리 컨트롤러로 전송하기 위한 WCK2CK 위상검출부(280)를 더 구비한다.
또한, 반도체 메모리 장치에는 다수의 멀티 시스템 클록(MULTI_WCK<0:N>)을 기준으로 데이터 신호(DATA)를 정렬하여 메모리 컨트롤러와 입/출력하기 위한 데이터 입/출력 버퍼부(260)를 더 구비한다.
여기서, 데이터 입/출력 버퍼부(260)는, 메모리 컨트롤러에서 반도체 메모리 장치로 입력되는 데이터 신호(DATA)를 다수의 멀티 시스템 클록(MULTI_WCK<0:N>)을 기준으로 정렬하여 내부 코어 영역(285)으로 전송하기 위한 데이터 입력버퍼부(262), 및 내부 코어 영역(285)에서 출력되는 데이터 신호(DATA)를 다수의 멀티 시스템 클록(MULTI_WCK<0:N>)을 기준으로 정렬하여 메모리 컨트롤러로 전송하기 위 한 데이터 출력버퍼부(264)를 더 구비한다.
참고로, 데이터 신호(DATA)를 다수의 멀티 시스템 클록(MULTI_WCK<0:N>)에 정렬하여 전송하는 동작은 이미 공지된 동작으로써 도 5를 참조하여 쉽게 알 수 있으며, 여기에서는 더 이상 자세히 설명하지 않도록 하겠다.
전술한 구성을 바탕으로 본 발명의 제2실시예에 따른 반도체 시스템의 동작을 살펴보면 다음과 같다.
먼저, 메모리 컨트롤러에서 반도체 메모리 장치로 전달되는 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)의 주파수는 시스템 클록(HCK)의 주파수보다 높은 상태가 된다. 또한, 메모리 컨트롤러와 반도체 메모리 장치에서 입/출력되는 데이터 신호(DATA)의 주파수는 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)의 주파수보다 높은 상태가 된다.
예를 들어, 시스템 클록(HCK)의 주파수가 1GHz라고 하면, 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)의 주파수는 시스템 클록(HCK)의 주파수보다 두 배 높은 2GHz가 되고, 데이터 신호(DATA)의 주파수는 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)의 주파수보다 두 배 높은 4GHz가 된다.
그리고, 반도체 시스템의 구성요소 중 반도체 메모리 장치에 구비되는 트레이닝 정보데이터 전송부(240)는, 도 4a에 도시된 것과 같이 예정된 패턴데이터(PATTERN_DATA)를 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)을 기준으로 정렬하여 트레이닝 정보데이터(VIX_TRAINING_DATA)로서 메모리 컨트롤러에 전송하 게 된다.
이때, 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)을 기준으로 예정된 패턴데이터(PATTER_DATA)를 정렬한다는 것은 제1 데이터 클록(WCK)의 기준에지 및 제2 데이터 클록(WCK#)의 기준에지에서 예정된 패턴데이터(PATTER_DATA)의 데이터 윈도우 길이가 각각 결정된다는 것을 뜻한다.
예를 들어, 도 4a에 도시된 것과 같이 제1 데이터 클록(WCK)의 상승에지(rising edge)에 예정된 패턴데이터(PATTERN_DATA)의 짝수 번째 데이터(Q0, Q2, Q4, Q6, … )가 동기화되고, 제2 데이터 클록(WCK#)의 상승에지(rising edge)에 예정된 패턴데이터(PATTERN_DATA)의 홀수 번째 데이터(Q1, Q3, Q5, Q7, … )가 동기화되는 것을 뜻한다.
그런데, 도 4a를 살펴보면, 제1 데이터 클록(WCK)의 위상보다 제2 데이터 클록(WCK#)의 위상이 빠른 상태이며, 그에 따라, 제1 데이터 클록(WCK)의 상승에지(rising edge)에 동기화된 예정된 패턴데이터(PATTERN_DATA)의 짝수 번째 데이터(Q0, Q2, Q4, Q6, … )는 상대적으로 긴 길이의 데이터 윈도우를 갖는 상태가 되고, 제2 데이터 클록(WCK#)의 상승에지(rising edge)에 동기화된 예정된 패턴데이터(PATTERN_DATA)의 홀수 번째 데이터(Q1, Q3, Q5, Q7, … )는 상대적으로 짧은 길이의 데이터 윈도우를 갖는 상태가 되는 것을 알 수 있다.
이렇게, 제1 데이터 클록(WCK)에 대응하는 예정된 패턴데이터(PATTERN_DATA)의 짝수 번째 데이터(Q0, Q2, Q4, Q6, … )가 제2 데이터 클록(WCK#)에 대응하는 예정된 패턴데이터(PATTERN_DATA)의 홀수 번째 데이터(Q1, Q3, Q5, Q7, … )보다 더 긴 길이의 데이터 윈도우를 가지게 되면, 제1 데이터 클록(WCK)의 위상보다 제2 데이터 클록(WCK#)의 위상이 빠른 상태라는 것을 판단할 수 있으며, 그에 따라, 제2 데이터 클록(WCK#)의 위상이 느려지도록 해야 한다. 하지만, 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)은 반도체 메모리 장치에서 생성되는 신호가 아니므로, 반도체 메모리 장치에서는 예정된 패턴데이터(PATTERN_DATA)의 짝수 번째 데이터(Q0, Q2, Q4, Q6, … )가 제1 데이터 클록(WCK)에 대응하여 상대적으로 긴 길이를 갖는 상태가 되고, 예정된 패턴데이터(PATTERN_DATA)의 홀수 번째 데이터(Q1, Q3, Q5, Q7, … )가 제2 데이터 클록(WCK#)에 대응하여 상대적으로 짧은 길이를 갖는 상태가 되도록 하여 트레이닝 정보 데이터(VIX_TRAINING_DATA)로서 메모리 컨트롤러로 전송하는 동작만 수행하면 된다.
즉, 제2 데이터 클록(WCK#)의 위상이 느려지도록 하는 동작은, 메모리 컨트롤러에서 트레이닝 정보 데이터(VIX_TRAINING_DATA)를 입력받아 짝수 번째 데이터(Q0, Q2, Q4, Q6, … )가 홀수 번째 데이터(Q1, Q3, Q5, Q7, … )보다 더 긴 데이터 윈도우 길이를 갖는 다는 것을 검출한 것에 응답하여 이루어지게 된다.
구체적으로, 메모리 컨트롤러의 구성요소 중 제2 데이터 클록 생성부(270)에 구비된 데이터 윈도우 구간 길이 검출부(272)에서는, 트레이닝 정보 데이터(VIX_TRAINING_DATA) 중 제1 데이터 클록(WCK)의 기준에지에 대응하는 데이터, 즉, 제1 데이터 클록(WCK)의 상승에지에 대응하는 예정된 패턴 데이터(PATTERN_DATA)의 짝수 번째 데이터(Q0, Q2, Q4, Q6, … ) 및 트레이닝 정보 데이터(VIX_TRAINING_DATA) 중 제2 데이터 클록(WCK#)의 기준에지에 대응하는 데이 터, 즉, 제2 데이터 클록(WCK#)의 상승에지에 대응하는 예정된 패턴 데이터(PATTERN_DATA)의 홀수 번째 데이터(Q1, Q3, Q5, Q7, … )의 윈도우 구간 길이를 측정하기 위해 예정된 주기로 트레이닝 정보 데이터(VIX_TRAINING_DATA)의 논리레벨을 스캔하는 방법을 사용한다.
즉, 일반적으로 트레이닝 정보 데이터(VIX_TRAINING_DATA)로서 메모리 컨트롤러로 전송되는 패턴데이터(PATTERN_DATA)의 패턴은 '0'과'1'이 반복되는 식이므로 도 4a에 도시된 것과 같이 트레이닝 정보 데이터(VIX_TRAINING_DATA)에서 연속되는 두 개의 데이터(Q0, Q1)를 예정된 주기로 스캔하여 앞쪽 데이터(Q0)의 길이가 뒤쪽 데이터(Q1)의 길이보다 더 길다는 것을 쉽게 알 수 있다.
예컨대, 트레이닝 정보 데이터(VIX_TRAINING_DATA)로서 메모리 컨트롤러로 전송되는 패턴데이터(PATTERN_DATA)가 '0 1 0 1 0 1 0 1 … '이라고 하면, 도 4a와 같이 그 데이터 윈도우 길이를 스캔한 결과 '0'값을 갖는 짝수 번째 데이터(Q0, Q2, Q4, Q6, … )가 6번 검출되고 '1'값을 갖는 홀수 번째 데이터(Q1, Q3, Q5, Q7, … )가 3번 검출되므로, 짝수 번째 데이터(Q0, Q2, Q4, Q6, … )의 데이터 윈도우 길이가 홀수 번째 데이터(Q1, Q3, Q5, Q7, … )의 데이터 윈도우 길이보다 길다는 것을 쉽게 알 수 있다.
물론, 도 4a에서 도시된 것과 같이 연속되는 두 개의 데이터(Q0, Q1)를 한 번 스캔하는 동작만으로 짝수 번째 데이터(Q0, Q2, Q4, Q6, … )의 데이터 윈도우 길이가 홀수 번째 데이터(Q1, Q3, Q5, Q7, … )의 데이터 윈도우 길이보다 길다는 것을 확신할 수 없으므로, 스캔 한 결과의 정확도 향상을 위해서는 예정된 횟수만 큼 연속되는 두 개의 데이터(Q0, Q1 / Q2, Q3 / Q4, Q5 / Q6, Q7 / … )를 계속 스캔하는 방법을 사용해야 할 것이다.
이와 같이, 메모리 컨트롤러의 구성요소 중 제2 데이터 클록 생성부(270)에 구비된 데이터 윈도우 구간 길이 검출부(272)에서는, 도 4a와 같이 트레이닝 정보 데이터(VIX_TRAINING_DATA)로서 메모리 컨트롤러로 전송되는 패턴데이터(PATTERN_DATA)의 데이터 윈도우 길이를 스캔한 결과'0'값을 갖는 짝수 번째 데이터(Q0, Q2, Q4, Q6, … )가 6번 검출되고 '1'값을 갖는 홀수 번째 데이터(Q1, Q3, Q5, Q7, … )가 3번 검출되면, 제1 데이터 클록(WCK)의 위상보다 제2 데이터 클록(WCK#)의 위상이 빠른 상태라는 것으로 판단할 수 있으므로 로직'하이'(High) 논리레벨을 갖는 윈도우 구간길이 검출신호(VIX_TRAINING_CON)를 출력해준다.
이렇게, 윈도우 구간길이 검출신호(VIX_TRAINING_CON)가 로직'하이'(High) 논리레벨을 갖는 상태로 제2 데이터 클록 출력부(274)로 전송되면, 제2 데이터 클록 출력부(274)에서는 제2 데이터 클록(WCK#)의 위상이 느려지도록 하여 출력한다.
참고로, 제1 데이터 클록(WCK)과 제2 데이터 클록(WCK#)은 서로 정/부 관계를 갖는 신호로서, 제1 데이터 클록 생성부(250)에서 제1 데이터 클록(WCK)을 먼저 생성한 후 제1 데이터 클록(WCK)의 위상을 반전하여 제2데이터 클록(WCK#)을 생성하는 과정을 거치게 된다. 따라서, 제2 데이터 클록 생성부(270)의 구성요소 중 제2 데이터 클록 출력부(274)에서 로직'하이'(High) 레벨을 갖는 윈도우 구간길이 검출신호(VIX_TRAINING_CON)에 응답하여 제2 데이터 클록(WCK#)의 위상이 느려지도록 하기 위해서는 제1 데이터 클록(WCK)의 위상을 반전한 클록의 위상보다 느린 위상 을 갖는 클록을 제2 데이터 클록(WCK#)으로서 출력해주면 된다.
반대로, 도 4b를 살펴보면, 제1 데이터 클록(WCK)의 위상보다 제2 데이터 클록(WCK#)의 위상이 느린 상태이며, 그에 따라, 제1 데이터 클록(WCK)의 상승에지(rising edge)에 동기화된 예정된 패턴데이터(PATTERN_DATA)의 짝수 번째 데이터(Q0, Q2, Q4, Q6, … )는 상대적으로 짧은 길이의 데이터 윈도우를 갖는 상태가 되고, 제2 데이터 클록(WCK#)의 상승에지(rising edge)에 동기화된 예정된 패턴데이터(PATTERN_DATA)의 홀수 번째 데이터(Q1, Q3, Q5, Q7, … )는 상대적으로 긴 길이의 데이터 윈도우를 갖는 상태가 되는 것을 알 수 있다.
이렇게, 제1 데이터 클록(WCK)에 대응하는 예정된 패턴데이터(PATTERN_DATA)의 짝수 번째 데이터(Q0, Q2, Q4, Q6, … )가 제2 데이터 클록(WCK#)에 대응하는 예정된 패턴데이터(PATTERN_DATA)의 홀수 번째 데이터(Q1, Q3, Q5, Q7, … )보다 더 짧은 길이의 데이터 윈도우를 가지게 되면, 제1 데이터 클록(WCK)의 위상보다 제2 데이터 클록(WCK#)의 위상이 느린 상태라는 것을 판단할 수 있으며, 그에 따라, 제2 데이터 클록(WCK#)의 위상이 빨라지도록 해야 한다. 하지만, 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)은 반도체 메모리 장치에서 생성되는 신호가 아니므로, 반도체 메모리 장치에서는 예정된 패턴데이터(PATTERN_DATA)의 짝수 번째 데이터(Q0, Q2, Q4, Q6, … )가 제1 데이터 클록(WCK)에 대응하여 상대적으로 짧은 길이를 갖는 상태가 되고, 예정된 패턴데이터(PATTERN_DATA)의 홀수 번째 데이터(Q1, Q3, Q5, Q7, … )가 제2 데이터 클록(WCK#)에 대응하여 상대적으로 긴 길이를 갖는 상태가 되도록 하여 트레이닝 정보 데이터(VIX_TRAINING_DATA)로서 메모 리 컨트롤러로 전송하는 동작만 수행하면 된다.
즉, 제2 데이터 클록(WCK#)의 위상이 빨라지도록 하는 동작은, 메모리 컨트롤러에서 트레이닝 정보 데이터(VIX_TRAINING_DATA)를 입력받아 짝수 번째 데이터(Q0, Q2, Q4, Q6, … )가 홀수 번째 데이터(Q1, Q3, Q5, Q7, … )보다 더 짧은 데이터 윈도우 길이를 갖는 다는 것을 검출한 것에 응답하여 이루어지게 된다.
구체적으로, 메모리 컨트롤러의 구성요소 중 제2 데이터 클록 생성부(270)에 구비된 데이터 윈도우 구간 길이 검출부(272)에서는, 트레이닝 정보 데이터(VIX_TRAINING_DATA) 중 제1 데이터 클록(WCK)의 기준에지에 대응하는 데이터, 즉, 제1 데이터 클록(WCK)의 상승에지에 대응하는 예정된 패턴 데이터(PATTERN_DATA)의 짝수 번째 데이터(Q0, Q2, Q4, Q6, … ) 및 트레이닝 정보 데이터(VIX_TRAINING_DATA) 중 제2 데이터 클록(WCK#)의 기준에지에 대응하는 데이터, 즉, 제2 데이터 클록(WCK#)의 상승에지에 대응하는 예정된 패턴 데이터(PATTERN_DATA)의 홀수 번째 데이터(Q1, Q3, Q5, Q7, … )의 윈도우 구간 길이를 측정하기 위해 예정된 주기로 트레이닝 정보 데이터(VIX_TRAINING_DATA)의 논리레벨을 스캔하는 방법을 사용한다.
즉, 일반적으로 트레이닝 정보 데이터(VIX_TRAINING_DATA)로서 메모리 컨트롤러로 전송되는 패턴데이터(PATTERN_DATA)의 패턴은 '0'과'1'이 반복되는 식이므로 도 4b에 도시된 것과 같이 트레이닝 정보 데이터(VIX_TRAINING_DATA)에서 연속되는 두 개의 데이터(Q0, Q1)를 예정된 주기로 스캔하여 앞쪽 데이터(Q0)의 길이가 뒤쪽 데이터(Q1)의 길이보다 더 짧다는 것을 쉽게 알 수 있다.
예컨대, 트레이닝 정보 데이터(VIX_TRAINING_DATA)로서 메모리 컨트롤러로 전송되는 패턴데이터(PATTERN_DATA)가 '1 0 1 0 1 0 1 0 … '이라고 하면, 도 4b와 같이 그 데이터 윈도우 길이를 스캔한 결과 '1'값을 갖는 짝수 번째 데이터(Q0, Q2, Q4, Q6, … )가 3번 검출되고 '0'값을 갖는 홀수 번째 데이터(Q1, Q3, Q5, Q7, … )가 6번 검출되므로, 짝수 번째 데이터(Q0, Q2, Q4, Q6, … )의 데이터 윈도우 길이가 홀수 번째 데이터(Q1, Q3, Q5, Q7, … )의 데이터 윈도우 길이보다 짧다는 것을 쉽게 알 수 있다.
물론, 도 4b에서 도시된 것과 같이 연속되는 두 개의 데이터(Q0, Q1)를 한 번 스캔하는 동작만으로 짝수 번째 데이터(Q0, Q2, Q4, Q6, … )의 데이터 윈도우 길이가 홀수 번째 데이터(Q1, Q3, Q5, Q7, … )의 데이터 윈도우 길이보다 ??다는 것을 확신할 수 없으므로, 스캔 한 결과의 정확도 향상을 위해서는 예정된 횟수만큼 연속되는 두 개의 데이터(Q0, Q1 / Q2, Q3 / Q4, Q5 / Q6, Q7 / … )를 계속 스캔하는 방법을 사용해야 할 것이다.
이와 같이, 메모리 컨트롤러의 구성요소 중 제2 데이터 클록 생성부(270)에 구비된 데이터 윈도우 구간 길이 검출부(272)에서는, 도 4b와 같이 트레이닝 정보 데이터(VIX_TRAINING_DATA)로서 메모리 컨트롤러로 전송되는 패턴데이터(PATTERN_DATA)의 데이터 윈도우 길이를 스캔한 결과'1'값을 갖는 짝수 번째 데이터(Q0, Q2, Q4, Q6, … )가 3번 검출되고 '0'값을 갖는 홀수 번째 데이터(Q1, Q3, Q5, Q7, … )가 6번 검출되면, 제1 데이터 클록(WCK)의 위상보다 제2 데이터 클록(WCK#)의 위상이 느린 상태라는 것으로 판단할 수 있으므로 로직'로우'(Low) 논리레벨을 갖는 윈도우 구간길이 검출신호(VIX_TRAINING_CON)를 출력해준다.
이렇게, 윈도우 구간길이 검출신호(VIX_TRAINING_CON)가 로직'로우'(Low) 논리레벨을 갖는 상태로 제2 데이터 클록 출력부(274)로 전송되면, 제2 데이터 클록 출력부(274)에서는 제2 데이터 클록(WCK#)의 위상이 빨라지도록 하여 출력한다.
참고로, 제1 데이터 클록(WCK)과 제2 데이터 클록(WCK#)은 서로 정/부 관계를 갖는 신호로서, 제1 데이터 클록 생성부(250)에서 제1 데이터 클록(WCK)을 먼저 생성한 후 제1 데이터 클록(WCK)의 위상을 반전하여 제2데이터 클록(WCK#)을 생성하는 과정을 거치게 된다. 따라서, 제2 데이터 클록 생성부(270)의 구성요소 중 제2 데이터 클록 출력부(274)에서 로직'하이'(High) 레벨을 갖는 윈도우 구간길이 검출신호(VIX_TRAINING_CON)에 응답하여 제2 데이터 클록(WCK#)의 위상이 빨라지도록 하기 위해서는 제1 데이터 클록(WCK)의 위상을 반전한 클록의 위상보다 빠른 위상을 갖는 클록을 제2 데이터 클록(WCK#)으로서 출력해주면 된다.
이와 같이, 반도체 시스템의 구성요소 중 반도체 메모리 장치에 구비되는 트레이닝 정보데이터 출력부(240)에서 제1 데이터 클록(WCK)의 기준에지에 대응하여 패턴 데이터(PATTERN_DATA)의 짝수 번째 데이터(Q0, Q2, Q4, Q6, … )의 데이터 윈도우 길이를 결정하고, 제2 데이터 클록(WCK#)의 기준에지에 대응하여 패턴 데이터(PATTERN_DATA)의 홀수 번째 데이터(Q1, Q3, Q5, Q7, … )의 데이터 윈도우 길이를 결정한 후 트레이닝 정보 데이터(VIX_TRAINING_DATA)로서 메모리 컨트롤러로 전송해 주면, 반도체 시스템의 구성요소 중 메모리 컨트롤러에 구비되는 제2 데이터 클록 생성부(270)에서 제2 데이터 클록(WCK#)의 위상을 변동하여 생성함으로써, 반 도체 메모리 장치에서 사용되는 제1 데이터 클록(WCK)과 제2 데이터 클록(WCK#)이 서로 완전히 반대되는 위상을 갖도록 할 수 있다.
추가적으로 전술한 본 발명의 제2실시예에서는 트레이닝 정보 데이터(VIX_TRAINING_DATA)의 각 데이터 윈도우 길이를 검출한 결과에 대응하여 직접적으로 그 값이 결정되는 윈도우 구간길이 검출신호(VIX_TRAINING_CON)가 1비트로 이루어져 있어서 로직'하이'(High) 또는 로직'로우'(Low)레벨을 갖도록 되어 있는데, 이는 하나의 실시예일 뿐 윈도우 구간길이 검출신호(VIX_TRAINING_CON)가 다수의 비트로 이루어질 수도 있다. 즉, 반도체 시스템의 구성요소 중 메모리 컨트롤러에 구비되는 제2 데이터 클록 생성부(270)가 다음과 같이 동작할 수도 있다.
먼저, 도 4a와 같이 제1 데이터 클록(WCK)의 위상보다 제2 데이터 클록(WCK#)의 위상이 더 빠른 상태가 되면, 제2 데이터 클록 생성부(270)의 구성요소 중 데이터 윈도우 구간 길이 검출부(272)에서 출력되는 윈도우 구간길이 검출신호(VIX_TRAINING_CON)의 값을 증가시켜 출력하게 된다.
이와 같이, 윈도우 구간길이 검출신호(VIX_TRAINING_CON)의 값이 증가하게 되면, 제2데이터 클록 생성부(270)의 구성요소 중 제2 데이터 클록 출력부(274)에서는 윈도우 구간길이 검출신호(VIX_TRAINING_CON)의 값이 증가 한만큼 제2 데이터 클록(WCK#)의 위상이 느려지도록 하여 생성한다.
마찬가지로, 도 4b와 같이 제1 데이터 클록(WCK)의 위상보다 제2 데이터 클록(WCK#)의 위상이 더 느린 상태가 되면, 제2 데이터 클록 생성부(270)의 구성요소 중 데이터 윈도우 구간 길이 검출부(272)에서 출력되는 윈도우 구간길이 검출신 호(VIX_TRAINING_CON)의 값을 감소시켜 출력하게 된다.
이와 같이, 윈도우 구간길이 검출신호(VIX_TRAINING_CON)의 값이 감소하게 되면, 제2데이터 클록 생성부(270)의 구성요소 중 제2 데이터 클록 출력부(274)에서는 윈도우 구간길이 검출신호(VIX_TRAINING_CON)의 값이 감소 한만큼 제2 데이터 클록(WCK#)의 위상이 빨라지도록 하여 생성한다.
참고로, 상기와 같은 동작이 가능하도록 하려면, 윈도우 구간길이 검출신호(VIX_TRAINING_CON)가 예정된 초기 값을 가질 수 있어야 하고, 제2데이터 클록 출력부(274)에서는 윈도우 구간길이 검출신호(VIX_TRAINING_CON)의 절대 값에 대응하는 제2 데이터 클록(WCK#)의 위상변동치가 미리 결정되어 있어야 한다.
그리고, 반도체 시스템의 구성요소 중 반도체 메모리 장치를 살펴보면 WCK2CK 위상검출부(280)가 구비되어, 시스템 클록(HCK)과 데이터 클록 입력부(220)의 구성요소 중 주파수 분배기(224)에서 출력되는 클록(FDIV_WCK, FDIV_WCK#)의 위상차이를 검출하고 그 결과에 대응하는 WCK2CK 트레이닝 정보신호(WCK2CK_TRAINING_SIG)를 메모리 컨트롤러로 전송하는 동작을 수행하는데, 이는, 종래기술에서 언급되었던 WCK2CK 트레이닝 동작을 수행하기 위한 구성요소를 표현한 것으로써 이미 종래에 공지된 기술이며, 본원발명의 트레이닝 동작과는 직접적인 연관이 없다.
즉, 반도체 시스템의 구성요소 중 반도체 메모리 장치를 살펴보면 WCK2CK 위상검출부(280)는, 본원발명에서 제1 데이터 클록(WCK)과 제2 데이터 클록(WCK#)의 위상차이를 검출하고 그 결과에 대응하는 트레이닝 정보신호(VIX_TRAINING_SIG)를 메모리 컨트롤러로 전송하는 트레이닝 동작이 종래에 공지된 WCK2CK 트레이닝 동작과는 전혀 별개의 동작임을 나타내기 위해 표현한 부분일 뿐 이다.
따라서, 여기서는 반도체 시스템의 구성요소 중 반도체 메모리 장치를 살펴보면 WCK2CK 위상검출부(280)의 동작을 더 이상 자세히 설명하지 않도록 하겠다.
참고로, 본원발명의 트레이닝 동작은, 종래의 WCK2CK 트레이닝 동작에 대비되어 교차점 트레이닝 동작이라고 명명할 수 있다.
또한, 본원발명의 실시예에 따른 교차점 트레이닝 동작에 따라 생성되는 교차점 트레이닝 정보 데이터(VIX_TRAINING_DATA)는 도면에 도시된 것과 같이 데이터 신호(DATA)가 출력되는 패드(핀)을 통해 반도체 메모리 장치에서 메모리 컨트롤러로 전송될 수 있다. 즉, 종래기술에 따른 WCK2CK 트레이닝 동작에 따라 생성되는 WCK2CK 트레이닝 정보신호(WCK2CK_TRAINING_SIG)가 반도체 메모리 장치에서 메모리 컨트롤러로 전송되는 패드(핀)와는 다른 패드(핀)을 사용하는 것을 알 수 있다.
이상에서 살펴본 바와 같이 본 발명의 제2실시예를 적용하면, 고속으로 동작하는 반도체 메모리 장치에 시스템 클록(HCK)과는 별도로 차동(differential) 형태로 입력되는 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)간의 위상차이를 검출하고, 검출결과에 대응하는 만큼 제2 데이터 클록(WCK#)의 위상을 조절하는 교차점 트레이닝(cross point training : vix training)을 수행할 수 있다. 이를 통해, 반도체 메모리 장치로 입력되는 차동(differential) 형태의 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)이 서로 완전히 반대되는 위상을 갖도록 할 수 있다.
이로 인해, 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)에 대응하여 입/ 출력되는 데이터 신호(DATA)의 듀티비가 정확하게 50대 50이 되도록 할 수 있다.
또한, 제1 데이터 클록(WCK) 및 제2 데이터 클록(WCK#)에 대응하여 입/출력되는 데이터 신호(DATA)의 셋업/홀드 타임을 충분하게 확보할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
도 1은 본 발명의 제1실시예에 따른 반도체 시스템을 도시한 블록 다이어그램이다.
도 2는 본 발명의 제2실시예에 따른 반도체 시스템을 도시한 블록 다이어그램이다.
도 3a는 도 1에 도시된 본 발명의 제1실시예에 따른 반도체 시스템의 동작 중 제1 데이터 클록의 위상보다 제2 데이터 클록의 위상이 더 빠른 경우의 동작을 도시한 타이밍 다이어그램이다.
도 3b는 도 1에 도시된 본 발명의 제1실시예에 따른 반도체 시스템의 동작 중 제1 데이터 클록의 위상보다 제2 데이터 클록의 위상이 더 느린 경우의 동작을 도시한 타이밍 다이어그램이다.
도 4a는 도 2에 도시된 본 발명의 제2실시예에 따른 반도체 시스템의 동작 중 제1 데이터 클록의 위상보다 제2 데이터 클록의 위상이 더 빠른 경우의 동작을 도시한 타이밍 다이어그램이다.
도 4b는 도 2에 도시된 본 발명의 제2실시예에 따른 반도체 시스템의 동작 중 제1 데이터 클록의 위상보다 제2 데이터 클록의 위상이 더 느린 경우의 동작을 도시한 타이밍 다이어그램이다.
도 5는 제1 데이터 클록 및 제2 데이터 클록에 대응하여 생성되는 다수의 멀티 시스템 클록을 기준으로 데이터 신호가 정렬되는 것을 도시한 타이밍 다이어그램이다.
*도면의 주요부분에 대한 부호의 설명
100, 200 : 시스템 클록 입력부
110, 210 : 시스템 클록 생성부
120, 220 : 데이터 클록 입력부
130, 230 : 어드레스 및 커맨드 신호 출력부
140 : 위상검출부 240 : 트레이닝 정보 데이터 출력부
150, 250 : 제1 데이터 클록 생성부
160, 260 : 데이터 입/출력 버퍼부
170, 270 : 제2 데이터 클록 생성부
180, 280 : WCK2CK 위상검출부
190, 290 : 데이터 신호 입/출력부

Claims (42)

  1. 어드레스 신호 및 커맨드 신호의 입력시점을 동기시키기 위한 시스템 클록을 메모리 컨트롤러로부터 입력받기 위한 시스템 클록 입력부;
    데이터 신호의 입/출력시점을 동기시키기 위한 제1 데이터 클록과 제2 데이터 클록 - 상기 제1데이터 클록과 정/부 관계이며, 트레이닝 정보신호에 따라 그 위상이 변동되어 입력됨 - 을 상기 메모리 컨트롤러로부터 각각 입력받기 위한 데이터 클록 입력부; 및
    상기 제1 데이터 클록의 에지를 기준으로 상기 제2 데이터 클록의 논리레벨을 검출하고, 검출결과에 따라 상기 트레이닝 정보신호를 생성하여 상기 메모리 컨트롤러로 전송하기 위한 위상검출부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 위상검출부는,
    상기 제1 데이터 클록의 기준에지에서 상기 제2 데이터 클록이 로직'로우'(Low) 레벨인 경우, 상기 제1 데이터 클록의 위상보다 상기 제2 데이터 클록의 위상이 빠르다고 판단하여 로직'하이'(High) 레벨을 갖는 상기 트레이닝 정보신호를 생성하여 상기 메모리 컨트롤러로 전송하고,
    상기 제2 데이터 클록의 기준에지에서 상기 제2 데이터 클록이 로직'하이'(High) 레벨인 경우, 상기 제1 데이터 클록의 위상보다 상기 제2 데이터 클록의 위상이 느리다고 판단하여 로직'로우'(Low) 레벨을 갖는 상기 트레이닝 정보신호를 생성하여 상기 메모리 컨트롤러로 전송하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 제2 데이터 클록은,
    상기 트레이닝 정보신호가 로직'하이'(High) 레벨을 갖는 것에 응답하여 그 위상이 느려지고, 상기 트레이닝 정보신호가 로직'로우'(Low) 레벨을 갖는 것에 응답하여 그 위상이 빨라지는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 위상검출부는,
    상기 제1 데이터 클록의 기준에지에서 상기 제2 데이터 클록이 로직'로우'(Low) 레벨인 경우, 상기 제1 데이터 클록의 위상보다 상기 제2 데이터 클록의 위상이 빠르다고 판단하여 상기 트레이닝 정보신호의 값을 증가시켜 상기 메모리 컨트롤러로 전송하고,
    상기 제2 데이터 클록의 기준에지에서 상기 제2 데이터 클록이 로직'하이'(High) 레벨인 경우, 상기 제1 데이터 클록의 위상보다 상기 제2 데이터 클록의 위상이 느리다고 판단하여 상기 트레이닝 정보신호의 값을 감소시켜 상기 메모리 컨트롤러로 전송하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 제2 데이터 클록은,
    상기 트레이닝 정보신호의 값이 증가하는 것에 응답하여 그 위상이 느려지고, 상기 트레이닝 정보신호의 값이 감소하는 것에 응답하여 그 위상이 빨라지는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항 내지 제5항 중 어느 하나의 항에 있어서,
    상기 트레이닝 정보신호는,
    상기 데이터 신호가 입/출력되거나 상기 커맨드 신호 및 어드레스 신호가 입력되기 위한 패드(핀)와는 별도로 구비되는 EDC 패드(핀)를 통해 상기 메모리 컨트롤러로 전송되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 데이터 클록 입력부는,
    상기 제1 및 제2 데이터 클록을 각각 입력받아 버퍼링하기 위한 데이터 클록 입력버퍼;
    상기 데이터 클록 입력버퍼에서 출력되는 클록의 주파수를 분배하여 상기 시스템 클록과 동일한 주파수를 갖도록 하기 위한 주파수 분배기; 및
    상기 주파수 분배기에서 출력되는 클록의 위상을 분할하여 각각 예정된 크기의 위상차이를 갖는 다수의 멀티 시스템 클록을 생성하기 위한 위상분할부
    를 구비하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 다수의 멀티 시스템 클록을 기준으로 상기 데이터 신호를 정렬하여 상기 메모리 컨트롤러와 입/출력하기 위한 데이터 입/출력 버퍼부를 더 구비하는 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 제1 및 제2 데이터 클록의 주파수는 상기 시스템 클록의 주파수보다 높고, 상기 데이터 신호의 주파수는 상기 제1 및 제2 데이터 클록의 주파수보다 높은 것을 특징으로 하는 반도체 메모리 장치.
  10. 어드레스 신호 및 커맨드 신호의 입력시점을 동기시키기 위한 시스템 클록을 메모리 컨트롤러로부터 입력받기 위한 시스템 클록 입력부;
    데이터 신호의 입/출력시점을 동기시키기 위한 제1 데이터 클록과 제2 데이터 클록 - 상기 제1데이터 클록과 정/부 관계이며, 트레이닝 정보데이터의 데이터 윈도우 구간 길이비율에 따라 그 위상이 변동되어 입력됨 - 을 상기 메모리 컨트롤러로부터 각각 입력받기 위한 데이터 클록 입력부;
    상기 제1 및 제2 데이터 클록의 기준에지마다 예정된 패턴데이터의 각 데이터 윈도우 구간을 결정하여 상기 트레이닝 정보데이터로서 상기 메모리 컨트롤러에 전송하기 위한 트레이닝 정보데이터 전송부
    를 구비하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 제1 및 제2 데이터 클록의 주파수는 상기 시스템 클록의 주파수보다 높고, 상기 데이터 신호의 주파수는 상기 제1 및 제2 데이터 클록의 주파수보다 높은 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 데이터 클록 입력부는,
    상기 제1 및 제2 데이터 클록을 각각 입력받아 버퍼링하기 위한 데이터 클록 입력버퍼;
    상기 데이터 클록 입력버퍼에서 출력되는 클록의 주파수를 분배하여 상기 시스템 클록과 동일한 주파수를 갖도록 하기 위한 주파수 분배기; 및
    상기 주파수 분배기에서 출력되는 클록의 위상을 분할하여 각각 예정된 크기의 위상차이를 갖는 다수의 멀티 시스템 클록을 생성하기 위한 위상분할부
    를 구비하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 메모리 컨트롤러에서 입력되는 데이터 신호를 상기 다수의 멀티 시스템 클록을 기준으로 정렬하여 내부 코어 영역으로 전송하기 위한 데이터 입력버퍼부; 및
    상기 내부 코어 영역에서 출력되는 데이터 신호를 상기 다수의 멀티 시스템 클록을 기준으로 정렬하여 상기 메모리 컨트롤러로 전송하기 위한 데이터 출력버퍼부를 더 구비하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 트레이닝 정보데이터 전송부는,
    상기 예정된 패턴데이터를 상기 다수의 멀티 시스템 클록을 기준으로 정렬하여 상기 트레이닝 정보데이터로서 상기 메모리 컨트롤러로 전송하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제10항 내지 제14항 중 어느 하나의 항에 있어서,
    상기 트레이닝 정보데이터는,
    상기 데이터 신호가 입/출력되기 위한 패드(핀)를 통해 상기 메모리 컨트롤러로 전송되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제14항에 있어서,
    상기 예정된 패턴데이터는 상기 내부 코어 영역에 저장되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제14항에 있어서,
    상기 예정된 패턴데이터는 MRS에 설정되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제14항에 있어서,
    상기 예정된 패턴데이터는 트레이닝 동작 제어신호에 응답하여 상기 트레이닝 정보데이터 전송부에서 생성되는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제10항에 있어서,
    상기 제2 데이터 클록은,
    상기 트레이닝 정보데이터 중 상기 제1 데이터 클록의 기준에지에 대응하는 데이터의 데이터 윈도우 구간 길이가 상기 제2 데이터 클록의 기준에지에 대응하는 데이터의 데이터 윈도우 구간 길이보다 짧은 경우, 상기 제2 데이터 클록의 위상이 느려지는 지는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서,
    상기 제2 데이터 클록은,
    상기 트레이닝 정보데이터 중 상기 제1 데이터 클록의 기준에지에 대응하는 데이터의 데이터 윈도우 구간 길이가 상기 제2 데이터 클록의 기준에지에 대응하는 데이터의 데이터 윈도우 구간 길이보다 긴 경우, 상기 제2 데이터 클록의 위상이 빨라지는 지는 것을 특징으로 하는 반도체 메모리 장치.
  21. 어드레스 신호 및 커맨드 신호에 대응하는 시스템 클록, 데이터 신호에 대응하는 제1 데이터 클록 및 제2 데이터 클록 - 상기 제1데이터 클록과 정/부 관계이며, 트레이닝 정보신호에 따라 그 위상을 변동시켜 생성함 - 을 생성하여 출력하는 메모리 컨트롤러; 및
    상기 시스템 클록을 기준으로 상기 어드레스 신호와 상기 커맨드 신호를 입력받고 상기 제1 및 제2 데이터 클록을 기준으로 상기 데이터 신호를 입/출력함으로써 예정된 내부동작을 수행하며, 트레이닝 동작모드에서 상기 제1 데이터 클록의 위상을 기준으로 상기 제2 데이터 클록의 논리레벨을 검출하고 그 결과에 따라 상기 트레이닝 정보신호를 생성하여 출력하는 반도체 메모리 장치
    를 구비하는 반도체 시스템.
  22. 제21항에 있어서,
    상기 메모리 컨트롤러는,
    상기 시스템 클록을 생성하기 위한 시스템 클록 생성부;
    상기 시스템 클록을 기준으로 상기 어드레스 신호 및 커맨드 신호를 출력하기 위한 어드레스 및 커맨드 신호 출력부;
    상기 제1 데이터 클록을 생성하기 위한 제1 데이터 클록 생성부;
    상기 제1 데이터 클록의 위상을 반전한 클록의 위상을 상기 트레이닝 정보신호에 따라 변동하여 상기 제2 데이터 클록으로서 출력하는 제2 데이터 클록 생성부; 및
    상기 제1 및 제2 데이터 클록을 기준으로 상기 데이터 신호를 입/출력하기 위한 데이터 신호 입/출력부를 구비하는 반도체 시스템.
  23. 제22항에 있어서,
    상기 반도체 메모리 장치는,
    상기 시스템 클록을 입력받기 위한 시스템 클록 입력부;
    제1 및 제2 데이터 클록을 입력받기 위한 데이터 클록 입력부;
    상기 제1 데이터 클록의 에지를 기준으로 상기 제2 데이터 클록의 논리레벨을 검출하고, 검출결과에 따라 상기 트레이닝 정보신호를 생성하여 출력하기 위한 위상검출부를 구비하는 반도체 시스템.
  24. 제23항에 있어서,
    상기 위상검출부는,
    상기 제1 데이터 클록의 기준에지에서 상기 제2 데이터 클록이 로직'로우'(Low) 레벨인 경우, 상기 제1 데이터 클록의 위상보다 상기 제2 데이터 클록의 위상이 빠르다고 판단하여 로직'하이'(High) 레벨을 갖는 상기 트레이닝 정보신호를 생성하여 출력하고,
    상기 제2 데이터 클록의 기준에지에서 상기 제2 데이터 클록이 로직'하이'(High) 레벨인 경우, 상기 제1 데이터 클록의 위상보다 상기 제2 데이터 클록의 위상이 느리다고 판단하여 로직'로우'(Low) 레벨을 갖는 상기 트레이닝 정보신호를 생성하여 출력하는 것을 특징으로 하는 반도체 시스템.
  25. 제24항에 있어서,
    상기 제2 데이터 클록 생성부는,
    상기 트레이닝 정보신호가 로직'하이'(High) 레벨을 갖는 것에 응답하여 상기 제1 데이터 클록의 위상을 반전한 클록의 위상보다 느린 상기 제2 데이터 클록을 생성하고, 상기 트레이닝 정보신호가 로직'로우'(Low) 레벨을 갖는 것에 응답하여 상기 제1 데이터 클록의 위상을 반전한 클록의 위상보다 빠른 상기 제2 데이터 클록을 생성하는 것을 특징으로 하는 반도체 시스템.
  26. 제23항에 있어서,
    상기 위상검출부는,
    상기 제1 데이터 클록의 기준에지에서 상기 제2 데이터 클록이 로직'로우'(Low) 레벨인 경우, 상기 제1 데이터 클록의 위상보다 상기 제2 데이터 클록의 위상이 빠르다고 판단하여 상기 트레이닝 정보신호의 값을 증가시켜 출력하고,
    상기 제2 데이터 클록의 기준에지에서 상기 제2 데이터 클록이 로직'하이'(High) 레벨인 경우, 상기 제1 데이터 클록의 위상보다 상기 제2 데이터 클록의 위상이 느리다고 판단하여 상기 트레이닝 정보신호의 값을 감소시켜 출력하는 것을 특징으로 하는 반도체 시스템.
  27. 제26항에 있어서,
    상기 제2 데이터 클록 생성부는,
    상기 트레이닝 정보신호의 값이 증가하는 만큼 상기 제1 데이터 클록의 위상을 반전한 클록의 위상이 느려지도록 하여 상기 제2 데이터 클록으로서 출력하고,상기 트레이닝 정보신호의 값이 감소하는 만큼 상기 제1 데이터 클록의 위상을 반전한 클록의 위상이 빨라지도록 하여 상기 제2 데이터 클록으로서 출력하는 것을 특징으로 하는 반도체 시스템.
  28. 어드레스 신호 및 커맨드 신호에 대응하는 시스템 클록, 데이터 신호에 대응하는 제1 데이터 클록 및 제2 데이터 클록 - 상기 제1데이터 클록과 정/부 관계이며, 트레이닝 정보데이터의 데이터 윈도우 구간 길이비율에 따라 그 위상을 변동시켜 생성함 - 을 생성하여 출력하는 메모리 컨트롤러; 및
    상기 시스템 클록을 기준으로 상기 어드레스 신호와 상기 커맨드 신호를 입력받고 상기 제1 및 제2 데이터 클록을 기준으로 상기 데이터 신호를 입/출력함으로써 예정된 내부동작을 수행하며, 트레이닝 동작모드에서 상기 제1 및 제2 데이터 클록의 기준에지마다 예정된 패턴데이터의 각 데이터 윈도우 구간을 결정하여 상기 트레이닝 정보데이터로서 출력하는 반도체 메모리 장치
    를 구비하는 반도체 시스템.
  29. 제28항에 있어서,
    상기 메모리 컨트롤러는,
    상기 시스템 클록을 생성하기 위한 시스템 클록 생성부;
    상기 시스템 클록을 기준으로 상기 어드레스 신호 및 커맨드 신호를 출력하기 위한 어드레스 및 커맨드 신호 출력부;
    상기 제1 데이터 클록을 생성하기 위한 제1 데이터 클록 생성부;
    상기 제1 데이터 클록의 위상을 반전한 클록의 위상을 상기 트레이닝 정보데이터의 데이터 윈도우 구간 길이비율에 따라 변동하여 상기 제2 데이터 클록으로서 출력하는 제2 데이터 클록 생성부; 및
    상기 제1 및 제2 데이터 클록을 기준으로 상기 데이터 신호를 입/출력하기 위한 데이터 신호 입/출력부를 구비하는 반도체 시스템.
  30. 제29항에 있어서,
    상기 반도체 메모리 장치는,
    상기 시스템 클록을 입력받기 위한 시스템 클록 입력부;
    제1 및 제2 데이터 클록을 입력받기 위한 데이터 클록 입력부;
    상기 제1 및 제2 데이터 클록의 기준에지마다 예정된 패턴데이터의 각 데이터 윈도우 구간을 결정하여 상기 트레이닝 정보데이터로서 출력하기 위한 트레이닝 정보데이터 출력부를 구비하는 반도체 시스템.
  31. 제30항에 있어서,
    상기 제1 및 제2 데이터 클록의 주파수는 상기 시스템 클록의 주파수보다 높고, 상기 데이터 신호의 주파수는 상기 제1 및 제2 데이터 클록의 주파수보다 높은 것을 특징으로 하는 반도체 시스템.
  32. 제31항에 있어서,
    상기 데이터 클록 입력부는,
    상기 제1 및 제2 데이터 클록을 각각 입력받아 버퍼링하기 위한 데이터 클록 입력버퍼;
    상기 데이터 클록 입력버퍼에서 출력되는 클록의 주파수를 분배하여 상기 시스템 클록과 동일한 주파수를 갖도록 하기 위한 주파수 분배기; 및
    상기 주파수 분배기에서 출력되는 클록의 위상을 분할하여 각각 예정된 크기의 위상차이를 갖는 다수의 멀티 시스템 클록을 생성하기 위한 위상분할부를 구비하는 반도체 시스템.
  33. 제32항에 있어서,
    상기 반도체 메모리 장치는,
    상기 메모리 컨트롤러에서 입력되는 데이터 신호를 상기 다수의 멀티 시스템 클록을 기준으로 정렬하여 내부 코어 영역으로 전송하기 위한 데이터 입력버퍼부; 및
    상기 내부 코어 영역에서 출력되는 데이터 신호를 상기 다수의 멀티 시스템 클록을 기준으로 정렬하여 상기 메모리 컨트롤러로 전송하기 위한 데이터 출력버퍼부를 더 구비하는 반도체 시스템.
  34. 제33항에 있어서,
    상기 트레이닝 정보데이터 출력부는,
    상기 예정된 패턴데이터를 상기 다수의 멀티 시스템 클록을 기준으로 정렬하여 상기 트레이닝 정보데이터로서 출력하는 것을 특징으로 하는 반도체 시스템.
  35. 제34항에 있어서,
    상기 예정된 패턴데이터는 상기 내부 코어 영역에 저장되어 있는 것을 특징으로 하는 반도체 시스템.
  36. 제34항에 있어서,
    상기 예정된 패턴데이터는 상기 반도체 메모리 장치 내의 MRS에 설정되어 있는 것을 특징으로 하는 반도체 시스템.
  37. 제34항에 있어서,
    상기 예정된 패턴데이터는 상기 트레이닝 동작모드에서 활성화되는 트레이닝 동작 제어신호에 응답하여 상기 트레이닝 정보데이터 출력부에서 생성되는 것을 특 징으로 하는 반도체 시스템.
  38. 제30항에 있어서,
    상기 제2 데이터 클록 생성부는,
    상기 트레이닝 정보데이터 중 상기 제1 데이터 클록의 기준에지에 대응하는 데이터의 데이터 윈도우 구간 길이와 상기 제2 데이터 클록의 기준에지에 대응하는 데이터의 데이터 윈도우 구간 길이를 각각 검출하기 위한 데이터 윈도우 구간 길이 검출부; 및
    상기 제1 데이터 클록의 위상을 반전한 클록의 위상을 상기 데이터 윈도우 구간 길이 검출부의 출력신호에 따라 변동하여 상기 제2 데이터 클록으로서 출력하기 위한 제2 데이터 클록 출력부를 구비하는 반도체 시스템.
  39. 제38항에 있어서,
    상기 데이터 윈도우 구간 길이 검출부는,
    상기 트레이닝 정보데이터 중 상기 제1 데이터 클록의 기준에지에 대응하는 데이터의 데이터 윈도우 구간 길이가 상기 제2 데이터 클록의 기준에지에 대응하는 데이터의 데이터 윈도우 구간 길이보다 짧은 경우, 로직'하이'(High) 레벨을 갖는 구간길이 검출신호를 출력하고,
    상기 트레이닝 정보데이터 중 상기 제1 데이터 클록의 기준에지에 대응하는 데이터의 데이터 윈도우 구간 길이가 상기 제2 데이터 클록의 기준에지에 대응하는 데이터의 데이터 윈도우 구간 길이보다 긴 경우, 로직'로우'(Low) 레벨을 갖는 구간길이 검출신호를 출력하는 것을 특징으로 하는 반도체 시스템.
  40. 제39항에 있어서,
    상기 제2 데이터 클록 출력부는,
    상기 구간길이 검출신호가 로직'하이'(High) 레벨을 갖는 것에 응답하여 상기 제1 데이터 클록의 위상을 반전한 클록의 위상보다 느린 상기 제2 데이터 클록을 출력하고, 상기 구간길이 검출신호가 로직'로우'(Low) 레벨을 갖는 것에 응답하여 상기 제1 데이터 클록의 위상을 반전한 클록의 위상보다 빠른 상기 제2 데이터 클록을 출력하는 것을 특징으로 하는 반도체 시스템.
  41. 제38항에 있어서,
    상기 데이터 윈도우 구간 길이 검출부는,
    상기 트레이닝 정보데이터 중 상기 제1 데이터 클록의 기준에지에 대응하는 데이터의 데이터 윈도우 구간 길이가 상기 제2 데이터 클록의 기준에지에 대응하는 데이터의 데이터 윈도우 구간 길이보다 짧은 경우, 구간길이 검출신호의 값을 증가 시켜 출력하고,
    상기 트레이닝 정보데이터 중 상기 제1 데이터 클록의 기준에지에 대응하는 데이터의 데이터 윈도우 구간 길이가 상기 제2 데이터 클록의 기준에지에 대응하는 데이터의 데이터 윈도우 구간 길이보다 긴 경우, 구간길이 검출신호의 값을 감소시켜 출력하는 것을 특징으로 하는 반도체 시스템.
  42. 제41항에 있어서,
    상기 제2 데이터 클록 출력부는,
    상기 구간길이 검출신호의 값이 증가하는 만큼 상기 제1 데이터 클록의 위상을 반전한 클록의 위상이 느려지도록 하여 상기 제2 데이터 클록으로서 출력하고, 상기 구간길이 검출신호의 값이 감소하는 만큼 상기 제1 데이터 클록의 위상을 반전한 클록의 위상이 빨라지도록 하여 상기 제2 데이터 클록으로서 출력하는 것을 특징으로 하는 반도체 시스템.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8489911B1 (en) * 2009-09-22 2013-07-16 Nvidia Corporation Hardware WCK2CK training engine using meta-EDC sweeping and adjustably accurate voting algorithm for clock phase detection
KR20120117280A (ko) * 2011-04-15 2012-10-24 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US9111607B2 (en) * 2013-05-31 2015-08-18 Freescale Semiconductor, Inc. Multiple data rate memory with read timing information
KR20150006305A (ko) * 2013-07-08 2015-01-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 반도체 시스템
WO2015161431A1 (zh) * 2014-04-22 2015-10-29 京微雅格（北京）科技有限公司 Lvds数据恢复方法及电路
US9660656B2 (en) * 2015-04-15 2017-05-23 Sandisk Technologies Llc Delay compensation
US10169262B2 (en) 2015-07-14 2019-01-01 Qualcomm Incorporated Low-power clocking for a high-speed memory interface
KR102371264B1 (ko) * 2017-04-21 2022-03-07 에스케이하이닉스 주식회사 메모리 시스템
KR102353027B1 (ko) * 2017-07-03 2022-01-20 삼성전자주식회사 스토리지 장치의 데이터 트레이닝 방법
KR20190006721A (ko) * 2017-07-11 2019-01-21 에스케이하이닉스 주식회사 메모리 장치
KR20220121440A (ko) 2021-02-25 2022-09-01 삼성전자주식회사 메모리 장치의 dq 캘리브레이션 패턴의 최적화 방법 및 이를 수행하는 컴퓨팅 시스템
US20230418772A1 (en) * 2022-06-24 2023-12-28 Advanced Micro Devices, Inc. Memory controller with pseudo-channel support
CN116386685B (zh) * 2023-03-29 2024-05-28 浙江力积存储科技有限公司 半导体器件及其校准方法、装置、存储介质和电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030087902A (ko) * 2002-05-09 2003-11-15 후지쯔 가부시끼가이샤 반도체 기억 장치
KR20060111016A (ko) * 2005-04-21 2006-10-26 주식회사 하이닉스반도체 메모리 장치의 듀티 사이클 보정회로

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7307461B2 (en) * 2003-09-12 2007-12-11 Rambus Inc. System and method for adaptive duty cycle optimization
JP4662536B2 (ja) * 2004-12-28 2011-03-30 パナソニック株式会社 タイミング調整方法及び装置
US7590211B1 (en) * 2006-04-07 2009-09-15 Altera Corporation Programmable logic device integrated circuit with communications channels having sharing phase-locked-loop circuitry
KR100903370B1 (ko) * 2007-11-02 2009-06-23 주식회사 하이닉스반도체 데이터 클록 트레이닝 회로, 그를 포함한 반도체 메모리 장치 및 시스템
KR100942978B1 (ko) * 2008-07-10 2010-02-17 주식회사 하이닉스반도체 반도체 메모리 소자
KR100948067B1 (ko) * 2008-07-10 2010-03-16 주식회사 하이닉스반도체 반도체 소자
KR100929828B1 (ko) * 2008-09-02 2009-12-07 주식회사 하이닉스반도체 반도체 메모리 장치
KR100942950B1 (ko) * 2008-09-02 2010-02-22 주식회사 하이닉스반도체 반도체 메모리 장치
KR101009335B1 (ko) * 2008-12-29 2011-01-19 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
KR101004664B1 (ko) 2009-06-03 2011-01-04 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030087902A (ko) * 2002-05-09 2003-11-15 후지쯔 가부시끼가이샤 반도체 기억 장치
KR20060111016A (ko) * 2005-04-21 2006-10-26 주식회사 하이닉스반도체 메모리 장치의 듀티 사이클 보정회로

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