KR20080039076A

KR20080039076A - 반도체 메모리 소자와 그의 구동 방법

Info

Publication number: KR20080039076A
Application number: KR1020060106780A
Authority: KR
Inventors: 김지열; 신범주
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-10-31
Filing date: 2006-10-31
Publication date: 2008-05-07
Also published as: US7706210B2; KR100832007B1; US20080232180A1

Abstract

본 발명은 외부클럭을 지연시켜 DLL(Delay Locked Loop) 클럭을 생성하기 위한 지연고정루프와, 리드 커맨드에 응답하여 내부 리드 커맨드 신호를 생성하기 위한 내부 커맨드 신호 생성수단과, 상기 내부 리드 커맨드 신호를 지연고정된 상기 지연고정루프의 지연시간에 대응하는 시간만큼 지연시키기 위한 지연수단, 및 상기 지연수단의 출력신호와 상기 DLL 클럭에 응답하여 출력인에이블신호를 생성하기 위한 출력인에이블신호 생성수단을 구비하는 반도체 메모리 소자를 제공한다.

출력인에이블신호, 내부리드커맨드신호, 지연고정루프

Description

반도체 메모리 소자와 그의 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 종래 기술에 따른 반도체 메모리 소자를 설명하기 위한 블록도.

도 2에는 도 1의 지연고정루프를 설명하기 위한 블록도.

도 3은 도 1의 출력인에이블신호 생성부를 설명하기 위한 블록도.

도 4a와 도 4b는 도 3의 OE1생성부와 OE1.5생성부를 설명하기 위한 회로도.

도 5와 도 6은 도메인 크로싱에 있어서 지연옵션부의 튜닝동작이 필요한 이유를 설명하기 위한 타이밍도.

도 7은 본 발명에 따른 반도체 메모리 소자를 설명하기 위한 블록도.

도 8은 도 7의 지연부를 설명하기 위한 블록도.

도 9는 도 7의 출력인에이블신호 생성부를 설명하기 위한 블록도.

* 도면의 주요 부분에 대한 부호의 설명

100 : 내부커맨드신호 생성부 200 : 지연고정루프

300 : 지연부 400 : 출력인에이블신호 생성부

본 발명은 반도체 설계 기술에 관한 것으로, 특히 지연고정루프의 출력신호에 동기하는 출력인에이블신호를 생성하기 위한 반도체 메모리 소자와 그의 구동방법에 관한 것이다.

일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 소자는, DLL 클럭(CLK_DLL)에 동기하고 버스트랭스(burst length) 따른 펄스폭을 갖는 출력인에이블신호를 여러 개 생성하여 해당하는 카스레이턴시(CAS Latency)에 따라 선택적으로 사용하도록 설계된다.

도 1은 종래 기술에 따른 반도체 메모리 소자를 설명하기 위한 블록도이다.

도 1을 참조하면, 일반적으로 내부 커맨드 신호 생성부(10)는 칩 선택 신호(Chip Select : CS), 쓰기 인에이블 신호(Write Enable : WE), 라스 신호(Row Address Strobe : RAS), 및 카스 신호(Column Address Strobe : CAS)와 같은 외부 커맨드 신호를 입력받아, 그 조합에 의해 여러 가지 내부 커맨드 신호를 생성한다. 이 내부 커맨드 신호 중에는 내부 리드 커맨드 신호(이하, "IRDP")가 있다. 여기서, 내부 리드 커맨드 신호(IRDP)는 외부클럭(이하, "CLK_EXT")의 주기(이하, "tCK")정보가 들어있으며, 외부에서 입력되는 리드 커맨드(read command : RD)에 응답하여, 활성화되는 펄스(pulse)신호 이다.

한편, DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치는, 메모리 컨트롤러(Controller)와 같은 외부 장치로부터 입력되는 외부클럭(CLK_EXT)을 지연시켜 지연고정된 DLL 클럭(이하, "CLK_DLL")을 이용하여 외부의 장치들과 데이터의 전송을 수행한다. 이러한 역할을 수행하는 클럭 동기회로로는 위상고정루프(Phase Locked Loop : PLL)와 지연고정루프(Delay Locked Loop : DLL, 20)가 있으며, 지연고정루프(DLL, 20)는 위상고정루프(PLL)에 비해 잡음이 적고 작은 면적으로 구현할 수 있는 장점이 있어서, 반도체 메모리 소자에서 지연고정루프(DLL, 20)를 사용하는 것이 일반적이다.

도 2에는 도 1의 지연고정루프(20)를 설명하기 위한 블록도이다.

도 2를 참조하면, 지연고정루프(20)는 외부클럭(CLK_EXT)과, 외부클럭(CLK_EXT)과 위상(phase)이 반대인 클럭(CLKB_EXT)을 버퍼링(buffering)하여 기준클럭(CLK_REF)을 생성하는 클럭버퍼(21)와, 제어신호(CTR)에 따라 외부클럭(CLK_EXT)에 대응하는 기준클럭(CLK_REF)을 지연시켜 출력하는 제2 딜레이라인(22)과, 동일한 제어신호(CTR)에 따라 외부클럭(CLK_EXT)과 위상이 반대인 클럭(CLKB_EXT)을 버퍼링한 클럭을 지연시켜 출력하는 제1 딜레이라인(23)과, 제1 및 제2 딜레이라인(23, 22)의 출력신호의 듀티 싸이클(duty circle)을 교정하여 DLL 클럭(FCLK_DLL, RCLK_DLL)을 생성하는 듀티싸이클보상부(24)와, DLL 클럭(RCLK_DLL)을 메모리내 클럭신호의 지연요소들로 모델링(modeling)하여 피드백클럭(CLK_FDB)을 출력하는 지연복제모델부(25)와, 기준클럭(CLK_REF)과 피드백클 럭(CLK_FDB)의 위상차이를 비교하는 위상비교부(26), 및 위상비교부(26)의 출력값에 따라 제어신호(CTR)를 출력하는 딜레이제어부(27)로 구성된다.

한편, DLL 클럭(FCLK_DLL, RCLK_DLL)은 외부클럭(CLK_EXT)과 위상이 같은 라이징 DLL 클럭(RCLK_DLL)과, 반대 위상을 갖는 폴링 DLL 클럭(FCLK_DLL)을 포함하며, 이하, 설명의 편의를 위해 외부클럭(CLK_EXT)과 라이징 DLL 클럭(RCLK_DLL)을 중심으로 설명하기로 한다.

결국, 지연고정루프(20)는 라이징 DLL 클럭(RCLK_DLL)이 반도체 메모리 소자 내부의 데이터 출력단까지 전달되는 과정에서 발생하는 클럭 지연성분을 보상하여 라이징 DLL 클럭(RCLK_DLL)을 생성함으로써, 최종데이터 입출력에 사용되는 신호를 외부클럭(CLK_EXT)에 동기시킨다.

다시 도 1을 참조하면, 출력인에이블신호 생성부(30)는 카스레이턴시(CL : CAS Latency)와, 버스트랭스(BL : burst length)와, 내부 리드 커맨드 신호(IRDP), 및 라이징 DLL 클럭(RCLK_DLL)을 입력받아 출력인에이블신호(OE0, OE1, OE1.5, ... , OEn, 여기서, 'n'은 자연수 또는 자연수 + 0.5)를 생성한다.

다시 설명하면, 내부 리드 커맨드 신호(IRDP)는 리드 커맨드에 응답하여 활성화되는 펄스 신호이고, 'OE0' 출력인에이블신호는 내부리드 커맨드 신호(IRDP)가 활성화된 후 일정시간 후에 활성화되는 신호이다. 이때, 생성되는 'OE0' 출력인에이블신호는 버스트랭스(BL)에 해당하는 펄스 폭을 갖으며, 이후, 생성되는 출력인에이블신호(OE1, OE1.5, ... , OEn)는 'OE0' 출력인에이블신호를 쉬프팅(shifting)시킨 신호가 된다. 여기서, 'OE0' 출력인에이블신호를 제외한 다른 출력인에이블신 호(OE1, OE1.5, ... , OEn)는 라이징 DLL 클럭(RCLK_DLL)에 라이징 에지(rising edge) 또는 폴링 에지(falling edge)에 동기되어 활성화되는 신호이다. 일반적으로, 출력인에이블신호 생성부(30)는 라이징 DLL 클럭(RCLK_DLL)의 라이징 에지 또는 폴링 에지에 동기되는 복수의 출력인에이블신호(OE1, OE1.5, ... , OEn)를 생성하여, 카스레이턴시(CL)에 대응하는 출력인에이블신호를 선택적으로 사용할 수 있도록 설계한다.

도 3은 도 1의 출력인에이블신호 생성부(30)를 설명하기 위한 블록도이다.

도 3을 참조하면, 출력인에이블신호 생성부(30)는 라이징 DLL 클럭(RCLK_DLL)과 카스레이턴시(CL)를 입력받아, 카스레이턴시(CL)에 대응하여 라이징 DLL 클럭(RCLK_DLL)을 튜닝(tuning)하는 지연옵션부(31)와, 내부 리드 커맨드 신호(IRDP)와 버스트랭스(BL)를 입력받아 'OE0' 출력인에이블신호를 생성하는 OE0생성부(32)와, 'OE0' 출력인에이블신호와 지연옵션부(31)의 출력신호(TN_RCLK_DLL)를 입력받아 'OE1' 출력인에이블신호를 생성하는 OE1생성부(33)와, 'OE1' 출력인에이블신호와 지연옵션부(31)의 출력신호(TN_RCLK_DLL)를 입력받아 'OE1.5' 출력인에이블신호를 생성하는 OE1.5생성부(34)와, ... , 'EOn' 출력인에이블신호를 생성하는 OEn생성부(35)로 구성된다. 그리고, OE1 내지 OEn생성부(32, 33, 34, ... , 35)는 리셋신호(OE_RESTB)에 응답하여 리셋(reset) 동작을 수행한다.

여기서, 지연옵션부(31)는 튜닝을 위한 수 많은 지연소자 및 옵션(option)회로로 구성된다. 이는 외부클럭(CLK_EXT)과 라이징 DLL 클럭(RCLK_DLL)과의 도메인 크로싱(domain crossing)을 위한 것으로, 도메인 크로싱이란, 수신기 도메 인(receiver domain)에서 송신기 도메인(transmitter domain)으로의 전환, 즉, 리드 커맨드를 인식하는 영역에서 외부클럭(CLK_EXT)에 동기하여 출력 데이터를 내보내기 위한 영역으로의 전환을 의미하며, 도 5와 도 6를 통해 설명하기로 한다.

도 4a와 도4b는 도 3의 OE1생성부(33)와 OE1.5생성부(34)를 설명하기 위한 회로도이다.

도 4a를 참조하면, OE1생성부(33)는 지연옵션부(31)의 출력신호(TN_RCLK_DLL)에 따라, 'OE0' 출력인에이블신호를 전달하는 전달부(TGA)와, 전달부(TGA)의 출력신호를 래치(latch)하고 리셋신호(OE_RESTB)에 의해 리셋되는 제1 래치(41), 및 제1 래치(41)의 출력신호를 드라이빙(driving)하여 'OE1' 출력인에이블신호로써 출력하는 제1 인버터(INV1)로 구성된다. 여기서 전달부(TGA)는 지연옵션부(31)의 출력신호(TN_RCLK_DLL)가 논리'하이'(high)인 구간에서 활성화(enable)된다.

도 4b를 참조하면, OE1.5생성부(34)는 지연옵션부(31)의 출력신호(TN_RCLK_DLL)에 따라, 'OE1' 출력인에이블신호를 전달하는 전달부(TGB)와, 전달부(TGB)의 출력신호를 래치하고 리셋신호(OE_RESTB)에 의해 리셋되는 제2 래치(42), 및 제2 래치(42)의 출력신호를 드라이빙하여 'OE1.5' 출력인에이블신호로써 출력하는 제2 인버터(INV2)로 구성된다. 여기서 전달부(TGB)는 지연옵션부(31)의 출력신호(TN_RCLK_DLL)가 논리'로우'(low)인 구간에서 활성화(enable)된다.

여기서, 도 4a의 OE1생성부(33)은 OE2생성부(도면에 미도시), ... OEn생성부(35)를 대표한 도면으로 모두 동일한 구성이나, 각 OE생성부로 입력되는 출력인 에이블신호는 그 전단에서 생성되는 출력인에이블신호이다. 또한, 도 4b의 OE1.5생성부(34)은 OE2.5생성부(도면에 미도시), OE3.5생성부(도면에 미도시), 등을 대표한 도면으로 모두 동일한 구성이나, 각 OE생성부로 입력되는 출력인에이블신호는 그 전단에서 생성되는 출력인에이블신호이다.

도 5와 도 6는 도메인 크로싱에 있어서 지연옵션부(31)의 튜닝동작이 필요한 이유를 설명하기 위한 타이밍도이다.

도 5와 도 6 모두 동일한 반도체 메모리 소자로, 예컨데, 스펙(spec)에 리드 커맨드(RD) 후 내부 데이터가 외부로 데이터가 출력하기까지의 시간을 '15ns'로 가정한다. 그리고, 도 5는 외부클럭(CLK_EXT)의 'tCK'가 2.5ns이고, 카스레이턴시(CL)가 6이고, 지연복제모델부(25)의 지연시간이 2ns이고, 제2 딜레이라인(22)에서 락킹(locking) 후 고정된 지연시간이 0.5ns로 가정하고, 도 6는 외부클럭(CLK_EXT)의 'tCK'가 5ns이고, 카스레이턴시(CL)가 3이고, 지연복제모델부(25)의 지연시간이 2ns이고, 제2 딜레이라인(22)에서 락킹 후 고정된 지연시간이 3ns로 가정한다.

도 5를 참조하면, 리드 커맨드(RD)가 입력되고 일정시간 이후 내부 리드 커맨드 신호(IRDP)가 생성된다. 이 내부 리드 커맨드 신호(IRDP)는 도 3의 OE0생성부(32)에 입력되어 'OE0' 출력인에이블신호를 생성한다. 이때, 'OE0' 출력인에이블신호의 펄스폭은 버스트랭스(BL)에 의해 결정된다. 그리고, 라이징 DLL 클럭(RClK_DLL)의 '1'시점에 동기되어 'OE1' 출력인에이블신호가 생성되고, 라이징 DLL 클럭(RClK_DLL)의 '2'시점에 동기되어 'OE2' 출력인에이블신호가 생성되고, 라 이징 DLL 클럭(RClK_DLL)의 '3'시점에 동기되어 'OE3' 출력인에이블신호가 생성되고, 라이징 DLL 클럭(RClK_DLL)의 '4'시점에 동기되어 'OE4' 출력인에이블신호가 생성되고, 라이징 DLL 클럭(RClK_DLL)의 '4.5'시점에 동기되어 'OE4.5' 출력인에이블신호가 생성된다.

한편, 기준클럭(CLK_REF)은 외부클럭(CLK_EXT)을 버퍼링한 클럭으로 거의 외부클럭(CLK_EXT)과 동일한 클럭이다. 그리고 라이징 DLL 클럭(RCLK_DLL)은 기준클럭(CLK_REF)을 도 2의 제2 딜레이라인(22)에서 'D1'만큼 지연하여 생성된다. 다시 말하면, 라이징 DLL 클럭(RCLK_DLL)의 '5'시점은 도 2의 지연복제모델부(25)에서 'D2'만큼 지연된 시점, 즉, 기준클럭(CLK_REF)의 '5'시점을 위한 것임을 알 수 있다. 또한, 기준클럭(CLK_REF)은 거의 외부클럭(CLK_EXT)과 거의 동일한 클럭이기 때문에, 기준클럭(CLK_REF)의 '5'시점은 외부클럭(CLK_EXT)의 '5'시점과 거의 동일한 시점이다. 이것은 카스레이턴시(CL)가 6인 동작에서 리드커맨드(RD) 후 여섯번째 외부클럭(CLK_EXT), 즉, 외부클럭(CLK_EXT)의 '5'시점에서 정확하게 데이터(D0)가 동기되는 것을 볼 수 있다. 이후, 출력되는 데이터(D1, D2, D3) 역시 외부클럭(CLK_EXT)에 동기되는 것을 볼 수 있다.

도 5와 비교하여 도 6를 참조하면,'tCK'가 2.5ns에서 5ns로 변하면서 카스레이턴시(CL)도 6에서 3으로 변하였다. 그리고, 도 2의 지연복제모델부(25)의 지연시간(D2)은 동일하며, 15ns에 데이터를 출력하기 위해 도 2의 제2 딜레이라인(22)은 'D3'만큼 지연시간을 갖게 된다. 결국, 라이징 DLL 클럭(RCLK_DLL)의 '2'시점은 기준클럭(CLK_REF)의 '2'시점을 위한 것이고, 이는 외부클럭(CLK_EXT)의 '2'시점과 거의 동일한 시점이다. 이것은 카스레이턴시(CL)가 3인 동작에서 리드커맨드(RD) 후 세번째 외부클럭(CLK_EXT), 즉, 외부클럭(CLK_EXT)의 '2'시점에서 정확하게 데이터(D0)가 동기되는 것을 볼 수 있다. 이후, 출력되는 데이터(D1, D2, D3) 역시 외부클럭(CLK_EXT)에 동기되는 것을 볼 수 있다.

한편, 리드 커맨드(RD)가 입력되고 일정시간 이후 내부 리드 커맨드 신호(IRDP)가 생성되고, 이 신호(IRDP)는 도 3의 OE0생성부(32)에 입력되어 'OE0' 출력인에이블신호를 생성한다. 그리고, 도 5에서 라이징 DLL 클럭(RCLK_DLL)의 '1'시점에 동기되어 'OE1' 출력인에이블신호가 생성되는 것과 달리, 라이징 DLL 클럭(RCLK_DLL)의 '0'시점에 동기되어 'OE1' 출력인에이블신호가 생성되는 것을 볼 수 있다. 이것은, 'OE1' 출력인에이블신호 이후에 생성되는 출력인에이블신호 역시 도 5와 다른 시점에 라이징 DLL 클럭(RCLK_DLL)에 동기 되는 것을 볼 수 있다.

때문에, 도 3의 지연옵션부(31)를 구성하여 도메인 크로싱을 위한 튜닝을 하여야 한다. 예컨데, 라이징 DLL 클럭(RCLK_DLL)의 '1'시점에 항상 'OE1' 출력인에이블신호를 동기 시켜 주는 것이다. 즉, 도 6와 같은 상황에서 튜닝을 통해 'OE1' 출력인에이블신호를 'D4'만큼 더 지연시켜 라이징 DLL 클럭(RCLK_DLL)의 '1'시점에 동기시켜 준다. 그래서, 이후 출력되는 'OE2' 출력인에이블신호 역시 라이징 DLL 클럭(RCLK_DLL)의 '2'시점에 동기된다.

하지만, 이 같은 구성에서는 튜닝을 위해 지연옵션부(31)에 수 많은 지연소자와 여러 옵션회로를 구성해야 한다. 또한, 'tCK'가 더 작아짐, 즉, 고주파로 갈수록 더 세밀한 제어가 필요하게 되며, 결국, 더 많은 지연소자와 옵션회로를 필요 로 할 것이다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 본 발명은, 도메인 크로싱하는데 필요한 지연소자 및 옵션회로 필요없이 DLL 클럭의 정해진 시점에 출력인에이블신호를 생성하는 반도체 메모리 소자를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 외부클럭을 지연시켜 DLL(Delay Locked Loop) 클럭을 생성하기 위한 지연고정루프; 리드 커맨드에 응답하여 내부 리드 커맨드 신호를 생성하기 위한 내부 커맨드 신호 생성수단; 상기 내부 리드 커맨드 신호를 지연고정된 상기 지연고정루프의 지연시간에 대응하는 시간만큼 지연시키기 위한 지연수단; 및 상기 지연수단의 출력신호와 상기 DLL 클럭에 응답하여 출력인에이블신호를 생성하기 위한 출력인에이블신호 생성수단을 구비하는 반도체 메모리 소자가 제공된다.

상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따르면, 지연고정루프에서 지연고정이 이루어질 때까지 외부클럭을 지연시켜 DLL(Delay Locked Loop) 클럭을 생성하는 단계; 리드 커맨드에 응답하여 내부 리드 커맨드 신호를 생성하는 단계; 상기 내부 리드 커맨드 신호를 지연고정된 상기 지연고정루프의 지연시간에 대응하는 시간만큼 지연시키는 단계; 및 상기 DLL 클럭과 지연된 내부 리드 커맨드 신호에 응답하여 출력인에이블신호를 생성하는 단계를 포함하는 반도체 메모리 소자의 구동방법이 제공된다.

본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 7은 본 발명에 따른 반도체 메모리 소자를 설명하기 위한 블록도이다.

도 7에는 내부커맨드신호 생성부(100)와, 지연고정루프(200)와, 지연부(300), 및 출력인에이블신호 생성부(400)가 도시되어 있다.

내부 커맨드 신호 생성부(100)는 칩 선택 신호(CS), 쓰기 인에이블 신호(WE), 라스 신호(RAS), 및 카스 신호(CAS)와 같은 외부 커맨드 신호를 입력받아, 조합된 내부 리드 커맨드 신호(IRDP)를 리드 커맨드(RD)에 응답하여 생성한다.

지연고정루프(200)는 외부클럭(CLK_EXT)을 입력받아 생성되는 DLL클럭(CLK_DLL)이 락킹(지연고정) 될 때까지, 외부클럭(CLK_EXT)을 지연시켜 DLL클럭(CLK_DLL)을 생성한다. 이하, 설명의 편의를 위해 지연고정루프(200)에서 출력되는 신호로 DLL클럭(CLK_DLL)에 포함되는 라이징 DLL 클럭(RCLK_DLL)을 중심으로 설 명하기로 한다.

지연부(300)는 제어신호(CTR)에 응답하여 지연고정루프(200)에서 지연고정된 지연시간만큼, 내부 리드 커맨드 신호(IRDP)를 지연시켜 출력한다.

출력인에이블신호 생성부(400)는 지연부(300)의 출력신호(IRDP_D)와 라이징 DLL 클럭(RCLK_DLL), 및 버스트랭스(BL)를 입력받아, 출력인에이블신호(OE0, OE1, OE1.5, ... , OEn)를 생성한다.

동작을 살펴보면, 지연고정루프(200)는 기준클럭(CLK_REF)과 피드백클럭(CLK_FDB)을 비교하여 지연고정, 즉, 락킹이 이루어질 때까지 외부클럭(CLK_EXT)을 도 2의 제2 딜레이라인(22)의 지연시간만큼 지연시켜 라이징 DLL 클럭(RCLK_DLL)을 생성한다. 한편, 리드 커맨드(RD)에 응답하여 내부 리드 커맨드 신호(IRDP)가 생성되면, 지연부(300)는 내부 리드 커맨드 신호(IRDP)를 지연고정된 제2 딜레이라인(22)의 지연시간에 대응하는 시간만큼 지연시켜 출력한다. 출력인에이블신호 생성부(400)는 이 지연된 신호(IRDP_D)에 응답하여, 라이징 DLL 클럭(RCLK_DLL)의 정해진 시점에서 활성화되는 출력인에이블신호(OE0, OE1, OE1.5, ... , OEn)를 생성한다.

여기서, 내부커맨드신호 생성부(100)와 지연고정루프(200)의 기술적 구현은 종래기술과 실질적으로 동일하여 본 발명에 속하는 기술분야에서 종사하는 자에게 자명하므로, 구체적인 설명은 생략하기로 한다. 이하, 본 발명과 밀접한 관련이 있는 지연부(300)와 출력인에이블신호 생성부(400)를 설명하도록 한다.

도 8은 도 7의 지연부(300)를 설명하기 위한 블록도이다.

도 8를 참조하면, 본 발명에 따른 지연부(300)는 내부 리드 커맨드 신호(IRDP)를 입력받는 제1 지연부(310)와, 제1 지연부(310)의 출력신호를 입력받고 제어신호(CTR)에 따라 지연시간이 달라지는 제2 지연부(320), 및 제2 지연부(320)의 출력신호를 입력받아 지연된 내부 리드 커맨드 신호(IRDP_D)로써 출력하는 제3 지연부(330)를 구비한다.

도 2와 도 8를 참조하면, 제1 지연부(310)는 클럭버퍼(21)와 동일한 지연시간을 갖고, 제2 지연부(320)는 제어신호(CTR)에 따라 제2 딜레이라인(22)과 동일한 지연시간을 갖으며, 제3 지연부(330)는 듀티싸이클보상부(24)와 동일한 지연시간을 갖는다. 그래서, 제1 지연부(310)로 클럭버퍼(21)와 동일한 회로를 구비할 수 있으며, 제2 지연부(320)로 제2 딜레이라인(22)과 동일한 회로를 구비할 수 있으며,제3 지연부(330)로 듀티싸이클보상부(24)와 동일한 회로를 구비할 수 있다. 특히, 이러한 구성에서는 제2 딜레이라인(22)을 제어하는 제어신호(CTR)와 동일한 신호로 제2 지연부(320)가 제어되어야 한다.

도 9는 도 7의 출력인에이블신호 생성부(400)를 설명하기 위한 블록도이다.

도 9를 참조하면, 본 발명에 따른 출력인에이블신호 생성부(400)는, 지연된 내부 리드 커맨드 신호(IRDP_D)에 응답하여, 버스트랭스(BL)에 대응하는 펄스폭을 갖는 초기출력인에이블신호, 즉, 'OE0' 출력인에이블신호를 생성하는 OE0생성부(410)와, 라이징 DLL 클럭(RCLK_DLL)에 응답하여 'OE0' 출력인에이블신호를 쉬프팅한 'OE1' 출력인에이블신호를 생성하는 OE1생성부(420)와, 라이징 DLL 클럭(RCLK_DLL)에 응답하여 'OE1' 출력인에이블신호를 쉬프팅한 'OE1.5'출력인에이블 신호를 생성하는 OE1.5생성부(430)와, ... , 'EOn' 출력인에이블신호를 생성하는 OEn생성부(440)를 구비한다. 여기서, 'OE0' 출력인에이블신호를 제외한 각각의 출력인에이블신호(OE1, OE1.5, ... , OEn)는 라이징 DLL 클럭(RCLK_DLL)의 라이징 에지 또는 폴링 에지에 동기된다. 각각의 생성부(410, 420, 430, 440)의 구성은 종래와 동일하기 때문에, 그 동작 및 구성은 생략하기로 한다.

전술한 바와 같이, 종래의 반도체 메모리 소자는 튜닝을 하기 위해 도 3의 지연옵션부(31)를 구성하여 도메인 크로싱을 하였다. 하지만 튜닝을 위해 지연옵션부(31)에는 수 많은 지연소자와 여러 옵션회로를 구성하여야 했지만, 본 발명에 따른 반도체 메모리 소자는 도 7의 지연고정루프(200)가 락킹 이후 지연고정된 시간만큼 내부 리드 커맨드 신호(IRDP)를 지연시킴으로써, 라이징 DLL 클럭(RCLK_DLL)과 'OE0' 출력인에이블신호 간의 차이가 언제나 일정하게 만들었다. 때문에, 이후 생성되는 출력인에이블신호(OE1, OE2, ... , OEn)는 항상 대응되는 라이징 DLL 클럭(RCLK_DLL)에 동기되어 활성화된다.

결국, 수많은 지연소자와 여러 옵션회로로 구성된 지연옵션부(31)를 제거할 수 있으며, 라이징 DLL 클럭(RCLK_DLL)과 'OE0' 출력인에이블신호 간에 언제나 동일한 마진(margin)을 갖음으로써, 'tCK'에 따른 스큐(skew)에도 안전한 회로동작이 가능하다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 수 많은 지연소자와 여러 옵션회로를 없애 면적을 줄일 수 있으며, DLL 클럭과 초기출력인에이블신호 간에 언제나 동일한 마진을 유지하게 함으로써, 'tCK'에 따른 스큐에 안정적인 동작을 보장하고 'tCK'가 작아져도 도메인 크로싱에 따른 문제를 쉽게 해결할 수 있는 효과를 얻을 수 있다.

Claims

외부클럭을 지연시켜 DLL(Delay Locked Loop) 클럭을 생성하기 위한 지연고정루프;

리드 커맨드에 응답하여 내부 리드 커맨드 신호를 생성하기 위한 내부 커맨드 신호 생성수단;

상기 내부 리드 커맨드 신호를 지연고정된 상기 지연고정루프의 지연시간에 대응하는 시간만큼 지연시키기 위한 지연수단; 및

상기 지연수단의 출력신호와 상기 DLL 클럭에 응답하여 출력인에이블신호를 생성하기 위한 출력인에이블신호 생성수단

을 구비하는 반도체 메모리 소자.
제1항에 있어서,

상기 지연고정루프는,

상기 외부클럭을 버퍼링하여 기준클럭을 생성하는 클럭버퍼;

상기 기준클럭을 제어신호에 따라 지연시켜 출력하는 딜레이라인;

상기 딜레이라인의 출력신호의 듀티 싸이클을 교정하여 상기 DLL 클럭을 생성하는 듀티싸이클보상부;

상기 DLL 클럭을 메모리내 클럭신호의 지연요소들로 모델링하여 피드백클럭 으로써 출력하는 지연복제모델부;

상기 기준클럭과 피드백클럭의 위상차이를 비교하는 위상비교부; 및

상기 위상비교부의 출력값에 따라 상기 제어신호를 출력하는 딜레이제어부

를 구비하는 반도체 메모리 소자.
제2항에 있어서,

상기 지연수단은,

상기 내부 리드 커맨드 신호를 입력받고, 상기 클럭버퍼와 동일한 지연시간을 갖는 제1 지연부;

상기 제1 지연부의 출력신호를 입력받고, 상기 제어신호에 따라 상기 딜레이라인과 동일한 지연시간을 갖는 제2 지연부; 및

상기 제2 지연부의 출력신호를 입력받고, 상기 듀티싸이클보상부와 동일한 지연시간을 갖는 제3 지연부

를 구비하는 반도체 메모리 소자.
제3항에 있어서,

상기 제1 지연부는 상기 클럭버퍼인 것을 특징으로 하는 반도체 메모리 소자.
제3항에 있어서,

상기 제2 지연부는 상기 딜레이라인인 것을 특징으로 하는 반도체 메모리 소자.
제3항에 있어서,

상기 제3 지연부는 상기 듀티싸이클보상부인 것을 특징으로 하는 반도체 메모리 소자.
제1항에 있어서,

상기 출력인에이블신호 생성수단은,

상기 지연수단의 출력신호에 응답하여, 버스트랭스(burst length)에 대응하는 초기출력인에이블신호를 생성하는 초기신호생성부; 및

상기 DLL 클럭에 응답하여, 상기 초기출력인에이블신호를 쉬프팅(shifting)한 상기 출력인에이블신호를 출력하는 출력인에이블신호 출력부

를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제1항에 있어서,

상기 출력인에이블신호는 상기 DLL 클럭의 정해진 어느 한 시점에서 활성화되는 것을 특징으로 하는 반도체 메모리 소자.
제7항에 있어서,

상기 출력인에이블신호는 상기 DLL 클럭의 제1 에지 또는 제2 에지에 동기되는 적어도 하나 이상의 신호인 것을 특징으로 하는 반도체 메모리 소자.
제9항에 있어서,

상기 출력인에이블신호 출력부는,

상기 초기출력인에이블신호를 입력받고, 상기 DLL 클럭의 제1 에지에 동기하는 제1 출력인에이블신호를 출력하는 제1 출력인에이블신호 출력부; 및

상기 제1 출력인에이블신호를 입력받고, 상기 DLL 클럭의 제2 에지에 동기하는 제2 출력인에이블신호를 출력하는 제2 출력인에이블신호 출력부

를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제10항에 있어서,

상기 제1 출력인에이블신호 출력부는,

상기 DLL 클럭의 제1 에지에 응답하여 상기 초기출력인에이블신호를 전달하는 전달부;

상기 전달부의 출력신호를 래치하는 래치부; 및

상기 래치부의 출력신호를 드라이빙하여, 상기 제1 출력인에이블신호로써 출력하는 드라이버

를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제10항에 있어서,

상기 제2 출력인에이블신호 출력부는,

상기 DLL 클럭의 제2 에지에 응답하여 상기 제1 출력인에이블신호를 전달하는 전달부;

상기 전달부의 출력신호를 래치하는 래치부; 및

상기 래치부의 출력신호를 드라이빙하여, 상기 제2 출력인에이블신호로써 출력하는 드라이버

를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
제1항에 있어서,

상기 내부 리드 커맨드 신호는 상기 외부클럭의 주기 정보를 갖는 것을 특징으로 하는 반도체 메모리 소자.
지연고정루프에서 지연고정이 이루어질 때까지 외부클럭을 지연시켜 DLL(Delay Locked Loop) 클럭을 생성하는 단계;

리드 커맨드에 응답하여 내부 리드 커맨드 신호를 생성하는 단계;

상기 내부 리드 커맨드 신호를 지연고정된 상기 지연고정루프의 지연시간에 대응하는 시간만큼 지연시키는 단계; 및

상기 DLL 클럭과 지연된 내부 리드 커맨드 신호에 응답하여 출력인에이블신호를 생성하는 단계

를 포함하는 반도체 메모리 소자의 구동방법.
제14항에 있어서,

상기 출력인에이블신호는 상기 DLL 클럭의 정해진 어느 한 시점에서 활성화되는 것을 특징으로 하는 반도체 메모리 소자의 구동방법.
제15항에 있어서,

상기 내부 리드 커맨드 신호는 상기 외부클럭의 주기 정보를 갖는 것을 특징으로 하는 반도체 메모리 소자의 구동방법.