KR20070107976A - 반도체 메모리의 데이터 입력 장치 및 방법 - Google Patents

반도체 메모리의 데이터 입력 장치 및 방법 Download PDF

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Abstract

본 발명에 따른 반도체 메모리 장치의 데이터 입력 장치는, 데이터 스트로브 신호 및 클럭 신호의 위상을 비교하여 제 1 위상 비교 신호 및 제 2 위상 비교 신호를 출력하는 위상 감지 수단; 상기 제 1 위상 비교 신호에 응답하여, 제 1 데이터 입력 스트로브 신호의 딜레이 여부를 결정하여 제 2 데이터 입력 스트로브 신호를 출력하는 제 1 딜레이 제어 수단; 상기 제 2 데이터 입력 스트로브 신호에 응답하여, 제 1 얼라인 데이터 및 제 2 얼라인 데이터를 상기 클럭 신호에 동기시켜 제 1 내부 출력 데이터 및 제 2 내부 출력 데이터로 출력시키는 내부 클럭 동기 수단; 및 상기 제 2 위상 비교 신호에 응답하여, 상기 제 1 내부 출력 데이터 및 상기 제 2 내부 출력 데이터의 딜레이 여부를 결정하고, 제 1 출력 데이터 및 제 2 출력 데이터로 출력하는 제 2 딜레이 제어 수단을 포함한다.
위상 감지부, 제 1 딜레이 제어부, 제 2 딜레이 제어부

Description

반도체 메모리의 데이터 입력 장치 및 방법{Apparatus and Method for Inputting Data of Semiconductor Memory}
도 1은 일반적인 반도체 메모리의 데이터 입력 장치를 나타내는 회로도,
도 2는 도 1에 도시된 데이터 입력 장치에서 데이터 스트로브 신호가 클럭 신호보다 앞선 경우를 나타내는 타이밍도,
도 3은 도 1에 도시된 데이터 입력 장치에서 클럭 신호가 데이터 스트로브 신호 보다 앞선 경우를 나타내는 타이밍도,
도 4는 종래의 데이터 입력 장치의 TDQSS 마진을 설명하기 위한 타이밍도,
도 5는 본 발명에 따른 반도체 메모리의 데이터 입력 장치를 나타내는 블록도,
도 6은 도 5에 도시된 데이터 입력 장치를 보다 상세히 나타내는 블록도,
도 7은 도 6에 도시된 제 1 딜레이 제어부를 나타내는 회로도,
도 8은 도 6에 도시된 제 1 제어부 및 제 2 제어부를 나타내는 회로도,
도 9는 데이터 스트로브 신호가 클럭 신호를 앞선 경우, 본 발명에 따른 데이터 입력 장치의 동작을 나타내는 타이밍도,
도 10은 클럭 신호가 데이터 스트로브 신호를 앞선 경우, 본 발명에 따른 데이터 입력 장치의 동작을 나타내는 타이밍도,
도 11a는 일반적인 반도체 메모리의 데이터 입력 장치의 개념을 설명하기 위한 타이밍도,
도 11b 및 도 11c는 본 발명에 따른 반도체 메모리의 데이터 입력 장치의 개념을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
200 : 얼라인 데이터 생성부 300 : 커맨드 디코딩부
400 : 위상 감지부 500 : 제 1 딜레이 제어부
600 : 내부 클럭 동기부 700 : 제 2 딜레이 제어부
본 발명은 반도체 메모리의 데이터 입출력 장치 및 방법에 관한 것으로, 보다 상세하게는 반도체 메모리의 메인 클럭 신호와 데이터 스트로브 신호의 스큐 마진을 개선하는 반도체 메모리의 데이터 입력 장치 및 방법에 관한 것이다.
이하 첨부된 도면을 참조하여 일반적인 반도체 메모리의 데이터 출력 장치를 설명하면 다음과 같다.
도 1은 일반적인 반도체 메모리의 데이터 입력 장치를 나타내는 회로도이다.
일반적인 반도체 메모리의 데이터 입력 장치는 데이터 스트로브 신호(DQS)를 입력받아 제 1 래치 신호(dsr) 및 제 2 래치 신호(dsf)를 출력하는 신호 분배부(110), 상기 제 1 래치 신호(dsr)에 응답하여 입력 데이터(DQ)를 래치(latch)하 여 라이징 데이터(r_data)를 출력하는 제 1 래치부(120), 상기 제 2 래치 신호(dsf)에 응답하여 상기 라이징 데이터(r_data)를 래치하고 정렬하여 제 1 얼라인 데이터(alignr)를 출력하는 제 2 래치부(130), 상기 제 2 래치 신호(dsf)에 응답하여 상기 입력 데이터(DQ)를 래치하고 정렬하여 제 2 얼라인 데이터(alignf)를 출력하는 제 3 래치부(140), 클럭 신호(CLK) 및 라이트 명령 신호(WRITE)를 입력으로 하여 데이터 입력 스트로브 신호(dinstb)를 출력하는 커맨드 디코딩부(150), 상기 제 1 얼라인 데이터(alignr) 및 상기 데이터 입력 스트로브 신호(dinstb)를 입력으로 하여 제 1 출력 데이터(GioEv)를 출력하는 제 1 클럭 동기부(160) 및 상기 제 2 얼라인 데이터(alignf) 및 상기 데이터 입력 스트로브 신호(dinstb)를 입력으로 하여 제 2 출력 데이터(GioOd)를 출력하는 제 2 클럭 동기부(170)로 구성된다.
상기 라이트 명령 신호(WRITE)는 상기 클럭 신호(CLK)에 동기화 되고, 상기 입력 데이터(DQ)는 상기 데이터 스트로브 신호(DQS)에 동기화 된다.
상기 제 1 래치 신호(dsr)는 상기 데이터 스트로브 신호(DQS)의 라이징 에지(rising edge)에 하이 레벨로 반전하는 펄스 신호이다.
상기 제 2 래치 신호(dsr)는 상기 데이터 스트로브 신호(DQS)의 폴링 에지(falling edge)에 하이 레벨로 반전하는 펄스 신호이다.
상기 제 1 클럭 동기화부(160)는 상기 데이터 입력 스트로브 신호(dinstb)에 응답하여 상기 제 1 얼라인 데이터(alignr)를 래치하여 상기 클럭 신호(CLK)에 의해 제어되는 상기 제 1 출력 데이터(GioEv)를 출력한다.
상기 제 2 클럭 동기화부(170)는 상기 데이터 입력 스트로브 신호(dinstb)에 응답하여 상기 제 2 얼라인 데이터(alignf)를 래치하여 상기 클럭 신호(CLK)에 의해 제어되는 상기 제 2 출력 데이터(GioOd)를 출력한다.
일반적인 반도체 메모리의 데이터 입력 장치는 상기 데이터 스트로브 신호(DQS)에 동기화 되는 상기 입력 데이터(DQ)를 입력으로 하여, 상기 클럭 신호(CLK)에 의해 제어되는 상기 제 1 출력 데이터(GioEv) 및 상기 제 2 출력 데이터(GioOd)를 출력하는 구성을 가진다.
도 2는 도 1에 도시된 데이터 입력 장치에서 데이터 스트로브 신호가 클럭 신호보다 앞선 경우를 나타내는 타이밍도이다.
도 2에 도시된 바와 같이, 상기 데이터 스트로브 신호(DQS)가 상기 클럭 신호 보다 0.25tCK 앞선 경우, 상기 데이터 스트로브 신호(DQS)에 동기되는 상기 입력 데이터(DQ)는 상기 제 1 래치부(120)에서 상기 제 1 래치 신호(dsr)에 의해 상기 데이터 스트로브 신호(DQS)의 라이징 에지(rising edge)에서 라이징 데이터(r_data)로 래치되고, 상기 제 2 래치부(130)에서 상기 제 2 래치 신호(dsf)에 의해 상기 라이징 데이터(r_data)가 정렬되어 제 1 얼라인 데이터(alignr)로 출력되고, 상기 제 3 래치부(140)에서 상기 제 2 래치 신호(dsf)에 의해 상기 데이터 스트로브 신호(DQS)의 폴링 에지(falling edge)에서 상기 입력 데이터(DQ)를 래치하고 정렬시켜 상기 제 2 얼라인 데이터(alignf)를 출력한다.
즉, 상기 제 2 래치 신호(dsf)에 의해 상기 제 1 얼라인 데이터(alignr) 및 상기 제 2 얼라인 데이터(alignf)는 동일 타이밍에 생성 된다.
상기 데이터 스트로브 신호(DQS)가 상기 클럭 신호(CLK)보다 앞서기 때문에 상기 제 1 얼라인 데이터(alignr) 및 상기 제 2 얼라인 데이터(alignf)가, 상기 클럭 신호(CLK)에 동기화 되어 발생하여 일정 딜레이(tc)를 가지는 상기 데이터 입력 스트로브 신호(dinstb)의 앞쪽에 치우쳐 발생하는 모양을 보인다.
도 3은 도 1에 도시된 데이터 입력 장치에서 클럭 신호가 데이터 스트로브 신호 보다 앞선 경우를 나타내는 타이밍도이다.
도 3에 도시된 상기 제 1 얼라인 데이터(alignr) 및 상기 제 2 얼라인 데이터(alignf)는 도 2에서 도시된 제 1 얼라인 데이터(alignr) 및 상기 제 2 얼라인 데이터(alignf)와 동일 방법으로 생성되며, 도 3에서 생성되는 상기 제 1 얼라인 데이터(alignr) 및 상기 제 2 얼라인 데이터(alignf)의 생성 타이밍은 도 2에서 보다 조금 늦다.
즉, 도 3에서는 상기 클럭 신호(CLK)가 상기 데이터 스트로브 신호(DQS)보다 앞서기 때문에 상기 제 1 얼라인 데이터(alignr) 및 상기 제 2 얼라인 데이터(alignf)가, 상기 클럭 신호(CLK)에 동기화 되어 발생하며 일정 딜레이(tc)를 가지는 상기 데이터 입력 스트로브 신호(dinstb)의 뒤쪽에 치우쳐서 발생하게 된다.
도 4는 종래의 데이터 입력 장치의 TDQSS 마진을 설명하기 위한 타이밍도이다.
도 4에서 라이트 명령 신호(WRITE, WT)는 입력 데이터(DQ)와 함께 입력된다고 가정한다.
도 4에 도시된 바와 같이, 상기 데이터 입력 스트로브 신호(dinstb)는 상기 클럭 신호(CKL)의 라이징 에지(rising edge) 후 일정 시간 딜레이(tc)되어 발생하 지만, 상기 제 1 얼라인 데이터(alignr) 및 상기 제 2 얼라인 데이터(alignf)는 상기 클럭 신호(CLK)와 상기 데이터 스트로브 신호(DQS)의 스큐 스펙(skew specification)에 따라 가장 빨리 발생하는 경우와 느린 경우가 발생가능 함으로 둘이 겹치는 부분이 TDQSS에 대한 칩 내부 마진이 된다.
TDQSS는 상기 클럭 신호(CLK)의 한 주기를 1tCK로 보면, 시스템의 클럭 신호 (CLK)및 데이터 스트로브 신호(DQS)의 스큐로 ±0.25tCK를 가진다.
상기 데이터 스트로브 신호(DQS)가 상기 클럭 신호(CLK)를 0.25tCK 앞선 경우(TDQSS = 0.75) 및 상기 클럭 신호(CLK)가 상기 데이터 스트로브 신호(DQS)를 0.25tCK 앞선 경우(TDQSS = 1.25), 각각의 경우에 각각 상기 제 1 얼라인 데이터(alignr) 및 상기 제 2 얼라인 데이터(alignf)가 겹치는 부분이 0.5tCK가 됨으로 상기 0.5tCK가 내부 마진이 된다. 상기 데이터 입력 스트로브 신호(dinstb)가 상기 내부 마진의 중앙에서 래치 한다고 보면 상기 데이터 입력 스트로브 신호는 ±0.25tCK의 TDQSS 마진이 생긴다.
TDQSS의 내부 마진을 확보하지 못하면 상기 입력 데이터 전용 스트로브 신호인 데이터 스트로브 신호(DQS)를 사용하는 고속 인터페이스 회로의 동작 안정성을 확보하지 못하게 되고, 고속의 동작을 요구하는 메모리 장치를 개발함에 있어 문제가 된다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 데이터 스트로브 신호 및 클럭 신호의 위상관계를 비교하여 데이터 스트로브 신호가 클럭 신호를 앞서는 경우와 클럭 신호가 데이터 스트로브 신호를 앞서는 경우로 구분하여 동작하게 함으로써 TDQSS 마진을 개선할 수 있는 반도체 메모리의 데이터 입력 장치 및 방법을 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 데이터 입력 장치는, 데이터 스트로브 신호 및 클럭 신호의 위상을 비교하여 제 1 위상 비교 신호 및 제 2 위상 비교 신호를 출력하는 위상 감지 수단; 상기 제 1 위상 비교 신호에 응답하여, 제 1 데이터 입력 스트로브 신호의 딜레이 여부를 결정하여 제 2 데이터 입력 스트로브 신호를 출력하는 제 1 딜레이 제어 수단; 상기 제 2 데이터 입력 스트로브 신호에 응답하여, 제 1 얼라인 데이터 및 제 2 얼라인 데이터를 상기 클럭 신호에 동기시켜 제 1 내부 출력 데이터 및 제 2 내부 출력 데이터로 출력시키는 내부 클럭 동기 수단; 및 상기 제 2 위상 비교 신호에 응답하여, 상기 제 1 내부 출력 데이터 및 상기 제 2 내부 출력 데이터의 딜레이 여부를 결정하고, 제 1 출력 데이터 및 제 2 출력 데이터로 출력하는 제 2 딜레이 제어 수단을 포함한다.
바람직하게는 상기 클럭 신호가 상기 데이터 스트로브 신호보다 위상이 앞선 경우, 상기 제 1 데이터 입력 스트로브 신호가 상기 제 1 딜레이 제어 수단에서 소정 시간만큼 딜레이 되고, 상기 제 1 내부 출력 데이터 및 상기 제 2 내부 출력 데이터는 상기 제 2 딜레이 제어부에서 딜레이 되지 않으며, 상기 데이터 스트로브 신호가 상기 클럭 신호보다 위상이 앞선 경우, 상기 제 1 데이터 입력 스트로브 신 호가 상기 제 1 딜레이 제어 수단에서 딜레이 되지 않고, 상기 제 1 내부 출력 데이터 및 상기 제 2 내부 출력 데이터가 상기 제 2 딜레이 제어 수단에서 소정 시간만큼 딜레이 되는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 메모리의 데이터 입력 장치는 입력 데이터 및 상기 데이터 스트로브 신호를 입력받아 상기 제 1 얼라인 데이터 및 상기 제 2 얼라인 데이터를 출력하는 얼라인 데이터 생성 수단; 및 상기 클럭 신호 및 라이트 명령 신호를 입력받아 상기 제 1 데이터 입력 스트로브 신호를 출력하는 커맨드 디코딩 수단;을 추가로 포함한다.
그리고 본 발명에 따른 반도체 메모리의 데이터 입력 방법은, 데이터 스트로브 신호에 동기되는 제 1 래치 신호 및 제 2 래치 신호에 응답하여, 입력 데이터를 래치하고 정렬하여 제 1 얼라인 데이터 및 제 2 얼라인 데이터로 출력하고, 클럭 신호 및 라이트 명령 신호를 디코딩하여 출력되는 데이터 입력 스트로브 신호에 응답하여, 상기 제 1 얼라인 데이터 및 상기 제 2 얼라인 데이터를 상기 클럭 신호에 동기되는 제 1 출력 데이터 및 제 2 출력 데이터로 출력하는 반도체 메모리의 데이터 입력 방법으로서, a) 상기 데이터 스트로브 신호에 동기되는 상기 제 1 래치 신호 및 상기 제 2 래치 신호에 응답하여, 상기 입력 데이터를 상기 제 1 얼라인 데이터 및 상기 제 2 얼라인 데이터로 출력하는 단계; b) 상기 클럭 신호 및 상기 라이트 명령 신호를 디코딩하여 제 1 데이터 입력 스트로브 신호를 출력하는 단계; c) 상기 데이터 스트로브 신호 및 상기 클럭 신호의 위상을 비교하여 제 1 위상 비교 신호 및 제 2 위상 비교 신호를 출력하는 단계; d) 상기 제 1 위상 비교 신호에 응답하여, 상기 제 1 데이터 입력 스트로브 신호의 딜레이 여부를 결정하여 제 2 데이터 입력 스트로브 신호를 출력하는 단계; e) 상기 제 2 데이터 입력 스트로브 신호에 응답하여, 제 1 얼라인 데이터 및 제 2 얼라인 데이터를 상기 클럭 신호에 동기되는 제 1 내부 출력 데이터 및 제 2 내부 출력 데이터로 출력하는 단계; 및f) 상기 제 2 위상 비교 신호에 응답하여, 상기 제 1 내부 출력 데이터 및 상기 제 2 내부 출력 데이터의 딜레이 여부를 결정하여 제 1 출력 데이터 및 제 2 출력 데이터로 출력하는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 5는 본 발명에 따른 반도체 메모리의 데이터 입력 장치를 나타내는 블록도이다.
본 발명에 따른 반도체 메모리의 데이터 입력 장치는 입력 데이터(DQ) 및 데이터 스트로브 신호(DQS)를 입력받아 제 1 얼라인 데이터(alignr) 및 제 2 얼라인 데이터(alignf)를 출력하는 얼라인 데이터 생성부(200), 클럭 신호(CLK) 및 라이트 명령 신호(WRITE)를 입력받아 제 1 데이터 입력 스트로브 신호(dinstb_ini)를 출력하는 커맨드 디코딩부(300), 상기 데이터 스트로브 신호(DQS) 및 상기 클럭 신호(CLK)의 위상을 비교하여 제 1 위상 비교 신호(clklead) 및 제 2 위상 비교 신호(clklead_b)를 출력하는 위상 감지부(400), 상기 제 1 위상 비교 신호(clklead)에 응답하여, 상기 제 1 데이터 입력 스트로브 신호(dinstb_ini)의 딜레이(delay) 여부를 결정하여 제 2 데이터 입력 스트로브 신호(dinstb)로 출력하는 제 1 딜레이 제어부(500), 상기 제 2 데이터 입력 스트로브 신호(dinstb)에 응답하여, 상기 제 1 얼라인 데이터(alignr) 및 상기 제 2 얼라인 데이터(alignf)를 상기 클럭 신호(CLK)에 동기시켜 제 1 내부 출력 데이터(Ev) 및 제 2 내부 출력 데이터(Od)를 출력시키는 내부 클럭 동기부(600) 및 상기 제 2 위상 비교 신호(clklead_b)에 응답하여, 상기 제 1 내부 출력 데이터(Ev) 및 제 2 내부 출력 데이터(Od)의 딜레이(delay) 여부를 결정하여 제 1 출력 데이터(GioEv) 및 제 2 출력 데이터(GioOd)를 출력하는 제 2 딜레이 제어부(700)로 구성된다.
상기 라이트 명령 신호(WRITE)는 상기 클럭 신호(CLK)에 동기화 되고, 상기 입력 데이터(DQ)는 상기 데이터 스트로브 신호(DQS)에 동기화 된다.
상기 제 1 위상 감지 신호(clklead) 및 상기 제 2 위상 감지 신호(clklead_b)는 서로 반대되는 레벨을 가진다. 본 발명에서는 상기 클럭 신호(CLK)가 상기 데이터 스트로브 신호(DQS)보다 앞선 경우에 상기 제 1 위상 감지 신호(clklead)는 하이 레벨이 되고, 상기 데이터 스트로브 신호(DQS)가 상기 클럭 신호보다 앞선 경우에 상기 제 1 위상 감지 신호(clklead)는 로우 레벨이 되는 경우를 예로 하여 설명한다.
도 6은 도 5에 도시된 데이터 입력 장치를 보다 상세히 나타내는 블록도이다.
상기 얼라인 데이터 생성부(200)는 상기 데이터 스트로브 신호(DQS)를 입력으로 하여 제 1 래치 신호(dsr) 및 제 2 래치 신호(dsf)를 출력하는 신호 분배부(210), 상기 제 1 래치 신호(dsr)에 응답하여 상기 입력 데이터(DQ)를 래치하여 라이징 데이터(r_data)를 출력하는 제 1 래치부(230), 상기 제 2 래치 신호(dsf)에 응답하여 상기 라이징 데이터(r_data)를 정렬하여 상기 제 1 얼라인 데이터(alignr)로 출력하는 제 2 래치부(250) 및 상기 제 2 래치 신호(dsr)에 응답하여 상기 입력 데이터(DQ)를 래치하고 정렬하여 상기 제 2 얼라인 데이터(alignf)로 출력하는 제 3 래치부(270)로 구성된다.
상기 내부 클럭 동기부(600)는 상기 제 2 데이터 입력 스트로브 신호(dinstb)에 응답하여, 상기 제 1 얼라인 데이터(alignr)를 상기 클럭 신호(CLK)에 동기시켜 상기 제 1 내부 출력 데이터(Ev)로 출력하는 제 1 클럭 동기부(610) 및 상기 제 2 데이터 입력 스트로브 신호(dinstb)에 응답하여, 상기 제 2 얼라인 데이터(alignf)를 상기 클럭 신호(CLK)에 동기시켜 상기 제 2 내부 출력 데이터(Od)로 출력하는 제 2 클럭 동기부(630)로 구성된다.
상기 제 2 딜레이 제어 수단(600)은 상기 제 2 위상 비교 신호(clklead_b)에 응답하여, 상기 제 1 내부 출력 데이터(Ev)의 딜레이 여부를 결정하여 상기 제 1 출력 데이터(GioEv)로 출력하는 제 1 제어부(710) 및 상기 제 2 위상 비교 신호(clklead_b)에 응답하여, 상기 제 2 내부 출력 데이터(Od)의 딜레이 여부를 결정하여 상기 제 2 출력 데이터(GioOd)로 출력하는 제 2 제어부(730)로 구성된다.
상기 제 1 데이터 래치 신호(dsr)는 상기 데이터 스트로브 신호(DQS)의 라이징 에지(rising edge)에 하이 레벨로 반전하는 펄스 신호이다.
상기 제 2 데이터 래치 신호(dsr)는 상기 데이터 스트로브 신호(DQS)의 폴링 에지(falling edge)에 하이 레벨로 반전하는 펄스 신호이다.
도 7은 도 6에 도시된 제 1 딜레이 제어부를 나타내는 회로도이다.
도 7에 도시된 바와 같이, 상기 제 1 딜레이 제어부(500)는 상기 제 1 위상 비교 신호(clklead)에 의해 응답하여 제어되는 제 1 패스 게이트(PG1) 및 제 2 패스 게이트(PG2)와, 상기 제 2 패스 게이트(PG2)의 출력 단에 연결된 제 1 지연 수단(555)으로 구성되며, 상기 제 1 패스 게이트(PG1) 및 제 2 패스 게이트(PG2)는 상기 제 1 위상 비교 신호(clklead)에 의해 응답하여 제어되는 다른 스위칭 소자들로 구성하는 것도 가능하다.
상기 제 1 딜레이 제어부(500)는 상기 제 1 위상 비교 신호(clklead)가 로우 레벨로 비활성화 되면, 상기 제 1 위상 비교 신호(clklead) 및 제 1 반전 수단(IV1)에 의해 반전된 신호에 의해 상기 제 1 패스 게이트(PG1)가 턴-온(turn-on) 되어 상기 제 1 데이터 입력 스트로브 신호(dinstb_ini)를 상기 제 2 데이터 입력 스트로브 신호(dinstb)로 출력하고, 상기 제 1 위상 비교 신호(clklead)가 하이 레벨로 활성화 되면, 상기 제 1 위상 비교 신호(clklead) 및 상기 제 1 반전 수단(IV1)에 의해 반전된 신호에 의해 상기 제 2 패스 게이트(PG2)가 턴-온(turn-on) 되어 상기 제 1 데이터 입력 스트로브 신호(dinstb_ini)를 상기 제 1 지연 수단(555)에 의해 소정 시간(td)만큼 딜레이 시켜 상기 제 2 데이터 입력 스트로브 신호(dinstb)로 출력한다.
도 8은 도 6에 도시된 제 1 제어부 및 제 2 제어부를 나타내는 회로도이다.
도 8에 도시된 바와 같이, 상기 제 1 제어부(710) 및 상기 제 2 제어부(730)는 상기 제 2 위상 비교 신호(clklead_b)에 의해 응답하여 제어되는 제 3 패스 게 이트(PG3) 및 제 4 패스 게이트(PG4)와, 상기 제 4 패스 게이트(PG4)의 출력 단에 연결된 제 2 지연 수단(755)으로 구성되며, 상기 제 3 패스 게이트(PG3) 및 상기 제 4 패스 게이트(PG4)는 상기 제 2 위상 비교 신호(clklead_b)에 의해 응답하여 제어되는 다른 스위칭 소자들로 구성하는 것도 가능하다.
상기 제 1 제어부(710) 및 상기 제 2 제어부(730)는 상기 제 2 위상 비교 신호(clklead_b)가 로우 레벨로 비활성화 되면, 상기 제 2 위상 비교 신호(clklead_b) 및 제 2 반전 수단(IV2)에 의해 반전된 신호에 의해 상기 제 3 패스 게이트(PG3)가 턴-온(turn-on) 되어 상기 제 1 내부 출력 데이터(Ev) 및 상기 제 2 내부 출력 데이터(Od)를 상기 제 1 출력 데이터(GioEv) 및 상기 제 2 출력 데이터(GioOd)로 출력하고, 상기 제 2 위상 비교 신호(clklead_b)가 하이 레벨로 활성화 되면, 상기 제 2 위상 비교 신호(clklead_b) 및 상기 제 2 반전 수단(IV2)에 의해 반전된 신호에 의해 상기 제 4 패스 게이트(PG4)가 턴-온(turn-on) 되어 상기 제 1 내부 출력 데이터(Ev) 및 상기 제 2 내부 출력 데이터(Od)를 상기 제 2 지연 수단(755)에 의해 소정 시간(td)만큼 딜레이 시켜 상기 제 1 출력 데이터(GioEv) 및 상기 제 2 출력 데이터(GioOd)로 한다.
도 9는 데이터 스트로브 신호가 클럭 신호를 앞선 경우, 본 발명에 따른 데이터 입력 장치의 동작을 나타내는 타이밍도이다.
도 9에 도시된 바와 같이, 상기 데이터 스트로브 신호(DQS)가 상기 클럭 신호 보다 0.25tCK 앞선 경우, 상기 데이터 스트로브 신호(DQS)에 동기되는 상기 입력 데이터(DQ)는 상기 제 1 래치부(230)에서, 상기 제 1 래치 신호(dsr)에 의해 상 기 데이터 스트로브 신호(DQS)의 라이징 에지(rising edge)에서 라이징 데이터(r_data)로 래치되고, 상기 제 2 래치부(250)에서 상기 제 2 래치 신호(dsf)에 의해 상기 라이징 데이터(r_data)가 정렬되어 제 1 얼라인 데이터(alignr)로 출력되고, 상기 제 3 래치부(270)에서 상기 제 2 래치 신호(dsf)에 의해 상기 데이터 스트로브 신호(DQS)의 폴링 에지(falling edge)에서 상기 입력 데이터(DQ)를 래치하고 정렬시켜 상기 제 2 얼라인 데이터(alignf)를 출력한다.
즉, 상기 제 2 래치 신호(dsf)에 의해 상기 제 1 얼라인 데이터(alignr) 및 상기 제 2 얼라인 데이터(alignf)는 동일 타이밍을 가지게 된다.
상기 위상 감지부(400)는 상기 데이터 스트로브 신호(DQS)가 상기 클럭 신호(CLK)보다 0.25tCK 앞선 것을 감지하여, 상기 제 1 위상 감지 신호(clklead)를 로우 레벨로 비활성화 시킨다.
로우 레벨의 상기 제 1 위상 감지 신호(clklead)는 상기 제 1 딜레이 제어부(500)에 구비되는 상기 제 1 패스 게이트(PG1)를 턴-오프(turn-off) 시켜 상기 제 1 데이터 입력 스트로브 신호(dinstb_ini)를 딜레이 없이 상기 제 2 데이터 입력 스트로브 신호(dinstb)로 출력 되게 한다.
상기 제 2 데이터 입력 스트로브 신호(dinstb)는 상기 제 1 얼라인 데이터(alignr) 및 상기 제 2 얼라인 데이터(alignf)를 래치하여 상기 제 1 내부 출력 데이터(Ev) 및 상기 제 2 내부 출력 데이터(Od)로 출력 되게 한다.
상기 제 1 위상 감지 신호(clklead)의 반전된 레벨을 가지는 상기 제 2 위상 감지 신호(clklead_b)는 하이 레벨로 활성화 되어 상기 제 1 제어부(710) 및 상기 제 2 제어부(730)의 제 4 패스 게이트(PG4)를 턴-온(turn-on) 시키므로, 상기 제 1 내부 출력 데이터(Ev) 및 상기 제 2 내부 출력 데이터(Od)를 상기 제 2 지연 수단(755)에서 소정 시간(td) 만큼 딜레이 시켜 상기 제 1 출력 데이터(GioEv) 및 상기 제 2 출력 데이터(GioOd)로 출력 되게 한다.
도 10은 클럭 신호가 데이터 스트로브 신호를 앞선 경우, 본 발명에 따른 데이터 입력 장치의 동작을 나타내는 타이밍도이다.
도 10에 도시된 바와 같이, 상기 클럭 신호가 상기 데이터 스트로브 신호(DQS)보다 0.25tCK 앞선 경우, 상기 데이터 스트로브 신호(DQS)에 동기되는 상기 입력 데이터(DQ)는 상기 제 1 래치부(230)에서, 상기 제 1 래치 신호(dsr)에 의해 상기 데이터 스트로브 신호(DQS)의 라이징 에지(rising edge)에서 라이징 데이터(r_data)로 래치되고, 상기 제 2 래치부(250)에서 상기 제 2 래치 신호(dsf)에 의해 상기 라이징 데이터(r_data)가 정렬되어 제 1 얼라인 데이터(alignr)로 출력되고, 상기 제 3 래치부(270)에서 상기 제 2 래치 신호(dsf)에 의해 상기 데이터 스트로브 신호(DQS)의 폴링 에지(falling edge)에서 상기 입력 데이터(DQ)를 래치하고 정렬시켜 상기 제 2 얼라인 데이터(alignf)를 출력한다.
즉, 상기 제 2 래치 신호(dsf)에 의해 상기 제 1 얼라인 데이터(alignr) 및 상기 제 2 얼라인 데이터(alignf)는 동일 타이밍을 가지게 된다.
상기 위상 감지부(400)는 상기 클럭 신호(CLK)가 상기 데이터 스트로브 신호(DQS)보다 0.25tCK 앞선 것을 감지하여, 상기 제 1 위상 감지 신호(clklead)를 하이 레벨로 활성화 시킨다.
하이 레벨의 상기 제 1 위상 감지 신호(clklead)는 상기 제 1 딜레이 제어부(500)에 구비되는 상기 제 2 패스 게이트를 턴-온(turn-on) 시켜 상기 제 1 데이터 입력 스트로브 신호(dinstb_ini)를 상기 제 1 지연 수단(555)에서 소정 시간(td) 만큼 딜레이 시켜 상기 제 2 데이터 입력 스트로브 신호(dinstb)로 출력 된다.
상기 제 2 데이터 입력 스트로브 신호(dinstb)는 상기 제 1 얼라인 데이터(alignr) 및 상기 제 2 얼라인 데이터(alignf)를 래치하여 상기 제 1 내부 출력 데이터(Ev) 및 상기 제 2 내부 출력 데이터(Od)로 출력한다.
상기 제 1 위상 감지 신호(clklead)의 반전된 레벨을 가지는 상기 제 2 위상 감지 신호(clklead_b)는 로우 레벨로 비활성화 되어 상기 제 1 제어부(710) 및 상기 제 2 제어부(730)의 제 3 패스 게이트(PG3)를 턴-오프(turn-off) 시키므로, 상기 제 1 내부 출력 데이터(Ev) 및 상기 제 2 내부 출력 데이터(Od)를 딜레이 없이 상기 제 1 출력 데이터(GioEv) 및 상기 제 2 출력 데이터(GioOd)로 출력되게 한다.
도 11은 일반적인 반도체 메모리의 데이터 입력 장치와 본 발명에 따른 반도체 메모리의 데이터 입력 장치의 개념을 설명하기 위한 타이밍도이다.
도 11a는 일반적인 반도체 메모리의 데이터 입력 장치의 개념을 설명하기 위한 타이밍도이고, 도 11b 및 도 11c는 본 발명에 따른 반도체 메모리의 데이터 입력 장치의 개념을 설명하기 위한 타이밍도이다.
도 11a에 도시된 바와 같이, 일반적인 반도체 메모리의 데이터 입력 장치의 tDQSS 마진은 상기 데이터 스트로브 신호(DQS)가 상기 클럭 신호(CLK)보다 앞서는 경우(tDQSS=0.75)의 상기 제 1 얼라인 데이터(alignr) 및 상기 제 2 얼라인 데이터(alignf)와, 상기 클럭 신호(CLK)가 상기 데이터 스트로브 신호(DQS)보다 앞서는 경우(tDQSS=1.25)의 상기 제 1 얼라인 데이터(alignr) 및 상기 제 2 얼라인 데이터(alignf)가 겹치는 부분이고, 상기 데이터 스트로브 신호(DQS) 및 상기 클럭 신호(CLK)가 정확히 동기하는 경우에 상기 겹치는 부분의 센터 부분에 상기 제 2 데이터 입력 스트로브 신호(dinstb)가 활성화 되도록 설정되어 진다.
즉, 일반적인 반도체 메모리의 데이터 입력 장치는 상기 제 2 데이터 입력 스트로브 신호(dinstb)가 활성화 되는 라이징 에지(rising edge)를 기준으로 양쪽으로 ±0.25tCK의 tDQSS 마진을 갖는다.
반면에, 도 11b 및 도 11c에 도시된 바와 같이, 본 발명에 따른 반도체 메모리의 데이터 입력 장치는 상기 데이터 스트로브 신호(DQS) 및 상기 클럭 신호(CLK)의 위상을 비교하여 상기 데이터 스트로브 신호(DQS)가 상기 클럭 신호(CLK)를 앞선 경우와, 상기 클럭 신호(CLK)가 상기 데이터 스트로브 신호(DQS)보다 앞선 경우로 구분함으로써 상기 tDQSS 마진을 확보할 수 있다.
본 발명에 따른 반도체 메모리의 데이터 입력 장치에서 상기 제 2 데이터 입력 스트로브 신호(dinstb)는, 상기 클럭 신호(CLK) 및 상기 데이터 스트로브 신호(DQS)가 정확히 일치할 때(즉, tDQSS=1)를 기준으로 하여, 상기 데이터 스트로브 신호(DQS)에 동기하는 상기 제 1 얼라인 데이터(alignr) 및 상기 제 2 얼라인 데이터(alignf)의 센터에서 앞쪽으로 0.125tCK 앞선 영역에서 발생 하도록 설정된다.
도 11b에 도시된 바와 같이, 상기 데이터 스트로브 신호(DQS)가 상기 클럭 신호(CLK)보다 앞선 경우(즉, tDQSS=0.75), 상기 데이터 스트로브 신호(DQS)에 동기되는 상기 제 1 얼라인 데이터(alignr) 및 상기 제 2 얼라인 데이터(alignf)는 상기 데이터 스트로브 신호(DQS) 및 상기 클럭 신호(CLK)가 일치 할 경우(즉, tDQSS=1)보다 0.25tCK 앞서 발생한다.
이때, 상기 제 1 데이터 입력 스트로브 신호(dinstb_ini)를 입력받는 상기 제 1 딜레이 제어부(500)가 상기 제 2 데이터 입력 스트로브 신호(dinstb)를 딜레이(delay) 없이 출력함으로써, 상기 제 2 데이터 입력 스트로브 신호(dinstb)가 ±0.375tCK의 tDQSS 마진을 갖는다.
다른 한편으로는, 도 11c에 도시된 바와 같이, 상기 클럭 신호(CLK)가 상기 데이터 스트로브 신호(DQS)보다 앞선 경우(즉, tDQSS=1.25), 상기 데이터 스트로브 신호(DQS)에 동기되는 상기 제 1 얼라인 데이터(alignr) 및 상기 제 2 얼라인 데이터(alignf)는 상기 데이터 스트로브 신호(DQS) 및 상기 클럭 신호(CLK)가 일치 할 경우(즉, tDQSS=1)보다 0.25tCK 뒤에 발생한다.
이때, 상기 제 1 데이터 입력 스트로브 신호(dinstb_ini)를 입력 받아 상기 제 1 딜레이 제어부(500)에서 소정의 시간(td)만큼 지연되어 출력된 상기 제 2 데이터 입력 스트로브 신호(dinstb)는 ±0.375tCK의 tDQSS 마진을 갖는다.
또한, 상기 데이터 스트로브 신호(DQS)가 상기 클럭 신호(CLK)보다 앞선 경우(tDQSS=0.75)에 출력되는 상기 제 2 데이터 입력 스트로브 신호(dinstb)의 출력 타이밍과, 상기 클럭 신호(CLK)가 상기 데이터 스트로브 신호(DQS)보다 앞선 경 우(tDQSS=1.25)에 출력되는 상기 제 2 데이터 입력 스트로브 신호(dinstb)의 출력 타이밍이 상기 소정의 시간(td) 만큼 차이를 가지므로 이를 보상하기 위해, 상기 데이터 스트로브 신호(DQS)가 상기 클럭 신호(CLK)보다 앞선 경우(tDQSS=0.75)에 상기 제 2 데이터 입력 스트로브 신호(dinstb)에 의해 출력되는 상기 제 1 내부 출력 데이터(Ev) 및 상기 제 2 내부 출력 데이터(Od)를 상기 소정의 시간(td) 만큼 지연시켜 상기 제 1 출력 데이터(GioEv) 및 상기 제 2 출력 데이터(GioOd)로 출력한다.
상기 설명한 바와 같이, 본 발명에 따른 반도체 메모리의 데이터 출력 장치는 상기 클럭 신호(CLK) 및 상기 데이터 스트로브 신호(DQS)의 위상을 비교하여 상기 제 1 위상 비교 신호(clklead) 및 상기 제 2 위상 비교 신호(clklead_b)를 출력하고, 상기 제 1 위상 비교 신호(clklead)에 응답하여 상기 제 1 데이터 입력 스트로브 신호(dinstb_ini)의 딜레이 여부를 결정하여 상기 제 2 데이터 입력 스트로브 신호(dinstb)로 출력함으로써 상기 tDQSS 마진을 확보할 수 있고, 상기 제 2 위상 비교 신호(clklead_b)에 응답하여 상기 제 1 내부 출력 데이터(Ev) 및 상기 제 2 내부 출력 데이터(Od)의 딜레이 여부를 결정하여 상기 제 1 출력 데이터(GioEv) 및 상기 제 2 출력 데이터(GioOd)로 출력함으로써 출력타이밍을 일정하게 유지할 수 있다.
즉, 본 발명에 따른 반도체 메모리의 데이터 입력 장치 및 방법은 종래의 0.5tCK의 tDQSS 마진을 0.75tCK의 tDQSS로 개선할 수 있다.
본 발명에 따른 반도체 메모리의 데이터 입력 장치 및 방법은 종래의 tDQSS의 내부 마진을 확보 할 수 있고 라이트 데이터 전용 스트로브 신호를 사용하는 고속 인터페이스 회로의 동작 안정성에 기여하여 더욱 고속의 회로동작을 보장할 수 있는 효과를 수반한다.

Claims (22)

  1. 데이터 스트로브 신호 및 클럭 신호의 위상을 비교하여 제 1 위상 비교 신호 및 제 2 위상 비교 신호를 출력하는 위상 감지 수단;
    상기 제 1 위상 비교 신호에 응답하여, 제 1 데이터 입력 스트로브 신호의 딜레이 여부를 결정하여 제 2 데이터 입력 스트로브 신호를 출력하는 제 1 딜레이 제어 수단;
    상기 제 2 데이터 입력 스트로브 신호에 응답하여, 제 1 얼라인 데이터 및 제 2 얼라인 데이터를 상기 클럭 신호에 동기시켜 제 1 내부 출력 데이터 및 제 2 내부 출력 데이터로 출력시키는 내부 클럭 동기 수단; 및
    상기 제 2 위상 비교 신호에 응답하여, 상기 제 1 내부 출력 데이터 및 상기 제 2 내부 출력 데이터의 딜레이 여부를 결정하고, 제 1 출력 데이터 및 제 2 출력 데이터로 출력하는 제 2 딜레이 제어 수단을 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 입력 장치.
  2. 제 1 항에 있어서,
    입력 데이터 및 상기 데이터 스트로브 신호를 입력받아 상기 제 1 얼라인 데이터 및 상기 제 2 얼라인 데이터를 출력하는 얼라인 데이터 생성 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 입력 장치.
  3. 제 2 항에 있어서,
    상기 클럭 신호 및 라이트 명령 신호를 입력받아 상기 제 1 데이터 입력 스트로브 신호를 출력하는 커맨드 디코딩 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 입력 장치.
  4. 제 1 항에 있어서,
    상기 내부 클럭 동기 수단은,
    상기 제 2 데이터 입력 스트로브 신호에 응답하여, 상기 제 1 얼라인 데이터를 상기 클럭 신호에 동기시켜 상기 제 1 내부 출력 데이터를 출력하는 제 1 클럭 동기부 및 상기 제 2 데이터 입력 스트로브 신호에 응답하여, 상기 제 2 얼라인 데이터를 상기 클럭 신호에 동기시켜 상기 제 2 내부 출력 데이터를 출력하는 제 2 클럭 동기부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 입력 장치.
  5. 제 1 항에 있어서,
    상기 제 2 딜레이 제어 수단은,
    상기 제 2 위상 비교 신호에 응답하여, 상기 제 1 내부 출력 데이터의 딜레이 여부를 결정하여 상기 제 1 출력 데이터를 출력하는 제 1 제어부 및 상기 제 2 위상 비교 신호에 응답하여, 상기 제 2 내부 출력 데이터의 딜레이 여부를 결정하여 상기 제 2 출력 데이터를 출력하는 제 2 제어부를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 입력 장치.
  6. 제 1 항에 있어서,
    상기 제 1 딜레이 제어 수단은,
    상기 제 1 위상 비교 신호에 의해 응답하는 제 1 스위칭 소자 및 제 2 스위칭 소자 및 상기 제 2 스위칭 소자의 출력 단에 연결된 지연 수단을 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 입력 장치.
  7. 제 6 항에 있어서,
    상기 제 1 스위칭 소자 및 제 2 스위칭 소자는 입력 단에서 상기 제 1 데이터 입력 스트로브 신호를 입력받고, 상기 제 1 스위칭 소자 및 상기 지연 수단이 공통 노드에서 연결되는 것을 특징으로 하는 반도체 메모리의 데이터 입력 장치.
  8. 제 7 항에 있어서,
    상기 제 1 스위칭 소자 및 제 2 스위칭 소자는 패스 게이트임을 특징으로 하는 반도체 메모리의 데이터 입력 장치.
  9. 제 5 항에 있어서,
    상기 제 1 제어부 및 상기 제 2 제어부는,
    상기 제 2 위상 비교 신호에 의해 응답하는 제 1 스위칭 소자와 제 2 스위칭 소자 및 상기 제 2 스위칭 소자의 출력 단에 연결된 지연 수단을 포함하는 것을 특 징으로 하는 반도체 메모리의 데이터 입력 장치.
  10. 제 9 항에 있어서,
    상기 제 1 제어부는,
    상기 제 1 스위칭 소자 및 제 2 스위칭 소자의 입력 단에서 상기 제 1 내부 출력 데이터를 입력받고, 상기 제 1 스위칭 소자 및 상기 지연 수단이 공통 노드에서 연결되는 것을 특징으로 하는 반도체 메모리의 데이터 입력 장치.
  11. 제 10 항에 있어서,
    상기 제 1 스위칭 소자 및 제 2 스위칭 소자는 패스게이트임을 특징으로 하는 반도체 메모리의 데이터 입력 장치.
  12. 제 11 항에 있어서,
    상기 공통 노드에서 상기 제 1 출력 데이터를 출력하는 것을 특징으로 하는 반도체 메모리의 데이터 입력 장치.
  13. 제 9 항에 있어서,
    상기 제 2 제어부는,
    상기 제 1 스위칭 소자 및 제 2 스위칭 소자의 입력 단에서 상기 제 2 내부 출력 데이터를 입력받고, 상기 제 1 스위칭 소자 및 상기 지연 수단이 제 2 공통 노드에서 연결되는 것을 특징으로 하는 반도체 메모리의 데이터 입력 장치.
  14. 제 13 항에 있어서,
    상기 제 1 스위칭 소자 및 제 2 스위칭 소자는 패스게이트임을 특징으로 하는 반도체 메모리의 데이터 입력 장치.
  15. 제 14 항에 있어서,
    상기 공통 노드에서 상기 제 2 출력 데이터를 출력하는 것을 특징으로 하는 반도체 메모리의 데이터 입력 장치.
  16. 제 2 항에 있어서,
    상기 얼라인 데이터 생성 수단은,
    상기 데이터 스트로브 신호를 입력으로 하여 제 1 래치 신호 및 제 2 래치 신호를 출력하는 신호 분배부,
    상기 제 1 래치 신호에 응답하여 입력 데이터를 래치하여 라이징 데이터를 출력하는 제 1 래치부,
    상기 제 2 래치 신호에 응답하여 상기 라이징 데이터를 정렬하여 상기 제 1 얼라인 데이터를 출력하는 제 2 래치부 및
    상기 제 2 래치 신호에 응답하여 상기 입력 데이터를 래치하여 정렬하여 상기 제 2 얼라인 데이터를 출력하는 제 3 래치부를 포함하는 것을 특징으로 하는 반 도체 메모리의 데이터 입력 장치.
  17. 제 1 항에 있어서,
    상기 클럭 신호가 상기 데이터 스트로브 신호보다 위상이 앞선 경우, 상기 제 1 데이터 입력 스트로브 신호가 상기 제 1 딜레이 제어 수단에서 소정 시간만큼 딜레이 되고, 상기 제 1 내부 출력 데이터 및 상기 제 2 내부 출력 데이터는 상기 제 2 딜레이 제어부에서 딜레이 되지 않으며, 상기 데이터 스트로브 신호가 상기 클럭 신호보다 위상이 앞선 경우, 상기 제 1 데이터 입력 스트로브 신호가 상기 제 1 딜레이 제어 수단에서 딜레이 되지 않고, 상기 제 1 내부 출력 데이터 및 상기 제 2 내부 출력 데이터가 상기 제 2 딜레이 제어 수단에서 상기 소정 시간만큼 딜레이 되는 것을 특징으로 하는 반도체 메모리의 데이터 입력 장치.
  18. 데이터 스트로브 신호에 동기되는 제 1 래치 신호 및 제 2 래치 신호에 응답하여, 입력 데이터를 래치하고 정렬하여 제 1 얼라인 데이터 및 제 2 얼라인 데이터로 출력하고, 클럭 신호 및 라이트 명령 신호를 디코딩하여 출력되는 데이터 입력 스트로브 신호에 응답하여, 상기 제 1 얼라인 데이터 및 상기 제 2 얼라인 데이터를 상기 클럭 신호에 동기되는 제 1 출력 데이터 및 제 2 출력 데이터로 출력하는 반도체 메모리의 데이터 입력 방법으로서,
    a) 상기 데이터 스트로브 신호에 동기되는 상기 제 1 래치 신호 및 상기 제 2 래치 신호에 응답하여, 상기 입력 데이터를 상기 제 1 얼라인 데이터 및 상기 제 2 얼라인 데이터로 출력하는 단계;
    b) 상기 클럭 신호 및 상기 라이트 명령 신호를 디코딩하여 제 1 데이터 입력 스트로브 신호를 출력하는 단계;
    c) 상기 데이터 스트로브 신호 및 상기 클럭 신호의 위상을 비교하여 제 1 위상 비교 신호 및 제 2 위상 비교 신호를 출력하는 단계;
    d) 상기 제 1 위상 비교 신호에 응답하여, 상기 제 1 데이터 입력 스트로브 신호의 딜레이 여부를 결정하여 제 2 데이터 입력 스트로브 신호를 출력하는 단계;
    e) 상기 제 2 데이터 입력 스트로브 신호에 응답하여, 제 1 얼라인 데이터 및 제 2 얼라인 데이터를 상기 클럭 신호에 동기되는 제 1 내부 출력 데이터 및 제 2 내부 출력 데이터로 출력하는 단계; 및
    f) 상기 제 2 위상 비교 신호에 응답하여, 상기 제 1 내부 출력 데이터 및 상기 제 2 내부 출력 데이터의 딜레이 여부를 결정하여 상기 제 1 출력 데이터 및 상기 제 2 출력 데이터로 출력하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 데이터 입력 방법.
  19. 제 18 항에 있어서,
    상기 a)단계는 상기 제 1 래치 신호가 상기 데이터 스트로브 신호의 라이징 에지에 동기 되고, 상기 제 2 래치 신호가 상기 데이터 스트로브 신호의 폴링 에지에 동기 되는 것을 특징으로 하는 반도체 메모리의 데이터 입력 방법.
  20. 제 19 항에 있어서,
    상기 c)단계는 상기 제 1 위상 비교 신호 및 상기 제 2 위상 비교 신호가 서로 반전된 레벨을 가지는 것을 특징으로 하는 반도체 메모리의 데이터 입력 방법.
  21. 제 20 항에 있어서,
    상기 d)단계는 상기 제 1 위상 비교 신호가 활성화 되면 상기 제 1 데이터 입력 스트로브 신호가 딜레이 되어 상기 제 2 데이터 입력 스트로브 신호로 출력되는 것을 특징으로 하는 반도체 메모리의 데이터 입력 방법.
  22. 제 21 항에 있어서,
    상기 f)단계는 상기 제 2 위상 비교 신호가 활성화 되면 상기 제 1 내부 출력 데이터 및 상기 제 2 내부 출력 데이터가 딜레이 되어 상기 제 1 출력 데이터 및 상기 제 2 출력 데이터로 출력되는 것을 특징으로 하는 반도체 메모리의 데이터 입력 방법.
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