KR101009336B1 - 반도체 메모리 장치 및 그 구동 방법 - Google Patents

반도체 메모리 장치 및 그 구동 방법 Download PDF

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Abstract

본 발명은 쓰기명령을 입력받으며, 동작주파수에 따라 가변적으로 활성화구간이 정의되는 쓰기스트로브신호를 생성하기 위한 스트로브신호 생성수단, 및 상기 쓰기스트로브신호에 응답하여 외부로부터 인가된 데이터를 내부 데이터라인으로 전달하기 위한 데이터 전달수단을 구비하는 반도체 메모리 장치를 제공한다.
데이터 스트로브 신호, 쓰기 스트로브 신호, 동작 주파수

Description

반도체 메모리 장치 및 그 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 쓰기 동작시 활성화되는 쓰기 스트로브 신호(write strobe signal)를 생성하고, 이를 이용하여 외부에서 인가되는 데이터를 내부 데이터 라인으로 전달할 수 있는 반도체 메모리 장치에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 데이터를 저장하기 위한 수천 만개 이상의 메모리 셀(memory cell)을 구비하고 있으며, 예컨대 중앙처리장치(CPU)에서 요구하는 명령에 따라 데이터를 저장하거나 데이터를 출력한다. 즉, 중앙처리장치에서 쓰기 동작을 요구하는 경우 중앙처리장치로부터 입력되는 어드레스에 대응하는 메모리 셀에 데이터를 저장하고, 읽기 동작을 요구하는 경우 중앙처리장치로부터 입력되는 어드레스에 대응하는 메모리 셀에 저장된 데이터를 출력한다. 다시 말하면, 쓰기 동작시 입출력 패드(input/output pad)를 통해 입력되는 데이터는 데이터 입력 경로를 거쳐 메모리 셀로 입력되고, 읽기 동작시 메모리 셀에 저장된 데이터는 데이터 출력 경로를 거쳐 입출력 패드를 통해 외부로 출력된다.
도 1 은 기존의 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 1 을 참조하면, 반도체 메모리 장치는 데이터 정렬부(110)와, 쓰기펄스 생성부(130)와, 지연부(150), 및 데이터 전달부(170)를 구비한다.
데이터 정렬부(110)는 입출력 패드(DQ)를 통해 순차적으로 인가되는 직렬 입력데이터(R0, F0, R1, F1, R2, F2, R3, F3, 도 2 참조)를 데이터 스트로브 신호(DQS)에 응답하여 정렬하고, 이를 병렬의 제0 내지 제7 출력데이터(OUT<0:7>)로서 출력한다. 다시 말하면, 데이터 정렬부(110)는 직렬 입력데이터(R0, F0, R1, F1, R2, F2, R3, F3)를 데이터 스트로브 신호(DQS)의 라이징 에지(rising edge)와 폴링 에지(falling edge)에 동기화시켜 래칭(latching)하며, 이렇게 래칭된 직렬 입력데이터(R0, F0, R1, F1, R2, F2, R3, F3)는 병렬의 제0 내지 제7 출력데이터(OUT<0:7>)가 된다. 여기서, 8 개의 직렬 입력데이터(R0, F0, R1, F1, R2, F2, R3, F3)는 버스트 랭스(Burst Lenth, BL)가 8 임을 의미한다.
쓰기펄스 생성부(130)는 쓰기 명령(WriTe command, WT)과 카스 레이턴시(CAS Latency, CL)와, 애디티브 레이턴시(Additive Latency, AL), 및 버스트 랭스(BL)에 응답하여 쓰기 펄스신호(WTP)를 생성한다. 여기서, 쓰기 펄스신호(WTP)는 예정된 펄스 폭을 가진다.
지연부(150)는 쓰기 펄스신호(WTP)에 비동기적인(asynchronous) 지연시간을 반영하여 쓰기 스트로브신호(DCLKP)를 생성한다. 이때, 생성되는 쓰기 스트로브신호(DCLKP)는 데이터 정렬부(110)에서 직렬 입력데이터(R0, F0, R1, F1, R2, F2, R3, F3)가 모두 정렬된 시점까지 지연되어 생성된다. 즉, 쓰기 스트로브신호(DCLKP)는 직렬 입력데이터(R0, F0, R1, F1, R2, F2, R3, F3) 모두가 정렬이 완료된 시점에 활성화된다. 여기서, 쓰기 스트로브신호(DCLKP)는 쓰기 펄스신호(WTP)와 동일한 펄스 폭을 가진다.
데이터 전달부(170)는 데이터 정렬부(110)의 제0 내지 제7 출력데이터(OUT<0:7>)를 쓰기 스트로브신호(DCLKP)에 응답하여 제0 내지 제7 글로벌 입출력 라인(GIO<0:7>)으로 전달한다.
도 2 는 도 1 의 반도체 메모리 장치와 관련된 신호들을 설명하기 위한 도면이다.
도 1 과 도 2 를 참조하면, 외부 클럭신호(CLK)에 동기화되어 쓰기 명령(WT)이 인가되면, 카스 레이턴시(CL)와 애디티브 레이턴시(AL)에 대응하여 데이터 스트로브 신호(DQS)와 직렬 입력데이터(R0, F0, R1, F1, R2, F2, R3, F3)가 인가된다. 데이터 정렬부(110)는 데이터 스트로브신호(DQS)에 응답하여 직렬 입력데이터(R0, F0, R1, F1, R2, F2, R3, F3)를 래칭하고, 이렇게 래칭된 데이터는 제0 내지 제7 출력데이터(OUT<0:7>)가 된다.
한편, 쓰기 스트로브신호(DCLKP)는 데이터 정렬부(110)에서 직렬 입력데이터(R0, F0, R1, F1, R2, F2, R3, F3)의 정렬이 완료된 시점에 활성화된다. 이러한 쓰기 스트로브신호(DCLKP)는 쓰기 펄스신호(WTP, 도 2 에 도시되지 않음)가 카스 레이턴시(CL)와 애디티브 레이턴시(AL)와 버스트 랭스(BL)에 대응하여 마지막에 인가된 입력데이터(F3)에서 활성화되기 때문에, 이를 지연부(150, 도 1 참조)에서 지연시켜 직렬 입력데이터(R0, F0, R1, F1, R2, F2, R3, F3)가 모두 정렬된 시점에 활성화될 수 있다. 이어서, 제0 내지 제7 출력데이터(OUT<0:7>) 각각은 쓰기 스트로브신호(DCLKP)에 응답하여 각각 해당하는 제0 내지 제7 글로벌 입출력 라인(GIO<0:7>)으로 전달된다.
여기서, 쓰기 스트로브신호(DCLKP)에 대하여 다시 살펴보면, 쓰기 스트로브신호(DCLKP)는 위에서 설명한 바와 같이 직렬 입력데이터(R0, F0, R1, F1, R2, F2, R3, F3) 모두가 정렬이 완료된 시점에 활성화되고, 제0 내지 제7 출력데이터(OUT<0:7>)가 해당하는 제0 내지 제7 글로벌 입출력 라인(GIO<0:7>)으로 안정적으로 전달될 수 있는 시간 이후에 비활성화된다. 즉, 쓰기 스트로브신호(DCLKP)의 활성화 시점과 비활성화 시점은 쓰기 펄스신호(WTP)와 이를 지연하는 지연부(150)에 의하여 정의된다.
한편, 반도체 메모리 장치는 사용자의 요구에 따라 점점 고속 동작을 수행하기 위한 방향으로 발전하고 있다. 그래서, 반도체 메모리 장치는 이러한 요구에 따라 동작 주파수가 점점 높아지고 있으며, 연속적인 쓰기 동작을 수행하도록 설계되었다. 하지만, 이러한 동작은 반도체 메모리 장치의 또 다른 문제점을 유발하게 되었다.
도 3a 과 도 3b 는 기존의 반도체 메모리 장치의 정상 동작 및 오동작을 설 명하기 위한 도면으로서, 연속으로 쓰기 명령이 인가되는 경우를 일례로 들었다. 이하, 설명의 편의를 위하여 첫 번째로 인가되는 쓰기 명령을 제1 쓰기명령(WT1)이라 정의하고, 두 번째로 인가되는 쓰기 명령을 제2 쓰기명령(WT2)이라 정의하기로 한다.
우선, 도 1 과 도 3a 를 참조하여 반도체 메모리 장치의 정상 동작을 살펴보기로 한다. 도 3a 는 비교적 낮은 동작 주파수를 가지는 반도체 메모리 장치를 가정한다.
제1 쓰기명령(WT1)이 인가되면 데이터 스트로브 신호(DQS)가 활성화되고, 제1 쓰기명령(WT1)에 대응하는 직렬 입력데이터(AR0, AF0, AR1, AF1, AR2, AF2, AR3, AF3)가 순차적으로 인가된다. 이후 직렬 입력데이터(AR0, AF0, AR1, AF1, AR2, AF2, AR3, AF3)는 데이터 정렬부(110)에서 정렬되어 제0 내지 제7 출력데이터(OUT<0:7>)가 된다. 도 3a 에서는 설명의 편의를 위하여 제0 내지 제7 출력데이터(OUT<0:7>) 중 제0 출력데이터(OUT<0>)를 일례로 도시하였으며, 이에 대응하는 제0 글로벌 입출력 라인(GIO<0>)을 일례로 도시하였다. 즉, 제0 출력데이터(OUT<0>)는 제1 쓰기명령(WT1)에 대응하는 AR0, AR1, AR2, AR3 을 출력한다.
이어서, 지연부(150)에서 생성되는 쓰기 스트로브신호(DCLKP)는 제1 쓰기명령(WT1)에 대응하여 마지막에 인가되는 입력데이터(AR3)의 중심에서 활성화되고, 예정된 시간(Δt) 이후에 비활성화된다. 여기서, 예정된 시간(Δt)은 쓰기펄스 생성부(130)에서 생성된 쓰기 펄스신호(WTP)의 펄스 폭에 대응된다. 비교적 낮은 동작 주파수를 가지는 반도체 메모리 장치의 경우 이 펄스 폭이 제1 쓰기명령(WT1)에 대응하여 마지막에 인가되는 입력데이터(AR3) 내에 포함되기 때문에, 이 입력데이터(AR3)가 제0 글로벌 입출력 라인(GIO<0>)으로 안전하게 전달받는다.
한편, 제2 쓰기명령(WT2)이 인가되면 제2 쓰기명령(WT2)에 대응하는 직렬 입력데이터(BR0, BF0, BR1, BF1, BR2, BF2, BR3, BF3)는 제1 쓰기명령(WT1)에 대응하는 마지막 입력데이터(AR3) 이후에 순차적으로 인가되고, 마찬가지로 데이터 정렬부(110)에서 정렬되어 제0 내지 제7 출력데이터(OUT<0:7>)가 된다. 이어서, 쓰기 스트로브신호(DCLKP)는 제2 쓰기명령(WT2)에 대응하여 마지막에 인가되는 입력데이터(BR3)의 중심에서 활성화되고, 예정된 시간(Δt) 이후에 비활성화된다. 때문에, 제0 글로벌 입출력 라인(GIO<0>)은 제2 쓰기명령(WT2)에 대응하여 마지막에 인가되는 입력데이터(BR3)가 안전하게 전달받는다.
다음으로, 도 1 과 도 3b 를 참조하여 반도체 메모리 장치의 오동작을 살펴보기로 한다. 도 3b 는 비교적 높은 동작 주파수를 가지는 반도체 메모리 장치를 가정한다.
제1 쓰기명령(WT1)이 인가되면 데이터 스트로브 신호(DQS)가 활성화되고, 제1 쓰기명령(WT1)에 대응하는 직렬 입력데이터(AR0, AF0, AR1, AF1, AR2, AF2, AR3, AF3)가 순차적으로 인가된다. 이후 직렬 입력데이터(AR0, AF0, AR1, AF1, AR2, AF2, AR3, AF3)는 데이터 정렬부(110)에서 정렬되어 제0 내지 제7 출력데이터(OUT<0:7>)가 된다. 도 3b 에서는 도 3a 와 마찬가지로 제0 내지 제7 출력데이터(OUT<0:7>) 중 제0 출력데이터(OUT<0>)를 일례로 도시하였으며, 이에 대응하는 제0 글로벌 입출력 라인(GIO<0>)을 일례로 도시하였다.
이어서, 지연부(150)에서 생성되는 쓰기 스트로브신호(DCLKP)는 제1 쓰기명령(WT1)에 대응하여 마지막에 인가되는 입력데이터(AR3)의 중심에서 활성화되고, 예정된 시간(Δt) 이후에 비활성화된다. 여기서, 비교적 높은 동작 주파수를 가지는 반도체 메모리 장치의 경우 인가되는 외부 클럭신호(CLK)와 데이터 스트로브 신호(DQS)의 주파수 역시 높으며 데이터 정렬부(110)도 이에 따라 동작을 수행한다. 때문에, 제0 내지 제7 출력데이터(OUT<0:7>) 역시 각각의 유효 데이터 구간이 줄어들게 된다. 이러한 유효 데이터 구간이 줄어든다는 것은 예정된 시간(Δt) 동안 활성화되는 쓰기 스트로브신호(DCLKP)가 이후에 인가되는 입력데이터에 영향을 줄 수 있음을 의미한다.
다시 말하면, 제1 쓰기명령(WT1)에 대응하여 마지막에 인가되는 데이터(AR3)의 중심에서 활성화되는 쓰기 스트로브신호(DCLKP)는 예정된 시간(Δt) 이후에 비활성화된다. 하지만, 동작 주파수가 높아짐에 따라 쓰기 스트로브신호(DCLKP)가 비활성화되기 이전에 제2 쓰기명령(WT2)에 대응하여 처음에 인가되는 데이터(BR0)가 제0 출력데이터(OUT<0>)로 출력되고, 이로 인하여 제0 글로벌 입출력 라인(GIO<0>)에는 제2 쓰기명령(WT2)에 대응하여 처음 인가되는 데이터(BR0)가 전달된다. 즉 반도체 메모리 장치는 오동작을 수행하게 된다.
전술한 바와 같이 기존의 반도체 메모리 장치는 제1 쓰기명령(WT1)에 대응하여 인가되는 마지막 데이터(AR3)와 제2 쓰기명령(WT2)에 대응하여 처음에 인가되는 데이터(BR0)가 동일한 쓰기 스트로브신호(DCLKP)의 활성화 구간에 포함되기 때문에, 원하는 데이터를 해당 글로벌 입출력 라인에 전달하지 못하는 문제점이 발생한 다. 이는 반도체 메모리 장치의 쓰기 동작시 신뢰성을 떨어뜨리게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 쓰기 동작시 동작 주파수에 따라 쓰기 스트로브신호의 활성화 구간을 조절할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 쓰기명령을 입력받으며, 동작주파수에 따라 가변적으로 활성화구간이 정의되는 쓰기스트로브신호를 생성하기 위한 스트로브신호 생성수단; 및 상기 쓰기스트로브신호에 응답하여 외부로부터 인가된 데이터를 내부 데이터라인으로 전달하기 위한 데이터 전달수단을 구비한다.
이어서, 본 발명은 상기 쓰기명령에 응답하여 생성되는 쓰기펄스신호를 예정된 시점까지 지연시키기 위한 펄스지연수단을 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치의 구동 방법은, 쓰기명령에 응답하여 쓰기스트로브신호를 활성화시키는 단계; 동작주파수에 대응하는 구간 동안 상기 쓰기스트로브신호의 활성화를 유지하는 단계; 및 상기 쓰기스트로브신호에 응답하여 외부로부터 인가된 데이터를 내부 데이터라인으로 전달하는 단계를 포함한다.
본 발명은 반도체 메모리 장치의 쓰기 동작시 동작 주파수에 따라 쓰기 스트로브신호의 활성화 구간을 조절함으로써, 글로벌 입출력 라인에 데이터가 인가되는데 있어서 안정적인 시간을 확보할 수 있다.
본 발명은 글로벌 입출력 라인에 데이터가 인가되는데 있어서 안정적인 시간을 확보함으로써, 반도체 메모리 장치의 오동작을 줄여 주고 신뢰성을 높여주는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 4 는 본 발명의 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 4 를 참조하면, 반도체 메모리 장치는 데이터 정렬부(410)와, 쓰기펄스 생성부(430)와, 지연부(450)와, 스트로브신호 생성부(470), 및 데이터 전달부(490)를 구비할 수 있다.
데이터 정렬부(410)는 입출력 패드(DQ)를 통해 순차적으로 인가되는 직렬 입력데이터(R0, F0, R1, F1, R2, F2, R3, F3, 도 2 참조)를 데이터 스트로브 신 호(DQS)에 응답하여 정렬하고, 이를 병렬의 제0 내지 제7 출력데이터(OUT<0:7>)로서 출력할 수 있다. 여기서, 데이터 정렬부(110)는 다수의 래치(latch)로 구성될 수 있으며, 각각의 래치는 직렬 입력데이터(R0, F0, R1, F1, R2, F2, R3, F3)를 데이터 스트로브 신호(DQS)의 라이징 에지와 폴링 에지에 응답하여 래칭할 수 있다. 이어서, 이렇게 래칭된 직렬 입력데이터(R0, F0, R1, F1, R2, F2, R3, F3)는 병렬의 제0 내지 제7 출력데이터(OUT<0:7>)가 될 수 있다.
여기서, 8 개의 직렬 입력데이터(R0, F0, R1, F1, R2, F2, R3, F3)는 버스트 랭스(BL)가 8 임을 의미한다. 그리고, 데이터 스트로브 신호(DQS)는 중앙처리장치와 반도체 메모리 장치 사이에 연결된 다수의 전송라인 간의 속도 차이에서 기인하는 오류를 해결하기 위한 것으로, 쓰기 동작시 중앙처리장치는 직렬 입력데이터(R0, F0, R1, F1, R2, F2, R3, F3)와 데이터 스트로브 신호(DQS)를 함께 전송할 수 있다.
쓰기펄스 생성부(430)는 쓰기 명령(WT)과, 카스 레이턴시(CL)와, 애디티브 레이턴시(AL), 및 버스트 랭스(BL)에 응답하여 쓰기 펄스신호(WTP)를 생성할 수 있다. 여기서, 쓰기 펄스신호(WTP)는 예정된 펄스 폭을 가진다. 참고로, 반도체 메모리 장치는 카스 레이턴시(CL)와, 애디티브 레이턴시(AL), 및 버스트 랭스(BL)를 이용하여 입출력 패드(DQ)를 통해 순차적으로 인가되는 직렬 입력데이터 중 마지막으로 인가되는 입력데이터의 위치를 파악할 수 있다. 또한, 이러한 마지막으로 인가되는 입력데이터의 위치를 파악하는데 있어서 쓰기 레이턴시(write latency)를 이용할 수 있으며, 이러한 쓰기 레이턴시는 카스 레이턴시(CL)와 애디티브 레이턴 시(AL)로 정의될 수 있다. 결국, 쓰기 펄스신호(WTP)의 활성화 시점은 마지막에 인가되는 입력데이터에 대응될 수 있다.
지연부(450)는 쓰기 펄스신호(WTP)에 비동기적인 지연시간을 반영하여 출력할 수 있다. 즉, 지연부(450)에서 출력되는 신호는 데이터 정렬부(410)의 각각의 래치가 직렬 입력데이터(R0, F0, R1, F1, R2, F2, R3, F3)를 모두 정렬한 시점까지 지연될 수 있다. 그래서, 지연부(450)의 출력신호를 바탕으로 생성되는 쓰기 스트로브신호(DCLKP)는 직렬 입력데이터(R0, F0, R1, F1, R2, F2, R3, F3) 모두의 정렬이 완료된 시점에 활성화될 수 있다. 여기서, 지연부(450)의 출력신호는 쓰기 펄스신호(WTP)와 동일한 펄스 폭을 가진다.
참고로, 쓰기펄스 생성부(430)와 지연부(450)는 쓰기 명령(WT)에 응답하여 생성되는 쓰기 펄스신호(WTP)를 예정된 시점 즉, 데이터 정렬부(410)에서 직렬 입력데이터(R0, F0, R1, F1, R2, F2, R3, F3)가 모두 정렬된 시점까지 지연시켜 출력하는 펄스 지연 회로로 구분될 수 있다.
스트로브신호 생성부(470)는 쓰기 명령(WT)을 입력받으며, 동작 주파수에 따라 활성화구간이 정의되는 쓰기 스트로브신호(DCLKP)를 생성하기 위한 것으로, 제어신호 생성부(472)와, 스트로브신호 출력부(474)를 구비할 수 있다. 여기서, 본 발명에 따른 쓰기 스트로브신호(DCLKP)의 활성화구간은 동작 주파수에 따라 가변적으로 변하는 것이 가능하다.
제어신호 생성부(472)는 반도체 메모리 장치의 동작 주파수에 대응하는 카스 레이턴시(CL)에 응답하여 쓰기 스트로브신호(DCLKP)의 활성화 구간을 제어하기 위 한 제어신호(CTR)를 생성하기 할 수 있고, 스트로브신호 출력부(474)는 지연부(450)의 출력신호를 입력받으며 제어신호(CTR)에 응답하여 쓰기 스트로브신호(DCLKP)를 출력할 수 있다.
데이터 전달부(490)는 데이터 정렬부(410)의 제0 내지 제7 출력데이터(OUT<0:7>)를 쓰기 스트로브신호(DCLKP)에 응답하여 내부 데이터 라인인 제0 내지 제7 글로벌 입출력 라인(GIO<0:7>)으로 전달할 수 있다.
도 5 는 도 4 의 제어신호 생성부(472)와 스트로브신호 출력부(474)를 설명하기 위한 회로도이다. 도 5 에서는 동작 주파수에 대응하는 카스 레이턴시(CL)에 따라 제1 정/부 제어신호(CL567, CL567B)와 제2 정/부 제어신호(CL111213, CL111213B)를 생성하는 예를 들었다. 즉, 반도체 메모리 장치의 동작 주파수가 낮은 경우 제1 정 제어신호(CL567)가 논리'하이(high)'로 활성화되고, 반도체 메모리 장치의 동작 주파수가 높은 경우 제2 정 제어신호(CL111213)가 논리'하이'로 활성화된다.
도 5 를 참조하면, 제어신호 생성부(472)는 제1 정 제어신호(CL567)를 반전하여 제1 부 제어신호(CL567B)를 출력하기 위한 제1 인버터(INV1)와, 제2 정 제어신호(CL111213)를 반전하여 제2 부 제어신호(CL111213B)를 출력하기 위한 제2 인버터(INV2)를 구비할 수 있다.
스트로브신호 출력부(474)는 지연부(450, 도 4 참조)의 출력신호를 입력단(IN)으로 입력받으며, 제1 정/부 제어신호(CL567, CL567B)와 제2 정/부 제어신호(CL111213, CL111213B)에 응답하여 자신의 구동경로의 로딩 값을 제어하기 위한 것으로, 제1 내지 제4 구동부(510, 530, 550, 570)와 출력부(590)를 구비할 수 있다.
제1 및 제3 구동부(510, 550)는 입력단(IN)으로 인가되는 지연부(450)의 출력신호의 활성화 에지에 대응하여 해당 노드(A, B)를 구동하기 위한 것으로, A 노드와 접지전압(VSS)단 사이에 소오스-드레인 경로가 형성되고 입력단(IN)에 게이트가 연결된 제1 NMOS 트랜지스터(NM1)와, 전원전압(VDD)단과 B 노드 사이에 소오스-드레인 경로가 형성되고 A 노드에 게이트가 연결된 제1 PMOS 트랜지스터(PM1)를 구비할 수 있다.
설명의 편의를 위하여, 입력단(IN)으로 인가되는 신호에 대하여 다시 살펴보기로 한다.
도 4 를 참조하면, 스트로브신호 출력부(474)에는 지연부(450)의 출력신호가 인가된다. 지연부(450)는 쓰기 펄스신호(WTP)를 입력받아 지연한 신호를 출력한다. 즉, 쓰기 펄스신호(WTP)는 논리'하이'의 활성화 구간을 가지는 펄스신호이고, 지연부(450)는 이를 지연한 신호를 출력한다. 때문에, 입력단(IN)에는 쓰기 동작시 쓰기 명령(WT)에 응답하여 논리'하이'의 활성화 구간을 가지는 펄스신호가 인가될 수 있다.
다시 도 5 를 참조하면, 제1 및 제3 구동부(510, 550)는 지연부(450)의 출력신호의 활성화 에지인 라이징 에지에 대응하여 구동된다. 즉, 지연부(450)의 출력신호의 라이징 에지에 응답하여 제1 구동부(510)의 제1 NMOS 트랜지스터(NM1)가 턴 온(turn on)되어 A 노드의 전압레벨을 낮춰주고, 이후 이렇게 낮아진 A 노드의 전 압레벨에 응답하여 제3 구동부(550)의 제1 PMOS 트랜지스터(PM1)가 턴 온 되어 B 노드의 전압레벨을 높여준다. 결국, 출력부(590)는 논리'하이'의 쓰기 스트로브신호(DCLKP)를 출력할 수 있다. 이후에 설명하겠지만, 스트로브신호 출력부(474)는 논리'하이'의 입력신호에 대응하여 논리'하이'를 출력하고, 논리'로우'의 입력신호에 대응하여 논리'로우'를 출력할 수 있다. 이때, 제1 및 제2 정/부 제어신호(CL567, CL567B, CL111213, CL111213B)는 논리'로우'의 입력신호에 대응하는 논리'로우'의 출력 시점 즉, 쓰기 스트로브신호(DCLKP)의 비활성화 시점을 제어하는 것이 가능하다.
한편, 제2 및 제4 구동부(530, 570)는 입력단(IN)으로 인가되는 지연부(450)의 출력신호의 비활성화 에지에 대응하여 해당 노드(A, B)를 구동할 수 있다.
제2 구동부(530)는 전원전압(VDD)단과 제1 로딩조절부(532) 사이에 소오스-드레인 경로가 형성되고 입력단(IN)에 게이트가 연결된 제2 PMOS 트랜지스터(PM2)를 구비할 수 있다. 여기서, 제1 로딩조절부(532)는 제1 정 제어신호(CL567)와 제2 부 제어신호(CL111213B)에 응답하여 제2 구동부(530)의 구동경로의 로딩 값을 제어하기 위한 것으로, 제1 내지 제3 저항(R1, R2, R3)를 구비하며, 제2 및 제3 저항(R2, R3) 각각에 병렬로 연결된 제3 PMOS 트랜지스터(PM3)와 제4 PMOS 트랜지스터(PM4)를 구비할 수 있다. 제3 PMOS 트랜지스터(PM3)는 제2 부 제어신호(CL111213B)를 게이트로 입력받아 동작하며, 제4 PMOS 트랜지스터(PM4)는 제1 정 제어신호(CL567)를 게이트로 입력받아 동작할 수 있다.
제4 구동부(570)는 제2 로딩조절부(572)와 접지전압(VSS)단 사이에 소오스- 드레인 경로가 형성되고 A 노드에 게이트가 연결된 제2 NMOS 트랜지스터(NM2)를 구비할 수 있다. 여기서, 제2 로딩조절부(572)는 제1 부 제어신호(CL567B)와 제2 정 제어신호(CL111213)에 응답하여 제4 구동부(570)의 구동경로의 로딩 값을 제어하기 위한 것으로, 제4 내지 제6 저항(R4, R5, R6)을 구비하며, 제5 및 제6 저항(R5, R6) 각각에 병렬로 연결된 제3 NMOS 트랜지스터(NM3)와 제4 NMOS 트랜지스터(NM4)를 구비할 수 있다. 제3 NMOS 트랜지스터(NM3)는 제2 정 제어신호(CL111213)를 게이트로 입력받아 동작하며, 제4 NMOS 트랜지스터(NM4)는 제1 부 제어신호(CL567B)를 게이트로 입력받아 동작할 수 있다.
이하, 제2 및 제4 구동부(530, 570)의 간단한 동작을 살펴보기로 한다.
제2 및 제4 구동부(530, 570)는 지연부(450)의 출력신호의 비활성화 에지인 폴링 에지에 대응하여 구동된다. 즉, 지연부(450)의 출력신호의 폴링 에지에 응답하여 제2 구동부(530)의 제2 PMS 트랜지스터(PM2)가 턴 온 되고, 제1 정 제어신호(CL567)와 제2 부 제어신호(CL111213B)에 대응하는 로딩 값만큼 지연되어 A 노드의 전압레벨을 높여준다. 이후, 이렇게 높아진 A 노드의 전압레벨에 응답하여 제4 구동부(570)의 제2 NMOS 트랜지스터(NM2)가 턴 온 되고, 제1 부 제어신호(CL567B)와 제2 정 제어신호(CL111213)에 대응하는 로딩 값만큼 지연되어 B 노드의 전압레벨을 낮쳐준다. 결국, 출력부(590)는 제1 및 제2 정/부 제어신호(CL567, CL567B, CL111213, CL111213B)에 대응하는 시간만큼 지연되어 논리'로우'의 쓰기 스트로브신호(DCLKP)를 출력할 수 있다.
본 발명에 따른 쓰기 스트로브신호(DCLKP)의 펄스 폭은 동작 주파수 정보인 카스 레이턴시(CL)를 이용하여 조절하는 것이 가능하다. 특히, 쓰기 스트로브신호(DCLKP)의 활성화 시점은 쓰기 명령(WT)에 대응하고, 쓰기 스트로브신호(DCLKP)의 비활성화 시점은 제1 및 제2 정/부 제어신호(CL567, CL567B, CL111213, CL111213B)에 대응될 수 있다.
다시 말하면, 입력단(IN)으로 인가되는 신호의 라이징 에지는 제1 및 제3 구동부(510, 550)에 의하여 구동되기 때문에, 쓰기 스트로브신호(DCLKP)의 라이징 에지는 입력단(IN)으로 인가되는 신호의 라이징 에지와 거의 동일한 시점을 갖는다. 그리고, 쓰기 스트로브신호(DCLKP)의 폴링 에지는 입력단(IN)으로 인가되는 신호의 폴링 에지를 제1 및 제2 정/부 제어신호(CL567, CL567B, CL111213, CL111213B)에 대응하는 만큼 지연된 시점을 갖는다. 즉, 제1 및 제2 정/부 제어신호(CL567, CL567B, CL111213, CL111213B)는 쓰기 스트로브신호(DCLKP)의 비활성화 시점에 대응하는 지연량을 제어할 수 있다.
설명의 편의를 위하여 반도체 메모리 장치의 동작 주파수가 낮은 경우, 제1 정 제어신호(CL567)는 논리'하이'가 되고 제2 정 제어신호(CL111213)는 논리'로우'가 되고, 반도체 메모리 장치의 동작 주파수가 높은 경우, 제1 정 제어신호(CL567)는 논리'로우'가 되고 제2 정 제어신호(CL111213)는 논리'하이'가 되며, 반도체 메모리 장치의 동작 주파수가 이 둘 사이인 경우, 제1 정 제어신호(CL567)와 제2 정 제어신호(CL111213)는 논리'로우'가 된다고 가정하기로 한다.
첫 번째로 반도체 메모리 장치의 동작 주파수가 이 둘 사이인 경우를 살펴보기로 한다.
제1 로딩조절부(532)의 제3 PMOS 트랜지스터(PM3)는 제2 부 제어신호(CL111213)에 응답하여 턴 오프되고, 제4 PMOS 트랜지스터(PM4)는 제1 정 제어신호(CL567)에 응답하여 턴 온된다. 즉, 제2 구동부(530)의 구동경로에는 제1 및 제2 저항(R1, R2)이 포함된다. 이어서, 제2 로딩조절부(572)의 제3 NMOS 트랜지스터(NM3)는 제2 정 제어신호(CL111213)에 응답하여 턴 오프되고, 제4 NMOS 트랜지스터(NM4)는 제1 부 제어신호(CL567B)에 응답하여 턴 온된다. 즉, 제4 구동부(570)의 구동경로에는 제4 및 제5 저항(R4, R5)이 포함된다. 결국, 쓰기 스트로브신호(DCLKP)의 폴링 에지는 제1 및 제2 저항(R1, R2)과 제4 및 제5 저항(R4, R5)에 대응하는 시간만큼 지연되어 출력된다.
두 번째로 반도체 메모리 장치의 동작 주파수가 낮은 경우를 살펴보기로 한다.
제1 로딩조절부(532)의 제3 및 제4 PMOS 트랜지스터(PM3, PM4)는 턴 오프되고, 제2 로딩조절부(572)의 제3 및 제4 NMOS 트랜지스터(NM3, NM4)는 턴 오프된다. 결국, 쓰기 스트로브신호(DCLKP)의 폴링 에지는 제1 내지 제3 저항(R1, R2, R3)과 제4 내지 제6 저항(R4, R5, R6)에 대응하는 시간만큼 지연되어 출력된다. 즉, 쓰기 스트로브신호(DCLKP)의 폴링 에지는 첫 번째 경우보다 뒤쪽에 위치하게 된다.
세 번째로 반도체 메모리 장치의 동작 주파수가 높은 경우를 살펴보기로 한다. 제1 로딩조절부(532)의 제3 및 제4 PMOS 트랜지스터(PM3, PM4)는 턴 온되고, 제2 로딩조절부(572)의 제3 및 제4 NMOS 트랜지스터(NM3, NM4)는 턴 온된다. 결국, 쓰기 스트로브신호(DCLKP)의 폴링 에지는 제1 및 제4 저항(R1, R4)에 대응하는 시 간만큼 지연되어 출력된다. 즉, 쓰기 스트로브신호(DCLKP)의 폴링 에지는 첫 번째 경우보다 앞쪽에 위치하게 된다.
도 6a 와 도 6b 는 본 발명의 반도체 메모리 장치의 동작을 설명하기 위한 도면으로서, 연속으로 쓰기 명령이 인가되는 경우를 일례로 들었다. 이하, 설명의 편의를 위하여 첫 번째로 인가되는 쓰기 명령을 제1 쓰기명령(WT1)이라 정의하고, 두 번째로 인가되는 쓰기 명령을 제2 쓰기명령(WT2)이라 정의하기로 한다.
우선, 도 4 와 도 6a 를 참조하여 반도체 메모리 장치의 동작 주파수가 비교적 높은 경우를 알아보기로 한다.
제1 쓰기명령(WT1)이 인가되면 데이터 스트로브 신호(DQS, 도시되지 않음)가 활성화되고, 제1 쓰기명령(WT1)에 대응하는 직렬 입력데이터(AR0, AF0, AR1, AF1, AR2, AF2, AR3, AF3, 도 3b 참조)가 순차적으로 인가된다. 이후 직렬 입력데이터(AR0, AF0, AR1, AF1, AR2, AF2, AR3, AF3)는 데이터 정렬부(410)에서 정렬되어 제0 내지 제7 출력데이터(OUT<0:7>)가 될 수 있다. 도 6a 에서는 설명의 편의를 위하여 제0 내지 제7 출력데이터(OUT<0:7>) 중 제0 출력데이터(OUT<0>)를 일례로 도시하였으며, 이에 대응하는 제0 글로벌 입출력 라인(GIO<0>)을 일례로 도시하였다. 즉, 제0 출력데이터(OUT<0>)는 제1 쓰기명령(WT1)에 대응하는 AR0, AR1, AR2, AR3 를 출력한다.
이어서, 지연부(450)에서 생성되는 출력신호의 펄스 폭은 스트로브신호 생성부(470)에서 제1 및 제2 정/부 제어신호(CL567, CL567B, CL111213, CL111213B)에 의하여 제어될 수 있다. 예컨대, 도 5 에서 설명한 첫 번째 경우에 생성되는 쓰기 스트로브신호(DCLKP)의 펄스 폭이 Δt 라고 가정하면, 도 6a 에서는 Δt 보다 펄스 폭이 작은 쓰기 스트로브신호(DCLKP)가 생성될 수 있다. 여기서, Δt 보다 작아진 펄스 폭은 제1 쓰기명령(WT1)에 대응하여 마지막에 인가되는 입력데이터(AR3) 내에 포함되기 때문에, 제1 쓰기명령(WT1)에 대응하는 입력데이터(AR3)가 제0 글로벌 입출력 라인(GIO<0>)으로 안전하게 전달될 수 있다.
한편, 제2 쓰기명령(WT2)이 인가되면, 제2 쓰기명령(WT2)에 대응하는 직렬 입력데이터(BR0, BF0, BR1, BF1, BR2, BF2, BR3, BF3)는 제1 쓰기명령(WT1)에 대응하는 마지막 입력데이터(AR3) 이후에 순차적으로 인가되고, 마찬가지로 데이터 정렬부(410)에서 정렬되어 제0 내지 제7 출력데이터(OUT<0:7>)가 될 수 있다. 이어서, 쓰기 스트로브신호(DCLKP)는 제2 쓰기명령(WT2)에 대응하여 마지막에 인가되는 입력데이터(BR3)의 중심에서 활성화되고, Δt 보다 작은 펄스 폭을 가질 수 있다. 이렇게 생성된 쓰기 스트로브신호(DCLKP)의 펄스 폭은 제2 쓰기명령(WT2)에 대응하여 마지막에 인가되는 입력데이터(BR3) 내에 포함되기 때문에, 제0 글로벌 입출력 라인(GIO<0>)은 제2 쓰기명령(WT2)에 대응하여 마지막에 인가되는 입력데이터(BR3)를 안전하게 전달받을 수 있다.
다음으로, 도 4 와 도 6b 를 참조하여 반도체 메모리 장치의 동작 주파수가 비교적 낮은 경우를 알아보기로 한다.
제1 쓰기명령(WT1)이 인가되면 데이터 스트로브 신호(DQS, 도시되지 않음)가 활성화되고, 제1 쓰기명령(WT1)에 대응하는 직렬 입력데이터(AR0, AF0, AR1, AF1, AR2, AF2, AR3, AF3, 도 3a 참조)가 순차적으로 인가된다. 이후 직렬 입력데이 터(AR0, AF0, AR1, AF1, AR2, AF2, AR3, AF3)는 데이터 정렬부(410)에서 정렬되어 제0 내지 제7 출력데이터(OUT<0:7>)가 될 수 있다. 도 6b 에서는 설명의 편의를 위하여 제0 내지 제7 출력데이터(OUT<0:7>) 중 제0 출력데이터(OUT<0>)를 일례로 도시하였으며, 이에 대응하는 제0 글로벌 입출력 라인(GIO<0>)을 일례로 도시하였다. 즉, 제0 출력데이터(OUT<0>)는 제1 쓰기명령(WT1)에 대응하는 AR0, AR1, AR2, AR3 를 출력할 수 있다.
이어서, 지연부(450)에서 생성되는 출력신호의 펄스 폭은 스트로브신호 생성부(470)에서 제1 및 제2 정/부 제어신호(CL567, CL567B, CL111213, CL111213B)에 의하여 제어될 수 있다. 즉, 도 6b 에서는 Δt 보다 펄스 폭이 넓은 쓰기 스트로브신호(DCLKP)가 생성될 수 있다. 여기서, Δt 보다 넓어진 펄스 폭은 제1 쓰기명령(WT1)에 대응하여 마지막에 인가되는 입력데이터(AR3) 내에 포함되기 때문에, 제1 쓰기명령(WT1)에 대응하는 입력데이터(AR3)가 제0 글로벌 입출력 라인(GIO<0>)으로 안전하게 전달될 수 있다.
한편, 제2 쓰기명령(WT2)이 인가되면, 제2 쓰기명령(WT2)에 대응하는 직렬 입력데이터(BR0, BF0, BR1, BF1, BR2, BF2, BR3, BF3)는 제1 쓰기명령(WT1)에 대응하는 마지막 입력데이터(AR3) 이후에 순차적으로 인가되고, 마찬가지로 데이터 정렬부(410)에서 정렬되어 제0 내지 제7 출력데이터(OUT<0:7>)가 될 수 있다. 이어서, 쓰기 스트로브신호(DCLKP)는 제2 쓰기명령(WT2)에 대응하여 마지막에 인가되는 입력데이터(BR3)의 중심에서 활성화되고, Δt 보다 넓은 펄스 폭을 가질 수 있다. 이렇게 생성된 쓰기 스트로브신호(DCLKP)는 제2 쓰기 명령(WT2)에 대응하여 마지막 에 인가되는 입력데이터(BR3) 내에 포함되기 때문에, 제0 글로벌 입출력 라인(GIO<0>)은 제2 쓰기명령(WT2)에 대응하여 마지막에 인가되는 입력데이터(BR3)가 안전하게 전달받을 수 있다.
전술한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 쓰기명령(WT)에 응답하여 쓰기 스트로브신호(DCLKP)의 활성화 시점을 정의하고, 동작 주파수에 대응하는 구간 동안 쓰기 스트로브신호(DCLKP)의 활성화를 유지하는 것이 가능하다. 이는 쓰기 스트로브신호(DCLKP)가 정렬된 데이터 구간 내에서 활성화 및 비활성화되는 것을 의미한다. 그래서, 전달되고자 하는 데이터는 제0 내지 제7 글로벌 입출력 라인(GIO<0:7>)에 인가되는데 있어서 안정적인 시간을 확보할 수 있으며, 나아가 반도체 메모리 장치의 오동작을 줄여 주고 신뢰성을 높여주는 것이 가능하다. 또한, 본 발명에 따른 반도체 메모리 장치는 동작 주파수가 변화더라도 이에 대응하는 동작을 수행할 수 있기 때문에, 소비자가 요구하는 다양한 동작 주파수에서 안정적인 회로 동작을 보장할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력 되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 기존의 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 2 는 도 1 의 반도체 메모리 장치와 관련된 신호들을 설명하기 위한 도면.
도 3a 과 도 3b 는 기존의 반도체 메모리 장치의 정상 동작 및 오동작을 설명하기 위한 도면.
도 4 는 본 발명의 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 5 는 도 4 의 제어신호 생성부(472)와 스트로브신호 출력부(474)를 설명하기 위한 회로도.
도 6a 와 도 6b 는 본 발명의 반도체 메모리 장치의 동작을 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명
410 : 데이터 정렬부 430 : 쓰기펄스 생성부
450 : 지연부 470 : 스트로브신호 생성부
490 : 데이터 전달부

Claims (20)

  1. 쓰기명령을 입력받으며, 동작주파수에 따라 가변적으로 활성화구간이 정의되는 쓰기스트로브신호를 생성하기 위한 스트로브신호 생성수단; 및
    상기 쓰기스트로브신호에 응답하여 외부로부터 인가된 데이터를 내부 데이터라인으로 전달하기 위한 데이터 전달수단
    을 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 쓰기명령에 응답하여 생성되는 쓰기펄스신호를 예정된 시점까지 지연시키기 위한 펄스지연수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 펄스지연수단은,
    상기 쓰기명령에 응답하여 예정된 펄스 폭을 갖는 상기 쓰기펄스신호를 생성하기 위한 쓰기펄스 생성부; 및
    상기 쓰기펄스신호를 예정된 시간만큼 지연시키기 위한 지연부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 외부로부터 인가된 데이터를 병렬로 정렬하여 상기 데이터 전달수단으로 입력하기 위한 데이터 정렬수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 데이터 정렬수단은 다수의 래치를 구비하되,
    상기 다수의 래치는 데이터 스트로브신호에 응답하여 상기 외부로부터 인가된 데이터를 래칭하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제2항에 있어서,
    상기 쓰기펄스신호는 카스 레이턴시 정보와 애디티브 레이턴시 정보 및 버스트 랭스 정보를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제2항에 있어서,
    상기 스트로브신호 생성수단은,
    상기 동작주파수에 응답하여 상기 쓰기스트로브신호의 활성화구간을 제어하기 위한 제어신호를 생성하는 제어신호 생성부; 및
    상기 쓰기명령과 상기 제어신호에 응답하여 상기 쓰기스트로브신호를 출력하기 위한 스트로브신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 쓰기스트로브신호는 상기 쓰기명령에 응답하여 활성화되고, 상기 제어신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서,
    상기 제어신호는 상기 쓰기스트로브신호의 비활성화 시점에 대응하는 지연량을 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제7항에 있어서,
    상기 스트로브신호 출력부는,
    상기 쓰기펄스신호의 활성화 에지에 대응하여 구동하기 위한 제1 구동부; 및
    상기 쓰기펄스신호의 비활성화 에지에 대응하여 구동하며, 상기 제어신호에 응답하여 자신의 구동경로의 로딩 값이 제어되는 제2 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제1항에 있어서,
    상기 동작주파수는 카스 레이턴시에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 쓰기명령에 응답하여 쓰기스트로브신호를 활성화시키는 단계;
    동작주파수에 대응하는 구간 동안 상기 쓰기스트로브신호의 활성화를 유지하는 단계; 및
    상기 쓰기스트로브신호에 응답하여 외부로부터 인가된 데이터를 내부 데이터라인으로 전달하는 단계
    를 포함하는 반도체 메모리 장치의 구동 방법.
  13. 제12항에 있어서,
    상기 외부로부터 인가된 데이터를 병렬로 정렬하는 단계;
    상기 쓰기명령에 응답하여 예정된 펄스 폭을 갖는 쓰기펄스신호를 생성하는 단계; 및
    상기 쓰기펄스신호를 예정된 시간만큼 지연시키는 단계를 더 포함하는 반도체 메모리 장치의 구동 방법.
  14. 제13항에 있어서,
    상기 데이터를 병렬로 정렬하는 단계는 데이터 스트로브신호에 응답하여 상기 외부로부터 인가된 데이터를 순차적으로 래칭하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  15. 제13항에 있어서,
    상기 쓰기펄스신호는 카스 레이턴시 정보와 애디티브 레이턴시 정보 및 버스트 랭스 정보를 가지는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  16. 제13항에 있어서,
    상기 쓰기스트로브신호의 활성화를 유지하는 단계는,
    상기 동작주파수에 응답하여 상기 쓰기스트로브신호의 활성화구간을 제어하기 위한 제어신호를 생성하는 단계; 및
    상기 쓰기명령과 상기 제어신호에 응답하여 상기 쓰기스트로브신호를 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  17. 제16항에 있어서,
    상기 쓰기스트로브신호는 상기 쓰기명령에 응답하여 활성화되고, 상기 제어신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  18. 제16항에 있어서,
    상기 제어신호는 상기 쓰기스트로브신호의 비활성화 시점에 대응하는 지연량을 제어하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  19. 제16항에 있어서,
    상기 쓰기스트로브신호를 출력하는 단계는,
    상기 쓰기펄스신호의 활성화 에지에 대응하여 구동하는 단계;
    상기 제어신호에 응답하여 구동경로의 로딩 값이 제어되는 단계; 및
    상기 구동경로의 로딩 값이 반영되며, 상기 쓰기펄스신호의 비활성화 에지에 대응하여 구동하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  20. 제12항에 있어서,
    상기 동작주파수는 카스 레이턴시에 대응하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7876244B2 (en) * 2009-05-29 2011-01-25 Telefonaktiebolaget L M Ericsson (Publ) Method for aligning a serial bit stream with a parallel output
KR101133686B1 (ko) * 2010-05-28 2012-04-12 에스케이하이닉스 주식회사 반도체 장치와 그의 동작 방법
KR101115452B1 (ko) * 2010-10-29 2012-02-24 주식회사 하이닉스반도체 반도체 메모리 장치의 링백 회로
CN105378071B (zh) 2013-03-15 2021-04-20 美克斯细胞有限公司 用于产生稳定转染细胞的方法和组合物
KR20180125807A (ko) 2017-05-16 2018-11-26 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060115336A (ko) * 2005-05-03 2006-11-08 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 스트로우브 신호발생방법
KR20090126607A (ko) * 2008-06-04 2009-12-09 주식회사 하이닉스반도체 반도체 메모리장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100287188B1 (ko) * 1999-04-06 2001-04-16 윤종용 데이터 처리속도 및 데이터 입출력핀의 효율을 향상시킬 수 있는 반도체 메모리장치 및 이의 독출기입 제어방법
US6272070B1 (en) * 2000-02-09 2001-08-07 Micron Technology, Inc. Method and apparatus for setting write latency
JP4345204B2 (ja) * 2000-07-04 2009-10-14 エルピーダメモリ株式会社 半導体記憶装置
KR100448702B1 (ko) * 2001-08-01 2004-09-16 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 라이트 레이턴시 제어방법
JP4308461B2 (ja) * 2001-10-05 2009-08-05 ラムバス・インコーポレーテッド 半導体記憶装置
KR100522433B1 (ko) * 2003-04-29 2005-10-20 주식회사 하이닉스반도체 도메인 크로싱 회로
KR100533965B1 (ko) * 2003-04-30 2005-12-07 주식회사 하이닉스반도체 Ｄｑｓ 신호의 리플현상으로 인하여 오동작을 방지할 수있는 동기식 메모리 장치
KR100543908B1 (ko) * 2003-05-30 2006-01-23 주식회사 하이닉스반도체 저전력과 고주파에 유리한 데이터 입력 제어부를 구비하는동기식 반도체 메모리 장치
JP4632114B2 (ja) * 2003-11-25 2011-02-16 エルピーダメモリ株式会社 半導体集積回路装置
US7054222B2 (en) * 2004-07-19 2006-05-30 Micron Technology, Inc. Write address synchronization useful for a DDR prefetch SDRAM
KR100625297B1 (ko) * 2005-04-30 2006-09-20 주식회사 하이닉스반도체 반도체메모리소자
KR100670654B1 (ko) * 2005-06-30 2007-01-17 주식회사 하이닉스반도체 도메인 크로싱 마진을 증가시키기 위한 반도체메모리소자
KR100753081B1 (ko) * 2005-09-29 2007-08-31 주식회사 하이닉스반도체 내부 어드레스 생성장치를 구비하는 반도체메모리소자
US7355920B2 (en) * 2006-02-16 2008-04-08 Micron Technology, Inc. Write latency tracking using a delay lock loop in a synchronous DRAM
KR101009335B1 (ko) * 2008-12-29 2011-01-19 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060115336A (ko) * 2005-05-03 2006-11-08 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 스트로우브 신호발생방법
KR20090126607A (ko) * 2008-06-04 2009-12-09 주식회사 하이닉스반도체 반도체 메모리장치

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