KR100973703B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 기판(10)의 위쪽에 강유전체 커패시터(42)를 형성한 후, 강유전체 커패시터(42)를 직접 덮는 배리어막(46)을 형성한다. 그 후, 층간 절연막(48)을 형성하고, 그 평탄화를 행한다. 이어서, 층간 절연막(48)에 경사가 있는 홈을 형성한다. 계속해서, 전면에 배리어막(50)을 형성한다.
반도체 기억 장치, 불휘발성 메모리, 강유전체 커패시터
Description
본 발명은 강유전체 커패시터를 구비한 불휘발성 메모리로 적합한 반도체 장치 및 그 제조 방법에 관한 것이다.
근래, 디지털 기술의 진전에 수반하여, 대용량의 데이터를 고속으로 처리 또는 보존하는 경향이 높아지고 있다. 이 때문에, 전자 기기에 사용되는 반도체 장치의 고집적화 및 고성능화가 요구되고 있다.
그래서, 반도체 기억 장치(DRAM)의 고집적화를 실현하기 위해서, DRAM을 구성하는 용량 소자의 용량 절연막으로서, 규소산화물 또는 규소질화물 대신에, 강유전체 재료 또는 고유전율 재료를 사용하는 기술에 대하여, 널리 연구 및 개발이 행해져 있다.
또한, 저전압으로 또한 고속으로의 기입 동작 및 판독 동작이 가능한 불휘발성 RAM을 실현하기 위해서, 용량 절연막으로서, 자발 분극 특성을 갖는 강유전체막을 사용한 강유전체 메모리(FeRAM)에 대하여도, 활발하게 연구 및 개발이 행해져 있다.
강유전체 메모리는 강유전체의 히스테리시스(hysteresis) 특성을 이용하여 정보를 기억한다. 강유전체 메모리에는 1쌍의 전극간의 커패시터 유전체막으로서 강유전체막을 갖는 강유전체 커패시터가 메모리 셀마다 마련되어 있다. 강유전체에서는, 전극간의 인가 전압에 따라 분극이 생겨, 인가 전압이 제거되어도, 자발 분극이 남는다. 또한, 인가 전압의 극성이 반전되면, 자발 분극의 극성도 반전한다. 따라서, 자발 분극을 검출하면 정보를 판독할 수 있다. 그리고, 강유전체 메모리에는, 동작이 고속이며, 소비 전력이 낮고, 기입/판독의 내구성이 뛰어나다는 등의 특징이 있다.
그러나, 강유전체 메모리의 설계 및 제조함에 있어서는, 강유전체 커패시터의 전기적 특성이 외부로부터 침입한 수소 가스나 수분에 의해 열화하기 쉽다는 성질을 극복할 필요가 있다. Pt막으로 이루어지는 하부 전극과, PbZr1 - xTixO3(PZT)막으로 이루어지는 강유전체막과, Pt막으로 이루어지는 상부 전극을 구비한 종래의 강유전체 커패시터에서는, 수소 분압이 40Pa(0.3Torr) 정도의 분위기에서 200℃ 정도로 기판을 가열하면, PbZr1-xTixO3막의 강유전체 특성이 거의 소실되어 버린다. 또한, 강유전체 커패시터가 수분을 흡착한 상태나, 수분이 강유전체 커패시터의 근방에 존재하는 상태에서 열처리를 행하면, 강유전체막의 강유전체 특성이 현저하게 열화해버린다.
그래서, 종래, 강유전체 메모리를 제조함에 있어서, 강유전체막을 형성한 후에는, 가능한 한, 수분의 발생이 적고, 또한 저온에서 행함이 가능한 처리가 선택되었다. 특히, 층간 절연막을 형성할 때에는, 수소의 발생량이 비교적 적은 원료 가스를 사용한 CVD(Chemical Vapor Deposition)법 등이 선택되었다.
또한, 강유전체 커패시터를 덮는 배리어막이 형성된 구조, 및 강유전체 커패시터의 위쪽에 배리어막이 형성된 구조가 제안되어 있다. 배리어막으로서는, 주로 산화알루미늄막이 사용되고 있다. 이는, 산화알루미늄막이 수소 및 수분의 확산을 방지하는 기능을 갖고 있기 때문이다.
그러나, 배리어막이 마련되어 있어도, 사용 환경 등에 따라서는 충분한 수소 배리어성을 확보하기가 곤란한 경우가 있다. 또한, 내습링이 마련되어 있어도, 충분한 수소 배리어성을 확보하기는 곤란하다.
특허 문헌 1 : 일본 특개평9-293869호 공보
특허 문헌 2 : 일본 특개2003-115545호 공보
특허 문헌 3 : 일본 특개2001-210798호 공보
특허 문헌 4 : 일본 특개2003-174145호 공보
[발명의 개시]
본 발명의 목적은, 외부로부터의 수소 등의 침입에 수반하는 특성의 열화를 억제할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
본원 발명자는, 상기 과제를 해결하려고 예의 검토를 거듭한 결과, 이하에 나타내는 발명의 여러 태양에 상도했다.
본원 발명에 따른 반도체 장치에는, 반도체 기판의 위쪽에 형성된 복수개의 강유전체 커패시터와, 상기 강유전체 커패시터를 직접 덮어, 수소 또는 물의 확산을 방지하는 제1 배리어막과, 상기 제1 배리어막 위에 형성된 층간 절연막과, 상기 층간 절연막 위에 형성되어, 상기 강유전체 커패시터에 접속된 배선이 마련되어 있다. 그리고, 상기 층간 절연막은 상기 복수개의 강유전체 커패시터 중의 적어도 1개를 위쪽 및 옆쪽으로부터 덮어, 수소 또는 물의 확산을 방지하는 1 또는 2이상의 제2 배리어막을 포함하고 있다. 또한, 상기 1 또는 2이상의 제2 배리어막이 상기 복수개의 강유전체 커패시터를 공통으로 덮고 있다.
본원 발명에 따른 반도체 장치의 제조 방법에서는, 반도체 기판의 위쪽에 강유전체 커패시터를 형성한 후, 상기 강유전체 커패시터를 직접 덮어, 수소 또는 물의 확산을 방지하는 제1 배리어막을 형성한다. 다음으로, 상기 제1 배리어막 위에 층간 절연막을 형성한다. 이어서, 상기 층간 절연막 위에, 상기 강유전체 커패시터에 접속되는 배선을 형성한다. 그리고, 상기 층간 절연막을 형성할 때에, 상기 복수개의 강유전체 커패시터 중의 적어도 1개를 위쪽 및 옆쪽으로부터 덮어, 수소 또는 물의 확산을 방지하는 1 또는 2이상의 제2 배리어막을 형성함으로써, 상기 1 또는 2이상의 제2 배리어막으로, 상기 복수개의 강유전체 커패시터를 공통으로 덮는다.
도 1은 본 발명의 실시 형태에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타내는 회로도이다.
도 2A는 본 발명의 제1 실시 형태에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2B는, 도 2A에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타 내는 단면도이다.
도 2C는, 도 2B에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2D는, 도 2C에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2E는, 도 2D에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2F는, 도 2E에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2G는, 도 2F에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2H는, 도 2G에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2I는, 도 2H에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2J는, 도 2I에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2K는, 도 2J에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 2L은, 도 2K에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타 내는 단면도이다.
도 3은 본 발명의 제2 실시 형태에 따른 강유전체 메모리를 나타내는 단면도이다.
도 4는 본 발명의 제3 실시 형태에 따른 강유전체 메모리를 나타내는 단면도이다.
도 5는 본 발명의 제4 실시 형태에 따른 강유전체 메모리를 나타내는 단면도이다.
도 6A는 본 발명의 제5 실시 형태에 따른 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 6B는, 도 6A에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 6C는, 도 6B에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 6D는, 도 6C에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 6E는, 도 6D에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 6F는, 도 6E에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타내는 단면도이다.
도 6G는, 도 6F에 이어서, 강유전체 메모리의 제조 방법을 공정순으로 나타 내는 단면도이다.
[발명을 실시하기 위한 최량의 형태]
이하, 본 발명의 실시 형태에 대하여, 첨부 도면을 참조하여 구체적으로 설명한다. 도 1은 본 발명의 실시 형태에 따른 방법에 의해 제조하는 강유전체 메모리(반도체 장치)의 메모리 셀 어레이의 구성을 나타내는 회로도이다.
이 메모리 셀 어레이에는, 일방향으로 뻗은 복수개의 비트선(3), 및 비트선(3)이 뻗은 방향에 대하여 수직 방향으로 뻗은 복수개의 워드선(4) 및 플레이트선(5)이 마련되어 있다. 또한, 이들 비트선(3), 워드선(4) 및 플레이트선(5)이 구성하는 격자와 정합하도록 하여, 강유전체 메모리의 복수개의 메모리 셀이 어레이상으로 배치되어 있다. 각 메모리 셀에는, 강유전체 커패시터(기억부)(1) 및 MOS 트랜지스터(스위칭부)(2)가 마련되어 있다.
MOS 트랜지스터(2)의 게이트는 워드선(4)에 접속되어 있다. 또한, MOS 트랜지스터(2) 한쪽의 소스·드레인은 비트선(3)에 접속되고, 다른 쪽의 소스·드레인은 강유전체 커패시터(1) 한쪽의 전극에 접속되어 있다. 그리고, 강유전체 커패시터(1)의 다른 쪽의 전극이 플레이트선(5)에 접속되어 있다. 또, 각 워드선(4) 및 플레이트선(5)은 그들이 뻗은 방향과 동일한 방향으로 늘어선 복수개의 MOS 트랜지스터(2)에 의해 공유되어 있다. 마찬가지로, 각 비트선(3)은 그것이 뻗은 방향과 동일한 방향으로 늘어선 복수개의 MOS 트랜지스터(2)에 의해 공유되어 있다. 워드선(4) 및 플레이트선(5)이 뻗은 방향, 비트선(3)이 뻗은 방향은, 각각 행방향, 열방향이라 불린다. 단, 비트선(3), 워드선(4) 및 플레이트선(5)의 배치는 상술한 것에 한정되지 않는다.
이와 같이 구성된 강유전체 메모리의 메모리 셀 어레이에서는, 강유전체 커패시터(1)에 마련된 강유전체막의 분극 상태에 따라, 데이터가 기억된다.
(제1 실시 형태)
다음으로, 본 발명의 제1 실시 형태에 대하여 설명한다. 단, 여기서는, 편의상, 반도체 장치의 단면 구조에 대하여는, 그 제조 방법과 함께 설명한다. 도 2A∼도 2L은 본 발명의 제1 실시 형태에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타내는 단면도이다.
우선, 도 2A에 나타내는 바와 같이, 실리콘 기판 등의 반도체 기판(10)에, 예를 들면 LOCOS(Local Oxidation of Silicon)법에 의해, 소자 영역을 획정하는 소자 분리 영역(12)을 형성한다. 이어서, 이온 주입법에 의해, 도펀트 불순물을 도입함으로써, 웰(14)을 형성한다. 이어서, 소자 영역에, 게이트 절연막(16), 게이트 전극(게이트 배선)(18), 절연막(19), 사이드웰 절연막(20) 및 소스/드레인 확산층(22)을 구비한 트랜지스터(24)를 형성한다. 이 트랜지스터(24)가 도 1 중의 MOS 트랜지스터(2)에 상당한다.
이어서, 전면에, 예를 들면 플라즈마 CVD(Chemical Vapor Deposition)법에 의해, 예를 들면 막두께가 200nm인 SiON막(실리콘 산화 질화막)을 형성한다. 전면에 플라즈마 TEOSCVD법에 의해, 예를 들면 막두께가 600nm인 실리콘 산화막을 더 형성한다. 이들 SiON막 및 실리콘 산화막으로 층간 절연막(26)이 구성된다. 다음으로, 예를 들면 CMP법에 의해, 층간 절연막(26)의 표면을 평탄화한다.
이어서, 도 2B에 나타내는 바와 같이, 포토리소그래피 기술을 이용하여 층간 절연막(26)에, 소스/드레인 확산층(22)에 달하는 컨택트 홀(32)과, 게이트 전극(게이트 배선)(18)에 달하는 컨택트 홀(도시않음)을 형성한다. 다음으로, 전면에, 예를 들면 스퍼터링법에 의해, 막두께가 20nm∼60nm인 Ti막을 형성한다. 그 후, 예를 들면 스퍼터링법 또는 CVD법에 의해, 막두께가 30nm∼50nm인 TiN막을 형성한다. Ti막 및 TiN막으로 배리어 메탈막(도시않음)이 구성된다.
다음으로, 전면에, 예를 들면 CVD법에 의해, 막두께가 500nm인 텅스텐막(도시않음)을 형성한다. CMP법에 의해, 층간 절연막(26)의 표면이 노출할 때까지, 텅스텐막 및 배리어 메탈막을 연마한다. 이 결과, 컨택트 홀(32) 등 내에 매립되고, 텅스텐을 함유하는 도체 플러그(34)가 형성된다.
이어서, 도 2C에 나타내는 바와 같이, 전면에, 예를 들면 플라즈마 CVD법에 의해, 막두께가 100nm인 산화 방지막(28)을 형성한다. 산화 방지막(28)으로서는, 예를 들면 SiON막 또는 실리콘 질화막을 형성한다. 다음으로, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 막두께가 130nm인 실리콘 산화막(30)을 형성한다. 계속해서, 질소(N2) 분위기 중에서 열처리를 행한다. 예를 들면, 열처리 온도는 650℃로 하고, 열처리 시간은 30분간∼60분간으로 한다.
다음으로, 도 2D에 나타내는 바와 같이, 전면에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 막두께가 20nm∼100nm인 산화알루미늄막(36a)을 형성한다. 전면에, 예를 들면 스퍼터링법에 의해, 막두께가 100nm∼300nm(예를 들면 175nm)인 Pt 막(36b)을 하부 전극막으로서 더 형성한다. 산화알루미늄막(36a) 및 Pt막(36b)으로 적층막(36)이 구성된다.
이어서, 마찬가지로 도 2D에 나타내는 바와 같이, 전면에, 예를 들면 스퍼터링법에 의해, 강유전체막(38)을 형성한다. 강유전체막(38)으로서는, 예를 들면 막두께가 100nm∼250nm(예를 들면 150nm)인 PZT막을 형성한다. 또, 강유전체막(38)의 형성 방법은 스퍼터링법에 한정되는 것은 아니다. 예를 들면, 졸·겔법, MOD(Metal Organic Deposition)법, MOCVD법 등에 의해 강유전체막(38)을 형성해도 좋다.
이어서, 예를 들면 RTA(Rapid Thermal Annealing)법에 의해, 산소 분위기 중에서 열처리를 행한다. 열처리 온도는 650℃∼800℃(예를 들면 750℃)로 하고, 열처리 시간은 30초간∼120초간(예를 들면 60초간)으로 한다.
이어서, 마찬가지로 도 2D에 나타내는 바와 같이, 예를 들면 스퍼터링법 또는 MOCVD법에 의해, 예를 들면 막두께가 25nm∼75nm인 IrOX막(40a)을 형성한다. 이어서, 아르곤 및 산소 분위기에서, 예를 들면 600℃∼800℃, 10초간∼100초간의 열처리를 행한다. 이 결과, 강유전체막(38)을 구성하는 강유전체 재료가 완전히 결정화함과 동시에, 강유전체막(38)과 IrOX막(40a)의 계면이 평활(플랫)해진다. 이어서, 예를 들면 스퍼터링법 또는 MOCVD법에 의해, 예를 들면 막두께가 150nm∼250nm인 IrOY막(40b)을 형성한다. 이 때, 공정 열화를 억제하기 위해서, IrOY막(40b)의 산소 조성비 Y가, IrOX막(40a)의 산소 조성비 X보다 높아지도록 한다. IrOX막(40a) 및 IrOY막(40b)으로 강유전체 커패시터의 상부 전극막(40)이 구성된다.
또, 상부 전극막을 3층 구조로 해도 좋다. 3층 구조의 상부 전극을 형성할 경우, 예를 들면 스퍼터링법 또는 MOCVD법에 의해, 막두께가 10nm∼100nm(예를 들면 50nm)인 제1 IrOX막을 형성한 후, 예를 들면 스퍼터링법 또는 MOCVD법에 의해, 막두께가 100nm∼300nm인 제2 IrOY막을 형성한다. 이 때, 제2 IrOY막 중의 산소 조성비 Y가, 제1 IrOX막 중의 산소 조성비 X보다 높아지도록 한다. 그리고, 예를 들면 스퍼터링법 또는 MOCVD법에 의해, 막두께가 20nm∼100nm(예를 들면 75nm)인 Ir막을 형성한다. Ir막의 성막 온도는, 예를 들면 450℃로 한다. Ir막은, 제1 IrOX막 및 제2 IrOY막의 표면이 환원됨을 방지하여, 후에 형성되는 도체 플러그 사이의 컨택트 저항을 저감하는 작용을 나타낸다.
이어서, 전면에, 예를 들면 스핀 코팅법에 의해, 포토 레지스트막(도시않음)을 형성하고, 포토리소그래피에 의해, 포토 레지스트막을 강유전체 커패시터의 상부 전극의 평면 형상으로 패터닝한다. 계속해서, 상부 전극막(40)을 에칭한다. 에칭 가스로서는, 예를 들면 Ar 가스 및 Cl2 가스를 사용한다. 그 후, 포토 레지스트막을 제거한다. 이어서, 예를 들면 산소 분위기에서, 400℃∼700℃(예를 들면 650℃), 30분간∼120분간(예를 들면 60분간)의 열처리를 행한다. 이 열처리는 상부 전극(패터닝된 상부 전극막(40))의 표면에 이상이 생김을 방지하기 위한 것이다.
이어서, 전면에, 예를 들면 스핀 코팅법에 의해, 포토 레지스트막(도시않음)을 형성하고, 포토리소그래피에 의해, 포토 레지스트막을 용량 절연막의 평면 형상으로 패터닝한다. 계속해서, 강유전체막을 에칭한다. 그 후, 포토 레지스트막을 제거한다. 이어서, 산소 분위기에서, 300℃∼400℃(예를 들면 350℃), 30분간∼120분간(예를 들면 60분간)의 열처리를 행한다.
이어서, 마찬가지로 도 2D에 나타내는 바와 같이, 예를 들면 스퍼터링법 또는 CVD법에 의해, 배리어막(44)을 형성한다. 배리어막(44)으로서는, 예를 들면 막두께가 20nm∼150nm인 산화알루미늄막을 형성한다. 산화알루미늄막을 형성하는 방법은 스퍼터링법 또는 CVD법에 한정되지 않지만, MOCVD법 이외의 방법을 채용함이 바람직하다. 이어서, 산소 분위기에서, 예를 들면 400℃∼600℃, 30분간∼120분간의 열처리를 행한다.
이어서, 전면에, 예를 들면 스핀 코팅법에 의해, 포토 레지스트막(도시않음)을 형성하고, 포토리소그래피에 의해, 포토 레지스트막을 강유전체 커패시터의 하부 전극의 평면 형상으로 패터닝한다. 계속해서, 배리어막(44) 및 하부 전극막(36)을 에칭한다. 이 결과, 하부 전극이 형성된다. 패터닝된 상부 전극막(40), 강유전체막(38) 및 하부 전극막(36)으로 강유전체 커패시터(42)가 구성되고, 이 강유전체 커패시터(42)가 도 1 중의 강유전체 커패시터(1)에 상당한다. 또한, 배리어막(44)은 상부 전극막(40) 및 강유전체막(38)을 덮도록 잔존한다. 그 후, 포토 레지스트막을 제거한다. 이어서, 산소 분위기에서, 예를 들면 350℃∼600℃, 30분간∼60분간의 열처리를 행한다.
이어서, 전면에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 배리어막(46)을 형성한다. 배리어막(46)으로서는, 예를 들면 막두께가 20nm∼50nm인 산화알루미늄막을 형성한다. 배리어막(46)에 의해 강유전체 커패시터(42)의 전체가 덮혀진다.
배리어막(46)의 형성후에는, 산소 분위기에서, 예를 들면 500℃∼700℃, 30분간∼120분간의 열처리를 행한다. 이 결과, 강유전체막(38)에 산소가 공급되고, 강유전체 커패시터(42)의 전기적 특성이 회복된다.
이어서, 도 2E에 나타내는 바와 같이, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 예를 들면 막두께가 1500nm인 실리콘 산화물로 구성되는 층간 절연막(48)을 형성한다. 층간 절연막(48)으로서 실리콘 산화막을 형성할 경우에는, 원료 가스로서, 예를 들면, TEOS 가스와 산소 가스와 헬륨 가스의 혼합 가스를 사용한다. 또, 층간 절연막(48)으로서, 예를 들면, 절연성을 갖는 무기막 등을 형성해도 좋다. 층간 절연막(48)의 형성후, 예를 들면 CMP법에 의해, 층간 절연막(48)의 표면을 평탄화한다.
이어서, 도 2F에 나타내는 바와 같이, 포토리소그래피 기술을 이용하여, 층간 절연막(48)에 배리어막(46)까지 도달하는 홈(49)을 형성한다. 홈(49)의 위치는, 예를 들면 어레이상으로 배치되어 있는, 모든 강유전체 커패시터(42)를 둘러싸도록 해도 좋고, 또한, 어레이상으로 배치되어 있는 강유전체 커패시터(42) 중의 1 또는 2이상을 둘러싸는 홈(49)을 복수 개소에 형성해도 좋다.
또, 본 실시 형태에서는, 배리어막(46)으로서 산화알루미늄막이 형성되어 있기 때문에, 홈(49)을 형성함에 있어서는 배리어막(46)을 에칭 스토퍼막으로서 사용 할 수 있다. 이와 같은 산화알루미늄막이 형성되어 있지 않는 경우에는, 산화 방지막(28)을 에칭 스토퍼막으로서 사용해도 좋다.
그리고, 본 실시 형태에서는, 도 2F에 나타내는 바와 같이, 홈(49)의 형성에 이어서 홈(49)의 측벽을 경사시킨다. 이와 같이 가공함에 있어서는, 예를 들면 Ar 가스를 사용한 에칭을 행한다. 측벽의 경사 각도는 60˚ 이하로 함이 바람직하다.
이어서, N2O 가스 또는 N2 가스 등을 사용하여 발생시킨 플라즈마 분위기에서, 열처리를 행한다. 열처리 결과, 층간 절연막(48) 중의 수분이 제거됨과 동시에, 층간 절연막(48)의 막질이 변화하여, 층간 절연막(48) 중에 수분이 들어가기 어려워진다. 이 열처리에서의 기판 온도는, 예를 들면 350℃로 한다. N2O 가스의 유량은, 예를 들면 1000sccm으로 한다. N2 가스의 유량은, 예를 들면 285sccm으로 한다. 대향 전극의 갭은, 예를 들면 7.62mm(0.3인치)로 한다. 인가하는 고주파 전력은, 예를 들면 525W로 한다. 챔버 내의 기압은, 예를 들면 약 400Pa(3Torr)로 한다. 또, 열처리를 행한 후에, N2O 가스 등을 사용하여 발생시킨 플라즈마 분위기에 층간 절연막(48)을 폭로해도 좋다. 열처리에 의해, 층간 절연막(48) 중에 존재하는 수분이 제거된다. 그리고, N2O 가스 등을 사용하여 발생시킨 플라즈마 분위기에 층간 절연막(48)을 폭로하면, 층간 절연막(48)의 막질이 변화하여, 층간 절연막(48) 중에 수분이 들어가기 어려워진다.
다음으로, 도 2G에 나타내는 바와 같이, 전면에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 배리어막(50)을 형성한다. 배리어막(50)으로서는, 예를 들면, 막두께가 50nm∼100nm인 산화알루미늄막을 형성한다. 강유전체 커패시터(42)의 위쪽에서는, 평탄화된 층간 절연막(48) 위에 배리어막(50)이 형성되기 때문에, 배리어막(50)은 평탄해진다. 또한, 배리어막(50)은 홈(49) 내에도 형성된다. 이 때, 홈(49)의 측벽이 경사져 있기 때문에(예를 들면 60˚ 이하), 배리어막(50)은 양호한 커버리지로 거의 균일하게 형성된다.
다음으로, 도 2H에 나타내는 바와 같이, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 층간 절연막(52)을 형성한다. 층간 절연막(52)으로서는, 예를 들면 막두께가 800nm∼1000nm인 실리콘 산화막을 형성한다. 또, 층간 절연막(52)으로서, SiON막 또는 실리콘 질화막 등을 형성해도 좋다. 다음으로, 예를 들면 CMP법에 의해, 층간 절연막(52)의 표면을 평탄화한다.
이어서, 도 2I에 나타내는 바와 같이, 포토리소그래피 기술을 이용하여, 층간 절연막(52), 배리어막(50) 및 층간 절연막(48)에, 강유전체 커패시터(42)의 상부 전극(40)까지 달하는 컨택트 홀(53)과, 강유전체 커패시터(42)의 하부 전극(36)까지 달하는 컨택트 홀(도시않음)을 형성한다.
이어서, 산소 분위기에서, 400℃∼600℃, 30분간∼120분간(예를 들면 60분간)의 열처리를 행한다. 기판 온도는, 예를 들면 500℃∼600℃로 한다. 이 결과, 강유전체막(38)에 산소가 공급되고, 강유전체 커패시터(42)의 전기적 특성이 회복된다. 또, 이 열처리를, 산소 분위기 중이 아니고, 오존 분위기 중에서 행하여도 좋다. 오존 분위기 중에서 열처리가 행해진 경우에도, 강유전체막(38)에 산소가 공급되어, 강유전체 커패시터(42)의 전기적 특성이 회복된다.
그 후, 도 2J에 나타내는 바와 같이, 포토리소그래피 기술을 이용하여, 층간 절연막(52), 배리어막(50), 층간 절연막(48), 배리어막(46), 실리콘 산화막(30) 및 산화 방지막(28)에, 도체 플러그(34)까지 달하는 컨택트 홀(54)을 형성한다. 계속해서, Ar 가스를 사용한 플라즈마 세정을 행한다. 이 결과, 도체 플러그(34)의 표면에 존재하는 자연 산화막 등이 제거된다. 플라즈마 세정의 조건은, 예를 들면 열 산화막이 10nm 제거되는 조건으로 한다.
다음으로, 전면에, 예를 들면 스퍼터링법에 의해, 막두께가 20nm∼100nm인 TiN막(도시않음)을 배리어 메탈막으로서 형성한다. 이어서, 전면에, 예를 들면 CVD법에 의해, 막두께가 300nm∼600nm인 텅스텐막(도시않음)을 형성한다. 그 후, 예를 들면 CMP법에 의해, 층간 절연막(52)의 표면이 노출할 때까지, 텅스텐막 및 배리어 메탈막을 연마한다. 이 결과, 도 2K에 나타내는 바와 같이, 컨택트 홀(53, 54) 등 내에 매립되고, 텅스텐을 함유하는 도체 플러그(56)가 형성된다.
이어서, N2O 가스 또는 N2 가스 등을 사용하여 발생시킨 플라즈마 분위기에서, 열처리를 행한다. 열처리 결과, 텅스텐막 등의 연마시에 층간 절연막(52 및 50) 중에 들어간 수분이 제거됨과 동시에, 층간 절연막(52)의 막질이 변화하여, 층간 절연막(52) 중에 수분이 들어가기 어려워진다. 또한, 이 열처리에 의해, 층간 절연막(52)의 표면이 질화되어, 층간 절연막(52)의 표면에 SiON막(도시않음)이 형성된다. 이 열처리에서의 기판 온도는, 예를 들면 350℃로 한다. N2O 가스의 유량 은, 예를 들면 1000sccm으로 한다. N2 가스의 유량은, 예를 들면 285sccm으로 한다. 대향 전극의 갭은, 예를 들면 7.62mm(0.3인치)로 한다. 인가하는 고주파 전력은, 예를 들면 525W로 한다. 챔버 내의 기압은, 예를 들면 약 400Pa(3Torr)로 한다. 계속해서, Ar 가스를 사용한 플라즈마 세정을 행한다. 이 결과, 도체 플러그(56)의 표면에 존재하는 자연 산화막 등이 제거된다. 플라즈마 세정의 조건은, 예를 들면 열 산화막이 10nm 제거되는 조건으로 한다.
다음으로, 예를 들면 스퍼터링법에 의해, 막두께가 60nm인 Ti막, 막두께가 30nm인 TiN막, 막두께가 360nm인 AlCu 합금막, 막두께가 5nm인 Ti막, 및, 막두께가 70nm인 TiN막(모두 도시않음)을 순차 형성한다. 이 결과, Ti막, TiN막, AlCu 합금막, Ti막 및 TiN막으로 이루어지는 적층막이 형성된다. 다음으로, 포토리소그래피 기술을 이용하여, 적층막을 패터닝한다. 이 결과, 도 2L에 나타내는 바와 같이, 적층막으로 이루어지는 배선(제1 금속 배선층)(58)이 형성된다.
다음으로, 예를 들면 고밀도 플라즈마 CVD(High Density Plasma enhanced Chemical Vapor Deposition)법에 의해, 막두께가 750nm인 실리콘 산화막(60)을 형성한다. 이어서, 플라즈마 TEOSCVD법에 의해, 예를 들면 막두께가 1100nm인 실리콘 산화막(62)을 형성한다. 원료 가스로서는, 예를 들면, TEOS 가스와 산소 가스와 헬륨 가스의 혼합 가스를 사용한다. 또, 실리콘 산화막(60 및 62)의 형성 방법은 상술한 것에 한정되는 것은 아니다. 예를 들면, 실리콘 산화막(60 및 62)의 양쪽을, 플라즈마 TEOSCVD법에 의해 형성해도 좋다.
다음으로, 예를 들면 CMP법에 의해, 실리콘 산화막(62)의 표면을 평탄화한다. 계속해서, N2O 가스 등을 사용하여 발생시킨 플라즈마 분위기에서, 열처리를 행한다. 열처리 결과, 실리콘 산화막(62 및 60) 중의 수분이 제거됨과 동시에, 실리콘 산화막(62 및 60)의 막질이 변화하여, 실리콘 산화막(62 및 60) 중에 수분이 들어가기 어려워진다. 이 열처리에서의 기판 온도는, 예를 들면 350℃로 한다.
이어서, 포토리소그래피 기술을 이용하여, 실리콘 산화막(62 및 60)에, 배선(58)까지 달하는 컨택트 홀(63)을 형성한다. 그 후, Ar 가스를 사용한 플라즈마 세정을 행한다. 이 결과, 배선(58)의 표면에 존재하는 자연 산화막 등이 제거된다. 플라즈마 세정의 조건은, 예를 들면 열 산화막이 25nm 제거되는 조건으로 한다.
다음으로, 예를 들면 스퍼터링법에 의해, 막두께가 10nm인 Ti막(도시않음)을 형성한다. 예를 들면 MOCVD법에 의해, 막두께가 3.5㎛∼7㎛인 TiN막(도시않음)을 더 형성한다. Ti막 및 TiN막으로 배리어 메탈막이 구성된다. 이어서, 예를 들면 CVD법에 의해, 막두께가 300nm∼600nm인 텅스텐막(도시않음)을 형성한다.
계속해서, 예를 들면 CMP법에 의해, 실리콘 산화막(62)의 표면이 노출할 때까지, 텅스텐막 및 배리어 메탈막을 연마한다. 이 결과, 컨택트 홀(63) 내에 매립되고, 텅스텐을 함유하는 도체 플러그(64)가 형성된다.
다음으로, N2O 가스 또는 N2 가스 등을 사용하여 발생시킨 플라즈마 분위기에서, 열처리를 행한다. 열처리 결과, 텅스텐막 등의 연마시에 실리콘 산화막(62 및 60) 중에 들어간 수분이 제거됨과 동시에, 실리콘 산화막(62 및 60)의 막질이 변화하여, 실리콘 산화막(62 및 60) 중에 수분이 들어가기 어려워진다. 이 열처리에서의 기판 온도는, 예를 들면 350℃로 한다. N2O 가스의 유량은, 예를 들면 1000sccm으로 한다. N2 가스의 유량은, 예를 들면 285sccm으로 한다. 대향 전극의 갭은, 예를 들면 7.62mm(0.3인치)로 한다. 인가하는 고주파 전력은, 예를 들면 525W로 한다. 챔버 내의 기압은, 예를 들면 약 400Pa(3Torr)로 한다.
다음으로, 예를 들면 스퍼터링법에 의해, 막두께가 60nm인 Ti막, 막두께가 30nm인 TiN막, 막두께가 360nm인 AlCu 합금막, 막두께가 5nm인 Ti막, 및, 막두께가 70nm인 TiN막(모두 도시않음)을 순차 형성한다. 이 결과, Ti막, TiN막, AlCu 합금막, Ti막 및 TiN막으로 이루어지는 적층막이 형성된다. 다음으로, 포토리소그래피 기술을 이용하여, 적층막을 패터닝한다. 이 결과, 적층막으로 이루어지는 배선(제2 금속 배선층)(66)이 형성된다.
다음으로, 예를 들면 고밀도 플라즈마 CVD법에 의해, 막두께가 750nm인 실리콘 산화막(68)을 형성한다. 이어서, 플라즈마 TEOSCVD법에 의해, 예를 들면 막두께가 1100nm인 실리콘 산화막(70)을 형성한다. 또, 실리콘 산화막(68 및 70)의 형성 방법은 상술한 것에 한정되는 것은 아니다. 예를 들면, 실리콘 산화막(68 및 70)의 양쪽을, 플라즈마 TEOSCVD법에 의해 형성해도 좋다.
다음으로, 예를 들면 CMP법에 의해, 실리콘 산화막(70)의 표면을 평탄화한다. 계속해서, N2O 가스 또는 N2 가스 등을 사용하여 발생시킨 플라즈마 분위기에 서, 열처리를 행한다. 열처리 결과, 실리콘 산화막(68 및 70) 중의 수분이 제거됨과 동시에, 실리콘 산화막(68 및 70)의 막질이 변화하여, 실리콘 산화막(68 및 70) 중에 수분이 들어가기 어려워진다. 이 열처리에서의 기판 온도는, 예를 들면 350℃로 한다. N2O 가스의 유량은, 예를 들면 1000sccm으로 한다. N2 가스의 유량은, 예를 들면 285sccm으로 한다. 대향 전극의 갭은, 예를 들면 7.62mm(0.3인치)로 한다. 인가하는 고주파 전력은, 예를 들면 525W로 한다. 챔버 내의 기압은, 예를 들면 약 400Pa(3Torr)로 한다.
이어서, 포토리소그래피 기술을 이용하여, 실리콘 산화막(68 및 70)에, 배선(66)까지 달하는 컨택트 홀(72)을 형성한다. 그 후, Ar 가스를 사용한 플라즈마 세정을 행한다. 이 결과, 배선(66)의 표면에 존재하는 자연 산화막 등이 제거된다. 플라즈마 세정의 조건은, 예를 들면 열 산화막이 25nm 제거되는 조건으로 한다.
다음으로, 예를 들면 스퍼터링법에 의해, 막두께가 10nm인 Ti막(도시않음)을 형성한다. 예를 들면 MOCVD법에 의해, 막두께가 3.5㎛∼7㎛인 TiN막(도시않음)을 더 형성한다. Ti막 및 TiN막으로 배리어 메탈막이 구성된다. 이어서, 예를 들면 CVD법에 의해, 막두께가 300nm∼600nm인 텅스텐막(도시않음)을 형성한다.
계속해서, 예를 들면 CMP법에 의해, 실리콘 산화막(70)의 표면이 노출할 때까지, 텅스텐막 및 배리어 메탈막을 연마한다. 이 결과, 컨택트 홀(72) 내에 매립되고, 텅스텐을 함유하는 도체 플러그(74)가 형성된다.
다음으로, N2O 가스 또는 N2 가스 등을 사용하여 발생시킨 플라즈마 분위기에서, 열처리를 행한다. 열처리 결과, 텅스텐막 등의 연마시에 실리콘 산화막(70 및 68) 중에 들어간 수분이 제거됨과 동시에, 실리콘 산화막(70 및 68)의 막질이 변화하여, 실리콘 산화막(70 및 68) 중에 수분이 들어가기 어려워진다. 이 열처리에서의 기판 온도는, 예를 들면 350℃로 한다. N2O 가스의 유량은, 예를 들면 1000sccm으로 한다. N2 가스의 유량은, 예를 들면 285sccm으로 한다.
다음으로, 예를 들면 스퍼터링법에 의해, 막두께가 60nm인 Ti막, 막두께가 30nm인 TiN막, 막두께가 360nm인 AlCu 합금막, 막두께가 5nm인 Ti막, 및, 막두께가 70nm인 TiN막(모두 도시않음)을 순차 형성한다. 이 결과, Ti막, TiN막, AlCu 합금막, Ti막 및 TiN막으로 이루어지는 적층막이 형성된다. 다음으로, 포토리소그래피 기술을 이용하여, 적층막을 패터닝한다. 이 결과, 적층막으로 이루어지는 배선(제3 금속 배선층)(76)이 형성된다.
다음으로, 예를 들면 고밀도 플라즈마 CVD법에 의해, 막두께가 700nm인 실리콘 산화막(78)을 형성한다. 또, 실리콘 산화막(78)의 형성 방법은 상술한 것에 한정되는 것은 아니다. 예를 들면, 실리콘 산화막(78)을, 플라즈마 TEOSCVD법에 의해 형성해도 좋다.
다음으로, N2O 가스 또는 N2 가스 등을 사용하여 발생시킨 플라즈마 분위기에서, 열처리를 행한다. 열처리 결과, 실리콘 산화막(78) 중의 수분이 제거됨과 동시에, 실리콘 산화막(78)의 막질이 변화하여, 실리콘 산화막(78) 중에 수분이 들 어가기 어려워진다. 이 열처리에서의 기판 온도는, 예를 들면 350℃로 한다. N2O 가스의 유량은, 예를 들면 1000sccm으로 한다. N2 가스의 유량은, 예를 들면 285sccm으로 한다.
다음으로, 예를 들면 CVD법에 의해, 막두께가 500nm인 실리콘 질화막(80)을 실리콘 산화막(78) 위에 형성한다. 실리콘 질화막(80)에 의해, 수분의 침입이 차단되어, 수분에 의해 배선(76, 66 및 58) 등이 부식한다는 폐해가 방지된다.
다음으로, 포토리소그래피 기술을 이용하여, 실리콘 질화막(80) 및 실리콘 산화막(78)에, 전극 패드에 달하는 개구부(도시않음)를 형성한다. 그 후, 예를 들면 스핀 코팅법에 의해, 예를 들면 막두께가 2㎛∼10㎛인 폴리이미드막(82)을 형성한다. 다음으로, 포토리소그래피 기술을 이용하여, 폴리이미드막(82)에, 전극 패드에 달하는 개구부(도시않음)를 형성한다. 이와 같이 하여, 본 실시 형태에 따른 반도체 장치를 완성시킨다.
이와 같이 제조된 반도체 장치에서는, 강유전체 커패시터(42)와 배선(제1 금속 배선층)(58) 사이에, 배리어막(50)이 존재한다.
표면에 단차가 있는 층간 절연막 위에 배리어막을 형성한 경우에는, 배리어막의 피복성이 그다지 양호하지 않기 때문에, 배리어막에서 수소의 확산을 충분히 방지할 수 없는 경우가 있다. 수소가 커패시터의 유전체막에 달하면, 유전체막을 구성하는 금속 산화물이 수소에 의해 환원되어버려, 커패시터의 전기적 특성이 열화한다.
이에 대하여, 본 실시 형태에서는, 평탄화된 층간 절연막(48) 위에 배리어막(50)이 형성되어 있기 때문에, 강유전체 커패시터(42)의 위쪽에서는, 배리어막(50)은 평탄하게 되어 있다. 평탄한 배리어막(50)의 피복성은 극히 양호하기 때문에, 배리어막(50)에 의해 수소를 확실히 배리어할 수 있다. 게다가, 본 실시 형태에서는, 배선(제1 금속 배선층)(58)보다도 아래쪽에 배리어막(50)이 형성되어 있다. 이 때문에, 실리콘 산화막(60 및 62) 등의 형성시에 수소가 강유전체 커패시터(42)까지 달한다는 폐해도, 배리어막(50)에 의해 방지할 수 있다. 따라서, 본 실시 형태에 의하면, 강유전체막(38)에 수소가 달한다는 현상을 확실히 방지할 수 있어, 강유전체막(38)을 구성하는 금속 산화물이 수소에 의해 환원된다는 결함을 방지할 수 있다. 이 때문에, 본 실시 형태에 의하면, 강유전체 커패시터(42)의 전기적 특성의 열화를 확실히 방지할 수 있다.
또한, 본 실시 형태에서는, 강유전체 커패시터(42)가 배리어막(52)에 의해 간접적으로 옆쪽으로부터 둘러싸여 있다. 이 때문에, 옆쪽으로부터의 수소의 강유전체막(38)에의 도달을 방지할 수 있다. 또한, 어레이상으로 배열한 강유전체 커패시터(42) 중에서 가장 외측에 위치하는 것에서의 특성의 열화도 확실히 방지할 수 있다.
또한, 본 실시 형태에서는, 배리어막(50) 위에 층간 절연막(52)이 형성되고, 층간 절연막(52) 위에 배선(58)이 형성되어 있다. 따라서, 배리어막(50)의 열화가 층간 절연막(52)에 의해 억제되어, 배리어막(50)의 기능을 충분히 발휘할 수 있다. 또한, 배리어막(50) 위에 층간 절연막(52)을 형성하였기 때문에, 배선(58)을 형성 하기 위한 패터닝시에, 배리어막(50)까지도 에칭된다는 사태를 방지할 수 있다. 또한, 배선(58)에 대하여도 높은 신뢰성을 얻을 수 있다.
또한, 본 실시 형태에서는, 도체 플러그(56)가, 소스/드레인 확산층(14)에 직접 접속되어 있지 않고, 도체 플러그(34)를 거쳐 소스/드레인 확산층(14)에 접속되어 있다.
만약, 도체 플러그(56)를 소스/드레인 확산층(14)에 직접 접속하고자 할 경우에는, 층간 절연막(52 및 48) 등뿐 만 아니라, 배리어막(50)도 에칭하여, 소스/드레인 확산층(14)까지 달하는 컨택트 홀을 형성할 필요가 있다. 그러나, 산화알루미늄막 등의 배리어막(50)의 에칭 특성은 층간 절연막(52 및 48) 등과 크게 상이하기 때문에, 소스/드레인 확산층(14)에 데미지를 주지 않고, 이러한 컨택트 홀을 형성하기는 극히 곤란하다.
이에 대하여, 본 실시 형태에서는, 도체 플러그(34)를 거쳐 있기 때문에, 소스/드레인 확산층(14)에 데미지를 주지 않고, 배선(58)과 소스/드레인 확산층(14)을 전기적으로 접속할 수 있다. 따라서, 본 실시 형태에 의하면, 신뢰성이 높은 반도체 장치를 높은 수율로 제조할 수 있다.
또한, 본 실시 형태에서는, 층간 절연막(26) 위에 산화 방지막(28)이 형성되어 있다. 이 때문에, 실리콘 산화막(30) 등의 형성시에, 도체 플러그(34)의 표면 산화를 방지할 수 있어, 도체 플러그(56)와 도체 플러그(34) 사이의 컨택트 저항을 낮게 억제할 수 있다.
(제2 실시 형태)
다음으로, 본 발명의 제2 실시 형태에 대하여 설명한다. 도 3은 본 발명의 제2 실시 형태에 따른 강유전체 메모리(반도체 장치)를 나타내는 단면도이다.
제2 실시 형태에서는, 배리어막(50)이 산화알루미늄막(50a) 및 산화티탄막(50b)으로 구성되어 있다. 산화알루미늄막(50a)의 두께는, 예를 들면 20nm∼50nm이며, 산화티탄막(50b)의 두께는, 예를 들면 20nm∼100nm이다. 또, 산화티탄막(50b) 대신에 실리콘 질화막 또는 산화탄탈막 등이 형성되어 있어도 좋다.
제2 실시 형태에 따른 반도체 장치를 제조함에 있어서는, 제1 실시 형태와 마찬가지로 홈(49) 형성까지의 일련의 처리를 행한 후, 산화알루미늄막(50a) 및 산화티탄막(50b)을 순차 형성한다.
그 후, 제1 실시 형태와 마찬가지로, 층간 절연막(52)의 형성에서, 패드 개구부 형성까지의 처리를 행하여, 반도체 장치를 완성시킨다.
이와 같은 제2 실시 형태에 의하면, 보다 높은 수소 배리어성을 얻을 수 있다. 즉, 수소가 강유전체막(38)까지 달한다는 결함을 보다 확실히 방지할 수 있다. 따라서, 수율을 보다 향상시킬 수 있다.
또, 배리어막(50)을 형성함에 있어서, 층간 절연막(48) 위에 산화티탄막(50b)을 형성한 후에, 산화티탄막(50b) 위에 산화알루미늄막(50a)을 형성해도 좋다.
(제3 실시 형태)
다음으로, 본 발명의 제3 실시 형태에 대하여 설명한다. 도 4는 본 발명의 제3 실시 형태에 따른 강유전체 메모리(반도체 장치)를 나타내는 단면도이다.
제3 실시 형태에서는, 배선(제1 금속 배선층)(58)과 배선(제2 금속 배선층)(66) 사이에 배리어막(84)이 형성되고, 배선(제2 금속 배선층)(66)과 배선(제3 금속 배선층)(76) 사이에 배리어막(86)이 형성되어 있다. 즉, 평탄화된 실리콘 산화막(62) 위에 배리어막(84) 및 실리콘 산화막(65)이 순차 형성되고, 그 위에 배선(66)이 형성되어 있다. 또한, 평탄화된 실리콘 산화막(70) 위에 배리어막(86) 및 실리콘 산화막(71)이 순차 형성되고, 그 위에 배선(76)이 형성되어 있다. 배리어막(84 및 86)은, 예를 들면 막두께가 50nm인 산화알루미늄막이다. 또한, 실리콘 산화막(65 및 71)의 막두께는, 예를 들면 100nm이다.
제3 실시 형태에 따른 반도체 장치를 제조함에 있어서는, 제1 실시 형태와 마찬가지로 실리콘 산화막(62)의 평탄화까지의 일련의 처리를 행한 후, 배리어막(84) 및 실리콘 산화막(65)을 순차 형성한다. 그 후, 제1 실시 형태와 마찬가지로, 배선(66) 형성에서 실리콘 산화막(70)의 평탄화까지의 일련의 처리를 행한다. 이어서, 배리어막(86) 및 실리콘 산화막(71)을 순차 형성한다.
그 후, 제1 실시 형태와 마찬가지로, 배선(76)의 형성에서, 패드 개구부 형성까지의 처리를 행하여, 반도체 장치를 완성시킨다.
이와 같은 제3 실시 형태에 의하면, 보다 다수의 배리어막이 형성되어 있기 때문에, 보다 높은 수소 배리어성을 얻을 수 있다. 따라서, 수율을 보다 향상시킬 수 있다.
또, 배리어막(84 및 86)을, 배리어막(50)과 마찬가지로, 강유전체 커패시터(42)를 둘러싸도록 형성하는 것도 가능하다. 단, 공정수의 증가, 보다 깊은 홈 의 필요성 및 배리어막(50)에 의한 충분한 수소 배리어성 등을 고려하면, 배리어막(84 및 86)은 평탄한 막으로 함이 바람직하다.
(제4 실시 형태)
다음으로, 본 발명의 제4 실시 형태에 대하여 설명한다. 도 5는 본 발명의 제4 실시 형태에 따른 강유전체 메모리(반도체 장치)를 나타내는 단면도이다.
제4 실시 형태에서는, 제3 실시 형태에 대하여, 배선(제3 금속 배선층)(76)의 위쪽에 배리어막(90)이 형성되어 있다. 즉, 실리콘 산화막(78) 위에, 평탄화된 실리콘 산화막(88)이 형성되고, 이 실리콘 산화막(88) 위에 배리어막(90)이 형성되어 있다. 그리고, 배리어막(90) 위에 실리콘 산화막 등의 절연막(92)이 형성되고, 절연막(92) 위에, 제1 실시 형태와 마찬가지로, 실리콘 질화막(80) 및 폴리이미드막(82)이 형성되어 있다. 또, 배리어막(90)은, 예를 들면 막두께가 50nm 정도의 산화알루미늄막이며, 절연막(92)의 막두께는, 예를 들면 100nm이다.
제4 실시 형태에 따른 반도체 장치를 제조함에 있어서는, 제3 실시 형태와 마찬가지로, 실리콘 산화막(78) 형성까지의 일련의 처리를 행한 후, 적어도 실리콘 산화막(78)의 패인 곳이 메워지는 두께의 실리콘 산화막(88)을 형성한다. 다음으로, 실리콘 산화막(88)의 표면을 평탄화한다. 이어서, 실리콘 산화막(88) 위에 배리어막(90) 및 절연막(92)을 순차 형성한다. 평탄화된 실리콘 산화막(88) 위에 배리어막(90)이 형성되기 때문에, 배리어막(90)은 평탄해진다.
그 후, 제3 실시 형태와 마찬가지로, 실리콘 질화막(92)의 형성에서, 패드 개구부 형성까지의 처리를 행하여, 반도체 장치를 완성시킨다.
이와 같은 제4 실시 형태에 의하면, 최상층의 배선(76)의 위쪽에도 평탄한 배리어막(90)이 형성되어 있기 때문에, 보다 높은 수소 배리어성을 얻을 수 있다. 따라서, 수율을 보다 향상시킬 수 있다.
(제5 실시 형태)
다음으로, 본 발명의 제5 실시 형태에 대하여 설명한다. 제1∼제4 실시 형태에서는, 강유전체 커패시터(42)의 구조가 플래너형으로 되어 있지만, 제5 실시 형태에는, 구조가 스택형인 강유전체 커패시터가 마련되어 있다. 이하, 제5 실시 형태에 대하여 상세히 설명하지만, 편의상, 그 단면 구조에 대하여는, 그 제조 방법과 함께 설명한다. 도 6A∼도 6G는 본 발명의 제5 실시 형태에 따른 강유전체 메모리(반도체 장치)의 제조 방법을 공정순으로 나타내는 단면도이다.
본 실시 형태에서는, 우선, 도 6A에 나타내는 바와 같이, 실리콘 기판 등의 반도체 기판(311)의 표면에 웰(312)을 형성한다. 이어서, 반도체 기판(311)의 표면에, 예를 들면 STI(shallow trench isolation)에 의해 소자 분리 영역(313)을 형성한다. 계속해서, 게이트 절연막(314), 게이트 전극(315), 캡막(316), 사이드웰(317), 소스/드레인 확산층(318) 및 실리사이드층(319)을 웰(312)의 표면에 형성함으로써, 스위칭 소자로서 MOS 트랜지스터(320)를 형성한다. 이 MOS 트랜지스터(320)가 도 1에서의 MOS 트랜지스터(2)에 상당한다. 또, 각 MOS 트랜지스터(320)에는, 소스 및 드레인용으로 2개의 소스/드레인 확산층(318)을 형성하지만, 그 한쪽은 2개의 MOS 트랜지스터(320) 사이에서 공유시킨다.
다음으로, 전면에 실리콘 산질화막(321)(두께 : 200nm)을, MOS 트랜지스 터(320)를 덮도록 형성하고, 또한 전면에 층간 절연막으로서 실리콘 산화막(322)(두께 : 1000nm)을 형성하고, CMP(화학 기계적 연마) 등에 의해 실리콘 산화막(322)을 평탄화한다. 실리콘 산질화막(321)은 실리콘 산화막(322)을 형성할 때의 게이트 절연막(314) 등의 수소 열화를 방지하기 위해서 형성되어 있다. 그 후, 각 실리사이드층(319)까지 도달하는 컨택트 홀을 실리콘 산화막(322) 및 실리콘 산질화막(321)에 형성함으로써, 플러그 컨택트부를 개구한다. 그리고, 컨택트 홀 내에 글루막(323)을 형성한 후, 예를 들면 CVD법에 의해 W막을 매립하고, CMP를 행하여 평탄화함으로써, 도체 플러그(324)를 형성한다.
계속해서, 도 6B에 나타내는 바와 같이, 실리콘 산화막(322) 위에, 이리듐막(325)을, 예를 들면 스퍼터링법으로 형성한다. 이 때의 조건으로서는, 예를 들면 기판 온도를 500℃로 하고, 성막 파워를 1kW로 하고, Ar 가스의 유량을 100sccm으로 하고, 챔버 내의 압력을 0.35Pa로 하고, 성막 시간을 176초간으로 한다. 이 결과, 두께가 250nm 정도의 이리듐막(325)이 얻어진다.
다음으로, 이리듐막(325) 위에 산화이리듐막(326)을, 예를 들면 스퍼터링법으로 형성한다. 이 때의 조건으로서는, 예를 들면, 기판 온도를 50℃로 하고, 성막 파워를 1kW로 하고, Ar 가스의 유량을 60sccm으로 하고, O2 가스의 유량을 60sccm으로 하고, 챔버 내의 압력을 0.37Pa로 하고, 성막 시간을 10초간으로 한다. 이 결과, 두께가 28nm 정도의 산화이리듐막(326)이 얻어진다.
이어서, 산화이리듐막(326) 위에 백금막(327)을, 예를 들면 스퍼터링법으로 형성한다. 이 때의 조건으로서는, 예를 들면, 기판 온도를 350℃로 하고, 성막 파워를 1kW로 하고, Ar 가스의 유량을 100sccm으로 하고, 챔버 내의 압력을 0.38Pa로 하고, 성막 시간을 8초간으로 한다. 이 결과, 두께가 15nm 정도의 백금막(327)이 얻어진다.
그 후, 백금막(327) 위에 백금 산화물막(328)을, 예를 들면 스퍼터링법으로 형성한다. 이 때의 조건으로서는, 예를 들면, 기판 온도를 350℃로 하고, 성막 파워를 1kW로 하고, Ar 가스의 유량을 36sccm으로 하고, O2 가스의 유량을 144sccm으로 하고, 챔버 내의 압력을 6.2Pa로 하고, 성막 시간을 22초간으로 한다. 이 결과, 두께가 25nm 정도의 백금 산화물막(328)이 형성된다. 그리고, 백금 산화물막(328) 위에 백금막(329)을, 예를 들면 스퍼터링법으로 형성한다. 이 때의 조건으로서는, 예를 들면 기판 온도를 100℃로 하고, 성막 파워를 1kW로 하고, Ar 가스의 유량을 100sccm으로 하고, 챔버 내의 압력을 0.4Pa로 하고, 성막 시간을 32초간으로 한다. 이 결과, 두께가 50nm 정도의 백금막(329)이 형성된다.
이들의 이리듐막(325), 산화이리듐막(326), 백금막(327), 백금 산화물막(328) 및 백금막(329)으로 배리어 메탈막 및 하부 전극막이 구성된다. 배리어 메탈막 및 하부 전극막으로서, 다음과 같은 적층체를 사용해도 좋다. 예를 들면, (a) Ir막 위에 Ti막이 형성된 적층체, (b) Ir막 위에, Ti막 및 TiAlN막이 순차 형성된 적층체, (c) Pt막 위에 Ti막이 형성된 적층체, (d) Pt막 위에 IrO2막이 형성된 적층체, (e) Pt막 위에 RuO2막이 형성된 적층체, (f) Pt막 위에 LSCO((La1-XSrX)CuO3) 막이 형성된 적층체, (g) Pt막 위에, Ti막 및 TiAlN막이 순차 형성된 적층체 등을 사용해도 좋다. 즉, Pt, Ir, Ru, Rh, Re, Os, Pd, SrRuO3 및 TiAlN으로 이루어지는 군에서 선택된, 적어도 1종을 함유하는 금속 또는 금속 산화물의 단막 및 적층 도전성막을 사용할 수 있다.
상기의 적층체를 형성한 후, 예를 들면 750℃에서, Ar 분위기 중의 급속 가열 처리(RTA)를 60초간 실시함으로써, 백금막(329)을 결정화시킨다. 이어서, 도 6C에 나타내는 바와 같이, 백금막(329) 위에 강유전체막, 예를 들면 PLZT((Pb,La)(Zr,Ti)O3)막(330)을, 예를 들면 스퍼터링법으로 형성하고, 그 결정화 어닐링을 행한다. PLZT막(330)은, 예를 들면 MOCVD법에 의해 형성할 수도 있지만, MOCVD법을 사용할 경우에는, 하부 전극막의 구성을 다른 것으로 변경함이 바람직하다.
결정화 어닐링 후, PLZT막(330) 위에 상부 전극막(331)을 스퍼터링에 의해 형성한다. 상부 전극막(331)은, 예를 들면 서로 조성이 다른 2층의 산화이리듐막으로 구성한다. 1층째의 산화이리듐막의 형성에서는, 예를 들면 기판 온도를 실온으로 하고, 성막 파워를 2kW로 하고, Ar 가스의 유량을 100sccm으로 하고, O2 가스의 유량을 59sccm으로 한다. 그리고, 1층째의 산화이리듐막은, 예를 들면 50nm 정도로 한다. 1층째의 산화이리듐막을 형성한 후에는, 어닐링을 행하고, 그 후, 2층째의 산화이리듐막을 형성한다. 2층째의 산화이리듐막은, 예를 들면 75∼125nm 정도로 한다. 계속해서, 반도체 기판(웨이퍼)(311)의 배면(뒷면)의 세정을 행한다.
그리고, 상부 전극막(331) 위에 이리듐 밀착막(마스크 밀착막)(332)을, 예를 들면 스퍼터링법으로 형성한다. 이 때의 조건으로서는, 예를 들면 기판 온도를 400℃ 이상으로 하고, Ar 가스의 유량을 100sccm으로 하고, 성막 파워를 1kW로 하고, 성막 시간을 7초간으로 한다. 이 결과, 두께가 10nm 정도의 이리듐 밀착막(332)이 형성된다. 이리듐 밀착막(332)을 형성한 후, 상부 전극막(331), PLZT막(330), 백금막(329), 백금 산화물막(328), 백금막(327), 산화이리듐막(326) 및 이리듐막(325)을 패터닝할 때에 하드 마스크로서 사용하는 질화티탄막(도시않음) 및 TEOS를 사용한 실리콘 산화막(도시않음)을 순차 형성한다. 질화티탄막은, 예를 들면 200℃에서 형성하고, 그 두께는 200nm 정도이다. 또한, 실리콘 산화막은, 예를 들면 390℃에서 형성하고, 그 두께는 390nm 정도이다.
다음으로, 실리콘 산화막 및 질화티탄막을 패터닝함으로써, 스택형의 강유전체 커패시터를 형성하는 예정 영역에만 하드 마스크를 형성한다. 이어서, 실리콘 산화막 및 질화티탄막을 하드 마스크로서 사용한 패터닝 및 에칭 기술을 이용하여, 이리듐 밀착막(332), 상부 전극막(331), PLZT막(330), 백금막(329), 백금 산화물막(328), 백금막(327), 산화이리듐막(326) 및 이리듐막(325)을 일괄하여 가공함으로써, 도 6D에 나타내는 바와 같이, 스택 구조의 강유전체 커패시터를 형성한다. 이 강유전체 커패시터가 도 1에서의 강유전체 커패시터(1)에 상당한다. 그 후, 하드 마스크(실리콘 산화막 및 질화티탄막)를 제거한다. 계속해서, 산소 분위기에서, 예를 들면 300℃∼500℃, 30∼120분간의 열처리를 행한다.
이어서, 전면에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 배리어막(335)을 형성한다. 배리어막(335)으로서는, 예를 들면 스퍼터링법 또는 CVD법에 의해 막두께가 20nm인 산화알루미늄막을 형성한다. 계속해서, 성막이나 에칭 프로세스 등에 의한 PLZT막(330)에의 데미지를 회복하기 위해서, 회복 어닐링을 실시한다. 예를 들면 산소 분위기에서, 500℃∼700℃, 30분간∼120분간의 열처리를 행한다.
다음으로, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 예를 들면 막두께가 1500nm인 실리콘 산화물로 구성되는 층간 절연막(336)을 형성한다. 층간 절연막(336)으로서 실리콘 산화막을 형성할 경우에는, 원료 가스로서, 예를 들면, TEOS 가스와 산소 가스와 헬륨 가스의 혼합 가스를 사용한다. 또, 층간 절연막(336)으로서, 예를 들면, 절연성을 갖는 무기막 등을 형성해도 좋다. 층간 절연막(336)의 형성후, 예를 들면 CMP법에 의해, 층간 절연막(336)의 표면을 평탄화한다.
계속해서, 도 6E에 나타내는 바와 같이, 포토리소그래피 기술을 이용하여, 층간 절연막(336)에 배리어막(335)까지 도달하는 홈(337)을 형성한다. 홈(337)의 위치는, 예를 들면 어레이상으로 배치되어 있는, 모든 강유전체 커패시터를 둘러싸도록 해도 좋고, 또한, 어레이상으로 배치되어 있는 강유전체 커패시터 중의 1 또는 2이상을 둘러싸는 홈(337)을 복수 개소에 형성해도 좋다.
또, 본 실시 형태에서는, 배리어막(335)으로서 산화알루미늄막이 형성되어 있기 때문에, 홈(337)을 형성함에 있어서는 배리어막(335)을 에칭 스토퍼막으로서 사용할 수 있다.
그리고, 본 실시 형태에서는, 도 6E에 나타내는 바와 같이, 홈(337)의 형성에 이어서 홈(337)의 측벽을 경사시킨다. 이와 같이 가공함에 있어서는, 예를 들 면 Ar 가스를 사용한 에칭을 행한다. 측벽의 경사 각도는 60˚ 이하로 함이 바람직하다.
이어서, N2O 가스 또는 N2 가스 등을 사용하여 발생시킨 플라즈마 분위기에서, 열처리를 행한다. 열처리 결과, 층간 절연막(336) 중의 수분이 제거됨과 동시에, 층간 절연막(336)의 막질이 변화하여, 층간 절연막(336) 중에 수분이 들어가기 어려워진다.
그 후, 도 6F에 나타내는 바와 같이, 전면에, 예를 들면 스퍼터링법 또는 CVD법에 의해, 배리어막(338)을 형성한다. 배리어막(338)으로서는, 예를 들면, 막두께가 50nm∼100nm인 산화알루미늄막을 형성한다. 강유전체 커패시터의 위쪽에서는, 평탄화된 층간 절연막(336) 위에 배리어막(338)이 형성되기 때문에, 배리어막(338)은 평탄해진다. 또한, 배리어막(338)은 홈(337) 내에도 형성된다. 이 때, 홈(337)의 측벽이 경사져 있기 때문에(예를 들면 60˚ 이하), 배리어막(338)은 양호한 커버리지로 거의 균일하게 형성된다.
다음으로, 도 6G에 나타내는 바와 같이, 전면에, 예를 들면 플라즈마 TEOSCVD법에 의해, 층간 절연막(339)을 형성한다. 층간 절연막(339)으로서는, 예를 들면 막두께가 800nm∼1000nm인 실리콘 산화막을 형성한다. 또, 층간 절연막(339)으로서, SiON막 또는 실리콘 질화막 등을 형성해도 좋다. 다음으로, 예를 들면 CMP법에 의해, 층간 절연막(339)의 표면을 평탄화한다.
그 후, 패터닝 및 에칭 기술을 이용하여 도체 플러그(324)까지 도달하는 컨 택트 홀을 층간 절연막(339), 배리어막(338), 층간 절연막(336) 및 배리어막(335)에 형성한다.
그 후, 제1 실시 형태에서의 도체 플러그(56)의 형성과 마찬가지로, 도체 플러그(56) 및 배선(58)을 형성한다. 계속해서, 제2 실시 형태와 마찬가지로, 실리콘 산화막(60)의 형성에서, 패드 개구부 형성까지의 처리를 행하여, 반도체 장치를 완성시킨다. 또, 강유전체 커패시터에 접속되는 배선(56)은 플레이트선에 접속되고, 도체 플러그(56)를 거쳐 MOS 트랜지스터(320)에 접속되는 배선은 비트선에 접속된다.
이와 같은 스택형의 강유전체 커패시터에 응용한 실시 형태에서도, 제1 실시 형태 등과 마찬가지로, 옆쪽으로부터 침입하는 수소에 대하여 충분한 배리어 효과를 얻는 것이 가능하다. 따라서, 수율이 향상함과 동시에, 보다 엄격한 조건 하에서의 수명이 향상한다.
또, 본 발명에서, 배리어막은, 산화알루미늄막 및 산화티탄막에 한정되지 않고, 금속 산화막 또는 금속 질화막 등의, 적어도 수소 또는 물의 확산을 방지할 수 있는 막이면 좋다. 예를 들면, Al 질화막, Al 산질화막, Ta 산화막, Ta 질화막 및 Zr 산화막, Si 산질화막 등을 사용할 수 있다. 단, 금속 산화막은 치밀하기 때문에, 비교적 얇은 경우라도, 수소의 확산을 확실히 방지함이 가능하다. 따라서, 미세화의 관점에서는 배리어막으로서 금속 산화물을 사용함이 바람직하다.
또한, 강유전체막을 구성하는 물질의 결정 구조는, 페로브스카이트(perovskite)형 구조에 한정되는 것이 아니고, 예를 들면 Bi 층상 구조라도 좋 다. 또한, 강유전체막을 구성하는 물질의 조성도 특별히 한정되는 것은 아니다. 예를 들면, 액셉터 원소로서, Pb(납), Sr(스트론튬), Ca(칼슘), Bi(비스무트), Ba(바륨), Li(리튬) 및/또는 Y(이트륨)이 함유되어 있어도 좋고, 도너 원소로서, Ti(티탄), Zr(지르코늄), Hf(하프늄), V(바나듐), Ta(탄탈), W(텅스텐), Mn(망간), Al(알루미늄), Bi(비스무트) 및/또는 Sr(스트론튬)이 함유되어 있어도 좋다.
강유전체막을 구성하는 물질의 화학식으로서는, 예를 들면, Pb(Zr,Ti)O3, (Pb,Ca)(Zr,Ti)O3, (Pb,Ca)(Zr,Ti,Ta)O3, (Pb,Ca)(Zr,Ti,W)O3, (Pb,Sr)(Zr,Ti)O3, (Pb,Sr)(Zr,Ti,W)O3, (Pb,Sr)(Zr,Ti,Ta)O3, (Pb,Ca,Sr)(Zr,Ti)O3, (Pb,Ca,Sr)(Zr,Ti,W)O3, (Pb,Ca,Sr)(Zr,Ti,Ta)O3, SrBi2(TaxNb1 -x)2O9, SrBi2Ta2O9, Bi4Ti2O12, Bi4Ti3O9, 및 BaBi2Ta2O9를 들 수 있지만, 이들에 한정되지 않는다. 또한, 이들에 Si가 첨가되어 있어도 좋다.
또한, 본 발명은 강유전체 메모리에의 적용에 한정되는 것이 아니고, 예를 들면, DRAM 등에 적용해도 좋다. DRAM에 적용할 경우에는, 강유전체막 대신에, 예를 들면, (BaSr)TiO3막(BST막), SrTiO3막(STO막), Ta2O5막 등의 고유전체막을 사용하면 좋다. 또, 고유전체막이라 함은, 비유전율이 이산화실리콘보다 높은 유전체막이다.
또한, 상부 전극 및 하부 전극의 조성도 특별히 한정되지 않는다. 하부 전극은, 예를 들면, Pt(플라티나), Ir(이리듐), Ru(루테늄), Rh(로듐), Re(레늄), Os(오스뮴) 및/또는 Pd(팔라듐)으로 구성되어 있어도 좋고, 이들의 산화물로 구성되어 있어도 좋다. 상부 전극은, 예를 들면, Pt, Ir, Ru, Rh, Re, Os 및/또는 Pd의 산화물로 구성되어 있어도 좋다. 또한, 상부 전극은 복수의 막이 적층되어 구성되어 있어도 좋다.
또한, 강유전체 메모리 셀의 구조는, 1T1C형에 한정되지 않고, 2T2C형이라도 좋다. 또한, 강유전체 메모리에서는, 강유전체 커패시터 자체가 기억부 및 스위칭부를 겸용하는 구성으로 되어 있어도 좋다. 이 경우, MOS 트랜지스터의 게이트 전극 대신에 강유전체 커패시터가 형성된 구조가 된다. 즉, 반도체 기판 위에 게이트 절연막을 거쳐 강유전체 커패시터가 형성된다.
또한, 강유전체막의 형성 방법은 특별히 한정되지 않는다. 예를 들면, 졸·겔법, 유기 금속 분해(MOD)법, CSD(Chemical Solution Deposition)법, 화학 기상 증착(CVD)법, 에피텍셜(epitaxial) 성장법, 스퍼터링법, MOCVD(Metal Organic Chemical Vapor Deposition)법 등을 채용할 수 있다.
또, 특허 문헌 2(일본 특개2003-115545호 공보)에는, 커패시터를 산화탄탈막 등으로 덮은 후에, 산화알루미늄막으로 더 덮음이 기재되어 있다. 그러나, 이와 같은 구조를 채용해도, 옆쪽으로부터 침입하는 수소에 대한 배리어 성능을 충분히 확보하기는 곤란하다.
또한, 특허 문헌 3(일본 특개2001-210798호 공보)에는, 질화실리콘막 및 산화알루미늄막으로 이루어지는 적층체에 의해 커패시터를 직접 덮음이 개시되어 있다. 그러나, 이와 같은 구조를 채용해도, 옆쪽으로부터 침입하는 수소에 대한 배 리어 성능을 충분히 확보하기는 곤란하다.
또한, 특허 문헌 4(일본 특개2003-174145호 공보)에는, 워드선이 뻗은 방향과 평행한 방향으로 늘어선 복수의 강유전체 커패시터 사이로 상부 전극을 공유시키고, 이들 강유전체 커패시터를 직접 덮는 수소 배리어막을 마련하고, 이들 강유전체 커패시터 사이에도 수소 배리어막을 마련하고, 비트선이 뻗은 방향과 평행한 방향으로 늘어선 복수의 강유전체 커패시터 사이에 극간을 마련함이 기재되어 있다. 그러나, 옆쪽으로부터 침입하는 수소에 대한 배리어 성능을 충분히 확보하기는 곤란하다. 특히, 어레이상으로 배열된 강유전체 커패시터 중에서 가장 외측에 위치하는 것에서, 열화가 생기기 쉽다. 또한, 장치 내부에 극간을 마련할 필요가 있기 때문에, 공정이 복잡해지는 동시에, 충분한 강도 및 특성이 저하할 우려가 있다. 또한, 하부 전극간에 존재하는 수소 배리어막의 영향으로, 강유전체막의 결정성이 저하하거나, 강유전체막이 벗겨지기 쉬워지거나 한다.
이상 상술한 바와 같이, 본 발명에 의하면, 강유전체 커패시터에 대한 옆쪽으로부터의 수소 등의 침입도 방지할 수 있다. 이 때문에, 수율을 향상시키는 것이 가능하다. 또한, 수명을 연장하는 것도 가능하다. 또한, 사용 온도 범위를 확대하는 것도 가능하다.
Claims (20)
- 반도체 기판의 위쪽에 형성된 복수개의 강유전체 커패시터와,상기 강유전체 커패시터를 직접 덮어, 수소 또는 물의 확산을 방지하는 제1 배리어막과,상기 제1 배리어막 위에 형성된 층간 절연막과,상기 층간 절연막 위에 형성되어, 상기 강유전체 커패시터에 접속된 배선을 갖고,상기 층간 절연막은 상기 복수개의 강유전체 커패시터 중의 적어도 1개를 위쪽 및 옆쪽으로부터 덮어, 수소 또는 물의 확산을 방지하는 1 또는 2이상의 제2 배리어막을 포함하고,상기 제1 배리어막이 강유전체막의 측면 및 상면을 직접 덮고,상기 1 또는 2이상의 제2 배리어막이 상기 복수개의 강유전체 커패시터를 공통으로 덮는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,상기 제2 배리어막은 상기 복수개의 강유전체 커패시터 사이에 위치하는 경사부를 갖고,상기 경사부와 상기 반도체 기판의 표면이 이루는 각도는 60˚ 이하인 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,상기 제2 배리어막은 상기 강유전체 커패시터의 위쪽에 위치하는 평탄부를 갖는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,상기 배선은 복수의 배선층에 걸쳐 형성되고,상기 배선층간에는, 수소 또는 물의 확산을 방지하는 하나 이상의 제3 배리어막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 반도체 기판의 위쪽에 복수개의 강유전체 커패시터를 형성하는 공정과,상기 복수개의 강유전체 커패시터를 직접 덮어, 수소 또는 물의 확산을 방지하는 제1 배리어막을 형성하는 공정과,상기 제1 배리어막 위에 층간 절연막을 형성하는 공정과,상기 층간 절연막 위에, 상기 복수개의 강유전체 커패시터에 접속되는 배선을 형성하는 공정을 갖고,상기 제1 배리어막이 강유전체막의 측면 및 상면을 직접 덮고,상기 층간 절연막을 형성하는 공정은, 상기 복수개의 강유전체 커패시터 중의 적어도 1개를 위쪽 및 옆쪽으로부터 덮어, 수소 또는 물의 확산을 방지하는 1 또는 2이상의 제2 배리어막을 형성함으로써, 상기 1 또는 2이상의 제2 배리어막에, 상기 복수개의 강유전체 커패시터를 공통으로 덮는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제5항에 있어서,상기 층간 절연막을 형성하는 공정은,상기 제1 배리어막 위에 제1 절연막을 형성하는 공정과,상기 제1 절연막을 평탄화하는 공정과,상기 제1 절연막에 1 또는 2이상의 홈을, 당해 1 또는 2이상의 홈에 의해 상기 복수개의 강유전체 커패시터의 모두가 둘러싸이도록 형성하는 공정과,상기 절연막 위 및 상기 홈의 내부에 상기 제2 배리어막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제6항에 있어서,상기 홈의 측면과 상기 반도체 기판의 표면이 이루는 각도를 60˚ 이하로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제6항에 있어서,상기 홈을 형성하는 공정과 상기 제2 배리어막을 형성하는 공정 사이에, 열처리를 실시하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제8항에 있어서,상기 열처리를, 적어도 N2O를 사용하여 발생시킨 플라즈마 분위기 중에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제5항에 있어서,상기 배선을 복수의 배선층에 걸쳐 형성하고,상기 배선층간에는, 수소 또는 물의 확산을 방지하는 하나 이상의 제3 배리어막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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