JP5251129B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、強誘電体キャパシタを備えた不揮発性メモリに好適な半導体装置及びその製造方法に関する。
近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタに保持する強誘電体メモリ（ＦｅＲＡＭ）の開発が進められている。強誘電体メモリは、電源を切っても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久性、低消費電力を実現できることから特に注目されている。
強誘電体キャパシタを構成する強誘電体膜としては、残留分極量が大きなＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）膜、及びＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）膜等のペロブスカイト結晶構造を有する強誘電体酸化物が主として用いられている。ＰＺＴ膜の残留分極量は、１０〜３０μＣ／ｃｍ２程度である。但し、強誘電体膜の特性（残留分極量及び誘電率等）は水分により劣化しやすい。強誘電体メモリには、水との親和性が高いシリコン酸化膜等が層間絶縁膜として用いられており、また、強誘電体メモリの製造過程では、層間絶縁膜及び金属配線に対する熱処理が行われる。そして、外部から侵入し層間絶縁膜中に存在する水分が、この熱処理の際に水素と酸素とに分解され、水素が強誘電体膜中の酸素原子と反応してしまう。この結果、強誘電体膜に酸素欠陥が生じ、結晶性が低下して特性が劣化してしまうのである。また、強誘電体メモリの長期間の使用によっても同様の現象が発生する。
このような水分の侵入及び水素の拡散に伴う特性の劣化は、強誘電体キャパシタだけでなく、半導体装置中のトランジスタ等の他の素子においても生じることがある。
そこで、従来、水分の侵入及び水素の拡散等の防止を目的として、強誘電体キャパシタの上方にアルミニウム酸化膜が形成されている。例えば、強誘電体キャパシタを直接包み込むようにアルミニウム酸化膜を形成する技術がある。また、強誘電体キャパシタの上方に位置する配線層の更に上方にアルミニウム酸化膜を形成する技術もある。これらの技術は、例えば特許文献１〜５に記載されている。
しかしながら、上記の従来技術によっても強誘電体特性が十分に確保されているとはいえない。
特開２００３−１９７８７８号公報 特開２００１−６８６３９号公報 特開２００３−１７４１４５号公報 特開２００２−１７６１４９号公報 特開２００３−１００９９４号公報
本発明の目的は、強誘電体キャパシタの特性を十分に確保することができる半導体装置及びその製造方法を提供することにある。
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
半導体装置の一態様には、半導体基板の上方に形成され、下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタが設けられている。前記強誘電体キャパシタの上方に第１の層間絶縁膜が設けられている。前記第１の層間絶縁膜上に、前記上部電極又は前記下部電極の少なくとも一方にその一部が接続された第１の配線が形成されている。前記第１の配線の側面及び上面並びに前記第１の層間絶縁膜上に形成され、水素又は水分の拡散を防止する第１のバリア膜と、前記第１のバリア膜上に形成された絶縁膜と、前記絶縁膜の上面及び前記第１の配線上の前記第１のバリア膜の上面を有する平坦な面上に形成され、水素又は水分の拡散を防止する第２のバリア膜と、が設けられている。前記第２のバリア膜上に第２の層間絶縁膜が形成されている。前記第２の層間絶縁膜上に、その一部が前記第１の配線に接続された第２の配線が形成されている。
半導体装置の他の一態様には、半導体基板の上方に形成され、下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタが設けられている。前記強誘電体キャパシタの上方に第１の層間絶縁膜が設けられている。前記第１の層間絶縁膜上に、前記上部電極又は前記下部電極の少なくとも一方にその一部が接続された第１の配線が形成されている。前記第１の配線の側面及び前記第１の層間絶縁膜上に形成され、水素又は水分の拡散を防止する第１のバリア膜と、前記第１のバリア膜上に形成された絶縁膜と、前記絶縁膜の上面及び前記第１の配線の上面を有する平坦な面上に形成され、水素又は水分の拡散を防止する第２のバリア膜と、が設けられている。前記第２のバリア膜上に第２の層間絶縁膜が形成されている。前記第２の層間絶縁膜上に、その一部が前記第１の配線に接続された第２の配線が形成されている。
半導体装置の製造方法の一態様では、半導体基板の上方に、下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタを形成した後、前記強誘電体キャパシタの上方に、第１の層間絶縁膜を形成する。前記第１の層間絶縁膜上に、前記上部電極又は前記下部電極の少なくとも一方にその一部が接続される第１の配線を形成する。次に、前記第１の配線の側面及び前記第１の配線の上面、前記第１の層間絶縁膜上に、水素又は水分の拡散を防止する第１のバリア膜を形成する。前記第１のバリア膜上に、上面が前記第１のバリア膜の上面よりも高い位置にある絶縁膜を形成する。前記絶縁膜の上面を平坦化して、前記第１の配線上の前記第１のバリア膜の上面を露出し、前記絶縁膜の上面及び前記第１のバリア膜の上面を有する平坦な面を形成する。平坦化された前記絶縁膜及び前記第１のバリア膜上に、水素又は水分の拡散を防止する第２のバリア膜を形成する。次いで、前記第２のバリア膜上に第２の層間絶縁膜を形成する。そして、前記第２の層間絶縁膜上に、その一部が前記第１の配線に接続される第２の配線を形成する。
半導体装置の製造方法の他の一態様では、半導体基板の上方に、下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタを形成した後、前記強誘電体キャパシタの上方に、第１の層間絶縁膜を形成する。前記第１の層間絶縁膜上に、前記上部電極又は前記下部電極の少なくとも一方にその一部が接続される第１の配線を形成する。次に、前記第１の配線の側面及び前記第１の配線の上面、前記第１の層間絶縁膜上に、水素又は水分の拡散を防止する第１のバリア膜を形成する。前記第１のバリア膜上に、上面が前記第１の配線の上面よりも高い位置にある絶縁膜を形成する。前記絶縁膜の上面を平坦化して、前記配線の上面を露出し、前記絶縁膜の上面及び前記第１の配線の上面を有する平坦な面を形成する。平坦化された前記絶縁膜及び前記第１の配線上に、水素又は水分の拡散を防止する第２のバリア膜を形成する。次いで、前記第２のバリア膜上に第２の層間絶縁膜を形成する。そして、前記第２の層間絶縁膜上に、その一部が前記第１の配線に接続される第２の配線を形成する。
図１は、参考例に係る強誘電体メモリ（半導体装置）の構造を示す断面図である。 図２Ａは、本発明の第１の実施形態に係る強誘電体メモリを示す平面図である。 図２Ｂは、本発明の第１の実施形態に係る強誘電体メモリを示す断面図である。 図３Ａは、本発明の第１の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図３Ｂは、図３Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図３Ｃは、図３Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。 図３Ｄは、図３Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。 図３Ｅは、図３Ｄに引き続き、強誘電体メモリの製造方法を示す断面図である。 図３Ｆは、図３Ｅに引き続き、強誘電体メモリの製造方法を示す断面図である。 図３Ｇは、図３Ｆに引き続き、強誘電体メモリの製造方法を示す断面図である。 図３Ｈは、図３Ｇに引き続き、強誘電体メモリの製造方法を示す断面図である。 図３Ｉは、図３Ｈに引き続き、強誘電体メモリの製造方法を示す断面図である。 図３Ｊは、図３Ｉに引き続き、強誘電体メモリの製造方法を示す断面図である。 図３Ｋは、図３Ｊに引き続き、強誘電体メモリの製造方法を示す断面図である。 図３Ｌは、図３Ｋに引き続き、強誘電体メモリの製造方法を示す断面図である。 図３Ｍは、図３Ｌに引き続き、強誘電体メモリの製造方法を示す断面図である。 図３Ｎは、図３Ｍに引き続き、強誘電体メモリの製造方法を示す断面図である。 図３Ｏは、図３Ｎに引き続き、強誘電体メモリの製造方法を示す断面図である。 図３Ｐは、図３Ｏに引き続き、強誘電体メモリの製造方法を示す断面図である。 図３Ｑは、図３Ｐに引き続き、強誘電体メモリの製造方法を示す断面図である。 図３Ｒは、図３Ｑに引き続き、強誘電体メモリの製造方法を示す断面図である。 図３Ｓは、図３Ｒに引き続き、強誘電体メモリの製造方法を示す断面図である。 図３Ｔは、図３Ｓに引き続き、強誘電体メモリの製造方法を示す断面図である。 図３Ｕは、図３Ｔに引き続き、強誘電体メモリの製造方法を示す断面図である。 図３Ｖは、図３Ｕに引き続き、強誘電体メモリの製造方法を示す断面図である。 図３Ｗは、図３Ｖに引き続き、強誘電体メモリの製造方法を示す断面図である。 図３Ｘは、図３Ｗに引き続き、強誘電体メモリの製造方法を示す断面図である。 図３Ｙは、図３Ｘに引き続き、強誘電体メモリの製造方法を示す断面図である。 図４は、図３Ｒと同じく、図３Ｑに引き続き、強誘電体メモリの製造方法を示す断面図である。 図５Ａは、第１の実施形態における水分の離脱経路を示す図である。 図５Ｂは、参考例における水分の離脱経路を示す図である。 図６Ａは、本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。 図６Ｂは、図６Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。 図７は、本発明の第２の実施形態に係る強誘電体メモリを示す断面図である。 図８は、本発明の第３の実施形態に係る強誘電体メモリを示す断面図である。 図９は、本発明の第４の実施形態に係る強誘電体メモリを示す断面図である。
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。
（参考例）
先ず、参考例について説明する。この参考例は、本願発明者が本発明に至る過程で想到した技術である。図１は、参考例に係る強誘電体メモリ（半導体装置）の構造を示す断面図である。
図１に示すように、シリコン基板等の半導体基板１０１０上に、素子領域を画定する素子分離領域１０１２が形成されている。素子分離領域１０１２により画定された素子領域内に、ウェル１０１４ａ及び１０１４ｂが形成されている。
ウェル１０１４ａ及び１０１４ｂ上に、ゲート絶縁膜１０１６を介してゲート電極（ゲート配線）１０１８が形成されている。ゲート電極１０１８は、例えば、ポリシリコン膜上に、タングステンシリサイド膜等の金属シリサイド膜が積層されたポリサイド構造を有している。ゲート電極１０１８上に、シリコン酸化膜等の絶縁膜１０１９が形成されている。ゲート電極１０１８及び絶縁膜１０１９の側方に、サイドウォール絶縁膜１０２０が形成されている。
ウェル１０１４ａ及び１０１４ｂの表面には、平面視でゲート電極１０１８を挟むようにしてソース／ドレイン拡散層１０２２が形成されている。このように、ゲート電極１０１８とソース／ドレイン拡散層１０２２とを有するトランジスタ１０２４が構成されている。トランジスタ１０２４のゲート長は、例えば、０．３５μｍ又は０．１１〜０．１８μｍである。
更に、トランジスタ１０２４を覆うＳｉＯＮ膜１０２５及びシリコン酸化膜１０２６が順次積層されている。ＳｉＯＮ膜１０２５の厚さは、例えば２００ｎｍであり、シリコン酸化膜２６の厚さは、例えば６００ｎｍである。ＳｉＯＮ膜１０２５及びシリコン酸化膜１０２６から層間絶縁膜１０２７が構成されている。層間絶縁膜１０２７の表面は平坦化されている。
層間絶縁膜１０２７上に、例えば膜厚が１００ｎｍのシリコン酸化膜１０３４が形成されている。平坦化された層間絶縁膜１０２７上に形成されているため、シリコン酸化膜１０３４も平坦である。
シリコン酸化膜１０３４上に、下部電極１０３６が形成されている。下部電極１０３６は、例えば、膜厚が２０〜５０ｎｍの酸化アルミニウム膜１０３６ａと、その上に積層された膜厚が１００〜２００ｎｍのＰｔ膜１０３６ｂとから構成されている。
下部電極１０３６上に、強誘電体膜１０３８が形成されている。強誘電体膜１０３８としては、例えば膜厚が１００〜２５０ｎｍのＰｂＺｒ１−ＸＴｉＸＯ３膜（ＰＺＴ膜）が用いられている。
強誘電体膜１０３８上に、上部電極１０４０が形成されている。上部電極１０４０は、例えば、膜厚が２５〜７５ｎｍのＩｒＯＸ膜１０４０ａと、その上に積層された膜厚が１５０〜２５０ｎｍのＩｒＯＹ膜１０４０ｂとから構成されている。なお、ＩｒＯＹ膜１０４０ｂの酸素の組成比Ｙは、ＩｒＯＸ膜１０４０ａの酸素の組成比Ｘより高く設定されている。
下部電極１０３６、強誘電体膜１０３８及び上部電極４０１０から強誘電体キャパシタ１０４２が構成されている。
強誘電体膜１０３８及び上部電極１０４０の上面及び側面を覆うようにバリア膜１０４４が形成されている。バリア膜１０４４としては、例えば厚さが２０〜１００ｎｍの酸化アルミニウム（Ａｌ２Ｏ３）膜が用いられている。
バリア膜１０４４は、水素及び水分の拡散を防止する機能を有する膜である。強誘電体膜１０３８に水素又は水分が達すると、強誘電体膜１０３８を構成する金属酸化物が水素又は水分により還元されてしまい、強誘電体キャパシタ１０４２の電気特性が劣化してしまう。強誘電体膜１０３８及び上部電極１０４０の上面及び側面を覆うようにバリア膜１０４４を形成することにより、強誘電体膜１０３８に水素及び水分が達するのが抑制されるため、強誘電体キャパシタ１０４２の電気的特性の劣化を抑制することが可能となる。
更に、バリア膜１０４４及び強誘電体キャパシタ１０４２を覆うバリア膜１０４６が形成されている。バリア膜１０４６としては、例えば膜厚が２０〜１００ｎｍの酸化アルミニウム膜が用いられている。バリア膜１０４６は、バリア膜１０４４と同様に、水素及び水分の拡散を防止する機能を有する膜である。
バリア膜１０４６上に、例えば膜厚が１５００ｎｍのシリコン酸化膜等の層間絶縁膜１０４８が形成されている。層間絶縁膜１０４８の表面は、平坦化されている。
層間絶縁膜１０４８、バリア膜１０４６、シリコン酸化膜１０３４及び層間絶縁膜１０２７に、ソース／ドレイン拡散層１０２２に達するコンタクトホール１０５０ａ及び１０５０ｂが形成されている。また、層間絶縁膜１０４８、バリア膜１０４６及びバリア膜１０４４に、上部電極１０４０に達するコンタクトホール５２ａが形成されている。更に、層間絶縁膜１０４８、バリア膜１０４６及びバリア膜１０４４に、下部電極１０３６に達するコンタクトホール１０５２ｂが形成されている。
コンタクトホール１０５０ａ及び１０５０ｂ内には、バリアメタル膜（図示せず）が形成されている。このバリアメタル膜は、例えば、膜厚が２０ｎｍのＴｉ膜と、その上に形成された膜厚が５０ｎｍのＴｉＮ膜とから構成されている。バリアメタル膜のうち、Ｔｉ膜はコンタクト抵抗を低減するために形成され、ＴｉＮ膜は導体プラグ材料のタングステンの拡散を防止するために形成されている。後述するコンタクトホールの夫々に形成されるバリアメタル膜についても、同様の目的で形成されている。
更に、バリアメタル膜が形成されたコンタクトホール１０５０ａ及び１０５０ｂ内には、タングステンからなる導体プラグ１０５４ａ及び１０５４ｂが夫々埋め込まれている。
層間絶縁膜１０４８上及びコンタクトホール１０５２ａ内に、導体プラグ１０５４ａと上部電極１０４０とに電気的に接続された配線１０５６ａが形成されている。また、層間絶縁膜１０４８上及びコンタクトホール１０５２ｂ内に、下部電極１０３６に電気的に接続された配線１０５６ｂが形成されている。更に、層間絶縁膜１０４８上に、導体プラグ１０５４ｂに電気的に接続された配線１０５６ｃが形成されている。配線１０５６ａ、１０５６ｂ及び１０５６ｃ（第１金属配線層１０５６）は、例えば、膜厚が１５０ｎｍのＴｉＮ膜と、その上に形成された膜厚が５５０ｎｍのＡｌＣｕ合金膜と、その上に形成された膜厚が５ｎｍのＴｉ膜と、その上に形成された膜厚が１５０ｎｍのＴｉＮ膜とから構成されている。
このように、トランジスタ１０２４のソース／ドレイン拡散層１０２２と強誘電体キャパシタ１０４２の上部電極１０４０とが、導体プラグ１０５４ａ及び配線１０５６ａを介して電気的に接続され、１つのトランジスタ１０２４及び１つの強誘電体キャパシタ１０４２を有するＦｅＲＡＭの１Ｔ１Ｃ型メモリセルが構成されている。図示しないが、複数のメモリセルがＦｅＲＡＭチップのメモリセル領域に配列されている。
更に、配線１０５６ａ、１０５６ｂ及び１０５６ｃの上面及び側面を覆うバリア膜１０５８が形成されている。バリア膜１０５８としては、例えば厚さが２０ｎｍの酸化アルミニウム膜が用いられている。
バリア膜１０５８は、バリア膜１０４４及び１０４６と同様に、水素及び水分の拡散を防止する機能を有する膜である。また、バリア膜１０５８は、プラズマによるダメージを抑えるためにも用いられている。
バリア膜１０５８上に、例えば膜厚が２６００ｎｍのシリコン酸化膜１０６０が形成されている。シリコン酸化膜１０６０の表面は、平坦化されている。シリコン酸化膜６０の配線１０５６ａ、１０５６ｂ及び１０５６ｃ上での厚さは、例えば１０００ｎｍである。
シリコン酸化膜１０６０上に、例えば膜厚が１００ｎｍのシリコン酸化膜１０６１が形成されている。平坦化されたシリコン酸化膜１０６０上に形成されているため、シリコン酸化膜１０６１も平坦である。
シリコン酸化膜１０６１上に、バリア膜１０６２が形成されている。バリア膜１０６２としては、例えば膜厚が２０〜７０ｎｍの酸化アルミニウム膜が用いられている。平坦なシリコン酸化膜１０６１上に形成されているため、バリア膜１０６２も平坦である。
バリア膜１０６２は、バリア膜１０４４、１０４６及び１０５８と同様に、水素及び水分の拡散を防止する機能を有する膜である。更に、バリア膜１０６２は平坦であるため、バリア膜１０４４、１０４６及び１０５８と比較して、極めて良好なカバレッジ（被覆性）で形成されている。従って、更に確実に水素及び水分の拡散を防止することができる。なお、バリア膜１０６２は、強誘電体キャパシタ１０４２を有する複数のメモリセルが配列されたＦｅＲＡＭチップのメモリセル領域のみならず、周辺回路領域等を含むＦｅＲＡＭチップの全面にわたって形成されている。
バリア膜１０６２上に、例えば膜厚が５０〜１００ｎｍのシリコン酸化膜１０６４が形成されている。
バリア膜１０５８、シリコン酸化膜１０６０、シリコン酸化膜１０６１、バリア膜１０６２及びシリコン酸化膜１０６４から層間絶縁膜１０６６が構成されている。
層間絶縁膜１０６６には、配線１０５６ｃに達するコンタクトホール１０６８が形成されている。
コンタクトホール１０６８内には、バリアメタル膜（図示せず）が形成されている。このバリアメタル膜は、例えば、膜厚が２０ｎｍのＴｉ膜と、その上に形成された膜厚が５０ｎｍのＴｉＮ膜とから構成されている。なお、Ｔｉ膜を形成せずに、ＴｉＮ膜のみからバリアメタル膜を構成してもよい。
バリアメタル膜が形成されたコンタクトホール１０６８内には、タングステンからなる導体プラグ１０７０が埋め込まれている。
層間絶縁膜１０６６上に、配線１０７２ａが形成されている。また、層間絶縁膜１０６６上に、導体プラグ１０７０に電気的に接続された配線１０７２ｂが形成されている。配線１０７２ａ及び１０７２ｂ（第２金属配線層１０７２）は、例えば、膜厚が５０ｎｍのＴｉＮ膜と、その上に形成された膜厚が５００ｎｍのＡｌＣｕ合金膜と、その上に形成された膜厚が５ｎｍのＴｉ膜と、その上に形成された膜厚が１５０ｎｍのＴｉＮ膜とから構成されている。
更に、配線１０７２ａ及び１０７２ｂを覆うシリコン酸化膜１０７４が形成されている。シリコン酸化膜１０７４の厚さは、例えば２２００ｎｍである。シリコン酸化膜１０７４の表面は、平坦化されている。
シリコン酸化膜１０７４上に、例えば膜厚が１００ｎｍのシリコン酸化膜１０７６が形成されている。平坦化されたシリコン酸化膜１０７４上に形成されているため、シリコン酸化膜１０７６も平坦である。
シリコン酸化膜１０７６上に、バリア膜１０７８が形成されている。バリア膜１０７８としては、例えば膜厚が２０〜１００ｎｍの酸化アルミニウム膜が用いられている。平坦なシリコン酸化膜１０７６上に形成されているため、バリア膜１０７８も平坦である。
バリア膜１０７８は、バリア膜１０４４、１０４６、１０５８及び１０６２と同様に、水素及び水分の拡散を防止する機能を有する膜である。更に、バリア膜１０７８は平坦であるため、バリア膜１０６２と同様に、バリア膜１０４４、１０４６及び１０５８と比較して、極めて良好なカバレッジ（被覆性）で形成されている。従って、更に確実に水素及び水分の拡散を防止することができる。なお、バリア膜１０７８は、バリア膜１０６２と同様に、強誘電体キャパシタ１０４２を有する複数のメモリセルが配列されたＦｅＲＡＭチップのメモリセル領域のみならず、周辺回路領域等を含むＦｅＲＡＭチップの全面にわたって形成されている。
バリア膜１０７８上に、例えば膜厚が１００ｎｍのシリコン酸化膜１０８０が形成されている。
シリコン酸化膜１０７４、シリコン酸化膜１０７６、バリア膜１０７８及びシリコン酸化膜１０８０から層間絶縁膜１０８２が構成されている。
層間絶縁膜１０８２には、夫々配線１０７２ａ及び１０７２ｂに達するコンタクトホール１０８４ａ及び１０８４ｂが形成されている。
コンタクトホール１０８４ａ及び１０８４ｂ内には、バリアメタル膜（図示せず）が形成されている。このバリアメタル膜は、例えば、膜厚が２０ｎｍのＴｉ膜と、その上に形成された膜厚が５０ｎｍのＴｉＮ膜とから構成されている。なお、Ｔｉ膜を形成せずに、ＴｉＮ膜のみからバリアメタル膜を構成してもよい。
バリアメタル膜が形成されたコンタクトホール１０８４ａ及び１０８４ｂ内には、タングステンからなる導体プラグ１０８６ａ及び１０８６ｂが夫々埋め込まれている。
層間絶縁膜１０８２上に、導体プラグ１０８６ａに電気的に接続された配線１０８８ａ、及び導体プラグ１０８６ｂに電気的に接続された配線（ボンディンクパッド）１０８８ｂが形成されている。配線１０８８ａ及び１０８８ｂ（第３金属配線層１０８８）は、例えば、膜厚が５０ｎｍのＴｉＮ膜と、その上に形成された膜厚が５００ｎｍのＡｌＣｕ合金膜と、その上に形成された膜厚が１５０ｎｍのＴｉＮ膜とから構成されている。
更に、配線１０８８ａ及び１０８８ｂを覆うシリコン酸化膜１０９０が形成されている。シリコン酸化膜１０９０の厚さは、例えば１００〜３００ｎｍである。シリコン酸化膜１０９０上に、例えば膜厚が３５０ｎｍのシリコン窒化膜１０９２が形成されている。シリコン窒化膜１０９２上に、例えば膜厚が２〜６μｍのポリイミド樹脂膜１０９４が形成されている。
ポリイミド樹脂膜１０９４、シリコン窒化膜１０９２、及びシリコン酸化膜１０９０には、配線（ボンディングパッド）１０８８ｂに達する開口部１０９６が形成されている。即ち、シリコン窒化膜１０９２及びシリコン酸化膜１０９０に、配線（ボンディングパッド）１０８８ｂに達する開口部１０９６ａが形成されている。更に、ポリイミド樹脂膜１０９４に、開口部１０９６ａを含む領域に、開口部１０９６ｂが形成されている。
配線（ボンディングパッド）１０８８ｂには、開口部１０９６を介して、外部回路（図示せず）が電気的に接続される。
このようにして、参考例に係る半導体装置が構成されている。
このような半導体装置では、バリア膜１０４４、１０４６及び１０５８の他に、平坦でカバレッジ（被覆性）が良好なバリア膜１０６２及び１０７８が形成されているため、より確実に水素及び水分をバリアし、水素及び水分が強誘電体膜１０３８に達するのを防止することができる。即ち、例えバリア膜１０６２及び１０７８の双方に欠陥が生じていたとしても、ほとんどの場合、それらの位置は互いにずれているため、少なくとも一方のバリア膜により水素及び水分の侵入を防止することができる。
しかし、このような参考例においては、導体プラグ１０７０、１０８６ａ及び１０８６ｂの形成の際に、バリアメタル膜及びタングステン膜に不良が生じることがあることが判明した。この要因について検討したところ、バリアメタル膜及びタングステン膜の形成の際に行われる約４００℃の高温プロセスの際に、バリア膜１０６２又は１０７８の下に形成されているシリコン酸化膜１０６０、１０６１、１０７４及び１０７６から排出された水分が、コンタクトホール１０６８、１０８４ａ及び１０８４ｂの側壁に付着して残存していることを見出した。
シリコン酸化膜１０６０、１０６１、１０７４及び１０７６には、ＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）を原料ガスとするプラズマＣＶＤ法により形成したＮＳＧ（Non-Silicate-Glass）膜を用いることが好ましいが、この膜中には水分が残留している。そして、その後の高温プロセスの際に、水分が膜中から離脱しようとする。しかし、上述の参考例では、シリコン酸化膜１０６０、１０６１、１０７４又は１０７６上にバリア膜１０６２又は１０７８が存在しているため、水分は上方に抜け出すことができず、コンタクトホール１０６８、１０８４ａ又は１０８４ｂの側壁から抜け出そうとして集中する。そして、側壁まで辿り着いたものの完全に外方に離脱することができなかった水分がコンタクトホールの側壁又はその内部に残ってしまう。このため、バリアメタル膜及びタングステン膜の成長が阻害されているのである。
そこで、本願発明者が更に検討を重ねた結果、以下のような実施形態に想到した。
（第１の実施形態）
ここで、本発明の第１の実施形態について説明する。図２Ａは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）を示す平面図であり、図２Ｂは、同じく強誘電体メモリを示す断面図である。
図２Ａ及び図２Ｂに示すように、第１の実施形態に係る強誘電体メモリは、メモリセル部１０１、ロジック回路部１０２、周辺回路部１０３及びパッド部１０４に区画されている。図２Ａ及び図２Ｂでは、便宜上、これらを一方向に並ばせているが、これらが一方向に並んでいる必要はなく、また、各部には、より多くの素子等が設けられている。
本実施形態においては、シリコン基板等の半導体基板１上に、素子領域を画定する素子分離領域２が形成されている。素子分離領域２により画定された素子領域内に、ウェル１ａが形成されている。ウェル１ａの導電型は、その上に形成しようとする素子に応じて任意に選択することができる。
ウェル１ａ上に、ゲート絶縁膜３を介してゲート電極（ゲート配線）４が形成されている。ゲート電極４は、例えば、ポリシリコン膜上に、タングステンシリサイド膜等の金属シリサイド膜が積層されたポリサイド構造を有している。ゲート電極４上に、シリコン酸化膜等のキャップ絶縁膜５が形成されている。ゲート電極４及びキャップ絶縁膜５の側方に、サイドウォール絶縁膜６が形成されている。
ウェル１ａの表面には、平面視でゲート電極４を挟むようにして、ＬＤＤ構造のソース／ドレイン拡散層が形成されている。ソース／ドレイン拡散層には、低濃度拡散層７及び高濃度拡散層８が形成されている。このように、ゲート電極４とＬＤＤ構造のソース／ドレイン拡散層とを有するトランジスタが構成されている。トランジスタがＮチャネルＭＯＳトランジスタである場合、ウェル１ａにはホウ素（Ｂ）が導入され、低濃度拡散層７にはリン（Ｐ）が導入され、高濃度拡散層８には砒素（Ａｓ）が導入される。
更に、トランジスタを覆うＳｉＯＮ膜９及びシリコン酸化膜１０が順次積層されている。シリコン酸化膜１０の表面は平坦化されている。シリコン酸化膜１０上にシリコン酸化膜１１及びバリア膜１２が順次積層されている。
バリア膜１２上に下部電極１３ａが形成されている。下部電極１３ａ上に強誘電体膜１４ａが形成されている。更に、強誘電体膜１４ａ上に上部電極１５ａが形成されている。そして、下部電極１３ａ、強誘電体膜１４ａ及び上部電極１５ａから強誘電体キャパシタ１０４２が構成されている。
強誘電体膜１４ａ及び上部電極１５ａの上面及び側面を覆うようにバリア膜１６が形成されている。バリア膜１６は、水素及び水分の拡散を防止する機能を有する膜である。強誘電体膜１４ａに水素又は水分が達すると、強誘電体膜１４ａを構成する金属酸化物が水素又は水分により還元されてしまい、強誘電体キャパシタの電気特性が劣化してしまう。強誘電体膜１４ａ及び上部電極１５ａの上面及び側面を覆うようにバリア膜１６を形成することにより、強誘電体膜１４ａに水素及び水分が達するのが抑制されるため、強誘電体キャパシタの電気的特性の劣化を抑制することが可能となる。
更に、バリア膜１６及び強誘電体キャパシタを覆うバリア膜１７が形成されている。バリア膜１７は、バリア膜１６と同様に、水素及び水分の拡散を防止する機能を有する膜である。
バリア膜１７上に、シリコン酸化膜等の層間絶縁膜１８が形成されている。層間絶縁膜１８の表面は、平坦化されている。
層間絶縁膜１８、バリア膜１７、バリア膜１２、シリコン酸化膜１１、シリコン酸化膜１０及びＳｉＯＮ膜９に、ソース／ドレイン拡散層の高濃度拡散層８に達するコンタクトホール２０が形成されている。また、層間絶縁膜１８、バリア膜１７及びバリア膜１６に、上部電極１５ａに達するコンタクトホール２３ｔが形成されている。更に、層間絶縁膜１８、バリア膜１７及びバリア膜１６に、下部電極１３ａに達するコンタクトホール２３ｂが形成されている。
コンタクトホール２３ｔ及び２３ｂ内には、バリアメタル膜（図示せず）が形成されている。このバリアメタル膜は、例えばＴｉ膜とその上に形成されたＴｉＮ膜とから構成されている。バリアメタル膜のうち、Ｔｉ膜はコンタクト抵抗を低減するために形成され、ＴｉＮ膜は導体プラグ材料のタングステンの拡散を防止するために形成されている。後述するコンタクトホールの夫々に形成されるバリアメタル膜についても、同様の目的で形成されている。
更に、バリアメタル膜が形成されたコンタクトホール２３ｔ及び２３ｂ内には、タングステンからなる導体プラグ２１が埋め込まれている。
層間絶縁膜１８上、コンタクトホール２３ｔ内及びコンタクトホール２３ｂ内に配線２４ａ（第１の配線）が形成されている。配線２４ａの一部は、高濃度拡散層８に接続された導体プラグ２１と上部電極１５ａとを電気的に接続している。
このように、トランジスタの高濃度拡散層８と強誘電体キャパシタの上部電極１４ａとが、配線２４ａの一部を介して電気的に接続され、１つのトランジスタ及び１つの強誘電体キャパシタを有するＦｅＲＡＭの１Ｔ１Ｃ型メモリセルが構成されている。なお、図示しないが、複数のメモリセルがＦｅＲＡＭチップのメモリセル領域に配列されている。
更に、配線２４ａの上面及び側面を覆うバリア膜２５が形成されている。バリア膜２５は配線２４ａに倣って形成されているため、配線２４ａ間には凹凸が存在する。本実施形態では、この凹凸を埋めるようにしてシリコン酸化膜２６が形成されている。バリア膜２５及びシリコン酸化膜２６の表面は平坦化されている。
バリア膜２５及びシリコン酸化膜２６上に、バリア膜２７が形成されている。バリア膜２５及びシリコン酸化膜２６が平坦化されているため、バリア膜２７も平坦である。バリア膜２７上に、シリコン酸化膜２８及び２９が順次積層されている。シリコン酸化膜２９の表面は、平坦化されている。バリア膜２５及び２７からバリア層が構成されている。また、シリコン酸化膜２８及び２９から層間絶縁膜が構成されている。
シリコン酸化膜２９、シリコン酸化膜２８、バリア膜２７及びバリア膜２５には、配線２４ａの一部に達するコンタクトホール３０が形成されている。コンタクトホール３０内には、バリアメタル膜（図示せず）が形成されている。このバリアメタル膜は、例えばＴｉ膜と、その上に形成されたＴｉＮ膜とから構成されている。なお、Ｔｉ膜を形成せずに、ＴｉＮ膜のみからバリアメタル膜を構成してもよい。
バリアメタル膜が形成されたコンタクトホール３０内には、タングステンからなる導体プラグ３１が埋め込まれている。
シリコン酸化膜２８上に、一部が導体プラグ３１に接続された配線３２ａ（第２の配線）が形成されている。更に、配線３２ａを覆うシリコン酸化膜３３が形成されている。シリコン酸化膜３３の表面は、平坦化されている。シリコン酸化膜３３上に、シリコン酸化膜３４が形成されている。平坦化されたシリコン酸化膜３３上に形成されているため、シリコン酸化膜３４も平坦である。
シリコン酸化膜３４及び３３には、配線３２ａの一部に達するコンタクトホール３５が形成されている。コンタクトホール３５内には、バリアメタル膜（図示せず）が形成されている。このバリアメタル膜は、例えばＴｉ膜と、その上に形成されたＴｉＮ膜とから構成されている。なお、Ｔｉ膜を形成せずに、ＴｉＮ膜のみからバリアメタル膜を構成してもよい。
バリアメタル膜が形成されたコンタクトホール３５内には、タングステンからなる導体プラグ３６が埋め込まれている。
シリコン酸化膜３４上に、導体プラグ３６に電気的に接続された配線３７が形成されている。
更に、配線３７を覆うシリコン酸化膜３８が形成されている。シリコン酸化膜３８上にシリコン窒化膜３９が形成されている。シリコン酸化膜３８及びシリコン窒化膜３９には、パッド部１０４内の配線３７の一部を露出する開口部４０が形成されている。配線３７の開口部４０から露出した部分はボンディンクパッドとして機能する。
シリコン窒化膜３９上にポリイミド樹脂膜４１が形成されている。ポリイミド樹脂膜４１には、パッド部１０４内で開口部４０に整合する開口部４２が形成されている。
そして、配線３７のボンディングパッドとして機能する部分には、開口部４２及び４１を介して、外部回路（図示せず）が電気的に接続される。
なお、パッド部１０４内では、配線及びコンタクトホールの一部がリング状に形成されており、この部分は耐湿リング４２として機能する。
次に、第１の実施形態に係る半導体装置を製造する方法について説明する。図３Ａ乃至図３Ｙは、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
先ず、図３Ａに示すように、シリコン基板等の半導体基板１の表面に、素子領域を画定する素子分離領域２を形成する。次に、素子分離領域２により画定された素子領域内に、ウェル１ａを形成する。次いで、ウェル１ａ上に、ゲート絶縁膜３、ゲート電極４、キャップ絶縁膜５、サイドウォール絶縁膜６、低濃度拡散層７及び高濃度拡散層８を備えたトランジスタを形成する。このとき、ゲート絶縁膜３の厚さは、例えば６〜７ｎｍ程度とする。ゲート電極４の構造は、例えば、厚さが５０ｎｍ程度のポリシリコン膜と、その上に形成された厚さが１５０ｎｍ程度のタングステンシリサイド膜等の金属シリサイド膜とからなるポリサイド構造とする。キャップ絶縁膜５としては、例えば厚さが４５ｎｍ程度のシリコン酸化膜を形成する。また、ゲート長は、例えば３６０ｎｍ程度とする。
その後、図３Ｂに示すように、例えばプラズマＣＶＤ法により、トランジスタを覆うＳｉＯＮ膜９を形成する。ＳｉＯＮ膜９の厚さは、例えば２００ｎｍ程度とする。続いて、ＳｉＯＮ膜９上に、例えばＴＥＯＳを原料ガスとするプラズマＣＶＤ法により、シリコン酸化膜（ＮＳＧ膜）１０を形成する。シリコン酸化膜１０の厚さは、例えば６００ｎｍとする。次に、シリコン酸化膜１０の表面を、例えばＣＭＰ法により２００ｎｍ程度研磨することにより、平坦化する。
次いで、図３Ｃに示すように、シリコン酸化膜１０上に、例えばＴＥＯＳを原料ガスとするプラズマＣＶＤ法により、シリコン酸化膜（ＮＳＧ膜）１１を形成する。シリコン酸化膜１１の厚さは、例えば１００ｎｍとする。その後、シリコン酸化膜１１に対し、一酸化二窒素（Ｎ２Ｏ）又は窒素（Ｎ２）雰囲気にて、例えば６５０℃、３０分間の熱処理を行う。この結果、シリコン酸化膜１１の脱水処理が行われると共に、シリコン酸化膜１１の表面が若干窒化される。この熱処理中には、例えば窒素を２０リットル／分の流量で供給する。
続いて、シリコン酸化膜１１上にバリア膜１２を形成する。バリア膜１２としては、例えば厚さが２０ｎｍ程度の酸化アルミニウム膜をＰＶＤ法により形成する。次に、例えばＲＴＡ法により、６５０℃、６０秒間の熱処理（アニール処理）を行う。この熱処理中には、例えば酸素を２リットル／分の流量で供給する。
次いで、図３Ｄに示すように、バリア膜１２上に下部電極膜１３を形成する。下部電極膜１３としては、例えば厚さが１５５ｎｍ程度のＰｔ膜をＰＶＤ法により形成する。その後、下部電極膜１３上に強誘電体膜１４を形成する。強誘電体膜１４としては、例えば厚さが１５０〜２００ｎｍ程度のＰＺＴ膜をＰＶＤ法により形成する。続いて、例えばＲＴＡ法により、５８５℃、９０秒間の熱処理（アニール処理）を行う。この熱処理中には、例えば酸素を０．０２５リットル／分の流量で供給する。
次に、強誘電体膜１４上に、上部電極膜１５を形成する。上部電極膜１５の形成に当たっては、例えばＰＶＤ法によりＩｒＯＸ膜を形成した後、例えばＰＶＤ法によりＩｒＯＸ膜上にＩｒＯＹ膜を形成する。ＩｒＯＸ膜及びＩｒＯＹ膜の厚さは、例えば、夫々５０ｎｍ程度、２００ｎｍ程度とする。また、ＩｒＯＸ膜の形成と、ＩｒＯＹ膜の形成との間には、例えばＲＴＡ法により、７２５℃、２０秒間の熱処理（アニール処理）を行う。この熱処理中には、例えば酸素を０．０２５リットル／分の流量で供給する。
次いで、図３Ｅに示すように、レジストパターン（図示せず）を用いて上部電極膜１５をパターニングすることにより、上部電極１５ａを形成する。その後、強誘電体膜１４に対し、６５０℃、６０分間の回復アニール処理を行う。この回復アニール処理中には、例えば酸素を２０リットル／分の流量で縦型炉内に供給する。
続いて、他のレジストパターン（図示せず）を用いて強誘電体膜１４をパターニングすることにより、容量絶縁膜を形成する。本明細書では、この容量絶縁膜を強誘電体膜１４ａと表す。次に、強誘電体膜１４ａに対し、３５０℃、６０分間の回復アニール処理を行う。この回復アニール処理中には、例えば酸素を２０リットル／分の流量で縦型炉内に供給する。
次いで、図３Ｆに示すように、上部電極１５ａ及び強誘電体膜１４ａの上面及び側面を覆うバリア膜１６を形成する。バリア膜１６としては、例えば厚さが５０ｎｍ程度の酸化アルミニウム膜をＰＶＤ法により形成する。その後、例えば縦型炉内で、５５０℃、６０分間の回復アニール処理を行う。この回復アニール処理中には、例えば酸素を２０リットル／分の流量で供給する。
続いて、図３Ｇに示すように、更に他のレジストパターン（図示せず）を用いて下部電極膜１３及びバリア膜１６をパターニングすることにより、下部電極１３ａを形成する。下部電極１３ａ、強誘電体膜１４ａ及び上部電極１５ａから強誘電体キャパシタが構成される。次に、例えば縦型炉内で、６５０℃、６０分間の回復アニール処理を行う。この回復アニール処理中には、例えば酸素を２０リットル／分の流量で供給する。次いで、強誘電体キャパシタ及びバリア膜１６を覆うバリア膜１７を形成する。バリア膜１７としては、例えば厚さが２０ｎｍ程度の酸化アルミニウム膜をＰＶＤ法により形成する。その後、例えば縦型炉内で、５５０℃、６０分間の回復アニール処理を行う。この回復アニール処理中には、例えば酸素を２０リットル／分の流量で供給する。
続いて、図３Ｈに示すように、強誘電体キャパシタ及びバリア膜１７を完全に覆う層間絶縁膜１８を形成する。層間絶縁膜１８としては、例えばＴＥＯＳを原料ガスとするプラズマＣＶＤ法により、シリコン酸化膜（ＮＳＧ膜）を形成する。層間絶縁膜１８の厚さは、例えば１５００ｎｍとする。次に、層間絶縁膜１８の表面を、例えばＣＭＰ法により研磨することにより、平坦化する。次いで、例えばＣＶＤ装置内でＮ２Ｏプラズマを用いたプラズマアニールを行うことにより、層間絶縁膜１８の表面を窒化する。このプラズマアニールは、例えば３５０℃で２分間行う。
その後、図３Ｉに示すように、所定のパターンが形成されたレジストマスク１９を用いて、層間絶縁膜１８、バリア膜１７、バリア膜１２、シリコン酸化膜１１、シリコン酸化膜１０及びＳｉＯＮ膜９をパターニングすることにより、高濃度拡散層８まで達するコンタクトホール２０を形成する。
続いて、全面に、例えばＰＶＤ法により、厚さが２０ｎｍ程度のＴｉ膜及び厚さが５０ｎｍ程度のＴｉＮ膜をバリアメタル膜（図示せず）として順次形成する。次に、全面に、例えばＣＶＤ法により、厚さが５００ｎｍ程度のタングステン膜を形成する。次いで、例えばＣＭＰ法によりタングステン膜、ＴｉＮ膜及びＴｉ膜を、層間絶縁膜１８が露出するまで研磨する。この結果、コンタクトホール２０内にタングステン膜が残り、図３Ｊに示すように、このタングステン膜から導体プラグ２１が構成される。その後、例えばＣＶＤ装置内でＮ２Ｏプラズマを用いたプラズマアニールを行うことにより、層間絶縁膜１８の表面を窒化する。このプラズマアニールは、例えば３５０℃で２分間行う。続いて、層間絶縁膜１８上に、例えばプラズマＣＶＤ法により厚さが１００ｎｍ程度のＳｉＯＮ膜２２を形成する。
次に、図３Ｋに示すように、所定のパターンが形成されたレジストマスク（図示せず）を用いて、ＳｉＯＮ膜２２、層間絶縁膜１８、バリア膜１７及びバリア膜１２をパターニングすることにより、上部電極１５ａまで達するコンタクトホール２３ｔ及び下部電極１３ａまで達するコンタクトホール２３ｂを形成する。次いで、例えば縦型炉内で、５００℃、６０分間の回復アニール処理を行う。この回復アニール処理中には、例えば酸素を２０リットル／分の流量で供給する。
その後、図３Ｌに示すように、エッチングによりＳｉＯＮ膜２２を除去（エッチバック）する。
続いて、図３Ｍに示すように、例えばＰＶＤ法により導体膜２４を形成する。導体膜２４の形成に当たっては、例えば、厚さが１５０ｎｍのＴｉＮ膜、厚さが５５０ｎｍのＡｌＣｕ合金膜、厚さが５ｎｍのＴｉ膜及び厚さが１５０ｎｍのＴｉＮ膜を順次形成する。
次に、図３Ｎに示すように、所定のパターンが形成されたレジストマスク（図示せず）を用いて、導体膜２４をパターニングすることにより、配線２４ａを形成する。次いで、例えば縦型炉内で、３５０℃、３０分間の熱処理（アニール処理）を行う。この熱処理中には、例えば酸素を２０リットル／分の流量で供給する。
その後、図３Ｏに示すように、配線２４ａを覆うバリア膜２５を形成する。バリア膜２５としては、例えば厚さが２０ｎｍ程度の酸化アルミニウム膜をＰＶＤ法により形成する。
続いて、図３Ｐに示すように、隣り合う配線２４ａ間の隙間を埋めるシリコン酸化膜２６を形成する。シリコン酸化膜２６としては、例えばＴＥＯＳを原料ガスとするプラズマＣＶＤ法により、ＮＳＧ膜を形成する。
次に、図３Ｑに示すように、例えばＣＭＰ法により、バリア膜２５の表面が露出するまでシリコン酸化膜２６を研磨する。その後、例えばＣＶＤ装置内でＮ２Ｏプラズマを用いたプラズマアニールを行うことにより、シリコン酸化膜２６の表面を窒化する。このプラズマアニールは、例えば３５０℃で４分間行う。このプラズマアニールでは、シリコン酸化膜２６の脱水処理も行われる。
次いで、図３Ｒ及び図４に示すように、バリア膜２５及びシリコン酸化膜２６上にバリア膜２７を形成する。バリア膜２７としては、例えば厚さが５０ｎｍ程度の酸化アルミニウム膜をＰＶＤ法により形成する。
その後、図３Ｓに示すように、バリア膜２７上にシリコン酸化膜２８を形成する。シリコン酸化膜２８としては、例えばＴＥＯＳを原料ガスとするプラズマＣＶＤ法により、ＮＳＧ膜を形成する。また、シリコン酸化膜２８の厚さは、例えば２６００ｎｍ程度とする。続いて、例えばＣＶＤ装置内でＮ２Ｏプラズマを用いたプラズマアニールを行うことにより、シリコン酸化膜２８の表面を窒化する。このプラズマアニールは、例えば３５０℃で４分間行う。このプラズマアニールでは、シリコン酸化膜２８の脱水処理も行われる。
次に、シリコン酸化膜２８上にシリコン酸化膜２９を形成する。シリコン酸化膜２９としては、例えばＴＥＯＳを原料ガスとするプラズマＣＶＤ法により、ＮＳＧ膜を形成する。また、シリコン酸化膜２９の厚さは、例えば１００ｎｍ程度とする。次いで、例えばＣＶＤ装置内でＮ２Ｏプラズマを用いたプラズマアニールを行うことにより、シリコン酸化膜２９の表面を窒化する。このプラズマアニールは、例えば３５０℃で２分間行う。このプラズマアニールでは、シリコン酸化膜２９の脱水処理も行われる。
その後、図３Ｔに示すように、所定のパターンが形成されたレジストマスク（図示せず）を用いて、シリコン酸化膜２９、シリコン酸化膜２８、バリア膜２７及びバリア膜２５をパターニングすることにより、配線２４ａまで達するコンタクトホール３０を形成する。
続いて、全面に、例えばＰＶＤ法により、厚さが５０ｎｍ程度のＴｉＮ膜をバリアメタル膜（図示せず）として形成する。次に、全面に、例えばＣＶＤ法により、厚さが６５０ｎｍ程度のタングステン膜を形成する。次いで、例えばＣＭＰ法によりタングステン膜及びＴｉＮ膜を、シリコン酸化膜２９が露出するまで研磨する。この結果、コンタクトホール３０内にタングステン膜が残り、図３Ｕに示すように、このタングステン膜から導体プラグ３１が構成される。その後、例えばＰＶＤ法により導体膜３２を形成する。導体膜３２の形成に当たっては、例えば、厚さが５５０ｎｍのＡｌＣｕ合金膜、厚さが５ｎｍのＴｉ膜及び厚さが１５０ｎｍのＴｉＮ膜を順次形成する。
続いて、図３Ｖに示すように、所定のパターンが形成されたレジストマスク（図示せず）を用いて、導体膜３２をパターニングすることにより、配線３２ａを形成する。次に、配線３２ａを覆うシリコン酸化膜３３を形成する。シリコン酸化膜３３としては、例えばＴＥＯＳを原料ガスとするプラズマＣＶＤ法により、ＮＳＧ膜を形成する。また、シリコン酸化膜３３の厚さは、例えば２２００ｎｍとする。次いで、シリコン酸化膜３３の表面を、例えばＣＭＰ法により研磨することにより、平坦化する。その後、例えばＣＶＤ装置内でＮ２Ｏプラズマを用いたプラズマアニールを行うことにより、シリコン酸化膜３３の表面を窒化する。このプラズマアニールは、例えば３５０℃で４分間行う。
続いて、シリコン酸化膜３３上に、例えば厚さが１００ｎｍ程度のシリコン酸化膜３４を形成する。シリコン酸化膜３４としては、例えばＴＥＯＳを原料ガスとするプラズマＣＶＤ法により、ＮＳＧ膜を形成する。次に、例えばＣＶＤ装置内でＮ２Ｏプラズマを用いたプラズマアニールを行うことにより、シリコン酸化膜３３の表面を窒化する。このプラズマアニールは、例えば３５０℃で２分間行う。
次いで、図３Ｗに示すように、所定のパターンが形成されたレジストマスク（図示せず）を用いて、シリコン酸化膜３４及び３３をパターニングすることにより、配線３２ａまで達するコンタクトホール３５を形成する。その後、全面に、例えばＰＶＤ法により、厚さが５０ｎｍ程度のＴｉＮ膜をバリアメタル膜（図示せず）として形成する。続いて、全面に、例えばＣＶＤ法により、厚さが６５０ｎｍ程度のタングステン膜を形成する。次に、例えばＣＭＰ法によりタングステン膜及びＴｉＮ膜を、シリコン酸化膜３４が露出するまで研磨する。この結果、コンタクトホール３５内にタングステン膜が残り、このタングステン膜から導体プラグ３６が構成される。次いで、例えばＰＶＤ法により配線３７を形成する。配線３７の形成に当たっては、例えば、厚さが５００ｎｍのＡｌＣｕ合金膜及び厚さが１５０ｎｍのＴｉＮ膜を順次形成し、これらをパターニングする。
その後、図３Ｘに示すように、配線３７を覆うシリコン酸化膜３８を形成する。シリコン酸化膜３８としては、例えばＴＥＯＳを原料ガスとするプラズマＣＶＤ法により、ＮＳＧ膜を形成する。シリコン酸化膜３８の厚さは、例えば１００ｎｍ程度とする。続いて、例えばＣＶＤ装置内でＮ２Ｏプラズマを用いたプラズマアニールを行うことにより、シリコン酸化膜３８の表面を窒化する。このプラズマアニールは、例えば３５０℃で２分間行う。
次に、シリコン酸化膜３８上に、例えばプラズマＣＶＤ法により、厚さが３５０ｎｍ程度のシリコン窒化膜３９を形成する。シリコン酸化膜３８及びシリコン窒化膜３９がパッシベーション膜として機能する。
次いで、図３Ｙに示すように、所定のパターンが形成されたレジストマスク（図示せず）を用いて、シリコン窒化膜３９及びシリコン酸化膜３８をパターニングすることにより、パッド部１０４内に、配線３７の一部を露出する開口部４０を形成する。なお、このパターニングにおいては、配線３７を構成するＴｉＮ膜も除去する。
その後、感光性ポリイミドを塗布することにより、厚さが３μｍ程度の保護膜４１をシリコン窒化膜３９上に形成する。続いて、保護膜４１に対して露光及び現像を行うことにより、パッド部１０４内に、開口部４０を露出する開口部４２を形成する。
そして、例えば横型炉内で、３１０℃、４０分間の熱処理を行う。この熱処理中には、例えば窒素を１００リットル／分の流量で供給する。この結果、感光性ポリイミドからなる保護膜４１が硬化する。
上述のように、参考例では、図５Ｂに示すように、シリコン酸化膜１０６０及び１０６１上にバリア膜１０６２が存在し、バリア膜１０６２がシリコン酸化膜１０６０及び１０６１中の水分の上方への離脱を阻害する。このため、コンタクトホール１０６８を経由して水分が離脱しようとし、バリアメタル膜及びタングステン膜の形成を阻害する。
これに対し、第１の実施形態では、図５Ａに示すように、コンタクトホール３０を形成した後には、シリコン酸化膜２８及び２９の上方に水分の離脱を阻害するものが存在しない。このため、バリアメタル膜及びタングステン膜の形成過程において加熱されると、シリコン酸化膜２８及び２９中の水分のほとんどがシリコン酸化膜２９の表面から外方に離脱する。つまり、コンタクトホール３０を経由して離脱する水分は極めて少ない。従って、良好なバリアメタル膜及びタングステン膜が形成され、特性が安定する。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図６Ａ乃至図６Ｂは、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
第２の実施形態に係る強誘電体メモリの製造に当たっては、先ず、第１の実施形態と同様にして、図３Ｐに示すように、シリコン酸化膜２６の形成までの処理を行う。
次に、図６Ａに示すように、例えばＣＭＰ法により、配線２４ａの表面が露出するまでシリコン酸化膜２６及びバリア膜２５を研磨する。その後、例えばＣＶＤ装置内でＮ２Ｏプラズマを用いたプラズマアニールを行うことにより、シリコン酸化膜２６の表面を窒化する。このプラズマアニールは、例えば３５０℃で４分間行う。このプラズマアニールでは、シリコン酸化膜２６の脱水処理も行われる。
次いで、図６Ｂに示すように、配線２４ａ、バリア膜２５及びシリコン酸化膜２６上にバリア膜２７を形成する。バリア膜２７としては、例えば厚さが５０ｎｍ程度の酸化アルミニウム膜をＰＶＤ法により形成する。
その後、第１の実施形態と同様にして、シリコン酸化膜２８の形成以降の処理を行う。
このような第２の実施形態によれば、図７に示すように、配線２４ａの表面にバリア膜２７がバリア膜２５を介さずに直接接していることを除いて、第１の実施形態と同様の構造が得られる。
従って、第１の実施形態と同様に、コンタクトホール３０の形成後には、シリコン酸化膜２９の表面から水分が離脱し得る。このため、第１の実施形態と同様の効果が得られる。
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図８は、本発明の第３の実施形態に係る強誘電体メモリ（半導体装置）を示す断面図である。
本実施形態では、隣り合う配線３２ａ間にシリコン酸化膜６１が形成され、シリコン酸化膜６１及び配線３２ａ上にバリア膜６２が形成されている。そして、バリア膜６２上にシリコン酸化膜６３が形成されている。即ち、第１の実施形態中のシリコン酸化膜３３の代わりに、シリコン酸化膜６１、バリア膜６２及びシリコン酸化膜６３が形成されている。
このような第３の実施形態に係る強誘電体メモリを製造するに当たっては、先ず、第１の実施形態と同様にして、配線３２ａの形成までの処理を行う。次に、配線３２ａを覆うシリコン酸化膜６１を形成し、例えばＣＭＰ法により配線３２ａが露出するまで平坦化する。シリコン酸化膜６１としては、例えばＴＥＯＳを原料ガスとするプラズマＣＶＤ法により、ＮＳＧ膜を形成する。その後、例えばＣＶＤ装置内でＮ２Ｏプラズマを用いたプラズマアニールを行うことにより、シリコン酸化膜６１の表面を窒化する。次いで、配線３２ａ上にバリア膜６２を形成する。バリア膜６２としては、例えば酸化アルミニウム膜をＰＶＤ法により形成する。続いて、バリア膜６２上にシリコン酸化膜６３を形成し、平坦化する。シリコン酸化膜６３としては、例えばＴＥＯＳを原料ガスとするプラズマＣＶＤ法により、ＮＳＧ膜を形成する。その後、例えばＣＶＤ装置内でＮ２Ｏプラズマを用いたプラズマアニールを行うことにより、シリコン酸化膜６３の表面を窒化する。
そして、第１の実施形態と同様にして、シリコン酸化膜３４の形成以降の処理を行う。
このような第３の実施形態では、平坦なバリア膜６２が付加されているので、第１の実施形態と比較してより一層確実に水分の侵入を防止することができる。また、バリア膜６２は配線３２ａの表面に接しているため、導体プラグ３６の形成時には、シリコン酸化膜６３及び３４中の水分はシリコン酸化膜３４の表面から離脱することができる。従って、導体プラグ３６の形成が阻害されることもない。
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図９は、本発明の第４の実施形態に係る強誘電体メモリ（半導体装置）を示す断面図である。
第４の実施形態では、第２実施形態中のシリコン酸化膜３３の代わりに、シリコン酸化膜６１、バリア膜６２及びシリコン酸化膜６３が形成されている。従って、第２の実施形態の効果と共に第３の実施形態の効果が得られる。
なお、本発明において、バリア膜は、酸化アルミニウム膜に限定されず、金属酸化膜又は金属窒化膜等の、少なくとも水素又は水の拡散を防止することができる膜であればよい。例えば、酸化チタン膜、Ａｌ窒化膜、Ａｌ酸窒化膜、Ｔａ酸化膜、Ｔａ窒化膜及びＺｒ酸化膜、Ｓｉ酸窒化膜等を用いることができる。金属酸化膜は緻密であるため、比較的薄い場合であっても、水素の拡散を確実に防止することが可能である。従って、微細化の観点からはバリア膜として金属酸化物を用いることが好ましい。
また、強誘電体膜を構成する物質の結晶構造は、ペロブスカイト型構造に限定されるものではなく、例えばＢｉ層状構造であってもよい。また、強誘電体膜を構成する物質の組成も特に限定されるものではない。例えば、アクセプタ元素として、Ｐｂ（鉛）、Ｓｒ（ストロンチウム）、Ｃａ（カルシウム）、Ｂｉ（ビスマス）、Ｂａ（バリウム）、Ｌｉ（リチウム）及び／又はＹ（イットリウム）が含有されていてもよく、ドナー元素として、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｈｆ（ハフニウム）、Ｖ（バナジウム）、Ｔａ（タンタル）、Ｗ（タングステン）、Ｍｎ（マンガン）、Ａｌ（アルミニウム）、Ｂｉ（ビスマス）及び／又はＳｒ（ストロンチウム）が含有されていてもよい。
強誘電体膜を構成する物質の化学式としては、例えば、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ３、（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ，Ｔａ）Ｏ３、（Ｐｂ，Ｃａ）（Ｚｒ，Ｔｉ，Ｗ）Ｏ３、（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３、（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｗ）Ｏ３、（Ｐｂ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｔａ）Ｏ３、（Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３、（Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｗ）Ｏ３、（Ｐｂ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ，Ｔａ）Ｏ３、ＳｒＢｉ２（ＴａｘＮｂ１−Ｘ）２Ｏ９、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ２Ｏ１２、Ｂｉ４Ｔｉ３Ｏ９、及びＢａＢｉ２Ｔａ２Ｏ９が挙げられるが、これらに限定されない。また、これらにＳｉが添加されていてもよい。
また、本発明は強誘電体メモリへの適用に限定されるものではなく、例えば、ＤＲＡＭ等に適用されてもよい。ＤＲＡＭに適用される場合には、強誘電体膜の代わりに、例えば、（ＢａＳｒ）ＴｉＯ３膜（ＢＳＴ膜）、ＳｒＴｉＯ３膜（ＳＴＯ膜）、Ｔａ２Ｏ５膜等の高誘電体膜を用いればよい。なお、高誘電体膜とは、比誘電率が二酸化シリコンより高い誘電体膜のことである。
また、上部電極及び下部電極の組成も特に限定されない。下部電極は、例えば、Ｐｔ（プラチナ）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）、Ｒｅ（レニウム）、Ｏｓ（オスミウム）及び／又はＰｄ（パラジウム）から構成されていてもよく、これらの酸化物から構成されていてもよい。上部電極の貴金属キャップ膜より下の層は、例えば、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ及び／又はＰｄの酸化物から構成されていてもよい。また、上部電極は、複数の膜が積層されて構成されていてもよい。
更に、強誘電体メモリのセルの構造は、１Ｔ１Ｃ型に限定されるものでなく、２Ｔ２Ｃ型であってもよい。また、強誘電体メモリにおいては、強誘電体キャパシタ自体が、記憶部及びスイッチング部を兼用する構成となっていてもよい。この場合、ＭＯＳトランジスタのゲート電極の代わりに強誘電体キャパシタが形成されたような構造となる。即ち、半導体基板上にゲート絶縁膜を介して強誘電体キャパシタが形成される。
また、強誘電体膜の形成方法は特に限定されない。例えば、ゾル−ゲル法、有機金属分解（ＭＯＤ）法、ＣＳＤ（Chemical Solution Deposition）法、化学気相蒸着（ＣＶＤ）法、エピタキシャル成長法、スパッタ法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法等を採用することができる。
また、上述の実施形態では、強誘電体キャパシタの構造をプレーナ構造としているが、スタック構造の強誘電体キャパシタを用いてもよい。
以上詳述したように、本発明によれば、表面が平坦なバリア層が形成されているため、高いバリア性能が得られる。また、バリア層は、第１の配線を直接覆っているため、第２の配線と第１の配線との間に位置する層間絶縁膜中の水分の離脱をこのバリア層が阻害することもない。従って、第１の配線と第２の配線との電気的な接続を良好な状態に保つことができる。更に、第２の配線上にバリア膜（第３のバリア膜）を設けた場合には、例えバリア層及びバリア膜の双方に欠陥が生じていたとしても、ほとんどの場合、それらの位置は互いにずれる。このため、少なくとも一方により水素及び水分の侵入を防止することができる。つまり、より一層確実にバリア性能を確保することができる。

Claims (7)

  1. 半導体基板の上方に形成され、下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタと、
    前記強誘電体キャパシタの上方に形成された第１の層間絶縁膜と、
    前記第１の層間絶縁膜上に形成され、前記上部電極又は前記下部電極の少なくとも一方にその一部が接続された第１の配線と、
    前記第１の配線の側面及び上面並びに前記第１の層間絶縁膜上に形成され、水素又は水分の拡散を防止する第１のバリア膜と、
    前記第１のバリア膜上に形成された絶縁膜と、
    前記絶縁膜の上面及び前記第１の配線上の前記第１のバリア膜の上面を有する平坦な面上に形成され、水素又は水分の拡散を防止する第２のバリア膜と、
    前記第２のバリア膜上に形成された第２の層間絶縁膜と、
    前記第２の層間絶縁膜上に形成され、その一部が前記第１の配線に接続された第２の配線と、
    を有することを特徴とする半導体装置。
  2. 半導体基板の上方に形成され、下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタと、
    前記強誘電体キャパシタの上方に形成された第１の層間絶縁膜と、
    前記第１の層間絶縁膜上に形成され、前記上部電極又は前記下部電極の少なくとも一方にその一部が接続された第１の配線と、
    前記第１の配線の側面及び前記第１の層間絶縁膜上に形成され、水素又は水分の拡散を防止する第１のバリア膜と、
    前記第１のバリア膜上に形成された絶縁膜と、
    前記絶縁膜の上面及び前記第１の配線の上面を有する平坦な面上に形成され、水素又は水分の拡散を防止する第２のバリア膜と、
    前記第２のバリア膜上に形成された第２の層間絶縁膜と、
    前記第２の層間絶縁膜上に形成され、その一部が前記第１の配線に接続された第２の配線と、
    を有することを特徴とする半導体装置。
  3. 前記第２のバリア膜と前記第２の配線との間に、水素又は水分の拡散を防止する膜が存在しないことを特徴とする請求項１又は２に記載の半導体装置。
  4. 半導体基板の上方に、下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタを形成する工程と、
    前記強誘電体キャパシタの上方に、第１の層間絶縁膜を形成する工程と、
    前記第１の層間絶縁膜上に、前記上部電極又は前記下部電極の少なくとも一方にその一部が接続される第１の配線を形成する工程と
    前記第１の配線の側面及び前記第１の配線の上面、前記第１の層間絶縁膜上に、水素又は水分の拡散を防止する第１のバリア膜を形成する工程と、
    前記第１のバリア膜上に、上面が前記第１のバリア膜の上面よりも高い位置にある絶縁膜を形成する工程と、
    前記絶縁膜の上面を平坦化して、前記第１の配線上の前記第１のバリア膜の上面を露出し、前記絶縁膜の上面及び前記第１のバリア膜の上面を有する平坦な面を形成する工程と、
    平坦化された前記絶縁膜及び前記第１のバリア膜上に、水素又は水分の拡散を防止する第２のバリア膜を形成する工程と、
    前記第２のバリア膜上に第２の層間絶縁膜を形成する工程と、
    前記第２の層間絶縁膜上に、その一部が前記第１の配線に接続される第２の配線を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  5. 半導体基板の上方に、下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタを形成する工程と、
    前記強誘電体キャパシタの上方に、第１の層間絶縁膜を形成する工程と、
    前記第１の層間絶縁膜上に、前記上部電極又は前記下部電極の少なくとも一方にその一部が接続される第１の配線を形成する工程と、
    前記第１の配線の側面及び前記第１の配線の上面、前記第１の層間絶縁膜上に、水素又は水分の拡散を防止する第１のバリア膜を形成する工程と、
    前記第１のバリア膜上に、上面が前記第１の配線の上面よりも高い位置にある絶縁膜を形成する工程と、
    前記絶縁膜の上面を平坦化して、前記配線の上面を露出し、前記絶縁膜の上面及び前記第１の配線の上面を有する平坦な面を形成する工程と、
    平坦化された前記絶縁膜及び前記第１の配線上に、水素又は水分の拡散を防止する第２のバリア膜を形成する工程と、
    前記第２のバリア膜上に第２の層間絶縁膜を形成する工程と、
    前記第２の層間絶縁膜上に、その一部が前記第１の配線に接続される第２の配線を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  6. 前記第２の配線を形成する工程は、
    前記第２の層間絶縁膜、前記第１のバリア膜及び前記第２のバリア膜に、前記第１の配線まで達するコンタクトホールを形成する工程と、
    前記コンタクトホール内に導体プラグを形成する工程と、
    を有することを特徴とする請求項４に記載の半導体装置の製造方法。
  7. 前記第２の配線を形成する工程は、
    前記第２の層間絶縁膜及び前記第２のバリア膜に、前記第１の配線まで達するコンタクトホールを形成する工程と、
    前記コンタクトホール内に導体プラグを形成する工程と、
    を有することを特徴とする請求項５に記載の半導体装置の製造方法。
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