KR100909029B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 기판(10) 위에 형성된 층간 절연막(30)과, 층간 절연막(30) 위에 형성되고, 귀금속 또는 귀금속 산화물로 이루어지는 도체막(36)을 갖는 하부 전극(38)과, 하부 전극(38) 위에 형성된 강유전체막(42)과, 강유전체막(42) 위에 형성된 상부 전극(44)을 갖는 강유전체 커패시터(46)를 갖는 반도체 장치에 있어서, 하부 전극(38)은, 층간 절연막(30)에 형성된 콘택트 홀(32a) 내에 매립되어, 소스/드레인 영역(22a)에 접속된 플러그부(38a)를 일체적으로 갖고 있다.
배선, 층간 절연막, 콘택트 홀, 배리어 메탈막, 텅스텐막, 플러그
Description
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 유전체막으로서 고유전체막 또는 강유전체막을 사용한 커패시터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 디지털 기술의 진전에 따라, 대용량의 데이터를 고속으로 보존, 처리하는 등의 필요성이 높아지는 가운데, 전자 기기에 사용되는 반도체 장치에는, 고집적화 및 고성능화가 요구되고 있다. 이와 같은 요구에 응하여, 예를 들어 DRAM(Dynamic Random Access Memory)에 대해서는, 그 고집적화를 실현하기 위하여, DRAM을 구성하는 커패시터의 유전체막으로서, 강유전체 재료, 고유전율 재료를 사용하는 기술이 널리 연구 개발되고 있다.
커패시터의 유전체막으로서 강유전체막을 갖는 강유전체 커패시터를 사용한 강유전체 메모리(FeRAM: Ferroelectric Random Access Memory)는, 고속 동작이 가능하고, 저소비 전력이며, 기입/판독 내구성이 우수하다는 등의 특징을 갖는 불휘발성 메모리로서, 앞으로 더욱 발전이 예상되고 있다.
FeRAM은, 강유전체의 히스테리시스 특성을 이용하여 정보를 기억하는 메모리 이다. 한 쌍의 전극 사이에 삽입된 강유전체막을 갖는 강유전체 커패시터에 있어서, 강유전체막은, 전극간의 인가 전압에 따라 분극을 발생시키고, 전극간의 전압의 인가를 정지시킨 후에도 자발 분극을 갖고 있다. 전극간의 인가 전압의 극성(極性)을 반전하면, 이 자발 분극의 극성도 반전한다. 이와 같이, 강유전체 커패시터에는, 강유전체막의 자발 분극의 극성에 따른 정보가 기억되어, 자발 분극을 검출함으로써, 기억된 정보가 판독된다.
FeRAM의 강유전체 커패시터에 사용되는 강유전체막의 재료로서는, PbZr1 -ＸTiＸO3(PZT), Pb1 -ＸLaＸZr1 -ＹTiＹO3(PLZT), Ca, Sr, Si가 미량 도핑된 PZT 등의 PZT계 강유전체가 사용되고 있다. 또한, SrBi2Ta2O9(SBT), SrBi2(TaＸNb1 -Ｘ)2O9(SBTN) 등의 비스무트 층상 구조 강유전체 등도 사용되고 있다. 이들 강유전체막은, 졸·겔법, 스퍼터링법, MOCVD(Metal Organic Chemical Vapor Deposition)법 등에 의해 성막되어 있다.
강유전체 커패시터에 사용되는 강유전체막은, 일반적으로, 상기 졸·겔법 등에 의해 하부 전극 위에 성막된 후, 열처리에 의해, 페로브스카이트 구조의 결정이나 비스무트 층상 구조의 결정으로 결정화된다. 이 때문에, 강유전체 커패시터의 전극 재료는, 산화되기 어려운 재료이거나, 또는 산화되어도 도전성을 유지한 상태로 있는 것이 불가결하다. 이와 같은 전극 재료로서, Pt, Ir, IrOＸ 등의 백금족계 금속 또는 백금계 금속의 산화물이 널리 사용되고 있다. 또한, FeRAM에서의 그 밖의 배선 재료로서는, 통상 반도체 디바이스에서 사용되고 있는 Al 등이 일반적으로 사용되고 있다.
FeRAM도 또한, 다른 반도체 장치와 마찬가지로, 셀 면적을 저감하는 것이 앞으로의 과제이다. FeRAM의 셀 면적의 저감을 실현할 수 있는 구조로서는, 스택형 셀이 주목받고 있다.
스택형 셀에 있어서는, 반도체 기판 위에 형성된 트랜지스터의 소스/드레인 영역에 접속된 플러그의 바로 위에, 강유전체 커패시터가 형성되어 있다. 즉, 소스/드레인 영역에 접속된 플러그 위에, 배리어 메탈, 하부 전극, 강유전체막, 및 상부 전극이 순차적으로 형성되어 있다. 플러그로서는, 텅스텐으로 이루어지는 것이 사용되고 있다. 또한 배리어 메탈은, 산소의 확산을 억제하는 역할을 하고 있다. 일반적으로, 하부 전극과 배리어 메탈을 겸하는 도체막이 형성되어 있다. 이 때문에, 배리어 메탈과 하부 전극을 명확하게 구별하기는 어렵지만, 이와 같은 도체막의 재료로서, TiN, TiAlN, Ir, Ru, IrO2, RuO2, SrRuO3(SRO)의 조합이 검토되고 있다.
또한, 상술한 바와 같이, 강유전체 커패시터의 전극 재료로서는, 백금족계 금속 또는 백금계 금속의 산화물이 사용되고 있다. 그러나, Pt는, 산소에 대하여 높은 투과성을 갖고 있다. 이 때문에, 스택형 셀에 있어서, 텅스텐 플러그의 바로 위에 하부 전극으로서 Pt막을 형성하면, Pt막을 산소가 쉽게 투과하고, 열처리에 의해 텅스텐 플러그가 쉽게 산화되어버리는 경우가 있다. 이와 같은 텅스텐 플러그의 산화를 억제하기 위하여, 스택형 셀에 있어서는, 하부 전극의 구조로서, Ir막 과 Pt막이 순차적으로 적층된 구조(Pt/Ir 구조), Ir막과 IrO2막과 Pt막이 순차적으로 적층된 구조(Pt/IrO2/Ir 구조)가 많이 사용되고 있다. 또한, 다양한 적층 구조를 갖는 하부 전극이 제안되어 있다(예를 들어 특허문헌 1 내지 3 참조). 또한, 텅스텐 플러그가 매립되는 콘택트 홀의 내벽면에, 다양한 배리어 메탈을 형성해 둠으로써, 텅스텐 플러그와 하부 전극의 접속부의 저항 증대 방지, 강유전체 커패시터의 특성 열화 방지 등을 실현하는 기술도 제안되어 있다(예를 들어 특허문헌 4, 5 참조).
또한, 일반적으로, 강유전체 커패시터에 접속되는 회로는, Al 배선에 의해 구성되어 있다. Al은, Pt 등의 백금족계 금속과 공정 반응을 일으키는 것으로 알려져 있다(예를 들어 특허문헌 6 참조). 이 때문에, 백금족계 금속으로 이루어지는 전극과 Al 배선 사이에는, 양자의 공정 반응을 방지하기 위하여, TiN막 등으로 이루어지는 배리어층을 형성할 필요가 있다(예를 들어 특허문헌 7, 8 참조).
그러나, TiN막이나, 통상의 로직품 등으로 사용되고 있는 Ti막과 TiN막의 적층막을 배리어층으로서 사용한 경우라도, 전극 재료와 배선 재료의 반응이나, Ti막의 산화 등을 방지할 수 없고, 콘택트 불량 등의 결함이 발생하는 경우가 있었다. 이러한 결함을 회피하기 위하여, 지금까지, 배리어층의 구조, 재료 등에 대해서 다양한 제안이 행해지고 있다(예를 들어 특허문헌 9, 10 참조).
또한, FeRAM의 스택형 셀에서는, 상술한 바와 같이, 텅스텐 플러그가 일반적으로 사용되고 있다. 이 텅스텐 플러그의 산화를 방지하기 위하여, 강유전체 커패 시터의 하부 전극과 텅스텐 플러그 사이에 형성하는 배리어층 등의 구조에 관하여, 다양한 구조가 제안되어 있다(예를 들어 특허문헌 11, 12 참조).
특허문헌 1: 일본국 공개특허 제2003-425784호 공보
특허문헌 2: 일본국 특허 제3454085호 명세서
특허문헌 3: 일본국 공개특허 평11-243179호 공보
특허문헌 4: 일본국 공개특허 제2004-31533호 공보
특허문헌 5: 일본국 공개특허 제2003-68993호 공보
특허문헌 6: 일본국 공개특허 제2004-241679호 공보
특허문헌 7: 일본국 특허 제3045928호 명세서
특허문헌 8: 일본국 특허 제3165093호 명세서
특허문헌 9: 일본국 공개특허 제2002-100740호 공보
특허문헌 10: 일본국 특허 제3307609호 명세서
특허문헌 11: 일본국 공개특허 제2004-193430호 공보
특허문헌 12: 일본국 공개특허 제2004-146772호 공보
종래의 FeRAM에서는, 산화되기 쉬운 텅스텐 플러그가 사용되고 있기 때문에, 제조 공정에서의 열처리 등에 의해 텅스텐 플러그가 산화되는 경우가 있었다. 일단 텅스텐 플러그가 산화되면, 텅스텐 플러그 위의 하부 전극 등의 막 박리나, 콘택트 불량이 발생해버리는 경우가 있었다. 특허문헌 11 또는 12에는, 텅스텐 플러그의 산화를 방지하는 것을 목적으로 하는 구조가 개시되어 있는데, 그 구조는 복잡하게 되어 있다. 또한, 그러한 구조를 채용했다고 해도, 강유전체막의 결정화, 손상의 회복 등을 위하여 행하는 열처리 시에, 텅스텐 플러그의 산화를 확실하게 방지하는 것은 곤란하다고 생각된다.
또한, 강유전체 커패시터의 전극 재료인 Pt 등과, 배선 재료인 Al과의 공정 반응을 방지하기 위하여, Ti막, TiN막 등의 배리어층이 형성되어 있지만, 이와 같은 배리어층에서는 공정 반응을 방지할 수 없는 경우가 있었다. 예를 들어, 배리어층 형성 후의 열처리에 의해 웨이퍼의 스트레스가 변화되면, 배리어층에 균열이 발생하고, 전극 재료인 Pt 등과, 배선 재료인 Al과의 공정 반응이 일어나버리는 경우가 있었다.
또한, 텅스텐 플러그는, CMP(Chemical Mechanical Polishing)법에 의한 연마 후의 평탄성이 그다지 양호하지 않기 때문에, 텅스텐 플러그 위에 형성되는 하부 전극의 배향(配向)이 열화되어버리는 경우가 있다. 이 결과, 하부 전극 위에 형성되는 강유전체막의 결정성도 열화되고, 강유전체 커패시터의 전기적 특성이 열화되어버리는 경우가 있었다.
본 발명의 목적은, 강유전체막 또는 고유전체막을 사용한 커패시터의 전극과 플러그, 배선과의 사이에 양호한 콘택트를 실현하여, 동작 특성이 우수하고, 신뢰성이 높은 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 일 관점에 의하면, 반도체 기판 위에 형성된 반도체 소자와, 상기반도체 소자가 형성된 상기 반도체 기판 위에 형성된 절연막과, 상기 절연막에 형성되고, 상기 반도체 소자에 도달하는 콘택트 홀 내에 매립되고, 상기 반도체 소자에 접속되며, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 갖는 플러그와, 상기 플러그가 형성된 상기 절연막 위에 형성되고, 상기 플러그에 접속된 하부 전극과, 상기 하부 전극 위에 형성되고, 강유전체막 또는 고유전체막으로 이루어지는 유전체막과, 상기 유전체막 위에 형성된 상부 전극을 갖는 커패시터를 갖는 반도체 장치가 제공된다.
또한, 본 발명의 다른 관점에 의하면, 반도체 기판 위에 형성된 반도체 소자와, 상기 반도체 소자가 형성된 상기 반도체 기판 위에 형성된 절연막과, 상기 절연막에 형성되고, 상기 반도체 소자에 도달하는 콘택트 홀 내에 매립되고, 상기 반도체 소자에 접속되며, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 갖는 플러그와, 상기 귀금속 또는 귀금속 산화물로 이루어지는 도체막 플러그가 평탄화된 플러그와, 상기 플러그가 형성된 상기 절연막 위에 형성되고, 상기 플러그에 접속된 하부 전극과, 상기 하부 전극 위에 형성되고, 강유전체막 또는 고유전체막으로 이루어지는 유전체막과, 상기 유전체막 위에 형성된 상부 전극을 갖는 커패시터를 갖는 반도체 장치가 제공된다.
또한, 본 발명의 또 다른 관점에 의하면, 반도체 기판 위에 형성된 반도체 소자와, 상기 반도체 소자가 형성된 상기 반도체 기판 위에 형성된 절연막과, 상기절연막에 형성되고, 상기 반도체 소자에 도달하는 콘택트 홀 내에 매립되고, 상기 반도체 소자에 접속되며, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 갖는 플러그와, 상기 귀금속 또는 귀금속 산화물로 이루어지는 도체막 플러그가 평탄화된 플러그와, 상기 플러그가 형성된 상기 절연막 위에 형성되고, 상기 플러그에 접속된 아모퍼스 귀금속 산화물 밀착층과, 상기 아모퍼스 귀금속 산화물 밀착층에 형성된 하부 전극과, 상기 하부 전극 위에 형성되고, 강유전체막 또는 고유전체막으로 이루어지는 유전체막과, 상기 유전체막 위에 형성된 상부 전극을 갖는 커패시터를 갖는 반도체 장치가 제공된다.
또한, 본 발명의 또 다른 관점에 의하면, 반도체 기판 위에 형성되고, 하부 전극과, 상기 하부 전극 위에 형성되고, 강유전체막 또는 고유전체막으로 이루어지는 유전체막과, 상기 유전체막 위에 형성된 상부 전극을 갖는 커패시터와, 상기 반도체 기판 위 및 상기 커패시터 위에 형성된 절연막과, 상기 절연막 위에 형성되고, 상기 절연막에 형성되어 상기 상부 전극에 도달하는 콘택트 홀을 통하여 상기 상부 전극에 접속되며, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 갖는 배선을 갖는 반도체 장치가 제공된다.
또한, 본 발명의 또 다른 관점에 의하면, 반도체 기판 위에 형성되고, 하부 전극과, 상기 하부 전극 위에 형성되고, 강유전체막 또는 고유전체막으로 이루어지는 유전체막과, 상기 유전체막 위에 형성된 상부 전극을 갖는 커패시터와, 상기 반도체 기판 위 및 상기 커패시터 위에 형성된 절연막과, 상기 절연막 위에 형성되고, 상기 절연막에 형성되어 상기 상부 전극 또는 상기 하부 전극에 도달하는 콘택트 홀을 통하여 상기 상부 전극 또는 상기 하부 전극에 접속되며, 귀금속 또는 귀금속산화물로 이루어지는 도체막을 갖는 배선을 갖는 반도체 장치가 제공된다.
또한, 본 발명의 또 다른 관점에 의하면, 반도체 기판 위에 반도체 소자를 형성하는 공정과, 상기 반도체 소자가 형성된 상기 반도체 기판 위에 절연막을 형성하는 공정과, 상기 절연막에, 상기 반도체 소자에 도달하는 콘택트 홀을 형성하는 공정과, 상기 콘택트 홀 내에 매립되고, 상기 반도체 소자에 접속되며, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 갖는 플러그를 형성하는 공정과, 상기 플러그가 형성된 상기 절연막 위에 형성되고, 상기 플러그에 접속된 하부 전극과, 상기 하부 전극 위에 형성되고, 강유전체막 또는 고유전체막으로 이루어지는 유전체막과, 상기 유전체막 위에 형성된 상부 전극을 갖는 커패시터를 형성하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
또한, 본 발명의 또 다른 관점에 의하면, 반도체 기판 위에, 반도체 소자를 형성하는 공정과, 상기 반도체 소자가 형성된 상기 반도체 기판 위에, 절연막을 형성하는 공정과, 상기 절연막에, 상기 반도체 소자에 도달하는 콘택트 홀을 형성하는 공정과, 상기 콘택트 홀 내에 매립되고, 상기 반도체 소자에 접속되며, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 갖는 플러그를 형성하는 공정과, 상기 도체막 플러그를 평탄화하는 공정과, 상기 플러그가 형성된 상기 절연막 위에 형성되고, 상기 플러그에 접속된 하부 전극과, 상기 하부 전극 위에 형성되고, 강유전체막 또는 고유전체막으로 이루어지는 유전체막과, 상기 유전체막 위에 형성된 상부 전극을 갖는 커패시터를 형성하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
또한, 본 발명의 또 다른 관점에 의하면, 반도체 기판 위에, 반도체 소자를 형성하는 공정과, 상기 반도체 소자가 형성된 상기 반도체 기판 위에, 절연막을 형성하는 공정과, 상기 절연막에, 상기 반도체 소자에 도달하는 콘택트 홀을 형성하는 공정과, 상기 콘택트 홀 내에 매립되고, 상기 반도체 소자에 접속되며, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 갖는 플러그를 형성하는 공정과, 상기 도체막 플러그의 평탄화하는 공정과, 상기 플러그가 형성된 상기 절연막 위에 형성되고, 상기 플러그에 접속된 아모퍼스 귀금속 산화물과 하부 전극을 형성하는 공정과, 상기 하부 전극 위에 형성되고, 강유전체막 또는 고유전체막으로 이루어지는 유전체막과, 상기 유전체막 위에 형성된 상부 전극을 갖는 커패시터를 형성하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
또한, 본 발명의 또 다른 관점에 의하면, 반도체 기판 위에, 반도체 소자를 형성하는 공정과, 상기 반도체 소자가 형성된 상기 반도체 기판 위에, 절연막을 형성하는 공정과, 상기 절연막에, 상기 반도체 소자에 도달하는 콘택트 홀을 형성하는 공정과, 상기 절연막 위에, 상기 콘택트 홀 내에 매립되고, 상기 반도체 소자에 접속되며, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 형성하는 공정과, 상기 절연막 위에 형성되고, 상기 도체막을 갖는 하부 전극과, 상기 하부 전극 위에 형성되고, 강유전체막 또는 고유전체막으로 이루어지는 유전체막과, 상기 강유전체막 위에 형성된 상부 전극을 갖는 커패시터를 형성하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
또한, 본 발명의 또 다른 관점에 의하면, 반도체 기판 위에, 하부 전극과, 상기 하부 전극 위에 형성되고, 강유전체막 또는 고유전체막으로 이루어지는 유전체막과, 상기 유전체막 위에 형성된 상부 전극을 갖는 커패시터를 형성하는 공정과, 상기 반도체 기판 위 및 상기 커패시터 위에, 절연막을 형성하는 공정과, 상기 절연막에, 상기 상부 전극 또는 상기 하부 전극에 도달하는 콘택트 홀을 형성하는 공정과, 상기 절연막 위에, 상기 콘택트 홀을 통하여 상기 상부 전극 또는 상기 하부 전극에 접속되고, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 갖는 배선을 형성하는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
본 발명에 의하면, 유전체막으로서 고유전체막 또는 강유전체막을 사용한 커패시터를 갖는 반도체 장치에 있어서, 하부 전극이 접속되는 플러그로서, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 갖는 플러그를 형성하므로, 원하는 배향의 하부 전극을 높은 제어성(制御性)으로 형성할 수 있다. 이에 따라, 하부 전극 위에 형성되는 유전체막의 결정성을 향상시킬 수 있고, 우수한 전기적 특성을 갖는 커패시터를 얻을 수 있다. 또한, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 갖는 플러그 위에, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 갖는 하부 전극을 형성하므로, 플러그와 하부 전극 사이의 밀착성을 향상시킬 수 있고, 막 박리의 발생을 방지할 수 있다. 또한, 플러그를 구성하는 귀금속으로 이루어지는 도체막은, 산화되기 어렵고, 또한 산화된 경우라도 저저항 상태이므로, 양호한 콘택트를 실현할 수 있다. 또한, 귀금속 산화물은 수소 및 수분의 확산을 방지하는 특성을 갖고 있으므로, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 갖는 플러그에 의해, 커패시터의 유전체막에 수소 및 수분이 도달하는 것이 억제되고, 커패시터의 전기적 특성의 열화를 억제하는 것이 가능해진다.
또한, 본 발명에 의하면, 콘택트 홀을 통하여 커패시터의 상부 전극 또는 하부 전극에 접속된 배선으로서, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 갖는 배선을 형성하므로, 귀금속 또는 귀금속 산화물에 의해 구성되는 상부 전극 또는 하부 전극과 배선과의 반응을 억제할 수 있고, 상부 전극 또는 하부 전극과 배선 사이의 콘택트를 양호한 것으로 할 수 있다. 또한, 귀금속 산화물은 수소 및 수분의 확산을 방지하는 특성을 갖고 있으므로, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 갖는 배선에 의해, 커패시터의 유전체막에 수소 및 수분이 도달하는 것이 억제되고, 커패시터의 전기적 특성의 열화를 억제하는 것이 가능해진다.
도 1은 본 발명의 제 1 실시예에 의한 반도체 장치의 구조를 나타내는 단면도.
도 2는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 1 공정 단면도.
도 3은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 2 공정 단면도.
도 4는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 3 공정 단면도.
도 5는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 4 공정 단면도.
도 6은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 5 공정 단면도.
도 7은 본 발명의 제 1 실시예의 변형예에 의한 반도체 장치의 구조를 나타 내는 단면도.
도 8은 본 발명의 제 2 실시예에 의한 반도체 장치의 구조를 나타내는 단면도.
도 9는 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 1 공정 단면도.
도 10은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 2 공정 단면도.
도 11은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 3 공정 단면도.
도 12는 본 발명의 제 2 실시예의 변형예에 의한 반도체 장치의 구조를 나타내는 단면도.
도 13은 본 발명의 제 3 실시예에 의한 반도체 장치의 구조를 나타내는 단면도.
도 14는 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 1 공정 단면도.
도 15는 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 2 공정 단면도.
도 16은 본 발명의 제 3 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 3 공정 단면도.
도 17은 본 발명의 제 4 실시예에 의한 반도체 장치의 구조를 나타내는 단면 도.
도 18은 본 발명의 제 4 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 1 공정 단면도.
도 19는 본 발명의 제 4 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 2 공정 단면도.
도 20은 본 발명의 제 4 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 3 공정 단면도.
도 21은 본 발명의 제 4 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 4 공정 단면도.
도 22는 본 발명의 제 4 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 5 공정 단면도.
도 23은 본 발명의 제 4 실시예에 의한 반도체 장치의 제조 방법을 나타내는 제 6 공정 단면도.
도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 12 : 소자 분리 영역
14a, 14b : 웰 16 : 게이트 절연막
18 : 게이트 전극 20 : 측벽 절연막
22a, 22b : 소스/드레인 영역 24 : 트랜지스터
26 : SiON막 28 : 실리콘 산화막
30 : 층간 절연막 32a, 32b : 콘택트 홀
34 : 밀착층 36 : 도체막
38 : 하부 전극 38a : 플러그부
40 : 플러그 42 : 강유전체막
44 : 상부 전극 46 : 강유전체 커패시터
48 : 보호막 50 : 층간 절연막
52a, 52b : 콘택트 홀 54a, 54b : 배선 홈
56 : 배리어 메탈막 58 : 알루미늄막
60a, 60b : 배선 62a, 62b : 플러그부
64 : 절연막 66 : 도체막
68a, 68b : 플러그 70 : 콘택트 홀
72 : 배선 74, 78 : 배리어 메탈막
76 : 도체막 80 : 콘택트 홀
82 : 배리어 메탈막 84 : 텅스텐막
86 : 플러그 88 : 배선
90 : 층간 절연막 92 : 콘택트 홀
94 : 배리어 메탈막 96 : 텅스텐막
98 : 플러그 100 : 배리어 메탈막
102 : 텅스텐막 104a, 104b : 플러그
106 : Ti막 108 : Pt막
110 : 콘택트 홀 112 : 콘택트 홀
114a, 114b : 콘택트 홀 116 : 배리어 메탈막
118 : 도체막 120 : 플러그
122 : 배리어 메탈막 124 : 텅스텐막
126 : 플러그 128 : 배선
130, 134 : 배리어 메탈막 132 : 도체막
136 : 배선 138 : 배선
140 : 층간 절연막 142 : 콘택트 홀
144 : 배리어 메탈막 146 : 텅스텐막
148 : 플러그
[제 1 실시예]
본 발명의 제 1 실시예에 의한 반도체 장치 및 그 제조 방법을 도 1 내지 도 6을 사용하여 설명한다. 도 1은 본 실시예에 의한 반도체 장치의 구조를 나타낸 단면도, 도 2 내지 도 6은 본 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 단면도이다.
우선, 본 실시예에 의한 반도체 장치의 구조에 대해서 도 1을 사용하여 설명한다. 본 실시예에 의한 반도체 장치는, 스택형 메모리 셀 구조를 갖는 FeRAM이다.
예를 들어 실리콘으로 이루어지는 반도체 기판(10) 위에는, 소자 영역을 획정하는 소자 분리 영역(12)이 형성되어 있다. 반도체 기판(10)은, n형, p형 중 어 느 것이어도 된다. 소자 분리 영역(12)이 형성된 반도체 기판(10) 내에는, 웰(14a, 14b)이 형성되어 있다.
웰(14a, 14b)이 형성된 반도체 기판(10) 위에는, 게이트 절연막(16)을 통하여 게이트 전극(게이트 배선)(18)이 형성되어 있다. 게이트 전극(18)의 측벽 부분에는, 측벽 절연막(20)이 형성되어 있다.
측벽 절연막(20)이 형성된 게이트 전극(18)의 양측에는, 소스/드레인 영역(22a, 22b)이 형성되어 있다.
이와 같이 하여, 반도체 기판(10) 위에, 게이트 전극(18)과 소스/드레인 영역(22a, 22b)을 갖는 트랜지스터(24)가 구성되어 있다.
트랜지스터(24)가 형성된 반도체 기판(10) 위에는, 예를 들어 막두께 200nm의 실리콘 질화 산화막(SiON막)(26)과, 예를 들어 막두께 1,000nm의 실리콘 산화막(28)이 순차적으로 적층되어 있다. 이와 같이 하여, SiON막(26)과 실리콘 산화막(28)이 순차적으로 적층되어 이루어지는 층간 절연막(30)이 형성되어 있다. 층간 절연막(30)의 표면은 평탄화되어 있다.
층간 절연막(30)에는, 소스/드레인 영역(22a, 22b)에 도달하는 콘택트 홀(32a, 32b)이 형성되어 있다.
콘택트 홀(32a)의 내벽면, 콘택트 홀(32a) 저부의 소스/드레인 영역(22a) 위, 및 콘택트 홀(32a) 주변의 층간 절연막(30) 위에는, 후술하는 귀금속으로 이루어지는 도체막(36)의 하지(下地)에 대한 밀착성을 확보하기 위한 밀착층(34)이 형성되어 있다. 또한, 콘택트 홀(32b)의 내벽면, 및 콘택트 홀(32b) 저부의 소스/드 레인 영역(22b) 위에는, 후술하는 귀금속으로 이루어지는 도체막(36)의 하지에 대한 밀착성을 확보하기 위한 밀착층(34)이 형성되어 있다. 밀착층(34)은, 예를 들어 막두께 20nm의 Ti막과, 예를 들어 막두께 50nm의 TiN막이 순차적으로 적층되어 이루어지는 것이다. 또한, 밀착층(34)은, 수소 및 수분의 확산을 방지하는 배리어층으로서도 기능한다. 이와 같은 밀착층(34)에 의해, 강유전체막(42)에 수소 및 수분이 도달하는 것이 억제되기 때문에, 강유전체막(42)을 구성하는 금속 산화물의 수소나 수분에 의한 환원(還元)을 억제할 수 있다. 이에 따라, 강유전체 커패시터(46)의 전기적 특성의 열화를 억제하는 것이 가능해진다.
밀착층(34)이 형성된 콘택트 홀(32a) 내, 및 콘택트 홀(32a) 주변의 밀착층(34) 위에는, 귀금속으로 이루어지는 도체막(36)이 형성되어 있다. 또한, 밀착층(34)이 형성된 콘택트 홀(32b) 내에는, 귀금속으로 이루어지는 도체막(36)이 매립되어 있다. 도체막(36)으로서는, 예를 들어 막두께 400nm의 이리듐(Ir)막이 사용되고 있다.
이와 같이 하여, 강유전체 커패시터(46)의 하부 전극(38)이, 밀착층(34)과, 귀금속으로 이루어지는 도체막(36)으로 구성되어 있다. 하부 전극(38)은, 콘택트 홀(32a) 내에 매립되어, 소스/드레인 영역(22a)에 접속된 플러그부(38a)를 일체적으로 갖고 있다.
또한, 콘택트 홀(32b) 내에는, 밀착층(34)과, 귀금속으로 이루어지는 도체막(36)으로 구성되고, 소스/드레인 영역(22b)에 접속된 플러그(40)가 형성되어 있다.
하부 전극(38) 위에는, 강유전체 커패시터(46)의 강유전체막(42)이 형성되어 있다. 강유전체막(42)으로서는, 예를 들어 막두께 120nm의 PbZr1 -ＸTiＸO3막(PZT막)이 사용되고 있다.
강유전체막(42) 위에는, 강유전체 커패시터(46)의 상부 전극(44)이 형성되어 있다. 상부 전극(44)으로서는, 예를 들어 막두께 200nm의 산화 이리듐(IrOＸ)막이 사용되고 있다.
이와 같이 하여, 하부 전극(38)과 강유전체막(42)과 상부 전극(44)으로 이루어지는 강유전체 커패시터(46)가 구성되어 있다.
강유전체 커패시터(46)가 형성된 층간 절연막(30) 위에는, 수소 및 수분의 확산을 방지하는 보호막(48)이 형성되어 있다. 보호막(48)은, 강유전체 커패시터(46)를 덮도록, 즉, 하부 전극(38)의 측면, 강유전체막(42)의 측면, 상부 전극(44)의 측면, 및 상부 전극(44)의 상면을 덮도록 형성되어 있다. 보호막(48)으로서는, 예를 들어 막두께 20 내지 100nm의 알루미나(Al2O3)막이 사용되고 있다. 보호막(48)에 의해, 강유전체막(42)에 수소 및 수분이 도달하는 것이 억제되기 때문에, 강유전체막(42)을 구성하는 금속 산화물의 수소나 수분에 의한 환원을 억제할 수 있다. 이에 따라, 강유전체 커패시터(46)의 전기적 특성의 열화를 억제하는 것이 가능해진다.
보호막(48) 위에는, 예를 들어 막두께 1,500nm의 TEOS막으로 이루어지는 층간 절연막(50)이 형성되어 있다. 층간 절연막(50)의 표면은 평탄화되어 있다.
층간 절연막(50) 및 보호막(48)에는, 강유전체 커패시터(46)의 상부 전극(44)에 도달하는 콘택트 홀(52a)이 형성되어 있다. 층간 절연막(50)에는, 콘택트 홀(52a)에 접속된 배선 홈(54a)이 형성되어 있다.
또한, 층간 절연막(50) 및 보호막(48)에는, 플러그(40)에 도달하는 콘택트 홀(52b)이 형성되어 있다. 층간 절연막(50)에는, 콘택트 홀(52b)에 접속된 배선 홈(54b)이 형성되어 있다.
콘택트 홀(52a) 및 배선 홈(54a) 내와, 콘택트 홀(52b) 및 배선 홈(54b) 내에는, 예를 들어 막두께 30nm의 Ti막 및 막두께 50nm의 TiN막으로 이루어지는 배리어 메탈막(56)이 형성되어 있다.
배리어 메탈막(56)이 형성된 콘택트 홀(52a) 및 배선 홈(54a) 내와, 배리어 메탈막(56)이 형성된 콘택트 홀(52b) 및 배선 홈(54b) 내에는, 알루미늄막(58)이 매립되어 있다. 이 알루미늄막(58)은 텅스텐막이어도 된다.
이와 같이 하여, 배선 홈(54a) 내에, 배리어 메탈막(56)과 알루미늄막(58)으로 구성되는 배선(60a)이 형성되어 있다. 배선(60a)은, 콘택트 홀(52a) 내에 매립되어, 강유전체 커패시터(46)의 상부 전극(44)에 접속된 플러그부(62a)를 일체적으로 갖고 있다.
또한, 배선 홈(54b) 내에는, 배리어 메탈막(56)과 알루미늄막(58)으로 구성되는 배선(60b)이 형성되어 있다. 배선(60b)은, 콘택트 홀(52b) 내에 매립되어, 플러그(40)에 접속된 플러그부(62b)를 일체적으로 갖고 있다.
이와 같이 하여, 본 실시예에 의한 반도체 장치가 구성되어 있다.
본 실시예에 의한 반도체 장치는, 강유전체 커패시터(46)의 하부 전극(38)이, 귀금속으로 이루어지는 도체막(36)을 갖고, 소스/드레인 영역(22a)에 접속된 플러그부(38a)를 일체적으로 갖는 것을 주된 특징으로 한다.
종래, 스택형 메모리 셀 구조에 있어서는, 소스/드레인 영역에 접속된 텅스텐 플러그의 바로 위에, 강유전체 커패시터의 하부 전극이 별개로 형성되어 있었다. 이 텅스텐 플러그는, CMP 후의 평탄성이 양호하지 않기 때문에, 하부 전극의 배향이 열화되어 버렸다. 또한, 강유전체 커패시터에 대하여 열처리를 행할 때에, 텅스텐 플러그는, 쉽게 산화되어 버릴 수 있다. 텅스텐 플러그가 산화되면, 텅스텐 플러그와 하부 전극 사이의 밀착성이 저하되어 막 박리가 발생하고, 텅스텐 플러그와 하부 전극 사이에 콘택트 불량이 발생하게 된다.
이에 대하여, 본 실시예에 의한 반도체 장치에서는, 강유전체 커패시터(46)의 하부 전극(38)이, 산화되기 어려운 귀금속으로 이루어지는 도체막(36)을 갖고, 소스/드레인 영역(22a)에 접속된 플러그부(38a)를 일체적으로 갖고 있다. 이에 따라, 산화되기 쉬운 텅스텐 플러그가 하부 전극과는 별개로 형성되어 있는 경우와 비교하여, 원하는 배향의 하부 전극(38)을 높은 제어성으로 형성할 수 있다. 따라서, 하부 전극(38) 위에 형성되는 강유전체막(42)의 결정성을 향상시킬 수 있고, 우수한 전기적 특성을 갖는 강유전체 커패시터(46)를 얻을 수 있다.
또한, 본 실시예에 의한 반도체 장치에서는, 하부 전극(38)이, 소스/드레인 영역(22a)에 접속된 플러그부(38a)를 일체적으로 갖고 있기 때문에, 종래와 같이 텅스텐 플러그가 하부 전극과는 별개로 형성되어 있는 경우에 양자 사이에 발생할 수 있는 콘택트 불량이 문제가 되는 경우는 없다.
또한, 플러그부(38a)를 갖는 하부 전극(38)을 구성하는 도체막(36)은, 귀금속으로 이루어지기 때문에 산화되기 어렵고, 또한 산화된 경우라도 저저항 상태이기 때문에, 양호한 콘택트를 실현할 수 있다.
또한, 도체막(36)을 구성하는 귀금속 산화물은, 수소 및 수분의 확산을 방지하는 특성을 갖고 있다. 이 때문에, 귀금속으로 이루어지는 도체막(36)이 산화되어 있으면, 강유전체막(42)에 수소 및 수분이 도달하는 것이 억제되고, 강유전체막(42)을 구성하는 금속 산화물의 수소나 수분에 의한 환원을 억제할 수 있다. 이에 따라, 강유전체 커패시터(46)의 전기적 특성의 열화를 억제하는 것이 가능해진다.
따라서, 본 실시예에 의하면, 동작 특성이 우수하고, 신뢰성이 높은 스택형 메모리 셀 구조를 갖는 FeRAM을 제공할 수 있다.
다음으로, 본 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 2 내지 도 6을 사용하여 설명한다.
우선, 예를 들어 실리콘으로 이루어지는 반도체 기판(10)에, 예를 들어 STI(Shallo텅스텐 Trench Isolation)법에 의해, 소자 영역을 획정하는 소자 분리 영역(12)을 형성한다.
이어서, 이온 주입법에 의해, 도펀트 불순물 도입함으로써, 웰(14a, 14b)을 형성한다.
이어서, 통상의 트랜지스터의 형성 방법을 이용하여, 소자 분리 영역(12)에 의해 획정된 소자 영역에, 게이트 전극(게이트 배선)(18)과 소스/드레인 영역(22a, 22b)을 갖는 트랜지스터(24)를 형성한다(도 2의 (a) 참조).
이어서, 전면(全面)에, 예를 들어 플라즈마 CVD(Chemical Vapor Deposition)법에 의해, 예를 들어 막두께 200nm의 SiON막(26)을 형성한다. SiON막(26)은, CMP법에 의한 평탄화 시의 스토퍼막으로서 기능한다.
이어서, 전면에, 예를 들어 CVD법에 의해, 예를 들어 막두께 1,000nm의 실리콘 산화막(28)을 형성한다.
이와 같이 하여, SiON막(26)과 실리콘 산화막(28)에 의해 층간 절연막(30)이 구성된다.
이어서, 예를 들어 CMP법에 의해, 층간 절연막(30)의 표면을 평탄화한다(도 2의 (b) 참조).
이어서, 포토리소그래피 및 에칭에 의해, 층간 절연막(30)에, 소스/드레인 영역(22a, 22b)에 도달하는 콘택트 홀(32a, 32b)을 형성한다(도 3의 (a) 참조).
이어서, 탈(脫) 가스 처리로서, 예를 들어 질소 분위기 중에서, 예를 들어 650℃, 30분간의 열처리를 행한다.
이어서, 전면에, 예를 들어 스퍼터링법에 의해, 예를 들어 막두께 20nm의 Ti막을 형성한다. 이어서, 전면에, 예를 들어 스퍼터링법에 의해, 예를 들어 막두께 50nm의 TiN막을 형성한다. 이와 같이 하여, Ti막과 TiN막이 순차적으로 적층되어 이루어지는 밀착층(34)이 형성된다.
이어서, 밀착층(34) 위에, 예를 들어 MOCVD법에 의해, 귀금속으로 이루어지 는 도체막(36)으로서, 예를 들어 막두께 400nm의 Ir막을 형성한다(도 3의 (b) 참조). 원료인 이리듐 전구체로서는, 예를 들어 루이스 염기안정화 β-디케토네이트이리듐 조성물, 루이스 염기안정화 β-케토이미네이트이리듐 조성물 등을 사용할 수 있다. 이와 같은 이리듐 전구체를, 예를 들어 O2, O3, N2O 등의 산화성 가스의 존재하에서 분해함으로써, Ir막을 퇴적한다. 성막 온도는, 예를 들어 500℃ 미만으로 한다.
이어서, 도체막(36) 위에, 예를 들어 MOCVD법에 의해, 예를 들어 막두께 120nm의 PZT막으로 이루어지는 강유전체막(42)을 형성한다.
MOCVD법에 의한 PZT막의 성막에서는, 납(Pb) 공급용의 유기 소스로서, Pb(D PM)2(Pb(C11H19O2)2)를 THF(tetrahydrofuran: C4H8O)액에 3mol%의 농도로 용해시킨 것을 0.32㎖/min의 유량으로 기화기(氣化器)에 도입한다. 또한, 지르코늄(Zr) 공급용의 유기 소스로서, Zr(dmhd)4(Zr(C9H15O2)4)을 THF액에 3mol%의 농도로 용해시킨 것을 0.2㎖/min의 유량으로 기화기에 도입한다. 또한, 티탄(Ti) 공급용의 유기 소스로서, Ti(O-iPr)2(DPM)2(Ti(C3H7O)2(C11H19O2)2)을 THF액에 3mol%의 농도로 용해시킨 것을 0.2㎖/min의 유량으로 기화기에 도입한다. 기화기는 예를 들어 260℃의 온도로 가열되고 있어, 상술한 각 유기 소스는 기화기 내에서 기화한다. 기화한 각 유기 소스는, 기화기에서 산소와 혼합된 후, 리액터 상부의 샤워 헤드에 도입되어 동일한 흐름이 되고, 샤워 헤드와 대향하여 설치되는 반도체 기판(10)을 향해서 균일하게 분사된다. 또한, 리액터 내에서의 산소의 분압(分壓)은 예를 들어 5Torr로 한다. 또한, 성막 시간은 예를 들어 420초로 한다. 또한, 이와 같은 조건에서 성막한 PZT막의 조성은, Pb/(Zr+Ti)=1.15, Zr/(Zr+Ti)=0.45가 되었다.
이어서, 산소를 포함하는 분위기 중에서 열처리를 행함으로써, 강유전체막(42)을 결정화한다. 구체적으로는, 예를 들어 다음과 같은 2단계의 열처리를 행한다. 즉, 제 1 단계의 열처리로서, 산소와 아르곤의 혼합 가스 분위기 중에서, RTA법에 의해, 기판 온도 600℃, 열처리 시간 90초간의 열처리를 행한다. 이어서, 제 2 단계의 열처리로서, 산소 분위기 중에서, RTA법에 의해, 기판 온도 750℃, 열처리 시간 60초간의 열처리를 행한다.
이어서, 강유전체막(42) 위로, 예를 들어 스퍼터링법에 의해, 예를 들어 막두께 200nm의 IrOＸ막으로 이루어지는 상부 전극(44)을 형성한다(도 4의 (a) 참조).
이어서, 상부 전극(44) 위에, 후술하는 하드마스크가 되는 절연막(64)을 형성한다. 절연막(64)으로서는, 예를 들어 막두께 200nm의 TiN막 및 막두께 800nm의 TEOS막을 형성한다.
이어서, 포토리소그래피 및 에칭에 의해, 강유전체 커패시터(46)의 평면 형상으로 절연막(64)을 패터닝한다(도 4의 (b) 참조).
이어서, 절연막(64)을 하드마스크로 하여, 절연막(64)에 의해 덮여 있지 않은 영역의 상부 전극(44), 강유전체막(42), 도체막(36), 및 밀착층(34)을 순차적으로 에칭한다. 에칭 종료 후, 하드마스크로서 사용한 절연막(64)을 제거한다(도 5의 (a) 참조).
이와 같이 하여, 하부 전극(38)과 강유전체막(42)과 상부 전극(44)으로 이루어지는 강유전체 커패시터(46)가 형성된다. 하부 전극(38)은, 귀금속으로 이루어지는 도체막(36)과 밀착층(34)에 의해 구성되고, 콘택트 홀(32a) 내에 매립되어, 소스/드레인 영역(22a)에 접속된 플러그부(38a)를 일체적으로 갖도록 형성된다.
또한, 콘택트 홀(32b) 내에는, 귀금속으로 이루어지는 도체막(36)과 밀착층(34)에 의해 구성되고, 소스/드레인 영역(22b)에 접속된 플러그(40)가 형성된다.
이어서, 산소를 포함하는 로(爐) 내에 있어서, 예를 들어 350℃, 1시간의 열처리를 행한다. 이 열처리는, 이 후에 형성하는 보호막(48)에 막 박리가 발생하는 것을 방지하기 위한 것이다.
이어서, 강유전체 커패시터(46)가 형성된 층간 절연막(30) 위에, 예를 들어 스퍼터링법 또는 MOCVD법에 의해, 보호막(48)을 형성한다(도 5의 (b) 참조). 강유전체 커패시터(46)는, 보호막(48)에 의해 덮인다. 보호막(48)으로서는, 예를 들어 막두께 20 내지 100nm의 Al2O3막을 형성한다. 보호막(48)은, 강유전체 커패시터(46)를 공정 손상 등으로부터 보호하는 것이다.
이어서, 산소를 포함하는 로 내에 있어서, 예를 들어 550 내지 650℃, 60분간의 열처리를 행한다. 이 열처리는, 강유전체막(42) 위에 상부 전극(44)의 성막시, 및 에칭시에 강유전체막(42)이 받은 손상를 회복하기 위한 것이다.
이어서, 전면에, 예를 들어 CVD법에 의해, 예를 들어 막두께 1,500nm의 TEOS막으로 이루어지는 층간 절연막(50)을 형성한다.
이어서, 예를 들어 CMP법에 의해, 층간 절연막(50)의 표면을 평탄화한다(도 6의 (a) 참조).
이어서, 층간 절연막(50) 및 보호막(48)에, 강유전체 커패시터(46)의 상부 전극(44)에 도달하는 콘택트 홀(52a)을 형성하고, 층간 절연막(50)에, 콘택트 홀(52a)에 접속된 배선 홈(54a)을 형성한다. 또한, 층간 절연막(50) 및 보호막(48)에, 플러그(40)에 도달하는 콘택트 홀(52b)을 형성하고, 층간 절연막(50)에, 콘택트 홀(52b)에 접속된 배선 홈(54b)을 형성한다.
이어서, 콘택트 홀(52a) 및 배선 홈(54a) 내와, 콘택트 홀(52b) 및 배선 홈(54b) 내에, 예를 들어 스퍼터링법에 의해, 예를 들어 막두께 30nm의 Ti막 및 막두께 50nm의 TiN막으로 이루어지는 배리어 메탈막(56)을 형성한다.
이어서, 배리어 메탈막(56)이 형성된 콘택트 홀(52a) 및 배선 홈(54a) 내와, 배리어 메탈막(56)이 형성된 콘택트 홀(52b) 및 배선 홈(54b) 내에, 알루미늄막(58)을 매립한다.
이와 같이 하여, 통상의 배선 형성 공정에 의해, 배선 홈(54a) 내에, 배리어 메탈막(56)과 알루미늄막(58)에 의해 구성되는 배선(60a)이 형성되고, 배선 홈(54b) 내에, 배리어 메탈막(56)과 알루미늄막(58)에 의해 구성되는 배선(60b)이 형성된다. 배선(60a)은, 콘택트 홀(52a) 내에 매립된 플러그부(62a)에 의해, 강유전체 커패시터(46)의 상부 전극(44)에 접속된다. 또한, 배선(60b)은, 콘택트 홀(52b) 내에 매립된 플러그부(62b)에 의해, 플러그(40)에 접속된다.
이후, 회로 설계 등에 따라, 배선(60a, 60b)이 형성된 층간 절연막(50) 위 에, 통상의 배선 형성 공정에 의해 단층 또는 복수층의 배선을 적당하게 형성한다.
이와 같이 하여, 본 실시예에 의한 반도체 장치가 제조된다.
이와 같이, 본 실시예에 의하면, 귀금속으로 이루어지는 도체막(36)을 갖고, 소스/드레인 영역(22a)에 접속된 플러그부(38a)를 일체적으로 갖는 하부 전극(38)을 형성하므로, 산화되기 쉬운 텅스텐 플러그가 하부 전극과는 별개로 형성되어 있는 경우와 비교하여, 원하는 배향의 하부 전극(38)을 높은 제어성으로 형성할 수 있다. 이에 따라, 하부 전극(38) 위에 형성되는 강유전체막(42)의 결정성(結晶性)을 향상시킬 수 있고, 우수한 전기적 특성을 갖는 강유전체 커패시터(46)를 얻을 수 있다.
또한, 본 실시예에 의하면, 소스/드레인 영역(22a)에 접속된 플러그부(38a)를 일체적으로 갖도록 하부 전극(38)을 형성하므로, 종래와 같이 텅스텐 플러그가 하부 전극과는 별개로 형성되어 있는 경우에 양자 사이에 발생할 수 있는 콘택트 불량이 문제가 되는 일은 없다.
또한, 본 실시예에 의하면, 플러그부(38a)를 갖는 하부 전극(38)을 구성하는 도체막으로서, 산화되기 어렵고, 또한 산화된 경우라도 저저항 상태인 귀금속으로 이루어지는 도체막(36)을 형성하므로, 양호한 콘택트를 실현할 수 있다.
또한, 본 실시예에 의하면, 산화물이 수소 및 수분의 확산을 방지하는 특성을 갖는 귀금속으로 이루어지는 도체막(36)을 형성하므로, 귀금속으로 이루어지는 도체막(36)이 산화되어 있으면, 강유전체막(42)에 수소 및 수분이 도달하는 것이 억제되고, 강유전체막(42)을 구성하는 금속 산화물의 수소나 수분에 의한 환원을 억제할 수 있다. 이에 따라, 강유전체 커패시터(46)의 전기적 특성의 열화를 억제하는 것이 가능해 진다.
(변형예)
본 실시예의 변형예에 의한 반도체 장치에 대해서 도 7을 사용하여 설명한다. 도 7은 본 변형예에 의한 반도체 장치의 구조를 나타낸 단면도이다.
본 변형예에 의한 반도체 장치는, 상기한 반도체 장치에 있어서, 귀금속으로 이루어지는 도체막(36)의 하지에 대한 밀착성을 확보하기 위한 밀착층(34)이 형성되어 있지 않은 것이다.
도 7에 나타낸 바와 같이, 층간 절연막(30)에는, 소스/드레인 영역(22a, 22b)에 도달하는 콘택트 홀(32a, 32b)이 형성되어 있다.
콘택트 홀(32a) 내, 및 콘택트 홀(32a) 주변의 층간 절연막(30) 위에는, 귀금속으로 이루어지는 도체막(36)이 직접 형성되어 있다. 또한, 콘택트 홀(32b) 내에는, 귀금속으로 이루어지는 도체막(36)이 직접 형성되어 있다. 도체막(36)으로서는, 예를 들어 막두께 400nm의 Ir막이 사용되고 있다.
이와 같이 하여, 강유전체 커패시터(46)의 하부 전극(38)이, 귀금속으로 이루어지는 도체막(36)에 의해 구성되어 있다. 하부 전극(38)은, 콘택트 홀(32a) 내에 매립되어, 소스/드레인 영역(22a)에 접속된 플러그부(38a)를 일체적으로 갖고 있다.
또한, 콘택트 홀(32b) 내에는, 도체막(36)에 의해 구성되고, 소스/드레인 영역(22b)에 접속된 플러그(40)가 형성되어 있다.
하부 전극(38) 위에는, 상기와 마찬가지로, 강유전체막(42) 및 상부 전극(44)이 순차적으로 형성되고, 하부 전극(38)과 강유전체막(42)과 상부 전극(44)으로 이루어지는 강유전체 커패시터(46)가 구성되어 있다.
본 변형예에 의한 반도체 장치와 같이, 귀금속으로 이루어지는 도체막(36)의 하지에 대한 밀착성을 확보하기 위한 밀착층(34)이 형성되어 있지 않아도 된다.
또한, 본 변형예에 의한 반도체 장치와 같이 밀착층(34)을 형성하지 않은 경우에는, 도체막(36)을 귀금속 산화물로 이루어지는 것으로 함으로써, 수소 및 수분의 확산을 방지하는 막으로서도 도전막(36)을 기능하도록 할 수 있다. 이와 같은 도체막(36)에 의해, 강유전체막(42)에 수소 및 수분이 도달하는 것이 억제되고, 강유전체막(42)을 구성하는 금속 산화물의 수소나 수분에 의한 환원을 억제할 수 있다. 이에 따라, 강유전체 커패시터(46)의 전기적 특성의 열화를 억제하는 것이 가능해진다.
[제 2 실시예]
본 발명의 제 2 실시예에 의한 반도체 장치 및 그 제조 방법에 대해서 도 8 내지 도 11을 사용하여 설명한다. 도 8은 본 실시예에 의한 반도체 장치의 구조를 나타낸 단면도, 도 9 내지 도 11은 본 실시예에 의한 반도체 장치의 제조 방법을 나타낸 공정 단면도이다. 또한, 제 1 실시예에 의한 반도체 장치 및 그 제조 방법과 동일한 구성 요소에는, 동일한 부호를 부여하여 설명을 생략하거나 또는 간략하게 한다.
본 실시예에 의한 반도체 장치의 기본적 구성은, 제 1 실시예에 의한 반도체 장치와 거의 동일하다. 본 실시예에 의한 반도체 장치는, 강유전체 커패시터(46)의 하부 전극(38)과, 하부 전극(38)과 소스/드레인 영역(22a)을 전기적으로 접속하는 플러그(68a)가 서로 별개 독립으로 형성되어 있는 점에서, 제 1 실시예에 의한 반도체 장치와 상이하다. 이하, 본 실시예에 의한 반도체 장치의 구조에 대해서 도 8을 사용하여 설명한다.
제 1 실시예에 의한 반도체 장치와 마찬가지로, 트랜지스터(24)가 형성된 반도체 기판(10) 위에는, 예를 들어 막두께 200nm의 SiON막(26)과, 예를 들어 막두께 1,000nm의 실리콘 산화막(28)이 순차적으로 적층되어 있다. 이와 같이 하여, SiON막(26)과 실리콘 산화막(28)이 순차적으로 적층되어 이루어지는 층간 절연막(30)이 형성되어 있다. 층간 절연막(30)의 표면은 평탄화되어 있다.
층간 절연막(30)에는, 소스/드레인 영역(22a, 22b)에 도달하는 콘택트 홀(32a, 32b)이 형성되어 있다.
콘택트 홀(32a)의 내벽면, 콘택트 홀(32a) 저부의 소스/드레인 영역(22a) 위, 및 콘택트 홀(32a) 주변의 층간 절연막(30) 위에는, 후술하는 귀금속으로 이루어지는 도체막(66) 및 하부 전극(38)의 하지에 대한 밀착성을 확보하기 위한 밀착층(34)이 형성되어 있다. 또한 콘택트 홀(32b)의 내벽면, 및 콘택트 홀(32b) 저부의 소스/드레인 영역(22b) 위에는, 후술하는 귀금속으로 이루어지는 도체막(66)의 하지에 대한 밀착성을 확보하기 위한 밀착층(34)이 형성되어 있다. 밀착층(34)은, 예를 들어 막두께 20nm의 Ti막과, 예를 들어 막두께 50nm의 TiN막이 순차적으로 적층되어 이루어지는 것이다. 또한, 밀착층(34)은, 수소 및 수분의 확산을 방지하는 배리어층으로서도 기능한다. 이와 같은 밀착층(34)에 의해, 강유전체막(42)에 수소 및 수분이 도달하는 것이 억제되기 때문에, 강유전체막(42)을 구성하는 금속 산화물의 수소나 수분에 의한 환원을 억제할 수 있다. 이에 따라 강유전체 커패시터(46)의 전기적 특성의 열화를 억제하는 것이 가능해진다.
밀착층(34)이 형성된 콘택트 홀(32a) 내에는, 귀금속으로 이루어지는 도체막(66)이 매립되어 있다. 또한, 밀착층(34)이 형성된 콘택트 홀(32b) 내에는, 귀금속으로 이루어지는 도체막(66)이 매립되어 있다. 도체막(66)으로서는, 예를 들어 막두께 250nm의 Ir막이 사용되고 있다.
이와 같이 하여, 콘택트 홀(32a) 내에, 밀착층(34)과, 귀금속으로 이루어지는 도체막(66)에 의해 구성된다. 이 도체막(66)의 표면은 평탄화되고, 소스/드레인 영역(22a)에 접속된 플러그(68a)가 형성되어 있다.
또한, 콘택트 홀(32b) 내에는, 밀착층(34)과, 귀금속으로 이루어지는 도체막(66)에 의해 구성되고, 소스/드레인 영역(22b)에 접속된 플러그(68b)가 형성되어 있다.
콘택트 홀(32a) 주변의 층간 절연막(30) 위에 형성된 밀착층(34) 위, 및 콘택트 홀(32a) 내에 매립된 도체막(66) 위에는, 강유전체 커패시터(46)의 하부 전극(38)이 형성되어 있다. 하부 전극(38)은, 귀금속으로 이루어지는 도체막에 의해 구성되어 있고, 구체적으로는, 예를 들어 막두께 50nm의 백금(Pt)막으로 이루어지는 것이다.
또한, 막두께 20nm의 아모퍼스 귀금속 산화막(예를 들어 산화 백금막(PtOx)) 및 50nm의 백금(Pt)막 적층막으로 이루어지는 하부 전극이 바람직하다. 이 아모퍼스 귀금속 산화막(PtOx막)은 Ir막이 강유전체막으로 확산되는 것을 방지할 수 있으므로, 커패시터의 누설 전류를 억제할 수 있고, 하부 전극의 결정성을 더 향상시킬 수 있다. 또한, 이와 같이, 하부 전극에, 아모퍼스 귀금속 산화막의 밀착층을 사용할 경우, 아모퍼스 귀금속 산화막의 밀착층으로서는, 예를 들어, Pt, Ir, Ru, Rh, Re, Os, Pd의 산화물, 및 SrRuO3로 이루어지는 그룹으로부터 선택되는 적어도 1종의 재료로 이루어지는 막을 사용할 수 있다. 하부 전극(38)은, 플러그(68a)에 접속되어 있다. 이 하부 전극의 결정성을 더 향상시키기 위하여, RTA법으로 Ar의 분위기 중 750℃에서 60초의 어닐링을 행한다.
하부 전극(38) 위에는, 강유전체 커패시터(46)의 강유전체막(42)이 형성되어 있다. 강유전체막(42)으로서는, 예를 들어 막두께 120nm의 PZT막이 사용되고 있다.
강유전체막(42) 위에는, 강유전체 커패시터(46)의 상부 전극(44)이 형성되어 있다. 상부 전극(44)으로서는, 예를 들어 막두께 200nm의 IrOＸ막이 사용되고 있다.
이와 같이 하여, 하부 전극(38)과 강유전체막(42)과 상부 전극(44)으로 이루어지는 강유전체 커패시터(46)가 구성되어 있다.
강유전체 커패시터(46)가 형성된 층간 절연막(30) 위에는, 수소 및 수분의 확산을 방지하는 보호막(48)이 형성되어 있다. 보호막(48)은, 강유전체 커패시 터(46)를 덮도록, 즉, 층간 절연막(30) 위에 형성된 밀착층(34)의 측면, 하부 전극(38)의 측면, 강유전체막(42)의 측면, 상부 전극(44)의 측면, 및 상부 전극(44)의 상면을 덮도록 형성되어 있다. 보호막(48)으로서는, 예를 들어 막두께 20 내지 100nm의 Al2O3막이 사용되고 있다. 보호막(48)에 의해, 강유전체막(42)에 수소 및 수분이 도달하는 것이 억제되기 때문에, 강유전체막(42)을 구성하는 금속 산화물의 수소나 수분에 의한 환원을 억제할 수 있다. 이에 따라, 강유전체 커패시터(46)의 전기적 특성의 열화를 억제하는 것이 가능해진다.
보호막(48) 위에는, 예를 들어 막두께 1,500nm의 TEOS막으로 이루어지는 층간 절연막(50)이 형성되어 있다.
층간 절연막(50) 및 보호막(48)에는, 제 1 실시예에 의한 반도체 장치와 마찬가지로, 강유전체 커패시터(46)의 상부 전극(44)에 접속된 배선(60a), 및 플러그(68b)에 접속된 배선(60b)이 형성되어 있다.
이와 같이 하여, 본 실시예에 의한 반도체 장치가 구성되어 있다.
본 실시예에 의한 반도체 장치는, 강유전체 커패시터(46)의 하부 전극(38) 아래에 형성되고, 하부 전극(38)과 소스/드레인 영역(22a) 사이를 전기적으로 접속하는 플러그(68a)가, 귀금속으로 이루어지는 도체막(66)을 갖는 것을 주된 특징으로 한다.
강유전체 커패시터(46)의 하부 전극(38) 아래에 형성된 플러그(68a)가, 산화되기 어려운 귀금속으로 이루어지는 도체막(66)을 갖기 때문에, 산화되기 쉬운 텅 스텐 플러그가 하부 전극과는 별개로 형성되어 있는 경우와 비교하여, 원하는 배향의 하부 전극(38)을 높은 제어성으로 형성할 수 있다. 또한, 본 실시예에 의한 반도체 장치는, 플러그(68a)와 하부 전극(38)이 별개 독립으로 형성되어 있기 때문에, 제 1 실시예에 의한 반도체 장치와 비교하여, 하부 전극(38)이 더 평탄한 것으로 되어 있다. 이에 따라, 하부 전극(38) 위에 형성되는 강유전체막(42)의 결정성을 향상시킬 수 있고, 우수한 전기적 특성을 갖는 강유전체 커패시터(46)를 얻을 수 있다.
또한, 본 실시예에 의한 반도체 장치에서는, 플러그(68a)를 구성하는 귀금속으로 이루어지는 도체막(66)과 마찬가지로, 플러그(68a) 위에 형성된 하부 전극(38) 또한 귀금속으로 이루어지는 도체막에 의해 구성되어 있다. 이에 따라, 플러그(68a)와 하부 전극(38) 사이의 밀착성을 향상시킬 수 있고, 막 박리의 발생을 방지할 수 있다.
또한, 플러그(68a)를 구성하는 도체막(66)은, 귀금속으로 이루어지기 때문에 산화되기 어렵고, 또한 산화된 경우라도 저저항 상태이기 때문에, 양호한 콘택트를 실현할 수 있다.
또한, 도체막(66)을 구성하는 귀금속 산화물은, 수소 및 수분의 확산을 방지하는 특성을 갖고 있다. 이 때문에, 귀금속으로 이루어지는 도체막(66)이 산화되어 있으면, 강유전체막(42)에 수소 및 수분이 도달하는 것이 억제되고, 강유전체막(42)을 구성하는 금속 산화물의 수소나 수분에 의한 환원을 억제할 수 있다. 이에 따라, 강유전체 커패시터(46)의 전기적 특성의 열화를 억제하는 것이 가능해진다.
따라서, 본 실시예에 의하면, 동작 특성이 우수하고, 신뢰성이 높은 스택형 메모리 셀 구조를 갖는 FeRAM을 제공할 수 있다.
다음으로, 본 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 9 내지 도 11을 사용하여 설명한다.
층간 절연막(30)에, 소스/드레인 영역(22a, 22b)에 도달하는 콘택트 홀(32a, 32b)을 형성하기까지의 공정은, 도 2 및 도 3의 (a)에 나타낸 제 1 실시예에 의한 반도체 장치의 제조 방법과 동일하므로 설명을 생략한다.
콘택트 홀(32a, 32b)을 형성한 후(도 9의 (a) 참조), 탈 가스 처리로서, 예를 들어 질소 분위기 중에서, 예를 들어 650℃, 30분간의 열처리를 행한다.
이어서, 전면에, 예를 들어 스퍼터링법에 의해, 예를 들어 막두께 20nm의 Ti막을 형성한다. 이어서, 전면에, 예를 들어 스퍼터링법에 의해, 예를 들어 막두께 50nm의 TiN막을 형성한다. 이와 같이 하여, Ti막과 TiN막이 순차적으로 적층되어 이루어지는 밀착층(34)이 형성된다.
이어서, 밀착층(34) 위에, 예를 들어 MOCVD법에 의해, 귀금속으로 이루어지는 도체막(66)으로서, 예를 들어 막두께 200nm의 Ir막을 형성한다(도 9의 (b) 참조). 원료인 이리듐 전구체로서는, 예를 들어, 루이스 염기안정화 β-디케토네이트 이리듐 조성물, 루이스 염기안정화 β-케토이미네이토 이리듐 조성물 등을 사용할 수 있다. 이와 같은 이리듐 전구체를, 예를 들어 O2, O3, N2O 등의 산화성 가스 의 존재하에서 분해함으로써, Ir막을 퇴적한다. 성막 온도는, 예를 들어 500℃ 미만으로 한다.
이어서, 예를 들어 CMP법에 의해, 층간 절연막(30) 위에 형성된 밀착층(34)이 노출할 때까지 도체막(66)을 연마하고, 도체막(66)을 콘택트 홀(32a, 32b) 내에 매립한다. 이와 같이 하여, 콘택트 홀(32a) 내에, 밀착층(34)과, 귀금속으로 이루어지는 도체막(66)으로 구성되고, 소스/드레인 영역(22a)에 접속된 플러그(68a)가 형성된다. 또한, 콘택트 홀(32b) 내에, 밀착층(34)과, 귀금속으로 이루어지는 도체막(66)으로 구성되고, 소스/드레인 영역(22b)에 접속된 플러그(68b)가 형성된다(도 10의 (a) 참조).
이어서, 예를 들어, 스퍼터링법에 의해, 막두께 20nm의 산화백금(PtOx) 및 50 nm의 Pt막으로 이루어지는 하부 전극(38)을 형성한다. 또한, 하부 전극의 결정성 향상을 위하여, RTA법으로 Ar의 분위기 중 750℃에서 60초의 어닐링을 행한다.
이어서, 전면에, 예를 들어 MOCVD법에 의해, 예를 들어 막두께 120nm의 PZT막으로 이루어지는 강유전체막(42)을 형성한다.
MOCVD법에 의한 PZT막의 성막에서는, Pb 공급용의 유기 소스로서, Pb(DPM)2를 THF액에 3mol%의 농도로 용해시킨 것을 0.32㎖/min의 유량으로 기화기에 도입한다. 또한, Zr 공급용의 유기 소스로서, Zr(dmhd)4를 THF액에 3mol%의 농도로 용해시킨 것을 0.2㎖/min의 유량으로 기화기에 도입한다. 또한, Ti 공급용의 유기 소스로서, Ti(O-iPr)2(DPM)2를 THF액에 3mol%의 농도로 용해시킨 것을 0.2㎖/min의 유 량으로 기화기에 도입한다. 기화기는 예를 들어 260℃의 온도로 가열되고 있고, 상술한 각 유기 소스는 기화기 내에서 기화한다. 기화한 각 유기 소스는, 기화기에 있어서 산소와 혼합된 후, 리액터 상부의 샤워 헤드에 도입되어 균일한 흐름이 되고, 샤워 헤드와 대향하여 설치되는 반도체 기판(10)을 향하여 균일하게 분사된다. 또한, 리액터 내에서의 산소의 분압은 예를 들어 5Torr로 한다. 또한, 성막 시간은 예를 들어 420초로 한다. 또한, 이와 같은 조건으로 성막한 PZT막의 조성은, Pb/(Zr+Ti)=1.15, Zr/(Zr+Ti)=0.45가 되었다. 이 강유전체 PZT막은 RF 스퍼터링법, 졸·겔법으로 형성해도 된다.
이어서, 산소를 포함하는 분위기 중에서 열처리를 행함으로써, 강유전체막(42)을 결정화한다. 구체적으로는, 예를 들어, 다음과 같은 2단계의 열처리를 행한다. 즉, 제 1 단계의 열처리로서, 산소와 아르곤과의 혼합 가스 분위기 중에서, RTA법에 의해, 기판 온도 600℃, 열처리 시간 90초간의 열처리를 행한다. 이어서, 제 2 단계의 열처리로서, 산소 분위기 중에서, RTA법에 의해, 기판 온도 750℃, 열처리 시간 60초간의 열처리를 행한다.
이어서, 강유전체막(42) 위에, 예를 들어 스퍼터링법에 의해, 예를 들어 막두께 200nm의 IrOＸ막으로 이루어지는 상부 전극(44)을 형성한다(도 10의 (b) 참조).
이어서, 상부 전극(44) 위에, 후술하는 하드마스크로 되는 절연막(64)을 형성한다. 절연막(64)으로서는, 예를 들어 막두께 200nm의 TiN막 및 막두께 800nm의 TEOS막을 형성한다.
이어서, 포토리소그래피 및 에칭에 의해, 강유전체 커패시터(46)의 평면 형상으로 절연막(64)을 패터닝한다(도 11의 (a) 참조).
이어서, 절연막(64)을 하드마스크로 하여, 절연막(64)에 의해 덮여 있지 않은 영역의 상부 전극(44), 강유전체막(42), 도체막(66), 및 밀착층(34)을 순차적으로 에칭한다. 에칭 종료 후, 하드마스크로서 사용한 절연막(64)을 제거한다(도 11의 (b) 참조).
이와 같이 하여, 하부 전극(38)과 강유전체막(42)과 상부 전극(44)으로 이루어지는 강유전체 커패시터(46)가 형성된다. 하부 전극(38)은, 귀금속으로 이루어지는 도체막(36)에 의해 구성된다.
이후, 보호막(48) 형성 전의 열처리 공정으로부터 배선(60a, 60b)을 형성하는 공정까지는, 도 5의 (b) 및 도 6에 나타낸 제 1 실시예에 의한 반도체 장치의 제조 방법과 동일하므로 설명을 생략한다.
이와 같이, 본 실시예에 의하면, 하부 전극(38)이 접속되는 플러그로서, 귀금속으로 이루어지는 도체막(66)을 갖는 플러그(68a)를 형성하므로, 산화되기 쉬운 텅스텐 플러그가 하부 전극과는 별개로 형성되어 있는 경우와 비교하여, 원하는 배향의 하부 전극(38)을 높은 제어성으로 형성할 수 있다. 이에 따라, 하부 전극(38) 위에 형성되는 강유전체막(42)의 결정성을 향상시킬 수 있고, 우수한 전기적 특성을 갖는 강유전체 커패시터(46)를 얻을 수 있다.
또한, 본 실시예에 의하면, 귀금속으로 이루어지는 도체막(66)을 갖는 플러 그(68a)를 형성하고, 플러그(68a) 위에, 귀금속으로 이루어지는 도체막을 갖는 하부 전극(38)을 형성하므로, 플러그(68a)와 하부 전극(38) 사이의 밀착성을 향상시킬 수 있고, 막 박리의 발생을 방지할 수 있다.
또한, 본 실시예에 의하면, 플러그(68a)를 구성하는 도체막으로서, 산화되기 어렵고, 또한 산화된 경우라고 해도 저저항 상태인 귀금속으로 이루어지는 도체막(66)을 형성하므로, 양호한 콘택트를 실현할 수 있다.
또한, 본 실시예에 의하면, 산화물이 수소 및 수분의 확산을 방지하는 특성을 갖는 귀금속으로 이루어지는 도체막(66)을 형성하므로, 귀금속으로 이루어지는 도체막(66)이 산화되어 있으면, 강유전체막(42)에 수소 및 수분이 도달하는 것이 억제되고, 강유전체막(42)을 구성하는 금속 산화물의 수소나 수분에 의한 환원을 억제할 수 있다. 이에 따라, 강유전체 커패시터(46)의 전기적 특성의 열화를 억제하는 것이 가능해진다.
(변형예)
본 실시예의 변형예에 의한 반도체 장치에 대해서 도 12를 사용하여 설명한다. 도 12는 본 변형예에 의한 반도체 장치의 구조를 나타내는 단면도이다.
본 변형예에 의한 반도체 장치는, 상기한 반도체 장치에 있어서, 귀금속으로 이루어지는 도체막(66)의 하지에 대한 밀착성을 확보하기 위한 밀착층(34)이 형성되어 있지 않은 것이다.
도 12에 나타낸 바와 같이, 층간 절연막(30)에는, 소스/드레인 영역(22a, 22b)에 도달하는 콘택트 홀(32a, 32b)이 형성되어 있다.
콘택트 홀(32a) 내, 및 콘택트 홀(32a) 주변의 층간 절연막(30) 위에는, 귀금속으로 이루어지는 도체막(66)이 직접 형성되어 있다. 또한, 콘택트 홀(32b) 내에는, 귀금속으로 이루어지는 도체막(66)이 직접 형성되어 있다. 도체막(66)으로서는, 예를 들어 막두께 250nm의 Ir막이 사용되고 있다.
이와 같이 하여, 콘택트 홀(32a) 내에, 도체막(66)에 의해 구성되고, 평탄화에 의해, 소스/드레인 영역(22a)에 접속된 플러그(68a)가 형성되어 있다.
또한, 콘택트 홀(32b) 내에는, 도체막(66)에 의해 구성되고, 소스/드레인 영역(22b)에 접속된 플러그(68b)가 형성되어 있다.
콘택트 홀(32a) 주변의 층간 절연막(30) 위, 및 콘택트 홀(32a) 내에 매립된 도체막(66) 위에는, 강유전체 커패시터(46)의 하부 전극(38)이 형성되어 있다. 하부 전극(38)은, 귀금속으로 이루어지는 도체막에 의해 구성되어 있고, 구체적으로는, 예를 들어 막두께 50nm의 Pt막으로 이루어진 것이다. 또한, 이 하부 전극은 막두께 20nm의 아모퍼스 귀금속 산화막(예를 들어 산화 백금막(PtOx), 산화이리듐 막(IrOx)) 및 50nm의 백금(Pt)막 적층막으로 이루어지는 하부 전극이 바람직하다. 하부 전극(38)은, 플러그(68a)에 접속되어 있다.
하부 전극(38) 위에는, 상기와 마찬가지로, 강유전체막(42) 및 상부 전극(44)이 순차적으로 형성되어, 하부 전극(38)과 강유전체막(42)과 상부 전극(44)으로 이루어지는 강유전체 커패시터(46)가 구성되어 있다.
본 변형예에 의한 반도체 장치와 같이, 귀금속으로 이루어지는 도체막(66)의 하지에 대한 밀착성을 확보하기 위한 밀착층(34)이 형성되어 있지 않아도 된다.
또한, 본 변형예에 의한 반도체 장치와 같이 밀착층(34)을 형성하지 않은 경우에는, 제 1 실시예의 변형예에 의한 반도체 장치와 마찬가지로, 도체막(66)을 귀금속 산화물로 이루어지는 것으로 함으로써, 수소 및 수분의 확산을 방지하는 막으로서도 도전막(66)을 기능시킬 수 있다. 이와 같은 도체막(66)에 의해, 강유전체막(42)에 수소 및 수분이 도달하는 것이 억제되고, 강유전체막(42)을 구성하는 금속 산화물의 수소나 수분에 의한 환원을 억제할 수 있다. 이에 따라, 강유전체 커패시터(46)의 전기적 특성의 열화를 억제하는 것이 가능해진다.
[제 3 실시예]
본 발명의 제 3 실시예에 의한 반도체 장치 및 그 제조 방법에 대해서 도 13 내지 도 16을 사용하여 설명한다. 도 13은 본 실시예에 의한 반도체 장치의 구조를 나타내는 단면도, 도 14 내지 도 16은 본 실시예에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다. 또한, 제 1 및 제 2 실시예에 의한 반도체 장치 및 그 제조 방법과 동일한 구성 요소에 대해서는 동일한 부호를 부여하고 설명을 생략 또는 간략하게 한다.
본 실시예에 의한 반도체 장치의 기본적 구성은, 제 2 실시예에 의한 반도체 장치와 거의 동일하다. 본 실시예에 의한 반도체 장치는, 강유전체 커패시터(46)의 상부 전극(44)이 접속된 배선(72)이, 귀금속으로 이루어지는 도체막(76)을 갖는 점에서, 제 2 실시예에 의한 반도체 장치와 상이하다. 이하, 본 실시예에 의한 반도체 장치의 구조에 대해서 도 13을 사용하여 설명한다.
제 2 실시예에 의한 반도체 장치와 마찬가지로, 강유전체 커패시터(46)가 형 성된 층간 절연막(30) 위에는, 강유전체 커패시터(46)를 덮는 보호막(48)과, 층간 절연막(50)이 순차적으로 형성되어 있다.
층간 절연막(50) 및 보호막(48)에는, 강유전체 커패시터(46)의 상부 전극(44)에 도달하는 콘택트 홀(70)이 형성되어 있다. 층간 절연막(50) 위에는, 콘택트 홀(70)을 통하여 강유전체 커패시터(46)의 상부 전극(44)에 접속된 배선(플레이트 선)(72)이 형성되어 있다. 배선(72)은, 배리어 메탈막(74)과, 귀금속으로 이루어지는 도체막(76)과, 배리어 메탈막(78)으로 구성되어 있다. 귀금속으로 이루어지는 도체막(76)으로서는, 예를 들어 막두께 200nm의 Ir막이 사용되고 있다.
또한, 배리어 메탈막(74, 78)으로서는, 예를 들어 막두께 75nm의 TiN막과, 막두께 5nm의 Ti막과, 예를 들어 막두께 75nm의 TiN막이 순차적으로 적층되어 이루어지는 적층막이 사용되고 있다.
이 배선 상측의 배리어 메탈층(78)과 배선 하측의 배리어 메탈층(74)은 동일재료여도 되고, 다른 재료여도 된다. 예를 들어, Ti, Ta, TaN, TaSi, TiN, TiAlN, TiSi 등의 단층 및 이들로 이루어지는 그룹으로부터 선택되는 적어도 1종 이상의 재료로 이루어지는 적층막이면 된다.
또한, 층간 절연막(50) 및 보호막(48)에는, 플러그(68b)에 도달하는 콘택트 홀(80)이 형성되어 있다. 콘택트 홀(80) 내에는, 예를 들어 막두께 20nm의 Ti막과 막두께 50nm의 TiN막으로 이루어지는 배리어 메탈막(82)이 형성되어 있다. 배리어 메탈막(82)이 형성된 콘택트 홀(80) 내에는, 텅스텐막(84)이 매립되어 있다. 이와 같이 하여 콘택트 홀(80) 내에, 배리어 메탈막(82)과 텅스텐막(84)에 의해 구성되 어, 플러그(68b)에 접속된 플러그(86)가 형성되어 있다.
층간 절연막(50) 위에는, 플러그(86, 68b)를 통하여 소스/드레인 영역(22b)에 전기적으로 접속된 배선(비트 선)(88)이 형성되어 있다. 배선(88)은, 예를 들어 배선(72)과 마찬가지로 배리어 메탈막(74)과, 귀금속으로 이루어지는 도체막(76)과, 배리어 메탈막(78)에 의해 구성되어 있다. 배선(88)에는, 이리듐(Ir) 또는 산화이리듐(IrOＸ)이 사용되고 있다.
배선(72, 88)이 형성된 층간 절연막(50) 위에는, 층간 절연막(90)이 형성되어 있다
층간 절연막(90)에는, 배선(88)에 도달하는 콘택트 홀(92)이 형성되어 있다.
콘택트 홀(92) 내에는, 배리어 메탈막(94)이 형성되어 있다. 배리어 메탈막(94)이 형성된 콘택트 홀(92) 내에는, 텅스텐막(96)이 매립되어 있다. 이와 같이 하여, 콘택트 홀(92) 내에, 배리어 메탈막(94)과 텅스텐막(96)에 의해 구성되어, 배선(88)에 접속된 플러그(98)가 형성되어 있다.
이와 같이 하여, 본 실시예에 의한 반도체 장치가 구성되어 있다.
본 실시예에 의한 반도체 장치는, 콘택트 홀(70)을 통하여 강유전체 커패시터(46)의 상부 전극(44)에 접속된 배선(72)이, 귀금속으로 이루어지는 도체막(76)을 갖는 주된 특징이 있다.
귀금속으로 이루어지는 도체막(76)을 배선(72)이 갖기 때문에, 귀금속 또는 귀금속 산화물에 의해 구성되는 상부 전극(44)과 배선(72)의 반응을 억제할 수 있 고, 상부 전극(44)과 배선(72) 사이의 콘택트를 양호한 것으로 할 수 있다.
또한, 도체막(76)을 구성하는 귀금속 산화물은, 수소 및 수분의 확산을 방지하는 특성을 갖고 있다. 이 때문에, 귀금속으로 이루어지는 도체막(76)이 산화되어 있으면, 강유전체막(42)에 수소 및 수분이 도달하는 것이 억제되고, 강유전체막(42)을 구성하는 금속 산화물의 수소나 수분에 의한 환원을 억제할 수 있다. 이에 따라, 강유전체 커패시터(46)의 전기적 특성의 열화를 억제하는 것이 가능해진다.
따라서, 본 실시예에 의하면, 동작 특성이 우수하고, 신뢰성이 높은 스택형 메모리 셀 구조를 갖는 FeRAM을 제공할 수 있다.
다음으로, 본 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 14 내지 도 16을 사용하여 설명한다.
층간 절연막(50)을 형성하기까지의 공정은, 제 2 실시예에 의한 반도체 장치의 제조 방법과 동일하므로 설명을 생략한다.
층간 절연막(50)을 평탄화한 후, 포토리소그래피 및 건식 에칭에 의해, 층간 절연막(50) 및 보호막(48)에, 플러그(68b)에 도달하는 콘택트 홀(80)을 형성한다(도 14의 (a) 참조).
전면에, 예를 들어 스퍼터링법에 의해, 예를 들어 막두께 20nm의 Ti막과 50nm의 TiN막으로 이루어지는 배리어 메탈막(82)을 형성한다.
이어서, 전면에, 예를 들어 CVD법에 의해, 막두께 500nm의 텅스텐막(84)을 형성한다.
이어서, 예를 들어 CMP법에 의해, 층간 절연막(50)의 표면이 노출될 때까지, 텅스텐막(84) 및 배리어 메탈막(82)을 연마한다. 이와 같이 하여, 콘택트 홀(80) 내에, 배리어 메탈막(82)과 텅스텐막(84)에 의해 구성되어, 플러그(68b)에 접속된 플러그(86)가 형성된다(도 14의 (b) 참조).
이어서, 전면에 텅스텐 산화 방지 절연막(도시 생략)을 형성한다. 텅스텐 산화 방지 절연막으로서는, 예를 들어 SiON막을 사용한다.
이어서, 포토리소그래피 및 건식 에칭에 의해, 텅스텐 산화 방지 절연막 및 층간 절연막(50) 및 보호막(48)에, 강유전체 커패시터(46)의 상부 전극(44)에 도달하는 콘택트 홀(70)을 형성한다.
이어서, 포토리소그래피 및 건식 에칭에 의해, 층간 절연막(50) 및 보호막(48)에, 강유전체 커패시터(46)의 상부 전극(44)에 도달하는 콘택트 홀(70)을 형성한다.
이어서, 산소 분위기 중에서, 예를 들어 500℃, 60분간의 열처리를 행한다. 이 열처리는, 커패시터 주위의 층간 절연막(50) 중의 수분을 추출시키고, 콘택트 홀(70)을 형성하기 위한 건식 에칭 시에 강유전체 커패시터(46)가 받은 손상을 회복하고, 강유전체 커패시터(46)의 전기적 특성을 회복하기 위한 것이다. 이 어닐링 처리 후, 텅스텐 산화 방지 절연막을 에치백에 의해 제거한다(도 15의 (a) 참조).
이어서, 전면에, 예를 들어 스퍼터링법에 의해, 예를 들어 막두께 150nm의 TiN막과, 예를 들어 막두께 5nm의 Ti막을 순차적으로 형성한다. 이와 같이 하여, TiN막과 Ti막이 순차적으로 적층되어 이루어지는 배리어 메탈막(74)이 형성된다.
이어서, 전면에, 예를 들어 MOCVD법에 의해, 귀금속으로 이루어지는 도체막(76)으로서, 예를 들어 막두께 300nm의 Ir막을 형성한다.
이어서, 전면에, 예를 들어 스퍼터링법에 의해, 예를 들어 막두께 5nm의 Ti막과, 예를 들어 막두께 150nm의 Ti막을 순차적으로 형성한다. 이와 같이 하여, Ti막과 Ti막이 순차적으로 적층되어 이루어지는 배리어 메탈막(78)이 형성된다(도 15의 (b) 참조).
이어서, 하드마스크를 사용한 건식 에칭에 의해, 배리어 메탈막(78), 귀금속으로 이루어지는 도체막(76), 및 배리어 메탈막(74)을 패터닝한다. 이에 따라, 배리어 메탈막(74)과, 귀금속으로 이루어지는 도체막(76)과, 배리어 메탈막(78)에 의해 구성되고, 콘택트 홀(70)을 통하여 상부 전극(44)에 접속된 배선(72)이 형성된다(도 16의 (a) 참조). 또한, 배리어 메탈막(74)과, 귀금속으로 이루어지는 도체막(76)과, 배리어 메탈막(78)에 의해 구성되고, 플러그(86)에 접속된 배선(88)이 형성된다.
이후, 층간 절연막(90), 배선(88)에 접속된 플러그(98) 등을 형성하고(도 16의 (b) 참조), 회로 설계 등에 따라, 통상의 배선 형성 공정에 의해 단층 또는 복수층의 배선을 적당하게 형성한다.
이와 같이 하여, 본 실시예에 의한 반도체 장치가 제조된다.
이와 같이, 본 실시예에 의하면, 콘택트 홀(70)을 통하여 강유전체 커패시 터(46)의 상부 전극(44)에 접속하는 배선으로서, 귀금속으로 이루어지는 도체막(76)을 갖는 배선(72)을 형성하므로, 귀금속 또는 귀금속 산화물에 의해 구성되는 상부 전극(44)과 배선(72)의 반응을 억제할 수 있고, 상부 전극(44)과 배선(72) 사이의 콘택트를 양호한 것으로 할 수 있다.
또한, 본 실시예에 의하면, 산화물이 수소 및 수분의 확산을 방지하는 특성을 갖는 귀금속으로 이루어지는 도체막(76)을 형성하므로, 귀금속으로 이루어지는 도체막(76)이 산화되어 있으면, 강유전체막(42)에 수소 및 수분이 도달하는 것이 억제되어, 강유전체막(42)을 구성하는 금속 산화물의 수소나 수분에 의한 환원을 억제할 수 있다. 이에 따라, 강유전체 커패시터(46)의 전기적 특성의 열화를 억제하는 것이 가능해진다.
또한, 본 실시예에서는, 강유전체 커패시터(46)의 상부 전극(44)에 접속된 배선(72) 이외의 구조에 대해서는, 제 2 실시예에 의한 반도체 장치와 거의 동일한 구조로 했지만, 배선(72) 이외의 구조를, 제 1 실시예에 의한 반도체 장치와 거의 동일한 구조로 해도 된다.
또한, 배선(72)은, 배리어 메탈층(74)이나 배리어 메탈층(78)을 형성하지 않은 단층의 배선(76)이어도 된다.
[제 4 실시예]
본 발명의 제 4 실시예에 의한 반도체 장치 및 그 제조 방법에 대해서 도 17 내지 도 23을 사용하여 설명한다. 도 17은 본 실시예에 의한 반도체 장치의 구조를 나타내는 단면도, 도 18 내지 도 23은 본 실시예에 의한 반도체 장치의 제조 방 법을 나타내는 공정 단면도이다. 또한, 제 1 실시예에 의한 반도체 장치 및 그 제조 방법과 동일한 구성 요소에 대해서는 동일한 부호를 부여하여 설명을 생략하거나 또는 간략하게 한다.
우선, 본 실시예에 의한 반도체 장치의 구조에 대해서 도 17을 사용하여 설명한다. 본 실시예에 의한 반도체 장치는, 플레너(planar)형의 메모리 셀 구조를 갖는 FeRAM이다.
예를 들어, 실리콘으로 이루어지는 반도체 기판(10) 위에는, 소자 영역을 획정하는 소자 분리 영역(12)이 형성되어 있다. 반도체 기판(10)은, n형, p형 중 어느 것이어도 된다. 소자 분리 영역(12)이 형성된 반도체 기판(10) 내에는, 웰(14a, 14b)이 형성되어 있다.
웰(14a, 14b)이 형성된 반도체 기판(10) 위에는, 게이트 절연막(16)을 통하여 게이트 전극(게이트 배선)(18)이 형성되어 있다. 게이트 전극(18)의 측벽 부분에는, 측벽 절연막(20)이 형성되어 있다.
측벽 절연막(20)이 형성된 게이트 전극(18)의 양측에는, 소스/드레인 영역(22a, 22b)이 형성되어 있다.
이와 같이 하여, 반도체 기판(10) 위에, 게이트 전극(18)과 소스/드레인 영역(22a, 22b)을 갖는 트랜지스터(24)가 구성되어 있다.
트랜지스터(24)가 형성된 반도체 기판(10) 위에는, 예를 들어 막두께 200nm의 SiON막(26)과, 예를 들어 막두께 1,000nm의 실리콘 산화막(28)이 순차적으로 적층되어 있다. 이와 같이 하여, SiON막(26)과 실리콘 산화막(28)이 순차적으로 적 층되어 이루어지는 층간 절연막(30)이 형성되어 있다. 층간 절연막(30)의 표면은 평탄화되어 있다.
층간 절연막(30)에는, 소스/드레인 영역(22a, 22b)에 도달하는 콘택트 홀(32a, 32b)이 형성되어 있다.
콘택트 홀(32a, 32b) 내에는, 예를 들어 막두께 50nm의 TiN막으로 이루어지는 배리어 메탈막(100)이 형성되어 있다.
배리어 메탈막(100)이 형성된 콘택트 홀(32a, 32b) 내에는, 텅스텐막(102)이 매립되어 있다.
이와 같이 하여, 콘택트 홀(32a, 32b) 내에, 배리어 메탈막(100)과 텅스텐막(102)에 의해 구성되고, 소스/드레인 영역(22a, 22b)에 접속된 플러그(104a, 104b)가 형성되어 있다.
층간 절연막(30) 위에는, 강유전체 커패시터(46)의 하부 전극(38)이 형성되어 있다. 하부 전극(38)은, 예를 들어 막두께 20nm의 Ti막(106)과, 예를 들어 막두께 150nm의 Pt막(108)이 순차적으로 적층되어 이루어지는 것이다. 또한, Ti막(106) 대신, 산화티탄(TiOＸ)막, 산화탄탈(Ta2O5)막, 또는 Al2O3막이 사용되어도 된다.
하부 전극(38) 위에는, 강유전체 커패시터(46)의 강유전체막(42)이 형성되어 있다. 강유전체막(42)으로서는, 예를 들어 막두께 150nm의 Pb1 -ＸLaＸZr1 -ＹTiＹO3막(PLZT막)이 사용되고 있다.
강유전체막(42) 위에는, 강유전체 커패시터(46)의 상부 전극(44)이 형성되어 있다. 상부 전극(44)으로서는, 예를 들어 막두께 200nm의 산화이리듐(IrOＸ)막이 사용되고 있다.
이와 같이 하여, 하부 전극(38)과 강유전체막(42)과 상부 전극(44)으로 이루어지는 강유전체 커패시터(46)가 구성되어 있다.
강유전체 커패시터(46)가 형성된 층간 절연막(30) 위에는, 수소 및 수분의 확산을 방지하는 보호막(48)이 형성되어 있다. 보호막(48)은, 강유전체 커패시터(46)를 덮도록, 즉, 하부 전극(38)의 측면, 강유전체막(42)의 측면, 상부 전극(44)의 측면, 상부 전극(44)의 상면, 및 강유전체막(42)이 형성되어 있지 않은 하부 전극(38)의 상면을 덮도록 형성되어 있다. 보호막(48)으로서는, 예를 들어 막두께 50nm의 Al2O3막이 사용되고 있다. 보호막(48)에 의해, 강유전체막(42)에 수소 및 수분이 도달하는 것이 억제되기 때문에, 강유전체막(42)을 구성하는 금속 산화물의 수소나 수분에 의한 환원을 억제할 수 있다. 이에 따라, 강유전체 커패시터(46)의 전기적 특성의 열화를 억제하는 것이 가능해진다.
보호막(48) 위에는, 예를 들어 막두께 1,500nm의 TEOS막으로 이루어지는 층간 절연막(50)이 형성되어 있다. 층간 절연막(50)의 표면은 평탄화되어 있다.
층간 절연막(50) 및 보호막(48)에는, 강유전체 커패시터(46)의 상부 전극(44)에 도달하는 콘택트 홀(110)이 형성되어 있다. 또한, 층간 절연막(50) 및 보호막(48)에는, 강유전체 커패시터(46)의 하부 전극(38)에 도달하는 콘택트 홀(112)이 형성되어 있다. 또한, 층간 절연막(50) 및 보호막(48)에는, 플러그(104a, 104b)에 도달하는 콘택트 홀(114a, 114b)이 형성되어 있다.
콘택트 홀(114a, 114b) 내에는, 예를 들어 막두께 20nm의 Ti막과 막두께 50nm의 TiN막으로 이루어지는 배리어 메탈막(116, 122)이 형성되어 있다. 배리어 메탈막(116, 122)이 형성된 콘택트 홀(114a, 114b) 내에는, 텅스텐막(118, 124)이 매립되어 있다.
이와 같이 하여, 콘택트 홀(114a, 114b) 내에, 배리어 메탈막(116, 122)과, 텅스텐막(118, 124)에 의해 구성되고, 플러그(104a, 104b)에 접속된 플러그(120, 126)가 형성되어 있다. 또한, 플러그(120)는, 배선과의 공정 반응을 방지하기 위하여, 귀금속으로 이루어지는 도체막을 사용하여 구성해도 된다.
층간 절연막(50) 위에는, 콘택트 홀(110)을 통하여 강유전체 커패시터(46)의 상부 전극(44)에 접속되고, 또한 플러그(120)에 접속된 배선(128)이 형성되어 있다. 배선(128)은, 배리어 메탈막(130)과, 귀금속으로 이루어지는 도체막(132)과, 배리어 메탈막(134)에 의해 구성되어 있다.
또한, 층간 절연막(50) 위에는, 콘택트 홀(112)을 통하여 강유전체 커패시터(46)의 하부 전극(38)에 접속된 배선(플레이트 선)(136)이 형성되어 있다. 배선(136)은, 배리어 메탈막(130)과, 귀금속으로 이루어지는 도체막(132)과, 배리어 메탈막(134)에 의해 구성되어 있다.
또한, 층간 절연막(50) 위에는, 플러그(126)에 접속된 배선(138)이 형성되어 있다. 배선(138)은, 배리어 메탈막(130)과, 귀금속으로 이루어지는 도체막(132) 과, 배리어 메탈막(134)에 의해 구성되어 있다.
배선(128, 136, 138)을 구성하는 귀금속으로 이루어지는 도체막(132)으로서는, 예를 들어 막두께 200nm의 Ir막이 사용되고 있다. 또한, 배선(128, 136, 138)을 구성하는 배리어 메탈막(130)으로서는, 예를 들어 막두께 150nm의 TiN막과, 막두께 5nm의 Ti막이 순차적으로 적층되어 이루어지는 적층막이 사용되고 있다. 배선(128, 136, 138)을 구성하는 배리어 메탈막(134)으로서는, 예를 들어 막두께 5nm의 Ti막과, 막두께 150nm의 TiN막이 순차적으로 적층되어 이루어지는 적층막이 사용되고 있다.
또한, 배선(128, 136, 138)은, 배리어 메탈막(130)이나 배리어 메탈막(134)을 형성하지 않은 단층의 배선(132)이어도 된다.
배선(128, 136, 138)이 형성된 층간 절연막(50) 위에는, 예를 들어 막두께 2,600nm의 TEOS막으로 이루어지는 층간 절연막(140)이 형성되어 있다.
층간 절연막(140)에는, 배선(138)에 도달하는 콘택트 홀(142)이 형성되어 있다. 콘택트 홀(142) 내에는, 배리어 메탈막(144)이 형성되어 있다. 배리어 메탈막(144)이 형성된 콘택트 홀(142) 내에는, 텅스텐막(146)이 매립되어 있다. 이와 같이 하여, 콘택트 홀(142) 내에, 배리어 메탈막(144)과 텅스텐막(146)에 의해 구성되어, 배선(138)에 접속된 플러그(148)가 형성되어 있다.
층간 절연막(140) 위에는, 플러그(148)에 접속된 배선(비트선)(도시 생략)이 형성되어 있다.
이와 같이 하여, 본 실시예에 의한 반도체 장치가 구성되어 있다.
본 실시예에 의한 반도체 장치는, 콘택트 홀(110)을 통하여 강유전체 커패시터(46)의 상부 전극(44)에 접속된 배선(128), 및 콘택트 홀(112)을 통하여 강유전체 커패시터(46)의 하부 전극(38)에 접속된 배선(136)이, 귀금속으로 이루어지는 도체막(132)을 갖는 것을 주된 특징으로 한다.
귀금속으로 이루어지는 도체막(132)을 배선(128, 136)이 갖고 있기 때문에, 귀금속 또는 귀금속 산화물에 의해 구성되는 상부 전극(44) 및 하부 전극(38)과 배선(128, 136)과의 반응을 억제할 수 있고, 상부 전극(44) 및 하부 전극(38)과 배선(128, 136) 사이의 콘택트를 양호한 것으로 할 수 있다.
또한, 도체막(132)을 구성하는 귀금속 산화물은, 수소 및 수분의 확산을 방지하는 특성을 갖고 있다. 이 때문에, 귀금속으로 이루어지는 도체막(132)이 산화되어 있으면, 강유전체막(42)에 수소 및 수분이 도달하는 것이 억제되어, 강유전체막(42)을 구성하는 금속 산화물의 수소나 수분에 의한 환원을 억제할 수 있다. 이에 따라, 강유전체 커패시터(46)의 전기적 특성의 열화를 억제하는 것이 가능해진다.
따라서, 본 실시예에 의하면, 동작 특성이 우수하고, 신뢰성이 높은 플레너형 메모리 셀 구조를 갖는 FeRAM을 제공할 수 있다.
다음으로, 본 실시예에 의한 반도체 장치의 제조 방법에 대해서 도 18 내지 도 23을 사용하여 설명한다.
우선, 예를 들어 실리콘으로 이루어지는 반도체 기판(10)에, 예를 들어 STI법에 의해, 소자 영역을 획정하는 소자 분리 영역(12)을 형성한다.
이어서, 이온 주입법에 의해, 도펜트 불순물을 도입함으로써, 웰(14a, 14b)을 형성한다.
이어서, 통상의 트랜지스터의 형성 방법을 이용하여, 소자 분리 영역(12)에 의해 획정된 소자 영역에, 게이트 전극(게이트 배선)(18)과 소스/드레인 영역(22a, 22b)을 갖는 트랜지스터(24)를 형성한다(도 18의 (a) 참조).
이어서, 전면에, 예를 들어 플라즈마 CVD법에 의해, 예를 들어 막두께 200nm의 SiON막(26)을 형성한다. SiON막(26)은, CMP법에 의한 평탄화 시의 스토퍼막으로서 기능한다.
이어서, 전면에, 예를 들어 CVD법에 의해, 예를 들어 막두께 1,000nm의 실리콘 산화막(28)을 형성한다.
이와 같이 하여, SiON막(26)과 실리콘 산화막(28)에 의해 층간 절연막(30)이 구성된다.
이어서, 예를 들어 CMP법에 의해, 층간 절연막(30)의 표면을 평탄화한다(도 18의 (b) 참조).
이어서, 포토리소그래피 및 에칭에 의해, 층간 절연막(30)에, 소스/드레인 영역(22a, 22b)에 도달하는 콘택트 홀(32a, 32b)을 형성한다.
이어서, 전면에, 예를 들어 스퍼터링법에 의해, 예를 들어 막두께 50nm의 TiN막으로 이루어지는 배리어 메탈막(100)을 형성한다.
이어서, 전면에, 예를 들어 CVD법에 의해, 예를 들어 막두께 300nm의 텅스텐막(102)을 형성한다.
이어서, 예를 들어 CMP법에 의해, 층간 절연막(30)의 표면이 노출될 때까지 텅스텐막(102) 및 배리어 메탈막(100)을 연마하고, 텅스텐막(102)을 콘택트 홀(32a, 32b) 내에 매립한다. 이와 같이 하여, 콘택트 홀(32a) 내에, 배리어 메탈막(100)과 텅스텐막(102)에 의해 구성되고, 소스/드레인 영역(22a)에 접속된 플러그(104a)가 형성된다. 또한, 콘택트 홀(32b) 내에, 배리어 메탈막(100)과 텅스텐막(102)으로 구성되고, 소스/드레인 영역(22b)에 접속된 플러그(104b)가 형성된다(도 19의 (a) 참조).
이어서, 전면에, 예를 들어 스퍼터링법에 의해, 예를 들어 막두께 20nm의 Ti막(106)을 형성한다.
이어서, Ti막(106) 위에, 예를 들어 스퍼터링법에 의해, 예를 들어 막두께 150nm의 Pt막(108)을 형성한다.
이어서, Pt막(108) 위에, 예를 들어 스퍼터링법에 의해, 예를 들어 막두께 150nm의 PLZT막으로 이루어지는 강유전체막(42)을 형성한다.
이어서, 소정의 열처리를 함으로써, 강유전체막(42)을 결정화한다.
이어서, 강유전체막(42) 위에, 예를 들어 스퍼터링법에 의해, 예를 들어 막두께 200nm의 IrOＸ막으로 이루어지는 상부 전극(44)을 형성한다(도 19의 (b) 참조).
이어서, 포토리소그래피 및 건식 에칭을 사용하여, 상부 전극(44), 강유전체막(42), Pt막(108), 및 Ti막(106)을 단계적으로 패터닝한다(도 20의 (a) 참조).
이와 같이 하여, 하부 전극(38)과 강유전체막(42)과 상부 전극(44)으로 이루어지는 강유전체 커패시터(46)가 형성된다. 하부 전극(38)은, Ti막(106)과 Pt막(108)에 의해 구성된다.
이어서, 강유전체 커패시터(46)가 형성된 층간 절연막(30) 위에, 예를 들어 스퍼터링법 또는 MOCVD법에 의해, 보호막(48)을 형성한다. 강유전체 커패시터(46)는, 보호막(48)에 의해 덮인다. 보호막(48)으로서는, 예를 들어 막두께 50nm의 Al2O3막을 형성한다. 보호막(48)은, 강유전체 커패시터(46)를 공정 손상 등으로부터 보호하는 것이다.
이어서, 산소를 포함하는 로 내에 있어서, 예를 들어 650℃에서 60분간의 열처리를 행한다. 이 열처리는, 강유전체막(42) 위에 상부 전극(44) 성막 시, 및 에칭 시에 강유전체막(42)이 받은 손상을 회복하기 위한 것이다.
이어서, 전면에, 예를 들어 CVD법에 의해, 예를 들어 막두께 1,500nm의 TEOS막으로 이루어지는 층간 절연막(50)을 형성한다.
이어서, 예를 들어 CMP법에 의해, 층간 절연막(50)의 표면을 평탄화한다(도 20의 (b) 참조).
이어서, 포토리소그래피 및 에칭에 의해, 층간 절연막(50) 및 보호막(48)에, 플러그(104a, 104b)에 도달하는 콘택트 홀(114a, 114b)을 형성한다 (도 21의 (a) 참조).
이어서, 전면에, 예를 들어 스퍼터링법에 의해, 예를 들어 막두께 20nm의 Ti 막과 50nm의 TiN막으로 이루어지는 배리어 메탈막(116, 122)을 형성한다.
이어서, 전면에, 예를 들어 CVD법에 의해, 예를 들어 막두께 500nm의 텅스텐막(118, 124)을 형성한다.
이어서, 예를 들어 CMP법에 의해, 층간 절연막(50)의 표면이 노출될 때까지 텅스텐막(118, 124) 및 배리어 메탈막(116, 122)을 연마하고, 텅스텐막(118, 124)을 콘택트 홀(114a, 114b) 내에 매립한다. 이와 같이 하여, 콘택트 홀(114a, 114b) 내에, 배리어 메탈막(116, 122)과 텅스텐막(118, 124)에 의해 구성되고, 플러그(104a, 104b)에 접속된 플러그(120, 126)가 형성된다(도 21의 (b) 참조).
다음으로, 전면에 텅스텐 산화 방지 절연막(도시 생략)을 형성한다. 텅스텐 산화 방지 절연막으로서는, 예를 들어 SiON막을 사용한다.
이어서, 포토리소그래피 및 건식 에칭에 의해, 층간 절연막(50) 및 보호막(48)에, 강유전체 커패시터(46)의 상부 전극(44)에 도달하는 콘택트 홀(110), 및 강유전체 커패시터(46)의 하부 전극(38)에 도달하는 콘택트 홀(112)을 형성한다.
이어서, 산소 분위기 중에서, 예를 들어 550℃, 60분간의 열처리를 행한다. 이 열처리는, 콘택트 홀(110, 112)을 형성하기 위한 건식 에칭 시에 강유전체 커패시터(46)가 받은 손상을 회복하고, 강유전체 커패시터(46)의 전기적 특성을 회복하기 위한 것이다. 이 어닐링 후, 텅스텐 산화 방지 절연막(도시 생략)을 에칭에 의해 제거한다(도 22의 (a) 참조).
이어서, 전면에, 예를 들어 스퍼터링법에 의해, 예를 들어 막두께 150nm의 TiN막과, 예를 들어 막두께 5nm의 Ti막을 순차적으로 형성한다. 이와 같이 하여, TiN막과 Ti막이 순차적으로 적층되어 이루어지는 배리어 메탈막(130)이 형성된다.
이어서, 전면에, 예를 들어 MOCVD법에 의해, 귀금속으로 이루어지는 도체막(132)으로서, 예를 들어 막두께 200nm의 Ir막을 형성한다.
이어서, 전면에, 예를 들어 스퍼터링법에 의해, 예를 들어 막두께 5nm의 Ti막과, 예를 들어 막두께 150nm의 TiN막을 순차적으로 형성한다. 이와 같이 하여, Ti막과 TiN막이 순차적으로 적층되어 이루어지는 배리어 메탈막(134)이 형성된다(도 22의 (b) 참조).
이어서, 하드마스크를 사용한 건식 에칭이 의해, 배리어 메탈막(134), 귀금속으로 이루어지는 도체막(132), 및 배리어 메탈막(130)을 패터닝한다. 이에 따라, 층간 절연막(50) 위에, 콘택트 홀(110)을 통하여 상부 전극(44)에 접속되고, 또한, 플러그(120)에 접속된 배선(128)이 형성된다. 또한, 콘택트 홀(112)을 통하여 하부 전극(38)에 접속된 배선(136)이 형성된다. 또한, 플러그(126)에 접속된 배선(138)이 형성된다(도 23의 (a) 참조). 배선(128, 136, 138)은, 배리어 메탈막(130)과, 귀금속으로 이루어지는 도체막(132)과, 배리어 메탈막(134)에 의해 구성된다.
이후, 층간 절연막(140), 배선(138)에 접속된 플러그(148) 등을 형성하고(도 23의 (b) 참조), 회로 설계 등에 따라, 층간 절연막(140) 위에, 통상의 배선 형성 공정에 의해 단층 또는 복수층의 배선을 적당하게 형성한다.
이와 같이 하여, 본 실시예에 의한 반도체 장치가 제조된다.
이와 같이, 본 실시예에 의하면, 콘택트 홀(110)을 통하여 강유전체 커패시 터(46)의 상부 전극(44)에 접속된 배선, 및 콘택트 홀(112)을 통하여 강유전체 커패시터(46)의 하부 전극(38)에 접속된 배선으로서, 귀금속으로 이루어지는 도체막(132)을 갖는 배선(128, 136)을 형성하므로, 귀금속 또는 귀금속 산화물에 의해 구성되는 상부 전극(44) 및 하부 전극(38)과 배선(128, 136)의 반응을 억제할 수 있고, 상부 전극(44) 및 하부 전극(38)과 배선(128, 136) 사이의 콘택트를 양호한 것으로 할 수 있다.
또한, 본 실시예에 의하면, 산화물이 수소 및 수분의 확산을 방지하는 특성을 갖는 귀금속으로 이루어지는 도체막(132)을 형성하므로, 귀금속으로 이루어지는 도체막(132)이 산화되어 있으면, 강유전체막(42)에 수소 및 수분이 도달하는 것이 억제되어, 강유전체막(42)을 구성하는 금속 산화물의 수소나 수분에 의한 환원을 억제할 수 있다. 이에 따라, 강유전체 커패시터(46)의 전기적 특성의 열화를 억제하는 것이 가능해진다.
[변형 실시예]
본 발명은 상기 실시예에 한정되지 않고 다양한 변형이 가능하다.
예를 들어, 상기 실시예에서는, 강유전체막(42)으로서 PZT막 또는 PLZT막을 사용하는 경우를 예를 들어 설명했지만, 강유전체막(42)은 PZT막 등에 한정되는 것이 아니고, 다른 모든 강유전체막을 적당하게 사용할 수 있다. 예를 들어, 강유전체막(42)으로서, PZT막, PLZT막 외에, La, Ca, Sr, Si 등이 미량으로 도핑된 PZT막 등의 일반식 ABO3로 나타내는 페로브스카이트형의 결정 구조를 갖는 것이나, SrBi2Ta2O9막(SBT막), (BiＸLa1 -Ｘ)4Ti3O12막(BLT막), SrBi2(TaＸNb1 -Ｘ)2O9막(SBTN막) 등의 비스무트 층상 구조의 결정 구조를 갖는 것을 사용할 수 있다.
또한, 상기 실시예에서는, MOCVD법 및 스퍼터링법에 의해 강유전체막(42)을 성막하는 경우를 예를 들어 설명했지만, 강유전체막(42)의 성막 방법은 이에 한정되는 것이 아니다. 강유전체막(42)의 성막 방법으로서는, MOCVD법 등의 CVD법이나 스퍼터링법 외에, 졸·겔법, MOD(Metal Organic Deposition)법 등을 이용할 수 있다.
또한, 상기 실시예에서는, 강유전체막(42)을 사용하는 경우를 예를 들어 설명했지만, 강유전체막(42) 대신 고유전체막을 사용하고, 예를 들어 DRAM 등을 구성하는 경우에도, 본 발명을 적용할 수 있다. 고유전체막으로서는, 예를 들어, (BaSr)TiO3막(BST막), SrTiO3막(STO막), Ta2O5막 등을 사용할 수 있다. 또한, 고유전체막이란, 비유전율이 이산화실리콘보다 높은 유전체막을 말한다.
또한, 상기 실시예에서는, 하부 전극(38)을 구성하는 도체막(36), 비아(68a)를 구성하는 도체막(66), 상부 전극(44)에 접속된 배선(72)을 구성하는 도체막(76), 상부 전극(44) 또는 하부 전극(38)에 접속된 배선(128, 136)을 구성하는 도체막(132)으로서, 귀금속으로 이루어지는 것을 사용하는 경우를 예를 들어 설명했지만, 이들 도체막(36, 66, 76, 132)은, 귀금속 산화물로 이루어지는 것을 사용해도 된다. 도체막(36, 66, 76, 132)으로서는, 예를 들어, Pt, Ir, 루테늄(Ru), 로듐(Rh), 레늄(Re), 오스뮴(Os), 팔라듐(Pd) 및 이들의 산화물로 이루어지는 그룹 으로부터 선택되는 적어도 1종의 재료로 이루어지는 막을 사용할 수 있다. 또한, 이들의 귀금속 또는 귀금속 산화물로 이루어지는 막의 적층막을, 도체막(36, 66, 76, 132)으로서 사용해도 된다.
MOCVD법에 의해 이들의 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 성막하는 경우, 원료로서 다음과 같은 귀금속 전구체를 사용할 수 있다. Pt의 전구체로서는, 예를 들어, 트리메틸(시클로펜타디에닐) Pt(IV), 트리메틸(β-디케토네이트) Pt(IV), 비스(β-디케토네이트) Pt(Ⅱ), 테트라키스(트리플루오로포스핀) Pt(O) 등을 사용할 수 있다. Ru의 전구체로서는, 예를 들어, 비스(시클로펜타디에닐) Ru, 트리스(테트라메틸-3, 5-헵타 디오네이트) Ru 등을 사용할 수 있다. Pd의 전구체로서는, 예를 들어 팔라듐 비스(β-디케토네이트) 등을 사용할 수 있다. Rh의 전구체로서는, 예를 들어, 루이스 염기 안정화 로듐(I)β-디케토네이트 등을 사용할 수 있다. 또한, 귀금속 산화물로 이루어지는 도체막을 성막하는 경우에는, 귀금속으로 이루어지는 도체막을 성막할 때의 성막 온도보다도 고온의 성막 온도에서 성막하면 된다. 예를 들어, 상기 실시예에 있어서는, 550℃ 미만의 성막 온도에서 Ir막을 성막하고 있었지만, 성막 온도를 550℃ 이상으로 설정함으로써, IrOＸ막을 성막할 수 있다.
또한, 상기 실시예에서는, 도체막(36, 66, 76, 132)을 MOCVD법에 의해 성막하는 경우를 예를 들어 설명했지만, 도체막(36, 66, 76, 132)의 성막 방법은 이에 한정되는 것이 아니다. 귀금속 또는 귀금속 산화물로 이루어지는 도체막(36, 66, 76, 132)의 성막 방법으로서는, MOCVD법 외에, 예를 들어 LSCVD(Liquid Source Chemical Vapor Deposition)법 등의 CVD법이나, CSD(Chemical Solution Deposition)법 등을 이용할 수 있다.
또한, 상기 실시예에서는, 밀착층(34)으로서 Ti막과 TiN막의 적층막을 사용하는 경우를 예를 들어 설명했지만, 밀착층(34)은 이에 한정되는 것이 아니다. 밀착층(34)으로서는, 예를 들어, Ti막, TiN막, TiAlN(티탄알루미나이트라이드)막, Ir막, IrOＸ막, Pt막, Ru막, Ta막 등을 사용할 수 있다. 또한, 이들의 적층막을 밀착층(34)으로서 사용해도 된다.
또한, 상기 제 2 내지 제 4 실시예에서는, 하부 전극(38)으로서 Pt막을 사용하는 경우를 예를 들어 설명했지만, 하부 전극(38)을 구성하는 도체막은 이에 한정되는 것이 아니라, 다양한 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 사용할 수 있다. 하부 전극(38)을 구성하는 도체막으로서는, 예를 들어, Pt, Ir, Ru, Rh, Re, Os, Pd 및 이들의 산화물로 이루어지는 그룹으로부터 선택되는 적어도 1종의 재료로 이루어지는 막을 사용할 수 있다. 또한, 하부 전극(38)을 구성하는 도체막으로서, SrRuO3막(SRO막)을 사용할 수도 있다. 또한, 이들의 적층막을, 하부 전극(38)을 구성하는 도체막으로서 사용해도 된다.
또한, 상기 실시예에서는, 상부 전극(44)으로서 IrOＸ막을 사용하는 경우를 예를 들어 설명했지만, 상부 전극(44)을 구성하는 도체막은 이에 한정되는 것이 아니고, 다양한 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 사용할 수 있다. 상부 전극(44)을 구성하는 도체막으로서는, IrOＸ막 외에, 예를 들어, Pt, Ir, Ru, Rh, Re, Os, Pd 및 이들의 산화물로 이루어지는 그룹으로부터 선택되는 적어도 1종의 재료로 이루어지는 막을 사용할 수 있다. 또한, 상부 전극(44)을 구성하는 도체막으로서, SRO막을 사용할 수도 있다. 또한, 이들의 적층막을, 상부 전극(44)을 구성하는 도체막으로서 사용해도 된다.
또한, 상기 제 3 및 제 4 실시예에서는, 상부 전극(44) 또는 하부 전극(38) 등이 도체막(76, 132)과의 사이에 개재하는 배리어 메탈막(74, 130)으로서, TiN막과 Ti막과 TiN막이 순차적으로 적층되어 이루어지는 적층막을 사용하는 경우를 예를 들어 설명했지만, 배리어 메탈막(74, 130)은 이에 한정되는 것이 아니다. 배리어 메탈막(74, 130)으로서는, 예를 들어, Ti, TiN, TiAlN, Pt, Ir, IrOＸ, Ru, 및 Ta로 이루어지는 그룹으로부터 선택되는 적어도 1종의 재료로 이루어지는 막을 사용할 수 있다. 또한, 이들의 적층막을, 배리어 메탈막(74, 130)으로서 사용할 수 있다.
또한, 상기 실시예에서는, 하부 전극(38)의 플러그부(38a), 하부 전극(38)이 접속된 플러그(68a)가, 트랜지스터(24)의 소스/드레인 영역(22a)에 접속된 경우를 예를 들어 설명했지만, 본 발명은, 플러그부(38a), 플러그(68a)가 다양한 반도체 소자에 접속되는 경우에 적용할 수 있다.
본 발명에 의한 반도체 장치 및 그 제조 방법은, 유전체막으로서 강유전체막 또는 고유전체막을 사용한 커패시터를 갖는 반도체 장치의 동작 특성 및 신뢰성의 향상을 실현하는데 유용하다.
Claims (23)
- 반도체 기판 위에 형성된 반도체 소자와,상기 반도체 소자가 형성된 상기 반도체 기판 위에 형성된 절연막과,상기 절연막에 형성되고, 상기 반도체 소자에 도달하는 콘택트 홀 내에 매립되고, 상기 반도체 소자에 접속되며, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 갖는 플러그와,상기 플러그가 형성된 상기 절연막 위에 형성되고, 상기 플러그에 접속된 하부 전극과, 상기 하부 전극 위에 형성되고, 강유전체막 또는 고유전체막으로 이루어지는 유전체막과, 상기 유전체막 위에 형성된 상부 전극을 갖는 커패시터를 갖고,상기 하부 전극은 귀금속으로 이루어지는 도체막을 갖고, 상기 플러그는 상기 하부 전극과 일체적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 삭제
- 반도체 기판 위에 형성된 반도체 소자와,상기 반도체 소자가 형성된 상기 반도체 기판 위에 형성된 절연막과,상기 절연막에 형성되고, 상기 반도체 소자에 도달하는 콘택트 홀 내에 매립되고, 상기 반도체 소자에 접속되며, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 갖는 플러그와,상기 귀금속 또는 귀금속 산화물로 이루어지는 도체막 플러그가 평탄화된 플러그와,상기 플러그가 형성된 상기 절연막 위에 형성되고, 상기 플러그에 접속된 도전성의 아모퍼스 귀금속 산화물 밀착층과, 상기 아모퍼스 귀금속 산화물 밀착층에 형성된 하부 전극과, 상기 하부 전극 위에 형성되고, 강유전체막 또는 고유전체막으로 이루어지는 유전체막과, 상기 유전체막 위에 형성된 상부 전극을 갖는 커패시터를 갖는 것을 특징으로 하는 반도체 장치.
- 삭제
- 제 1 항 또는 제 3 항에 있어서,상기 콘택트 홀 내에 형성되고, 상기 도체막의 하지(下地)에 대한 밀착성을 확보하는 밀착층을 더 갖는 것을 특징으로 하는 반도체 장치.
- 제 5 항에 있어서,상기 밀착층은, 수소 또는 수분의 확산을 방지하는 것을 특징으로 하는 반도체 장치.
- 제 1 항 또는 제 3 항에 있어서,상기 절연막 위 및 상기 커패시터 위에 형성된 다른 절연막과,상기 다른 절연막 위에 형성되고, 상기 다른 절연막에 형성되어 상기 상부 전극에 도달하는 콘택트 홀을 통하여 상기 상부 전극에 접속되며, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 갖는 배선을 더 갖는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 위에 형성된 반도체 소자와,상기 반도체 소자가 형성된 상기 반도체 기판 위에 형성된 절연막과,상기 절연막에 형성되고, 상기 반도체 소자에 도달하는 콘택트 홀 내에 매립되고, 상기 반도체 소자에 접속되며, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 갖는 플러그와,상기 플러그가 형성된 상기 절연막 위에 형성되고, 상기 플러그에 접속된 하부 전극과, 상기 하부 전극 위에 형성되고, 강유전체막 또는 고유전체막으로 이루어지는 유전체막과, 상기 유전체막 위에 형성된 상부 전극을 갖는 커패시터와,상기 반도체 기판 위 및 상기 커패시터 위에 형성된 절연막과,상기 절연막 위에 형성되고, 상기 절연막에 형성되어 상기 상부 전극에 도달하는 콘택트 홀을 통하여 상기 상부 전극에 접속되며, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 갖는 배선을 갖고,상기 하부 전극은 귀금속으로 이루어지는 도체막을 갖고, 상기 플러그는 상기 하부 전극과 일체적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 위에 형성된 반도체 소자와,상기 반도체 소자가 형성된 상기 반도체 기판 위에 형성된 절연막과,상기 절연막에 형성되고, 상기 반도체 소자에 도달하는 콘택트 홀 내에 매립되고, 상기 반도체 소자에 접속되며, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 갖는 플러그와,상기 플러그가 형성된 상기 절연막 위에 형성되고, 상기 플러그에 접속된 하부 전극과, 상기 하부 전극 위에 형성되고, 강유전체막 또는 고유전체막으로 이루어지는 유전체막과, 상기 유전체막 위에 형성된 상부 전극을 갖는 커패시터와,상기 반도체 기판 위 및 상기 커패시터 위에 형성된 절연막과,상기 절연막 위에 형성되고, 상기 절연막에 형성되어 상기 상부 전극 또는 상기 하부 전극에 도달하는 콘택트 홀을 통하여 상기 상부 전극 또는 상기 하부 전극에 접속되며, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 갖는 배선을 갖고,상기 하부 전극은 귀금속으로 이루어지는 도체막을 갖고, 상기 플러그는 상기 하부 전극과 일체적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 반도체 기판 위에, 반도체 소자를 형성하는 공정과,상기 반도체 소자가 형성된 상기 반도체 기판 위에, 절연막을 형성하는 공정과,상기 절연막에, 상기 반도체 소자에 도달하는 콘택트 홀을 형성하는 공정과,상기 콘택트 홀 내에 매립되고, 상기 반도체 소자에 접속되며, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 갖는 플러그를 형성하는 공정과,상기 플러그가 형성된 상기 절연막 위에 형성되고, 상기 플러그에 접속된 하부 전극과, 상기 하부 전극 위에 형성되고, 강유전체막 또는 고유전체막으로 이루어지는 유전체막과, 상기 유전체막 위에 형성된 상부 전극을 갖는 커패시터를 형성하는 공정을 갖고,상기 하부 전극은 귀금속으로 이루어지는 도체막을 갖고, 상기 플러그는 상기 하부 전극과 일체적으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 삭제
- 반도체 기판 위에, 반도체 소자를 형성하는 공정과,상기 반도체 소자가 형성된 상기 반도체 기판 위에, 절연막을 형성하는 공정과,상기 절연막에, 상기 반도체 소자에 도달하는 콘택트 홀을 형성하는 공정과,상기 콘택트 홀 내에 매립되고, 상기 반도체 소자에 접속되며, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 갖는 플러그를 형성하는 공정과,상기 도체막 플러그를 평탄화하는 공정과,상기 플러그가 형성된 상기 절연막 위에 형성되고, 상기 플러그에 접속된 도전성의 아모퍼스 귀금속 산화물과 하부 전극을 형성하는 공정과,상기 하부 전극 위에 형성되고, 강유전체막 또는 고유전체막으로 이루어지는 유전체막과, 상기 유전체막 위에 형성된 상부 전극을 갖는 커패시터를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 위에 반도체 소자를 형성하는 공정과,상기 반도체 소자가 형성된 상기 반도체 기판 위에 절연막을 형성하는 공정과,상기 절연막에, 상기 반도체 소자에 도달하는 콘택트 홀을 형성하는 공정과,상기 절연막 위에, 상기 콘택트 홀 내에 매립되고, 상기 반도체 소자에 접속되며, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 형성하는 공정과,상기 절연막 위에 형성되고, 상기 도체막과 일체적으로 형성되어 있는 하부 전극과, 상기 하부 전극 위에 형성되고, 강유전체막 또는 고유전체막으로 이루어지는 유전체막과, 상기 강유전체막 위에 형성된 상부 전극을 갖는 커패시터를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 10 항, 제 12 항, 제 13 항 중 어느 한 항에 있어서,상기 콘택트 홀을 형성하는 공정 후에, 상기 콘택트 홀 내에, 상기 도체막의 하지에 대한 밀착성을 확보하는 밀착층을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판 위에 반도체 소자를 형성하는 공정과,상기 반도체 소자가 형성된 상기 반도체 기판 위에 절연막을 형성하는 공정과,상기 절연막에, 상기 반도체 소자에 도달하는 콘택트 홀을 형성하는 공정과,상기 콘택트 홀 내에 매립되고, 상기 반도체 소자에 접속되며, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 갖는 플러그를 형성하는 공정과,상기 플러그가 형성된 상기 절연막 위에 형성되고, 상기 플러그에 접속된 하부 전극과, 상기 하부 전극 위에 형성되고, 강유전체막 또는 고유전체막으로 이루어지는 유전체막과, 상기 유전체막 위에 형성된 상부 전극을 갖는 커패시터를 형성하는 공정과,상기 반도체 기판 위 및 상기 커패시터 위에, 절연막을 형성하는 공정과,상기 절연막에, 상기 상부 전극 또는 상기 하부 전극에 도달하는 콘택트 홀을 형성하는 공정과,상기 절연막 위에, 상기 콘택트 홀을 통하여 상기 상부 전극 또는 상기 하부 전극에 접속되고, 귀금속 또는 귀금속 산화물로 이루어지는 도체막을 갖는 배선을 형성하는 공정을 갖고,상기 하부 전극은 귀금속으로 이루어지는 도체막을 갖고, 상기 플러그는 상기 하부 전극과 일체적으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
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