JP5181698B2 - 半導体メモリおよび半導体メモリの製造方法 - Google Patents
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Description
一つの観点による半導体メモリは、リアルメモリセルを含む第1ビット群と、リアルメモリセルを含む第2ビット群と、リアルメモリセルを救済する場合に使用される冗長メモリセルと、テストモード中に、第1および第2ビット群を識別するための所定のビットを除く入力アドレスと不良アドレスとの比較結果に基づいて冗長メモリセルを使用するか否かを判定する第1判定回路と、テストモード中に、第1判定回路が冗長メモリセルを使用すると判定した場合、所定のビットが第1ビット群を示すものであるときは、第1ビット群の選択を禁止させる第1ヒット信号と、第2ビット群を選択させる第2ヒット信号とを出力し、所定のビットが第2ビット群を示すものであるときは、第2ビット群の選択を禁止させる第2ヒット信号と、第1ビット群を選択させる第1ヒット信号とを出力する第2判定回路と有する。これにより、所定のビット単位でメモリセルを救済する半導体メモリにおいて、圧縮テストを実施するときに、不良のないビット群と冗長メモリセルとを同時にアクセスできる。この結果、テスト時間を短縮でき、テストコストを削減できる。
(付記1)
所定のビット単位でメモリセルを救済する半導体メモリにおいて、
入力アドレスと不良アドレスとを比較する比較回路と、
比較結果に基づいて冗長メモリセルを使用するか否かを判定する判定回路と、
を備え、
前記判定回路は、
前記所定のビット単位で構成される複数のビット群にそれぞれ対応して、救済を行うか否かを示す冗長判定信号を出力すること
を特徴とする半導体メモリ。
(付記2)
前記判定回路は、テストモード信号に基づいて前記冗長判定信号を出力すること
を特徴とする付記1に記載の半導体メモリ。
(付記3)
前記判定回路は、前記入力アドレスのうち前記ビット群を識別するための所定のビットに基づいて前記冗長判定信号を出力すること
特徴とする付記1又は付記2に記載の半導体メモリ。
(付記4)
前記不良アドレスを保持するアドレス保持回路を備え、
前記判定回路は、前記アドレス保持回路からの信号に基づいて前記ビット群の救済を行うか否かを判定すること
を特徴とする付記1ないし付記3のいずれか1項に記載の半導体メモリ。
(付記5)
前記判定回路は、冗長コラム選択線を活性化させる冗長コラムイネーブル信号を出力すること
を特徴とする付記1ないし付記4のいずれか1項に記載の半導体メモリ。
(付記6)
前記判定回路は、
前記入力アドレスのうちの所定ビットに基づいて救済を行うか否かを判定する第1判定回路と、
前記判定結果と前記不良アドレスとに基づいて前記不良アドレスのみに対応する前記冗長判定信号を出力する第2判定回路と
を備えることを特徴とする付記1ないし付記5のいずれか1項に記載の半導体メモリ。
(付記7)
前記アドレス保持回路は、
第1不良アドレスを保持する第1保持回路と、
第2不良アドレスを保持する第2保持回路と
を備え、
前記判定回路は、
前記第1不良アドレスに基づいて冗長判定を行い、第1ビット群および第2ビット群に対応する第1および第2冗長判定信号を出力する第1冗長判定回路と、
前記第2不良アドレスに基づいて冗長判定を行い、前記第1ビット群および前記第2ビット群に対応する第1および第2冗長判定信号を出力する第2冗長判定回路と
を備えること特徴とする付記4ないし付記6のいずれか1項に記載の半導体メモリ。
(付記8)
前記複数の第1冗長判定信号を論理演算する第1論理演算回路と、
前記複数の第2冗長判定信号を論理演算する第2論理演算回路を備えること
を特徴とする付記7に記載の半導体メモリ。
(付記9)
前記冗長メモリセルが使用されないときに、前記不良アドレスを前記比較回路に供給する信号線を一定の電位に保持するプリチャージ回路を備えること
を特徴とする付記1ないし付記8のいずれか1項に記載の半導体メモリ。
(付記10)
所定のビット単位でメモリセルの救済を行う半導体メモリにおいて、
不良アドレスに基づいて、前記所定のビット単位で構成される第1ビット群の救済を行うか否か判定するとともに、前記所定のビット単位で構成され前記第1ビット群とは異なる第2ビット群の救済を行うか否かを判定する判定回路を備えること
を特徴とする半導体メモリ。
(付記11)
前記判定回路は、前記第1ビット群の救済が行われるときに、前記第1ビット群に対応する冗長コラム選択線を活性化させる冗長コラムイネーブル信号を出力するとともに、前記第2ビット群に対応するリアルコラム選択線を活性化させる冗長コラムイネーブル信号を出力すること
を特徴とする付記10に記載の半導体メモリ。
(付記12)
前記冗長コラム選択線の選択と前記リアルコラム選択線の選択は、テストモード時に行われること
を特徴とする付記11に記載の半導体メモリ。
(付記13)
前記判定回路は、通常動作モード時に、前記第1ビット群の救済が行われるときに、前記第2ビット群に対応するリアルコラム選択線を非選択にすること
を特徴とする付記10ないし付記12のいずれか1項に記載の半導体メモリ。
(付記14)
前記冗長コラム選択線と前記リアルコラム選択線の双方の選択は、ライト動作時に行われること
を特徴とする付記11に記載の半導体メモリ。
(付記15)
前記判定回路は、入力アドレスと前記不良アドレスとに基づいて、前記第1ビット群の救済を行うか否かを示す第1冗長判定信号を生成するとともに、前記第2のビット群の救済を行うか否かを示す第2冗長判定信号を生成すること
を特徴とする付記10ないし付記14のいずれか1項に記載の半導体メモリ。
(付記16)
入力アドレスと不良アドレスとを比較してメモリセルを救済するか否かを判定し、
前記メモリセルの救済を行うと判定した場合に、前記不良アドレスに基づいて、所定のビット単位で構成され前記メモリセルの救済が行われる第1ビット群に対応する冗長コラム選択線を選択するとともに、前記所定のビット単位で構成され前記第1ビット群とは異なる第2ビット群に対応するリアルコラム選択線を選択することで前記メモリセルのテストを行うこと
を特徴とする半導体メモリの製造方法。
(付記17)
前記冗長コラム選択線と前記リアルコラム選択線の双方の選択は、テストモード時に行われること
を特徴とする付記16に記載の半導体メモリの製造方法。
(付記18)
前記冗長コラム選択線と前記リアルコラム選択線の双方の選択は、ライト動作時に行われること
を特徴とする付記16又は付記17に記載の半導体メモリの製造方法。
(付記19)
前記冗長コラム選択線と前記リアルコラム選択線とに基づいて選択されたメモリセルに対してデータの書き込みおよび読み出しを行って前記メモリセルのテストを行うこと
を特徴とする付記16ないし付記18のいずれか1項に記載の半導体メモリの製造方法。
(付記20)
前記不良アドレスに基づいて、前記第1ビット群に対応する第1冗長コラム選択線の選択を行うか、又は、前記前記第2ビット群に対応する第2冗長コラム選択線の選択を行い、
前記第1冗長コラム選択線が選択されないときに、前記第1ビット群に対応する第1リアルコラム選択線を選択し、
前記第2冗長コラム選択線が選択されないときに、前記第2ビット群に対応する第2リアルコラム選択線を選択することで前記メモリセルのテストを行うこと
を特徴とする付記16ないし付記19のいずれか1項に記載の半導体メモリの製造方法。
Claims (8)
- リアルメモリセルを含む第1ビット群と、
リアルメモリセルを含む第2ビット群と、
前記リアルメモリセルを救済する場合に使用される冗長メモリセルと、
テストモード中に、前記第1および第2ビット群を識別するための所定のビットを除く入力アドレスと不良アドレスとの比較結果に基づいて前記冗長メモリセルを使用するか否かを判定する第1判定回路と、
前記テストモード中に、前記第1判定回路が前記冗長メモリセルを使用すると判定した場合、前記所定のビットが前記第1ビット群を示すものであるときは、前記第1ビット群の選択を禁止させる第1ヒット信号と、前記第2ビット群を選択させる第2ヒット信号とを出力し、前記所定のビットが前記第2ビット群を示すものであるときは、前記第2ビット群の選択を禁止させる前記第2ヒット信号と、前記第1ビット群を選択させる前記第1ヒット信号とを出力する第2判定回路と
備えることを特徴とする半導体メモリ。 - 前記第1判定回路は、通常動作モード中に、前記所定のビットを含む入力アドレスと不良アドレスとの比較結果に基づいて前記冗長メモリセルを使用するか否かを判定し、
前記第2判定回路は、前記通常動作モード中に、前記第1判定回路が前記冗長メモリセルを使用すると判定した場合、第1ビット群の選択を禁止させる前記第1ヒット信号と、第2ビット群の選択を禁止させる前記第2ヒット信号とを出力すること
を特徴とする請求項1に記載の半導体メモリ。 - 前記第1判定回路は、前記テストモードにおけるリード動作時に、前記所定のビットを含む入力アドレスと不良アドレスとの比較結果に基づいて前記冗長メモリセルを使用するか否かを判定し、前記テストモードにおけるライト動作時に、前記所定のビットを除く入力アドレスと不良アドレスとの比較結果に基づいて前記冗長メモリセルを使用するか否かを判定すること
を特徴とする請求項1又は請求項2に記載の半導体メモリ。 - 前記不良アドレスを保持するアドレス保持回路と、
前記入力アドレスと前記アドレス保持回路に保持された前記不良アドレスとを比較する比較回路と
を備えること
を特徴とする請求項1ないし請求項3のいずれか1項に記載の半導体メモリ。 - 前記第1判定回路は、前記冗長メモリセルを使用すると判定した場合に、前記冗長メモリセルを選択する冗長コラム選択線を活性化させる冗長コラムイネーブル信号を出力すること
を特徴とする請求項1ないし請求項4のいずれか1項に記載の半導体メモリ。 - リアルメモリセルを含む第1ビット群と、リアルメモリセルを含む第2ビット群と、前記リアルメモリセルを救済する場合に使用される冗長メモリセルとを有する半導体メモリの製造方法において、
半導体メモリの第1判定回路を用いて、前記第1および第2ビット群を識別するための所定のビットを除く入力アドレスと不良アドレスとの比較結果に基づいて前記冗長メモリセルを使用するか否かを判定し、
前記第1判定回路が前記冗長メモリセルを使用すると判定した場合、前記所定のビットが前記第1ビット群を示すものであるときは、前記第1ビット群の選択を禁止させる第1ヒット信号と、前記第2ビット群を選択させる第2ヒット信号とを半導体メモリの第2判定回路から出力させ、前記所定のビットが前記第2ビット群を示すものであるときは、前記第2ビット群の選択を禁止させる前記第2ヒット信号と、前記第1ビット群を選択させる前記第1ヒット信号とを前記第2判定回路から出力させ、
前記冗長メモリセルを選択する場合に、前記第1ビット群または前記第2ビット群のいずれかの前記リアルメモリセルを選択して圧縮テストを実施すること
を特徴とする半導体メモリの製造方法。 - 前記冗長メモリセルと前記リアルメモリセルの双方の選択は、テストモード時に行われること
を特徴とする請求項6に記載の半導体メモリの製造方法。 - 前記冗長メモリセルと前記リアルメモリセルの双方の選択は、ライト動作時に行われること
を特徴とする請求項6又は請求項7に記載の半導体メモリの製造方法。
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