KR101998287B1 - 반도체 장치의 리프레쉬 제어 회로 - Google Patents

반도체 장치의 리프레쉬 제어 회로 Download PDF

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Abstract

회로 면적을 감소시킬 수 있도록 한 반도체 장치의 리프레쉬 제어 회로에 관한 것으로, 정해진 시차를 두고 활성화되는 복수의 로우 어드레스 스트로브 신호 중에서 가장 빠른 시간에 활성화되는 신호를 설정 시간만큼 지연시켜 예비 펄스 신호를 생성하도록 구성된 가변 지연부; 및 상기 예비 펄스 신호를 서로 다른 시간만큼 지연시켜 순차적으로 활성화되는 복수의 리프레쉬 구간 펄스 신호를 생성하도록 구성된 파일드 지연부(Piled Delay Unit)를 포함한다.

Description

반도체 장치의 리프레쉬 제어 회로{REFRESH CONTROL CIRCUIT OF SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 장치의 리프레쉬 제어 회로에 관한 것이다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 반도체 장치의 리프레쉬 제어 회로(1)는 파일드 지연부(Piled Delay Unit)(10), 지연부(20), 제 1 내지 제 4 가변 지연부(30 ~ 60), 및 프리차지 제어부(70)를 포함한다.
파일드 지연부(10)는 리프레쉬 신호(REF) 및 리프레쉬 모드 신호(RMODE)에 응답하여 복수의 로우 액티브 신호(RACT<0:7>)를 생성한다.
이때 리프레쉬 모드 신호(RMODE)에 따라 복수의 로우 액티브 신호(RACT<0:7>)가 정해진 시차를 두고 활성화될 수 있다.
지연부(20)는 복수의 로우 액티브 신호(RACT<0:7>)를 정해진 시간만큼 지연시켜 복수의 로우 어드레스 스트로브 신호(IRAS<0:7>)를 생성한다.
지연부(20)는 복수의 지연기(21 ~ 28)를 포함한다.
복수의 가변 지연부(30 ~ 60)는 리프레쉬 모드 신호(RMODE)에 의해 정해진 지연 시간만큼 복수의 로우 어드레스 스트로브 신호(IRAS<0:7>)를 지연시켜 복수의 리프레쉬 구간 펄스 신호(RE<0:3>)를 생성한다.
가변 지연부(30)는 로우 어드레스 스트로브 신호(IRAS<0, 7>)를 논리 연산(예를 들어, 논리합)한 신호를 리프레쉬 모드 신호(RMODE)에 의해 정해진 지연 시간만큼 지연시켜 리프레쉬 구간 펄스 신호(RE<0>)를 생성한다.
가변 지연부(40)는 로우 어드레스 스트로브 신호(IRAS<3, 4>)를 논리 연산(예를 들어, 논리합)한 신호를 리프레쉬 모드 신호(RMODE)에 의해 정해진 지연 시간만큼 지연시켜 리프레쉬 구간 펄스 신호(RE<1>)를 생성한다.
가변 지연부(50)는 로우 어드레스 스트로브 신호(IRAS<2, 5>)를 논리 연산(예를 들어, 논리합)한 신호를 리프레쉬 모드 신호(RMODE)에 의해 정해진 지연 시간만큼 지연시켜 리프레쉬 구간 펄스 신호(RE<2>)를 생성한다.
가변 지연부(60)는 로우 어드레스 스트로브 신호(IRAS<1, 6>)를 논리 연산(예를 들어, 논리합)한 신호를 리프레쉬 모드 신호(RMODE)에 의해 정해진 지연 시간만큼 지연시켜 복수의 리프레쉬 구간 펄스 신호(RE<3>)를 생성한다.
프리차지 제어부(70)는 복수의 리프레쉬 구간 펄스 신호(RE<0:3>)에 응답하여 파일드 지연부(10)를 제어함으로써 복수의 로우 액티브 신호(RACT<0:7>)가 비 활성화되도록 한다.
이때 도 1은 반도체 장치의 메모리 뱅크가 8개 즉, 제 1 내지 제 8 메모리 뱅크(BK0 ~ BK7)를 포함하고, 4 piled 동작을 지원하는 경우의 예를 든 것으로, 복수의 로우 액티브 신호(RACT<0:7>)가 활성화되는 구간 동안 동일 순번의 메모리 뱅크의 리프레쉬가 이루어진다.
이때 4 piled 동작은 4개의 로우 액티브 신호 그룹 RACT<0, 7>, RACT<3, 4>, RACT<2, 5>, RACT<1, 6>이 서로 정해진 시차를 두고 활성화되도록 하는 리프레쉬 방식이다.
종래의 기술은 4 piled 동작을 지원하도록 복수 즉, 4개의 가변 지연부(30 ~ 60)를 포함한다.
상술한 4개의 가변 지연부(30 ~ 60)는 리프레쉬 제어 회로의 회로 면적 증가를 초래하고, 이로 인하여 반도체 장치의 레이아웃 마진 또한 감소시키는 문제가 있다. 4 piled 이상의 piled 동작 예를 들어, 8 piled 동작을 지원한다면, 8개의 가변 지연부가 필요하게 된다. 즉, 회로 면적 증가 문제는 더욱 커지게 된다.
회로 면적을 감소시킬 수 있도록 한 반도체 장치의 리프레쉬 제어 회로를 제공한다.
본 발명의 실시예는 정해진 시차를 두고 활성화되는 복수의 로우 어드레스 스트로브 신호 중에서 가장 빠른 시간에 활성화되는 신호를 설정 시간만큼 지연시켜 예비 펄스 신호를 생성하도록 구성된 가변 지연부; 및 상기 예비 펄스 신호를 서로 다른 시간만큼 지연시켜 순차적으로 활성화되는 복수의 리프레쉬 구간 펄스 신호를 생성하도록 구성된 파일드 지연부(Piled Delay Unit)를 포함할 수 있다.
본 발명의 실시예는 리프레쉬 신호에 응답하여 정해진 시차를 두고 순차적으로 활성화되는 복수의 로우 액티브 신호를 생성하도록 구성된 제 1 파일드 지연부(Piled Delay Unit); 상기 복수의 로우 액티브 신호를 지연시켜 복수의 로우 어드레스 스트로브 신호를 생성하도록 구성된 지연부; 상기 복수의 로우 어드레스 스트로브 신호 중에서 가장 빠른 시간에 활성화되는 신호를 설정 시간만큼 지연시켜 예비 펄스 신호를 생성하도록 구성된 가변 지연부; 및 상기 예비 펄스 신호를 서로 다른 시간만큼 지연시켜 순차적으로 활성화되는 복수의 리프레쉬 구간 펄스 신호를 생성하도록 구성된 제 2 파일드 지연부를 포함할 수 있다.
반도체 장치의 리프레쉬 제어 회로는 리프레쉬 제어 회로의 딜레이 회로 면적을 최소화함으로써 반도체 장치의 레이아웃 마진을 향상시킬 수 있다.
도 1은 종래의 기술에 따른 반도체 장치의 리프레쉬 제어 회로(1)의 블록도,
도 2는 본 발명의 실시예에 따른 반도체 장치의 리프레쉬 제어 회로(100)의 블록도,
도 3은 본 발명의 실시예에 따른 반도체 장치의 리프레쉬 제어 회로(100)의 리프레쉬 동작 방식을 설명하기 위한 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
반도체 장치는 기본적으로 데이터 저장을 위한 메모리 영역을 포함한다.
메모리 영역을 구분하는 단위 중 하나로서 메모리 뱅크(Memory Bank: BK)가 사용될 수 있다.
본 발명의 실시예는 반도체 장치가 8개 즉, 제 1 내지 제 8 메모리 뱅크(BK0 ~ BK7)(도시 생략)를 포함하는 경우의 리프레쉬 제어 회로(100)의 예를 든 것이다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 리프레쉬 제어 회로(100)의 블록도이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치의 리프레쉬 제어 회로(100)는 제 1 파일드 지연부(Piled Delay Unit)(101), 지연부(20), 가변 지연부(200), 제 2 파일드 지연부(300) 및 프리차지 제어부(70)를 포함한다.
제 1 파일드 지연부(101)는 리프레쉬 신호(REF) 및 리프레쉬 모드 신호(RMODE)에 응답하여 복수의 로우 액티브 신호(RACT<0:7>)를 생성하도록 구성된다.
이때 리프레쉬 모드 신호(RMODE)는 추후 설명할, 리프레쉬 모드들 즉, 4 piled + Hidden 모드, 4 piled 모드, 2 piled + Hidden 모드 및 2 piled 모드 중에서 어느 하나를 정의하는 신호이다.
제 1 파일드 지연부(101)는 리프레쉬 신호(REF)가 입력되면, 리프레쉬 모드들 즉, 4 piled + Hidden 모드, 4 piled 모드, 2 piled + Hidden 모드 및 2 piled 모드 중에서 리프레쉬 모드 신호(RMODE)가 정의하는 리프레쉬 모드에 설정된 시차를 두고 순차적으로 활성화되는 복수의 로우 액티브 신호(RACT<0:7>)를 생성하도록 구성된다.
지연부(20)는 복수의 로우 액티브 신호(RACT<0:7>)를 정해진 시간만큼 지연시켜 복수의 로우 어드레스 스트로브 신호(IRAS<0:7>)를 생성하도록 구성된다.
지연부(20)는 복수의 딜레이(21 ~ 28)를 포함할 수 있다.
가변 지연부(200)는 복수의 로우 어드레스 스트로브 신호(IRAS<0:7>) 중에서 가장 빠르게 활성화되는 신호 예를 들어, 로우 어드레스 스트로브 신호(IRAS<0>)와 로우 어드레스 스트로브 신호(IRAS<7>)를 논리 연산(예를 들어, 논리합)한 신호를 리프레쉬 모드 신호(RMODE)에 의해 정해진 지연 시간만큼 지연시켜 예비 펄스 신호(RE<0>_PRE)를 생성하도록 구성된다.
이때 로우 어드레스 스트로브 신호(IRAS<0>)와 로우 어드레스 스트로브 신호(IRAS<7>)는 동일한 타이밍에 활성화된다.
따라서 로우 어드레스 스트로브 신호(IRAS<0>)와 로우 어드레스 스트로브 신호(IRAS<7>) 중에서 어느 하나만을 가변 지연부(200)를 통해 지연시켜 예비 펄스 신호(RE<0>_PRE)를 생성하도록 회로를 구성하는 것도 가능하다.
다만, 특정 동작 상황에서는 로우 어드레스 스트로브 신호(IRAS<0>)와 로우 어드레스 스트로브 신호(IRAS<7>) 중에서 하나만이 활성화될 수도 있다.
따라서 본 발명의 실시예는 상술한 특정 동작 상황에 대비한 옵션으로서, 로우 어드레스 스트로브 신호(IRAS<0>)와 로우 어드레스 스트로브 신호(IRAS<7>)를 논리합한 신호를 이용하도록 회로를 구성한 예를 든 것이다.
제 2 파일드 지연부(300)는 예비 펄스 신호(RE<0>_PRE)를 서로 다른 시간만큼 지연시킴으로써 정해진 시차를 두고 순차적으로 활성화되는 복수의 리프레쉬 구간 펄스 신호(RE<3>)를 생성하도록 구성된다.
프리차지 제어부(70)는 복수의 리프레쉬 구간 펄스 신호(RE<0:3>)에 응답하여 제 1 파일드 지연부(101)를 제어함으로써 복수의 로우 액티브 신호(RACT<0:7>)를 비 활성화시키도록 구성된다.
이때 제 1 파일드 지연부(101), 지연부(20), 가변 지연부(200) 및 제 2 파일드 지연부(300)을 구성하는 단위 지연소자들은 입력 신호의 라이징 엣지(Rising Edge)만을 지연시키도록 구성될 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 리프레쉬 제어 회로(100)의 리프레쉬 동작 방식을 설명하기 위한 타이밍도이다.
리프레쉬 모드는 4 piled + Hidden 모드, 4 piled 모드, 2 piled + Hidden 모드 및 2 piled 모드를 포함할 수 있다.
리프레쉬 모드 신호(RMODE)에 의해 4 piled + Hidden 모드, 4 piled 모드, 2 piled + Hidden 모드 및 2 piled 모드 중에서 어느 하나가 정의된다.
이때 piled는 복수의 로우 액티브 신호(RACT<0:7>) 중에서 소정 수의 신호 비트들을 그룹화하여 각 그룹이 정해진 시차를 두고 활성화되도록 하는 리프레쉬 방식이다.
그리고 Hidden은 정해진 리프레쉬 구간 동안 두 번의 리프레쉬가 이루어지도록 하는 리프레쉬 방식이다. 즉, 외부에서는 한 번의 리프레쉬를 위한 리프레쉬 구간이 설정되어 있지만, 내부적으로 리프레쉬 신호(REF)가 두 번의 활성화 구간을 갖도록 제어하고, 2번의 리프레쉬가 각각의 활성화 구간에 대하여 이루어지도록 하는 것이다.
예를 들어, 리프레쉬 모드 신호(RMODE)가 4 piled + Hidden 모드를 정의하는 경우에서의 본 발명의 리프레쉬 동작을 설명하면 다음과 같다.
제 1 파일드 지연부(101)는 리프레쉬 신호(REF)가 입력되면, 4개의 로우 액티브 신호 그룹 RACT<0, 7>, RACT<3, 4>, RACT<2, 5>, RACT<1, 6>을 서로 정해진 시차 예를 들어, 10ns의 시차를 두고 활성화시킨다.
가변 지연부(200)는 복수의 로우 어드레스 스트로브 신호(IRAS<0:7>) 중에서 가장 빨리 활성화되는 로우 어드레스 스트로브 신호(IRAS<0>)와 로우 어드레스 스트로브 신호(IRAS<7>)를 논리합한 신호를 정해진 시간 예를 들어, 80ns 만큼 지연시켜 예비 펄스 신호(RE<0>_PRE)를 생성한다.
제 2 파일드 지연부(300)는 예비 펄스 신호(RE<0>_PRE)를 서로 다른 시간만큼 지연시킴으로써 정해진 시차를 두고 순차적으로 활성화되는 복수의 리프레쉬 구간 펄스 신호(RE<3>)를 생성한다.
프리차지 제어부(70)는 복수의 리프레쉬 구간 펄스 신호(RE<0:3>)에 응답하여 제 1 파일드 지연부(10)를 제어함으로써 복수의 로우 액티브 신호(RACT<0:7>)를 비 활성화시킨다.
이때 복수의 로우 액티브 신호(RACT<0:7>)의 활성화 구간 동안 제 1 내지 제 8 메모리 뱅크(BK0 ~ BK7)(도시 생략)에 대한 리프레쉬 동작이 이루어진다.
다른 예로서, 리프레쉬 모드 신호(RMODE)가 2 piled + Hidden 모드를 정의하는 경우에서의 본 발명의 리프레쉬 동작을 설명하면 다음과 같다.
제 1 파일드 지연부(101)는 리프레쉬 신호(REF)가 입력되면, 2개의 로우 액티브 신호 그룹 RACT<0, 7, 2, 5>, RACT<3, 4, 1, 6>을 서로 정해진 시차 예를 들어, 15ns의 시차를 두고 활성화시킨다.
가변 지연부(200)는 복수의 로우 어드레스 스트로브 신호(IRAS<3, 4, 1, 6>)에 비해 상대적으로 빨리 활성화되는 로우 어드레스 스트로브 신호(IRAS<0, 7, 2, 5>) 중에서 로우 어드레스 스트로브 신호(IRAS<0>)와 로우 어드레스 스트로브 신호(IRAS<7>)를 논리합한 신호를 정해진 시간 예를 들어, 95ns 만큼 지연시켜 예비 펄스 신호(RE<0>_PRE)를 생성한다.
제 2 파일드 지연부(300)는 예비 펄스 신호(RE<0>_PRE)를 서로 다른 시간만큼 지연시킴으로써 정해진 시차를 두고 순차적으로 활성화되는 복수의 리프레쉬 구간 펄스 신호(RE<3>)를 생성한다.
프리차지 제어부(70)는 복수의 리프레쉬 구간 펄스 신호(RE<0:3>)에 응답하여 제 1 파일드 지연부(10)를 제어함으로써 복수의 로우 액티브 신호(RACT<0:7>)를 비 활성화시킨다.
이때 복수의 로우 액티브 신호(RACT<0:7>)의 활성화 구간 동안 제 1 내지 제 8 메모리 뱅크(BK0 ~ BK7)(도시 생략)에 대한 리프레쉬 동작이 이루어진다.
이때 로우 어드레스 스트로브 신호(IRAS<0>)와 로우 어드레스 스트로브 신호(IRAS<7>)는 동일한 타이밍에 활성화된다.
따라서 로우 어드레스 스트로브 신호(IRAS<0>)와 로우 어드레스 스트로브 신호(IRAS<7>) 중에서 어느 하나만을 가변 지연부(200)를 통해 지연시켜 예비 펄스 신호(RE<0>_PRE)를 생성하도록 하는 것도 가능하다.
다만, 특정 동작 상황에서는 로우 어드레스 스트로브 신호(IRAS<0>)와 로우 어드레스 스트로브 신호(IRAS<7>) 중에서 하나만이 활성화될 수도 있다.
따라서 본 발명의 실시예는 상술한 특정 동작 상황에 대비한 옵션으로서, 로우 어드레스 스트로브 신호(IRAS<0>)와 로우 어드레스 스트로브 신호(IRAS<7>)를 논리합한 신호를 이용한 예를 든 것이다.
결국, 본 발명의 실시예는 하나의 가변 지연부(200)만으로 복수의 리프레쉬 구간 펄스 신호(RE<3>)를 생성하여 리프레쉬 동작을 제어하는 것이 가능하다.
4 Piled를 지원하는 회로의 경우, 종래 기술에 비해 가변 지연부로 인한 회로 면적을 1/4 수준으로 줄일 수 있으며, 8 Piled를 지원하는 회로의 경우, 종래 기술에 비해 가변 지연부로 인한 회로 면적을 1/8 수준으로 줄일 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (9)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 리프레쉬 신호에 응답하여 정해진 시차를 두고 순차적으로 활성화되는 복수의 로우 액티브 신호를 생성하도록 구성된 제 1 파일드 지연부(Piled Delay Unit);
    상기 복수의 로우 액티브 신호를 지연시켜 복수의 로우 어드레스 스트로브 신호를 생성하도록 구성된 지연부;
    상기 복수의 로우 어드레스 스트로브 신호 중에서 가장 빠른 시간에 활성화되는 신호를 설정 시간만큼 지연시켜 예비 펄스 신호를 생성하도록 구성된 가변 지연부; 및
    상기 예비 펄스 신호를 서로 다른 시간만큼 지연시켜 순차적으로 활성화되는 복수의 리프레쉬 구간 펄스 신호를 생성하도록 구성된 제 2 파일드 지연부를 포함하는 반도체 장치의 리프레쉬 제어 회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 가변 지연부는
    복수의 리프레쉬 모드 중에서 어느 하나를 정의하는 리프레쉬 모드 신호에 응답하여 상기 설정 시간이 가변되는 반도체 장치의 리프레쉬 제어 회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 가변 지연부는
    상기 복수의 로우 어드레스 스트로브 신호 중에서 가장 빠른 시간에 활성화되는 한 그룹의 신호를 논리 연산한 신호를 상기 설정 시간만큼 지연시켜 상기 예비 펄스 신호를 생성하도록 구성되는 반도체 장치의 리프레쉬 제어 회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 리프레쉬 모드는
    상기 복수의 로우 액티브 신호를 상기 정해진 시차를 두고 활성화시키는 파일드 모드를 단독으로 수행하거나,
    정해진 리프레쉬 구간내에 상기 복수의 로우 어드레스 스트로브 신호의 활성화 구간이 2회 존재하도록 하는 히든 모드와 상기 파일드 모드를 병행하는 반도체 장치의 리프레쉬 제어 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 복수의 리프레쉬 구간 펄스 신호에 응답하여 상기 복수의 로우 액티브 신호를 비 활성화시킴으로써 반도체 장치의 프리차지 동작을 제어하는 프리차지 제어부를 더 포함하는 반도체 장치의 리프레쉬 제어 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 제 1 파일드 지연부는 복수의 리프레쉬 모드 중에서 어느 하나를 정의하는 리프레쉬 모드 신호에 응답하여 상기 정해진 시차가 가변되는 반도체 장치의 리프레쉬 제어 회로.
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