KR100892342B1 - 안정적 데이터 액세스를 위한 반도체 메모리 장치 - Google Patents

안정적 데이터 액세스를 위한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 프로세스, 전압 레벨, 온도 등의 환경적 변화에 따라 액세스 동작을 제어하기 위한 내부 동작 신호의 활성화 구간이 변화되지 않도록 하여 내부 동작 수행을 위한 충분한 동작 마진을 확보함으로써 동작의 신뢰성을 높일 수 있도록 한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치는 외부 클록을 입력받아 서로 다른 주기를 가지는 다수의 내부 클록을 생성하기 위한 클록 생성부, 제어 신호에 응답하여 다수의 내부 클록 중 하나를 선택하여 출력하기 위한 클록 선택부, 내부 명령을 디코딩하여 클록 선택부의 출력에 대응하는 활성화구간을 가지는 컬럼 인에이블 신호를 출력하기 위한 선행 디코딩부, 및 컬럼 인에이블 신호와 컬럼 어드레스에 대응하여 컬럼 선택 신호를 출력하기 위한 컬럼 디코딩부를 포함한다. 따라서, 본 발명은 프로세스, 전압 레벨, 온도 등의 환경적 변화에도 내부 동작이 일정한 시간 내에 실행될 수 있도록 하여 내부 동작들을 포함하는 외부 명령에 대응한 전체 동작의 안정성을 높일 수 있다.
컬럼 어드레스, 반도체, 컬럼 액세스, 메모리 장치, 컬럼 디코더

Description

안정적 데이터 액세스를 위한 반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS FOR RELIABLE DATA ACCESS}
본 발명은 고속으로 동작할 수 있는 반도체 메모리 장치에 관한 것으로, 특히 프로세스, 전압 레벨, 온도 등의 환경적 변화에도 데이터 액세스를 위한 내부 동작을 수행하는데 필요한 동작 마진을 안정적으로 확보하기 위한 장치에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하 거나 저장하도록 요구받아 왔다. 반도체 메모리 장치가 보다 빠른 속도로 안전하게 동작하기 위해서는 반도체 메모리 장치 내 여러 회로들이 고속으로 동작할 수 있어야함은 물론 여러 회로들 간 신호 혹은 데이터를 빠른 속도로 전달할 수 있어야 한다.
실제로, 반도체 메모리 장치의 동작은 단위셀에 저장된 데이터를 읽어내거나, 외부에서 입력되는 데이터를 단위셀에 전송하기 위한 여러 제어회로 및 이 데이터를 전달하기 위한 연결선 및 연결 장치 등을 통해 지연된다. 또한, 반도체 메모리 장치가 출력한 데이터들이 시스템 내 데이터를 요구한 장치로 전달되는 데에도 지연이 발생한다. 고속으로 동작하는 시스템에서 신호 및 데이터 전달에 소요되는 지연은 시스템 성능을 저하하는 요소가 될 뿐만 아니라 동작의 안정성과 신뢰성을 낮출 수 있다. 특히, 데이터가 전달된 경로에서 발생하는 지연은 주어진 동작 환경에 따라 변화될 가능성이 크며 이는 반도체 메모리 장치의 동작에 악영향을 미친다.
일반적으로, 외부 장치로부터 명령어가 입력된 후 반도체 메모리 장치가 단위셀의 데이터를 출력하는 동작(일반적으로 메모리동작에서의 Read동작)이 빠르면 빠를수록 동작 성능은 좋아지는 데, 특히 이미지와 같은 많은 양의 데이터를 빠르게 처리하는 그래픽 작업에 사용하기 위한 반도체 메모리 장치의 경우 데이터를 출력하는 데 소요되는 시간은 매우 중요한 성능 지표가 된다. 데이터의 입출력을 빠르게 하기 위해서는 단위셀에 저장된 데이터를 감지 및 증폭하고 데이터 라인을 통해 외부로 전달하는 데 오차가 없어야 한다. 또한, 반도체 메모리 장치는 데이터를 출력한 뒤에는 원래의 자리에 재저장하고, 다음번 데이터 액세스 동작을 위해 비트 라인을 프리차지해야 한다. 이렇듯 반도체 메모리 장치는 더욱 빠른 시간 내에 전술한 동작을 수행할 것을 요구받지만 높은 주파수를 가지는 시스템 클록으로 인해 외부 명령에 따라 수행되는 내부 동작들을 제어하는 것은 더욱 복잡해지고 있다. 만약 각각의 내부 동작이 정해진 시간 내에 수행되지 못할 경우, 반도체 메모리 장치는 동작의 신뢰성을 잃게 된다.
도 1은 일반적인 반도체 메모리 장치를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 선행 디코딩부(120)와 컬럼 디코딩부(140)를 포함하고 있다.
외부로부터 인가된 읽기 혹은 쓰기 명령과 함께 인가된 어드레스에 대응하는 단위셀로부터 데이터를 읽거나 단위셀로 데이터를 쓰기 위해, 반도체 메모리 장치는 읽기 혹은 쓰기 명령과 어드레스를 디코딩한다. 반도체 메모리 장치는 읽기 혹은 쓰기 명령을 디코딩하여 읽기 혹은 쓰기 동작을 위한 여러 내부 동작을 제어하기 위한 다수의 내부 명령어를 생성할 뿐만 아니라 외부에서 입력된 어드레스를 로우 어드레스 혹은 컬럼 어드레스 등으로 디코딩한다. 컬럼 액세스를 제어하기 위한선행 디코딩부(120)와 컬럼 디코딩부(140)는 읽기 펄스(IRDP) 및 쓰기 펄스(IWTP)가 읽기 혹은 쓰기 명령이 인가된 후 카스 레이턴시(CAS latency, CL), 쓰기 레이턴시(Write latency, WL), 부가적인 레이턴시(additive latency, AL) 등에 대응하여 활성화되면 다수의 컬럼 선택 신호(YI<0:a>) 중 컬럼 어드레스에 대응하는 것을 활성화하여 데이터를 단위셀에 쓰거나 단위셀에 저장된 데이터를 읽을 수 있도록 한다.
선행 디코딩부(120)는 입력되는 읽기 펄스(IRDP), 쓰기 펄스(IWTP), 버스트 길이(burst length)에 대응하여 생성되는 제 1 제어 펄스(ICASP), 및 뱅크 액티브 신호(BBY<0:k>)를 디코딩하여 컬럼 인에이블 신호(YAE<0:k>)를 컬럼 디코딩부(140)로 출력한다. 여기서, 뱅크 액티브 신호(BBY<0:k>) 각각은 대응하는 뱅크가 액티브 상태일 때 읽기 펄스(IRDP) 및 쓰기 펄스(IWTP)가 입력되면 활성화되고 액티브 동작의 완료 후 프리차지되거나 다른 뱅크에 읽기 펄스(IRDP) 및 쓰기 펄스(IWTP)가 입력되면 비활성화된다. 컬럼 인에이블 신호(YAE<0:k>)가 입력되는 컬럼 디코딩부(140)는 다수의 단위 디코더를 가지고 있으며, 각 단위 디코더를 해당되는 컬럼 인에이블 신호(YAE<0:k>)와 해당되는 컬럼 어드레스 신호(YADD)에 대응하여 데이터를 선택적으로 출력하기 위한 컬럼 선택 신호(YI<0:a>)와 데이터 출력 후 데이터를 전달한 라인을 리셋하고 프리차지하기 위한 데이터 라인 리셋 신호(LIORST)를 출력한다.
도 2a는 도 1에 도시된 선행 디코딩부(120)를 설명하기 위한 회로도이다.
도시된 바와 같이, 선행 디코딩부(120)는 제어신호 입력부(122), 펄스 생성부(124), 및 컬럼 인에이블 신호 출력부(126)를 포함한다.
제어 신호 입력부(122)는 읽기 펄스(IRDP), 쓰기 펄스(IWTP), 및 제 1 제어 신호(ICASP)를 반전하기 위한 다수의 인버터와 다수의 인버터의 출력을 부정 논리곱하기 위한 낸드 게이트를 포함한다. 따라서, 제어 신호 입력부(122)는 읽기 혹은 쓰기 명령에 외부로부터 인가되어 읽기 펄스(IRDP), 쓰기 펄스(IWTP), 및 제 1 제 어 신호(ICASP) 중 하나라도 활성화될 경우 이를 감지하여 펄스 생성부(124)를 활성화한다. 제어 신호 입력부(122)에 의해 활성화되는 펄스 생성부(124)는 컬럼 액세스를 위한 펄스를 생성하고, 이때 생성된 펄스의 활성화 구간은 펄스폭 결정부(125)에 의해 결정된다. 펄스 생성부(124)에서 출력된 펄스를 입력받은 컬럼 인에이블 신호 출력부(126)는 뱅크 액티브 신호(BBY<0:k>)에 대응하여 활성화된 뱅크에 인가되는 컬럼 인에이블 신호만을 활성화한다. 이때 활성화된 컬럼 인에이블 신호의 활성화 구간은 펄스 생성부(124)에서 출력된 펄스의 폭과 같다. 전술한 과정을 통해 선행 디코딩부(120)는 읽기 펄스(IRDP), 쓰기 펄스(IWTP), 및 제 1 제어 신호(ICASP)에 대응하여 입력 신호들의 펄스 폭에 상관없이 데이터를 액세스하는 데 필요한 시간만큼의 활성화구간을 가지는 컬럼 인에이블 신호를 출력할 수 있다.
도 2b는 도 1에 도시된 컬럼 디코딩(140)부 내 단위 디코더(142)를 설명하기 위한 회로도이다.
도시된 바와 같이, 각각의 단위 디코더(142)는 해당되는 컬럼 인에이블 신호(YAE<i>)를 입력받아 전달하기 위한 드라이버(142_1), 드라이버의 출력(BYPREp)을 지연하기 위한 지연부(142_2), 지연부의 출력(BYPCYI)과 컬럼 어드레스 신호 (YADD)에 대응하여 컬럼 선택 신호(YI<i>)를 출력하는 디코더(142_3), 및 드라이버의 출력(BYPREp)을 이용하여 컬럼 선택 신호(YI<i>)가 비활성화된 뒤 일정시간 후부터 컬럼 인에이블 신호(YAE<i>)가 비활성화될 때까지 활성화되는 데이터 라인 리셋 신호(LIORST)를 생성하기 위한 데이터 라인 프리차지부(142_4)를 포함한다.
여기서, 읽기 혹은 쓰기 명령과 같이 인가된 어드레스를 디코딩하여 생성된 컬럼 어드레스 신호(YADD)와 지연부(142_2)의 출력(BYPCYI)-드라이버(142_1)와 지연부(142_2)를 통해 전달된 컬럼 인에이블 신호(YAE<i>)-에 논리곱 연산을 수행하는 디코더(142_3)를 통해 컬럼 선택 신호(YI)는 생성될 수 있다. 또한, 데이터 라인 프리차지부(142_4)에서 출력되는 데이터 라인 리셋 신호(LIORST)가 활성화되어 있는 구간 동안 데이터 라인(여기서는 로컬 입출력 라인이 대표적인 일예이다.)은 코어 전압(VCORE) 레벨로 프리차지되며, 컬럼 선택 신호(YI)가 활성화되어 있는 동안 데이터 라인 리셋 신호(LIORST)는 논리 로우 레벨로 비활성화되어 데이터 라인이 읽기 명령 혹은 쓰기 명령에 대응하는 데이터를 전달할 수 있게 된다.
도 3a는 도 1에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다. 여기서는 반도체 메모리 장치의 명령어간 최소 간격(tCCD)이 4tCK인 경우를 들어 반도체 메모리 장치의 동작을 설명한다.
도시된 바와 같이, 시스템 클록(CLK)에 동기되어 외부로부터 읽기 명령(RD)이 인가되면 전술한 선행 디코딩부(120)와 컬럼 디코딩부(140)는 읽기 명령(RD)과 같이 입력된 어드레스에 대응하는 컬럼 선택 신호(YI<i>)를 활성화한다. 컬럼 선택 신호(YI<i>)는 선행 디코딩부(120) 내 펄스폭 결정부(125)에 의해 결정된 활성화 구간동안 대응하는 데이터를 전달하고, 이후 다시 비활성화된다. 컬럼 선택 신호(YI<i>)가 비활성화된 후 일정시간이 지나면 다음 데이터의 전달을 위해 데이터 라인 리셋 신호(LIORST)가 활성화되어 데이터를 전달했던 데이터 라인을 프리차지한다. 데이터 라인 리셋 신호(LIORST)는 외부에서 입력된 다음번 읽기 명령(RD) 및 함께 입력된 어드레스에 대응되는 컬럼 선택 신호(YI<j>)가 활성화되기 전 비활성 화된다.
도 3b는 도 1에 도시된 반도체 메모리 장치의 동작 중 문제점을 설명하기 위한 파형도이다. 일반적으로, 반도체 메모리 장치에서는 프로세스, 전압 레벨, 온도 등의 환경적 변화에 의해 내부 동작의 지연이 발생할 수 있다. 여기서는 전술한 반도체 메모리 장치에 환경적 변화로 인해 컬럼 선택 신호(YI<i>)의 활성화 구간이 길어지는 경우를 구체적으로 설명한다.
반도체 메모리 장치의 명령어간 최소 간격(tCCD)인 4tCK 내에 데이터는 전달되어야 하고 데이터를 전달한 데이터 라인은 프리차지되어야 한다. 만약 명령어간 최소 간격(tCCD) 내 데이터의 전달과 프리차지 동작을 완료하지 못할 경우 곧이어 입력될 명령과 어드레스에 대응하는 데이터와 직전 입력된 명령과 어드레스에 대응하는 데이터가 반도체 메모리 장치 내부에서 충돌하게 된다. 도시된 바와 같이, 반도체 메모리 장치의 환경적 변화가 발생하여 외부에서 인가된 읽기 명령(RD)과 함께 입력된 어드레스에 대응하는 첫 번째 컬럼 선택 신호(YI<i>)의 활성화구간이 길어지면 첫 번째 컬럼 선택 신호(YI<i>)가 비활성화된 때부터 곧이어 입력된 읽기 명령과 어드레스에 대응하는 두 번째 컬럼 선택 신호(YI<j>)가 활성화되기 전까지의 시간 간격이 짧아진다. 이로 인해 데이터 라인 리셋 신호(LIORST)의 활성화구간이 줄어들게 되고 데이터를 전달한 데이터 라인을 프리차지하기 위한 시간이 부족하게 된다. 데이터 라인이 충분히 프리차지되지 않은 경우 두 번째 컬럼 선택 신호(YI<j>)에 대응하는 데이터가 제대로 전달되지 않을 수 있다.
전술한 바와 같이, 컬럼 선택 신호(YI)의 활성화구간을 결정하는 컬럼 인에 이블 신호(YAE)의 활성화구간은 펄스폭 결정부(125)에 의해 결정된다. 펄스폭 결정부(125)는 일반적으로 트랜지스터 및 논리 게이트 등의 지연 요소로 구성되어 있는데 이러한 지연 요소는 반도체 메모리 장치의 프로세스, 전압 레벨, 온도 등의 환경적 변화에 따라 지연값이 변하고 이로 인해 컬럼 선택 신호(YI)의 활성화구간이 일정하지 않게 된다. 그 결과, 빠른 동작 속도를 가지는 반도체 메모리 장치에서 내부 동작을 수행하는데 소요되는 시간이 고정되지 않고 변동하는 결과를 초래하고 각각의 내부동작을 위한 동작 마진을 충분히 길게 보장해야 한다. 이는 반도체 메모리 장치의 동작 속도를 더 높이는데 한계가 된다.
본 발명은 고속으로 동작하는 반도체 메모리 장치에 있어 데이터 컬럼 액세스 동작을 제어하기 위한 것으로, 프로세스, 전압 레벨, 온도 등의 환경적 변화에도 컬럼 액세스 동작을 제어하기 위한 컬럼 선택 신호의 활성화 구간이 변화되지 않도록 하여 데이터의 전달 및 데이터 전달 후 데이터 라인을 프리차지하기 위한 충분한 시간을 확보함으로써 동작의 신뢰성을 높일 수 있도록 하는 데 그 특징이 있다.
본 발명의 일 측면에 따르면, 외부 클록을 입력받아 서로 다른 주기를 가지는 다수의 내부 클록을 생성하기 위한 클록 생성부; 제어 신호에 응답하여 상기 다수의 내부 클록 중 하나를 선택하여 출력하기 위한 클록 선택부; 내부 명령을 디코딩하여 상기 클록 선택부의 출력에 대응하는 활성화구간을 가지는 컬럼 인에이블 신호를 출력하기 위한 선행 디코딩부; 및 상기 컬럼 인에이블 신호와 컬럼 어드레스에 대응하여 컬럼 선택 신호를 출력하기 위한 컬럼 디코딩부를 포함하며, 상기 제어 신호로서 테스트 모드 신호 혹은 퓨즈 인에이블 신호를 사용하거나, 상기 테스트 모드 신호 및 상기 퓨즈 인에이블 신호 모두를 사용하는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 외부 클록을 입력받아 제어 신호에 따른 주기를 가지는 내부 클록을 출력하기 위한 내부 클록 제어부; 및 외부 명령에 대응하는 데이터 컬럼 액세스 동작을 상기 클록 선택부의 출력에 동기화하여 수행하고 일정 시간 후 프리차지 동작을 다음 데이터 컬럼 액세스 동작을 실행하기 전까지 수행하기 위한 디코딩부를 포함하며, 상기 제어 신호로서 테스트 모드 신호 혹은 퓨즈 인에이블 신호를 사용하거나, 상기 테스트 모드 신호 및 상기 퓨즈 인에이블 신호 모두를 사용하는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.
반도체 메모리 장치는 동작 속도가 빠른 반도체 메모리 장치에서 외부로부터 인가되는 명령 신호와 어드레스 신호를 디코딩하여 생성되는 컬럼 선택 신호에 의해 컬럼 액세스 동작을 제어한다. 컬럼 선택 신호가 활성화되어 있는 구간 동안 데이터 라인을 통해 전달되는 데이터는 완전히 전달되어야 하며 비활성화되어 있는 구간 동안 데이터 라인은 다음 전달될 데이터가 인가되기 전 프리차지되어야 한다.이러한 반도체 메모리 장치의 내부 동작이 완전히 실행되지 못할 경우 오동작이 발생할 수 있으며 동작의 신뢰성 역시 저하된다. 고속으로 동작하는 반도체 메모리 장치는 내부 동작들을 위한 동작 마진이 크기 않아 각각의 내부 동작들이 정해진 시간을 준수할 수 있도록 하는 것이 중요하다. 본 발명은 프로세스, 전압 레벨, 온도 등의 환경적 변화에 따라 컬럼 선택 신호의 활성화구간(펄스 폭)이 변하지 않도록 하여 항상 일정한 시간 동안 컬럼 액세스 동작을 보장하고 데이터의 전달 후 데이터 라인을 프리차지하기 위한 충분한 시간을 보장한다.
본 발명은 반도체 메모리 장치의 내부 동작을 외부 클록의 주기에 대응하여 수행함으로써 프로세스, 전압 레벨, 온도 등의 환경적 변화에도 내부 동작이 일정한 시간 내에 실행될 수 있도록 하여 내부 동작들을 포함하는 외부 명령에 대응한 전체 동작의 안정성을 높일 수 있는 장점이 있다.
또한, 본 발명은 반도체 메모리 장치가 외부 명령에 대응하여 데이터 액세스 동작을 시스템 클록의 주기에 대응하여 실행하도록 함으로써 데이터 액세스 동작 외 프리차지 등의 다른 내부 동작의 동작 마진을 프로세스, 전압 레벨, 온도 등의 환경적 변화에 상관없이 일정하게 유지 및 확보할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치는 외부 클록(CLK)을 입력받아 서로 다른 주기를 가지는 다수의 내부 클록(CLK_1tCK, CLK_1.5tCK, CLK_2tCK, CLK_2.5tCK, CLK_3tCK)을 생성하기 위한 클록 생성부(460), 제어 신호에 응답하여 다수의 내부 클록(CLK_1tCK, CLK_1.5tCK, CLK_2tCK, CLK_2.5tCK, CLK_3tCK) 중 하나를 선택하여 출력하기 위한 클록 선택부(480), 내부 명령(IRDP, IWTD, ICASP) 및 뱅크 액티브 신호(BBY<0:k>)를 디코딩하여 클록 선택부(480)의 출력(SEL_CLK)에 대응하는 활성화구간을 가지는 컬럼 인에이블 신호(YAE<0:k>)를 출력하기 위한 선행 디코딩부(420), 및 컬럼 인에이블 신호(YAE<0:k>)와 컬럼 어드레스(YADD)에 대응하여 컬럼 선택 신호(YI) 및 데이터 라인 리셋 신호(LIORST)를 출력하기 위한 컬럼 디코딩부(440)를 포함한다.
본 발명의 일 실시예에서는 클록 생성부(460)에서 출력되는 다수의 내부 클록(CLK_1tCK, CLK_1.5tCK, CLK_2tCK, CLK_2.5tCK, CLK_3tCK)은 각각 외부 클록(CLK)의 주기보다 2배, 3배, 4배, 5배, 6배의 주기를 가진다. 여기서, 다수의 내부 클록 각각의 주기는 반도체 메모리 장치의 동작 환경에 따라 변경이 가능하다. 또한, 클록 선택부(480)에 입력되는 제어 신호는 반도체 메모리 장치의 동작 환경에 따라 컬럼 인에이블 신호(YAE<0:k>)의 펄스 폭을 조절하기 위한 것으로, 반도체 메모리 장치의 여러 테스트 모드에 사용하는 신호들을 활용할 수 있다. 제어 신호로서 본 발명의 일 실시예에서는 테스트 모드 신호(tm_signal<0:4>), 퓨즈 인에이블 신호(enfuse<0:5>), 웨이퍼 테스트 신호(tm_wftest), 및 카스 레이턴시 신호(CL)를 사용하고 있다.
도 5은 도 4에 도시된 클록 선택부(480)를 설명하기 위한 회로도이다.
도시된 바와 같이, 클록 선택부(480)는 다수의 내부 클록(CLK_1tCK, CLK_1.5tCK, CLK_2tCK, CLK_2.5tCK, CLK_3tCK)을 각각 전달하기 위한 다수의 전송 게이트, 카스 레이턴시(CAS Latency)에 따라 활성화되는 카스 제어 신호(CLmax ~ CL(max-4)), 웨이퍼 테스트 신호(tm_wftest), 테스트 모드 신호(tm_signal<0:4>), 및 퓨즈 인에이블 신호(enfuse<0:4>) 중 적어도 하나가 활성화되면 대응하는 전송 게이트를 활성화하기 위한 다수의 논리 회로부(484_0 ~ 484_4), 및 웨이퍼 테스트 신호(tm_wftest)와 비동기 지연 가능 신호(ASYN_EN)에 대응하여 출력을 논리 하이 레벨('H')로 고정하기 위한 클록 리셋부(486)를 포함한다. 더 나아가, 클록 선택부(480)는 테스트 모드 신호(tm_signal<0:4>) 및 퓨즈 인에이블 신호(enfuse<0:4>) 중 적어도 하나 이상이 활성화되는 경우를 감지하여 테스트 상태에 있음을 알리는 테스트 상태부(482)를 더 포함한다.
이하에서는, 여러 제어 신호들을 입력받는 클록 선택부(480)의 동작을 구체적으로 살펴본다.
먼저, 동작퓨즈 인에이블 신호(enfuse<0:4>)는 각각 해당 퓨즈가 끊어지면 생성되는 신호로서, 퓨즈 인에이블 신호(enfuse<0:4>) 중 하나가 활성화되면 그에 해당하는 내부 클록이 선택되어 출력된다. 예를 들어, 제 1 퓨즈 인에이블 신호(enfuse<0>)이 활성화되면 제 1 내부 클록(CLK_1tCK)이 선택되어 선행 디코딩부(420)으로 출력된다. 또한, 테스트 모드 신호(tm_signal<0:4>) 역시 퓨즈 인에이블 신호(enfuse<0:4>)와 마찬가지로 활성화된 신호에 대응하는 내부 클록이 선택되어 선행 디코딩부(420)로 출력된다.
또한, 클록 선택부(480)는 카스 레이턴시 정보가 높은 값을 가질수록 주기가 짧은 내부 클록을 선택한다. 카스 레이턴시 신호(CL)는 모드 레지스터 세트(MRS) 내 셋팅된 값에 의해 정해지는 카스 레이턴시(CAS Latency) 정보를 담고 있는 신호로서, 카스 레이턴시가 높은 값을 가지면 고주파 환경에서 반도체 메모리 장치가 동작함을 의미하므로 클록 선택부(480)를 통해 주기가 짧은 내부 클록을 선택하여 컬럼 선택 신호(YI)는 카스 레이턴시에 따른 적당한 펄스 폭을 가지도록 할 수 있다. 도시된 카스 레이턴시 신호(CLmax ~ CL(max-4))는 카스 레이턴시의 값의 크고 작음을 상징적으로 표기한 것(절대값이 아님.)으로 각 신호 간 카스 레이턴시 값이 반드시 1만큼 차이가 나는 것은 아니다. 이는 모드 레지스터 세트(MRS) 내 설정에 따라 변경이 가능하다.
통상적으로, 웨이퍼 테스트 시에는 동작 주파수가 낮게 설정되어 있으므로 입력되는 클록(CLK)의 주기를 바탕으로 컬럼 선택 신호(YI)를 생성할 경우 컬럼 선택 신호(YI)의 펄스 폭이 너무 넓어져서 반도체 메모리 장치의 실제 동작 주파수에서의 오류를 검사하기 쉽지 않다. 따라서, 별도의 웨이퍼 테스트 신호(tm_wftest)를 클록 선택부(480)로 인가하여 다수의 전송 게이트를 모두 비활성화하고, 클록 리셋부(486)를 통해 클록 선택부(480)의 출력을 논리 하이 레벨('H')로 고정시킨다.
전술한 바와 같이 동작하는 클록 선택부(480)의 내부 구성을 구체적으로 살펴본다. 먼저, 다수의 논리 회로부(484_0 ~ 484_4) 각각은 테스트 상태부(482)의 출력과 웨이퍼 테스트 신호(tm_wftest)를 부정 논리합하기 위한 제 1 노아(NOR) 게이트, 제 1 노아 게이트의 출력과 카스 제어 신호(CLmax ~ CL(max-4)) 중 대응되는 신호에 부정 논리곱 연산을 수행하기 위한 제 1 낸드(NAND) 게이트, 테스트 모드 신호(tm_signal<0:4>) 및 퓨즈 인에이블 신호(enfuse<0:4>) 중 대응되는 신호를 입력받아 논리합 연산을 수행하기 위한 제 1 논리부(도시된 바와 같이, 부정 논리합 게이트와 인버터로 구성되어 있다.), 제 1 논리부의 출력과 웨이퍼 테스트 신호(tm_wftest)의 반전값에 부정 논리곱 연산을 수행하기 위한 제 2 낸드 게이트, 및 제 1 및 제 2 낸드 게이트의 출력에 부정 논리곱 연산을 수행하기 위한 제 3 낸드 게이트를 포함한다.
클록 선택부(480)의 출력을 논리 하이 레벨('H')로 고정하기 위한 클록 리셋부(486)는 다수의 논리 회로부(484_0 ~ 484_4)의 출력을 반전한 신호들(M0~M4)에 논리곱 연산을 수행하기 위한 제 2 논리부(도시된 바와 같이, 부정 논리곱 게이트와 부정 논리합 게이트로 구성되어 있다.), 제 2 논리부의 출력과 웨이퍼 테스트 신호(tm_wftest)에 부정 논리합 연산을 수행하기 위한 제 2 노아(NOR) 게이트, 및 제 2 노아 게이트 및 상기 비동기 지연 가능 신호(ASYN_EN)에 대응하여 논리 하이 레벨의 전압을 인가하기 위한 모스 트랜지스터를 포함한다.
도 6는 도 4에 도시된 선행 디코딩부(420)를 설명하기 위한 회로도이다.
도시된 바와 같이, 선행 디코딩부(420)는 내부 명령(IRDP, IWTP, ICASP)의 활성화 여부를 감지하기 위한 제어신호 입력부(422), 제어 신호 입력부(422)의 출력에 대응하여 클록 선택부(480)에서 출력되는 클록(SEL_CLK)의 주기에 대응하는 활성화 구간을 가지는 펄스를 생성하거나 비동기 지연 가능 신호(ASYN_EN)에 대응하여 내부 클록(CLK_1tCK, CLK_1.5tCK, CLK_2tCK, CLK_2.5tCK, CLK_3tCK)에 비동기된 펄스를 생성하기 위한 펄스 생성부(424), 및 펄스 생성부(424)의 출력과 뱅크 액티브 신호(BBY<0:k>)에 대응하여 해당하는 뱅크에 대한 컬럼 인에이블 신호(YAE<0:k>)를 출력하기 위한 컬럼 인에이블 신호 출력부(426)를 포함한다. 여기서, 펄스 생성부(424)는 클록 선택부(480)의 출력이 논리 하이 레벨('H')로 고정되고 비동기 지연 가능 신호(ASYN_EN)가 활성화되면 기설정된 지연 요소들에 의해 결정되는 활성화 구간을 가지는 펄스를 출력한다. 반면, 비동기 지연 가능 신호(ASYN_EN)가 비활성화되고 클록 선택부(480)에서 선택된 내부 클록(SEL_CLK)이 출력되면 출력된 내부 클록(SEL_CLK)의 주기만큼의 활성화 구간을 가지는 펄스를 생성한다.
구체적으로 살펴보면, 펄스 생성부(426)는 제어신호 입력부(422)의 출력에 대응하여 활성화 신호(SB)를 생성하는 제 1 펄스부(424_1), 클록 선택부(480)의 출력(SEL_CLK)을 지연하여 전달하는 제 1 지연부(424_2), 비동기 지연 가능 신호(ASYN_EN)가 활성화되면 활성화 신호(SB)를 이용하여 기설정된 활성화 구간을 가지는 펄스(PRE_YAE)를 생성하고 비동기 지연 가능 신호(ASYN_EN)가 활성화되면 제 1 지연부(424_2)의 출력에 대응하는 활성화구간을 가지는 펄스(PRE_YAE)를 생성하기 위한 제 2 펄스부(424_3)를 포함한다. 제 2 펄스부(424_3)는 활성화 신호(SB)를 래치하기 위한 낸드 게이트로 구성된 래치, 제 1 지연부의 출력과 래치의 출력을 이용하여 펄스를 생성하기 위한 제 1 논리부(도시된 바와 같이, 낸드 게이트와 인버터를 포함한다.), 및 제 1 논리부의 출력을 비동기 지연 가능 신호(ASYN_EN)에 대응하여 펄스 폭을 조정한 뒤 래치로 피드백(RB)하기 위한 리셋 결정부(428)를 포함한다.
전술한 바와 같이, 선행 디코딩부(420)는 클록 선택부(480)의 출력(SEL_CLK)과 비동기 지연 가능 신호(ASYN_EN)에 대응하여 서로 다른 종류의 컬럼 인에이블 신호(YAE<0:k>)를 생성한다. 먼저, 비동기 지연 가능 신호(ASYN_EN)가 논리 하이 레벨('H')로 비활성화된 경우 펄스 생성부(426)는 제어신호 입력부(422)에서 내부 명령(IRDP, IWTP, ICASP)의 활성화 여부가 감지되면 클록 선택부(480)의 출력(SEL_CLK)의 주기에 대응하는 펄스(PRE_YAE)를 생성한다. 펄스 생성부(426)에 서 생성된 펄스(PRE_YAE)의 활성화 구간이 종료됨과 함께 논리 하이 레벨('H')에서 논리 로우 레벨('L')로 천이되면 리셋 결정부(428)는 논리 로우 레벨 펄스를 래치로 피드백(RB)하여 래치를 리셋시킨다. 반대로, 만약 비동기 지연 가능 신호(ASYN_EN)가 논리 로우 레벨('L')로 활성화되는 경우 클록 선택부(480)의 출력은 논리 하이 레벨('H')로 고정되고 리셋 결정부(428) 내 포함된 지연 소자들로 인해 컬럼 인에이블 신호(YAE<0:k>)의 펄스 폭이 결정된다.
도 7는 도 6에 도시된 리셋 결정부(428)를 설명하기 위한 회로도이다.
도시된 바와 같이, 리셋 결정부(428)는 비동기 지연 가능 신호(ASYN_EN)가 논리 로우 레벨('L')로 활성화되면 입력된 펄스(PRE_YAE)의 펄스 폭을 조정하여 출력하는 제 1 펄스 전달부(428_1) 및 비동기 지연 가능 신호(ASYN_EN)가 비활성화되면 입력된 펄스(PRE_YAE)의 펄스 폭을 유지하여 출력하는 제 2 펄스 전달부(428_2)를 포함한다.
전술한 바와 같이, 설계시 정해지는 각종 지연 소자들로 구성하여 컬럼 인에이블 신호를 생성하기 위한 펄스를 만들던 비동기식 펄스 생성 방법만을 가지던 종래 기술과 달리, 본 발명의 일 실시예에 따른 리셋 결정부(428)를 포함한 펄스 생성부(426)는 비동기식 펄스 생성 방법뿐만 아니라 내부 클록의 다양한 주기에 대응하는 펄스를 생성할 수 있는 점에서 큰 차이가 있다.
이상의 동작에서 알 수 있듯이, 종래의 컬럼 선택 신호(YI)의 펄스 폭은 클록과 비동기된 지연량에 의해 결정되므로 프로세스, 전압 레벨, 및 온도 등의 환경변화의 영향을 받을 뿐만 아니라 반도체 메모리 장치의 동작 속도에 기준이 되는 외부 클록의 주기(tCK)에 상관없이 설정된 펄스 폭을 가진다. 따라서, 고주파 동작시 로컬 데이터 라인의 프리차지 동작을 위한 시간이 충분히 확보되지 못하여 데이터 전달시 에러가 발생하거나 반도체 메모리 장치의 동작을 빠르게 할 수 없었다.
그러나, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구조에서는 컬럼 선택 신호(YI)의 펄스 폭이 외부 클록(CLK)의 주기에 기초로 일정한 비율을 가질 수 있기 때문에 프로세스, 전압 레벨, 및 온도 등의 환경변화의 영향을 최소화할 수 있다. 또한, 예를 들어 DDR3 반도체 메모리 장치의 경우, 명령어간 최소 간격(tCCD)이 4tCK이므로 컬럼 선택 신호(YI)의 펄스 폭을 3tCK 혹은 2.5tCK 정도로 조정한다면 DDR3 반도체 메모리 장치를 고주파 환경에서 동작시키더라도 로컬 데이터 라인의 프리차지를 위한 충분한 동작 마진이 확보될 수 있다. 즉, 본 발명에 따른 반도체 메모리 장치는 외부 클록(CLK) 주기에 대응하여 내부 동작을 수행하기 위한 동작 마진을 결정할 수 있어 고주파 동작에도 적합하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 일반적인 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2a는 도 1에 도시된 선행 디코딩부를 설명하기 위한 회로도이다.
도 2b는 도 1에 도시된 컬럼 디코딩부 내 단위 디코더를 설명하기 위한 회로도이다.
도 3a는 도 1에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.
도 3b는 도 1에 도시된 반도체 메모리 장치의 동작 중 문제점을 설명하기 위한 파형도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 5은 도 4에 도시된 클록 선택부를 설명하기 위한 회로도이다.
도 6는 도 4에 도시된 선행 디코딩부를 설명하기 위한 회로도이다.
도 7는 도 6에 도시된 리셋 결정부를 설명하기 위한 회로도이다.

Claims (20)

  1. 삭제
  2. 외부 클록을 입력받아 서로 다른 주기를 가지는 다수의 내부 클록을 생성하기 위한 클록 생성부;
    제어 신호에 응답하여 상기 다수의 내부 클록 중 하나를 선택하여 출력하기 위한 클록 선택부;
    내부 명령을 디코딩하여 상기 클록 선택부의 출력에 대응하는 활성화구간을 가지는 컬럼 인에이블 신호를 출력하기 위한 선행 디코딩부; 및
    상기 컬럼 인에이블 신호와 컬럼 어드레스에 대응하여 컬럼 선택 신호를 출력하기 위한 컬럼 디코딩부를 포함하며,
    상기 제어 신호로서 테스트 모드 신호 혹은 퓨즈 인에이블 신호를 사용하거나, 상기 테스트 모드 신호 및 상기 퓨즈 인에이블 신호 모두를 사용하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 클록 선택부는 카스 레이턴시가 높은 값을 가질수록 주기가 짧은 내부 클록을 선택하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2항에 있어서,
    상기 클록 선택부는
    상기 다수의 내부 클록을 각각 전달하기 위한 다수의 전송 게이트;
    카스 레이턴시에 따라 활성화되는 카스 제어 신호, 웨이퍼 테스트 신호, 테스트 모드 신호, 및 퓨즈 인에이블 신호 중 적어도 하나가 활성화되면 대응하는 전송 게이트를 활성화하기 위한 다수의 논리 회로부; 및
    상기 웨이퍼 테스트 신호 및 비동기 지연 가능 신호에 대응하여 출력을 논리 하이 레벨로 고정하기 위한 클록 리셋부를 포함하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 클록 선택부는
    상기 테스트 모드 신호 및 상기 퓨즈 인에이블 신호 중 적어도 하나 이상이 활성화되어 있음을 알리는 테스트 상태부를 더 포함하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 다수의 논리 회로부 각각은
    상기 테스트 상태부의 출력과 상기 웨이퍼 테스트 신호를 부정 논리합하기 위한 제 1 노아(NOR) 게이트;
    상기 제 1 노아 게이트의 출력과 상기 카스 제어 신호를 부정 논리곱하기 위한 제 1 낸드(NAND) 게이트;
    상기 테스트 모드 신호 및 상기 퓨즈 인에이블 신호 중 대응되는 신호를 입력받아 논리합하기 위한 제 1 논리부;
    상기 제 1 논리부의 출력과 상기 웨이퍼 테스트 신호의 반전값을 부정 논리곱하기 위한 제 2 낸드 게이트; 및
    상기 제 1 및 제 2 낸드 게이트의 출력을 부정 논리곱하기 위한 제 3 낸드 게이트를 포함하는 반도체 메모리 장치.
  7. 제 5항에 있어서,
    상기 클록 리셋부는
    상기 다수의 논리 회로부의 출력을 반전한 신호들을 논리곱하기 위한 제 1 논리부;
    상기 제 1 논리부의 출력과 상기 웨이퍼 테스트 신호를 부정 논리합하기 위한 제 1 노아 게이트; 및
    상기 제 1 노아 게이트 및 상기 비동기 지연 가능 신호에 대응하여 논리 하 이 레벨의 전압을 인가하기 위한 모스 트랜지스터를 포함하는 반도체 메모리 장치.
  8. 제 2항에 있어서,
    상기 선행 디코딩부는
    상기 내부 명령의 활성화 여부를 감지하기 위한 제어신호 입력부;
    상기 제어 신호 입력부의 출력에 대응하여 상기 클록 선택부에서 출력되는 클록의 주기에 대응하는 활성화 구간을 가지는 펄스를 생성하거나 비동기 지연 가능 신호에 대응하여 상기 내부 클록에 비동기된 펄스를 생성하기 위한 펄스 생성부; 및
    상기 펄스 생성부의 출력과 뱅크 액티브 신호에 대응하여 해당하는 뱅크에 대한 컬럼 인에이블 신호를 출력하기 위한 컬럼 인에이블 신호 출력부를 포함하는 반도체 메모리 장치.
  9. 제 8항에 있어서,
    상기 펄스 생성부는 상기 클록 선택부의 출력이 논리 하이 레벨로 고정되고 상기 비동기 지연 가능 신호가 활성화되면 기설정된 활성화 구간을 가지는 펄스를 출력하고, 상기 비동기 지연 가능 신호가 비활성화되고 상기 클록 선택부에서 선택된 내부 클록이 출력되면 출력된 내부 클록의 주기만큼의 활성화 구간을 가지는 펄 스를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 펄스 생성부는
    상기 제어신호 입력부의 출력에 대응하여 활성화 신호를 생성하는 제 1 펄스부;
    상기 클록 선택부의 출력을 지연하여 전달하는 제 1 지연부; 및
    상기 비동기 지연 가능 신호가 활성화되면 상기 활성화 신호를 이용하여 기설정된 활성화 구간을 가지는 펄스를 생성하고 상기 비동기 지연 가능 신호가 활성화되면 상기 제 1 지연부의 출력에 대응하는 활성화구간을 가지는 펄스를 생성하기 위한 제 2 펄스부를 포함하는 반도체 메모리 장치.
  11. 제 10항에 있어서,
    상기 제 2 펄스부는
    상기 활성화 신호를 래치하기 위한 래치;
    상기 제 1 지연부의 출력과 상기 래치의 출력을 이용하여 펄스를 생성하기 위한 제 1 논리부; 및
    상기 제 1 논리부의 출력을 상기 비동기 지연 가능 신호에 대응하여 펄스폭 을 조정한 뒤 상기 래치로 피드백하기 위한 리셋 결정부를 포함하는 반도체 메모리 장치.
  12. 제 11항에 있어서,
    상기 리셋 결정부는
    상기 비동기 지연 가능 신호가 활성화되면 입력된 펄스의 펄스폭을 조정하여 출력하는 제 1 펄스 전달부; 및
    상기 비동기 지연 가능 신호가 비활성화되면 입력된 펄스의 펄스폭을 유지하기 출력하는 제 2 펄스 전달부를 포함하는 반도체 메모리 장치.
  13. 제 2항에 있어서,
    상기 컬럼 디코딩부는 상기 컬럼 선택 신호가 비활성화된 후 일정 시간이 지난 후 다음 컬럼 선택 신호가 활성화되기 전까지 프리차지 동작을 위한 데이터 라인 리셋 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 삭제
  15. 외부 클록을 입력받아 제어 신호에 따른 주기를 가지는 내부 클록을 출력하기 위한 내부 클록 제어부; 및
    외부 명령에 대응하는 데이터 컬럼 액세스 동작을 상기 클록 선택부의 출력에 동기화하여 수행하고 일정 시간 후 프리차지 동작을 다음 데이터 컬럼 액세스 동작을 실행하기 전까지 수행하기 위한 디코딩부를 포함하며,
    상기 제어 신호로서 테스트 모드 신호 혹은 퓨즈 인에이블 신호를 사용하거나, 상기 테스트 모드 신호 및 상기 퓨즈 인에이블 신호 모두를 사용하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15항에 있어서,
    상기 내부 클록 제어부는
    상기 외부 클록을 입력받아 서로 다른 주기를 가지는 다수의 내부 클록을 생성하기 위한 클록 생성부; 및
    상기 제어 신호에 응답하여 상기 다수의 내부 클록 중 하나를 선택하여 출력하기 위한 클록 선택부를 포함하는 반도체 메모리 장치.
  17. 제 16항에 있어서,
    상기 클록 선택부는 카스 레이턴시가 높은 값을 가질수록 주기가 짧은 내부 클록을 선택하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17항에 있어서,
    상기 클록 선택부는
    상기 다수의 내부 클록을 각각 전달하기 위한 다수의 전송 게이트;
    카스 레이턴시에 따라 활성화되는 카스 제어 신호, 웨이퍼 테스트 신호, 테스트 모드 신호, 및 퓨즈 인에이블 신호 중 적어도 하나가 활성화되면 대응하는 전송 게이트를 활성화하기 위한 다수의 논리 회로부;
    상기 테스트 모드 신호 및 상기 퓨즈 인에이블 신호 중 적어도 하나 이상이 활성화되어 있음을 알리는 테스트 상태부; 및
    상기 웨이퍼 테스트 신호 및 비동기 지연 가능 신호에 대응하여 출력을 논리 하이 레벨로 고정하기 위한 클록 리셋부를 포함하는 반도체 메모리 장치.
  19. 제 16항에 있어서,
    상기 디코딩부는
    상기 데이터 컬럼 액세스 동작을 지시하는 내부 명령을 디코딩하여 클록 선택부의 출력에 대응하는 활성화구간을 가지는 컬럼 인에이블 신호를 출력하기 위한 선행 디코딩부; 및
    상기 컬럼 인에이블 신호와 컬럼 어드레스에 대응하여 컬럼 선택 신호를 출력하고 상기 컬럼 선택 신호가 비활성화된 후 일정 시간이 지난 후 다음 컬럼 선택 신호가 활성화되기 전까지 프리차지 동작을 위한 데이터 라인 리셋 신호를 출력기 위한 컬럼 디코딩부를 포함하는 반도체 메모리 장치.
  20. 제 19항에 있어서,
    상기 선행 디코딩부는
    상기 내부 명령의 활성화 여부를 감지하기 위한 제어신호 입력부;
    상기 제어 신호 입력부의 출력에 대응하여 상기 클록 선택부에서 출력되는 클록의 주기에 대응하는 활성화 구간을 가지는 펄스를 생성하거나 비동기 지연 가능 신호에 대응하여 상기 내부 클록에 비동기된 펄스를 생성하기 위한 펄스 생성부; 및
    상기 펄스 생성부의 출력과 뱅크 액티브 신호에 대응하여 해당하는 뱅크에 대한 컬럼 인에이블 신호를 출력하기 위한 컬럼 인에이블 신호 출력부를 포함하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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KR20010091238A (ko) * 2000-03-14 2001-10-23 박종섭 메모리의 데이터 입출력 제어 장치
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