KR100723774B1 - 소비 전력을 감소시키는 버퍼 제어 회로 및 이를 포함하는반도체 메모리 장치 - Google Patents

소비 전력을 감소시키는 버퍼 제어 회로 및 이를 포함하는반도체 메모리 장치 Download PDF

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Abstract

본 발명은 소비 전력을 감소시키는 버퍼 제어 회로 및 이를 포함하는 반도체 메모리 장치에 관한 것으로, 본 발명에 따른 버퍼 제어 회로와 이를 포함하는 반도체 메모리 장치는, 전체 메모리 뱅크들의 프리차지 동작 여부를 나타내는 제어 어드레스 신호에 기초하여, 버퍼 제어 신호를 발생함으로써, 입력 버퍼들 불필요한 동작을 감소시켜, 소비 전력을 감소시킬 수 있다.
버퍼 제어 회로, 제어 어드레스 신호, 프리차지 동작 보장 시간

Description

소비 전력을 감소시키는 버퍼 제어 회로 및 이를 포함하는 반도체 메모리 장치{Buffer control circuit for reducing consumption power source and a semiconductor memory device with the same}
도 1은 종래의 버퍼 제어 회로와 어드레스 버퍼들을 개략적으로 나타내는 블록도이다.
도 2는 도 1에 도시된 버퍼 제어 회로의 동작과 관련된 신호들의 타이밍도이다.
도 3은 본 발명의 일실시예에 따른 버퍼 제어 회로를 나타내는 도면이다.
도 4는 도 3에 도시된 제1 및 제2 제어 신호 발생기들과 출력 로직 회로를 상세히 나타내는 도면이다.
도 5는 본 발명의 일실시예에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다.
도 6은 도 5에 도시된 어드레스 버퍼의 상세한 회로도이다.
도 7은 도 5에 도시된 버퍼 제어 회로의 동작과 관련된 신호들의 타이밍도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 버퍼 제어 회로 110 : 제1 제어 신호 발생기
120 : 제2 제어 신호 발생기 130 : 출력 로직 회로
200 : 반도체 메모리 장치 210∼240 : 어드레스 버퍼
250 : 내부회로
본 발명은 반도체 장치에 관한 것으로서, 특히, 버퍼 제어 회로 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 외부의 제어 장치로부터 수신되는 어드레스 신호들에 기초하여, 내부 회로들의 동작을 위한 각종 제어 신호들을 발생하는 제어 회로(예를 들어, 모드 레지스터 셋(Mode register set) 레지스터)의 초기 설정을 하거나, 또는 상기 어드레스 신호에 대응하는 메모리 셀들에 대한 데이터의 리드(read) 또는 라이트(write) 동작을 실행한다. 따라서, 상기 반도체 메모리 장치는 외부로부터의 어드레스 신호들을 수신하는 어드레스 버퍼들을 포함한다. 한편, 반도체 메모리 장치가 모바일(mobile) 장치와 같이 저전력으로 장시간 동안 동작해야 하는 반도체 장치들에 적용될 경우, 상기 반도체 메모리 장치의 소비 전력은 전체 반도체 장치의 소비 전력에 큰 영향을 미친다. 따라서 반도체 메모리 장치의 소비 전력이 감소될 필요가 있다. 이를 위해서는, 상기 반도체 메모리 장치의 내부 회로들 중에서 실제로 동작할 필요가 없는 내부 회로들이 디세이블되어야 한다. 특히, 내부의 다른 회로들에 비하여 비교적 전류 소비량이 많은 어드레스 버퍼 (또는 입력 버퍼)와 같은 입출력 회로들에 대한 동작 제어는 반도체 메모리 장치의 소비 전력을 감소시키기 위한 매우 중요한 동작이다. 따라서 반도체 메모리 장치는 어드레스 버퍼를 선택적으로 인에이블시키거나 또는 디세이블시키는 버퍼 제어 회로를 포함한다. 도 1은 종래의 버퍼 제어 회로와 어드레스 버퍼들을 개략적으로 나타내는 블록도이다. 버퍼 제어 회로(10)는 파워-업(power-up) 신호(PWRUP), 클록 인에이블 신호(CKEB), 및 인에이블 래치 신호(CKEB_LAT)에 응답하여, 버퍼 제어 신호(BUF_EN)를 발생한다. 어드레스 버퍼들(21∼24)은 상기 버퍼 제어 신호(BUF_EN)에 응답하여, 각각 인에이블되거나 또는 디세이블된다. 상기 어드레스 버퍼들(21∼24)은 인에이블될 때, 외부 어드레스 신호들(EXADD1∼EXADD4)을 각각 수신하고, 내부 어드레스 신호들(INADD1∼INADD4)을 각각 출력한다. 도 2를 참고하여, 상기 버퍼 제어 회로(10)의 동작 과정을 좀 더 상세히 설명하면 다음과 같다. 상기 버퍼 제어 회로(10)는 상기 파워-업 신호(PWRUP)가 인에이블된 후, 상기 클록 인에이블 신호(CKEB) 및 상기 인에이블 래치 신호(CKEB_LAT)가 인에이블되면, 상기 버퍼 제어 신호(BUF_EN)를 인에이블시킨다. 이 후, 상기 반도체 메모리 장치가 파워다운(power down) 모드에 진입함에 따라, 상기 클록 인에이블 신호(CKEB)가 디세이블될 때, 상기 버퍼 제어 회로(10)가 상기 버퍼 제어 신호(BUF_EN)를 디세이블시킨다. 상기 버퍼 제어 신호(BUF_EN)가 인에이블될 때, 상기 어드레스 버퍼들(21∼24)이 인에이블된다. 한편, 상기 반도체 메모리 장치가 복수의 메모리 뱅크들을 포함할 때, 상기 복수의 메모리 뱅크들 전체가 동시에 프리차지 동작을 실행하는 경우가 존재할 수 있다. 이 경우, 상기 복수의 메모리 뱅크들 전체가 프리차지 동작을 실 행한 후(즉, 프리차지 제어 신호(PCG)가 토글한 후), 상기 반도체 메모리 장치의 안정적인 동작을 위해 설정된 보장 시간(tRP)(Precharge command period) 동안, 상기 반도체 메모리 장치는 어떠한 어드레스 신호들도 필요로 하지 않는다. 따라서 상기 시간(tRP) 동안에는 상기 어드레스 버퍼들(21∼24)이 동작할 필요가 없다. 하지만 상기 버퍼 제어 회로(10)는 상기 반도체 메모리 장치가 상기 파워다운 모드로 진입하기 전까지 상기 버퍼 제어 신호(BUF_EN)을 연속적으로 인에이블시키므로, 상기 시간(tRP) 동안 상기 어드레스 버퍼들(21∼24)이 불필요하게 동작하게 되어, 상기 반도체 메모리 장치의 소비 전력이 증가하게 되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 전체 메모리 뱅크들의 프리차지 동작 여부를 나타내는 제어 어드레스 신호에 기초하여, 버퍼 제어 신호를 발생함으로써, 입력 버퍼들의 불필요한 동작을 감소시켜, 소비 전력을 감소시킬 수 있는 버퍼 제어 회로를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 전체 메모리 뱅크들의 프리차지 동작 여부를 나타내는 제어 어드레스 신호에 기초하여, 버퍼 제어 신호를 발생함으로써, 입력 버퍼들 불필요한 동작을 감소시켜, 소비 전력을 감소시킬 수 있는 버퍼 제어 회로를 포함하는 반도체 메모리 장치를 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 버퍼 제어 회로는, 제1 제어 신호 발생기, 제2 제어 신호 발생기, 및 출력 로직 회로를 포함한다. 제1 제 어 신호 발생기는 파워-업 신호, 클록 인에이블 신호, 및 인에이블 래치 신호에 응답하여, 제1 내부 버퍼 제어 신호를 발생한다. 제2 제어 신호 발생기는 프리차지 제어 신호와 제어 어드레스 신호에 응답하여, 제2 내부 버퍼 제어 신호를 발생한다. 출력 로직 회로는 제1 및 제2 내부 버퍼 제어 신호들에 응답하여, 버퍼 제어 신호를 출력한다. 바람직하게, 버퍼 제어 신호에 응답하여, 적어도 하나의 입력 버퍼가 인에이블되거나 또는 디세이블된다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 적어도 하나의 입력 버퍼와 버퍼 제어 회로를 포함한다. 적어도 하나의 입력 버퍼는 버퍼 제어 신호에 응답하여, 인에이블되거나 또는 디세이블된다. 버퍼 제어 회로는 파워-업 신호, 클록 인에이블 신호, 인에이블 래치 신호, 및 제어 어드레스 신호에 응답하여, 버퍼 제어 신호를 출력한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일실시예에 따른 버퍼 제어 회로를 나타내는 도면이다. 도 3을 참고하면, 버퍼 제어 회로(100)는 제1 제어 신호 발생기(110), 제2 제어 신호 발생기(120), 및 출력 로직 회로(130)를 포함한다. 상기 제1 제어 신호 발생기(110)는 파워-업 신호(PWRUP), 클록 인에이블 신호(CKEB), 및 인에이블 래치 신호(CKEB_LAT)에 응답하여, 내부 버퍼 제어 신호(BCTL1)를 발생한다. 바람직하게, 상기 파워-업 신호(PWRUP)는 상기 버퍼 제어 회로(100)를 포함하는 반도체 메모리 장치(200, 도 6참고)에 공급되는 전원 전압이 설정된 전압으로 될 때, 인에이블된다. 또, 상기 클록 인에이블 신호(CKEB)는 상기 반도체 메모리 장치(200)의 내부 클록 신호(CLK)가 토글(toggle)하기 시작할 때, 인에이블된다. 상기 인에이블 래치 신호(CKEB_LAT)는 상기 클록 인에이블 신호(CKEB)에 기초하여 발생되는 신호로서, 상기 클록 인에이블 신호(CKEB)가 인에이블될 때, 인에이블된다. 상기 제2 제어 신호 발생기(120)는 프리차지 제어 신호(PCG)와 제어 어드레스 신호(EADD2)에 응답하여, 내부 버퍼 제어 신호(BCTL2)를 발생한다. 상기 출력 로직 회로(130)는 상기 내부 버퍼 제어 신호들(BCLT1, BCLT2)에 응답하여, 버퍼 제어 신호(CBUF)를 출력한다.
상기 프리차지 제어 신호(PCG)는 상기 반도체 메모리 장치(200)에 프리차지 커맨드(command)(미도시)가 입력되어, 상기 반도체 메모리 장치(200)에 포함되는 복수의 메모리 뱅크들(미도시)이 프리차지 동작을 실행할 때, 인에이블된다. 상기 프리차지 커맨드가 상기 반도체 메모리 장치(200)에 입력될 때, 상기 제어 어드레스 신호(EADD2)가 인에이블되면, 상기 메모리 뱅크들 전체가 선택되어, 프리차지 동작을 실행한다. 한편, 상기 프리차지 커맨드가 상기 반도체 메모리 장치(200)에 입력될 때, 상기 제어 어드레스 신호(EADD2)가 디세이블되면, 상기 메모리 뱅크들 전체가 선택되지 않고, 상기 메모리 뱅크들 중 일부만이 선택적으로 동작하게 된다. 바람직하게, 상기 버퍼 제어 신호(CBUF)에 응답하여, 예를 들어, 어드레스 버퍼와 같은 적어도 하나의 입력 버퍼가 인에이블되거나 또는 디세이블된다.
도 4를 참고하여, 상기 버퍼 제어 회로(100)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 도 4는 도 3에 도시된 제1 및 제2 제어 신호 발생기들과 출력 로직 회로를 상세히 나타내는 도면이다. 상기 제1 제어 신호 발생기(110)는 로직 회로들(111, 112)을 포함한다. 상기 로직 회로(111)는 상기 클록 인에이블 신호(CKEB)와 상기 인에이블 래치 신호(CKEB_LAT)에 응답하여, 로직 신호(L2)를 출력한다. 좀 더 상세하게는, 상기 로직 회로(111)는 지연부(141), NAND 게이트(142), 및 NOR 게이트(143)를 포함한다. 상기 지연부(141)는 상기 클록 인에이블 신호(CKEB)를 제1 설정 시간 동안 지연시키고, 지연된 로직 신호(DCKEB)를 출력한다. 상기 NAND 게이트(142)는 상기 클록 인에이블 신호(CKEB)와 상기 지연된 로직 신호(DCKEB)에 응답하여, 내부 로직 신호(L1)를 출력한다. 상기 NOR 게이트(143)는 상기 인에이블 래치 신호(CKEB_LAT)와 상기 내부 로직 신호(L1)에 응답하여, 상기 로직 신호(L2)를 출력한다. 상기 로직 회로(112)는 상기 파워-업 신호(PWRUP)와 상기 로직 신호(L2)에 응답하여, 상기 내부 버퍼 제어 신호(BCTL)를 발생한다. 좀 더 상세하게는, 상기 로직 회로(112)는 인버터들(151, 153)과 NOR 게이트(152)를 포함한다. 상기 인버터(151)는 상기 파워-업 신호(PWRUP)를 반전시키고, 반전된 파워-업 신호(PWRUPB)를 출력한다. 상기 NOR 게이트(152)는 상기 반전된 파워-업 신호(PWRUP)와 상기 로직 신호(L2)에 응답하여, 내부 로직 신호(L3)를 출력한다. 상기 인버터(153)는 상기 내부 로직 신호(L3)를 반전시키고, 그 반전된 신호를 상기 내부 버퍼 제어 신호(BCTL1)로서 출력한다.
상기 제2 제어 신호 발생기(120)는 NAND 게이트들(121, 123), 지연부(122), 및 인버터(124)를 포함한다. 상기 NAND 게이트(121)는 상기 프리차지 제어 신호(PCG)와 상기 제어 어드레스 신호(EADD2)에 응답하여, 로직 신호(L11)를 출력한다. 상기 지연부(122)는 상기 로직 신호(L11)를 제2 설정 시간 동안 지연시키고, 지연된 로직 신호(DL11)를 출력한다. 여기에서, 상기 제2 설정 시간은 상기 반도체 메모리 장치(200)에 포함되는 복수의 메모리 뱅크들(미도시) 전체가 프리차지 동작을 실행한 후, 안정화되는데 요구되는 프리차지 동작 보장 시간(tRP)으로서 설정되는 것이 바람직하다. 또, 상기 제2 설정 시간은 필요에 따라 증가 또는 감소될 수 있다. 상기 NAND 게이트(121)는 상기 로직 신호(L11)와 상기 지연된 로직 신호(DL11)에 응답하여, 로직 신호(L12)를 출력한다. 상기 인버터(124)는 상기 로직 신호(L12)를 반전시키고, 그 반전된 신호를 상기 내부 버퍼 제어 신호(BCTL2)로서 출력한다.
바람직하게, 상기 출력 로직 회로(130)는 NAND 게이트를 포함할 수 있다. 상기 출력 로직 회로(130)는 상기 내부 버퍼 제어 신호(BCLT1)와 상기 내부 버퍼 제어 신호(BCTL2)가 모두 인에이블될 때, 상기 버퍼 제어 신호(CBUF)를 디세이블시킨다. 바람직하게, 상기 버퍼 제어 신호(CBUF)가 디세이블될 때, 상기 적어도 하나의 입력 버퍼가 디세이블된다.
도 5는 본 발명의 일실시예에 따른 반도체 메모리 장치를 개략적으로 나타내는 블록도이다. 본 실시예에서는 설명의 편의상, 반도체 메모리 장치의 입력 버퍼의 일례로서 어드레스 버퍼들만이 도시되고 설명된다. 도 5를 참고하면, 반도체 메모리 장치(200)는 버퍼 제어 회로(100), 어드레스 버퍼들(210∼240), 및 내부 회로 (250)를 포함한다. 상기 버퍼 제어 회로(100)의 구성 및 구체적인 동작은 도 3 내지 도 4를 참고하여 상술한 것과 유사하므로, 설명의 중복을 피하기 위해 이에 대한 설명은 생략하기로 한다. 상기 어드레스 버퍼들(210∼240)은 상기 버퍼 제어 신호(CBUF)에 응답하여, 각각 인에이블되거나 또는 디세이블된다. 상기 어드레스 버퍼들(210, 230)은 인에이블될 때, 각각 상기 내부 회로(250)에 포함되는 복수의 메모리 뱅크들(미도시) 각각의 메모리 셀들 중 기입 또는 독출 동작이 실행될 메모리 셀들에 대응하는 외부 어드레스 신호(EADD1)를 수신하고, 내부 어드레스 신호(IADD1)를 상기 내부 회로(250)에 출력한다. 상기 어드레스 버퍼(220)는 인에이블될 때, 상기 제어 어드레스 신호(EADD2)를 수신하고, 내부 제어 어드레스 신호(IADD2)를 상기 내부 회로(250)에 출력한다. 상기 어드레스 버퍼(240)는 인에이블될 때, 상기 복수의 메모리 뱅크들 중 일부를 선택하기 위한 외부 뱅크 어드레스 신호(EADD4)를 수신하고, 내부 뱅크 어드레스 신호(IADD4)를 상기 내부 회로(250)에 출력한다. 바람직하게, 상기 어드레스 신호들(EADD1, EADD3, EADD4) 각각은 복수의 비트들을 포함할 수 있다. 또, 도 5에서는 상기 어드레스 버퍼들(210∼240)만이 도시되어 있지만, 필요에 따라 상기 반도체 메모리 장치(200)가 추가의 입력 버퍼들(또는 어드레스 버퍼들)을 더 포함할 수 있다.
도 6을 참고하여, 상기 어드레스 버퍼들(210∼240)의 구성 및 구체적인 동작을 살펴보면 다음과 같다. 도 6은 도 5에 도시된 어드레스 버퍼의 상세한 회로도이다. 상기 어드레스 버퍼들(210∼240)의 구성 및 구체적인 동작은 서로 유사하므로, 상기 어드레스 버퍼(210)의 구성 및 동작을 중심으로 설명한다. 도 6에서, 도면의 간략화를 위해, 상기 어드레스 신호(EADD1)가 1비트인 경우, 상기 어드레스 버퍼(210)가 도시되어 있지만, 복수 비트들의 상기 어드레스 신호(EADD1)을 수신하기 위해서 상기 어드레스 버퍼(210)가 도 6에 도시된 회로를 상기 어드레스 신호(EADD1)의 비트 수만큼 포함할 수 있다. 상기 어드레스 버퍼(210)는 차동 증폭기(211)와 인버터(212)를 포함한다. 상기 차동 증폭기(211)는 PMOS 트랜지스터들(P1∼P4)과 NMOS 트랜지스터들(N1∼N3)을 포함한다. 상기 차동 증폭기(211)의 구성 및 구체적인 동작은 본 기술 분야에서 통상의 지식을 가진 자라면 잘 이해할 수 있으므로, 이에 대한 상세한 설명이 생략된다. 상기 버퍼 제어 신호(CBUF)가 인에이블될 때, 상기 NMOS 트랜지스터(N3)가 턴 온되어, 상기 차동 증폭기(211)가 인에이블된다. 상기 차동 증폭기(211)는 인에이블될 때, 상기 외부 어드레스 신호(EADD1)의 전압을 기준 전압(VREF)에 비교하고, 그 비교 결과에 따라 출력 노드(OUT1)에 비교 신호(NADD)를 출력한다. 상기 인버터(212)는 상기 비교 신호(NADD)를 반전시키고, 그 반전된 신호를 상기 내부 어드레스 신호(IADD1)로서 출력한다.
다음으로, 도 7을 참고하여, 상기 버퍼 제어 회로(100)의 동작과 상기 어드레스 버퍼들(210∼240)의 동작을 상세히 설명한다. 도 7은 도 5에 도시된 버퍼 제어 회로의 동작과 관련된 신호들의 타이밍도이다. 먼저, 상기 반도체 메모리 장치(200)가 액티브 되어, 상기 반도체 메모리 장치(200)의 전원 전압이 설정된 전압으로 되면, 상기 파워-업 신호(PWRUP)가 인에이블된다. 이 후, 상기 반도체 메모리 장치(200)의 내부 클록 신호(CLK)가 토글할 때, 상기 클록 인에이블 신호(CKEB)가 인에이블된다. 또, 상기 클록 인에이블 신호(CKEB)가 인에이블될 때, 상기 인에이 블 래치 신호(CKEB_LAT)가 인에이블된다. 그 결과, 상기 버퍼 제어 회로(100)의 제1 제어 신호 발생기(110)가 내부 버퍼 제어 신호(BCTL1)를 인에이블시킨다. 이 후, 상기 반도체 메모리 장치(200)가 파워 다운 모드(PD)로 진입할 때까지, 상기 제1 제어 신호 발생기(110)는 상기 내부 버퍼 제어 신호(BCTL1)를 인에이블 상태로 유지한다. 상기 반도체 메모리 장치(200)가 상기 파워 다운 모드(PD)로 진입하기 전에 추가의 다른 커맨드(CMD)가 입력될 수 있다. 한편, 상기 반도체 메모리 장치(200)에 프리차지 커맨드 입력될 때, 프리차지 제어 신호(PCG)가 인에이블된다. 예를 들어, 상기 프리차지 커맨드가 상기 반도체 메모리 장치(200)에 입력될 때, 제어 어드레스 신호(EADD2)가 인에이블되면, 상기 버퍼 제어 회로(100)의 제2 제어 신호 발생기(120)가 상기 내부 버퍼 제어 신호(BCTL2)를 지연부(122, 도 4 참고)에 설정된 제2 설정 시간(예를 들어, tRP) 동안 인에이블시킨 후, 설정 시간(T) 동안 디세이블시킨다. 상기 버퍼 제어 회로(100)의 출력 로직 회로(130)가 상기 내부 버퍼 제어 신호들(BCTL1, BCTL2)이 모두 인에이블되는 상기 시간(tRP) 동안 상기 버퍼 제어 신호(CBUF)를 디세이블킨다. 그 결과, 상기 버퍼 제어 신호(CBUF)가 디세이블되는 상기 시간(tRP) 동안 상기 어드레스 버퍼들(210∼240)이 디세이블된다. 결국, 어떠한 어드레스 신호들도 상기 반도체 메모리 장치(200)에 입력되지 않는 상기 시간(tRP) 동안 상기 어드레스 버퍼들(210∼240)이 디세이블되므로, 이들에 의해 소비되는 전류가 감소하여, 상기 반도체 메모리 장치(200)의 소비 전력이 감소 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 버퍼 제어 회로와 이를 포함하는 반도체 메모리 장치는, 전체 메모리 뱅크들의 프리차지 동작 여부를 나타내는 제어 어드레스 신호에 기초하여, 버퍼 제어 신호를 발생함으로써, 입력 버퍼들 불필요한 동작을 감소시켜, 소비 전력을 감소시킬 수 있다.

Claims (20)

  1. 반도체 메모리 장치의 버퍼 제어 회로에 있어서,
    파워-업 신호, 클록 인에이블 신호, 및 인에이블 래치 신호에 응답하여, 제1 내부 버퍼 제어 신호를 발생하는 제1 제어 신호 발생기;
    프리차지 제어 신호와 제어 어드레스 신호에 응답하여, 제2 내부 버퍼 제어 신호를 발생하는 제2 제어 신호 발생기; 및
    상기 제 1 제어 신호 발생기와 제 2 제어 신호 발생기가 발생하는 제1 및 제2 내부 버퍼 제어 신호들에 응답하여, 입력 버퍼를 선택적으로 인에이블 또는 디스에이블 시키기 위한 버퍼 제어 신호를 출력하는 출력 로직 회로를 포함하고,
    상기 버퍼 제어 신호에 응답하여, 적어도 하나의 입력 버퍼가 인에이블되거나 또는 디세이블되는 버퍼 제어 회로.
  2. 제1항에 있어서,
    상기 클록 인에이블 신호는 내부 클록 신호가 토글할 때 인에이블되고, 파워다운 모드에서 상기 내부 클록 신호가 토글하지 않을 때 디세이블되고,
    상기 인에이블 래치 신호는 상기 클록 인에이블 신호가 인에이블될 때, 인에이블되고,
    상기 제어 어드레스 신호는 상기 반도체 메모리 장치에 포함되는 복수의 메모리 뱅크들 전체가 프리차지 동작을 실행할 때 인에이블되는 버퍼 제어 회로.
  3. 제1항에 있어서,
    상기 적어도 하나의 입력 버퍼는 적어도 하나의 어드레스 버퍼를 포함하고,
    상기 적어도 하나의 어드레스 버퍼가 인에이블될 때, 상기 제어 어드레스 신호를 수신하여, 상기 반도체 메모리 장치의 내부 회로에 출력하는 버퍼 제어 회로.
  4. 제1항에 있어서, 상기 제1 제어 신호 발생기는,
    상기 클록 인에이블 신호와 상기 인에이블 래치 신호에 응답하여, 제1 로직 신호를 출력하는 제1 로직 회로; 및
    상기 파워-업 신호와 상기 제1 로직 신호에 응답하여, 상기 제1 내부 버퍼 제어 신호를 발생하는 제2 로직 회로를 포함하는 버퍼 제어 회로.
  5. 제4항에 있어서, 상기 제1 로직 회로는,
    상기 클록 인에이블 신호를 설정된 시간 동안 지연시키고, 지연된 로직 신호를 출력하는 지연부;
    상기 클록 인에이블 신호와 상기 지연된 로직 신호에 응답하여, 내부 로직 신호를 출력하는 NAND 게이트; 및
    상기 인에이블 래치 신호와 상기 내부 로직 신호에 응답하여, 상기 제1 로직 신호를 출력하는 NOR 게이트를 포함하는 버퍼 제어 회로.
  6. 제4항에 있어서, 상기 제2 로직 회로는,
    상기 파워-업 신호를 반전시키고, 반전된 파워-업 신호를 출력하는 제1 인버터;
    상기 반전된 파워-업 신호와 상기 제1 로직 신호에 응답하여, 내부 로직 신호를 출력하는 NOR 게이트; 및
    상기 내부 로직 신호를 반전시키고, 그 반전된 신호를 상기 제1 내부 버퍼 제어 신호로서 출력하는 제2 인버터를 포함하는 버퍼 제어 회로.
  7. 제1항에 있어서, 상기 제2 제어 신호 발생기는,
    상기 프리차지 제어 신호와 상기 제어 어드레스 신호에 응답하여, 제1 로직 신호를 출력하는 제1 NAND 게이트;
    상기 제1 로직 신호를 설정된 시간 동안 지연시키고, 지연된 로직 신호를 출력하는 지연부;
    상기 제1 로직 신호와 상기 지연된 로직 신호에 응답하여, 제2 로직 신호를 출력하는 제2 NAND 게이트; 및
    상기 제2 로직 신호를 반전시키고, 그 반전된 신호를 상기 제2 내부 버퍼 제어 신호로서 출력하는 인버터를 포함하는 버퍼 제어 회로.
  8. 제7항에 있어서,
    상기 제2 제어 신호 발생기는 상기 제어 어드레스 신호와 상기 프리차지 제어 신호가 인에이블될 때, 상기 제2 내부 버퍼 제어 신호를 상기 설정된 시간 동안 인에이블시키고,
    상기 출력 로직 회로는 상기 제1 내부 제어 신호와 상기 제2 내부 제어 신호가 모두 인에이블될 때, 상기 버퍼 제어 신호를 디세이블시키는 버퍼 제어 회로.
  9. 제1항에 있어서,
    상기 출력 로직 회로는 NAND 게이트를 포함하는 버퍼 제어 회로.
  10. 반도체 메모리 장치에 있어서,
    버퍼 제어 신호에 응답하여, 인에이블되거나 또는 디세이블되는 적어도 하나의 입력 버퍼; 및
    파워-업 신호, 클록 인에이블 신호, 인에이블 래치 신호, 및 제어 어드레스 신호에 응답하여, 상기 입력버퍼를 선택적으로 인에이블 또는 디스에이블 시키는 버퍼 제어 신호를 출력하는 버퍼 제어 회로를 포함하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 버퍼 제어 회로는,
    상기 파워-업 신호, 상기 클록 인에이블 신호, 및 상기 인에이블 래치 신호에 응답하여, 제1 내부 버퍼 제어 신호를 발생하는 제1 제어 신호 발생기;
    상기 프리차지 제어 신호와 상기 제어 어드레스 신호에 응답하여, 제2 내부 버퍼 제어 신호를 발생하는 제2 제어 신호 발생기; 및
    상기 제 1 제어 신호 발생기와 제 2 제어 신호 발생기가 발생하는 제1 및 제2 내부 버퍼 제어 신호들에 응답하여, 입력 버퍼를 선택적으로 인에이블 시키기 위한 버퍼 제어 신호를 출력하는 출력 로직 회로를 포함하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 클록 인에이블 신호는 내부 클록 신호가 토글할 때 인에이블되고, 상기 반도체 메모리 장치의 파워다운 모드에서 상기 내부 클록 신호가 토글하지 않을 때 디세이블되고,
    상기 인에이블 래치 신호는 상기 클록 인에이블 신호가 인에이블될 때, 인에이블되고,
    상기 제어 어드레스 신호는 상기 반도체 메모리 장치에 포함되는 복수의 메모리 뱅크들 전체가 프리차지 동작을 실행할 때 인에이블되는 반도체 메모리 장치.
  13. 제11항에 있어서,
    상기 적어도 하나의 입력 버퍼는 적어도 하나의 어드레스 버퍼를 포함하고,
    상기 적어도 하나의 어드레스 버퍼가 인에이블될 때, 상기 제어 어드레스 신호를 수신하여, 상기 반도체 메모리 장치의 내부 회로에 출력하는 반도체 메모리 장치.
  14. 제11항에 있어서, 상기 제1 제어 신호 발생기는,
    상기 클록 인에이블 신호와 상기 인에이블 래치 신호에 응답하여, 제1 로직 신호를 출력하는 제1 로직 회로; 및
    상기 파워-업 신호와 상기 제1 로직 신호에 응답하여, 상기 제1 내부 버퍼 제어 신호를 발생하는 제2 로직 회로를 포함하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 제1 로직 회로는,
    상기 클록 인에이블 신호를 설정된 시간 동안 지연시키고, 지연된 로직 신호를 출력하는 지연부;
    상기 클록 인에이블 신호와 상기 지연된 로직 신호에 응답하여, 내부 로직 신호를 출력하는 NAND 게이트; 및
    상기 인에이블 래치 신호와 상기 내부 로직 신호에 응답하여, 상기 제1 로직 신호를 출력하는 NOR 게이트를 포함하는 반도체 메모리 장치.
  16. 제14항에 있어서, 상기 제2 로직 회로는,
    상기 파워-업 신호를 반전시키고, 반전된 파워-업 신호를 출력하는 제1 인버터;
    상기 반전된 파워-업 신호와 상기 제1 로직 신호에 응답하여, 내부 로직 신호를 출력하는 NOR 게이트; 및
    상기 내부 로직 신호를 반전시키고, 그 반전된 신호를 상기 제1 내부 버퍼 제어 신호로서 출력하는 제2 인버터를 포함하는 반도체 메모리 장치.
  17. 제11항에 있어서, 상기 제2 제어 신호 발생기는,
    상기 프리차지 제어 신호와 상기 제어 어드레스 신호에 응답하여, 제1 로직 신호를 출력하는 제1 NAND 게이트;
    상기 제1 로직 신호를 설정된 시간 동안 지연시키고, 지연된 로직 신호를 출력하는 지연부;
    상기 제1 로직 신호와 상기 지연된 로직 신호에 응답하여, 제2 로직 신호를 출력하는 제2 NAND 게이트; 및
    상기 제2 로직 신호를 반전시키고, 그 반전된 신호를 상기 제2 내부 버퍼 제어 신호로서 출력하는 인버터를 포함하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 제2 제어 신호 발생기는 상기 제어 어드레스 신호와 상기 프리차지 제어 신호가 인에이블될 때, 상기 제2 내부 버퍼 제어 신호를 상기 설정된 시간 동안 인에이블시키고,
    상기 출력 로직 회로는 상기 제1 내부 제어 신호와 상기 제2 내부 제어 신호가 모두 인에이블될 때, 상기 버퍼 제어 신호를 디세이블시키는 반도체 메모리 장치.
  19. 제11항에 있어서,
    상기 출력 로직 회로는 NAND 게이트를 포함하는 반도체 메모리 장치.
  20. 제17항에 있어서,
    상기 지연부의 상기 설정된 시간은 상기 반도체 메모리 장치에 포함되는 복수의 메모리 뱅크들 전체가 프리차지 동작을 실행한 후, 안정화되는데 요구되는 프리차지 동작 보장 시간으로서 설정되는 반도체 메모리 장치.
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