JP2013029926A - 半導体装置 - Google Patents

Abstract

【課題】誤ってテストモードにエントリされたとしても、正常に動作させる。
【解決手段】半導体装置は、内部回路をテストするテスト回路２に対してテストを開始させるテストモードエントリ信号が入力されたことに応じて、内部のラッチ１０をセットすることにより、テスト回路２に対し、テスト回路２の駆動を許可するテストイネーブル信号をラッチ１０から出力するテスト信号発生回路１を備える。テスト信号発生回路１が、ラッチ１０がテストイネーブル信号を出力している場合、テストイネーブル信号を遅延させて、ラッチ１０をリセットするリセット信号を生成するリセット信号生成回路３０と、ラッチ１０がテストイネーブル信号を出力している場合に、外部から供給されるトグル信号に基づいて、リセット信号生成回路３０によるリセット信号を生成する動作を初期化する遅延初期化信号を出力する遅延初期化回路４０と、を有している。
【選択図】図２

Description

本発明は、半導体装置に関する。

テストモードにエントリするためのテスト信号発生回路を備えた半導体装置が、知られている（例えば、特許文献１を参照）。このような半導体装置は、テスト信号発生回路によりテストモードにエントリし、テストモードに対応するテスト回路を動作させるテスト状態に移行する。このような半導体装置では、電源投入時において電源投入時の状態によっては、誤ってテストモードにエントリされ、テスト回路がテスト状態に移行してしまう場合がある。電源投入時において、誤ってテストモードにエントリされないようにテストモードへのエントリを制御するための回路としては、特許文献１記載のパワーオンリセット回路が知られている。

特開平５−２３３０９９号公報

ところで、上述のような半導体装置は、パワーオンリセット回路を備えている場合であっても、電源投入時の電源波形によっては、誤ってテストモードにエントリされることがある。そのため、上述のような半導体装置は、確実にテストモードを解除（リセット）するために、半導体装置の起動後にテストコマンドなどを用いてテストモードを解除（リセット）する必要がある。
しかしながら、上述のような半導体装置は、テストコマンドを使用しない通常の使用において誤ってテストモードにエントリされると、テストモードを解除できずに正常に動作できない場合がある。例えば、上述のような半導体装置が、出力端子をＬｏｗ−Ｚ（ローインピーダンス）状態にするテストモードを有しており、誤ってこのテストモードにエントリされてしまった場合を考える。この場合には、上述のような半導体装置は、ユーザーが意図しないテストモードを実行してしまい、正しくはＨｉ−Ｚ状態になる場合にも出力端子がＬｏｗ−Ｚ状態になるため、正常に動作できないことがある。

このように、上述のような半導体装置では、誤ってテストモードにエントリされると、正常に動作させることが困難になるという問題がある。

本発明は、内部回路をテストするテスト回路に対してテストを開始させるテストモードエントリ信号が入力されたことに応じて、内部のラッチをセットすることにより、前記テスト回路に対し、前記テスト回路の駆動を許可するテストイネーブル信号を前記ラッチから出力するテスト信号発生回路を備え、前記テスト信号発生回路が、前記ラッチが前記テストイネーブル信号を出力している場合、前記テストイネーブル信号を遅延させて、前記ラッチをリセットするリセット信号を生成するリセット信号生成回路と、前記ラッチが前記テストイネーブル信号を出力している場合に、外部から供給されるトグル信号に基づいて、前記リセット信号生成回路による前記リセット信号を生成する動作を初期化する遅延初期化信号を出力する遅延初期化回路と、を有していることを特徴とする半導体装置である。

本発明によれば、半導体装置は、リセット信号生成回路が、ラッチがテストイネーブル信号を出力している場合に、テストイネーブル信号を遅延させて、ラッチをリセットするリセット信号を生成する。さらに、遅延初期化回路は、ラッチがテストイネーブル信号を出力している場合に、外部から供給されるトグル信号に基づいて、リセット信号生成回路によるリセット信号を生成する動作を初期化する遅延初期化信号を出力する。これにより、半導体装置は、誤ってテストモードにエントリされたとしても、トグル信号が供給されない期間において、テストイネーブル信号を遅延させて生成されたリセット信号がラッチをリセットする。よって、半導体装置は、誤ってテストモードにエントリされたとしても、正常に動作することができる。

本実施形態による半導体装置を示すブロック図である。 本実施形態によるテスト信号発生回路及びテスト回路２を示すブロック図である。 本実施形態におけるＤｅｌａｙ回路を示すブロック図である。 本実施形態における半導体装置の動作の一例を示すタイムチャートである。 本実施形態におけるテスト信号発生回路の電源投入時の動作を示すタイムチャートである。 本実施形態におけるテスト信号発生回路のテストモード時の動作を示すタイムチャートである。 本実施形態におけるエントリ信号生成回路の動作を示すタイムチャートである。

以下、本発明の一実施形態による半導体装置１００について図面を参照して説明する。
図１は、本実施形態による半導体装置１００を示す概略ブロック図である。
半導体装置１００は、例えば、外部から供給されるクロック信号に同期して動作するＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）である場合の一例について説明する。

図１において、半導体装置１００は、コマンド入力回路８１、コマンドデコーダ８２、アドレス入力回路８３、アドレスラッチ回路８４、モードレジスタ８５、カラム系制御回路８６、ロウ系制御回路８７、ロウデコーダ８８、カラムデコーダ８９、メモリセルアレイ９０、センス回路９１、データアンプ９２、クロック入力回路９３、ＤＬＬ回路９４、データ入出力回路１１０、テスト信号発生回路１、及びテスト回路２を備えている。

また、半導体装置１００は、外部端子（半導体チップ上のパッド）として、クロック端子７１ａ，７１ｂ、クロックイネーブル端子７１ｃ、コマンド端子７２ａ〜７２ｄ、アドレス端子７３、及びデータ入出力端子７４を備えている。その他、電源端子、データストローブ端子、リセット端子なども備えられているが、これらについては図示を省略してある。

クロック端子７１ａ，７１ｂは、それぞれ外部クロック信号ＣＫ，ＣＫＮが供給される端子であり、供給された外部クロック信号ＣＫ，ＣＫＮは、クロック入力回路９３に供給される。外部クロック信号ＣＫＮは、外部クロック信号ＣＫの反転信号であり、外部クロック信号ＣＫ，ＣＫＮは互いに相補の信号である。
クロック入力回路９３は、外部クロック信号ＣＫ，ＣＫＮに基づいて単相の内部クロック信号ＰｒｅＣＬＫを生成し、これをＤＬＬ回路９４に供給する。ＤＬＬ回路９４は、内部クロック信号ＰｒｅＣＬＫに基づいて、位相制御された内部クロックＬＣＬＫを生成し、データ入出力回路１１０に供給する。

コマンド端子７２ａ〜７２ｄは、それぞれチップセレクト信号ＣＳＮ、ロウアドレスストローブ信号ＲＡＳＮ、カラムアドレスストローブ信号ＣＡＳＮ、及びライトイネーブル信号ＷＥＮが供給される端子である。コマンド信号ＣＭＤは、これらのコマンド端子７２ａ〜７２ｄに入力される信号の組合せにより構成される。このコマンド信号ＣＭＤは、コマンド入力回路８１に入力される。コマンド入力回路８１は、供給されたコマンド信号ＣＭＤをコマンドデコーダ８２に出力する。コマンドデコーダ８２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。コマンドデコーダ８２は、生成した内部コマンドＩＣＭＤをカラム系制御回路８６、ロウ系制御回路８７及びモードレジスタ８５に供給する。

アドレス端子７３は、アドレス信号ＡＤＤが供給される端子であり、アドレス入力回路８３に接続されている。アドレス入力回路８３は、アドレス端子７３に供給されるアドレス信号ＡＤＤをアドレスラッチ回路８４に出力する。アドレスラッチ回路８４は、ラッチしたアドレス信号ＡＤＤのうち、ロウアドレスをロウ系制御回路８７に供給し、カラムアドレスをカラム系制御回路８６に供給する。また、モードレジスタセットにエントリされている場合には、アドレスラッチ回路８４は、アドレス信号ＡＤＤをモードレジスタ８５に供給し、これによってモードレジスタ８５の内容が更新される。
モードレジスタ８５は、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤに基づいて生成された、例えば、後述する要求信号ＭＲＷ＃４１及び要求信号ＭＲＷ＃４２を出力する。

ロウ系制御回路８７は、アドレスラッチ回路８４から供給されたロウアドレスをロウデコーダ８８に供給する。ロウデコーダ８８は、メモリセルアレイ９０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ９０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路９１内の対応するセンスアンプＳＡに接続されている。

また、カラム系制御回路８６は、アドレスラッチ回路８４から供給されたカラムアドレスをカラムデコーダ８９に供給する。カラムデコーダ８９は、センス回路９１に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ８９によって選択されたセンスアンプＳＡは、データアンプ９２に接続される。データアンプ９２は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータＲＤをさらに増幅し、リードライトバスＲＷＢＳを介して増幅したリードデータＲＤをデータ入出力回路１１０に供給する。一方、データアンプ９２は、ライト動作時にリードライトバスＲＷＢＳを介してデータ入出力回路１１０から供給されるライトデータを増幅し、増幅したライトデータをセンスアンプＳＡに供給する。

データ入出力端子７４は、リードデータの出力及びライトデータの入力を行うための端子であり、データ入出力回路１１０に接続されている。ここで、入出力信号ＤＱは、データ入出力端子７４において入出力される信号である。
なお、図１にはデータ入出力端子７４を１つだけ示しているが、複数個設けても構わない。ここでは、データ入出力端子７４が複数ビット幅の信号である入出力信号ＤＱを入出力する例について説明する。

クロックイネーブル端子７１ｃは、クロックイネーブル信号ＣＫＥが供給される端子であり、供給されたクロックイネーブル信号ＣＫＥは、テスト回路２及びデータ入出力回路１１０に供給される。このクロックイネーブル信号ＣＫＥは、入出力信号ＤＱに対してクロックが有効か無効かを決定する信号である。

データ入出力回路１１０は、入出力信号ＤＱを制御する回路であり、出力回路１１１と入力回路１１２とを備えている。
出力回路１１１は、データアンプ９２から供給されるリードデータＲＤをデータ入出力端子７４に出力する、又はデータ入出力端子７４をＨｉ−Ｚ状態（ハイインピーダンス状態）にする。なお、出力回路１１１は、ＣＡトレーニング（CA Training）のテストモードの際に、データ入出力端子７４をＬｏｗ−Ｚ(ロウインピーダンス)状態にする。ＣＡトレーニングのテストモードについては、詳細に後述する。
また、入力回路１１２は、外部からデータ入出力端子７４を介して、メモリセルアレイ９０に書き込むライトデータを取り込む。

テスト信号発生回路１は、例えば、ＣＡトレーニングのテストを開始する際に、モードレジスタ８５から要求信号ＭＲＷ＃４１が供給される。テスト信号発生回路１は、モードレジスタ８５から供給される要求信号ＭＲＷ＃４１に基づいて、テスト回路２の駆動を許可することを示すテストイネーブル信号ＴＳＴＥＮをテスト回路２に出力する。
また、テスト信号発生回路１は、例えば、ＣＡトレーニングのテストを終了する際に、モードレジスタ８５から要求信号ＭＲＷ＃４２が供給される。テスト信号発生回路１は、モードレジスタ８５から供給される要求信号ＭＲＷ＃４２に基づいて、テストイネーブル信号ＴＳＴＥＮの出力を停止する。ここで、テストイネーブル信号ＴＳＴＥＮは、例えば、テスト回路２の駆動を許可する場合にＬレベル（ロウレベル）になり、テスト回路２の駆動を禁止する場合にＨレベル（ハイレベル）になる。また、要求信号ＭＲＷ＃４１及び要求信号ＭＲＷ＃４２は、Ｈレベルになった場合に有効な状態であり、Ｌレベルになった場合に無効な状態である。
すなわち、テスト信号発生回路１は、例えば、要求信号ＭＲＷ＃４１がＨレベルになった場合に、テストイネーブル信号ＴＳＴＥＮをＨレベルからＬレベルに遷移させる。また、テスト信号発生回路１は、例えば、要求信号ＭＲＷ＃４２がＨレベルになった場合に、テストイネーブル信号ＴＳＴＥＮをＬレベルからＨレベルに遷移させる。

また、テスト信号発生回路１は、テストイネーブル信号ＴＳＴＥＮがＬレベルであり、且つ、外部から入力されたチップセレクト信号ＣＳＮ（トグル信号）が予め設定された期間（第１の期間）トグルされない場合に、テストイネーブル信号ＴＳＴＥＮをＬレベルからＨレベルに遷移させる。なお、テスト信号発生回路１の詳細については、図２を参照して後述する。

テスト回路２は、ＣＡトレーニングのテストを行うためのテスト回路である。テスト回路２は、テスト信号発生回路１から出力されるテストイネーブル信号ＴＳＴＥＮと外部から入力されたクロックイネーブル信号ＣＫＥとに基づいて、出力回路１１１の出力をＨｉ−Ｚ状態、又はＬｏｗ−Ｚ状態にする制御を行う。すなわち、テスト回路２は、テストイネーブル信号ＴＳＴＥＮとクロックイネーブル信号ＣＫＥとに基づいて、信号ＯＤＩＳ（Output Disable信号）を生成し、生成した信号ＯＤＩＳを出力回路１１１に供給する。なお、テスト信号発生回路１の詳細については、図２を参照して後述する。

次に、テスト信号発生回路１及びテスト回路２の詳細な構成について説明する。
図２は、テスト信号発生回路１及びテスト回路２を示すブロック図である。
この図において、テスト信号発生回路１は、ラッチ１０、リセット信号生成回路３０、遅延初期化回路４０、エントリ信号生成回路５０、及び解除信号生成回路６０を備えている。

エントリ信号生成回路５０は、モードレジスタ８５から供給されるテストを開始させる要求信号ＭＲＷ＃４１に基づいてパルス信号を生成し、生成したパルス信号をテストモードエントリ信号としてラッチ１０に出力する。すなわち、エントリ信号生成回路５０は、テストを開始させる要求信号ＭＲＷ＃４１を予め設定された期間（第２の期間）遅延させて論理反転させた信号と、要求信号ＭＲＷ＃４１との論理積演算によりパルス信号を生成し、生成したパルス信号をテストモードエントリ信号として出力する。エントリ信号生成回路５０は、インバータ回路５１〜５３，５５及びＮＡＮＤ回路（否定論理積演算回路）５４を備えている。

インバータ回路５１〜５３は、それぞれ入力端子に入力された信号を論理反転させた信号を出力する論理反転回路である。これらのインバータ回路５１〜５３は、直列に接続されている。また、インバータ回路５１〜５３は、それぞれ入力端子に入力された信号に対して、所定の遅延時間遅延して出力信号を出力する。ここで、インバータ回路５１は、入力端子が要求信号ＭＲＷ＃４１の信号線に接続され、インバータ回路５３は、出力端子がノードＮ１に接続されている。インバータ回路５３は、要求信号ＭＲＷ＃４１が予め設定された期間（第２の期間）遅延されて論理反転された遅延信号を出力する。ここで、予め設定された期間の遅延は、インバータ回路５１〜５３による合計の遅延量に対応する。

ＮＡＮＤ回路５４は、否定論理積演算回路であり、一方の入力端子がノードＮ１に、他方の入力端子が要求信号ＭＲＷ＃４１の信号線に、それぞれ接続されている。インバータ回路５５は、論理反転回路であり、出力端子がノードＮ２に接続されている。ＮＡＮＤ回路５４及びインバータ回路５５は、ＮＡＮＤ回路５４の出力端子がインバータ回路５５の入力端子に接続され、論理積演算回路として機能する。また、ＮＡＮＤ回路５４及びインバータ回路５５は、インバータ回路５３から出力された遅延信号と、要求信号ＭＲＷ＃４１との論理積演算によりパルス信号を生成し、生成したパルス信号をテストモードエントリ信号として出力する。ここで、インバータ回路５５は、インバータ回路５１〜５３によって生成された上述した予め設定された期間（第２の期間）の遅延に応じたパルス幅のパルス信号を出力する。なお、このパルス信号は、例えば、上述した予め設定された期間の遅延に応じたパルス幅の間、Ｈレベルにされる。

解除信号生成回路６０は、モードレジスタ８５から供給されるテストを開始させる要求信号ＭＲＷ＃４２に基づいてパルス信号を生成し、生成したパルス信号をテストモード解除信号としてラッチ１０に出力する。すなわち、解除信号生成回路６０は、テストを終了させる要求信号ＭＲＷ＃４２を予め設定された期間（第３の期間）遅延させて論理反転させた信号と、要求信号ＭＲＷ＃４２との論理積演算によりパルス信号を生成し、生成したパルス信号をテストモード解除信号として出力する。解除信号生成回路６０は、インバータ回路６１〜６３，６５及びＮＡＮＤ回路６４を備えている。

インバータ回路６１〜６３は、それぞれ入力端子に入力された信号を論理反転させた信号を出力する論理反転回路である。これらのインバータ回路６１〜６３は、直列に接続されている。また、インバータ回路６１〜６３は、それぞれ入力端子に入力された信号に対して、所定の遅延時間遅延して出力信号を出力する。ここで、インバータ回路６１は、入力端子が要求信号ＭＲＷ＃４２の信号線に接続され、インバータ回路６３は、出力端子がノードＮ３に接続されている。インバータ回路６３は、要求信号ＭＲＷ＃４２が予め設定された期間（第３の期間）遅延されて論理反転された遅延信号を出力する。ここで、予め設定された期間の遅延は、インバータ回路６１〜６３による合計の遅延量に対応する。

ＮＡＮＤ回路６４は、否定論理積演算回路であり、一方の入力端子がノードＮ３に、他方の入力端子が要求信号ＭＲＷ＃４２の信号線に、それぞれ接続されている。インバータ回路６５は、論理反転回路であり、出力端子がノードＮ４に接続されている。ＮＡＮＤ回路６４及びインバータ回路６５は、ＮＡＮＤ回路６４の出力端子がインバータ回路６５の入力端子に接続され、論理積演算回路として機能する。また、ＮＡＮＤ回路６４及びインバータ回路６５は、インバータ回路６３から出力された遅延信号と、要求信号ＭＲＷ＃４２との論理積演算を行い、パルス信号をテストモード解除信号として生成する。ここで、インバータ回路６５は、インバータ回路６１〜６３によって生成された上述した予め設定された期間（第３の期間）の遅延に応じたパルス幅のパルス信号を出力する。なお、このパルス信号は、例えば、上述した予め設定された期間の遅延に応じたパルス幅の間、Ｈレベルにされる。

ラッチ１０は、エントリ信号生成回路５０から出力されるテストモードエントリ信号、又は、後述する遅延初期化回路４０から出力される遅延初期化信号ＤＬＹＩＮＩＴによりセットされる。また、ラッチ１０は、解除信号生成回路６０から出力されるテストモード解除信号、又は、後述するリセット信号生成回路３０から出力されるリセット信号によりリセット（解除）される。ここで、ラッチ１０において、セットとはテストイネーブル信号ＴＳＴＥＮをＬレベルにすることであり、リセット（解除）とは、テストイネーブル信号ＴＳＴＥＮをＨレベルにすることである。
また、ラッチ１０は、ＮＯＲ回路（否定論理和演算回路）１１，１２を備えている。

ＮＯＲ回路１１，１２は、例えば、３入力の否定論理和演算回路であり、それぞれの出力端子が、互いの入力端子の１つに接続されているＳＲ（セットリセット：Set-Reset）ラッチとして機能する。また、ＮＯＲ回路１１は、３入力のうちの２つの入力端子が、ノードＮ２とノードＮ８とにそれぞれ接続され、出力端子がノードＮ５及びＮＯＲ回路１２の入力端子に接続されている。ＮＯＲ回路１２は、３入力のうちの２つの入力端子が、ノードＮ４と後述するリセット信号生成回路３０の出力信号線とにそれぞれ接続され、出力端子がＮＯＲ回路１１の入力端子に接続されている。なお、ＮＯＲ回路１１は、テストイネーブル信号ＴＳＴＥＮをテスト回路２に出力する。

リセット信号生成回路３０は、ラッチ１０がテストイネーブル信号ＴＳＴＥＮを出力している場合、テストイネーブル信号ＴＳＴＥＮを遅延させて、ラッチ１０をリセットするリセット信号ＴＲＳＴを生成する。すなわち、リセット信号生成回路３０は、テストイネーブル信号ＴＳＴＥＮがＬレベルである場合に、テストイネーブル信号ＴＳＴＥＮを予め設定された期間（第１の期間）遅延させて論理反転させたリセット信号ＴＲＳＴを生成する。リセット信号生成回路３０は、生成したリセット信号ＴＲＳＴをラッチ１０に出力する。ここで、リセット信号ＴＲＳＴは、Ｈレベルになった場合に、ラッチ１０をリセットする。
また、リセット信号生成回路３０は、後述する遅延初期化回路４０から出力される遅延初期化信号ＤＬＹＩＮＩＴに基づいて、リセット信号ＴＲＳＴを生成する動作を初期化する。リセット信号生成回路３０は、例えば、遅延初期化信号ＤＬＹＩＮＩＴがＨレベルになった場合に、リセット信号ＴＲＳＴを生成する動作を初期化する。すなわち、リセット信号生成回路３０は、テストイネーブル信号ＴＳＴＥＮがＬレベルになった場合、且つ、予め設定された期間（第１の期間）、遅延初期化信号ＤＬＹＩＮＩＴがＬレベルを維持した場合に、リセット信号ＴＲＳＴをＨレベルにする。
リセット信号生成回路３０は、Ｄｅｌａｙ回路３１と、インバータ回路３２とを備えている。

Ｄｅｌａｙ回路３１は、遅延初期化信号ＤＬＹＩＮＩＴによる遅延初期化機能を有する遅延回路である。Ｄｅｌａｙ回路３１は、テストイネーブル信号ＴＳＴＥＮがＬレベルである場合に、テストイネーブル信号ＴＳＴＥＮを予め設定された期間（第１の期間）遅延させた信号を出力する。なお、Ｄｅｌａｙ回路３１の詳細については、図３を参照して後述する。
インバータ回路３２は、Ｄｅｌａｙ回路３１から出力された信号を論理反転し、リセット信号ＴＲＳＴとして、ラッチ１０のＮＯＲ回路１２に出力する。

遅延初期化回路４０は、ラッチ１０がテストイネーブル信号ＴＳＴＥＮを出力している場合に、外部から供給されるトグル信号（チップセレクト信号ＣＳＮ）に基づいて、リセット信号生成回路３０によるリセット信号ＴＲＳＴを生成する動作を初期化する遅延初期化信号ＤＬＹＩＮＩＴを出力する。すなわち、遅延初期化回路４０は、テストイネーブル信号ＴＳＴＥＮがＬレベルである場合に、チップセレクト信号ＣＳＮに基づいて、遅延初期化信号ＤＬＹＩＮＩＴをＨレベルにする。遅延初期化信号ＤＬＹＩＮＩＴは、ノードＮ８を介して、リセット信号生成回路３０のＤｅｌａｙ回路３１に出力される。
遅延初期化回路４０は、インバータ回路４２〜４４，４６、ＮＡＮＤ回路４５、及びＮＯＲ回路４１を備えている。

ＮＯＲ回路４１は、２つの入力端子がそれぞれチップセレクト信号ＣＳＮの信号線と、ノードＮ５とに接続され、出力端子がノードＮ６に接続されている。ＮＯＲ回路４１は、コマンド端子７２ａから供給されたチップセレクト信号ＣＳＮと、テストイネーブル信号ＴＳＴＥＮとを否定論理和演算した信号を出力する。
インバータ回路４２〜４４，４６、及びＮＡＮＤ回路４５は、上述したエントリ信号生成回路５０及び解除信号生成回路６０と同様の回路である。インバータ回路４２〜４４は、直列に接続されており、インバータ回路４２の入力端子がノードＮ６に接続され、インバータ回路４４の出力端子がノードＮ７に接続されている。インバータ回路４４は、ＮＯＲ回路４１の出力信号が予め設定された期間（第４の期間）遅延されて論理反転された遅延信号を出力する。ここで、予め設定された期間の遅延は、インバータ回路４２〜４４による合計の遅延量に対応する。

ＮＡＮＤ回路４５は、出力端子がインバータ回路４６の入力端子に接続され、インバータ回路６５は、出力端子がノードＮ８に接続されている。
ＮＡＮＤ回路４５及びインバータ回路４６は、インバータ回路４４から出力された信号と、ＮＯＲ回路４１の出力信号との論理積演算を行い、パルス信号を遅延初期化信号ＤＬＹＩＮＩＴとして生成する。ここで、インバータ回路４６は、インバータ回路４２〜４４によって生成された上述した予め設定された期間（第４の期間）の遅延に応じたパルス幅のパルス信号を出力する。なお、このパルス信号は、チップセレクト信号ＣＳＮ（トグル信号）のトグルによって、例えば、上述した予め設定された期間の遅延に応じたパルス幅の間、Ｈレベルにされる。

すなわち、遅延初期化回路４０は、チップセレクト信号ＣＳＮ（トグル信号）とテストイネーブル信号ＴＳＴＥＮとの否定論理和演算を行う。遅延初期化回路４０は、この否定論理和演算により生成された信号と、否定論理和演算により生成された信号を予め設定された期間（第４の期間）遅延させて論理反転させた信号との論理積演算によりパルス信号を生成し、生成したパルス信号を遅延初期化信号として出力する。

このように、テスト信号発生回路１は、内部回路をテストするテスト回路２に対してテストを開始させるテストモードエントリ信号が入力されると、テストモードエントリ信号により内部のラッチ１０をセットする。テスト信号発生回路１は、テスト回路２に対し、テスト回路２の駆動を許可することを示すテストイネーブル信号ＴＳＴＥＮをラッチ１０から出力する。すなわち、テスト信号発生回路１は、内部回路をテストするテスト回路２に対してテストを開始させるテストモードエントリ信号が入力されたことに応じて、内部のラッチ１０をセットすることにより、テスト回路２に対し、テスト回路２の駆動を許可するテストイネーブル信号をラッチ１０から出力する。

テスト回路２は、ＣＡトレーニングテストを実行する際に活性化（駆動）される回路であり、テストイネーブル信号ＴＳＴＥＮがＬレベルである場合に、出力回路１１１の出力信号ＤｏｕｔをＬｏｗ−Ｚ状態に制御する。ここで、出力信号Ｄｏｕｔは、入出力信号ＤＱにおける出力信号である。
テスト回路２は、例えば、テストイネーブル信号ＴＳＴＥＮがＬレベルになった場合（ＣＡトレーニングのテストモードの場合）に、信号ＯＤＩＳをＬレベルにする。また、テスト回路２は、テストイネーブル信号ＴＳＴＥＮがＨレベルになった場合（通常動作の場合）に、クロックイネーブル信号ＣＫＥの論理レベルに応じて、信号ＯＤＩＳをＨレベル又はＬレベルにする。この場合、テスト回路２は、例えば、クロックイネーブル信号ＣＫＥがＬレベルになった場合に、信号ＯＤＩＳをＨレベルにし、クロックイネーブル信号ＣＫＥがＨレベルになった場合に、信号ＯＤＩＳをＬレベルにする。

なお、出力回路１１１は、信号ＯＤＩＳがＨレベルになった場合に、出力信号ＤｏｕｔをＨｉ−Ｚ状態にし、信号ＯＤＩＳがＬレベルになった場合に、出力信号ＤｏｕｔをＬｏｗ−Ｚ状態にする。
また、テスト回路２は、インバータ回路２１，２３、及びＮＡＮＤ回路２２を備えている。

インバータ回路２１は、入力端子がクロックイネーブル信号ＣＫＥの信号線に接続され、出力端子がＮＡＮＤ回路２２の一方の入力端子に接続されている。
ＮＡＮＤ回路２２は、他方の入力端子がテストイネーブル信号ＴＳＴＥＮの信号線であるノードＮ５に接続され、出力端子がインバータ回路２３の入力端子に接続されている。ＮＡＮＤ回路２２及びインバータ回路２３は、論理積演算回路として機能し、インバータ回路２３の出力が信号ＯＤＩＳとして出力回路１１１に供給される。

次に、上述したＤｅｌａｙ回路３１の詳細な構成について説明する。
図３は、本実施形態におけるＤｅｌａｙ回路３１の構成の一例を示すブロック図である。
この図において、Ｄｅｌａｙ回路３１は、遅延回路部７０、スイッチ部８０、及びインバータ回路３１６を備えている。

遅延回路部７０は、テストイネーブル信号ＴＳＴＥＮを予め設定された期間（第１の期間）遅延させる。遅延回路部７０は、例えば、テストイネーブル信号ＴＳＴＥＮを論理反転させて、予め設定された期間（第１の期間）遅延させる。遅延回路部７０は、予め設定された期間（第１の期間ＤＬＹ１）をかけて初期電圧から予め定められた閾値電圧（スレッシュホールド電圧Ｖｔｈ）に到達するように、出力信号に出力する出力電圧を変化させる。本実施形態では、遅延回路部７０は、Ｐ型チャネル金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳトランジスタ）３１２，３１３、及びＮ型チャネル金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳトランジスタ）３１４を備えている。ＰＭＯＳトランジスタ３１２は、ソース端子がノードＮ９に、ゲート端子がノードＮ５に、ドレイン端子がノードＮ１０にそれぞれ接続されている。ＰＭＯＳトランジスタ３１３は、ソース端子がノードＮ１０に、ゲート端子がノードＮ５に、ドレイン端子がノードＮ１１にそれぞれ接続されている。

ＰＭＯＳトランジスタ３１２及び３１３は、直列に接続されており、テストイネーブル信号ＴＳＴＥＮがＬレベルになった場合に、導通状態になる。また、ＰＭＯＳトランジスタ３１２及び３１３は、テストイネーブル信号ＴＳＴＥＮがＨレベルになった場合に、非導通状態になる。

なお、ＰＭＯＳトランジスタ３１２及び３１３は、テストイネーブル信号ＴＳＴＥＮ、及び遅延初期化信号ＤＬＹＩＮＩＴが共にＬレベルになった場合に、ノードＮ１１に電流を供給する。ここで、ＰＭＯＳトランジスタ３１２及び３１３は、ノードＮ１１に電流を供給する場合に、上述した予め設定された期間（第１の期間）の遅延を生成するように、トランジスタ定数であるゲート長（チャネル長）Ｌ及びゲート幅（チャネル幅）Ｗが設定されている。すなわち、ＰＭＯＳトランジスタ３１２及び３１３は、上述した予め設定された期間（第１の期間）の遅延を生成するように、通常のトランジスタに比べて、ゲート長（チャネル長）Ｌを広く、ゲート幅（チャネル幅）Ｗを狭く定められている。

これにより、ＰＭＯＳトランジスタ３１２及び３１３は、テストイネーブル信号ＴＳＴＥＮがＬレベルになった場合に、ノードＮ１１に供給する電流を制限する。そのため、ノードＮ１１の電圧は、テストイネーブル信号ＴＳＴＥＮがＬレベルになった場合に、上述した予め設定された期間（第１の期間）かけて、インバータ回路３１６の閾値電圧（スレッシュホールド電圧Ｖｔｈ）に到達する。

また、ＮＭＯＳトランジスタ３１４は、ソース端子がグランド電源線に、ゲート端子がノードＮ５に、ドレイン端子がノードＮ１１にそれぞれ接続されている。これにより、ＮＭＯＳトランジスタ３１４は、テストイネーブル信号ＴＳＴＥＮがＬレベルになった場合に、非導通状態になり、テストイネーブル信号ＴＳＴＥＮがＨレベルになった場合に、導通状態になる。すなわち、ＮＭＯＳトランジスタ３１４は、テストイネーブル信号ＴＳＴＥＮがＨレベルになった場合に、ノードＮ１１の電圧をＬレベルにする。

スイッチ部８０は、遅延初期化回路４０から出力される遅延初期化信号ＤＬＹＩＮＩＴに基づいて、遅延回路部７０の出力を初期化する。すなわち、スイッチ部８０は、遅延初期化回路４０から出力される遅延初期化信号ＤＬＹＩＮＩＴに基づいて、遅延回路部７０の出力電圧を初期電圧（グランド電源線の電位）に戻す。ここで、遅延回路部７０の出力を初期化するとは、遅延回路部７０の出力をグランド電源線の電位にすることである。すなわち、スイッチ部８０は、遅延初期化信号ＤＬＹＩＮＩＴがＨレベルになった場合に、ノードＮ１１の電圧をＬレベルにする。また、スイッチ部８０は、遅延初期化信号ＤＬＹＩＮＩＴがＬレベルになった場合に、遅延回路部７０のＰＭＯＳトランジスタ３１２及び３１３に駆動電圧電源線から電流を供給する。
スイッチ部８０は、ＰＭＯＳトランジスタ３１１及びＮＭＯＳトランジスタ３１５を備えている。

ＰＭＯＳトランジスタ３１１は、ソース端子が駆動電圧電源線に、ゲート端子が遅延初期化信号ＤＬＹＩＮＩＴの信号線であるノードＮ８に、ドレイン端子がノードＮ９にそれぞれ接続されている。ＰＭＯＳトランジスタ３１１は、遅延初期化信号ＤＬＹＩＮＩＴがＬレベルになった場合に導通状態になり、遅延初期化信号ＤＬＹＩＮＩＴがＨレベルになった場合に非導通状態になる。
ＮＭＯＳトランジスタ３１５は、ソース端子がグランド電源線に、ゲート端子が遅延初期化信号ＤＬＹＩＮＩＴの信号線であるノードＮ８に、ドレイン端子がノードＮ１１にそれぞれ接続されている。ＮＭＯＳトランジスタ３１５は、遅延初期化信号ＤＬＹＩＮＩＴがＬレベルになった場合に非導通状態になり、遅延初期化信号ＤＬＹＩＮＩＴがＨレベルになった場合に導通状態になる。これにより、ＮＭＯＳトランジスタ３１５は、遅延初期化信号ＤＬＹＩＮＩＴがＨレベルになった場合に、ノードＮ１１の電圧をＬレベルにし、遅延回路部７０の出力を初期化する。

インバータ回路３１６は、入力端子がノードＮ１１に接続され、出力端子がインバータ回路３１の入力端子に接続されている。インバータ回路３１６は、上述した閾値電圧（スレッシュホールド電圧Ｖｔｈ）に基づいて、遅延回路部７０の出力信号を論理反転した信号をインバータ回路３２に出力する。

次に、本実施形態における半導体装置１００の動作について説明する。
ます、一例として、半導体装置１００がＣＡトレーニングテストを実行する場合の動作の概要について説明する。

図４は、本実施形態における半導体装置１００のＣＡトレーニングテストの動作を示すタイムチャートである。
この図において、縦軸は、上から順に、クロック信号ＣＫ、アドレス信号ＡＤＤの一部を示す信号ＣＡ、チップセレクト信号ＣＳＮ、クロックイネーブル信号ＣＫＥ、入出力信号ＤＱの偶数ビット信号（ＥｖｅｎＤＱ）及び奇数ビット信号（ＯｄｄＤＱ）を示している。また、横軸は、時間ｔを示している。

まず、ＣＡトレーニングテストを実行する場合に、半導体装置１００は、テストモードにエントリするコマンド信号ＣＭＤが外部から入力され、通常の動作モードからＣＡトレーニングのテストモードに遷移する。ここで、通常の動作モードとは、テストモードを使用しない通常の使用における動作モードのことである。

時刻Ｔ１において、半導体装置１００は、ＣＡトレーニングのテストモードにエントリするコマンド信号ＣＭＤが外部から入力される。ここでは、信号ＣＡに“ＭＲＷ＃４１”が入力され、チップセレクト信号ＣＳＮがＬレベルにされる。
これにより、モードレジスタ８５の“ＭＲＷ＃４１”に対応する信号を更新され、モードレジスタ８５は、ＣＡトレーニングテストを開始させる要求信号ＭＲＷ＃４１をテスト信号発生回路１に供給する。
テスト信号発生回路１は、要求信号ＭＲＷ＃４１に基づいて生成されたテストモードエントリ信号により、内部のラッチがセットされ、テストイネーブル信号ＴＳＴＥＮをテスト回路２に出力する。これにより、テスト回路２は、信号ＯＤＩＳをＬレベルにして、出力回路１１１の出力である入出力信号ＤＱをＬｏｗ−Ｚ状態に制御する。

次に、クロックイネーブル信号ＣＫＥ及びチップセレクト信号ＣＳＮがＬレベルに入力され、信号ＣＡにデータが入力されると、半導体装置１００は、入力されたデータに対応したデータをＬｏｗ−Ｚ状態において、入出力信号ＤＱ（ＥｖｅｎＤＱ，ＯｄｄＤＱ）に出力する。これにより、半導体装置１００は、ＣＡトレーニングテストが実行される。

例えば、時刻Ｔ２及びＴ３において、信号ＣＡにデータ“ＣＡｘＲ”及び“ＣＡｘＲ＃”を入力された場合には、半導体装置１００は、時刻Ｔ４において、データ“ＣＡｘＲ”及び“ＣＡｘＲ＃”を入出力信号ＥｖｅｎＤＱ及びＯｄｄＤＱに出力する。
また、例えば、時刻Ｔ５及びＴ６において、信号ＣＡにデータ“ＣＡｙＲ”及び“ＣＡｙＲ＃”を入力された場合には、半導体装置１００は、時刻Ｔ７において、データ“ＣＡｙＲ”及び“ＣＡｙＲ＃”を入出力信号ＥｖｅｎＤＱ及びＯｄｄＤＱに出力する。

次に、ＣＡトレーニングテストを終了する場合に、半導体装置１００は、テストモードに解除するコマンド信号ＣＭＤが外部から入力され、ＣＡトレーニングのテストモードから通常の動作モードに遷移する。

時刻Ｔ８において、半導体装置１００は、ＣＡトレーニングのテストモードを解除するコマンド信号ＣＭＤが外部から入力される。ここでは、信号ＣＡに“ＭＲＷ＃４２”が入力され、チップセレクト信号ＣＳＮがＬレベルにされる。
これにより、モードレジスタ８５の“ＭＲＷ＃４２”に対応する信号を更新され、モードレジスタ８５は、ＣＡトレーニングテストを終了させる要求信号ＭＲＷ＃４２をテスト信号発生回路１に供給する。
テスト信号発生回路１は、要求信号ＭＲＷ＃４２に基づいて生成されたテストモードエントリ信号により、内部のラッチがリセットされ、ＣＡトレーニングのテストモードを解除する。これにより、半導体装置１００は、時刻Ｔ９において、入出力信号ＥｖｅｎＤＱ及びＯｄｄＤＱをＨｉ−Ｚ状態（ここではdon't care）にする。

次に、本実施形態におけるテスト信号発生回路１の動作について説明する。
図５は、本実施形態におけるテスト信号発生回路１の電源投入時の動作を示すタイムチャートである。ここでは、電源投入時に、ＣＡトレーニングのテストモードに誤ってエントリされてしまった場合の一例について説明する。
この図において、縦軸は、上から順に、電源電圧Ｐｏｗｅｒ、クロックイネーブル信号ＣＫＥ、チップセレクト信号ＣＳＮ、上述した信号ＣＡ、テストイネーブル信号ＴＳＴＥＮ、遅延初期化信号ＤＬＹＩＮＩＴ、Ｄｅｌａｙ回路３１内のノードＮ１１における信号、リセット信号ＴＲＳＴ、信号ＯＤＩＳ、出力回路１１１の出力信号Ｄｏｕｔを示している。また、横軸は、時間ｔを示している。

半導体装置１００に電源電圧Ｐｏｗｅｒが供給され、ＣＡトレーニングのテストモードに誤ってエントリされてしまった場合、半導体装置１００は、内部のテストイネーブル信号ＴＳＴＥＮがＬレベルの状態となる。すなわち、この状態（時刻Ｔ１１）において、テスト信号発生回路１のラッチ１０は、テストイネーブル信号ＴＳＴＥＮにＬレベルを出力している。そのため、テスト回路２は、信号ＯＤＩＳにＬレベルを出力し、出力回路１１１は、出力信号ＤｏｕｔをＬｏｗ−Ｚ状態にする。
なお、時刻Ｔ１１において、テスト信号発生回路１は、クロックイネーブル信号ＣＫＥにＬレベルが、チップセレクト信号ＣＳＮにＨレベルが入力されている。

また、テストイネーブル信号ＴＳＴＥＮをＬレベルにあるため、リセット信号生成回路３０のＤｅｌａｙ回路３１は、テストイネーブル信号ＴＳＴＥＮの遅延した信号の生成を開始する。その結果、Ｄｅｌａｙ回路３１の遅延回路部７０は、ノードＮ１１の電圧を上昇させる。

次に、時刻Ｔ１１から上述した予め設定された期間（第１の期間ＤＬＹ１）経過した時刻Ｔ１２において、ノードＮ１１の電圧がインバータ回路３１６のスレッシュホールド電圧Ｖｔｈに到達し、リセット信号生成回路３０は、リセット信号ＴＲＳＴをＬレベルからＨレベルに遷移させる。

そのため、時刻Ｔ１２において、ラッチ１０がリセットされ、テスト信号発生回路１は、テストイネーブル信号ＴＳＴＥＮをＬレベルからＨレベルに遷移させる。そのため、テスト回路２は、信号ＯＤＩＳにＬレベルからＨレベルに遷移させ（時刻Ｔ１３）、出力回路１１１は、出力信号ＤｏｕｔをＨｉ−Ｚ状態にする（時刻Ｔ１４）。

このように、半導体装置１００では、誤ってエントリされたＣＡトレーニングのテストモードが自動的に解除され、テストモードから通常の動作モードに遷移する。すなわち、時刻Ｔ１３以降において、半導体装置１００は、通常の動作モードにより動作する。
例えば、時刻Ｔ１５において、クロックイネーブル信号ＣＫＥがＬレベルからＨレベルに遷移された場合、出力回路１１１は、通常の動作モードにおける動作として、出力信号ＤｏｕｔをＨｉ−Ｚ状態からＬｏｗ−Ｚ状態にする。

図６は、本実施形態におけるテスト信号発生回路１のテストモード時の動作を示すタイムチャートである。ここでは、テストモードの一例として、ＣＡトレーニングのテストモードにエントリする場合の一例について説明する。

この図において、縦軸は、上から順に、電源電圧Ｐｏｗｅｒ、クロックイネーブル信号ＣＫＥ、チップセレクト信号ＣＳＮ、上述した信号ＣＡ、要求信号ＭＲＷ＃４１、テストモードエントリ信号、テストイネーブル信号ＴＳＴＥＮ、遅延初期化信号ＤＬＹＩＮＩＴ、Ｄｅｌａｙ回路３１内のノードＮ１１における信号、リセット信号ＴＲＳＴ、信号ＯＤＩＳ、出力回路１１１の出力信号Ｄｏｕｔを示している。また、横軸は、時間ｔを示している。

時刻Ｔ２１において、半導体装置１００は、ＣＡトレーニングのテストモードにエントリするコマンド信号ＣＭＤが外部から入力される。なお、時刻Ｔ２１において、テスト信号発生回路１は、クロックイネーブル信号ＣＫＥにＨレベルが入力されている。

ここでは、信号ＣＡに“ＭＲＷ＃４１”が入力され、チップセレクト信号ＣＳＮがＬレベルにされる。これにより、モードレジスタ８５は、要求信号ＭＲＷ＃４１をテスト信号発生回路１に出力する。すなわち、モードレジスタ８５は、要求信号ＭＲＷ＃４１をＬレベルからＨレベルに遷移させる。テスト信号発生回路１のエントリ信号生成回路５０は、要求信号ＭＲＷ＃４１がＬレベルからＨレベルに遷移されるとパルス信号を生成し、生成したパルス信号をテストモードエントリ信号としてラッチ１０に出力する。
これにより、ラッチ１０がセットされ、ラッチ１０は、テストイネーブル信号ＴＳＴＥＮをＨレベルからＬレベルに遷移させる。テスト回路２は、テストイネーブル信号ＴＳＴＥＮがＨレベルからＬレベルに遷移することにより、信号ＯＤＩＳをＬレベルに維持し、出力回路１１１は、出力信号ＤｏｕｔをＬｏｗ−Ｚ状態に維持する。

また、テストイネーブル信号ＴＳＴＥＮがＬレベルになることにより、遅延初期化回路４０は、遅延初期化信号ＤＬＹＩＮＩＴとしてパルス信号をノードＮ８に出力する。これにより、リセット信号生成回路３０は、遅延動作が初期化されて遅延回路部７０の出力を初期化する。すなわち、パルス信号により遅延初期化信号ＤＬＹＩＮＩＴがＨレベルになると、Ｄｅｌａｙ回路３１のＰＭＯＳトランジスタ３１１が非導通状態になり、ＮＭＯＳトランジスタ３１５が導通状態になる。これにより、遅延回路部７０に電流の供給が停止され、ＮＭＯＳトランジスタ３１５が、ノードＮ１１の電荷をグランド電源線に放電し、遅延回路部７０の出力を初期化する。すなわち、ＮＭＯＳトランジスタ３１５が、ノードＮ１１の電圧である遅延回路部７０の出力電圧を初期電圧（グランド電源線の電位）に戻す。

また、パルス信号により遅延初期化信号ＤＬＹＩＮＩＴがＬレベルになると、Ｄｅｌａｙ回路３１のＰＭＯＳトランジスタ３１１が導通状態になり、ＮＭＯＳトランジスタ３１５が非導通状態になる。これにより、遅延回路部７０に電流が供給される。ここで、テストイネーブル信号ＴＳＴＥＮがＬレベルにあるため、遅延回路部７０は、ＰＭＯＳトランジスタ３１２，３１３が導通状態、ＮＭＯＳトランジスタ３１４が非導通状態である。そのため、遅延回路部７０の出力であるノードＮ１１は、ＰＭＯＳトランジスタ３１２，３１３によって電荷が充電され、電圧が上昇する。

次に、時刻Ｔ２２において、クロックイネーブル信号ＣＫＥがＨレベルからＬレベルに遷移される。この場合、半導体装置１００は、ＣＡトレーニングのテストモードの状態であるテストイネーブル信号ＴＳＴＥＮがＬレベルにあるため、出力回路１１１は、出力信号ＤｏｕｔをＬｏｗ−Ｚ状態に維持する。

次に、時刻Ｔ２３において、チップセレクト信号ＣＳＮがＨレベルからＬレベルに遷移されると、テスト信号発生回路１の遅延初期化回路４０は、遅延初期化信号ＤＬＹＩＮＩＴとしてパルス信号をノードＮ８に出力する。リセット信号生成回路３０は、遅延初期化信号ＤＬＹＩＮＩＴにより遅延動作が初期化されて、遅延回路部７０の出力を初期化する。これにより、リセット信号生成回路３０は、リセット信号ＴＲＳＴをＬレベルに維持するため、ラッチ１０は、テストイネーブル信号ＴＳＴＥＮをＬレベルに維持する。なお、遅延初期化信号ＤＬＹＩＮＩＴは、ラッチ１０をセットする信号としてラッチ１０に供給されるため、ラッチ１０は、遅延初期化信号ＤＬＹＩＮＩＴに基づいて、再セットされ、テストイネーブル信号ＴＳＴＥＮをＬレベルに維持する。

次に、チップセレクト信号ＣＳＮがＬレベルにある状態において、信号ＣＡにデータ“ＣＡｘＲ”及び“ＣＡｘＲ＃”が入力される。この場合、半導体装置１００は、時刻Ｔ２３から期間ＤＬＹ２遅延した時刻Ｔ２４において、データ“ＣＡｘＲ”及び“ＣＡｘＲ＃”に対応するデータを出力回路１１１の出力信号Ｄｏｕｔに出力する。なお、チップセレクト信号ＣＳＮは、信号ＣＡにデータ“ＣＡｘＲ”及び“ＣＡｘＲ＃”が入力された後に、ＬレベルからＨレベルに遷移される。すなわち、ここでは、チップセレクト信号ＣＳＮはトグル信号である。

同様に、時刻Ｔ２５において、チップセレクト信号ＣＳＮがＨレベルからＬレベルに遷移されると、遅延初期化回路４０は、再び遅延初期化信号ＤＬＹＩＮＩＴとしてパルス信号をノードＮ８に出力する。リセット信号生成回路３０は、遅延初期化信号ＤＬＹＩＮＩＴにより遅延動作が初期化されて、遅延回路部７０の出力を初期化する。これにより、リセット信号生成回路３０は、リセット信号ＴＲＳＴをＬレベルに維持するため、ラッチ１０は、テストイネーブル信号ＴＳＴＥＮをＬレベルに維持する。

次に、予め設定された期間（第１の期間ＤＬＹ１）、チップセレクト信号ＣＳＮがトグルされなかった場合に、時刻Ｔ２６において、ノードＮ１１の電圧がインバータ回路３１６のスレッシュホールド電圧Ｖｔｈに到達する。これにより、リセット信号生成回路３０は、リセット信号ＴＲＳＴをＬレベルからＨレベルに遷移させて、ラッチ１０をリセットする。テスト信号発生回路１は、テストイネーブル信号ＴＳＴＥＮをＬレベルからＨレベルに遷移させる。すなわち、時刻Ｔ２６において、半導体装置１００は、ＣＡトレーニングのテストモードが解除される。そのため、テスト回路２は、信号ＯＤＩＳにＨレベルを出力し、出力回路１１１は、出力信号ＤｏｕｔをＨｉ−Ｚ状態にする。ここで、時刻Ｔ２１から時刻Ｔ２６の期間Ｐ１が、ＣＡトレーニングのテストモードの期間となる。

次に、エントリ信号生成回路５０が、テストモードエントリ信号として、パルス信号を生成する動作について説明する。
図７は、本実施形態におけるエントリ信号生成回路５０の動作を示すタイムチャートである。
この図において、縦軸は、上から順に、要求信号ＭＲＷ＃４１、ノードＮ１における信号、ノードＮ２における信号（テストモードエントリ信号）を示している。また、横軸は、時間ｔを示している。

時刻Ｔ３１において、要求信号ＭＲＷ＃４１がＬレベルからＨレベルに遷移されると、エントリ信号生成回路５０のＮＡＮＤ回路５４及びインバータ回路５５は、要求信号ＭＲＷ＃４１とノードＮ１における信号とを論理積演算する。ここでは、インバータ回路５５は、ノードＮ２における信号であるテストモードエントリ信号をＬレベルからＨレベルに遷移させる。

インバータ回路５１〜５３は、それぞれ入力端子に入力された信号に対して、所定の遅延時間遅延して出力信号を出力するため、時刻Ｔ３２において、インバータ回路５３は、要求信号ＭＲＷ＃４１を予め設定された期間（第２の期間ＤＬＹ３）遅延されている論理反転された遅延信号を出力する。すなわち、インバータ回路５３は、時刻Ｔ３２において、ノードＮ１における信号をＨレベルからＬレベルに遷移させる。これにより、ＮＡＮＤ回路５４の出力が論理反転し、インバータ回路５５は、ノードＮ２における信号であるテストモードエントリ信号をＨレベルからＬレベルに遷移させる。
このように、エントリ信号生成回路５０は、要求信号ＭＲＷ＃４１がＬレベルからＨレベルに遷移した場合に、予め設定された期間（第２の期間ＤＬＹ３）のパルス幅を有するパルス信号を生成して、ノードＮ２にテストモードエントリ信号として出力する。

なお、解除信号生成回路６０及び遅延初期化回路４０のインバータ回路４２〜４４，４６、及びＮＡＮＤ回路４５は、エントリ信号生成回路５０と同様の回路構成であり、エントリ信号生成回路５０と同様の動作により、パルス信号を生成する。

以上、説明したように、本実施形態における半導体装置１００は、テスト信号発生回路１が、内部回路をテストするテスト回路２に対してテストを開始させるテストモードエントリ信号が入力されると、テストモードエントリ信号により内部のラッチ１０をセットする。テスト信号発生回路１は、テスト回路２に対し、テスト回路２の駆動を許可するテストイネーブル信号ＴＳＴＥＮをラッチ１０から出力する。また、テスト信号発生回路１は、リセット信号生成回路３０と、遅延初期化回路４０とを有している。リセット信号生成回路３０は、ラッチ１０がテストイネーブル信号ＴＳＴＥＮを出力している場合、テストイネーブル信号ＴＳＴＥＮを遅延させて、ラッチ１０をリセットするリセット信号ＴＲＳＴを生成する。遅延初期化回路４０は、ラッチ１０がテストイネーブル信号ＴＳＴＥＮを出力している場合に、外部から供給されるトグル信号（チップセレクト信号ＣＳＮ）に基づいて、リセット信号生成回路３０によるリセット信号ＴＲＳＴを生成する動作を初期化する遅延初期化信号ＤＬＹＩＮＩＴを出力する。

これにより、半導体装置１００は、誤ってテストモードにエントリされたとしても、トグル信号が供給されない期間において、リセット信号生成回路３０によってテストイネーブル信号ＴＳＴＥＮを遅延させて生成されたリセット信号ＴＲＳＴがラッチ１０をリセット（解除）する。よって、半導体装置１００は、誤ってテストモードにエントリされたとしても、テストモードが自動的にリセット（解除）されるので、正常に動作することができる。
また、テストモードにおける動作では、予め設定された期間（第１の期間ＤＬＹ１）以内に、チップセレクト信号ＣＳＮをトグルさせることにより、遅延初期化回路４０が、リセット信号生成回路３０によるリセット信号ＴＲＳＴを生成する動作を初期化する。そのため、半導体装置１００は、テストモードが自動的にリセット（解除）されるのを防止して、正常にテストモードの動作を実行することができる。

また、本実施形態では、リセット信号生成回路３０は、遅延回路部７０と、スイッチ部８０とを備えている。遅延回路部７０は、テストイネーブル信号ＴＳＴＥＮを予め設定された期間（第１の期間ＤＬＹ１）遅延させ、スイッチ部８０は、遅延初期化回路４０から出力される遅延初期化信号ＤＬＹＩＮＩＴに基づいて、遅延回路部７０の出力を初期化する。例えば、遅延回路部７０は、予め設定された期間（第１の期間ＤＬＹ１）をかけて初期電圧から予め定められた閾値電圧（スレッシュホールド電圧Ｖｔｈ）に到達するように、出力信号に出力する出力電圧を変化させる。スイッチ部８０は、遅延初期化回路４０から出力される遅延初期化信号ＤＬＹＩＮＩＴに基づいて、遅延回路部７０の出力電圧を初期電圧に戻す。
これにより、例えば、リセット信号生成回路３０は、チップセレクト信号ＣＳＮが予め設定された期間（第１の期間ＤＬＹ１）トグルされない場合に、テストモードを自動的にリセット（解除）する処理を適切に実行する。また、リセット信号生成回路３０は、チップセレクト信号ＣＳＮが第１の期間ＤＬＹ１以内にトグルされた場合に、テストモードを継続する処理を適切に実行する。すなわち、半導体装置１００は、通常の動作においてテストモードを自動的にリセット（解除）する処理と、テストを実行するテスト動作において、テストモードを継続する処理を、簡易な構成により適切に実行することができる。

また、本実施形態では、遅延初期化回路４０は、チップセレクト信号ＣＳＮ（トグル信号）とテストイネーブル信号ＴＳＴＥＮとに基づいて生成したパルス信号を前記遅延初期化信号として出力する。すなわち、遅延初期化回路４０は、チップセレクト信号ＣＳＮ（トグル信号）とテストイネーブル信号ＴＳＴＥＮとの否定論理和演算を行う。遅延初期化回路４０は、この否定論理和演算により生成された信号と、否定論理和演算により生成された信号を予め設定された期間（第４の期間）遅延させて論理反転させた信号との論理積演算によりパルス信号を生成し、生成したパルス信号を遅延初期化信号ＤＬＹＩＮＩＴとして出力する。
これにより、遅延初期化回路４０は、テストイネーブル信号ＴＳＴＥＮが出力されている場合（Ｌレベルになった場合）に、遅延初期化信号ＤＬＹＩＮＩＴを生成し、テストイネーブル信号ＴＳＴＥＮが出力されていない場合（Ｈレベルになった場合）に遅延初期化信号ＤＬＹＩＮＩＴを生成しない。すなわち、半導体装置１００は、テストモードにおいて遅延初期化回路４０を活性化し、通常の動作において遅延初期化回路４０を非活性化する。
よって、半導体装置１００は、通常の動作において必要のない遅延初期化回路４０を非活性化することにより、消費電力を低減することができる。

なお、本実施形態では、遅延初期化信号ＤＬＹＩＮＩＴが、ラッチ１０をセットする信号として使用されている。この場合、半導体装置１００は、通常の動作において遅延初期化回路４０を非活性化することにより、誤ってテストモードにエントリされてしまう可能性を低減することができる。
また、遅延初期化回路４０は、遅延信号を利用することにより、簡易な構成によりパルス信号を生成することができる。

また、本実施形態では、ラッチ１０は、テストモードエントリ信号、又は遅延初期化信号ＤＬＹＩＮＩＴによりセットされ、テスト回路２に対してテストを終了させるテストモード解除信号、又はリセット信号ＴＲＳＴによりリセットされる。
遅延初期化信号ＤＬＹＩＮＩＴによりラッチ１０がセットされるので、半導体装置１００は、予め設定された期間（第１の期間ＤＬＹ１）以内に、チップセレクト信号ＣＳＮをトグルさせることにより、確実にテストモードを維持することができる。また、テストモード解除信号によりラッチ１０がリセットされるので、半導体装置１００は、例えば、外部からのコマンド処理により、テストモードを解除することができる。

また、本実施形態では、テスト信号発生回路１は、エントリ信号生成回路５０と、解除信号生成回路６０とを備えている。エントリ信号生成回路５０は、テストを開始させる要求信号ＭＲＷ＃４１を予め設定された期間（第２の期間）遅延させて論理反転させた信号と、テストを開始させる要求信号ＭＲＷ＃４１との論理積演算を行う。そして、エントリ信号生成回路５０は、この論理積演算により生成したパルス信号をテストモードエントリ信号として出力する。また、解除信号生成回路６０は、テストを終了させる要求信号ＭＲＷ＃４２を予め設定された期間（第３の期間）遅延させて論理反転させた信号と、テストを終了させる要求信号ＭＲＷ＃４２との論理積演算を行う。そして、解除信号生成回路６０は、この論理積演算により生成したパルス信号をテストモード解除信号として出力する。
これにより、テスト信号発生回路１は、テストモードエントリ信号及びテストモード解除信号としてパルス信号を簡易な構成により生成することができる。

なお、本発明は、上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。
上記の実施形態において、テスト信号発生回路１は、ＣＡトレーニングのテストモードにエントリする形態を説明したが、他のテストモードにエントリする形態でもよい。また、半導体装置１００は、テストモードの数に応じて複数のテスト信号発生回路１を備える形態でもよい。
また、上記の実施形態において、遅延初期化回路４０、エントリ信号生成回路５０、及び解除信号生成回路６０は、３段の直列接続されたインバータ回路の遅延により、パルス信号を生成している形態を説明したが、これに限定されるものではない。ラッチ１０のセット又はリセットに必要なパルス幅やインバータ回路の遅延量に応じて、直列接続するインバータ回路の段数を変更してもよい。

また、上記の実施形態において、半導体装置１００がＳＤＲＡＭである形態について説明したが、他の半導体装置に適用する形態でもよい。
例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、テスト信号発生回路１を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。

また、上記の実施形態において、トランジスタは、電界効果トランジスタ（Field Effect Transistor；FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有してもよい。
更に、ＮＭＯＳトランジスタは、第１導電型のトランジスタ、ＰＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。

１…テスト信号発生回路、２…テスト回路。１０…ラッチ、１１，１２，４１…ＮＯＲ回路、２１，２３，３２，４２，４３，４４，４６，５１，５２，５３，５５，６１，６２，６３，６５，３１６…インバータ回路、２２，４５，５４，６４…ＮＡＮＤ回路、３０…リセット信号生成回路、３１…Ｄｅｌａｙ回路、４０…遅延初期化回路、５０…エントリ信号生成回路、６０…解除信号生成回路、７０…遅延回路部、８０…スイッチ部、７１ａ，７１ｂ…クロック端子、７１ｃ…クロックイネーブル端子、７２ａ，７２ｂ，７２ｃ，７２ｄ…コマンド端子、７３…アドレス端子、７４…データ入出力端子、８１…コマンド入力回路、８２…コマンドでコーダ、８３…アドレス入力回路、８４…アドレスラッチ回路、８５…モードレジスタ、８６…カラム系制御回路、８７…ロウ系制御回路、８８…ロウデコーダ、８９…カラムデコーダ、９０…メモリセルアレイ、９１…センス回路、９２…データアンプ、９３…クロック入力回路、９４…ＤＬＬ回路、１００…半導体装置、１１０…入出力回路、１１１…出力回路、１１２…入力回路、３１１，３１２，３１３…ＰＭＯＳトランジスタ、３１４，３１５…ＮＭＯＳトランジスタ

Claims (7)

1. 内部回路をテストするテスト回路に対してテストを開始させるテストモードエントリ信号が入力されたことに応じて、内部のラッチをセットすることにより、前記テスト回路に対し、前記テスト回路の駆動を許可するテストイネーブル信号を前記ラッチから出力するテスト信号発生回路を備え、
   前記テスト信号発生回路が、
   前記ラッチが前記テストイネーブル信号を出力している場合、前記テストイネーブル信号を遅延させて、前記ラッチをリセットするリセット信号を生成するリセット信号生成回路と、
   前記ラッチが前記テストイネーブル信号を出力している場合に、外部から供給されるトグル信号に基づいて、前記リセット信号生成回路による前記リセット信号を生成する動作を初期化する遅延初期化信号を出力する遅延初期化回路と、
   を有していることを特徴とする半導体装置。
2. 前記リセット信号生成回路は、
   前記テストイネーブル信号を予め設定された期間遅延させる遅延回路部と、
   前記遅延初期化回路から出力される前記遅延初期化信号に基づいて、前記遅延回路部の出力を初期化するスイッチ部と、
   を備えることを特徴とする請求項１に記載の半導体装置。
3. 前記遅延回路部は、前記予め設定された期間をかけて初期電圧から予め定められた閾値電圧に到達するように、出力信号に出力する出力電圧を変化させ、
   前記スイッチ部は、前記遅延初期化回路から出力される前記遅延初期化信号に基づいて、前記出力電圧を前記初期電圧に戻す
   ことを特徴とする請求項２に記載の半導体装置。
4. 前記遅延初期化回路は、
   前記トグル信号と前記テストイネーブル信号とに基づいて生成したパルス信号を前記遅延初期化信号として出力する
   ことを特徴とする請求項３に記載の半導体装置。
5. 前記遅延初期化回路は、
   前記トグル信号と前記テストイネーブル信号との否定論理和演算により生成された信号と、当該否定論理和演算により生成された信号を予め設定された期間遅延させて論理反転させた信号との論理積演算によりパルス信号を生成し、生成した当該パルス信号を前記遅延初期化信号として出力する
   ことを特徴とする請求項４に記載の半導体装置。
6. 前記ラッチは、
   前記テストモードエントリ信号、又は前記遅延初期化信号によりセットされ、前記テスト回路に対してテストを終了させるテストモード解除信号、又は前記リセット信号によりリセットされる
   ことを特徴とする請求項５に記載の半導体装置。
7. 前記テスト信号発生回路は、
   テストを開始させる要求信号を予め設定された期間遅延させて論理反転させた信号と、前記テストを開始させる要求信号との論理積演算により生成したパルス信号を前記テストモードエントリ信号として出力するエントリ信号生成回路と、
   テストを終了させる要求信号を予め設定された期間遅延させて論理反転させた信号と、前記テストを終了させる要求信号との論理積演算により生成したパルス信号を前記テストモード解除信号として出力する解除信号生成回路と、
   を備えることを特徴とする請求項６に記載の半導体装置。

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