JP2013029926A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置は、内部回路をテストするテスト回路2に対してテストを開始させるテストモードエントリ信号が入力されたことに応じて、内部のラッチ10をセットすることにより、テスト回路2に対し、テスト回路2の駆動を許可するテストイネーブル信号をラッチ10から出力するテスト信号発生回路1を備える。テスト信号発生回路1が、ラッチ10がテストイネーブル信号を出力している場合、テストイネーブル信号を遅延させて、ラッチ10をリセットするリセット信号を生成するリセット信号生成回路30と、ラッチ10がテストイネーブル信号を出力している場合に、外部から供給されるトグル信号に基づいて、リセット信号生成回路30によるリセット信号を生成する動作を初期化する遅延初期化信号を出力する遅延初期化回路40と、を有している。
【選択図】図2
Description
しかしながら、上述のような半導体装置は、テストコマンドを使用しない通常の使用において誤ってテストモードにエントリされると、テストモードを解除できずに正常に動作できない場合がある。例えば、上述のような半導体装置が、出力端子をLow−Z(ローインピーダンス)状態にするテストモードを有しており、誤ってこのテストモードにエントリされてしまった場合を考える。この場合には、上述のような半導体装置は、ユーザーが意図しないテストモードを実行してしまい、正しくはHi−Z状態になる場合にも出力端子がLow−Z状態になるため、正常に動作できないことがある。
図1は、本実施形態による半導体装置100を示す概略ブロック図である。
半導体装置100は、例えば、外部から供給されるクロック信号に同期して動作するSDRAM(Synchronous Dynamic Random Access Memory)である場合の一例について説明する。
クロック入力回路93は、外部クロック信号CK,CKNに基づいて単相の内部クロック信号PreCLKを生成し、これをDLL回路94に供給する。DLL回路94は、内部クロック信号PreCLKに基づいて、位相制御された内部クロックLCLKを生成し、データ入出力回路110に供給する。
モードレジスタ85は、アドレス信号ADD及びコマンド信号CMDに基づいて生成された、例えば、後述する要求信号MRW#41及び要求信号MRW#42を出力する。
なお、図1にはデータ入出力端子74を1つだけ示しているが、複数個設けても構わない。ここでは、データ入出力端子74が複数ビット幅の信号である入出力信号DQを入出力する例について説明する。
出力回路111は、データアンプ92から供給されるリードデータRDをデータ入出力端子74に出力する、又はデータ入出力端子74をHi−Z状態(ハイインピーダンス状態)にする。なお、出力回路111は、CAトレーニング(CA Training)のテストモードの際に、データ入出力端子74をLow−Z(ロウインピーダンス)状態にする。CAトレーニングのテストモードについては、詳細に後述する。
また、入力回路112は、外部からデータ入出力端子74を介して、メモリセルアレイ90に書き込むライトデータを取り込む。
また、テスト信号発生回路1は、例えば、CAトレーニングのテストを終了する際に、モードレジスタ85から要求信号MRW#42が供給される。テスト信号発生回路1は、モードレジスタ85から供給される要求信号MRW#42に基づいて、テストイネーブル信号TSTENの出力を停止する。ここで、テストイネーブル信号TSTENは、例えば、テスト回路2の駆動を許可する場合にLレベル(ロウレベル)になり、テスト回路2の駆動を禁止する場合にHレベル(ハイレベル)になる。また、要求信号MRW#41及び要求信号MRW#42は、Hレベルになった場合に有効な状態であり、Lレベルになった場合に無効な状態である。
すなわち、テスト信号発生回路1は、例えば、要求信号MRW#41がHレベルになった場合に、テストイネーブル信号TSTENをHレベルからLレベルに遷移させる。また、テスト信号発生回路1は、例えば、要求信号MRW#42がHレベルになった場合に、テストイネーブル信号TSTENをLレベルからHレベルに遷移させる。
図2は、テスト信号発生回路1及びテスト回路2を示すブロック図である。
この図において、テスト信号発生回路1は、ラッチ10、リセット信号生成回路30、遅延初期化回路40、エントリ信号生成回路50、及び解除信号生成回路60を備えている。
また、ラッチ10は、NOR回路(否定論理和演算回路)11,12を備えている。
また、リセット信号生成回路30は、後述する遅延初期化回路40から出力される遅延初期化信号DLYINITに基づいて、リセット信号TRSTを生成する動作を初期化する。リセット信号生成回路30は、例えば、遅延初期化信号DLYINITがHレベルになった場合に、リセット信号TRSTを生成する動作を初期化する。すなわち、リセット信号生成回路30は、テストイネーブル信号TSTENがLレベルになった場合、且つ、予め設定された期間(第1の期間)、遅延初期化信号DLYINITがLレベルを維持した場合に、リセット信号TRSTをHレベルにする。
リセット信号生成回路30は、Delay回路31と、インバータ回路32とを備えている。
インバータ回路32は、Delay回路31から出力された信号を論理反転し、リセット信号TRSTとして、ラッチ10のNOR回路12に出力する。
遅延初期化回路40は、インバータ回路42〜44,46、NAND回路45、及びNOR回路41を備えている。
インバータ回路42〜44,46、及びNAND回路45は、上述したエントリ信号生成回路50及び解除信号生成回路60と同様の回路である。インバータ回路42〜44は、直列に接続されており、インバータ回路42の入力端子がノードN6に接続され、インバータ回路44の出力端子がノードN7に接続されている。インバータ回路44は、NOR回路41の出力信号が予め設定された期間(第4の期間)遅延されて論理反転された遅延信号を出力する。ここで、予め設定された期間の遅延は、インバータ回路42〜44による合計の遅延量に対応する。
NAND回路45及びインバータ回路46は、インバータ回路44から出力された信号と、NOR回路41の出力信号との論理積演算を行い、パルス信号を遅延初期化信号DLYINITとして生成する。ここで、インバータ回路46は、インバータ回路42〜44によって生成された上述した予め設定された期間(第4の期間)の遅延に応じたパルス幅のパルス信号を出力する。なお、このパルス信号は、チップセレクト信号CSN(トグル信号)のトグルによって、例えば、上述した予め設定された期間の遅延に応じたパルス幅の間、Hレベルにされる。
テスト回路2は、例えば、テストイネーブル信号TSTENがLレベルになった場合(CAトレーニングのテストモードの場合)に、信号ODISをLレベルにする。また、テスト回路2は、テストイネーブル信号TSTENがHレベルになった場合(通常動作の場合)に、クロックイネーブル信号CKEの論理レベルに応じて、信号ODISをHレベル又はLレベルにする。この場合、テスト回路2は、例えば、クロックイネーブル信号CKEがLレベルになった場合に、信号ODISをHレベルにし、クロックイネーブル信号CKEがHレベルになった場合に、信号ODISをLレベルにする。
また、テスト回路2は、インバータ回路21,23、及びNAND回路22を備えている。
NAND回路22は、他方の入力端子がテストイネーブル信号TSTENの信号線であるノードN5に接続され、出力端子がインバータ回路23の入力端子に接続されている。NAND回路22及びインバータ回路23は、論理積演算回路として機能し、インバータ回路23の出力が信号ODISとして出力回路111に供給される。
図3は、本実施形態におけるDelay回路31の構成の一例を示すブロック図である。
この図において、Delay回路31は、遅延回路部70、スイッチ部80、及びインバータ回路316を備えている。
スイッチ部80は、PMOSトランジスタ311及びNMOSトランジスタ315を備えている。
NMOSトランジスタ315は、ソース端子がグランド電源線に、ゲート端子が遅延初期化信号DLYINITの信号線であるノードN8に、ドレイン端子がノードN11にそれぞれ接続されている。NMOSトランジスタ315は、遅延初期化信号DLYINITがLレベルになった場合に非導通状態になり、遅延初期化信号DLYINITがHレベルになった場合に導通状態になる。これにより、NMOSトランジスタ315は、遅延初期化信号DLYINITがHレベルになった場合に、ノードN11の電圧をLレベルにし、遅延回路部70の出力を初期化する。
ます、一例として、半導体装置100がCAトレーニングテストを実行する場合の動作の概要について説明する。
この図において、縦軸は、上から順に、クロック信号CK、アドレス信号ADDの一部を示す信号CA、チップセレクト信号CSN、クロックイネーブル信号CKE、入出力信号DQの偶数ビット信号(EvenDQ)及び奇数ビット信号(OddDQ)を示している。また、横軸は、時間tを示している。
これにより、モードレジスタ85の“MRW#41”に対応する信号を更新され、モードレジスタ85は、CAトレーニングテストを開始させる要求信号MRW#41をテスト信号発生回路1に供給する。
テスト信号発生回路1は、要求信号MRW#41に基づいて生成されたテストモードエントリ信号により、内部のラッチがセットされ、テストイネーブル信号TSTENをテスト回路2に出力する。これにより、テスト回路2は、信号ODISをLレベルにして、出力回路111の出力である入出力信号DQをLow−Z状態に制御する。
また、例えば、時刻T5及びT6において、信号CAにデータ“CAyR”及び“CAyR#”を入力された場合には、半導体装置100は、時刻T7において、データ“CAyR”及び“CAyR#”を入出力信号EvenDQ及びOddDQに出力する。
これにより、モードレジスタ85の“MRW#42”に対応する信号を更新され、モードレジスタ85は、CAトレーニングテストを終了させる要求信号MRW#42をテスト信号発生回路1に供給する。
テスト信号発生回路1は、要求信号MRW#42に基づいて生成されたテストモードエントリ信号により、内部のラッチがリセットされ、CAトレーニングのテストモードを解除する。これにより、半導体装置100は、時刻T9において、入出力信号EvenDQ及びOddDQをHi−Z状態(ここではdon't care)にする。
図5は、本実施形態におけるテスト信号発生回路1の電源投入時の動作を示すタイムチャートである。ここでは、電源投入時に、CAトレーニングのテストモードに誤ってエントリされてしまった場合の一例について説明する。
この図において、縦軸は、上から順に、電源電圧Power、クロックイネーブル信号CKE、チップセレクト信号CSN、上述した信号CA、テストイネーブル信号TSTEN、遅延初期化信号DLYINIT、Delay回路31内のノードN11における信号、リセット信号TRST、信号ODIS、出力回路111の出力信号Doutを示している。また、横軸は、時間tを示している。
なお、時刻T11において、テスト信号発生回路1は、クロックイネーブル信号CKEにLレベルが、チップセレクト信号CSNにHレベルが入力されている。
例えば、時刻T15において、クロックイネーブル信号CKEがLレベルからHレベルに遷移された場合、出力回路111は、通常の動作モードにおける動作として、出力信号DoutをHi−Z状態からLow−Z状態にする。
これにより、ラッチ10がセットされ、ラッチ10は、テストイネーブル信号TSTENをHレベルからLレベルに遷移させる。テスト回路2は、テストイネーブル信号TSTENがHレベルからLレベルに遷移することにより、信号ODISをLレベルに維持し、出力回路111は、出力信号DoutをLow−Z状態に維持する。
図7は、本実施形態におけるエントリ信号生成回路50の動作を示すタイムチャートである。
この図において、縦軸は、上から順に、要求信号MRW#41、ノードN1における信号、ノードN2における信号(テストモードエントリ信号)を示している。また、横軸は、時間tを示している。
このように、エントリ信号生成回路50は、要求信号MRW#41がLレベルからHレベルに遷移した場合に、予め設定された期間(第2の期間DLY3)のパルス幅を有するパルス信号を生成して、ノードN2にテストモードエントリ信号として出力する。
また、テストモードにおける動作では、予め設定された期間(第1の期間DLY1)以内に、チップセレクト信号CSNをトグルさせることにより、遅延初期化回路40が、リセット信号生成回路30によるリセット信号TRSTを生成する動作を初期化する。そのため、半導体装置100は、テストモードが自動的にリセット(解除)されるのを防止して、正常にテストモードの動作を実行することができる。
これにより、例えば、リセット信号生成回路30は、チップセレクト信号CSNが予め設定された期間(第1の期間DLY1)トグルされない場合に、テストモードを自動的にリセット(解除)する処理を適切に実行する。また、リセット信号生成回路30は、チップセレクト信号CSNが第1の期間DLY1以内にトグルされた場合に、テストモードを継続する処理を適切に実行する。すなわち、半導体装置100は、通常の動作においてテストモードを自動的にリセット(解除)する処理と、テストを実行するテスト動作において、テストモードを継続する処理を、簡易な構成により適切に実行することができる。
これにより、遅延初期化回路40は、テストイネーブル信号TSTENが出力されている場合(Lレベルになった場合)に、遅延初期化信号DLYINITを生成し、テストイネーブル信号TSTENが出力されていない場合(Hレベルになった場合)に遅延初期化信号DLYINITを生成しない。すなわち、半導体装置100は、テストモードにおいて遅延初期化回路40を活性化し、通常の動作において遅延初期化回路40を非活性化する。
よって、半導体装置100は、通常の動作において必要のない遅延初期化回路40を非活性化することにより、消費電力を低減することができる。
また、遅延初期化回路40は、遅延信号を利用することにより、簡易な構成によりパルス信号を生成することができる。
遅延初期化信号DLYINITによりラッチ10がセットされるので、半導体装置100は、予め設定された期間(第1の期間DLY1)以内に、チップセレクト信号CSNをトグルさせることにより、確実にテストモードを維持することができる。また、テストモード解除信号によりラッチ10がリセットされるので、半導体装置100は、例えば、外部からのコマンド処理により、テストモードを解除することができる。
これにより、テスト信号発生回路1は、テストモードエントリ信号及びテストモード解除信号としてパルス信号を簡易な構成により生成することができる。
上記の実施形態において、テスト信号発生回路1は、CAトレーニングのテストモードにエントリする形態を説明したが、他のテストモードにエントリする形態でもよい。また、半導体装置100は、テストモードの数に応じて複数のテスト信号発生回路1を備える形態でもよい。
また、上記の実施形態において、遅延初期化回路40、エントリ信号生成回路50、及び解除信号生成回路60は、3段の直列接続されたインバータ回路の遅延により、パルス信号を生成している形態を説明したが、これに限定されるものではない。ラッチ10のセット又はリセットに必要なパルス幅やインバータ回路の遅延量に応じて、直列接続するインバータ回路の段数を変更してもよい。
例えば、CPU(Central Processing Unit)、MCU(Micro Control Unit)、DSP(Digital Signal Processor)、ASIC(Application Specific Integrated Circuit)、ASSP(Application Specific Standard Product)、メモリ(Memory)等の半導体装置全般に、テスト信号発生回路1を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOC(システムオンチップ)、MCP(マルチチップパッケージ)やPOP(パッケージオンパッケージ)などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
更に、NMOSトランジスタは、第1導電型のトランジスタ、PMOSトランジスタは、第2導電型のトランジスタの代表例である。
Claims (7)
- 内部回路をテストするテスト回路に対してテストを開始させるテストモードエントリ信号が入力されたことに応じて、内部のラッチをセットすることにより、前記テスト回路に対し、前記テスト回路の駆動を許可するテストイネーブル信号を前記ラッチから出力するテスト信号発生回路を備え、
前記テスト信号発生回路が、
前記ラッチが前記テストイネーブル信号を出力している場合、前記テストイネーブル信号を遅延させて、前記ラッチをリセットするリセット信号を生成するリセット信号生成回路と、
前記ラッチが前記テストイネーブル信号を出力している場合に、外部から供給されるトグル信号に基づいて、前記リセット信号生成回路による前記リセット信号を生成する動作を初期化する遅延初期化信号を出力する遅延初期化回路と、
を有していることを特徴とする半導体装置。 - 前記リセット信号生成回路は、
前記テストイネーブル信号を予め設定された期間遅延させる遅延回路部と、
前記遅延初期化回路から出力される前記遅延初期化信号に基づいて、前記遅延回路部の出力を初期化するスイッチ部と、
を備えることを特徴とする請求項1に記載の半導体装置。 - 前記遅延回路部は、前記予め設定された期間をかけて初期電圧から予め定められた閾値電圧に到達するように、出力信号に出力する出力電圧を変化させ、
前記スイッチ部は、前記遅延初期化回路から出力される前記遅延初期化信号に基づいて、前記出力電圧を前記初期電圧に戻す
ことを特徴とする請求項2に記載の半導体装置。 - 前記遅延初期化回路は、
前記トグル信号と前記テストイネーブル信号とに基づいて生成したパルス信号を前記遅延初期化信号として出力する
ことを特徴とする請求項3に記載の半導体装置。 - 前記遅延初期化回路は、
前記トグル信号と前記テストイネーブル信号との否定論理和演算により生成された信号と、当該否定論理和演算により生成された信号を予め設定された期間遅延させて論理反転させた信号との論理積演算によりパルス信号を生成し、生成した当該パルス信号を前記遅延初期化信号として出力する
ことを特徴とする請求項4に記載の半導体装置。 - 前記ラッチは、
前記テストモードエントリ信号、又は前記遅延初期化信号によりセットされ、前記テスト回路に対してテストを終了させるテストモード解除信号、又は前記リセット信号によりリセットされる
ことを特徴とする請求項5に記載の半導体装置。 - 前記テスト信号発生回路は、
テストを開始させる要求信号を予め設定された期間遅延させて論理反転させた信号と、前記テストを開始させる要求信号との論理積演算により生成したパルス信号を前記テストモードエントリ信号として出力するエントリ信号生成回路と、
テストを終了させる要求信号を予め設定された期間遅延させて論理反転させた信号と、前記テストを終了させる要求信号との論理積演算により生成したパルス信号を前記テストモード解除信号として出力する解除信号生成回路と、
を備えることを特徴とする請求項6に記載の半導体装置。
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JP2011164354A JP2013029926A (ja) | 2011-07-27 | 2011-07-27 | 半導体装置 |
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Cited By (2)
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JP2013140659A (ja) * | 2012-01-05 | 2013-07-18 | Sk Hynix Inc | 半導体システムおよびコマンドアドレスのセットアップ/ホールドタイム調整方法 |
KR20180008105A (ko) * | 2016-07-15 | 2018-01-24 | 에스케이하이닉스 주식회사 | 반도체 테스트 장치 및 반도체 테스트 방법 |
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2011
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