KR100554983B1 - 테스트 모드시에 리페어 상태를 감지할 수 있는 반도체 장치 - Google Patents

테스트 모드시에 리페어 상태를 감지할 수 있는 반도체 장치 Download PDF

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Abstract

본 발명은 퓨즈를 이용한 리페어 공정을 진행하여 패키지까지 되어 있는 반도체 장치의 불량분석을 용이하게 하기 위해서, 리페어 어드레스의 입력에 대응하는 에러가 발생한 단위셀과 예비셀을 선택적으로 억세스할 수 있는 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 활성화된 데이터 억세스용 리페어신호에 응답하여, 에러가 발견된 단위셀을 예비셀로 대체하여 억세스하는 반도체 메모리 장치에 있어서, 리페어 공정시에 저장된 리페어 어드레스와, 데이터 억세스를 위해 입력되는 어드레스를 비교하여 일치하면 리페어신호를 활성화시켜 출력하는 리페어 어드레스 비교수단; 및 테스트 모드신호가 제1 레벨에서는 상기 리페어신호를 버퍼링하여 상기 데이터억세스용 리페어신호로 출력하고, 상기 테스트 모드신호가 제2 레벨에는 상기 리페어신호의 활성화여부에 관계없이 비활성화된 데이터 억세스용 리페어신호를 출력하는 테스트 제어수단을 구비하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, 퓨즈, 테스트, 리페어.

Description

테스트 모드시에 리페어 상태를 감지할 수 있는 반도체 장치{SEMICONDUCTOR DEVICE FOR DETECTING REPAIR STATE IN TEST MODE}
도1은 종래기술에 의한 반도체 메모리 장치를 나타내는 블럭구성도.
도2는 도1에 도시된 리페어 어드레스 비교부를 나타내는 회로도.
도3은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 나타내는 회로도.
도4는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 다르게 구성한 회로도.
도5는 본 발명의 바람직한 제3 실시예에 따른 반도체 장치를 나타내는 블럭구성도.
도6은 도5에 도시된 트리밍 회로를 나타내는 회로도.
* 도면의 주요부분에 대한 부호설명 *
MN1 ~ MN22 : 앤모스트랜지스터
f1 ~ f22 : 퓨즈
MP0, MP2 : 피모스트랜지스터
ND1, ND2 : 낸드게이트
I1 ~ I7 : 인버터
본 발명은 반도체 장치에 관한 것으로서, 특히 레이저를 조사하여 퓨즈(fuse)를 블로잉(blowing)시킴으로서 에러가 발생한 회로를 리페어(repair)할 수 있는 반도체 장치의 효율적인 테스트에 관한 것이다.
반도체 메모리 장치 제조시 수 많은 노멀셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행 하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 노멀셀에만 결함이 발생하였는데도 불구하고 반도체 메모리 장치 전체를 불량품으로 폐기하는 것은 수율(yield)측면에서 비효율적인 처리방법이다.
따라서, 현재는 메모리장치 내에 미리 설치해둔 예비셀을 이용하여 불량이 발생한 노멀셀을 대체함으로써, 전체 메모리를 되살려 주는 방식으로 수율 향상을 이루고 있다.
예비셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(sparecolumn)을 미리 설치해 두어 결함이 발생된 불량이 발생한 노멀셀을 로우/컬럼 단위의 예비셀로 치환해 주는 방식으로 진행된다.
이를 자세히 살펴보면, 웨이퍼 가공 완료후 테스트를 통해 불량이 발생한 노 멀셀을 골라내면 그에 해당하는 어드레스(address)를 예비셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 이 발생한 노멀셀에 해당하는 어드레스 신호가 입력되면, 예비셀이 대신하여 선택되는 것이다.
전술한 프로그램 방식 중에서, 가장 널리 사용되는 방식이 레이저 빔으로 퓨즈를 태워 끊어버림으로서 어드레스의 경로를 바꾸는 방식인데, 레이저의 조사에 의해 끊어지는 배선을 퓨즈라 한다.
도1은 종래기술에 의한 반도체 메모리 장치를 나타내는 블럭구성도이다.
도1을 참조하여 살펴보면, 종래기술에 의한 반도체 메모리 장치는 입력되는 어드레스(A<0:21>)가 리페어된 어드레스인지를 판단하고, 그에 대응하여 리페어신호(htiz)를 활성화시켜 출력하는 리페어 어드레스 비교부(10)와, 다수의 노멀셀을 구비하는 노멀셀블럭(30)과, 노멀셀블럭(30)에 에러가 발생하였을 때에 리페어 공정에서 대체하기 위한 다수의 예비셀을 구비하는 예비셀블럭(40)과, 리페어신호(hitz)에 응답하여, 노멀셀블럭(30)에서 데이터를 억세스할 지 예비셀블럭(40)에서 데이터를 억세스할 지를 제어하는 데이터억세스 제어부(20)를 구비한다.
리페어 어드레스 비교부(10)는 초기화신호(ba)에 초기화되어, 입력되는 어드레스(A<0:21>)가 리페어 어드레스인지를 비교하여, 리페어 어드레스이면 리페어신호(hitz)를 로우레벨로 활성화시켜 출력한다.
이어서 데이터 억세스제어부(20)에서는 데이터 억세스를 하는 전반적인 과정 을 제어하게 되는데, 리페어신호(hitz)가 비활성화상태로 입력되면 노멀셀블럭에서 데이터가 억세스되도록 제어한다. 만약 리페어신호(hitz)가 활성화되어 입력되면 억세스될 노멀셀에 에러가 발생하여 에비셀로 대체되어야 하므로, 예비셀블럭(40)에서 데이터가 억세스될 수 있도록 제어한다.
도2는 도1에 도시된 리페어 어드레스 비교부(10)를 나타내는 회로도이다.
도2를 참조하여 살펴보면, 리페어 어드레스 비교부(10)는 초기화신호(ba)를 입력받고, 일측은 전원전압단(VDD)에 타측은 노드(N)에 접속된 피모스트랜지스터(MP0)와, 일측이 노드(N)에 연결된 다수의 퓨즈(f1 ~ f22)와, 일측으로 각각의 퓨즈의 일측에 연결되고, 타측은 접지전압단(VSS)에 연결되며 각각 한 비트의 어드레스(A0 ~ A21)를 입력받는 모스트랜지스터(MN1 ~ MN22)를 구비한다.
도1과 도2를 참조하여 종래기술에 의한 메모리 장치의 동작을 살펴본다.
먼저, 제조가 완료된 반도체 메모리 장치를 웨이퍼상태에서 테스트하여 에러가 발견된 노멀셀을 찾는다. 노멀셀에 에러가 발견되면, 에러가 발생한 노멀셀의 어드레스에 대응하여 예비셀이 에러가 발생한 노멀셀을 대체될 수 있도록, 리페어 어드레스 비교부(10)의 퓨즈(f1~f22)를 선택적으로 블로잉시키는 리페어공정을 진행한다.
전술한 바와 같이 리페어 공정시에 하나의 단위셀을 하나의 예비셀로 대체하는 것이 아니고, 에러가 발생한 노멀셀이 포함되는 워드라인을 예비워드라인으로 대체하는 것이다. 이어서 패키지 공정을 진행하게 된다.
계속해서 도2를 참조하여 리페어 어드레스 비교부(10)의 동작을 살펴보면, 초기화신호(ba)가 초기동작시 로우레벨로 입력되면, 피모스트랜지스터(MP0)가 턴온되어 노드(N)는 하이레벨로 초기 셋팅된다.
이후 입력되는 어드레스에 의해 턴온되는 모스트랜지스터와 블로잉된 퓨즈가 일치하게 되면, 노드(N)의 전압레벨은 하이레벨로 유지가 된다.
만약 입력되는 어드레스에 의해 턴온되는 모스트랜지스터와 블로잉된 퓨즈가 서로 일치하지 않게 되면, 노드(N)는 하이레벨에서 로우레벨로 천이하게 된다.
만약 리페어공정에서 블로잉된 퓨즈가 f1,f3,f4 라면, 입력되는 어드레스가 00001101 이라면, 노드(N)은 하이레벨을 유지할 것이고, 다른 어드레스가 입력되면 로우레벨을 유지할 것이다.
노드(N)가 하이레벨을 유지한다는 것은 입력된 어드레스가 리페어된 어드레스가 되는 것으로 출력신호인 리페어신호(hitz)를 로우레벨로 활성화시켜 출력하게 되는 것이다. 노드(N)이 로우레벨로 천이한다는 것은 입력된 어드레스가 리페어되지 않는 어드레스가 되는 것으로, 출력신호인 리페어신호(hitz)는 하이레벨로 비활성화시켜 출력하게 되는 것이다.
따라서 하나의 리페어 어드레스 비교부(10)는 하나의 어드레스를 비교하여 리페어신호(hitz)를 활성화 또는 비활성화시켜 출력하게 되며, 반도체 메모리 장치에 구비되는 리페어 어드레스 비교부의 수에 따라 리페어될 수 있는 어드레스의 수도 정해지게 된다.
전술한 바와 같이, 약간의 노멀셀에 에러가 있을 때에는 예비셀이 대체하여 억세스될 수 있도록 리페어 공정을 진행하여, 수율향상을 하고 있다.
그러나, 리페어 공정을 진행한 후 패키지 상태에서 다시 테스트를 해보면 여전히 에러가 계속 발견되는 경우가 자주 있다.
이 때에는 어디서 에러가 발생했는지에 관해 불량분석을 하게되는데, 리페어된 어드레스가 문제가 되는지, 아니면 예비셀에 에러가 있는 지, 이미 패키지까지 되어 있는 상태에서는 반도체 메모리 장치의 알기가 무척 어렵다.
본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 퓨즈를 이용한 리페어 공정을 진행하여 패키지까지 되어 있는 반도체 장치의 불량분석을 용이하게 하기 위해서, 리페어 어드레스의 입력에 대응하는 에러가 발생한 단위셀과 예비셀을 선택적으로 억세스할 수 있는 메모리 장치를 제공함을 목적으로 한다.
또한, 구비된 퓨즈를 선택적으로 블로잉함으로서 내부상태를 트리밍할 수 있는 반도체 장치에 있어서, 테스트모드시에 트리밍하기 이전 상태와 트리밍한 후의 상태를 선택할 수 있는 반도체 장치를 제공함을 목적으로 한다.
본 발명은 상기의 과제를 달성하기 위하여, 활성화된 데이터 억세스용 리페어신호에 응답하여, 에러가 발견된 단위셀을 예비셀로 대체하여 억세스하는 반도체 메모리 장치에 있어서, 리페어 공정시에 저장된 리페어 어드레스와, 데이터 억세스 를 위해 입력되는 어드레스를 비교하여 일치하면 리페어신호를 활성화시켜 출력하는 리페어 어드레스 비교수단; 및 테스트 모드신호가 제1 레벨에서는 상기 리페어신호를 버퍼링하여 상기 데이터억세스용 리페어신호로 출력하고, 상기 테스트 모드신호가 제2 레벨에는 상기 리페어신호의 활성화여부에 관계없이 비활성화된 데이터 억세스용 리페어신호를 출력하는 테스트 제어수단을 구비하는 반도체 메모리 장치를 제공한다.
또한 본 발명은 각각 구비된 퓨즈의 블로잉여부에 의해 각각 트리밍신호를 활성화시켜 출력하는 단위 트리밍회로를 다수구비하는 트리밍회로; 상기 트리밍신호를 디코딩하여 구동전압의 레벨을 조정하기 위한 디코딩신호를 출력하는 디코더; 및 상기 디코딩신호에 응답하여 레벨이 조정된 구동전압을 출력하는 전압제어부를 구비하며, 상기 단위 트리밍회로는 일측이 전원전압단에 접속되고, 제어신호를 게이트로 입력받는 제1 모스트랜지스터; 상기 제1 모스트랜지스터의 타측에 연결된 일측단이 연결된 전압트리밍용 퓨즈; 게이트로 초기화신호를 입력받고, 상기 전압트리밍용 퓨즈의 타측과 접지전압단을 연결하는 제2 모스트랜지스터; 게이트로 테스트모드신호를 입력받는 인버터; 상기 인버터의 출력과 상기 퓨즈의 타측에 인가되는 신호를 입력받는 낸드게이트; 및 상기 낸드게이트의 출력을 반전하여 출력하는 인버터를 구비하는 것을 특징으로 하는 반도체 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 나타내는 회로도이다.
도3을 참조하여 살펴보면, 본 실시예에 따른 메모리 장치는 활성화된 데이터 억세스용 리페어신호(hitz)에 응답하여, 에러가 발견된 단위셀을 예비셀로 대체하여 억세스하기 위해, 리페어 공정시에 저장된 리페어 어드레스와, 데이터 억세스를 위해 입력되는 어드레스를 비교하여 일치하면 리페어신호(hit)를 활성화시켜 출력하는 리페어 어드레스 비교부(400)와, 테스트 모드신호(tm)가 로우레벨인 경우에는 리페어신호(hit)를 반전하여 데이터엑세스용 리페어신호(hitz)로 출력하고, 테스트 모드신호(tm)가 하이레벨인 경우에는 리페어신호(hit)의 활성화여부에 관계없이 비활성화된 데이터 억세스용 리페어신호(hitz)를 출력하는 테스트 제어부(100)를 구비한다.
또한, 테스트 제어부(100)는 테스트 모드신호(tm)를 반전하여 출력하는 인버터(I2)와, 리페어 어드레스 비교부(400)에서 출력되는 리페어신호(hit)와 인버터(I2)의 출력을 입력받아 데이터 억세스용 리페어신호(hitz)로 출력하는 낸드게이트(ND1)를 구비한다.
리페어 어드레스 비교부(400)는 리페어 어드레스를 저장하기 위해 리페어 공정시 선택적으로 블로잉되기 위한 다수의 퓨즈(f23 ~ f44)와, 각각의 게이트로 데이터 억세스를 위해 입력되는 어드레스(A<0:~21>)를 입력받고, 퓨즈의 일측과 접지전원단(VDD)사이에 각각 연결되는 다수의 앤모스트랜지스터(MN23 ~ MN44)와, 게이 트로 초기화신호(ba)를 입력받으며, 전원전압단(VDD)과 다수의 퓨즈의 타측을 공통으로 연결하는 피모스트랜지스터(MP1)를 구비하며, 노드(N)로 리페어신호(hit)를 출력하게 된다.
이하에서 도3을 참조하여 본 실시예에 따른 메모리 장치의 동작을 살펴본다.
리페어 어드레스 비교부(400)에 구비되는 다수의 퓨즈는 리페어 공정시에 에러가 발견된 어드레스에 대응하여 선택적으로 블로잉된다.
이후에 테스트 모드시에 테스트 모드신호(tm)를 로우레벨로 입력시키면 리페어 어드레스 비교부(400)의 출력신호인 리페어신호(hitz)가 반전되어 데이터 억세스용 리페어신호(hit)로 출력한다.
이를 보다 구체적으로 살펴보면, 테스트 모드신호(tm)를 로우레벨로 입력시키면 낸드게이트(ND1)는 인버터와 같은 역할을 하게 된다.
따라서 리페어신호(hit)가 하이레벨로 활성화된 상태이면, 데이터억세스용 리페어신호(hitz)는 로우레벨로 활성화되어 출력된다. 또한, 리페어신호(hit)가 로우레벨로 비활성화된 상태이면, 데이터억세스용 리페어신호(hitz)는 하이레벨로 비활성화되어 출력된다.
로우레벨의 초기화신호(ba)에 의해 노드(N)가 하이레벨을 유지하고 있는 상태에서, 입력되는 어드레스(A0:21>)가 블로잉된 퓨즈와 일치하게 되면, 노드(N)의 레벨을 하이레벨로 유지시키게 된다. 이 경우가 리페어신호(hit)가 활성화되어 출력되는 경우이다.
만약 입력되는 어드레스(A0:21>)가 블로잉된 퓨즈와 일치하지 않는다면, 노 드(N)의 레벨이 로우레벨로 되며, 이 경우가 리페어신호(hit)가 비활성화되어 출력되는 경우이다.
여기서 입력되는 어드레스(A0:21>)가 블로잉된 퓨즈와 일치한다는 것은 입력되는 어드레스(A<0:21>) 중 '1' 하이레벨로 입력되는 신호는 블로잉된 퓨즈에 대응하는 모스트랜지스터의 게이트로만 입력된다는 것을 의미한다.
계속해서 살펴보면, 테스트 모드신호(tm)를 하이레벨로 입력시키면, 리페어 어드레스 비교부(400)의 출력신호인 리페어신호(hit)에 관계없이, 항상 데이터 억세스 리페어신호(hit)를 하이레벨로 비활성화상태로 출력된다.
여기서 테스트 모드신호(tm)를 하이레벨로 입력시켜 데이터 억세스 리페어신호(hit)가 하이레벨로 비활성화되도록 출력한다는 것은, 리페어된 예비셀을 억세스하는 것이 아니라 에러가 발생한 노멀셀에 데이터를 억세스한다는 것을 말한다.
따라서 테스트모드신호(tm)를 로우레벨로 입력시키면, 리페어된 상태로 메모리 장치를 구동시키는 것이고, 테스트모드신호(tm)를 하이레벨로 입력시키면, 리페어되기 이전의 상태로 메모리 장치를 구동시키는 것을 의미한다.
본 발명에 의해서 메모리 장치를 패키지까지 한 상태에서 불량분석을 할 때에 테스트모드를 적절히 입력시킴으로서 리페어전 후의 상황을 비교하면서 테스트를 진행할 수 있어서, 설계불량분석이 용이하게 되었다.
도4는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 다르게 구성한 회로도이다. 도4에 도시된 제2 실시예에 따른 메모리 장치는 리페어 어드레스 비교부(400)는 같은 구성을 가지고, 테스트 제어부(200)의 구성만 다른 구성을 가 지고 있다.
도4를 참조하여 살펴보면, 테스트 제어부(200)는 리페어 어드레스 비교부(400)에서 출력되는 리페어신호(hit)를 반전하여 출력하는 인버터(I3)와, 인버터(I3)의 출력과 테스트 모드신호(tm)를 입력받는 노어게이트(NOR1)와, 노어게이트(NOR1)의 출력을 반전하여 데이터 억세스용 리페어신호(hitz)로 출력하는 인버터(I4)를 구비한다.
제2 실시예에 따른 반도체 메모리 장치의 전체적인 동작은 제1 실시예에 따른 반도체 메모리 장치와 같으므로, 자세한 동작설명은 생략한다.
전술한 바에서는 리페어 어드레스를 감지하는 회로를 예를 들어 설명하였으나, 구비된 퓨즈를 선택적으로 블로잉함으로서 내부동작상태를 변화시킬 수 있는 반도체 장치에 본 발명을 적용하는 것이 가능하다.
도5와 도6은 본 발명의 아이디어를 전압레벨을 조정하는 트리밍회로에 적용한 예를 보여주고 있다.
도5를 참조하여 살펴보면, 전압을 조정하기 위한 전압 트리밍회로는 각각 구비된 퓨즈의 블로잉여부에 의해 각각 트리밍신호(trim1 ~ trimN)를 활성화시켜 출력하는 단위 트리밍회로(331,332,...)를 다수 구비하는 트리밍부(330)와, 트리밍신호(trim1 ~ trimN)를 디코딩하여 전원전압(VDD)의 전압레벨을 조정하기 위한 디코딩신호(dec)를 출력하는 디코더(340)와, 디코딩신호(dec)에 응답하여 레벨이 조정된 전원전압(VDD)을 출력하는 전압제어부(350)를 구비한다. 또한 전압트리밍회로는 트리밍부(330)를 초기화시키기 위한초기셋팅부(310)와 트리밍을 제어하기 위한 트리밍제어부(320)을 구비하고 있다.
도6은 도5에 도시된 트리밍 회로를 나타내는 회로도이다.
도6을 참조하여 살펴보면, 단위 트리밍부(331)는 일측이 전원전압단(VDD)에 접속되고, 제어신호(cmo)를 게이트로 입력받는 모스트랜지스터(MP3)와 모스트랜지스터(MNt)의 타측에 연결된 일측단이 연결된 전압트리밍용 퓨즈(ft)와, 게이트로 초기화신호(fp)를 입력받고, 전압트리밍용 퓨즈(ft)의 타측과 접지전압단(VSS)을 연결하는 모스트랜지스터(MNt)와, 게이트로 테스트모드신호(tm2)를 입력받는 인버터(I5)와, 인버터(I5)의 출력과 퓨즈(ft)의 타측에 인가되는 신호(X)를 입력받는 낸드게이트(ND2) 및 낸드게이트(ND2)의 출력을 반전하여 출력하는 인버터(I6)를 구비한다.
도5은 반도체 장치에서 전압트리밍을 하기 위한 회로인데, 트리밍신호(trim1 ~ trimN)를 디코더(340)에서 디코딩하여 출력하면, 전압제어부(350)는 전압조정된 전원전압(VDD)을 출력하게 된다.
반도체 장치를 제조하고 나면, 여러 변수때문에 설계시 원했던 전압레벨이 출력되지 않는데, 웨이퍼레벨 전압트리밍 회로에 구비되는 퓨즈를 선택적으로 블로잉시킴으로서 전원전압레벨을 조정하고 있다.
테스트모드신호가 로우레벨로 입력된 상태에서, 단위트리밍부(331)는 퓨즈(ft)가 블로잉되면 로우레벨의 신호가 낸드게이트(ND2)로 출력하고, 낸드게이트(ND2)에서는 하이레벨의 신호가 출력되어 최종 트리밍신호(trim1)는 로우레벨로 트리밍되지 않는 비활성화 신호가 출력된다.
만약 퓨즈(ft)가 블로잉되지 않았다면 낸드게이트(ND2)로 하이레벨의 신호가 입력되고, 낸드게이트(ND2)의 출력은 로우레벨이 되어 최종 트리밍신호(trim1)은 하이레벨로 트리밍된 활성화된 신호가 출력된다.
한편, 테스트 모드신호(tm2)가 하이레벨로 입력되면, 낸드게이트(ND2)는 항상 로우레벨로 출력되며, 최종 트리밍신호(trim1)는 로우레벨로 트리밍되지 않는 상태의 신호가 출력된다.
본 발명에 의해 각 단위트리밍부(331)에 입력되는 테스트모드(tm2)를 로우레벨로 입력시키면 트리밍된 신호가 출력되며, 테스트모드(tm1)를 하이레벨로 입력시면 전압 트리밍하기전의 신호를 그대로 출력시킬 수 있게 된다.
따라서 본 발명에 의해 전압을 조정하기 전의 상태와 전압을 조정한 후의 상태를 파악할 수 있어서, 전압트리밍하는데 있어서의 불량을 분석하는데 용이하게 되었다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 실시예에서는 퓨즈를 이용하여 메모리 장치를 리페어하거나 반도체 장치의 내부 상태를 변화시켰을 때에 변화시키기 전의 상태를 유지하기 위한 경우에 대하여 설명하였으나, 경우에 따라서는 안티퓨즈를 이용하여 내부상태를 변화시 킬 수 도 있다. 따라서 안티퓨즈를 구비하여 리페어 공정을 진행하는 반도체 메모리 장치나 내부상태를 변화시키는 반도체 장치에서도 본 발명의 아이디어를 적용시킬 수 있다.
본 발명에 의해서 퓨즈를 이용한 리페어 공정을 진행하여 패키지까지 되어 있는 반도체 장치에서, 리페어 어드레스의 입력에 의해 대체된 예비셀의 억세스를 테스트할 수도 있고, 리페어 어드레스의 입력에 관계없이 에러가 발생한 단위셀에 대한 억세스 테스트를 할 수 있어, 불량분석을 용이하게 할 수 있다.
또한 본 발명에 의해서, 구비된 퓨즈를 선택적으로 블로잉함으로서 내부상태를 트리밍할 수 있는 반도체 장치에 있어서, 테스트 모드시에 트리밍하기 이전 상태와 트리밍한 후의 상태를 선택하여 동작시킬 수 있기 때문에, 불량분석을 용이하게 할 수 있다.
따라서 본 발명에 의해서 반도체 장치의 불량분석을 용이하게 할 수 있음으로 해서 테스트 시간을 크게 줄일 수 있고, 이로 인하여 전체적인 반도체 장치의 개발기간을 줄일 수 있다.

Claims (5)

  1. 삭제
  2. 활성화된 데이터 억세스용 리페어신호에 응답하여, 에러가 발견된 단위셀을 예비셀로 대체하여 억세스하는 반도체 메모리 장치에 있어서,
    리페어 공정시에 저장된 리페어 어드레스와, 데이터 억세스를 위해 입력되는 어드레스를 비교하여 일치하면 리페어신호를 활성화시켜 출력하는 리페어 어드레스 비교수단; 및
    테스트 모드신호가 제1 레벨에서는 상기 리페어신호를 버퍼링하여 상기 데이터억세스용 리페어신호로 출력하고, 상기 테스트 모드신호가 제2 레벨에는 상기 리페어신호의 활성화여부에 관계없이 비활성화된 데이터 억세스용 리페어신호를 출력하는 테스트 제어수단을 구비하며,
    상기 테스트 제어수단은
    상기 테스트 모드신호를 반전하여 출력하는 인버터; 및
    상기 리페어 어드레스 비교수단에서 출력되는 리페어신호와 상기 인버터의 출력을 입력받아 상기 데이터 억세스용 리페어신호를 출력하는 낸드게이트
    를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 리페어 어드레스 비교수단에서 출력되는 리페어신호를 반전하여 출력하는 제1 인버터;
    상기 인버터의 출력과 상기 테스트 모드신호를 입력받는 노어게이트; 및
    상기 노어게이트의 출력을 반전하여 상기 데이터 억세스용 리페어신호를 출력하는 제2 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 리페어 어드레스 비교수단은
    상기 리페어 어드레스를 저장하기 위해 상기 리페어 공정시 선택적으로 블로잉되기 위한 다수의 퓨즈;
    각각의 게이트로 데이터 억세스를 위해 입력되는 어드레스를 입력받고 상기 퓨즈의 일측과 접지전원단사이에 각각 연결되는 다수의 제1 모스트랜지스터; 및
    게이트로 초기화신호를 입력받으며, 전원전압단과 상기 다수의 퓨즈의 타측을 공통으로 연결하는 제2 모스트랜지스터를 구비하며, 상기 퓨즈의 공통 타측단으로 상기 리페어신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 각각 구비된 퓨즈의 블로잉여부에 의해 각각 트리밍신호를 활성화시켜 출력하는 단위 트리밍회로를 다수구비하는 트리밍회로;
    상기 트리밍신호를 디코딩하여 구동전압의 레벨을 조정하기 위한 디코딩신호를 출력하는 디코더; 및
    상기 디코딩신호에 응답하여 레벨이 조정된 구동전압을 출력하는 전압제어부를 구비하며,
    상기 단위 트리밍회로는
    일측이 전원전압단에 접속되고, 제어신호를 게이트로 입력받는 제1 모스트랜지스터; 상기 제1 모스트랜지스터의 타측에 연결된 일측단이 연결된 전압트리밍용 퓨즈; 게이트로 초기화신호를 입력받고, 상기 전압트리밍용 퓨즈의 타측과 접지전압단을 연결하는 제2 모스트랜지스터; 게이트로 테스트모드신호를 입력받는 인버터; 상기 인버터의 출력과 상기 퓨즈의 타측에 인가되는 신호를 입력받는 낸드게이트; 및 상기 낸드게이트의 출력을 반전하여 출력하는 인버터를 구비하는 것을 특징으로 하는 반도체 장치.
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