JP3978591B2 - 半導体メモリ装置のカラムリペア回路及びカラムリペア方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置のカラムリペア回路及びカラムリペア方法に関し、特に、隣接ブロックメモリアレイのローリペアラインを共有する構造を有し、ローアクティブ（row active）時に、外部から入力されるブロックアドレスをカラムリペアするブロックアドレスに合わせて変更するように改善された半導体メモリ装置のカラムリペア回路及びカラムリペア方法に関する。
【０００２】
【従来の技術】
一般に、ＤＲＡＭを構成している多数の微細セルの中で何れか１つでも欠陥が発生すれば、そのＤＲＡＭは正常に機能できなくなる。したがって、この対策として、予めＤＲＡＭ内に予備メモリセルを設け、不良セルを予備メモリセルに代替させるという冗長性を持たせたリダンダンシー方式を採用することによって、ＤＲＡＭの歩留まりを改善している。
【０００３】
このようなリダンダンシー方式は、チップ内の特定のメモリセルが不良と判断されたとき、この不良セルを、ワードアドレスで指定されるロー（row）単位またはビットアドレスで指定されるカラム（column）単位で、予めチップ内に用意されたリダンダンシーセル（redundancy cell）に代替させることによって、そのチップを不良として破棄すること無く使用できるようにするためのものである。以下において、不良セルをロー単位で代替するリダンダンシーセルをローリペアラインと記し、不良セルをカラム単位で代替するリダンダンシーセルをカラムリペアラインと記す。
【０００４】
以下、従来のリペア方法に関して、図１〜図３を参照して説明する。
【０００５】
図１は、１個のメモリバンク２を８個のブロックメモリアレイで構成する典型的なＤＲＡＭの構造を示すブロック図である。
【０００６】
ここで、Ｘ−デコーダ４とＹ−デコーダ６は、各ブロックに含まれたセルのアクティブ状態を制御するためのローアドレス、カラムアドレス等の信号を提供するように構成されている。
【０００７】
図１において、アドレスＫ，Ｊ，Ｉはブロック選択アドレスであり、それぞれのブロックは不良セルを救済するために、予備メモリセルの活性化ラインであるローリペアライン及びカラムリペアラインを所定の本数備えている。しかし、１個のブロックにおいてリペアによって救済できる量には限界があるため、リペア効率を向上させるためには隣接ブロックのリペアラインをさらに用いることができることが望ましい。
【０００８】
ここで、隣接ブロックとは、図１に示されているように、アドレスビットＩ、Ｋが同じであり、アドレスビットＪにより選択されるブロック対の中の一方のブロックに対する他方のブロックを意味する。
【０００９】
リペアする場合、ブロック対の中の何れのブロックのリペアラインを用いるかは隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ＜０：７＞により決定され、この隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ＜０：７＞はローヒューズボックス（図示せず）から出力される信号であり、ローヒューズボックス内部のヒューズの切断状態により決定される。
【００１０】
即ち、入力されたブロックアドレスの隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ＜ｉ＞（ｉ＝０〜７）がハイレベル（High Level）であれば、その入力されたブロックアドレスに該当するブロックのリペアラインをリペアに用い、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ＜ｉ＞がローレベル（Low Level）であれば、入力されたブロックアドレスに該当するブロックの隣接ブロックのリペアラインをリペアに用いる。
【００１１】
例えば、ブロック０のローリペアラインを全て使用しており、ブロック０に対するローリペアがさらに必要である場合、ブロック０の隣接ブロックであるブロック２のローリペアラインを用いるために、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ＜０＞がローレベルで供給される。したがって、たとえブロック０に該当するブロックアドレス（例えば［０００］）が入力されても、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ＜０＞がローレベルであることから、ブロック０の隣接ブロックであるブロック２のローリペアラインが選択されることとなる。
【００１２】
一方、カラムリペア方法においても、上記と同様にブロックアドレス情報を使用し、選択されたブロックに欠陥セルがある場合、欠陥セルを含むカラムを、予備メモリ領域のカラムリペアラインに代替させる。
【００１３】
しかし、上記のような隣接ブロック間でローリペアラインを共有する従来のリペア方式では、ローリペアが隣接ブロックのローリペアラインを利用して行われた場合、カラムリペア状態が考慮されない問題点がある。
【００１４】
以下、隣接ブロック間でローリペアラインを共有する従来のリペア方式においてカラムリペア状態が考慮されていないカラムリペア回路に関して、図２及び図３を参照して説明する。
【００１５】
図２は、隣接ブロック間でローリペアラインを共有するリペア方式においてカラムリペア状態が考慮されていない従来のカラムリペア回路を示す回路図であり、カラムリダンダンシーヒューズ部２０、カラムリダンダンシーデコード部３０及びカラムリダンダンシー決定部４０から構成されている。
【００１６】
ここで、カラムリダンダンシーヒューズ部２０は、カラムリダンダンシースタート信号ＹＲＥＤＳＴとブロックアドレスＲＡＴ＜９：１１＞、反転ブロックアドレスＲＡＢ＜９：１１＞を受信し、カラムアドレス制御信号ＹＦＳ＜１：７＞とカラムアドレス制御信号の初期化信号ＹＦＪＢを生成する。ここで、３ビットのブロックアドレスＲＡＴ＜９：１１＞は、図１に示したアドレスＫ，Ｊ，Ｉに対応しており、ＲＡＢ＜９：１１＞は、ＲＡＴ＜９：１１＞の各ビットの信号レベルを反転したものである。
【００１７】
カラムリダンダンシーデコード部３０は、カラムアドレス制御信号ＹＦＳ＜１：７＞、カラムアドレス制御信号の初期化信号ＹＦＪＢを使用して、カラムアドレスＢＹＡＣ＜１：７＞をデコードし、デコードカラムアドレスＹＡＪ＜１：７＞を生成する。
【００１８】
カラムリダンダンシー決定部４０は、デコードカラムアドレスＹＡＪ＜１：７＞を使用して、カラムリペアのためのカラムリダンダンシー信号ＹＲＥＤＣを生成する。
【００１９】
このような構成を有するカラムリペア回路は、外部から入力されるブロックアドレスＲＡＴ＜９：１１＞、ＲＡＢ＜９：１１＞がそのままカラムリペア回路に入力されるため、ローリペア時にカラムリペア状態が反映されず、カラムに欠陥があることを検出できない問題点を有している。
【００２０】
具体的に図３を参照して説明すれば、例えばブロック２のカラムに欠陥があってカラムリペアされており、且つブロック０のローリペアが隣接ブロックであるブロック２を利用して行なわれると仮定すれば、ブロック０のローリペアのために選択されたブロック２のローリペアラインに対するカラムの欠陥状態がローリペアに反映されなければならない。即ち、ブロック２のローリペアラインに対するカラムの欠陥を救済するために、ブロック２のローリペアされたラインの欠陥セルのあるカラムが、カラムリペアラインを使用して予備メモリのカラムに代替されなければならない。
【００２１】
例えば、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ＜０＞がハイレベルである場合、入力されたブロックアドレス［０００］が指定するブロックのローリペアライン、即ち、ブロック０のローリペアラインが使用されることから、ブロック２に存在するカラムの欠陥の影響は生じない。
【００２２】
しかし、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ＜０＞がローレベルである場合には、隣接ブロック（ブロック２）のローリペアラインが使用されるが、入力されるブロックアドレスが、ブロック２に該当するブロックアドレス［０１０］では無く、ブロック０に該当するブロックアドレス［０００］であるため、ブロック２の欠陥状態が検出されない。したがって、カラムの欠陥状態が、隣接ブロックのローリペアラインを使用したローリペア時には反映されないこととなる。
【００２３】
【発明が解決しようとする課題】
したがって、本発明の目的は、隣接ブロックのローリペアラインを共有する半導体メモリ装置のリペア回路において、ローリペアのために選択された隣接ブロックのローリペアラインのカラムに欠陥が存在する場合、該カラム欠陥状態を反映して欠陥のあるカラムをリペアすることができ、半導体メモリ装置のリペア効率を向上させることができる半導体メモリ装置のカラムリペア回路及びカラムリペア方法を提供することにある。
【００２４】
【課題を解決するための手段】
本発明に係る半導体メモリ装置のカラムリペア回路は、カラムリダンダンシースタート信号に応じて、外部から入力されるブロックアドレスによって指定されるブロックのローリペアラインを用いるか、又は前記ブロックの隣接ブロックのローリペアラインを用いるかを決定する隣接ブロック選択信号を生成する隣接ブロック選択ヒューズ部、前記隣接ブロック選択信号、前記ブロックアドレス、該ブロックアドレスの各ビットを反転させた反転ブロックアドレス、及び前記カラムリダンダンシースタート信号が入力され、複数のカラムアドレス制御信号及び該カラムアドレス制御信号の初期化信号を生成するカラムリダンダンシーヒューズ部、前記初期化信号及び複数の前記カラムアドレス制御信号に応じて、入力されるカラムアドレスをデコードしてデコードカラムアドレスを生成するカラムリダンダンシーデコード部、及び前記デコーデドカラムアドレスに応じてカラムリダンダンシー信号を生成するカラムリダンダンシー決定部を備えていることを特徴とする。
【００２５】
また、本発明に係る半導体メモリ装置のカラムリペア方法は、カラムリダンダンシースタート信号に応じて、外部から入力されるブロックアドレスによって指定されるブロックのローリペアラインを用いるか、又は前記ブロックの隣接ブロックのローリペアラインを用いるかを決定する隣接ブロック選択信号を生成する第１ステップ、前記ブロックアドレスの中の隣接ブロックを指定する隣接ブロック指定ビット、及び前記ブロックアドレスの各ビットを反転させた反転ブロックアドレスの中の隣接ブロックを指定する反転隣接ブロック指定ビットを、前記隣接ブロック選択信号がハイレベルであればそのまま伝達し、前記隣接ブロック選択信号がローレベルであれば交換して伝達する第２ステップ、該第２ステップによって処理された前記隣接ブロック指定ビット及び前記反転隣接ブロック指定ビットと、前記ブロックアドレス及び前記反転ブロックアドレスの中から前記隣接ブロック指定ビット及び前記反転隣接ブロック指定ビットを除いた複数のビットと、前記カラムリダンダンシースタート信号とに応じて、複数のカラムアドレス制御信号及び該カラムアドレス制御信号の初期化信号を生成する第３ステップ、複数の前記カラムアドレス制御信号及び前記初期化信号に応じて、カラムアドレスをデコードしてデコードカラムアドレスを生成する第４ステップ、及び前記デコードカラムアドレスに応じてカラムリダンダンシー信号を生成し、欠陥のあるカラムをリペアする第５ステップを含んでいることを特徴とする。
【００２６】
【発明の実施の形態】
以下、本発明に係る好ましい実施の形態を、図面を参照して説明する。
【００２７】
図４は、本発明の好ましい実施の形態に係る半導体メモリ装置のカラムリペア回路を示すブロック図であり、隣接ブロック選択ヒューズ部１００、カラムリダンダンシーヒューズ部２００、カラムリダンダンシーデコード部３００、及びカラムリダンダンシー決定部４００を備えて構成されている。図４に示すカラムリペア回路は、１つのメモリブロック、例えば図１に示したメモリブロック０〜７の何れか１つのブロックに対するカラムリペア回路である。
【００２８】
隣接ブロック選択ヒューズ部１００は、カラムリダンダンシースタート信号ＹＲＥＤＳＴが入力され、外部から入力されるブロックアドレスが指定するブロックのローリペアラインを用いるか、又は隣接ブロックのローリペアラインを用いるかを決定するための隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂを生成する。
【００２９】
カラムリダンダンシーヒューズ部２００は、外部から入力されたブロックアドレスビットＲＡＴ＜１０＞とＲＡＴ＜１０＞の反転信号である反転ブロックアドレスビットＲＡＢ＜１０＞とを、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂの信号レベルに応じて、そのまま伝達又は交換して伝達した後、ブロックアドレスビットＲＡＴ＜１０＞、反転ブロックアドレスビットＲＡＢ＜１０＞、カラムリダンダンシースタート信号ＹＲＥＤＳＴ、及び複数のブロックアドレスビットＲＡＴ＜９＞、ＲＡＴ＜１１＞、反転ブロックアドレスビットＲＡＢ＜９＞、ＲＡＢ＜１１＞を使用して、カラムアドレス制御信号ＹＦＳ＜１：７＞及びカラムアドレス制御信号の初期化信号ＹＦＪＢを生成する。
【００３０】
カラムリダンダンシーデコード部３００は、カラムアドレス制御信号ＹＦＳ＜１：７＞、カラムアドレス制御信号の初期化信号ＹＦＪＢを使用してカラムアドレスＢＹＡＣ＜１：７＞をデコードし、デコードカラムアドレスＹＡＪ＜１：７＞を生成する。
【００３１】
カラムリダンダンシー決定部４００は、デコードカラムアドレスＹＡＪ＜１：７＞を使用してカラムリダンダンシー信号ＹＲＥＤＣを生成する。
【００３２】
次に、上記したカラムリペア回路の各部の内部構成と動作を説明する。
【００３３】
図５は、図４に示した隣接ブロック選択ヒューズ部１００の回路図であり、ＰＭＯＳトランジスタＰ１は、ゲートにカラムリダンダンシースタート信号ＹＲＥＤＳＴが入力され、そのソース及びドレインが電源電圧Ｖｄｄ及びノードＡにそれぞれ接続されている。ＰＭＯＳトランジスタＰ２は、ゲートにノードＡの信号を反転させるインバータＩ３の出力信号が入力され、そのソース及びドレインが電源電圧Ｖｄｄ及びノードＡにそれぞれ接続されている。ＮＭＯＳトランジスタＮ１は、ゲートにカラムリダンダンシースタート信号ＹＲＥＤＳＴが入力され、そのソースが接地電圧Ｖｓｓに接続されている。ＮＭＯＳトランジスタＮ２はゲートに電源電圧Ｖｄｄが入力され、そのソースがＮＭＯＳトランジスタＮ１のドレインに接続されている。ヒューズＦ１は、ＮＭＯＳトランジスタＮ２のドレイン及びノードＡの間に接続されている。ＮＡＮＤゲートＮＤ１は、ローアクティブ時にハイレベルにイネーブルされるカラムリダンダンシースタート信号ＹＲＥＤＳＴをバッファした後の出力信号、即ち２回反転させて元の信号レベルに戻すために直列接続された２個のインバータＩ１及びＩ２の出力信号と、ノードＡの信号とが入力されて、否定論理積演算を行なう。インバータＩ４、Ｉ５は、ＮＡＭＤゲートＮＤ１の出力信号をバッファして、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂとして出力する。
【００３４】
次に、上記した隣接ブロック選択ヒューズ部１００の動作を、図５を参照して説明する。
【００３５】
先ず、図５に示した信号等を説明する。カラムリダンダンシースタート信号ＹＲＥＤＳＴはローアクティブ時にハイレベルにイネーブルされる信号である。隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂは、初期状態において、後述するカラムリダンダンシー信号ＹＲＥＤＣがローレベルとなり、予備メモリセルではなく本来のメモリセルを使用するためのメインカラムデコーダ（図示せず）がイネーブルになるように、カラムリダンダンシースタート信号ＹＲＥＤＳＴがローレベルに設定されることによって、ＮＡＮＤゲートＮＤ１への入力がローレベルとなり、ヒューズＦ１のカットの有無に係わりなくハイレベルになる信号である。このとき、ノードＡは、ＰＭＯＳトランジスタＰ１のターンオンによってハイレベルになる。
【００３６】
図５において、ヒューズＦ１がカットされていなければ、ローアクティブ、即ちカラムリダンダンシースタート信号ＹＲＥＤＳＴがハイレベルにイネーブルされた場合、ＮＭＯＳトランジスタＮ１へのディスチャージ経路（discharge path）が形成され、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂがハイレベルになる。従って、この場合、入力されたブロックアドレスが指定するブロックのローリペアラインが用いられる。
【００３７】
逆に、ヒューズＦ１がカットされていれば、ローアクティブ時にＮＭＯＳトランジスタＮ１へのディスチャージ経路が遮断されることから、ＹＲＥＤＳＴがハイレベルとなった場合においても、ノードＡは初期状態と同じ状態、即ちハイレベルに維持され、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂがローレベルになる。この場合には、入力されたブロックアドレスが指定するブロックの隣接ブロックのローリペアラインが用いられる。
【００３８】
即ち、ヒューズＦ１のカットの有無によって、隣接ブロックのリペアラインを使用するか否かを指定することができる。
【００３９】
次に、図４に示したカラムリダンダンシーヒューズ部２００の構成と動作を、図６を参照して説明する。
【００４０】
図６はカラムリダンダンシーヒューズ部２００の内部構成を示した回路図であり、カラムリダンダンシーヒューズ部２００は、アドレス伝達部２１０、ヒューズ部２２０、制御信号発生部２３０及び初期化信号発生部２４０を備えて構成されている。
【００４１】
図６において、ＲＡＴ＜９：１１＞はローアクティブ時に外部から入力されるブロックアドレスであり、ＲＡＢ＜９：１１＞はブロックアドレスＲＡＴ＜９：１１＞を反転した反転ブロックアドレスである。ＹＲＥＤＳＴは、ローアクティブ時にハイレベルにイネーブルされるカラムリダンダンシースタート信号である。ＹＦＪＢは、初期状態において、カラムリダンダンシースタート信号ＹＲＥＤＳＴがローレベルに設定されることによって、ハイレベルにプリチャージされるカラムリダンダンシー制御信号の初期化信号である。
【００４２】
ここで、アドレス伝達部２１０は、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂを反転させるインバータＩ６及びＩ７と、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ及びインバータＩ６、Ｉ７の出力信号の制御下で、隣接ブロックを指定する隣接ブロック指定ビット（Ｊ−ブロックアドレスビット）ＲＡＴ＜１０＞又はこの反転信号である反転隣接ブロック指定ビットＲＡＢ＜１０＞を伝達する伝達ゲートＴ１〜Ｔ４とから構成されている。
【００４３】
アドレス伝達部２１０は、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂがハイレベルであれば、外部から入力されたブロックアドレスビットＲＡＴ＜１０＞、ＲＡＢ＜１０＞を、各々ヒューズ部２２０のＮＭＯＳトランジスタＮ６のゲート、Ｎ７のゲートに伝達し、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂがローレベルであれば、外部から入力されたブロックアドレスビットＲＡＴ＜１０＞、反転信号ＲＡＢ＜１０＞を、各々ヒューズ部２２０のＮＭＯＳトランジスタＮ７のゲート、Ｎ６のゲートに伝達する。
【００４４】
ヒューズ部２２０には、アドレス伝達部２１０の出力信号、カラムリダンダンシースタート信号ＹＲＥＤＳＴ、Ｋ及びＩ−ブロックアドレスビットＲＡＴ＜９＞、ＲＡＴ＜１１＞、これらの反転信号ＲＡＢ＜９＞、ＲＡＢ＜１１＞が入力され、ローリペア及びカラムリペアの有無に対応してカットされたヒューズＦ２〜Ｆ７によって、制御信号発生部２３０への出力信号が決定される。
【００４５】
ヒューズ部２２０において、インバータＩ８、Ｉ９はカラムリダンダンシースタート信号ＹＲＥＤＳＴを連続して２回反転、即ちバッファする。ＰＭＯＳトランジスタＰ３はゲートにカラムリダンダンシースタート信号ＹＲＥＤＳＴが入力され、そのソース及びドレインが電源電圧Ｖｄｄ及びノードＢにそれぞれ接続されている。インバータＩ１０の入力端子はノードＢに接続されている。ＰＭＯＳトランジスタＰ４はゲートにインバータＩ１０の出力信号が入力され、そのソース及びドレインが電源電圧Ｖｄｄ及びノードＢにそれぞれ接続されている。ＮＭＯＳトランジスタＮ３はゲートにカラムリダンダンシースタート信号ＹＲＥＤＳＴが入力され、そのソースが接地電圧Ｖｓｓに接続されている。
【００４６】
ＮＭＯＳトランジスタＮ４はゲートにブロックアドレスビットＲＡＴ＜９＞が入力され、そのソースはＮＭＯＳトランジスタＮ３のドレインに接続されている。ヒューズＦ２は、ＮＭＯＳトランジスタＮ４のドレインとノードＢの間に接続されている。ＮＭＯＳトランジスタＮ５はゲートに反転信号ＲＡＢ＜９＞が入力され、そのソースはＮＭＯＳトランジスタＮ３のドレインに接続されている。ヒューズＦ３は、ＮＭＯＳトランジスタＮ５のドレインとノードＢの間に接続されている。ＮＭＯＳトランジスタＮ６はゲートに伝達ゲートＴ１、Ｔ２の出力信号が入力され、そのソースはＮＭＯＳトランジスタＮ３のドレインに接続されている。ヒューズＦ４は、ＮＭＯＳトランジスタＮ６のドレインとノードＢの間に接続されている。ＮＭＯＳトランジスタＮ７はゲートに伝達ゲートＴ３、Ｔ４の出力信号が入力され、そのソースはＮＭＯＳトランジスタＮ３のドレインに接続されている。ヒューズＦ５は、ＮＭＯＳトランジスタＮ７のドレインとノードＢの間に接続されている。ＮＭＯＳトランジスタＮ８はゲートにブロックアドレスビットＲＡＴ＜１１＞が入力され、そのソースはＮＭＯＳトランジスタＮ３のドレインに接続されている。ヒューズＦ６は、ＮＭＯＳトランジスタＮ８のドレインとノードＢの間に接続されている。ＮＭＯＳトランジスタＮ９はゲートに反転信号ＲＡＢ＜１１＞が入力され、そのソースはＮＭＯＳトランジスタＮ３のドレインに接続されている。ヒューズＦ７は、ＮＭＯＳトランジスタＮ９のドレインとノードＢの間に接続されている。ＮＡＮＤゲートＮＤ２は、インバータＩ９の出力信号とノードＢの信号とが入力されて否定論理積演算を行なう。
【００４７】
制御信号発生部２３０は、ヒューズ部２２０の出力信号に応じて、それぞれのカラムアドレス制御信号ＹＦＳ＜１：７＞を生成する複数のカラムアドレス制御信号発生部２０１〜２０７と、カラムアドレス制御信号の初期化信号ＹＦＪＢを生成するカラムアドレス初期化信号発生部２０８とから構成されている。カラムアドレス制御信号の初期化信号ＹＦＪＢは、初期状態において、ローレベルのカラムリダンダンシースタート信号ＹＲＥＤＳＴが初期化信号発生部２４０に入力され、ハイレベルにプリチャージされる。
【００４８】
カラムアドレス制御信号発生部２０１において、ＰＭＯＳトランジスタＰ５はゲートにノードＣの信号が入力され、そのソースが電源電圧Ｖｄｄに接続されている。ＮＭＯＳトランジスタＮ１２は、ゲートにノードＣの信号が入力され、そのソースが接地電圧Ｖｓｓに接続されている。ヒューズＦ８は、ＰＭＯＳトランジスタＰ５のドレインとＮＭＯＳトランジスタＮ１２のドレインの間に接続されている。ＮＭＯＳトランジスタＮ１１は、ゲートにカラムアドレス制御信号ＹＦＳ＜１＞が接続され、そのソースが接地電圧Ｖｓｓに接続され、そのドレインはＮＭＯＳトランジスタＮ１２のドレインに接続されている。ＮＭＯＳトランジスタＮ１０は、そのゲートがヒューズＦ８とＮＭＯＳトランジスタＮ１１、Ｎ１２の共通接点に接続され、そのソースが接地電圧Ｖｓｓに接続され、そのドレインがＮＭＯＳトランジスタＮ１１のゲートに接続されている。
【００４９】
他のカラムアドレス制御信号発生部２０２〜２０７は、上記したカラムアドレス制御信号発生部２０１と同様の構成を有している。
【００５０】
カラムアドレス初期化信号発生部２０８は、ノードＣに入力端子が接続されたインバータＩ１１と、ゲートにインバータＩ１１の出力信号が入力され、ソースが接地電圧Ｖｓｓに接続されたＮＭＯＳトランジスタＮ３１から構成されている。
【００５１】
初期化信号発生部２４０は、カラムリダンダンシースタート信号ＹＲＥＤＳＴを反転させるインバータＩ１２と、インバータＩ１２の出力信号を連続して反転させるインバータＩ１３、Ｉ１４と、インバータＩ１２の出力信号及びインバータＩ１４の出力信号が入力されて否定論理積演算を行なうＮＡＮＤゲートＮＤ３と、ゲートにＮＡＮＤゲートＮＤ３の出力信号が入力され、ソースが電源電圧Ｖｄｄに接続され、ドレインがカラムアドレス初期化信号発生部２０８のＮＭＯＳトランジスタＮ３１のドレインに接続されているＰＭＯＳトランジスタＰ１２とから構成されている。
【００５２】
上記した構成を有するカラムリダンダンシーヒューズ部２００において、ハイレベルの隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂが入力される場合、入力されたブロックアドレスビットＲＡＴ＜１０＞が指定するブロックのローリペアラインを用いなければならないため、入力されたブロックアドレスビットＲＡＴ＜１０＞がそのままＮＭＯＳトランジスタＮ６のゲートに入力される。一方、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂがローレベルであれば、入力されたブロックアドレスビットＲＡＴ＜１０＞が指定するブロックの隣接ブロックのローリペアラインを用いなければならないため、入力されたブロックアドレスビットＲＡＴ＜１０＞を反転させたアドレスビットＲＡＢ＜１０＞がＮＭＯＳトランジスタＮ６のゲートに入力される。
【００５３】
即ち、本実施の形態においては、隣接する２つのブロックのローリペアラインを共有する方式において、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂの信号レベルに応じて、ローアクティブ時に外部から入力されるブロックアドレスビットＲＡＴ＜１０＞とＲＡＢ＜１０＞とを自動的に交換するか否かが決定される。これによって、後述するように、隣接ブロックのローリペアラインを用いるときにもカラム欠陥を検出し、欠陥のあるカラムをカラムリペアラインに代替させることができ、これによりリペア効率を向上させることができるようになる。
【００５４】
次に、カラムリダンダンシーヒューズ部２００の動作に関して図６を参照してより詳細に説明する。
【００５５】
先ず、ヒューズ部２２０のヒューズＦ２〜Ｆ７及び制御信号発生部２３０のヒューズＦ８〜Ｆ１４は、それぞれ欠陥のあるブロックのブロックアドレスＲＡＴ＜９：１１＞及び欠陥のあるカラムアドレスＢＹＡＣ＜１：７＞に対応して、予めカットされる。ヒューズＦ２〜Ｆ７に関しては、ヒューズＦ２、Ｆ４、Ｆ６が、それぞれブロックアドレスビットＲＡＴ＜９＞〜ＲＡＴ＜１１＞に対応し、ヒューズＦ３、Ｆ５、Ｆ７が、それぞれ反転ブロックアドレスビットＲＡＢ＜９＞〜ＲＡＢ＜１１＞に対応しており、欠陥ブロックアドレスＲＡＴ＜９：１１＞とその反転ブロックアドレスＲＡＢ＜９：１１＞の中のハイレベルである各ビットに対応するヒューズがカットされる。例えば、欠陥ブロックアドレスがＲＡＴ＜９：１１＞＝［０１０］であれば、ＲＡＢ＜９：１１＞＝［１０１］となり、ヒューズＦ３、Ｆ４、Ｆ７のみがカットされる。また、ヒューズＦ８〜Ｆ１４は、カラムアドレスビットＢＹＡＣ＜１＞〜ＢＹＡＣ＜７＞に対応しており、欠陥のあるカラムアドレスＢＹＡＣ＜１：７＞の中のローレベルである各ビットに対応するヒューズがカットされる。例えば、欠陥カラムアドレスがＢＹＡＣ＜１：７＞＝［０００１１１１］であれば、ヒューズＦ８〜Ｆ１０のみがカットされる。
【００５６】
これによって、ＳＥＬＦ＿ＰＡＩＲｂがローレベルであり隣接ブロックのローリペアラインを使用する場合において、外部から入力されたブロックアドレスＲＡＴ＜９：１１＞が欠陥ブロックの隣接ブロックアドレスでなければ、ヒューズ部２２０においてカットされていないヒューズに対応するアドレスビットの中の少なくとも１つがハイレベルであることから、カラムリダンダンシースタート信号ＹＲＥＤＳＴがハイレベルになると、トランジスタＮ３及びトランジスタＮ４〜Ｎ９の何れかがターンオンしてノードＢはローレベルとなり、ノードＣはハイレベルとなる。これによって、ＮＭＯＳトランジスタＮ１２、Ｎ１３、Ｎ１８、Ｎ１９、Ｎ２４、Ｎ２５、Ｎ３０がターンオンし、カラムアドレス制御信号ＹＦＳ＜１：７＞をディスチャージさせるＮＭＯＳトランジスタＮ１０、Ｎ１５、Ｎ１６、Ｎ２１、Ｎ２２、Ｎ２７、Ｎ２８がターンオフされ、カラムアドレス制御信号ＹＦＳ＜１：７＞が初期状態に設定されたハイレベルを維持することになる。
【００５７】
即ち、制御信号発生部２３０のカラムアドレスヒューズＦ８〜Ｆ１４のカットの有無に係わりなく、カラムアドレス制御信号ＹＦＳ＜１：７＞はハイレベルにチャージされた状態を維持する。そして、ノードＣがハイレベルであるため、ＮＭＯＳトランジスタＮ３１がターンオフされ、カラムアドレス制御信号の初期化信号ＹＦＪＢは初期状態のハイレベルに維持される。
【００５８】
一方、ＳＥＬＦ＿ＰＡＩＲｂがローレベルであり隣接ブロックのローリペアラインを使用する場合において、外部から入力されたブロックアドレスＲＡＴ＜９：１１＞が欠陥ブロックの隣接ブロックアドレスであれば、ＮＭＯＳトランジスタＮ４〜Ｎ９の中のカットされていないヒューズに接続されたＮＭＯＳトランジスタのゲート入力はローレベル、カットされたヒューズに接続されたＮＭＯＳトランジスタのゲート入力はハイレベルとなることから、カラムリダンダンシースタート信号ＹＲＥＤＳＴがハイレベルになっても、ＮＭＯＳトランジスタＮ３へのディスチャージ経路が遮断されるため、ノードＢは初期状態のハイレベルを維持し、ノードＣはローレベルとなる。このとき、ＮＭＯＳトランジスタＮ３１はターンオンされ、カラムアドレスの初期化信号ＹＦＪＢを接地させてローレベルにする。
【００５９】
この場合、カラムヒューズＦ８〜Ｆ１４がカットされた状態に従って、カラムアドレス制御信号ＹＦＳ＜１：７＞の出力が異なる。例えば、入力されるカラムアドレスＢＹＡＣ＜１：７＞がカラムリペアすべきカラムアドレスでない場合、即ちヒューズＦ８〜Ｆ１４の中のカットされたヒューズに対応したビットがハイであるアドレスでなければ、ＰＭＯＳトランジスタＰ５〜Ｐ１１の中でカットされていないヒューズに接続されたＰＭＯＳトランジスタがターンオンすることによって、ＮＭＯＳトランジスタＮ１０、Ｎ１５、Ｎ１６、Ｎ２１、Ｎ２２、Ｎ２７、Ｎ２８の中のカットされていないヒューズに接続されたＮＭＯＳトランジスタがターンオンする。これによって、カットされていないヒューズに対応するカラムアドレス制御信号ＹＦＳ＜ｉ＞はローレベルとなる。
【００６０】
逆に、入力されるカラムアドレスＢＹＡＣ＜１：７＞がカラムリペアすべきカラムアドレスである場合、即ちヒューズＦ８〜Ｆ１４の中のカットされたヒューズに対応したアドレスビットがハイであるアドレスであれば、ＮＭＯＳトランジスタＮ１０、Ｎ１５、Ｎ１６、Ｎ２１、Ｎ２２、Ｎ２７、Ｎ２８の中でカットされたヒューズに接続されたＮＭＯＳトランジスタはターンオンしない。これによって、カラムアドレス制御信号ＹＦＳ＜ｉ＞はハイレベルにチャージされる。
【００６１】
次に、図４に示したカラムリダンダンシーデコード部３００とカラムリダンダンシー決定部４００の構成と動作を、図７及び図８を参照して説明する。
【００６２】
先ず、図７はカラムリダンダンシーデコード部３００の中の１つのアドレスビット＜ｉ＞に関する回路図であり、図７においてｉ＝１〜７とした回路図の全てによってカラムリダンダンシーデコード部３００が構成される。図７において、ＰＭＯＳトランジスタＰ１３は、ゲートにカラムアドレス制御信号ＹＦＳ＜ｉ＞を反転させるインバータＩ１６の出力信号が入力され、そのソース及びドレインが電源電圧ＶｄｄとノードＥにそれぞれ接続されている。ＰＭＯＳトランジスタＰ１５は、ゲートにカラムアドレス制御信号の初期化信号ＹＦＪＢを反転させるインバータＩ１５の出力信号が入力され、そのソース及びドレインが電源電圧ＶｄｄとノードＤにそれぞれ接続されている。ＰＭＯＳトランジスタＰ１４は、ゲートにインバータＩ１５の出力信号が入力され、そのソース及びドレインが電源電圧ＶｄｄとノードＥにそれぞれ接続されている。ＮＯＲゲートＮＲ１は、カラムアドレス制御信号の初期化信号ＹＦＪＢとカラムアドレス制御信号ＹＦＳ＜ｉ＞との否定論理和演算を行い、ＮＯＲゲートＮＲ２はカラムアドレス制御信号の初期化信号ＹＦＪＢとインバータＩ１６の出力信号との否定論理和演算を行なう。ＰＭＯＳトランジスタＰ１６、Ｐ１７、ＮＭＯＳトランジスタＮ３３、Ｎ３４は、電源電圧Ｖｄｄと接地電圧Ｖｓｓの間に直列に接続され、それぞれのゲートにＮＯＲゲートＮＲ１の出力信号を反転させるインバータＩ１７の出力信号、カラムアドレスビットＢＹＡＣ＜ｉ＞を反転させるインバータＩ１８の出力信号、及びＮＯＲゲートＮＲ１の出力信号が入力される。伝達ゲートＴ５は、ＮＯＲゲートＮＲ２の出力信号を反転させるインバータＩ１９の出力信号及びＮＯＲゲートＮＲ２の出力信号の制御下でインバータＩ１８の出力信号を伝達する。ＮＭＯＳトランジスタＮ３５は、ゲートにカラムアドレス制御信号の初期化信号ＹＦＪＢが入力され、そのドレイン及びソースがデコードカラムアドレスビットＹＡＪ＜ｉ＞の出力端子及び接地電圧Ｖｓｓにそれぞれ接続されている。
【００６３】
図８は、カラムリダンダンシー決定部４００の回路図であり、デコードカラムアドレスＹＡＪ＜１：７＞が入力されて否定論理積演算を行なうＮＡＮＤゲートＮＤ４、ＮＤ５と、ＮＡＮＤゲートＮＤ４、ＮＤ５の出力信号を否定論理和演算し、カラムリダンダンシー信号ＹＲＥＤＣを出力するＮＯＲゲートＮＲ３から構成されている。
【００６４】
次に、上記したカラムリダンダンシーデコード部３００とカラムリダンダンシー決定部４００の動作を、図７及び図８を参照して詳しく説明する。
【００６５】
上記したように、図６において、外部から入力されるブロックアドレスＲＡＴ＜９：１１＞が欠陥ブロックの隣接ブロックアドレスでなければ、即ちヒューズＦ２、Ｆ５、Ｆ６のカットの有無（カットされていれば対応するビット＝１、カットされていなければ対応するビット＝０）に対応したアドレスでなければ、ノードＢがローレベルとなることから、ノードＣがハイレベルとなり、カラムアドレス制御信号の初期化信号ＹＦＪＢがハイレベルでＮＯＲゲートＮＲ１、ＮＲ２に入力され、ＮＯＲゲートＮＲ１、ＮＲ２の出力レベルは、カラムアドレス制御信号ＹＦＳ＜ｉ＞とカラムアドレスＢＹＡＣ＜ｉ＞の信号レベルに依存せずに常にローレベルとなる。このとき、ＮＭＯＳトランジスタＮ３５はターンオンし、デコードカラムアドレスビットＹＡＪ＜ｉ＞はローレベルとなる。次に、デコードカラムアドレスＹＡＪ＜１：７＞の各ビット信号が全てローレベルで図８に示したカラムリダンダンシー決定部４００に入力されることによって、カラムリダンダンシー信号ＹＲＥＤＣがローレベルとなる。
【００６６】
即ち、この場合には、外部カラムアドレスＢＹＡＣ＜１：７＞が欠陥のあるカラムアドレスであるか否かに係らず、カラムリダンダンシー信号ＹＲＥＤＣがローレベルとなり、予備メモリセルではなく本来のメモリセルを使用するメインカラムデコーダ（図示省略）がイネーブルされた状態となる。
【００６７】
逆に、外部から入力されるブロックアドレスＲＡＴ＜９：１１＞が欠陥ブロックの隣接ブロックアドレスであれば、即ちヒューズＦ２、Ｆ５、Ｆ６のカットの有無に対応したアドレスであれば、カラムリダンダンシー信号ＹＲＥＤＳＴがハイレベルであり、且つノードＢがハイレベルとなることから、ノードＣがローレベルとなり、カラムアドレス制御信号の初期化信号ＹＦＪＢがローレベルでＮＯＲゲートＮＲ１、ＮＲ２に入力され、カラムアドレス制御信号ＹＦＳ＜ｉ＞の信号レベルが、ＮＯＲゲートＮＲ１の出力信号をハイレベルにするか、又はＮＯＲゲートＮＲ２の出力信号をハイレベルにするかを決定する。
【００６８】
例えば、外部から入力されたカラムアドレスＢＹＡＣ＜１：７＞が、欠陥のあるカラムアドレスである場合、ローレベルであるカラムアドレスビットＢＹＡＣ＜ｉ＞に関しては、ヒューズＦ８〜１４の中の対応するヒューズがカットされており、カラムアドレス制御信号ＹＦＳ＜ｉ＞がハイレベルであることから、ＮＯＲゲートＮ１の出力信号がローレベル、ＮＯＲゲートＮＲ２の出力信号がハイレベルとなる。これによって、伝達ゲートＴ５がターンオンされ、トランジスタＰ１６、Ｐ１７、Ｎ３３、Ｎ３４のオン／オフに影響されることなく、ＢＹＡＣ＜ｉ＞が、インバータＩ１８によって反転されて伝達ゲートＴ５を介して出力されるデコードカラムアドレスビットＹＡＪ＜ｉ＞はハイレベルとなる。逆に、ハイレベルのカラムアドレスビットＢＹＡＣ＜ｉ＞に関しては、ヒューズＦ８〜１４の中の対応するヒューズがカットされておらず、カラムアドレス制御信号ＹＦＳ＜ｉ＞がローレベルであり、ＮＯＲゲートＮ１の出力信号がハイレベル、ＮＯＲゲートＮＲ２の出力信号がローレベルとなる。これによって、伝達ゲートＴ５、ＮＭＯＳトランジスタＮ３３はターンオンせずに、ＰＭＯＳトランジスタＰ１６、Ｐ１７がターンオンし、デコードカラムアドレスビットＹＡＪ＜ｉ＞がハイレベルとなる。
【００６９】
即ち、ヒューズＦ８〜Ｆ１４のカットの有無に対応した欠陥カラムアドレスが入力されると、カラムアドレスビットＢＹＡＣ＜ｉ＞がローレベルまたはハイレベルの何れであっても、デコードカラムアドレスビットＹＡＪ＜ｉ＞はハイレベルとなる。その結果、カラムリダンダンシー信号ＹＲＥＤＣがハイレベルになって、予備メモリを使用するためのリペアカラムデコーダ（図示省略）がイネーブルされ、欠陥のあるカラムはカラムリペアラインに代替されることになる。
【００７０】
これに対して、外部から入力されたカラムアドレスＢＹＡＣ＜１：７＞が欠陥カラムアドレスでない場合、少なくとも、ローレベルのカラムアドレスビットＢＹＡＣ＜ｉ＞に対応するＹＦＳ＜ｉ＞がローレベル（対応するヒューズがカットされていない）となる状態、又はハイレベルのカラムアドレスビットＢＹＡＣ＜ｉ＞に対応するＹＦＳ＜ｉ＞がハイレベル（対応するヒューズがカットされている）となる状態が生じる。即ち、カラムアドレス制御信号発生器２０１〜２０７の中の少なくとも１つにおいて、ＢＹＡＣ＜ｉ＞及びＹＦＳ＜ｉ＞が共にハイレベルとなる状態、または共にローレベルとなる状態が生じる。
【００７１】
図７において、ＢＹＡＣ＜ｉ＞及びＹＦＳ＜ｉ＞が共にハイレベルであれば、ＹＦＪＢがローレベルであることから、伝達ゲートＴ５がターンオンして、ＹＡＪ＜ｉ＞がローレベル（ＢＹＡＣ＜ｉ＞の反転信号）となる。また、ＢＹＡＣ＜ｉ＞及びＹＦＳ＜ｉ＞が共にローレベルであれば、ＹＦＪＢがローレベルであることから、ＮＭＯＳトランジスタＮ３３、Ｎ３４がターンオンして、ＹＡＪ＜ｉ＞がローレベルとなる。従って、図８において、少なくとも１つのＹＡＪ＜ｉ＞がローレベルとなることから、ＮＤ３及びＮＤ４の出力レベルが共にローレベルとなることは無く、ＹＲＥＤＣはローレベルとなる。
【００７２】
即ち、ヒューズＦ８〜Ｆ１４のカットの有無に対応した欠陥カラムアドレスが入力されない場合には、予備メモリセルではなく本来のメモリセルを使用するメインカラムデコーダ（図示省略）がイネーブルされた状態となる。
【００７３】
以上、本発明について、好ましい実施の形態に基づいて説明したが、これらの実施の形態は、例示を目的として開示したものである。当業者であれば、本発明に係る技術的思想の範囲内で、多様な改良、変更、付加等が可能であり、このような改良、変更、付加等も、本発明の技術的範囲に属することは言うまでもない。
【００７４】
【発明の効果】
上記したように、隣接ブロックのローリペアラインを共有するリペア方式であって、ローリペアのために選択された隣接ブロックのローリペアラインのカラムに欠陥が存在する場合、カラム欠陥状態を反映して欠陥のあるカラムをリペアすることにより、半導体メモリ装置のリペア効率を向上させることができる。
【００７５】
さらに、隣接ブロック選択信号がハイレベルである場合は、外部から入力されたブロックアドレスが指定するブロックのローリペアラインを用い、隣接ブロック選択信号がローレベルである場合は、外部から入力されたブロックアドレスを反転させて隣接ブロックのローリペアラインを用い、欠陥のあるカラムをカラムリペアラインに代替させることにより、リペア効率を向上させることができる。
【図面の簡単な説明】
【図１】 従来の半導体メモリ装置の１つのバンクのブロック構造の概略を示すブロック図である。
【図２】 従来のカラムリペア回路の概略を示すブロック図である。
【図３】 従来のカラムリペア回路を使用した半導体メモリ装置におけるカラム欠陥状態の概略を示すブロック図である。
【図４】 本発明の好ましい実施の形態に係る半導体メモリ装置のカラムリペア回路の概略を示すブロック図である。
【図５】 図４に示した隣接ブロック選択ヒューズ部の回路構成を示す回路図である。
【図６】 図４に示したカラムリダンダンシーヒューズ部の回路構成を示す回路図である。
【図７】 図４に示したカラムリダンダンシーデコード部の回路構成を示す回路図である。
【図８】 図４に示したカラムリダンダンシー決定部の回路構成を示す回路図である。
【符号の説明】
１００ 隣接ブロック選択ヒューズ部
２０、２００ カラムリダンダンシーヒューズ部
３０、３００ カラムリダンダンシーデコード部
４０、４００ カラムリダンダンシー決定部
【発明の属する技術分野】
本発明は半導体メモリ装置のカラムリペア回路及びカラムリペア方法に関し、特に、隣接ブロックメモリアレイのローリペアラインを共有する構造を有し、ローアクティブ（row active）時に、外部から入力されるブロックアドレスをカラムリペアするブロックアドレスに合わせて変更するように改善された半導体メモリ装置のカラムリペア回路及びカラムリペア方法に関する。
【０００２】
【従来の技術】
一般に、ＤＲＡＭを構成している多数の微細セルの中で何れか１つでも欠陥が発生すれば、そのＤＲＡＭは正常に機能できなくなる。したがって、この対策として、予めＤＲＡＭ内に予備メモリセルを設け、不良セルを予備メモリセルに代替させるという冗長性を持たせたリダンダンシー方式を採用することによって、ＤＲＡＭの歩留まりを改善している。
【０００３】
このようなリダンダンシー方式は、チップ内の特定のメモリセルが不良と判断されたとき、この不良セルを、ワードアドレスで指定されるロー（row）単位またはビットアドレスで指定されるカラム（column）単位で、予めチップ内に用意されたリダンダンシーセル（redundancy cell）に代替させることによって、そのチップを不良として破棄すること無く使用できるようにするためのものである。以下において、不良セルをロー単位で代替するリダンダンシーセルをローリペアラインと記し、不良セルをカラム単位で代替するリダンダンシーセルをカラムリペアラインと記す。
【０００４】
以下、従来のリペア方法に関して、図１〜図３を参照して説明する。
【０００５】
図１は、１個のメモリバンク２を８個のブロックメモリアレイで構成する典型的なＤＲＡＭの構造を示すブロック図である。
【０００６】
ここで、Ｘ−デコーダ４とＹ−デコーダ６は、各ブロックに含まれたセルのアクティブ状態を制御するためのローアドレス、カラムアドレス等の信号を提供するように構成されている。
【０００７】
図１において、アドレスＫ，Ｊ，Ｉはブロック選択アドレスであり、それぞれのブロックは不良セルを救済するために、予備メモリセルの活性化ラインであるローリペアライン及びカラムリペアラインを所定の本数備えている。しかし、１個のブロックにおいてリペアによって救済できる量には限界があるため、リペア効率を向上させるためには隣接ブロックのリペアラインをさらに用いることができることが望ましい。
【０００８】
ここで、隣接ブロックとは、図１に示されているように、アドレスビットＩ、Ｋが同じであり、アドレスビットＪにより選択されるブロック対の中の一方のブロックに対する他方のブロックを意味する。
【０００９】
リペアする場合、ブロック対の中の何れのブロックのリペアラインを用いるかは隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ＜０：７＞により決定され、この隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ＜０：７＞はローヒューズボックス（図示せず）から出力される信号であり、ローヒューズボックス内部のヒューズの切断状態により決定される。
【００１０】
即ち、入力されたブロックアドレスの隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ＜ｉ＞（ｉ＝０〜７）がハイレベル（High Level）であれば、その入力されたブロックアドレスに該当するブロックのリペアラインをリペアに用い、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ＜ｉ＞がローレベル（Low Level）であれば、入力されたブロックアドレスに該当するブロックの隣接ブロックのリペアラインをリペアに用いる。
【００１１】
例えば、ブロック０のローリペアラインを全て使用しており、ブロック０に対するローリペアがさらに必要である場合、ブロック０の隣接ブロックであるブロック２のローリペアラインを用いるために、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ＜０＞がローレベルで供給される。したがって、たとえブロック０に該当するブロックアドレス（例えば［０００］）が入力されても、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ＜０＞がローレベルであることから、ブロック０の隣接ブロックであるブロック２のローリペアラインが選択されることとなる。
【００１２】
一方、カラムリペア方法においても、上記と同様にブロックアドレス情報を使用し、選択されたブロックに欠陥セルがある場合、欠陥セルを含むカラムを、予備メモリ領域のカラムリペアラインに代替させる。
【００１３】
しかし、上記のような隣接ブロック間でローリペアラインを共有する従来のリペア方式では、ローリペアが隣接ブロックのローリペアラインを利用して行われた場合、カラムリペア状態が考慮されない問題点がある。
【００１４】
以下、隣接ブロック間でローリペアラインを共有する従来のリペア方式においてカラムリペア状態が考慮されていないカラムリペア回路に関して、図２及び図３を参照して説明する。
【００１５】
図２は、隣接ブロック間でローリペアラインを共有するリペア方式においてカラムリペア状態が考慮されていない従来のカラムリペア回路を示す回路図であり、カラムリダンダンシーヒューズ部２０、カラムリダンダンシーデコード部３０及びカラムリダンダンシー決定部４０から構成されている。
【００１６】
ここで、カラムリダンダンシーヒューズ部２０は、カラムリダンダンシースタート信号ＹＲＥＤＳＴとブロックアドレスＲＡＴ＜９：１１＞、反転ブロックアドレスＲＡＢ＜９：１１＞を受信し、カラムアドレス制御信号ＹＦＳ＜１：７＞とカラムアドレス制御信号の初期化信号ＹＦＪＢを生成する。ここで、３ビットのブロックアドレスＲＡＴ＜９：１１＞は、図１に示したアドレスＫ，Ｊ，Ｉに対応しており、ＲＡＢ＜９：１１＞は、ＲＡＴ＜９：１１＞の各ビットの信号レベルを反転したものである。
【００１７】
カラムリダンダンシーデコード部３０は、カラムアドレス制御信号ＹＦＳ＜１：７＞、カラムアドレス制御信号の初期化信号ＹＦＪＢを使用して、カラムアドレスＢＹＡＣ＜１：７＞をデコードし、デコードカラムアドレスＹＡＪ＜１：７＞を生成する。
【００１８】
カラムリダンダンシー決定部４０は、デコードカラムアドレスＹＡＪ＜１：７＞を使用して、カラムリペアのためのカラムリダンダンシー信号ＹＲＥＤＣを生成する。
【００１９】
このような構成を有するカラムリペア回路は、外部から入力されるブロックアドレスＲＡＴ＜９：１１＞、ＲＡＢ＜９：１１＞がそのままカラムリペア回路に入力されるため、ローリペア時にカラムリペア状態が反映されず、カラムに欠陥があることを検出できない問題点を有している。
【００２０】
具体的に図３を参照して説明すれば、例えばブロック２のカラムに欠陥があってカラムリペアされており、且つブロック０のローリペアが隣接ブロックであるブロック２を利用して行なわれると仮定すれば、ブロック０のローリペアのために選択されたブロック２のローリペアラインに対するカラムの欠陥状態がローリペアに反映されなければならない。即ち、ブロック２のローリペアラインに対するカラムの欠陥を救済するために、ブロック２のローリペアされたラインの欠陥セルのあるカラムが、カラムリペアラインを使用して予備メモリのカラムに代替されなければならない。
【００２１】
例えば、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ＜０＞がハイレベルである場合、入力されたブロックアドレス［０００］が指定するブロックのローリペアライン、即ち、ブロック０のローリペアラインが使用されることから、ブロック２に存在するカラムの欠陥の影響は生じない。
【００２２】
しかし、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ＜０＞がローレベルである場合には、隣接ブロック（ブロック２）のローリペアラインが使用されるが、入力されるブロックアドレスが、ブロック２に該当するブロックアドレス［０１０］では無く、ブロック０に該当するブロックアドレス［０００］であるため、ブロック２の欠陥状態が検出されない。したがって、カラムの欠陥状態が、隣接ブロックのローリペアラインを使用したローリペア時には反映されないこととなる。
【００２３】
【発明が解決しようとする課題】
したがって、本発明の目的は、隣接ブロックのローリペアラインを共有する半導体メモリ装置のリペア回路において、ローリペアのために選択された隣接ブロックのローリペアラインのカラムに欠陥が存在する場合、該カラム欠陥状態を反映して欠陥のあるカラムをリペアすることができ、半導体メモリ装置のリペア効率を向上させることができる半導体メモリ装置のカラムリペア回路及びカラムリペア方法を提供することにある。
【００２４】
【課題を解決するための手段】
本発明に係る半導体メモリ装置のカラムリペア回路は、カラムリダンダンシースタート信号に応じて、外部から入力されるブロックアドレスによって指定されるブロックのローリペアラインを用いるか、又は前記ブロックの隣接ブロックのローリペアラインを用いるかを決定する隣接ブロック選択信号を生成する隣接ブロック選択ヒューズ部、前記隣接ブロック選択信号、前記ブロックアドレス、該ブロックアドレスの各ビットを反転させた反転ブロックアドレス、及び前記カラムリダンダンシースタート信号が入力され、複数のカラムアドレス制御信号及び該カラムアドレス制御信号の初期化信号を生成するカラムリダンダンシーヒューズ部、前記初期化信号及び複数の前記カラムアドレス制御信号に応じて、入力されるカラムアドレスをデコードしてデコードカラムアドレスを生成するカラムリダンダンシーデコード部、及び前記デコーデドカラムアドレスに応じてカラムリダンダンシー信号を生成するカラムリダンダンシー決定部を備えていることを特徴とする。
【００２５】
また、本発明に係る半導体メモリ装置のカラムリペア方法は、カラムリダンダンシースタート信号に応じて、外部から入力されるブロックアドレスによって指定されるブロックのローリペアラインを用いるか、又は前記ブロックの隣接ブロックのローリペアラインを用いるかを決定する隣接ブロック選択信号を生成する第１ステップ、前記ブロックアドレスの中の隣接ブロックを指定する隣接ブロック指定ビット、及び前記ブロックアドレスの各ビットを反転させた反転ブロックアドレスの中の隣接ブロックを指定する反転隣接ブロック指定ビットを、前記隣接ブロック選択信号がハイレベルであればそのまま伝達し、前記隣接ブロック選択信号がローレベルであれば交換して伝達する第２ステップ、該第２ステップによって処理された前記隣接ブロック指定ビット及び前記反転隣接ブロック指定ビットと、前記ブロックアドレス及び前記反転ブロックアドレスの中から前記隣接ブロック指定ビット及び前記反転隣接ブロック指定ビットを除いた複数のビットと、前記カラムリダンダンシースタート信号とに応じて、複数のカラムアドレス制御信号及び該カラムアドレス制御信号の初期化信号を生成する第３ステップ、複数の前記カラムアドレス制御信号及び前記初期化信号に応じて、カラムアドレスをデコードしてデコードカラムアドレスを生成する第４ステップ、及び前記デコードカラムアドレスに応じてカラムリダンダンシー信号を生成し、欠陥のあるカラムをリペアする第５ステップを含んでいることを特徴とする。
【００２６】
【発明の実施の形態】
以下、本発明に係る好ましい実施の形態を、図面を参照して説明する。
【００２７】
図４は、本発明の好ましい実施の形態に係る半導体メモリ装置のカラムリペア回路を示すブロック図であり、隣接ブロック選択ヒューズ部１００、カラムリダンダンシーヒューズ部２００、カラムリダンダンシーデコード部３００、及びカラムリダンダンシー決定部４００を備えて構成されている。図４に示すカラムリペア回路は、１つのメモリブロック、例えば図１に示したメモリブロック０〜７の何れか１つのブロックに対するカラムリペア回路である。
【００２８】
隣接ブロック選択ヒューズ部１００は、カラムリダンダンシースタート信号ＹＲＥＤＳＴが入力され、外部から入力されるブロックアドレスが指定するブロックのローリペアラインを用いるか、又は隣接ブロックのローリペアラインを用いるかを決定するための隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂを生成する。
【００２９】
カラムリダンダンシーヒューズ部２００は、外部から入力されたブロックアドレスビットＲＡＴ＜１０＞とＲＡＴ＜１０＞の反転信号である反転ブロックアドレスビットＲＡＢ＜１０＞とを、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂの信号レベルに応じて、そのまま伝達又は交換して伝達した後、ブロックアドレスビットＲＡＴ＜１０＞、反転ブロックアドレスビットＲＡＢ＜１０＞、カラムリダンダンシースタート信号ＹＲＥＤＳＴ、及び複数のブロックアドレスビットＲＡＴ＜９＞、ＲＡＴ＜１１＞、反転ブロックアドレスビットＲＡＢ＜９＞、ＲＡＢ＜１１＞を使用して、カラムアドレス制御信号ＹＦＳ＜１：７＞及びカラムアドレス制御信号の初期化信号ＹＦＪＢを生成する。
【００３０】
カラムリダンダンシーデコード部３００は、カラムアドレス制御信号ＹＦＳ＜１：７＞、カラムアドレス制御信号の初期化信号ＹＦＪＢを使用してカラムアドレスＢＹＡＣ＜１：７＞をデコードし、デコードカラムアドレスＹＡＪ＜１：７＞を生成する。
【００３１】
カラムリダンダンシー決定部４００は、デコードカラムアドレスＹＡＪ＜１：７＞を使用してカラムリダンダンシー信号ＹＲＥＤＣを生成する。
【００３２】
次に、上記したカラムリペア回路の各部の内部構成と動作を説明する。
【００３３】
図５は、図４に示した隣接ブロック選択ヒューズ部１００の回路図であり、ＰＭＯＳトランジスタＰ１は、ゲートにカラムリダンダンシースタート信号ＹＲＥＤＳＴが入力され、そのソース及びドレインが電源電圧Ｖｄｄ及びノードＡにそれぞれ接続されている。ＰＭＯＳトランジスタＰ２は、ゲートにノードＡの信号を反転させるインバータＩ３の出力信号が入力され、そのソース及びドレインが電源電圧Ｖｄｄ及びノードＡにそれぞれ接続されている。ＮＭＯＳトランジスタＮ１は、ゲートにカラムリダンダンシースタート信号ＹＲＥＤＳＴが入力され、そのソースが接地電圧Ｖｓｓに接続されている。ＮＭＯＳトランジスタＮ２はゲートに電源電圧Ｖｄｄが入力され、そのソースがＮＭＯＳトランジスタＮ１のドレインに接続されている。ヒューズＦ１は、ＮＭＯＳトランジスタＮ２のドレイン及びノードＡの間に接続されている。ＮＡＮＤゲートＮＤ１は、ローアクティブ時にハイレベルにイネーブルされるカラムリダンダンシースタート信号ＹＲＥＤＳＴをバッファした後の出力信号、即ち２回反転させて元の信号レベルに戻すために直列接続された２個のインバータＩ１及びＩ２の出力信号と、ノードＡの信号とが入力されて、否定論理積演算を行なう。インバータＩ４、Ｉ５は、ＮＡＭＤゲートＮＤ１の出力信号をバッファして、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂとして出力する。
【００３４】
次に、上記した隣接ブロック選択ヒューズ部１００の動作を、図５を参照して説明する。
【００３５】
先ず、図５に示した信号等を説明する。カラムリダンダンシースタート信号ＹＲＥＤＳＴはローアクティブ時にハイレベルにイネーブルされる信号である。隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂは、初期状態において、後述するカラムリダンダンシー信号ＹＲＥＤＣがローレベルとなり、予備メモリセルではなく本来のメモリセルを使用するためのメインカラムデコーダ（図示せず）がイネーブルになるように、カラムリダンダンシースタート信号ＹＲＥＤＳＴがローレベルに設定されることによって、ＮＡＮＤゲートＮＤ１への入力がローレベルとなり、ヒューズＦ１のカットの有無に係わりなくハイレベルになる信号である。このとき、ノードＡは、ＰＭＯＳトランジスタＰ１のターンオンによってハイレベルになる。
【００３６】
図５において、ヒューズＦ１がカットされていなければ、ローアクティブ、即ちカラムリダンダンシースタート信号ＹＲＥＤＳＴがハイレベルにイネーブルされた場合、ＮＭＯＳトランジスタＮ１へのディスチャージ経路（discharge path）が形成され、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂがハイレベルになる。従って、この場合、入力されたブロックアドレスが指定するブロックのローリペアラインが用いられる。
【００３７】
逆に、ヒューズＦ１がカットされていれば、ローアクティブ時にＮＭＯＳトランジスタＮ１へのディスチャージ経路が遮断されることから、ＹＲＥＤＳＴがハイレベルとなった場合においても、ノードＡは初期状態と同じ状態、即ちハイレベルに維持され、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂがローレベルになる。この場合には、入力されたブロックアドレスが指定するブロックの隣接ブロックのローリペアラインが用いられる。
【００３８】
即ち、ヒューズＦ１のカットの有無によって、隣接ブロックのリペアラインを使用するか否かを指定することができる。
【００３９】
次に、図４に示したカラムリダンダンシーヒューズ部２００の構成と動作を、図６を参照して説明する。
【００４０】
図６はカラムリダンダンシーヒューズ部２００の内部構成を示した回路図であり、カラムリダンダンシーヒューズ部２００は、アドレス伝達部２１０、ヒューズ部２２０、制御信号発生部２３０及び初期化信号発生部２４０を備えて構成されている。
【００４１】
図６において、ＲＡＴ＜９：１１＞はローアクティブ時に外部から入力されるブロックアドレスであり、ＲＡＢ＜９：１１＞はブロックアドレスＲＡＴ＜９：１１＞を反転した反転ブロックアドレスである。ＹＲＥＤＳＴは、ローアクティブ時にハイレベルにイネーブルされるカラムリダンダンシースタート信号である。ＹＦＪＢは、初期状態において、カラムリダンダンシースタート信号ＹＲＥＤＳＴがローレベルに設定されることによって、ハイレベルにプリチャージされるカラムリダンダンシー制御信号の初期化信号である。
【００４２】
ここで、アドレス伝達部２１０は、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂを反転させるインバータＩ６及びＩ７と、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂ及びインバータＩ６、Ｉ７の出力信号の制御下で、隣接ブロックを指定する隣接ブロック指定ビット（Ｊ−ブロックアドレスビット）ＲＡＴ＜１０＞又はこの反転信号である反転隣接ブロック指定ビットＲＡＢ＜１０＞を伝達する伝達ゲートＴ１〜Ｔ４とから構成されている。
【００４３】
アドレス伝達部２１０は、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂがハイレベルであれば、外部から入力されたブロックアドレスビットＲＡＴ＜１０＞、ＲＡＢ＜１０＞を、各々ヒューズ部２２０のＮＭＯＳトランジスタＮ６のゲート、Ｎ７のゲートに伝達し、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂがローレベルであれば、外部から入力されたブロックアドレスビットＲＡＴ＜１０＞、反転信号ＲＡＢ＜１０＞を、各々ヒューズ部２２０のＮＭＯＳトランジスタＮ７のゲート、Ｎ６のゲートに伝達する。
【００４４】
ヒューズ部２２０には、アドレス伝達部２１０の出力信号、カラムリダンダンシースタート信号ＹＲＥＤＳＴ、Ｋ及びＩ−ブロックアドレスビットＲＡＴ＜９＞、ＲＡＴ＜１１＞、これらの反転信号ＲＡＢ＜９＞、ＲＡＢ＜１１＞が入力され、ローリペア及びカラムリペアの有無に対応してカットされたヒューズＦ２〜Ｆ７によって、制御信号発生部２３０への出力信号が決定される。
【００４５】
ヒューズ部２２０において、インバータＩ８、Ｉ９はカラムリダンダンシースタート信号ＹＲＥＤＳＴを連続して２回反転、即ちバッファする。ＰＭＯＳトランジスタＰ３はゲートにカラムリダンダンシースタート信号ＹＲＥＤＳＴが入力され、そのソース及びドレインが電源電圧Ｖｄｄ及びノードＢにそれぞれ接続されている。インバータＩ１０の入力端子はノードＢに接続されている。ＰＭＯＳトランジスタＰ４はゲートにインバータＩ１０の出力信号が入力され、そのソース及びドレインが電源電圧Ｖｄｄ及びノードＢにそれぞれ接続されている。ＮＭＯＳトランジスタＮ３はゲートにカラムリダンダンシースタート信号ＹＲＥＤＳＴが入力され、そのソースが接地電圧Ｖｓｓに接続されている。
【００４６】
ＮＭＯＳトランジスタＮ４はゲートにブロックアドレスビットＲＡＴ＜９＞が入力され、そのソースはＮＭＯＳトランジスタＮ３のドレインに接続されている。ヒューズＦ２は、ＮＭＯＳトランジスタＮ４のドレインとノードＢの間に接続されている。ＮＭＯＳトランジスタＮ５はゲートに反転信号ＲＡＢ＜９＞が入力され、そのソースはＮＭＯＳトランジスタＮ３のドレインに接続されている。ヒューズＦ３は、ＮＭＯＳトランジスタＮ５のドレインとノードＢの間に接続されている。ＮＭＯＳトランジスタＮ６はゲートに伝達ゲートＴ１、Ｔ２の出力信号が入力され、そのソースはＮＭＯＳトランジスタＮ３のドレインに接続されている。ヒューズＦ４は、ＮＭＯＳトランジスタＮ６のドレインとノードＢの間に接続されている。ＮＭＯＳトランジスタＮ７はゲートに伝達ゲートＴ３、Ｔ４の出力信号が入力され、そのソースはＮＭＯＳトランジスタＮ３のドレインに接続されている。ヒューズＦ５は、ＮＭＯＳトランジスタＮ７のドレインとノードＢの間に接続されている。ＮＭＯＳトランジスタＮ８はゲートにブロックアドレスビットＲＡＴ＜１１＞が入力され、そのソースはＮＭＯＳトランジスタＮ３のドレインに接続されている。ヒューズＦ６は、ＮＭＯＳトランジスタＮ８のドレインとノードＢの間に接続されている。ＮＭＯＳトランジスタＮ９はゲートに反転信号ＲＡＢ＜１１＞が入力され、そのソースはＮＭＯＳトランジスタＮ３のドレインに接続されている。ヒューズＦ７は、ＮＭＯＳトランジスタＮ９のドレインとノードＢの間に接続されている。ＮＡＮＤゲートＮＤ２は、インバータＩ９の出力信号とノードＢの信号とが入力されて否定論理積演算を行なう。
【００４７】
制御信号発生部２３０は、ヒューズ部２２０の出力信号に応じて、それぞれのカラムアドレス制御信号ＹＦＳ＜１：７＞を生成する複数のカラムアドレス制御信号発生部２０１〜２０７と、カラムアドレス制御信号の初期化信号ＹＦＪＢを生成するカラムアドレス初期化信号発生部２０８とから構成されている。カラムアドレス制御信号の初期化信号ＹＦＪＢは、初期状態において、ローレベルのカラムリダンダンシースタート信号ＹＲＥＤＳＴが初期化信号発生部２４０に入力され、ハイレベルにプリチャージされる。
【００４８】
カラムアドレス制御信号発生部２０１において、ＰＭＯＳトランジスタＰ５はゲートにノードＣの信号が入力され、そのソースが電源電圧Ｖｄｄに接続されている。ＮＭＯＳトランジスタＮ１２は、ゲートにノードＣの信号が入力され、そのソースが接地電圧Ｖｓｓに接続されている。ヒューズＦ８は、ＰＭＯＳトランジスタＰ５のドレインとＮＭＯＳトランジスタＮ１２のドレインの間に接続されている。ＮＭＯＳトランジスタＮ１１は、ゲートにカラムアドレス制御信号ＹＦＳ＜１＞が接続され、そのソースが接地電圧Ｖｓｓに接続され、そのドレインはＮＭＯＳトランジスタＮ１２のドレインに接続されている。ＮＭＯＳトランジスタＮ１０は、そのゲートがヒューズＦ８とＮＭＯＳトランジスタＮ１１、Ｎ１２の共通接点に接続され、そのソースが接地電圧Ｖｓｓに接続され、そのドレインがＮＭＯＳトランジスタＮ１１のゲートに接続されている。
【００４９】
他のカラムアドレス制御信号発生部２０２〜２０７は、上記したカラムアドレス制御信号発生部２０１と同様の構成を有している。
【００５０】
カラムアドレス初期化信号発生部２０８は、ノードＣに入力端子が接続されたインバータＩ１１と、ゲートにインバータＩ１１の出力信号が入力され、ソースが接地電圧Ｖｓｓに接続されたＮＭＯＳトランジスタＮ３１から構成されている。
【００５１】
初期化信号発生部２４０は、カラムリダンダンシースタート信号ＹＲＥＤＳＴを反転させるインバータＩ１２と、インバータＩ１２の出力信号を連続して反転させるインバータＩ１３、Ｉ１４と、インバータＩ１２の出力信号及びインバータＩ１４の出力信号が入力されて否定論理積演算を行なうＮＡＮＤゲートＮＤ３と、ゲートにＮＡＮＤゲートＮＤ３の出力信号が入力され、ソースが電源電圧Ｖｄｄに接続され、ドレインがカラムアドレス初期化信号発生部２０８のＮＭＯＳトランジスタＮ３１のドレインに接続されているＰＭＯＳトランジスタＰ１２とから構成されている。
【００５２】
上記した構成を有するカラムリダンダンシーヒューズ部２００において、ハイレベルの隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂが入力される場合、入力されたブロックアドレスビットＲＡＴ＜１０＞が指定するブロックのローリペアラインを用いなければならないため、入力されたブロックアドレスビットＲＡＴ＜１０＞がそのままＮＭＯＳトランジスタＮ６のゲートに入力される。一方、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂがローレベルであれば、入力されたブロックアドレスビットＲＡＴ＜１０＞が指定するブロックの隣接ブロックのローリペアラインを用いなければならないため、入力されたブロックアドレスビットＲＡＴ＜１０＞を反転させたアドレスビットＲＡＢ＜１０＞がＮＭＯＳトランジスタＮ６のゲートに入力される。
【００５３】
即ち、本実施の形態においては、隣接する２つのブロックのローリペアラインを共有する方式において、隣接ブロック選択信号ＳＥＬＦ＿ＰＡＩＲｂの信号レベルに応じて、ローアクティブ時に外部から入力されるブロックアドレスビットＲＡＴ＜１０＞とＲＡＢ＜１０＞とを自動的に交換するか否かが決定される。これによって、後述するように、隣接ブロックのローリペアラインを用いるときにもカラム欠陥を検出し、欠陥のあるカラムをカラムリペアラインに代替させることができ、これによりリペア効率を向上させることができるようになる。
【００５４】
次に、カラムリダンダンシーヒューズ部２００の動作に関して図６を参照してより詳細に説明する。
【００５５】
先ず、ヒューズ部２２０のヒューズＦ２〜Ｆ７及び制御信号発生部２３０のヒューズＦ８〜Ｆ１４は、それぞれ欠陥のあるブロックのブロックアドレスＲＡＴ＜９：１１＞及び欠陥のあるカラムアドレスＢＹＡＣ＜１：７＞に対応して、予めカットされる。ヒューズＦ２〜Ｆ７に関しては、ヒューズＦ２、Ｆ４、Ｆ６が、それぞれブロックアドレスビットＲＡＴ＜９＞〜ＲＡＴ＜１１＞に対応し、ヒューズＦ３、Ｆ５、Ｆ７が、それぞれ反転ブロックアドレスビットＲＡＢ＜９＞〜ＲＡＢ＜１１＞に対応しており、欠陥ブロックアドレスＲＡＴ＜９：１１＞とその反転ブロックアドレスＲＡＢ＜９：１１＞の中のハイレベルである各ビットに対応するヒューズがカットされる。例えば、欠陥ブロックアドレスがＲＡＴ＜９：１１＞＝［０１０］であれば、ＲＡＢ＜９：１１＞＝［１０１］となり、ヒューズＦ３、Ｆ４、Ｆ７のみがカットされる。また、ヒューズＦ８〜Ｆ１４は、カラムアドレスビットＢＹＡＣ＜１＞〜ＢＹＡＣ＜７＞に対応しており、欠陥のあるカラムアドレスＢＹＡＣ＜１：７＞の中のローレベルである各ビットに対応するヒューズがカットされる。例えば、欠陥カラムアドレスがＢＹＡＣ＜１：７＞＝［０００１１１１］であれば、ヒューズＦ８〜Ｆ１０のみがカットされる。
【００５６】
これによって、ＳＥＬＦ＿ＰＡＩＲｂがローレベルであり隣接ブロックのローリペアラインを使用する場合において、外部から入力されたブロックアドレスＲＡＴ＜９：１１＞が欠陥ブロックの隣接ブロックアドレスでなければ、ヒューズ部２２０においてカットされていないヒューズに対応するアドレスビットの中の少なくとも１つがハイレベルであることから、カラムリダンダンシースタート信号ＹＲＥＤＳＴがハイレベルになると、トランジスタＮ３及びトランジスタＮ４〜Ｎ９の何れかがターンオンしてノードＢはローレベルとなり、ノードＣはハイレベルとなる。これによって、ＮＭＯＳトランジスタＮ１２、Ｎ１３、Ｎ１８、Ｎ１９、Ｎ２４、Ｎ２５、Ｎ３０がターンオンし、カラムアドレス制御信号ＹＦＳ＜１：７＞をディスチャージさせるＮＭＯＳトランジスタＮ１０、Ｎ１５、Ｎ１６、Ｎ２１、Ｎ２２、Ｎ２７、Ｎ２８がターンオフされ、カラムアドレス制御信号ＹＦＳ＜１：７＞が初期状態に設定されたハイレベルを維持することになる。
【００５７】
即ち、制御信号発生部２３０のカラムアドレスヒューズＦ８〜Ｆ１４のカットの有無に係わりなく、カラムアドレス制御信号ＹＦＳ＜１：７＞はハイレベルにチャージされた状態を維持する。そして、ノードＣがハイレベルであるため、ＮＭＯＳトランジスタＮ３１がターンオフされ、カラムアドレス制御信号の初期化信号ＹＦＪＢは初期状態のハイレベルに維持される。
【００５８】
一方、ＳＥＬＦ＿ＰＡＩＲｂがローレベルであり隣接ブロックのローリペアラインを使用する場合において、外部から入力されたブロックアドレスＲＡＴ＜９：１１＞が欠陥ブロックの隣接ブロックアドレスであれば、ＮＭＯＳトランジスタＮ４〜Ｎ９の中のカットされていないヒューズに接続されたＮＭＯＳトランジスタのゲート入力はローレベル、カットされたヒューズに接続されたＮＭＯＳトランジスタのゲート入力はハイレベルとなることから、カラムリダンダンシースタート信号ＹＲＥＤＳＴがハイレベルになっても、ＮＭＯＳトランジスタＮ３へのディスチャージ経路が遮断されるため、ノードＢは初期状態のハイレベルを維持し、ノードＣはローレベルとなる。このとき、ＮＭＯＳトランジスタＮ３１はターンオンされ、カラムアドレスの初期化信号ＹＦＪＢを接地させてローレベルにする。
【００５９】
この場合、カラムヒューズＦ８〜Ｆ１４がカットされた状態に従って、カラムアドレス制御信号ＹＦＳ＜１：７＞の出力が異なる。例えば、入力されるカラムアドレスＢＹＡＣ＜１：７＞がカラムリペアすべきカラムアドレスでない場合、即ちヒューズＦ８〜Ｆ１４の中のカットされたヒューズに対応したビットがハイであるアドレスでなければ、ＰＭＯＳトランジスタＰ５〜Ｐ１１の中でカットされていないヒューズに接続されたＰＭＯＳトランジスタがターンオンすることによって、ＮＭＯＳトランジスタＮ１０、Ｎ１５、Ｎ１６、Ｎ２１、Ｎ２２、Ｎ２７、Ｎ２８の中のカットされていないヒューズに接続されたＮＭＯＳトランジスタがターンオンする。これによって、カットされていないヒューズに対応するカラムアドレス制御信号ＹＦＳ＜ｉ＞はローレベルとなる。
【００６０】
逆に、入力されるカラムアドレスＢＹＡＣ＜１：７＞がカラムリペアすべきカラムアドレスである場合、即ちヒューズＦ８〜Ｆ１４の中のカットされたヒューズに対応したアドレスビットがハイであるアドレスであれば、ＮＭＯＳトランジスタＮ１０、Ｎ１５、Ｎ１６、Ｎ２１、Ｎ２２、Ｎ２７、Ｎ２８の中でカットされたヒューズに接続されたＮＭＯＳトランジスタはターンオンしない。これによって、カラムアドレス制御信号ＹＦＳ＜ｉ＞はハイレベルにチャージされる。
【００６１】
次に、図４に示したカラムリダンダンシーデコード部３００とカラムリダンダンシー決定部４００の構成と動作を、図７及び図８を参照して説明する。
【００６２】
先ず、図７はカラムリダンダンシーデコード部３００の中の１つのアドレスビット＜ｉ＞に関する回路図であり、図７においてｉ＝１〜７とした回路図の全てによってカラムリダンダンシーデコード部３００が構成される。図７において、ＰＭＯＳトランジスタＰ１３は、ゲートにカラムアドレス制御信号ＹＦＳ＜ｉ＞を反転させるインバータＩ１６の出力信号が入力され、そのソース及びドレインが電源電圧ＶｄｄとノードＥにそれぞれ接続されている。ＰＭＯＳトランジスタＰ１５は、ゲートにカラムアドレス制御信号の初期化信号ＹＦＪＢを反転させるインバータＩ１５の出力信号が入力され、そのソース及びドレインが電源電圧ＶｄｄとノードＤにそれぞれ接続されている。ＰＭＯＳトランジスタＰ１４は、ゲートにインバータＩ１５の出力信号が入力され、そのソース及びドレインが電源電圧ＶｄｄとノードＥにそれぞれ接続されている。ＮＯＲゲートＮＲ１は、カラムアドレス制御信号の初期化信号ＹＦＪＢとカラムアドレス制御信号ＹＦＳ＜ｉ＞との否定論理和演算を行い、ＮＯＲゲートＮＲ２はカラムアドレス制御信号の初期化信号ＹＦＪＢとインバータＩ１６の出力信号との否定論理和演算を行なう。ＰＭＯＳトランジスタＰ１６、Ｐ１７、ＮＭＯＳトランジスタＮ３３、Ｎ３４は、電源電圧Ｖｄｄと接地電圧Ｖｓｓの間に直列に接続され、それぞれのゲートにＮＯＲゲートＮＲ１の出力信号を反転させるインバータＩ１７の出力信号、カラムアドレスビットＢＹＡＣ＜ｉ＞を反転させるインバータＩ１８の出力信号、及びＮＯＲゲートＮＲ１の出力信号が入力される。伝達ゲートＴ５は、ＮＯＲゲートＮＲ２の出力信号を反転させるインバータＩ１９の出力信号及びＮＯＲゲートＮＲ２の出力信号の制御下でインバータＩ１８の出力信号を伝達する。ＮＭＯＳトランジスタＮ３５は、ゲートにカラムアドレス制御信号の初期化信号ＹＦＪＢが入力され、そのドレイン及びソースがデコードカラムアドレスビットＹＡＪ＜ｉ＞の出力端子及び接地電圧Ｖｓｓにそれぞれ接続されている。
【００６３】
図８は、カラムリダンダンシー決定部４００の回路図であり、デコードカラムアドレスＹＡＪ＜１：７＞が入力されて否定論理積演算を行なうＮＡＮＤゲートＮＤ４、ＮＤ５と、ＮＡＮＤゲートＮＤ４、ＮＤ５の出力信号を否定論理和演算し、カラムリダンダンシー信号ＹＲＥＤＣを出力するＮＯＲゲートＮＲ３から構成されている。
【００６４】
次に、上記したカラムリダンダンシーデコード部３００とカラムリダンダンシー決定部４００の動作を、図７及び図８を参照して詳しく説明する。
【００６５】
上記したように、図６において、外部から入力されるブロックアドレスＲＡＴ＜９：１１＞が欠陥ブロックの隣接ブロックアドレスでなければ、即ちヒューズＦ２、Ｆ５、Ｆ６のカットの有無（カットされていれば対応するビット＝１、カットされていなければ対応するビット＝０）に対応したアドレスでなければ、ノードＢがローレベルとなることから、ノードＣがハイレベルとなり、カラムアドレス制御信号の初期化信号ＹＦＪＢがハイレベルでＮＯＲゲートＮＲ１、ＮＲ２に入力され、ＮＯＲゲートＮＲ１、ＮＲ２の出力レベルは、カラムアドレス制御信号ＹＦＳ＜ｉ＞とカラムアドレスＢＹＡＣ＜ｉ＞の信号レベルに依存せずに常にローレベルとなる。このとき、ＮＭＯＳトランジスタＮ３５はターンオンし、デコードカラムアドレスビットＹＡＪ＜ｉ＞はローレベルとなる。次に、デコードカラムアドレスＹＡＪ＜１：７＞の各ビット信号が全てローレベルで図８に示したカラムリダンダンシー決定部４００に入力されることによって、カラムリダンダンシー信号ＹＲＥＤＣがローレベルとなる。
【００６６】
即ち、この場合には、外部カラムアドレスＢＹＡＣ＜１：７＞が欠陥のあるカラムアドレスであるか否かに係らず、カラムリダンダンシー信号ＹＲＥＤＣがローレベルとなり、予備メモリセルではなく本来のメモリセルを使用するメインカラムデコーダ（図示省略）がイネーブルされた状態となる。
【００６７】
逆に、外部から入力されるブロックアドレスＲＡＴ＜９：１１＞が欠陥ブロックの隣接ブロックアドレスであれば、即ちヒューズＦ２、Ｆ５、Ｆ６のカットの有無に対応したアドレスであれば、カラムリダンダンシー信号ＹＲＥＤＳＴがハイレベルであり、且つノードＢがハイレベルとなることから、ノードＣがローレベルとなり、カラムアドレス制御信号の初期化信号ＹＦＪＢがローレベルでＮＯＲゲートＮＲ１、ＮＲ２に入力され、カラムアドレス制御信号ＹＦＳ＜ｉ＞の信号レベルが、ＮＯＲゲートＮＲ１の出力信号をハイレベルにするか、又はＮＯＲゲートＮＲ２の出力信号をハイレベルにするかを決定する。
【００６８】
例えば、外部から入力されたカラムアドレスＢＹＡＣ＜１：７＞が、欠陥のあるカラムアドレスである場合、ローレベルであるカラムアドレスビットＢＹＡＣ＜ｉ＞に関しては、ヒューズＦ８〜１４の中の対応するヒューズがカットされており、カラムアドレス制御信号ＹＦＳ＜ｉ＞がハイレベルであることから、ＮＯＲゲートＮ１の出力信号がローレベル、ＮＯＲゲートＮＲ２の出力信号がハイレベルとなる。これによって、伝達ゲートＴ５がターンオンされ、トランジスタＰ１６、Ｐ１７、Ｎ３３、Ｎ３４のオン／オフに影響されることなく、ＢＹＡＣ＜ｉ＞が、インバータＩ１８によって反転されて伝達ゲートＴ５を介して出力されるデコードカラムアドレスビットＹＡＪ＜ｉ＞はハイレベルとなる。逆に、ハイレベルのカラムアドレスビットＢＹＡＣ＜ｉ＞に関しては、ヒューズＦ８〜１４の中の対応するヒューズがカットされておらず、カラムアドレス制御信号ＹＦＳ＜ｉ＞がローレベルであり、ＮＯＲゲートＮ１の出力信号がハイレベル、ＮＯＲゲートＮＲ２の出力信号がローレベルとなる。これによって、伝達ゲートＴ５、ＮＭＯＳトランジスタＮ３３はターンオンせずに、ＰＭＯＳトランジスタＰ１６、Ｐ１７がターンオンし、デコードカラムアドレスビットＹＡＪ＜ｉ＞がハイレベルとなる。
【００６９】
即ち、ヒューズＦ８〜Ｆ１４のカットの有無に対応した欠陥カラムアドレスが入力されると、カラムアドレスビットＢＹＡＣ＜ｉ＞がローレベルまたはハイレベルの何れであっても、デコードカラムアドレスビットＹＡＪ＜ｉ＞はハイレベルとなる。その結果、カラムリダンダンシー信号ＹＲＥＤＣがハイレベルになって、予備メモリを使用するためのリペアカラムデコーダ（図示省略）がイネーブルされ、欠陥のあるカラムはカラムリペアラインに代替されることになる。
【００７０】
これに対して、外部から入力されたカラムアドレスＢＹＡＣ＜１：７＞が欠陥カラムアドレスでない場合、少なくとも、ローレベルのカラムアドレスビットＢＹＡＣ＜ｉ＞に対応するＹＦＳ＜ｉ＞がローレベル（対応するヒューズがカットされていない）となる状態、又はハイレベルのカラムアドレスビットＢＹＡＣ＜ｉ＞に対応するＹＦＳ＜ｉ＞がハイレベル（対応するヒューズがカットされている）となる状態が生じる。即ち、カラムアドレス制御信号発生器２０１〜２０７の中の少なくとも１つにおいて、ＢＹＡＣ＜ｉ＞及びＹＦＳ＜ｉ＞が共にハイレベルとなる状態、または共にローレベルとなる状態が生じる。
【００７１】
図７において、ＢＹＡＣ＜ｉ＞及びＹＦＳ＜ｉ＞が共にハイレベルであれば、ＹＦＪＢがローレベルであることから、伝達ゲートＴ５がターンオンして、ＹＡＪ＜ｉ＞がローレベル（ＢＹＡＣ＜ｉ＞の反転信号）となる。また、ＢＹＡＣ＜ｉ＞及びＹＦＳ＜ｉ＞が共にローレベルであれば、ＹＦＪＢがローレベルであることから、ＮＭＯＳトランジスタＮ３３、Ｎ３４がターンオンして、ＹＡＪ＜ｉ＞がローレベルとなる。従って、図８において、少なくとも１つのＹＡＪ＜ｉ＞がローレベルとなることから、ＮＤ３及びＮＤ４の出力レベルが共にローレベルとなることは無く、ＹＲＥＤＣはローレベルとなる。
【００７２】
即ち、ヒューズＦ８〜Ｆ１４のカットの有無に対応した欠陥カラムアドレスが入力されない場合には、予備メモリセルではなく本来のメモリセルを使用するメインカラムデコーダ（図示省略）がイネーブルされた状態となる。
【００７３】
以上、本発明について、好ましい実施の形態に基づいて説明したが、これらの実施の形態は、例示を目的として開示したものである。当業者であれば、本発明に係る技術的思想の範囲内で、多様な改良、変更、付加等が可能であり、このような改良、変更、付加等も、本発明の技術的範囲に属することは言うまでもない。
【００７４】
【発明の効果】
上記したように、隣接ブロックのローリペアラインを共有するリペア方式であって、ローリペアのために選択された隣接ブロックのローリペアラインのカラムに欠陥が存在する場合、カラム欠陥状態を反映して欠陥のあるカラムをリペアすることにより、半導体メモリ装置のリペア効率を向上させることができる。
【００７５】
さらに、隣接ブロック選択信号がハイレベルである場合は、外部から入力されたブロックアドレスが指定するブロックのローリペアラインを用い、隣接ブロック選択信号がローレベルである場合は、外部から入力されたブロックアドレスを反転させて隣接ブロックのローリペアラインを用い、欠陥のあるカラムをカラムリペアラインに代替させることにより、リペア効率を向上させることができる。
【図面の簡単な説明】
【図１】 従来の半導体メモリ装置の１つのバンクのブロック構造の概略を示すブロック図である。
【図２】 従来のカラムリペア回路の概略を示すブロック図である。
【図３】 従来のカラムリペア回路を使用した半導体メモリ装置におけるカラム欠陥状態の概略を示すブロック図である。
【図４】 本発明の好ましい実施の形態に係る半導体メモリ装置のカラムリペア回路の概略を示すブロック図である。
【図５】 図４に示した隣接ブロック選択ヒューズ部の回路構成を示す回路図である。
【図６】 図４に示したカラムリダンダンシーヒューズ部の回路構成を示す回路図である。
【図７】 図４に示したカラムリダンダンシーデコード部の回路構成を示す回路図である。
【図８】 図４に示したカラムリダンダンシー決定部の回路構成を示す回路図である。
【符号の説明】
１００ 隣接ブロック選択ヒューズ部
２０、２００ カラムリダンダンシーヒューズ部
３０、３００ カラムリダンダンシーデコード部
４０、４００ カラムリダンダンシー決定部
Claims (14)
- カラムリダンダンシースタート信号に応じて、外部から入力されるブロックアドレスによって指定されるブロックのローリペアラインを用いるか、又は前記ブロックの隣接ブロックのローリペアラインを用いるかを決定する隣接ブロック選択信号を生成する隣接ブロック選択ヒューズ部、
前記隣接ブロック選択信号と前記カラムリダンダンシースタート信号とに応じ、前記ブロックアドレス及び該ブロックアドレスの各ビットを反転させた反転ブロックアドレスが入力され、複数のカラムアドレス制御信号及び該カラムアドレス制御信号の初期化信号を生成するカラムリダンダンシーヒューズ部、
前記初期化信号及び複数の前記カラムアドレス制御信号に応じて、入力されるカラムアドレスをデコードしてデコードカラムアドレスを生成するカラムリダンダンシーデコード部、及び
前記デコードカラムアドレスに応じてカラムリダンダンシー信号を生成するカラムリダンダンシー決定部を備えていることを特徴とする半導体メモリ装置のカラムリペア回路。 - 前記隣接ブロック選択ヒューズ部は、入力される前記ブロックアドレスによって指定される前記ブロックのローリペアラインを用いる場合、ハイレベルの前記隣接ブロック選択信号を生成し、前記隣接ブロックのローリペアラインを用いる場合、ローレベルの前記隣接ブロック選択信号を生成することを特徴とする請求項１に記載の半導体メモリ装置のカラムリペア回路。
- 前記隣接ブロック選択ヒューズ部は、
入力される前記カラムリダンダンシースタート信号をバッファして出力する、偶数個の反転素子から構成される第１バッファ、
ソース及びドレインが電源電圧及び第１ノードにそれぞれ接続され、ゲートに前記カラムリダンダンシースタート信号が入力される第１スイッチング素子、
ソース及びドレインが電源電圧及び前記第１ノードにそれぞれ接続され、ゲートに前記第１ノードの信号の反転信号が入力される第２スイッチング素子、
ソースが接地電圧に接続され、ゲートに前記カラムリダンダンシースタート信号が入力される第３スイッチング素子、
ソースが前記第３スイッチング素子のドレインに接続され、ゲートに電源電圧が入力される第４スイッチング素子、
該第４スイッチング素子と前記第１ノードの間に接続されるヒューズ、
前記第１バッファの出力信号と前記第１ノードの信号とが入力される否定論理積演算を行う論理素子、及び
該論理素子の出力信号をバッファして前記隣接ブロック選択信号として出力する、偶数個の反転素子から構成された第２バッファを備えていることを特徴とする請求項１に記載の半導体メモリ装置のカラムリペア回路。 - 前記カラムリダンダンシーヒューズ部は、
前記ブロックアドレスの中の隣接ブロックを指定する隣接ブロック指定ビット、及び前記反転ブロックアドレスの中の隣接ブロックを指定する反転隣接ブロック指定ビットを、前記隣接ブロック選択信号がハイレベルであればそのまま伝達し、前記隣接ブロック選択信号がローレベルであれば交換して伝達するアドレス伝達部、
該アドレス伝達部から出力された前記隣接ブロック指定ビット及び前記反転隣接ブロック指定ビットと、前記ブロックアドレス及び前記反転ブロックアドレスの中から前記隣接ブロック指定ビット及び前記反転隣接ブロック指定ビットを除いた複数のビットと、前記カラムリダンダンシースタート信号とが入力され、所定の出力信号を出力するヒューズ部、
該ヒューズ部の出力信号が入力され、複数の前記カラムアドレス制御信号を生成し、前記カラムリダンダンシースタート信号がイネーブルの場合に前記初期化信号を生成する制御信号発生部、及び
前記カラムリダンダンシースタート信号がディスエーブルの場合に前記初期化信号を生成する第１初期化信号発生部を備えていることを特徴とする請求項１に記載の半導体メモリ装置のカラムリペア回路。 - 前記アドレス伝達部は、
前記隣接ブロック選択信号と、該隣接ブロック選択信号の反転信号の制御下で、前記隣接ブロック指定ビット及び前記反転隣接ブロック指定ビットを、選択的に伝達する複数の伝達ゲートを備えていることを特徴とする請求項４に記載の半導体メモリ装置のカラムリペア回路。 - 前記ヒューズ部は、
前記カラムリダンダンシースタート信号を反転させる第１反転素子、
該第１反転素子の出力信号を反転させる第２反転素子、
ソース及びドレインが電源電圧及び第１ノードにそれぞれ接続され、ゲートに前記カラムリダンダンシースタート信号が入力される第１スイッチング素子、
ソース及びドレインが電源電圧及び前記第１ノードにそれぞれ接続され、ゲートに前記第１ノードの信号の反転信号が入力される第２スイッチング素子、
前記隣接ブロック指定ビット、前記反転隣接ブロック指定ビット、前記ブロックアドレス及び前記反転ブロックアドレスの中から前記隣接ブロック指定ビット及び前記反転隣接ブロック指定ビットを除いた複数のビットの各々がゲートに接続される第３〜第８スイッチング素子、
ソース及びドレインが接地電圧及び複数の前記第３〜第８スイッチング素子の共通接点にそれぞれ接続され、ゲートに前記カラムリダンダンシースタート信号が入力される第９スイッチング素子、
前記第３〜第８スイッチング素子のそれぞれと前記第１ノードの間にそれぞれ接続された複数のヒューズ、及び
前記第２反転素子の出力信号と、前記第１ノードの信号とが入力され、否定論理積演算を行う論理素子を備え、
複数の前記ヒューズは、欠陥のあるブロックアドレスに対応して切断されることを特徴とする請求項４に記載の半導体メモリ装置のカラムリペア回路。 - 前記制御信号発生部は、
前記ヒューズ部の出力信号に応じて前記カラムアドレス制御信号を生成する複数のカラムアドレス制御信号発生部と、
前記ヒューズ部の出力信号に応じて前記初期化信号を生成する第２初期化信号発生部を備えていることを特徴とする請求項４に記載の半導体メモリ素子のカラムリペア回路。 - 前記第１初期化信号発生部は、
前記カラムリダンダンシースタート信号を反転させる第１反転素子、
該第１反転素子の出力信号を反転させる第２反転素子、
該第２反転素子の出力信号を反転させる第３反転素子、
前記第１反転素子の出力信号と前記第３反転素子の出力信号とが入力されて否定論理積演算を行う論理素子、及び
電源電圧に接続され、ゲートに前記論理素子の出力信号が入力されるスイッチング素子を備えていることを特徴とする請求項４に記載の半導体メモリ装置のカラムリペア回路。 - 前記カラムリダンダンシーデコード部は、
ソース及びドレインが電源電圧及び第１ノードにそれぞれ接続され、ゲートに前記初期化信号の反転信号が入力される第１スイッチング素子、
ソース及びドレインが電源電圧及び第２ノードにそれぞれ接続され、ゲートに前記カラムアドレス制御信号の反転信号が入力される第２スイッチング素子、
ソース及びドレインが電源電圧及び前記第２ノードにそれぞれ接続され、ゲートに前記初期化信号の反転信号が入力される第３スイッチング素子、
前記初期化信号と前記カラムアドレス制御信号とが入力されて否定論理和演算を行う第１論理素子、
電源電圧と接地との間に直列接続され、ゲートに前記第１論理素子の反転信号が入力される第４スイッチング素子、ゲートに前記カラムアドレスの１つのビット信号の反転信号が入力される第５、第６スイッチング素子、及びゲートに前記第１論理素子の出力信号が入力される第７スイッチング素子、
前記初期化信号と前記カラムアドレス制御信号の反転信号とが入力されて否定論理和演算を行う第２論理素子、
前記第２論理素子の出力信号及び該出力信号の反転信号の制御下で、前記カラムアドレスの１つの前記ビット信号を伝達する伝達素子、及び
ソース及びドレインが接地電圧及び出力端子にそれぞれ接続され、ゲートに前記初期化信号が入力される第８スイッチング素子を備えていることを特徴とする請求項１に記載の半導体メモリ装置のカラムリペア回路。 - 前記カラムリダンダンシー決定部は、
メインカラムデコーダをイネーブルさせる場合、ローレベルの前記カラムリダンダンシー信号を出力し、リペアカラムデコーダをイネーブルさせる場合、ハイレベルの前記カラムリダンダンシー信号を出力することを特徴とする請求項１に記載の半導体メモリ装置のカラムリペア回路。 - 前記カラムリダンダンシー決定部は、
前記デコーデドカラムアドレスの各ビットが入力されて否定論理積演算を行う複数の第１論理素子、及び
複数の該第１論理素子の出力信号が入力されて否定論理和演算を行い、前記カラムリダンダンシー信号を出力する第２論理素子を備えていることを特徴とする請求項１に記載の半導体メモリ装置のカラムリペア回路。 - カラムリダンダンシースタート信号に応じて、外部から入力されるブロックアドレスによって指定されるブロックのローリペアラインを用いるか、又は前記ブロックの隣接ブロックのローリペアラインを用いるかを決定する隣接ブロック選択信号を生成する第１ステップ、
前記ブロックアドレスの中の隣接ブロックを指定する隣接ブロック指定ビット、及び前記ブロックアドレスの各ビットを反転させた反転ブロックアドレスの中の隣接ブロックを指定する反転隣接ブロック指定ビットを、前記隣接ブロック選択信号がハイレベルであればそのまま伝達し、前記隣接ブロック選択信号がローレベルであれば交換して伝達する第２ステップ、
該第２ステップによって処理された前記隣接ブロック指定ビット及び前記反転隣接ブロック指定ビットと、前記ブロックアドレス及び前記反転ブロックアドレスの中から前記隣接ブロック指定ビット及び前記反転隣接ブロック指定ビットを除いた複数のビットと、前記カラムリダンダンシースタート信号とに応じて、複数のカラムアドレス制御信号及び該カラムアドレス制御信号の初期化信号を生成する第３ステップ、
複数の前記カラムアドレス制御信号及び前記初期化信号に応じて、カラムアドレスをデコードしてデコードカラムアドレスを生成する第４ステップ、及び
前記デコードカラムアドレスに応じてカラムリダンダンシー信号を生成し、欠陥のあるカラムをリペアする第５ステップを含んでいることを特徴とする半導体メモリ装置のカラムリペア方法。 - 前記第１ステップは、外部から入力された前記ブロックアドレスによって指定されるブロックのローリペアラインを用いる場合、ハイレベルの前記隣接ブロック選択信号を生成し、前記隣接ブロックのローリペアラインを用いる場合、ローレベルの前記隣接ブロック選択信号を生成するステップを含んでいることを特徴とする請求項１２に記載の半導体メモリ装置のカラムリペア方法。
- 前記第５ステップは、前記カラムリダンダンシー信号がハイレベルである場合、欠陥のあるカラムをカラムリペアラインに代替させるために、リペアカラムデコーダをイネーブルさせる第７ステップを含んでいることを特徴とする請求項１２に記載の半導体メモリ装置のカラムリペア方法。
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