KR100338812B1 - 반도체 메모리 장치 - Google Patents
반도체 메모리 장치 Download PDFInfo
- Publication number
- KR100338812B1 KR100338812B1 KR1019990013276A KR19990013276A KR100338812B1 KR 100338812 B1 KR100338812 B1 KR 100338812B1 KR 1019990013276 A KR1019990013276 A KR 1019990013276A KR 19990013276 A KR19990013276 A KR 19990013276A KR 100338812 B1 KR100338812 B1 KR 100338812B1
- Authority
- KR
- South Korea
- Prior art keywords
- redundancy
- cell
- signal
- block
- normal cell
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000012360 testing method Methods 0.000 claims abstract description 41
- 230000004044 response Effects 0.000 claims abstract description 13
- 238000001514 detection method Methods 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 description 4
- 230000002950 deficient Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000005086 pumping Methods 0.000 description 3
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 2
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 2
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 2
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 2
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
리던던시 셀 테스트 모드로 동작시 선택된 리던던시 셀 블록과 이에 인접한 정상 셀 블록을 동시에 활성화하여 리던던시 셀과 정상 셀이 동시에 테스트할 수 있는 반도체 메모리 장치에 대해 개시되어 있다. 본 발명의 반도체 메모리 장치는 리던던시 셀 테스트 모드시 블록의 어드레스 신호에 응답하여 정상 셀 블록과 리던던시 셀 블록을 동시에 테스트할 수 있게 리던던시 셀 블록과 그에 인접한 정상 셀 블록의 어드레스 신호를 동시에 활성화하는 인에이블 신호를 발생하는 리던던시 및 정상 셀 동시 테스트 제어부를 구비한다. 이에 따라 본 발명은 리던던시 셀 테스트시 리던던시 셀과 정상 셀간의 브릿지를 쉽게 검출할 수 있어 수율 향상 및 테스트 시간의 감소에 기여할 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 메모리의 정상 셀과 리던던시 셀의 브릿지를 동시에 검출할 수 있는 반도체 메모리장치에 관한 것이다.
일반적으로 반도체 메모리장치의 리던던시회로는 서브어레이 블록별로 설치하는데 스페어 로우(row)와 칼럼(column)을 미리 설치해두어 결함이 발생하여 불량으로 된 메모리셀을 로우/칼럼 단위로 리던던시 메모리셀로 치환하는 방식이 주로 사용된다. 웨이퍼 프로세서가 종료되면 테스트를 통해서 불량 메모리셀을 골라내어 그에 해당하는 어드레스를 스페어셀의 어드레스 신호로 바꾸어 주는 프로그래밍을 내부회로에 행하며 이에 따라 실제 사용할 때에 불량라인에 해당하는 어드레스가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 된다. 이 프로그래밍 방식에는 과전류로 퓨즈를 녹여 끊어버리는 전기 퓨즈방식, 레이저빔으로 퓨즈를 태어 끊어 버리는 방식, 레이저빔으로 접합부를 단락시키는 방식, EPROM (Electrical Programmable Read Only Memory)으로 프로그래밍하는 방식등이 있다. 이 방법들 중에 레이터로 절단하는 방법이 단순하면서도 확실하고 레이아웃도 용이하여 널리 이용되고 있으며, 퓨즈 재료로는 폴리실리콘 배선 또는 메탈배선이 사용된다.
한편, 통상적인 반도체 메모리장치는 정상 셀을 테스트한 후에 리던던시 셀의 테스트를 수행하게 된다. 하지만, 이때 별도로 리던던시 셀을 테스트하도록 되어 있어서 리던던시 워드라인과 근접한 정상 셀의 워드라인사이에 위치한 메모리셀 혹은 워드라인이 브릿지(bridge) 등으로 단락되어 있을 때 이를 검출할 수 없었다. 그러므로, 리페어후 메모리 셀이 불량으로 될 가능성이 있기 때문에 반도체 메모리의 수율을 저하시키는 원인으로 작용하게 된다.
본 발명의 목적은 상기와 같이 프로브 테스트시 정상 셀 테스트 후 리던던시 셀을 따로 테스트하는 할 수밖에 없는 관계로 리던던시 셀과 정상 셀간의 브릿지를 검출할 수 없는 종래 기술의 문제점을 해결하기 위하여 리던던시 셀 블록과 정상 셀 블록 사이에 테스트 제어회로를 추가함으로써, 리던던시 셀 테스트 모드로 동작시 선택된 리던던시 셀 블록과 이에 인접한 정상 셀 블록을 동시에 활성화하여 리던던시 셀과 정상 셀이 동시에 테스트할 수 있으며 이에 따라 셀사이의 브릿지를 쉽게 검출할 수 있는 반도체 메모리 장치를 제공하는데 있다.
도 1은 본 발명에 따라 리던던시 및 정상 셀 동시 테스트 제어회로를 갖는 반도체 메모리 장치의 일 실시예를 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 리던던시 및 정상 셀 동시 테스트 제어부
20 : 정상 셀 워드라인 인에이블부
상기와 같은 목적을 실현하기 위한 본 발명은 리던던시 회로를 갖는 반도체 메모리장치에 있어서, 리던던시 셀 테스트 모드시 블록의 어드레스 신호에 응답하여 정상 셀 블록과 리던던시 셀 블록을 동시에 테스트할 수 있게 리던던시 셀 블록과 그에 인접한 정상 셀 블록의 어드레스 신호를 동시에 활성화하는 인에이블 신호를 발생하는 리던던시 및 정상 셀 동시 테스트 제어부를 구비하는 것을 특징으로 한다.
본 발명의 반도체 메모리장치에 있어서, 상기 리던던시 및 정상 셀 동시 테스트 제어부는 블록 어드레스 신호와 리던던시 셀 테스트신호를 입력받아 셀 테스트 모드를 검출하는 검출부와, 검출부의 출력 신호에 응답하여 스위칭되는 구동 트랜지스터와, 이와 접지 사이에 일렬로 연결되며 어드레스 신호에 응답하여 턴온되는 다수개의 트랜지스터들과, 검출부의 신호에 응답하여 스위칭되는 구동 트랜지스터에 전원전압을 인가하는 전원 공급부와, 전원 공급부와 구동 트랜지스터가 연결된 노드로부터 인가된 신호를 인버터를 통해서 반전하여 출력하며 출력된 신호를 안정된 레벨로 유지하기 위하여 인버터에 피드백으로 연결되어 다시 상기 노드에 전원 전압을 인가하는 트랜지스터를 갖는 출력부를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명에 따라 리던던시 및 정상 셀 동시 테스트 제어회로를 갖는 반도체 메모리 장치의 일 실시예를 나타낸 회로도로서, 좀 더 상세하게는 리던던시 셀 테스트 모드시 블록의 워드라인 어드레스 신호(bax9B<0>)에 응답하여 리던던시 셀 블록과 그에 인접한 정상 셀 블록의 워드라인 어드레스 신호를 동시에 활성화하는 인에이블 신호(jiy_wl0)를 발생하는 리던던시 및 정상 셀 동시 제어부(10)와, 상기 인에이블 신호 신호(jiy_wl0)에 의해 정상 셀 워드라인을 활성화되는 워드라인 펌핑부(20)가 도시되어 있다.
그러면, 도 1에 도시된 반도체 메모리 장치의 리던던시 및 정상 셀 동시 테스트 제어부는 블록 어드레스 신호(bax9B<0>)와 리던던시 셀 테스트신호(jiy_nrd)를 입력받아 이 두 신호를 부정 논리곱하는 낸드게이트(NAND1)와, 이 낸드게이트(NAND1)의 출력을 반전하는 인버터(Inv1)를 통해서 셀 테스트 모드임을 검출하는 검출부(12)와, 검출부(12)의 출력 신호(bax9Bi)에 응답하여 턴온되는 구동 트랜지스터(NMOS1)와, 이(NMOS1)와 접지 사이에 일렬로 연결되며 어드레스 신호(bax01_<0>,bax23_<0>,bax45_<0>,bax678_<0>)에 응답하여 턴온되는 다수개의 트랜지스터들(NMOS2,NMOS3,NMOS4,NMOS5)과, 검출부(12)의 출력신호(bax9Bi)에 응답하여 턴온되어 구동 트랜지스터(NMOS1)에 전원전압을 인가하는 전원 공급부(14)와, 전원 공급부(14)와 구동 트랜지스터(NMOS1)가 연결된 노드로부터 인가된 신호를 인버터(Inv2)를 통해서 반전하여 인에이블 신호 신호(jiy_wl0)를 출력하며 이 출력된 신호를 안정된 레벨로 유지하기 위하여 인버터(Inv2)에 피드백으로 연결되어 다시 상기 노드에 전원 전압을 인가하는 트랜지스터(PMOS1)를 갖는 출력부(16)로 구성되어 있다.
여기서, 전원 공급부(14)는 PMOS 트랜지스터이며, 구동 트랜지스터 및 다수개의 트랜지스터들은 모두 NMOS 트랜지스터이며, 상기 출력부(16)의 트랜지스터는 PMOS 트랜지스터이다.
또한, 워드라인 펌핑부(20)는 상기 리던던시 및 정상 셀 동시 테스트 제어부(10)의 인에이블 신호 신호(jiy_wl0)와 정상셀의 로우 신호(pxi)를 입력받아서 이를 부정 논리합하는 노어게이트(NOR1)와, 상기 노어게이트(NOR1)의 출력을 반전하는 인버터(Inv3)를 갖는 워드라인 전압 공급부(22)와, 상기 워드라인 전압 공급부(22)에 소스가 연결되며 기판에 백바이어스 전압(vp)이 인가되며 제 1구동신호(nmlz)에 의해 구동되는 트랜지스터(PMOS2)와, 상기 트랜지스터의 드레인과 접지사이에 연결되며 상기 제 1구동신호(nmlz)에 의해 구동되어 워드라인 구동 신호(word_line0)를 발생하는 제 1NMOS 트랜지스터(NMOS6)와, 상기 PMOS2와 NMOS6의 연결노드인 출력 단자에 드레인이 연결되며 접지에 소스가 연결되며 제 2구동신호(pxz)에 의해 구동되는 제 2NMOS 트랜지스터(NMOS7)로 구성되어 있다.
상기와 같이 구성된 본 발명의 리던던시 및 정상 셀 동시 테스트 제어회로를 갖는 반도체 메모리 장치는 다음과 같이 동작한다.
우선, 본 발명의 반도체 메모리 장치가 리던던시 셀 테스트 모드로 동작하게 되면 jjy_nrd(정상 로우 어드레스신호가 디스에이블된 상태)가 하이레벨로 동작하게 된다.
이에 리던던시 및 정상 셀 동시 테스트 제어부는 리던던시 블록과 인접한 정상 셀 블록의 선태 워드라인 어드레스신호(bax9B<0>)가 입력되면 검출부(12)는 두 신호를 논리 조합하여 노드 A(node A)의 신호를 하이 레벨로 한 후에 인버터(Inv1)를 통해서 로우 레벨로 반전시킨다.
그리고, 정상 셀 블록의 로우 어드레스가 로우레벨로 동작하게 되면 전압 공급부(14)는 로우 레벨의 bax9Bi신호에 의해 턴온되어 전원 전압을 출력부(16)로 인가한다. 반면에, 로우 레벨의 bax9Bi신호에 의해 상기 구동 트랜지스터(NMOS1)는 턴오프되고, 다수개의 트랜지스터들(NMOS2, NMOS3, NMOS4, NMOS5) 또한 정상 셀 블록의 로우 어드레스 신호(bax01_<0>, bax23_<0>, bax45_<0>, bax678_<0>)에 의해턴오프된다.
이에 따라 출력부(16)는 전압 공급부(14)로부터 인가된 하이레벨의 신호를 인버터(Inv2)를 통해서 로우 레벨로 반전하여 리던던시 셀 블록과 그에 인접한 정상 셀 블록의 워드라인 어드레스 신호를 동시에 활성화하는 인에이블 신호(jiy_wl0)를 출력한다.
이에 워드라인 펌핑부(20)는 워드라인 전압 공급부(22)를 통해서 리던던시 및 정상 셀 동시 테스트 제어부(10)의 인에이블 신호 신호(jiy_wl0)와 정상셀의 로우 신호(pxi)를 논리 조합하여 하이레벨의 신호를 출력한다. 이때, 제 1구동신호(mwlz)와 제 2구동신호(pxzi)가 로우레벨일 경우 트랜지스터 PMOS2가 턴온되어 워드 라인 구동 신호(word_line0)를 고전압 레벨의 Vpp만큼 펌핑시켜 인에이블한다. 그러므로, 본 발명은 리던던시 셀 테스트 모드로 동작시에 인접한 정상 셀 블록 워드라인 액세스값이 '0'일 때 리던던시 셀에 인접한 정상 셀 블록의 '0' 번지 워드라인과 리던던시 셀을 통시에 활성화시킬 수 있어서 두 셀을 동시에 테스트할 수 있게 된다.
상기한 바와 같이 본 발명은, 리던던시 셀 테스트 모드로 동작시 선택된 리던던시 셀 블록과 이에 인접한 정상 셀 블록을 동시에 활성화하여 리던던시 셀과 정상 셀이 동시에 테스트할 수 있다.
이로 인해 본 발명은 리던던시 셀과 정상 셀간의 브릿지를 쉽게 검출할 수 있어 수율 향상 및 테스트 시간의 감소에 기여할 수 있는 효과가 있다.
Claims (2)
- 리던던시 회로를 갖는 반도체 메모리장치에 있어서,블록 어드레스 신호와 리던던시 셀 테스트신호를 입력받아 셀 테스트 모드를 검출하는 검출부;상기 검출부의 출력 신호에 응답하여 턴온되는 구동 트랜지스터와, 이와 접지 사이에 일렬로 연결되며 어드레스 신호에 응답하여 턴온되는 다수개의 트랜지스터들;상기 검출부의 신호에 응답하여 스위칭되는 상기 구동 트랜지스터에 전원전압을 인가하는 전원 공급부; 및상기 전원 공급부와 구동 트랜지스터가 연결된 노드로부터 인가된 신호를 인버터를 통해서 반전하여 출력하며 출력된 신호를 안정된 레벨로 유지하기 위하여 상기 인버터에 피드백으로 연결되어 다시 상기 노드에 전원 전압을 인가하는 트랜지스터를 갖는 출력부를 포함하여,리던던시 셀 테스트 모드시 블록의 어드레스 신호에 응답하여 정상 셀 블록과 리던던시 셀 블록을 동시에 테스트할 수 있게 리던던시 셀 블록과 그에 인접한 정상 셀 블록의 어드레스 신호를 동시에 활성화하는 인에이블 신호를 발생하는 리던던시 및 정상 셀 동시 테스트 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990013276A KR100338812B1 (ko) | 1999-04-15 | 1999-04-15 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990013276A KR100338812B1 (ko) | 1999-04-15 | 1999-04-15 | 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000066284A KR20000066284A (ko) | 2000-11-15 |
| KR100338812B1 true KR100338812B1 (ko) | 2002-05-31 |
Family
ID=19580116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990013276A KR100338812B1 (ko) | 1999-04-15 | 1999-04-15 | 반도체 메모리 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100338812B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003077293A (ja) | 2001-08-31 | 2003-03-14 | Toshiba Corp | 半導体装置 |
| KR100919575B1 (ko) * | 2001-12-21 | 2009-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 병렬 테스트회로 |
-
1999
- 1999-04-15 KR KR1019990013276A patent/KR100338812B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000066284A (ko) | 2000-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0140178B1 (ko) | 반도체 메모리장치의 결함 셀 구제회로 및 방법 | |
| US6281739B1 (en) | Fuse circuit and redundant decoder | |
| US5287310A (en) | Memory with I/O mappable redundant columns | |
| KR100470168B1 (ko) | 안티퓨즈 회로 | |
| US5907514A (en) | Circuit and method for controlling a redundant memory cell in an integrated memory circuit | |
| KR19980034731A (ko) | 반도체 메모리 소자의 스트레스 테스트 장치 및 그 방법 | |
| KR0182868B1 (ko) | 플래쉬 메모리셀의 리페어 회로 및 리페어 방법 | |
| KR100338812B1 (ko) | 반도체 메모리 장치 | |
| KR940002272B1 (ko) | 리던던시 기능을 가지는 반도체 메모리 장치 | |
| KR960002011B1 (ko) | 반도체 메모리 장치용 용장 회로 | |
| KR100191775B1 (ko) | 반도체 메모리 장치의 리페어 정보 저장 및 검출 회로 | |
| US6275443B1 (en) | Latched row or column select enable driver | |
| KR100583107B1 (ko) | 리페어 회로 | |
| KR960003404B1 (ko) | 리던던시 장치를 가지는 반도체 메모리 장치 | |
| JPH05243386A (ja) | 半導体記憶装置 | |
| KR100246347B1 (ko) | 반도체 메모리의 리던던시 회로 | |
| KR100256127B1 (ko) | 반도체 메모리 소자의 리페어 장치 | |
| KR100735672B1 (ko) | 리던던트 컬럼이 사용된 반도체 메모리 장치에서의전원전압레벨 저하 방지회로 및 그에 따른 방법 | |
| JP4607360B2 (ja) | 半導体記憶装置 | |
| KR200325128Y1 (ko) | 디램의리던던시회로 | |
| KR100266672B1 (ko) | 디램의 리페어 회로 | |
| KR100315311B1 (ko) | 플래쉬메모리셀의섹터프로텍션리페어회로및리페어방법 | |
| KR19990056803A (ko) | 로우/컬럼 선택 회로 | |
| KR950000428B1 (ko) | 메모리 소자의 리던던시 회로 | |
| KR100314650B1 (ko) | 플래쉬메모리장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110429 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |