KR100901488B1 - 정보 저장 장치 - Google Patents

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KR100901488B1
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제니스 에이치 니켈
룽 티 트랜
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삼성전자주식회사
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Abstract

본 발명은, 가열 후 적어도 하나의 자계(Hx, Hy)를 인가함으로써 기록되는 자기 메모리 소자(10)에 관한 것이다.

Description

정보 저장 장치{THERMALLY-ASSISTED SWITCHING IN MRAM DEVICES}
도 1은 SDT 접합을 도시하는 도면,
도 2a 및 도 2b는 SDT 접합의 히스테리시스 루프를 도시하는 도면,
도 3은 열-지원 스위칭을 수행할 수 있는 MRAM 장치를 도시하는 도면,
도 4는 MRAM 장치의 가열 라인을 도시하는 도면,
도 5a, 도 5b, 도 5c 및 도 5d는 MRAM 장치의 상이한 패턴의 가열 라인을 도시하는 도면,
도 6은 다수 레벨의 MRAM 칩을 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
10 : SDT 접합 12 : 피닝층
14 : 자유층 18, 20 : 컨덕터
110 : 정보 저장 장치 114 : 메모리 소자
본 발명은 정보 저장 장치(information storage device)에 관한 것이다. 구체적으로, 본 발명은 자기 랜덤 액세스 메모리(Magnetic Random Access Memory : MRAM) 장치에 관한 것이다.
저항 교차점 어레이(resistive cross point array)의 스핀 의존형 터널링(Spin Dependent Tunneling : SDT) 접합을 포함하는 MRAM 장치로서, 워드 라인이 SDT 접합의 행을 따라 연장되고, 비트 라인이 SDT 접합의 열을 따라 연장되는 MRAM 장치의 예를 고려해 보자. 각각의 SDT 접합은 워드 라인과 비트 라인의 교차점에 위치한다. 각각의 SDT 접합의 자화(magnetization)는 임의의 소정 시간에 두 가지 안정한 배향(two stable orientation) 중 한 가지를 갖는 것으로 가정된다. 이러한 두 가지 안정한 배향, 즉 평행과 역평행(parallel and anti-parallel)은 '0'과 '1'의 논리값을 나타낸다. 또한, 자화 배향은 SDT 접합의 저항에 영향을 준다. SDT 접합의 저항은 자화 배향이 평행인 경우에 제 1 값(R)이고, 자화 배향이 역평행인 경우에 제 2 값(R + ΔR)이다. 따라서, SDT 접합의 자화 배향 및 그 논리값은 접합의 저항 상태를 감지하여 알 수도 있다.
선택된 SDT 접합상에 기록하는 동작은 선택된 SDT 접합을 교차하는 워드 라인과 비트 라인에 기록 전류(write current)를 인가하여 수행된다. 이 전류는 결합되었을 때 선택된 SDT 접합의 자화 배향을 평행에서 역평행으로 또는 역평행에서 평행으로 스위칭하는 두 개의 외부 자계를 생성한다.
기록 전류가 너무 작으면 선택된 SDT 접합의 자화 배향을 바꿀 수 없을 수도 있다. 이론적으로, 결합된 두 개의 외부 자계 모두는 선택된 SDT 접합의 자화 배 향을 충분히 플립(flip)해야 한다. 그러나, 실제로, 결합된 자계는 자화 배향을 항상 플립하지는 않는다. 선택된 SDT 접합의 자화 배향이 플립되지 않으면, 기록 에러가 발생하여 결과적으로 에러 코드 정정(error code correction)에 대한 부담을 증가시킨다.
단지 하나의 자계(즉, 선택된 워드 라인 혹은 선택된 비트 라인 중 어느 하나에 따른 SDT 접합)만을 고려하는 SDT 접합은 "절반-선택(half-selected)" SDT 접합이다. 이론적으로, 하나의 자계는 SDT 접합의 자화 배향을 플립해서는 안 된다. 그러나. 실제로, 자화 배향은 하나의 자계에 의해 플립될 수 있다. 절반-선택 SDT 접합의 자화 배향이 플립되면, 바람직하지 않은 소거가 발생하여 결과적으로 에러 코드 정정에 대한 부담을 증가시킨다.
*따라서, SDT 접합에 기록할 때의 신뢰도를 개선하는 것이 필요하다. 보다 일반적으로는, MRAM 장치의 자기 메모리 소자에 기록할 때의 신뢰도를 개선하는 것이 필요하다.
본 발명의 일 측면에 따르면, 자기 메모리 소자는 메모리 소자를 가열(heat)하고 또한 적어도 하나의 자계를 메모리 소자에 인가하여 기록된다. 본 발명의 원리의 예로서 도시된 첨부한 도면과 상세한 설명을 참조하면 본 발명의 다른 측면과 이점을 알 것이다.
예시를 위해 도면에 도시한 바와 같이, 본 발명은 자기 메모리 소자의 어레이를 포함하는 MRAM 장치에 관한 것이다. 데이터 저장 동안에, MRAM 장치는 선택된 메모리 소자의 열-지원 스위칭(thermally-assisted switching)을 수행한다. 열-지원 스위칭은 MRAM 장치에 데이터를 저장할 때의 신뢰도를 개선한다.
MRAM 장치의 자기 메모리 소자는 메모리 소자의 자기막(magnetic film)의 상태에 좌우되는 저항을 갖는 임의의 요소일 수 있다. 이러한 요소의 예로는 자기 터널 접합(SDT 접합이 자기 터널 접합의 한 유형임) 및 자이언트 자기저항(Giant MagnetoResistance : "GMR") 스핀 밸브 등이 있다. 예시를 위해, 메모리 소자를 SDT 접합으로서 이하에서 설명하겠다.
도 1을 참조하면, SDT 접합(10)이 도시되어 있다. SDT 접합(10)은 피닝층(pinned layer : 12)면에 배향되지만 관심 영역(range of interest)에 인가된 자계가 존재할 때 회전하지 않도록 고정된 자화를 갖는 피닝층(12)을 포함한다. SDT 접합(10)은 또한 피닝되지 않은 자화 배향을 갖는 "자유(free)"층(14)을 포함한다. 어느 정도까지, 자화는 자유층(14)의 평면에 놓인 축("용이축(easy axis)")을 따라 두 방향 중 어느 한 방향으로 배향될 수 있다. 피닝층 및 자유층(12 및 14)의 자화가 동일한 방향이면, 배향은 "평행"(화살표(P)로 표시된)이라 지칭된다. 피닝층 및 자유층(12 및 14)의 자화가 반대 방향이면, 배향은 "역평행"(화살표(A)로 표시된)이라 지칭된다.
피닝층 및 자유층(12 및 14)은 절연 터널 장벽(16)에 의해 분리되어 있다. 절연 터널 장벽(16)으로 인해 피닝층(12)과 자유층(14) 사이에서 양자 역학 터널 링(quantum mechanical tunneling)이 발생한다. 이 터널링 현상은 전자 스핀 의존형으로, SDT 접합(10)의 저항이 피닝층 및 자유층(12 및 14)의 자화의 상대 배향에 좌우되게 한다. 예를 들어, SDT 접합(10)의 저항은 피닝층 및 자유층(12 및 14)의 자화 배향이 평행이면 제 1 값(R)이고, 피닝층 및 자유층(12 및 14)의 자화 배향이 역평행이면 제 2 값(R + ΔR)이다.
자계(Hx, Hy)는 SDT 접합(10)과 접촉하는 제 1 및 제 2 컨덕터(18 및 20)에 전류(Iy, Ix)를 가함으로써 SDT 접합(10)에 인가될 수 있다. 컨덕터(18 및 20)가 직교하면, 인가된 자계(Hx, Hy) 또한 직교할 것이다.
충분히 큰 전류(Ix, Iy)가 컨덕터(18 및 20)에 흐를 때, 자유층(14) 근처에서의 결합 자계(Hy + Hx)는 자유층(14)의 자화가 평행 배향에서 역평행 배향으로 또는 역평행 배향에서 평행 배향으로 바뀌게 한다. 예를 들어, 충분히 큰 전류(Ix)는 자화 배향을 역평행이 되게 하는 반면에, 충분히 큰 전류(Iy)는 자화 배향을 평행이 되게 할 것이다.
전류 크기는 결합 자계(Hx + Hy)가 자유층(14)의 스위칭 자계(switching field)를 초과하지만 피닝층(12)의 스위칭 자계를 초과하지 않도록 선택될 수 있다.
그러나, 하나 혹은 두 개의 기록 전류(Ix, Iy) 모두의 크기는 SDT 접합(10)이 가열되면 감소될 수 있다. 자기막의 포화보자력(coercivity)은 온도 증가에 따라 감소한다. SDT 접합(10)의 온도를 올리는 것은 도 2a 및 도 2b에 도시된 바와 같이 SDT 접합(10)의 포화보자력(Hc)을 감소시킨다. 도 2a는 실온에서의 포화보자 력(Hc)을 도시하고, 도 2b는 실온 + 50℃에서의 포화보자력(Hc)을 도시하고 있다. 상승된 온도에서, SDT 접합(10)은 고저항 상태에서 저저항 상태로 스위칭하고, 작은 결합 자계(Hx + Hy)가 존재 할 때는 저저항 상태에서 고저항 상태로 스위칭한다. 따라서, SDT 접합(10)을 가열하는 것은 하나 혹은 두 개의 기록 전류(Ix, Iy) 모두의 크기가 감소되게 할 수 있다. 한편, 기록 전류(Ix, Iy)의 크기가 감소되지 않으면, SDT 접합(10)은 결합 자계(Hx + Hy)가 존재 할 때 더욱 신뢰 있게 스위칭할 것이다. 바람직한 스위칭 신뢰도를 달성하기 위해 온도 및 기록 전류를 변화시킬 수 있다.
결합 자계(Hx + Hy)가 인가되기 전에 열을 가한 후 제거하거나 혹은 결합 자계(Hx + Hy)와 동시에 열을 가할 수 있다. 자유층(14)을 주위 보다 약 10℃에서 50℃ 높게 가열할 수도 있다. 보다 일반적으로, 최대 가열 온도는 (반강자성층(anti-ferromagnetic layer)이 피닝 특성을 자유롭게(loose)하는 온도 이상으로) 차단 온도(blocking temperature : TB)보다 약 50℃ 낮을 수 있다.
도 1을 참조하면, 전기 절연성 열 도전성 물질(예를 들어, 실리콘 질화물)층(24)에 의해 제 1 컨덕터(18)와 분리되는 제 3 컨덕터(22)를 이용하여 자유층(14)에 열을 가할 수도 있다. 제 3 컨덕터(22)를 통해 흐르는 전류가 추가 자계를 생성하지만, 제 3 컨덕터(22)는 SDT 접합(10)으로부터 충분히 이격되어 있어서 추가 자계가 스위칭에 악영향을 미치지 않는다.
도 1이 SDT 접합(10) 상부에 제 3 컨덕터(22)를 도시하고 있지만, 제 3 컨덕 터(22)는 SDT 접합(10) 상부 대신에 SDT 접합(10) 하부에 위치할 수도 있다. 또한, 제 3 컨덕터(22)는 SDT 접합(10) 상부와 하부에 위치하는 경우라도 상관없다.
이제 도 3을 참조하면, 저항 교차점 어레이(112)의 메모리 소자(114)를 포함하는 정보 저장 장치(110)가 도시되어 있다. 메모리 소자(114)는 행이 x-방향을 따라 연장되고, 열이 y-방향을 따라 연장되는 행과 열로 정렬된다. 정보 저장 장치(110)의 설명을 간단히 하기 위해 비교적 적은 수의 메모리 소자(114)만이 도시되어 있다. 실제로는, 어떤 크기의 어레이라도 이용될 수 있다.
워드 라인(116)으로서의 트레이스 기능(trace functioning)은 메모리 셀 어레이(112)의 한 쪽면에서 x-방향을 따라 연장된다. 비트 라인(118)으로서의 트레이스 기능은 메모리 셀 어레이(112)의 옆 쪽면에서 y-방향을 따라 연장된다. 어레이(112)의 각각의 행에 대해 하나의 워드 라인(116)만이 존재하고, 어레이(112)의 각각의 열에 대해 하나의 비트 라인(118)만이 존재할 수도 있다. 각각의 메모리 소자(114)는 워드 라인(116)과 비트 라인(118)의 교차점에 위치한다.
가열 라인(heating line : 120)으로서의 트레이스 기능은 어레이(112)를 가로질러 대각선으로 연장된다. 가열 라인(120)은 어레이(112)의 상단, 어레이(112)의 하단 혹은 어레이(112)의 상단과 하단 모두에 제공될 수 있다. 가열 라인(120)의 구현예를 도 4와 관련하여 후술하겠다.
정보 저장 장치(110)는 판독 동작 동안에 선택된 메모리 소자(114)의 저항 상태를 감지하기 위한 판독 회로 및 기록 동작 동안에 기록 전류를 선택된 워드 라인(116), 비트 라인(118) 및 가열 라인(120)에 인가하기 위한 기록 회로를 포함한 다. 판독 회로는 정보 저장 장치(110)의 설명을 간단히 하기 위해 도시되어 있지 않다.
기록 회로는 제 1 그룹의 트랜지스터(124)를 통해 워드 라인(116)에 결합된 제 1 전류원(122), 제 2 그룹의 트랜지스터(128)를 통해 비트 라인(118)에 결합된 제 2 전류원(126) 및 제 3 그룹의 트랜지스터(132)를 통해 가열 라인(120)에 결합된 제 3 전류원(130)을 포함한다.
기록 동작 동안에, 디코더(134)는 어드레스(Ax 및 Ay)를 디코딩하여 워드 라인(116), 비트 라인(118) 및 가열 라인(120)을 선택한다. 디코더(134)는 워드 라인(116)을 제 1 전류원(122)에 연결하도록 제 1 그룹의 트랜지스터(124)에 명령하여 워드 라인(116)을 선택하고, 비트 라인(118)을 제 2 전류원(126)에 연결하도록 제 2 그룹의 트랜지스터(128)에 명령하여 비트 라인(118)을 선택하며 가열 라인(120)을 제 3 전류원(130)에 연결하도록 제 3 그룹의 트랜지스터(132)에 명령하여 가열 라인(120)을 선택한다. 선택된 워드 라인, 비트 라인 및 가열 라인(116, 118 및 120)을 통해 전류가 흐른다. 선택된 워드 라인(116)과 비트 라인(118)의 교차점에서의 메모리 소자(114)는 결합 자계(Hx + Hy)에 노출된다. 이 선택된 메모리 소자(114)는 또한 선택된 가열 라인(120)에 의해 가열된다. 대각선으로 연장되는 가열 라인(120)의 이점은 선택된 요소는 가열되지만, 절반-선택 요소는 가열되지 않는다는 점이다.
도 3은 워드 라인(116)용의 단일 전류원(122), 비트 라인(118)용의 단일 전류원(126) 및 가열 라인(120)용의 단일 전류원(130)을 도시하고 있다. 대형 어레 이에 있어서, 다수의 전류원(122)이 워드 라인(116)용으로 제공되고, 다수의 전류원(126)이 비트 라인(118)용으로 제공되며 다수의 전류원(130)이 가열 라인(120)용으로 제공될 수 있는데, 각각의 전류원(122)은 다수의 워드 라인(116)에 의해 공유되고, 각각의 전류원(126)은 다수의 비트 라인(118)에 의해 공유되며 각각의 전류원(130)은 다수의 가열 라인(120)에 의해 공유된다. 이것은 다수의 메모리 소자(114)에 동시에 기록하는 것을 가능하게 한다.
기록 회로의 다른 요소들은 도시되어 있지 않다. 예를 들어, 도 3은 워드 라인, 비트 라인 및 가열 라인(116, 118 및 120)의 "자유단부(free end)"를 기준 전위에 연결하는 트랜지스터를 도시하고 있지 않다. 또한, 도 3에 도시된 트랜지스터(124, 128 및 132) 및 전류원은 기록 회로를 간단히 표현한 것이다. 워드 라인, 비트 라인 및 가열 라인(116, 118 및 120)에 전류를 인가하기 위한 회로를 여러 상이한 방식으로 구현할 수 있다.
이제 도 4를 참조하면, 가열 라인(120)의 구현예가 도시되어 있다. 가열 라인(120)은 텅스텐, 백금(platinum) 혹은 다른 고저항 금속으로 제조된 가열 소자(120b)에 의해 분리되는 구리 트레이스(copper trace)(120a)를 포함한다. 가열 소자(120b)는 메모리 소자(114) 위에 위치한다.
도 5a, 도 5b, 도 5c 및 도 5d는 상이한 패턴의 가열 라인(120)을 도시하고 있다. 이러한 패턴에서, 가열 라인(120)은 어레이(112)를 가로질러 대각선으로 연장된다. 또한, 가열 라인(120) 그룹들이 서로 연결(tie)되어 루프를 형성한다. 전류는 루프의 한쪽 단부에 인가되고, 루프의 다른 쪽 단부는 기준 전위에 연결된 다. 이것은 트랜지스터의 수를 줄인다. 이것은 또한 동일한 비트 라인상의 다수의 요소에 열을 가하는 것을 가능하게 한다.
도 5a는 다수의 경로로 정렬되어 있는 가열 라인(120)을 도시하고 있다. 각각의 경로는 한 쌍의 직렬 연결된 가열 라인(120)을 포함한다. 각각의 경로의 한 쪽 단부는 기준 전위에 연결되고, 다른 쪽 단부는 트랜지스터(132)를 통해 전류원(130)에 결합된다. 이 구성에 있어서, 선택된 메모리 소자(114)에는 열이 가해지지만, 절반-선택 메모리 소자(114)에는 열이 가해지지 않는다. 이 구성은 절반-선택 마진(half-select margin)을 개선하고, 바람직하지 않은 소거 가능성을 줄인다.
도 5b는 직렬로 연결되어 단일 경로를 형성하는 다수의 가열 라인(120)을 도시하고 있다. 단일 경로의 한 쪽 단부는 기준 전위에 연결되고, 다른 쪽 단부는 트랜지스터(132)를 통해 전류원(130)에 결합된다. 각각의 가열 라인(120)은 인접 행에서의 메모리 소자(114)를 담당한다.
도 5c는 가열 라인(120)의 각도가 상이하다는 것을 제외하면 도 5b에 도시된 패턴과 유사한 패턴을 도시하고 있다. 도 5c의 가열 라인은 인접 행에서의 메모리 소자(114)를 담당하지 않는다. 그 대신, 각각의 가열 라인(120)은 격열(every other column)에서의 메모리 소자(114)를 담당한다.
도 5d는 서로 연결된 제 1 단부(first end)를 갖는 다수의 가열 라인을 도시하고 있다. 스위치(132a)는 가열 라인의 선택된 제 2 단부에 전류가 인가되게 하고, 스위치(132b)는 선택된 제 2 단부의 다른 쪽이 기준 전위에 연결되게 한다. 이 정렬은 임의의 두 개의 가열 라인(120)을 선택하여 하나의 경로를 형성하게 한다. 예를 들어, 스위치(132a 및 132b)를 선택하여 일점쇄선이 표시하는 전류 경로를 형성할 수 있다.
스위치(132a 및 132b)를 선택하여 병렬인 다수의 가열 라인(120)을 통해 전류가 흐르게 할 수 있다. 이 구성은 동시 기록을 가능하게 한다.
전술한 패턴 블록은 대형 어레이에서 반복될 수 있다. 예를 들어, 대형 어레이는 다수의 기록 회로 및 그 각각의 기록 회로에 결합된 비트 라인 그룹들을 포함할 수 있다. 어떤 패턴의 가열 라인(120)이 각각의 비트 라인 그룹에 적용될 수 있다.
이제 도 6을 참조하면, 저항 교차점 메모리 셀 어레이의 다수 레벨 혹은 면(202)을 갖는 칩(200)이 도시되어 있다. 면(202)은 기판(204)상에 적층(stack)되고, 실리콘 이산화물과 같은 절연 물질(도시되지 않음)에 의해 분리된다. 기판(204)상에 판독 및 기록 회로를 제조할 수 있다. 판독 및 기록 회로는 판독되고 기록될 레벨을 선택하기 위한 추가 멀티플렉서를 포함할 수 있다. 전류원은 온-칩 혹은 오프-칩(on-chip or off-chip)일 수 있다.
본 발명에 따른 정보 저장 장치는 다양한 애플리케이션에 이용될 수 있다. 예를 들어, 정보 저장 장치는 컴퓨터에서 장기 데이터 저장에 이용될 수 있다. 이런 장치는 하드 드라이브 및 다른 종래의 장기 데이터 저장 장치에 비해 많은 이점(예를 들어, 고속 및 소형)을 제공한다.
본 발명에 따른 정보 저장 장치는 디지털 카메라에서 디지털 이미지의 장기 저장에 이용될 수 있다. 본 발명에 따른 정보 저장 장치는 컴퓨터에서 DRAM 및 다른 고속형 단기 메모리를 대체할 수도 있다.
본 발명에 따른 정보 저장 장치는 두 개의 직교 자계를 메모리 소자에 인가하여 메모리 소자를 스위칭하는데 국한되지 않는다. 예를 들어, 선택된 메모리 소자는 가열 및 단지 하나의 자계만을 이용하여 스위칭될 수 있다.
본 발명은 전술한 특정한 실시예에 국한되지 않는다. 그 대신에, 본 발명은 첨부한 청구범위에 따라서 해석된다.
본 발명은 정보 저장 장치에 관한 것으로 종래의 저장 장치에 비해 고속이고, 소형이며 장기 데이터 및 이미지 저장에 효과적이다.

Claims (5)

  1. 행 방향으로 연장된 복수의 워드라인과 열 방향으로 연장된 복수의 비트라인의 교차점에 배치된 복수의 자기 메모리 소자를 포함하는 메모리 셀 어레이;
    상기 메모리 소자 상에 각각 배치되고, 상기 메모리 소자를 가열하는 복수의 가열 소자;
    상기 워드라인 및 상기 비트라인에 대각선 방향으로 연장되어, 대각선 방향에 배치된 가열 소자를 포함하는 복수의 가열라인; 및
    상기 복수의 가열라인 중에서 하나의 가열라인을 선택하는 것에 의하여, 대각선 방향에 배치된 상기 메모리 소자를 선택적으로 가열하는 선택부를 포함하되,
    상기 메모리 소자는 상기 비트라인과 상기 워드라인 사이에 배치되는 정보 저장 장치.
  2. 제1 항에 있어서,
    상기 메모리 소자는 상기 비트라인 및 상기 워드라인에 인가된 전류에 의하여 형성된 결합 자계에 의하여 열 지원 스위칭하는 것을 특징으로 하는 정보 저장 장치.
  3. 제1 항 또는 제2 항의 어느 한 항에 있어서,
    상기 가열 소자는 상기 메모리 소자로부터 이격되는 정보 저장 장치.
  4. 제1 항 또는 제 2 항에 있어서,
    상기 가열라인은 상기 가열 소자에 의하여 분리된 도전성 라인을 포함하는 정보 저장 장치.
  5. 제1 항 또는 제2 항에 있어서,
    상기 가열 소자는 기록 동작 동안에 선택된 메모리 소자의 온도를 주위의 온도보다 섭씨 10도 내지 섭씨 50도 만큼 상승시키는 정보 저장 장치.
KR1020080087866A 2001-01-11 2008-09-05 정보 저장 장치 KR100901488B1 (ko)

Applications Claiming Priority (2)

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