JP2005064050A - 半導体記憶装置及びそのデータ書き込み方法 - Google Patents
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Abstract
【課題】チップサイズを低減できる半導体記憶装置及びそのデータ書き込み方法を提供すること。
【解決手段】第1強磁性膜と、前記第1強磁性膜上に形成された絶縁膜と、前記絶縁膜上に形成された第2強磁性膜とを備える磁気抵抗素子20を含む複数のメモリセルと、前記メモリセルに含まれる前記磁気抵抗素子20と近接しつつ離隔して設けられた第1配線WWLと、書き込み動作時において、前記第1配線WWLに第1電流を供給して、前記磁気抵抗素子20の周囲に磁場を形成する第1電流ドライバ回路18、19と、書き込み動作時及び読み出し動作時において、前記絶縁膜を介して前記第1、第2強磁性膜間に第2電流を供給する第2電流ドライバ回路14、17とを具備することを特徴としている。
【選択図】 図1
【解決手段】第1強磁性膜と、前記第1強磁性膜上に形成された絶縁膜と、前記絶縁膜上に形成された第2強磁性膜とを備える磁気抵抗素子20を含む複数のメモリセルと、前記メモリセルに含まれる前記磁気抵抗素子20と近接しつつ離隔して設けられた第1配線WWLと、書き込み動作時において、前記第1配線WWLに第1電流を供給して、前記磁気抵抗素子20の周囲に磁場を形成する第1電流ドライバ回路18、19と、書き込み動作時及び読み出し動作時において、前記絶縁膜を介して前記第1、第2強磁性膜間に第2電流を供給する第2電流ドライバ回路14、17とを具備することを特徴としている。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は、半導体記憶装置及びそのデータ書き込み方法に関する。例えば、磁気ランダムアクセスメモリ(MRAM:Magneto resistive Random Access Memory)の書き込み動作に関するものである。
【0002】
【従来の技術】
MRAMは、情報の記録担体として強磁性体の磁化方向を利用した、記録情報を随時、書き換え、保持、読み出すことができる固体メモリの総称である。
【0003】
MRAMのメモリセルは、通常複数の強磁性体を積層した構造を有する。情報の記録は、メモリセルを構成する複数の強磁性体の磁化の相対配置が、平行か、反平行であるかを2進の情報“1”、“0”に対応させて行う。記録情報の書き込みは、各メモリセルの強磁性体の磁化方向を、電流磁界によって反転させることによって行われる。
【0004】
MRAMは、完全な不揮発性であり、また1015回以上の書き換えが可能である。更に、非破壊読み出しが可能であり、リフレッシュ動作を必要としない。
従って、読み出しサイクルを短くすることが可能である。また、電荷蓄積型のメモリセルに比べ、放射線に対する耐性が強い。このように、MRAMは従来の誘電体を用いた半導体メモリとその機能を比較すると、多くの利点を有している。
MRAMの単位面積あたりの集積度、書き込み、読みだし時間は、おおむねDRAM(Dynamic Random Access Memory)と同程度となりうることが予想される。
従って不揮発性という大きな特色を生かし、携帯機器用の外部記録装置、LSI混載用途、さらにはパーソナルコンピューターの主記憶メモリへの応用が期待されている。
【0005】
現在実用化の検討が進められているMRAMでは、メモリセルに強磁性トンネル接合(Magnetic Tunnel Jnction : 以下MTJと略記)を用いている(例えば、非特許文献1参照)。MTJは、主として強磁性層/絶縁層/強磁性層からなる三層膜で構成され、電流は絶縁層をトンネルして流れる。接合の抵抗値は、両強磁性金属層の磁化の相対角の余弦に比例して変化する。そして、接合の抵抗値は、両強磁性層の磁化の向き反平行の場合に極大値をとる。これがトンネル磁気抵抗効果である。MTJの構造としては、両方の強磁性体の保持力の差を利用してデータを保持するタイプがある。更には、磁界感度改善あるいは書き込み電流低減を目的として、一方の強磁性体に隣接して反強磁性体を配置し、磁化方向を固着させたいわゆるスピンバルブ構造のタイプ(例えば非特許文献2参照)が知られている。
【0006】
上記従来のMRAMでは、直交する2本の配線の交点にMTJ素子が配置される。そして、2本の配線に1mA程度の電流を流し、それぞれの配線から生じる磁場の合成磁場によって、MTJ素子にデータを書き込む。
【0007】
また、FeMnを記録層の材料に用いたGMR素子においては、記録層の温度を上げつつ、直交する2本の配線に電流を流して、GMR素子にデータを書き込む方法も開示されている(例えば非特許文献3参照)。本方法では、センス線に5mA程度の電流を流すことで、記録層の温度はNeel温度以上に上昇される。すると、反強磁性材料であるFeMnは、反強磁性から強磁性を有するように転移する。その状態で、ワード線に200mA程度の電流を流す。その結果、センス線とワード線とから生じる磁場によって、記録層のスピンの向きが反転され、GMR素子にデータが書き込まれる。
【0008】
【非特許文献1】
“IEEE International Solid−State Circuits Conference 2000 Digest
Papar”, TA7.2
【0009】
【非特許文献2】
“Japanese Journal of Applied Physics”, 1997年, 36号, p.200
【0010】
【非特許文献3】
“Journal of Applied Physics”, 2000年,87号,p.6403
【0011】
【発明が解決しようとする課題】
上記のように、MRAMは次世代のメモリデバイスとして活発な研究が為されている。しかし、上記従来のMRAMであると、チップサイズが大きくなるという問題点があった。
【0012】
まず、直交する2本の配線に電流を流すために、2本の配線の両端に電流ドライバ回路が必要である。このため、電流ドライバ回路のチップに占める面積が増大し、チップサイズが大きくなる。
【0013】
また、書き込み時において、選択メモリセルに隣接する半選択状態のメモリセルは、外部からの僅かな擾乱によってデータを失う可能性がある。これを防ぐためには、従来は記録層の膜厚を大きくする等の対策を施して、擾乱に対する耐性を向上させる必要があった。しかし、このような対策は反転磁界の増大を招く原因ともなり、書き込み電流が増大する傾向があった。そのため、電流ドライバ回路のサイズを大きくする必要が生じ、チップサイズが大きくなるという問題があった。
【0014】
この発明は、上記事情に鑑みてなされたもので、その目的は、チップサイズを低減できる半導体記憶装置及びそのデータ書き込み方法を提供することにある。
【0015】
【課題を解決するための手段】
この発明の一態様に係る半導体記憶装置は、第1強磁性膜と、前記第1強磁性膜上に形成された絶縁膜と、前記絶縁膜上に形成された第2強磁性膜とを備える磁気抵抗素子を含む複数のメモリセルと、前記メモリセルに含まれる前記磁気抵抗素子と近接しつつ離隔して設けられた第1配線と、書き込み動作時において、前記第1配線に第1電流を供給して、前記磁気抵抗素子の周囲に磁場を形成する第1電流ドライバ回路と、前記絶縁膜を介して前記第1、第2強磁性膜間に第2電流を供給する第2電流ドライバ回路とを具備することを特徴としている。
【0016】
この発明の一態様に係る半導体記憶装置のデータ書き込み方法は、第1強磁性膜と、前記第1強磁性膜上に形成された絶縁膜と、前記絶縁膜上に形成された第2強磁性膜とを備える磁気抵抗素子を含むメモリセルがマトリクス状に配置された半導体記憶装置のデータ書き込み方法であって、第1選択メモリセルに含まれる前記磁気抵抗素子の前記第1、第2強磁性膜間に、前記絶縁膜を介して第1電流を流すステップと、前記第1電流を前記第1選択メモリセルの前記磁気抵抗素子に流した状態で、前記磁気抵抗素子の近傍に配置された配線に第2電流を流すことにより、前記磁気抵抗素子に磁場を印加するステップと、前記第1電流の供給を停止するステップと、前記第1電流の供給を停止した後に、前記第2電流の供給を停止するステップとを具備することを特徴としている。
【0017】
上記のような構成及び方法によれば、磁気抵抗素子に電流を流した状態で、磁気抵抗素子の周囲に磁場を発生させて、データの書き込みを行っている。磁気抵抗素子に電流を流すことで、磁気抵抗素子の書き込み閾値を低減することが出来るので、書き込みに必要な電流を削減できる。従って、電流ドライバ回路のサイズを縮小化でき、チップサイズを削減できる。また、選択メモリセルのみが、その書き込み閾値を低下されるので、誤書き込みの発生を抑制でき、書き込み動作信頼性を向上できる。
【0018】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0019】
この発明の第1の実施形態に係る半導体記憶装置について図1を用いて説明する。図1は本実施形態に係るMRAMのブロック図である。
【0020】
図示するように、MRAM10は、メモリセルアレイ11、カラムデコーダ12、センスアンプ13、ビット線ドライバ14、ロウデコーダ15、16、選択用ワード線ドライバ17、及び書き込みワード線ドライバ18、19を備えている。
【0021】
メモリセルアレイ11は、マトリクス状に配置された複数個((m+1)×(n+1)個、但しm、nは自然数であり、図1では(3×3)個のみ示す)のメモリセルMCを有している。メモリセルMCの各々は、磁気抵抗素子20及びスイッチングトランジスタ21を含んでいる。磁気抵抗素子20は、例えばMTJ素子である。磁気抵抗素子20の一端は、ビット線BL0〜BLnのいずれかに接続され、他端はスイッチングトランジスタ21の電流経路の一端に接続されている。スイッチングトランジスタ21のゲートは選択用ワード線SWL0〜SWLmのいずれかに接続され、電流経路の他端は接地電位に接続されている。そして、磁気抵抗素子20に近接して、書き込みワード線WWL0〜WWLmのいずれかが設けられている。同一行に配置されたメモリセルのスイッチングトランジスタ21のゲートは、選択用ワード線SWL0〜SWLmのいずれかに共通接続されている。また、同一行に配置されたメモリセルの磁気抵抗素子20の近傍に、書き込みワード線WWL0〜WWLmのいずれかが配線されている。更に同一列に配置されたメモリセルの磁気抵抗素子20の一端は、ビット線BL0〜BLnのいずれかに共通接続されている。なお、書き込みワード線WWL0〜WWLmとビット線BL0〜BLnとは、互いに直交するように配置されている。
【0022】
カラムデコーダ12は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。
【0023】
ビット線ドライバ14は、書き込み時及び読み出し時において、カラムアドレスデコード信号に基づいて、ビット線BL0〜BLnのいずれかを選択する。そして、選択したビット線に電流を供給する。
【0024】
ロウデコーダ15、16は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。
【0025】
選択用ワード線ドライバ17は電圧源を含み、書き込み時及び読み出し時において、ロウアドレスデコード信号に基づいて、選択用ワード線SWL0〜SWLmのいずれかを選択する。そして、選択した選択用ワード線に電圧を供給する。
【0026】
書き込みワード線ドライバ18、19は、書き込み時において、ロウアドレスデコード信号に基づいて、書き込みワード線WWL0〜WWLmのいずれかを選択する。そして、書き込みワード線ドライバ18、19のいずれか一方がカレントソースとして機能し、選択した書き込みワード線に電流を供給する。この際、他方はカレントシンクとして機能する。書き込みワード線ドライバ18、19のいずれが電流を供給するかによって、メモリセルへの書き込みデータを制御できる。
【0027】
センスアンプ13は、ロウデコーダ15、16及びカラムデコーダ12によって選択されたメモリセルから読み出したデータを増幅する。
【0028】
次に、メモリセルアレイ11の平面パターンについて、図2を用いて説明する。図2はメモリセルアレイ11の平面図であり、簡単化の為に、スイッチングトランジスタの図示を省略している。なお、図中に示す方向を、それぞれ困難軸方向及び容易軸方向と定義づけることとする。
【0029】
図示するように、困難軸方向に沿って(1+n)本のビット線BL0〜BLnが、容易軸方向に沿ったストライプ形状に形成されている(図2ではビット線BL0〜BL2のみ示す)。また、困難軸方向に直交する容易軸方向に沿って(1+m)本の書き込みワード線WWL0〜WWLmが困難軸方向に沿ったストライプ形状に形成されている(図2では書き込みワード線WWL0〜WWL2のみ示す)。そして、ビット線BL0〜BLnと書き込みワード線WWL0〜WWLmとの交点部分に磁気抵抗素子20が配置されている。ビット線BL0〜BLnは磁気抵抗素子20の一端と接続されている。他方、書き込みワード線WWL0〜WWLmは磁気抵抗素子20と電気的に分離されつつ、近接配置されている。また、書き込みワード線WWL0〜WWLmの直下には、容易軸方向に沿って、選択用ワード線SWL0〜SWLmが、困難軸方向に沿ったストライプ形状に形成されている。この選択用ワード線SWL0〜SWLmは、スイッチングトランジスタ21のゲート電極として機能するものである。磁気抵抗素子20の他端は、引き出し配線22及びコンタクトプラグ23を介して、スイッチングトランジスタ21のドレインに電気的に接続されている。そして、隣接する選択用ワード線SWL0〜SWLm間には、同一列のスイッチングトランジスタ21のソースを共通接続するようにして、ソース線24が困難軸方向に沿って設けられている。
【0030】
磁気抵抗素子20は、長手方向が容易軸方向に沿い、短手方向が困難軸方向に沿った略長方形の形状を有している。そして、磁気抵抗素子20の他端は、スイッチングトランジスタ21に接続される。なお、図2において磁気抵抗素子20は長方形の形状を有しているが、長軸が容易軸方向に沿い、短軸が困難軸方向に沿った楕円形状を有していても良い。
【0031】
次に、メモリセルアレイ11の断面構造について、図3を用いて説明する。図3は図2におけるX1−X1’線に沿った断面図である。
【0032】
図示するように、半導体基板25中には素子分離領域STIが形成されており、素子分離領域STIによって周囲を取り囲まれた素子領域AA内に、スイッチングトランジスタ21が形成されている。スイッチングトランジスタ21は、半導体基板25の表面内に形成された不純物拡散層26、図示せぬゲート絶縁膜、及びゲート電極27を備えている。前述のようにゲート電極27は選択用ワード線SWL0〜SWLmのいずれかとして機能するものであり、困難軸方向(紙面に対して垂直方向)に沿ってストライプ状に形成されている。
【0033】
不純物拡散層26上にはシリサイド膜28が形成されており、また半導体基板25上には層間絶縁膜29が形成されている。ソース領域26上のシリサイド膜28はソース線として機能するものであり、前述の通り、困難軸方向(紙面に対して垂直方向)に沿ったストライプ状に形成されている。層間絶縁膜29は、スイッチングトランジスタ21を被覆しており、また層間絶縁膜29内には、コンタクトプラグ30が形成されている。コンタクトプラグ30は、スイッチングトランジスタ21の不純物拡散層26の一方(ドレイン領域)に接続されている。
【0034】
層間絶縁膜29上には、コンタクトプラグ30に接続された金属配線層31、金属配線層31と電気的に分離された金属配線層32が形成されている。金属配線層32は書き込みワード線WWL0〜WWLmのいずれかとして機能するものであり、困難軸方向に沿ってストライプ状に形成されている。また、金属配線層32は、スイッチングトランジスタ21のゲート電極27と、ほぼ重なるようにして形成されている。更に、層間絶縁膜33が層間絶縁膜29上に形成されている。層間絶縁膜33は金属配線層31、32を被覆しており、また層間絶縁膜33内にはコンタクトプラグ34が形成されている。コンタクトプラグ34は、金属配線層31と接続されている。
【0035】
層間絶縁膜33上には、コンタクトプラグ34に接続された金属配線層22が形成されている。この金属配線層22は、磁気抵抗素子20の引き出し配線22として機能するものである。そして、引き出し配線22上には磁気抵抗素子20が形成されている。磁気抵抗素子20は、層間絶縁膜33及び引き出し配線22を挟んで金属配線層32と重なるようにして形成されている。磁気抵抗素子20は、絶縁膜を磁性体膜で挟み込んだ構造を有する例えばMTJ素子である。すなわち、引き出し配線22上に強磁性層35が形成され、強磁性層35上に絶縁膜(トンネルバリア膜)36が形成され、強磁性層37が絶縁膜36上に形成されている。これらの強磁性層35、37、及び絶縁膜36を含んでMTJ素子が形成されている。強磁性層35、37のいずれか一方(固着層35)のスピンの向きは、予め所定の方向に向くよう設定されている。その上で、強磁性層35、37のいずれか他方(記録層37)のスピンの向きを一方に対して平行、または反平行として2つの状態を作り出すことにより、“0”データ、または“1”データが書き込まれる。更に、層間絶縁膜38が層間絶縁膜33上に形成されている。層間絶縁膜38は引き出し配線22及び磁気抵抗素子20の周辺を被覆している。また層間絶縁膜38上には、強磁性層37に接続されるようにして金属配線層39が形成されている。金属配線層39はビット線BL0〜BLnのいずれかとして機能するものであり、容易軸方向(紙面内の左右方向)に沿ってストライプ状に形成されている。
【0036】
次に上記構成のMRAMの動作について、図1、図4を用いて説明する。まず、書き込み動作について、ビット線BL1と選択用ワード線SWL1(書き込みワード線WWL1)との交点に配置されたメモリセルMC11にデータを書き込む場合を例に挙げて説明する。図4は、本実施形態に係るMRAMにおける書き込み動作のフローチャートである。
【0037】
まず、選択用ワード線ドライバ17が、ロウアドレスデコード信号に基づいて選択用ワード線SWL1を選択する。そして、選択用ワード線ドライバ17は、選択用ワード線SWL1に電圧を供給する。これにより、メモリセルMC10、MC11、MC12、…、MC1nのスイッチングトランジスタ21がオン状態とされる(ステップS1)。
【0038】
次に、ビット線ドライバ14がカラムアドレスデコード信号に基づいてビット線BL1を選択する。そして、ビット線ドライバ14が、ビット線BL1に100μA程度の電流Iselectを供給する(ステップS2)。この様子を示しているのが図5である。図5はメモリセルアレイ11の一部領域の回路図である。
【0039】
図示するように、選択用ワード線SWL1が選択された状態で、ビット線BL1に電流Iselectが供給されている。なお、ビット線BL0〜BLnの一端はビット線ドライバ14に接続されているが、他端は、メモリセルMCm0〜MCmnの磁気抵抗素子20に接続されているか、若しくはフローティングの状態とされている。従って、電流Iselectは、メモリセルMC11の磁気抵抗素子20及びスイッチングトランジスタ21の電流経路を通って接地電位に流れ込む。
【0040】
すると、メモリセルMC11の磁気抵抗素子20では、絶縁膜を介して強磁性層間で電流が流れるため、ジュール熱が発生する。その結果、磁気抵抗素子20は高温状態となり、その書き込み磁界(電流)閾値が低下する(ステップS3)。
【0041】
次に、書き込みワード線ドライバ18、19が、ロウアドレスデコード信号に基づいて書き込みワード線WWL1を選択する。そして、書き込みワード線ドライバ18が書き込みワード線WWL1に500μA程度の電流Iwriteを供給する(ステップS4)。電流Iwriteは、書き込みワード線WWL1を通って書き込みワード線ドライバ19に流れ込む。この際、書き込みワード線ドライバ18はカレントソース、書き込みワード線ドライバ19はカレントシンクとして機能する。この様子を示しているのが図6である。図6はメモリセルアレイ11の一部領域の回路図である。
【0042】
図示するように、メモリセルMC11の磁気抵抗素子20に電流Iselectを流した状態で、書き込みワード線WWL1に電流Iwriteを流す。すると、書き込みワード線WWL1の周囲に磁場が形成され、この磁場の影響によってメモリセルMC11の磁気抵抗素子20にデータが書き込まれる(ステップS5)。本例では、書き込みワード線ドライバ18から書き込みワード線ドライバ19に向かって電流Iwriteを流す場合を例に挙げて説明した。しかし、勿論、書き込みワード線ドライバ19から書き込みワード線ドライバ18に向かって電流Iwriteを流しても良い。すなわち、電流Iwriteの向きは、書き込みデータに依存する。
【0043】
その後は、選択用ワード線SWL1を非選択として、メモリセルMC11のスイッチングトランジスタ21をオフ状態とする。そして、ビット線BL1を非選択として、電流Iselectの供給を停止する(ステップS6)。
【0044】
電流Iselectの供給が停止されることで、メモリセルMC11の磁気抵抗素子20は高温状態から冷まされる。高温状態から冷めると、磁気抵抗素子20の書き込み磁界閾値は元に戻る(ステップS7)。なお、磁気抵抗素子20の熱は、主にビット線BL1を通じて放熱される。
【0045】
そして、書き込みワード線WWL1を非選択として、電流Iwriteの供給を停止する(ステップS8)。
以上のようにして、データの書き込みが行われる。
【0046】
次に、読み出し動作について、メモリセルMC11からデータを読み出す場合を例に挙げて説明する。データの読み出し方法は従来とほぼ同様であるので、ここでは簡単に説明する。図7は、データの読み出し時におけるメモリセルアレイ11の一部領域の回路図である。
【0047】
図示するように、選択用ワード線ドライバ17が、選択用ワード線SWL1を選択する。これにより、メモリセルMC10、MC11、MC12、…、MC1nのスイッチングトランジスタ21がオン状態とされる。また、ビット線ドライバ14がビット線BL1を選択する。これにより、ビット線BL1に電流Ireadが供給される。そして、センスアンプ13が、ビット線BL1の電位変化を増幅し、読み出し電圧として出力する。
【0048】
上記本実施形態に係るMRAMであると、以下に示す効果が得られる。
(1)チップサイズを縮小出来る。この点につき以下詳細に説明する。
【0049】
本効果は磁気抵抗素子20への書き込み閾値を低減出来ることにより得られる効果である。従来のMRAMであると、データの書き込みは、直交する2本の配線に電流を供給して、それらの電流によって発生する合成磁界によって行っていた。図8は磁気抵抗素子の書き込み閾値を示すグラフ(アステロイド曲線)である。横軸は容易軸方向磁界Hx、縦軸は困難軸方向磁界Hyである。なお、発生磁界は電流に依存する。従って、容易軸方向磁界Hx及び困難軸方向磁界Hyを、それぞれ従来のMRAMにおけるビット線及びワード線に流す電流に置き換えても良い。書き込み閾値Hsは、下記の所謂Stoner−Wolfarthの関係式から導き出せる。
Hx(2/3)+Hy(2/3)=Hs(2/3)
そして、Hx(2/3)+Hy(2/3)>Hs(2/3)が満たされた場合に、磁気抵抗素子のスピンの向きが変化し、データが書き込まれる。すなわち、図8中に示す領域のそれぞれが、書き込み領域、非書き込み領域となる。
【0050】
図示するように、従来では、ビット線に1mA程度の電流Iblを流し、書き込みワード線に1mA程度のIwlを流す。そしてこの2つの電流Ibl、Iwlによって形成される合成磁界によってデータを書き込んでいる。従って、データの書き込みには約1mA×2=約2mAの電流が必要である。
【0051】
これに対して本実施例に係る方法であると、磁気抵抗素子20に100μA程度のトンネル電流を流した状態で、書き込みワード線に500μA程度の電流Iwriteを流すことによって、データの書き込みを行っている。すなわち、データの書き込みに必要な総電流量は、従来方法の1/3以下の約600μAである。従って、ドライバ回路のサイズを小さくすることが出来る。この点につき、以下詳細に説明する。
【0052】
トンネル電流Iselectが流される磁気抵抗素子ではジュール熱が発生し、高温状態となる。より具体的には、磁気抵抗素子の望ましい抵抗値は10kΩ程度であり、トンネル電流Iselectとして100μAを流したとすると、約0.1mWのジュール熱を発生させることができる。すると、その発熱によって当該磁気抵抗素子のアステロイド曲線は図9に示すように縮小する。すなわち、書き込み磁界閾値が低下する。図9は、トンネル電流Iselect供給後のアステロイド曲線を示しており、図中の点線はトンネル電流供給前のアステロイド曲線である。その結果、図8、図9を対比することで明らかなように、500μAの電流Iwriteで発生する容易軸方向磁界Hxは、トンネル電流Iselect供給前では書き込み閾値以下であったのに対し、トンネル電流Iselect供給後では書き込み閾値以上である。これは、発熱によりアステロイド曲線が縮小したためであり、その結果、容易軸方向磁界Hxのみによって書き込みが可能となる。更に、書き込みに必要な容易軸方向磁界Hxの値も、従来に比べて小さくなる。
【0053】
すると、書き込みに必要な電流量が低減されるのであるから、ビット線ドライバ14及び書き込みワード線ドライバ18、19を構成するトランジスタのサイズを小さくできる。より具体的には、必要な電流量が約1/3になるから、トランジスタのゲート幅も1/3で足りる。また、容易軸方向磁界Hxによってのみ書き込みが可能であり、困難軸方向磁界Hyを発生させる必要がないため、ビット線の他端はフローティングでも良い。すなわち、従来は必須であったビット線カレントシンクが不要となる。従って、ドライバ回路を小さくでき、ドライバ回路が半導体記憶装置内に占める占有面積を大幅に縮小出来る。その結果、チップ面積が小さく安価なMRAMが提供できる。
【0054】
(2)書き込み信頼性を向上できる。この点につき以下詳細に説明する。
本実施形態に係るMRAMでは、選択メモリセルの磁気抵抗素子のみにトンネル電流Iselectが供給される。すなわち、選択メモリセルの磁気抵抗素子のみの書き込み磁界閾値が低下する。その他の磁気抵抗素子の書き込み閾値は変化しない。すなわち、図1において、例えばメモリセルMC11にデータを書き込む場合には、メモリセルMC11の磁気抵抗素子のみが、図9に示すアステロイド曲線を有し、その他の全てのメモリセルの磁気抵抗素子は、図8に示すアステロイド曲線を有する。すると、書き込みの際は書き込みワード線WWL1に電流Iwriteが供給されるから、メモリセルMC11と同一行のメモリセルも、書き込みワード線WWL1によって生成される容易軸方向磁界Hxを受ける。しかし、アステロイド曲線が縮小したメモリセルMC11にデータを書き込むために流す電流Iwriteで発生する磁界は、選択メモリセルMC11以外のメモリセルの書き込み磁界閾値よりも十分に小さいため、誤書き込みが発生する虞が殆ど無い。すなわち、書き込み時のメモリセルの選択性が大幅に向上され、誤書き込みに対する動作マージンを大幅に向上できる。
【0055】
(3)低温時の動作信頼性を向上できる。
磁気抵抗素子の書き込み閾値は、高温になると低下するが、逆に低温になると上昇するという特徴を有している。従って、低温下では、書き込み電流が十分でなく、書き込み不良が発生する場合がある。そこで従来、MRAMを搭載したシステムを低温下で使用する場合には、低温時に必要な書き込み電流値に合わせてドライバ回路を設計する必要があった。この場合には、同時にチップ面積が増大するという問題もあった。
【0056】
しかし本実施形態に係るMRAMによれば、上記問題を解決することが出来る。すなわち、本実施形態に係るデータの書き込み方法であると、選択メモリセルの磁気抵抗素子は、トンネル電流によって強制的に高温状態とされる。従って、低温下であっても誤動作が生じ難く、信頼性の高い書き込み動作が可能となる。
またその結果、システムにおいて温度に対する対策等が不要となり、システムを簡略化することが出来る。
【0057】
(4)層間膜の低誘電率化と磁気抵抗素子の高温化を両立出来る。
近年のシステムLSIに用いられる層間絶縁膜には、高速動作のために低誘電率材料が用いられつつある。そして低誘電率化の要求は、上層の配線層を覆う層間絶縁膜に対して厳しい。他方、本実施形態に係るMRAMであると、書き込みの際、磁気抵抗素子は瞬間的に高温状態とされる。従って、磁気抵抗素子の周辺の層間絶縁膜には、高温に対して耐性の有る材料を用いることが望ましい。しかしながら、低誘電率材料は必ずしも熱的に安定ではなく、例えば高温下で脱ガスを生じたり、構造が変化したりするものが多い。
【0058】
しかし、本実施形態に係る構造であると、図3に示すように、ゲート電極27の直上の配線層を用いて書き込みワード線32を形成し、書き込みワード線32の直上の配線層を用いて磁気抵抗素子20を形成している。すなわち、磁気抵抗素子20を可能な限り低い位置に形成している。従って、上層の層間絶縁膜には熱的に安定な材料は必要とされず、低誘電率材料を用いることが出来る。そして下層の層間絶縁膜では、低誘電率化の要求はそれ程厳しくないので、誘電率が比較的高くとも熱的に安定な材料を用いることが出来る。その結果、高温下における層間絶縁膜の信頼性劣化防止と、LSIの高速動作とを両立できる。
【0059】
(5)磁気抵抗素子を効率よく高温化出来る。
本実施形態に係るMRAMであると、スイッチングトランジスタ21は隣接するもの同士でソース領域26を共有している。そして、ソース領域26表面はシリサイド化されている。そしてシリサイド膜28は、同一列のスイッチングトランジスタ21、21、…のソース領域を共通に接続している。シリサイド膜28は、例えばコバルトシリサイドである。この場合、そのシート抵抗は約10Ω程度である。例えば256kビットクラスのメモリセルアレイの場合、シリサイド膜28によってソース領域を電源(例えばGND)に接続するとすれば、その抵抗値は約1kΩ程度である。この値は磁気抵抗素子のトンネル抵抗値10kΩの1/10であり、トンネル抵抗値に比べて十分に小さい。従って、電流Iwriteによって発生する熱の殆どは磁気抵抗素子において発生するため、磁気抵抗素子を効果的に高温化させることが出来る。
【0060】
次にこの発明の第2の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、上記第1の実施形態において、ソース線をシリサイド膜28の代わりにコンタクトプラグによって形成したものである。図10は、本実施形態に係るMRAMのメモリセルアレイの断面図であり、図2におけるX1−X1’線に沿った方向に対応する断面構造を示している。
【0061】
図示するように、隣接するスイッチングトランジスタ21、21で共用するソース領域26上のシリサイド膜28上に、コンタクトプラグ24が形成されている。コンタクトプラグ24は、ソース線として機能するものであり、困難軸方向(紙面に対して垂直方向)に沿ったストライプ状に形成されている。そして、同一行にあるメモリセルのソース領域を共通接続する。その他の構造は上記第1の実施形態で説明した図3の構造と同様であるので説明を省略する。また、平面構造も上記第1の実施形態で説明した図2の構造において、ソース線24をコンタクトプラグ24で形成したのみであるので説明は省略する。
【0062】
次に本実施形態に係るMRAMの動作について、図1、図11を用いて説明する。本実施形態に係るMRAMでは、複数のメモリセルに対して同時に書き込みまたは読み出しが行われる。まず、書き込み動作について、選択用ワード線SWL1(書き込みワード線WWL1)に接続されたメモリセルにデータを書き込む場合を例に挙げて説明する。図11は、本実施形態に係るMRAMの書き込み動作のフローチャートである。
【0063】
まず、“0”データの書き込みを行う。すなわち、選択用ワード線ドライバ17が、ロウアドレスデコード信号に基づいて選択用ワード線SWL1を選択する。そして、選択用ワード線ドライバ17が、選択用ワード線SWL1に電圧を供給する。これにより、メモリセルMC10、MC11、MC12、…、MC1nのスイッチングトランジスタ21がオン状態とされる(ステップS11)。
【0064】
次に、ビット線ドライバ14が、カラムアドレスデコード信号に基づいて、“0”データを書き込むべきメモリセルの接続されているビット線を選択する。ここでは、メモリセルMC10及びMC12に“0”データを書き込む場合を仮定する。すると、ビット線ドライバ14はビット線BL0、BL2を選択する。そして、ビット線ドライバ14が、ビット線BL0、BL2に100μA程度の電流Iselectを供給する(ステップS12)。この様子を示しているのが図12である。図12はメモリセルアレイ11の一部領域の回路図である。
【0065】
図示するように、選択用ワード線SWL1が選択された状態で、ビット線BL0、BL2に電流Iselectが供給されている。電流Iselectは、メモリセルMC10及びMC12の磁気抵抗素子20及びスイッチングトランジスタ21の電流経路を通って接地電位に流れ込む。
【0066】
すると、メモリセルMC10及びMC12の磁気抵抗素子20では、絶縁膜を介して強磁性層間で電流が流れるため、ジュール熱が発生する。その結果、磁気抵抗素子20は高温状態となり、その書き込み磁界(電流)閾値が低下する(ステップS13)。すなわち、メモリセルMC10及びMC12のアステロイド曲線は、図8に示したアステロイド曲線から図9に示したアステロイド曲線に変化する。その他のメモリセルのアステロイド曲線は、図8に示した形状を維持している。
【0067】
次に、書き込みワード線ドライバ18、19が、ロウアドレスデコード信号に基づいて書き込みワード線WWL1を選択する。そして、ワード線WWL1に電流−Iwriteが供給される。すなわち、書き込みワード線ドライバ19が書き込みワード線WWL1に500μA程度の電流Iwriteを供給する(ステップS14)。電流Iwriteは、書き込みワード線WWL1を通って書き込みワード線ドライバ18に流れ込む。この様子を示しているのが図13である。図13はメモリセルアレイ11の一部領域の回路図である。
【0068】
図示するように、メモリセルMC10及びMC12の磁気抵抗素子20に電流Iselectを流した状態で、書き込みワード線WWL1に電流−Iwriteが供給される。すると、書き込みワード線WWL1の周囲に磁場が形成され、この磁場の影響によってメモリセルMC10及びMC12の磁気抵抗素子20に“0”データが書き込まれる(ステップS15)。
次に、ビット線BL0、BL2を非選択として、電流Iselectの供給を停止する(ステップS16)。電流Iselectの供給が停止されることで、メモリセルMC10及びMC12の磁気抵抗素子20は高温状態から冷まされる。高温状態から冷めると、磁気抵抗素子20の書き込み磁界閾値は元に戻る(ステップS17)。すなわち、アステロイド曲線は、図9に示す形状から図8に示す形状に戻る。そして、書き込みワード線WWL1を非選択として、電流−Iwriteの供給を停止する(ステップS19)。
以上のようにして、“0”データの書き込みが完了する。
【0069】
次に“1”データの書き込みを行う。すなわち、ビット線ドライバ14が、カラムアドレスデコード信号に基づいて、“1”データを書き込むべきメモリセルの接続されているビット線を選択する。ここでは、メモリセルMC11及びMC13に“1”データを書き込む場合を仮定する。すると、ビット線ドライバ14はビット線BL1、BL3を選択する。そして、ビット線ドライバ14が、ビット線BL1、BL3に100μA程度の電流Iselectを供給する(ステップS19)。この様子を示しているのが図14である。図14はメモリセルアレイ11の一部領域の回路図である。
【0070】
図示するように、選択用ワード線SWL1が選択された状態で、ビット線BL1、BL3に電流Iselectが供給される。電流Iselectは、メモリセルMC11及びMC13の磁気抵抗素子20及びスイッチングトランジスタ21の電流経路を通って接地電位に流れ込む。
【0071】
すると、メモリセルMC11及びMC13の磁気抵抗素子20ではジュール熱が発生する。その結果、磁気抵抗素子20は高温状態となり、その書き込み磁界(電流)閾値が低下する(ステップS20)。すなわち、メモリセルMC11及びMC13のアステロイド曲線は、図8に示したアステロイド曲線から図9に示したアステロイド曲線に変化する。その他のメモリセルのアステロイド曲線は、図8に示した形状を維持している。
【0072】
次に、書き込みワード線ドライバ18、19が、ロウアドレスデコード信号に基づいて書き込みワード線WWL1を選択する。そして、ワード線WWL1に電流+Iwriteが供給される。すなわち、書き込みワード線ドライバ18が、書き込みワード線WWL1に500μA程度の電流Iwriteを供給する(ステップS21)。電流Iwriteは、書き込みワード線WWL1を通って書き込みワード線ドライバ19に流れ込む。この様子を示しているのが図15である。図15はメモリセルアレイ11の一部領域の回路図である。
【0073】
図示するように、メモリセルMC11及びMC13の磁気抵抗素子20に電流Iselectを流した状態で、書き込みワード線WWL1に電流+Iwriteが供給される。すると、書き込みワード線WWL1の周囲に磁場が形成され、この磁場の影響によってメモリセルMC11及びMC13の磁気抵抗素子20に“1”データが書き込まれる(ステップS22)。
その後は、選択用ワード線SWL1を非選択として、メモリセルMC10、MC11、MC12、MC13、…、MC1nのスイッチングトランジスタ21をオフ状態とする。そして、ビット線BL1、BL3を非選択として、電流Iselectの供給を停止する(ステップS23)。
【0074】
電流Iselectの供給が停止されることで、メモリセルMC11、MC13の磁気抵抗素子20は高温状態から冷まされる。高温状態から冷めると、磁気抵抗素子20の書き込み磁界閾値は元に戻る(ステップS24)。すなわち、アステロイド曲線は、図9に示す形状から図8に示す形状に戻る。
【0075】
そして、書き込みワード線WWL1を非選択として、電流+Iwriteの供給を停止する(ステップS25)。
以上のようにして、“1”データの書き込みが完了する。
【0076】
次に、読み出し動作について、図16を用いて説明する。図16は、データの読み出し時におけるメモリセルアレイ11の一部領域の回路図である。なお、ここではメモリセルMC10、MC11、MC12から同時にデータを読み出す場合を例に挙げて説明する。
【0077】
図示するように、選択用ワード線ドライバ17が選択用ワード線SWL1を選択する。これにより、メモリセルMC10、MC11、MC12、…、MC1nのスイッチングトランジスタ21がオン状態とされる。また、ビット線ドライバ14が、ビット線BL0、BL1、BL2を選択する。これにより、ビット線BL0、BL1、BL2に電流Ireadが供給される。そして、センスアンプが、各ビット線BL0、BL1、BL2の電位変化を増幅して、読み出し電圧として出力する。
【0078】
上記本実施形態に係るMRAMであると、第1の実施形態で説明した(1)乃至(4)の効果が得られると同時に、下記(6)、(7)の効果が得られる。
【0079】
(6)高速動作可能なMRAMが実現できる。本実施形態に係るデータの書き込み方法であると、書き込み選択用ワード線を選択した後、“0”データを書き込むべきメモリセルが接続されたビット線にトンネル電流を流した状態で、書き込みワード線に電流を流して“0”データを書き込んでいる。そして引き続き、“1”データを書き込むべきメモリセルが接続されたビット線にトンネル電流を流した状態で、書き込みワード線に逆方向の電流を流して“1”データを書き込んでいる。この一連の処理によって、同一の書き込み選択用ワード線に接続された全てのメモリセルへのデータの書き込みが完了する。
【0080】
また読み出し時には、同一の選択用ワード線に接続された全てのメモリセルに保持されるデータを、複数(全て)のビット線に電流を流すことで、一度に読み出すことが出来る。
【0081】
従って、複数のデータを一度に処理することが出来、高速動作が可能となる。
また、画像データ等を取り扱う場合には、複数のデータを1つのまとまりとして扱って、書き込み及び読み出しを行うことが望ましいので、本方法は特に有効であるということが出来る。
【0082】
(7)磁気抵抗素子を効率よく高温化出来る。本効果は、上記第1の実施形態で説明した効果(5)と同じであるが、本実施形態では、ソース線をコンタクトプラグ24で形成することで本効果が得られるものである。
【0083】
上記第1の実施形態では、ソース線をシリサイド膜で形成している。この場合、ソース領域を電源に接続する際に発生する抵抗は、前述の通り約1kΩ程度であり、磁気抵抗素子の抵抗値の約1/10である。この値は、1つのメモリセルにのみデータを書き込む場合には十分であるが、本実施形態のように複数のメモリセルに同時にデータを書き込む場合には不十分であるおそれがある。例えば32個のメモリセルに同時にデータを書き込む場合、並列接続されている32個の磁気抵抗素子の合成抵抗値は約0.3kΩとなる。すると、ソース領域を電源に接続する際に発生する抵抗値1kΩよりも小さくなる。従って、磁気抵抗素子を効率的に高温にすることが困難となる。
【0084】
しかし本実施形態によれば、ソース線をシリサイド膜28上に形成したコンタクトプラグ24を利用して形成している。例えばコンタクトプラグ24の材料としてタングステンを使用し、そのサイズを幅0.1μm、高さ0.3μmとすれば、そのシート抵抗は0.5Ω程度である。従って、ソース領域を電源に接続する際に発生する抵抗値は0.1kΩ以下である。この値は、複数の磁気抵抗素子の合成抵抗よりも十分に低いため、磁気抵抗素子を効率的に高温にすることが出来る。よって、書き込み不良の発生を抑制できる。
【0085】
なお、ソース線をコンタクトプラグ24で形成せずとも磁気抵抗素子を高温にできる場合には、勿論、シリサイド膜28でソース線を形成しても良い。逆に、第1の実施形態において、ソース線をコンタクトプラグ24で形成しても良い。
また、本実施形態では“0”データを書き込んだ後で“1”データを書き込んでいるが、先に“1”データを書き込んで、その後で“0”データを書き込んでも良いことは言うまでもない。
【0086】
次にこの発明の第3の実施形態に係る半導体記憶装置について、図17を用いて説明する。図17は本実施形態に係るMRAMのブロック図である。本実施形態は、上記第1の実施形態を、クロスポイント型のメモリセルを有するMRAMに適用したものである。従って、メモリセルアレイ以外の構成は第1の実施形態と同様であるので、その説明は省略する。
【0087】
図示するように、メモリセルアレイ11は、マトリクス状に配置された複数個((m+1)×(n+1)個、但しm、nは自然数であり、図17では(3×3)個のみ示す)のメモリセルMCを有している。メモリセルMCの各々は、例えばMTJ素子等の磁気抵抗素子20を含んでいる。磁気抵抗素子20の一端は、ビット線BL0〜BLnのいずれかに接続され、他端は選択用ワード線SWL0〜SWLmのいずれかに接続されている。そして、磁気抵抗素子20に近接して、書き込みワード線WWL0〜WWLmのいずれかが配置されている。同一行に配置された磁気抵抗素子20の他端は、選択用ワード線SWL0〜SWLmのいずれかに共通接続されている。また、同一行に配置された磁気抵抗素子20の近傍に、書き込みワード線WWL0〜WWLmのいずれかが配線されている。更に同一列に配置された磁気抵抗素子20の一端は、ビット線BL0〜BLnのいずれかに共通接続されている。なお、書き込みワード線WWL0〜WWLmとビット線BL0〜BLnとは、互いに直交するように配置されている。
【0088】
次に、メモリセルアレイ11の平面パターンについて、図18を用いて説明する。図18はメモリセルアレイ11の平面図である。本実施形態に係る構造は、上記第1の実施形態において、スイッチングトランジスタを廃し、選択用ワード線の位置を変えたものに相当する。なお、図中に示す方向を、それぞれ困難軸方向及び容易軸方向と定義づけることとする。
【0089】
図示するように、困難軸方向に沿って(1+n)本のビット線BL0〜BLnが、容易軸方向に沿ったストライプ形状に形成されている(図18ではビット線BL0〜BL2のみ示す)。また、容易軸方向に沿って(1+m)本の書き込みワード線WWL0〜WWLmが、困難軸方向に沿ったストライプ形状に形成されている(図18では書き込みワード線WWL0〜WWL2のみ示す)。そして、ビット線BL0〜BLnと書き込みワード線WWL0〜WWLmとの交点部分に磁気抵抗素子20が配置されている。ビット線BL0〜BLnは磁気抵抗素子20の一端と接続されている。他方、書き込みワード線WWL0〜WWLmは磁気抵抗素子20と電気的に分離されつつ、近接配置されている。また、書き込みワード線WWL0〜WWLmと平行に、(1+m)本の選択用ワード線SWL0〜SWLmが設けられている(図18では選択用ワード線SWL0〜SWL2のみ示す)。そして磁気抵抗素子20の他端は、引き出し配線22及びコンタクトプラグ40を介して、選択用ワード線SWL0〜SWLmに接続されている。磁気抵抗素子20の形状は、上記第1、第2の実施形態と同様である。
【0090】
次に、メモリセルアレイ11の断面構造について、図19を用いて説明する。図19は図18におけるX2−X2’線に沿った断面図である。
【0091】
図示するように、層間絶縁膜29上には、書き込みワード線WWL0〜WWLm、及び選択用ワード線SWL0〜SWLmとして機能する金属配線層32、41が、困難軸方向(紙面に対して垂直方向)に沿ってストライプ状に形成されている。
【0092】
層間絶縁膜29上には更に層間絶縁膜33が形成されており、層間絶縁膜33中にコンタクトプラグ40が形成されている。コンタクトプラグ40は金属配線層41に接続されている。層間絶縁膜33上には、コンタクトプラグ40に接続された金属配線層22が形成されている。この金属配線層22は、磁気抵抗素子20の引き出し配線22として機能するものである。
その他の構成は、上記第1の実施形態と同様であるので説明は省略する。
【0093】
次に上記構成のMRAMの動作について、図17、図20を用いて説明する。まず、書き込み動作について、ビット線BL1と選択用ワード線SWL1(書き込みワード線WWL1)との交点に配置されたメモリセルMC11にデータを書き込む場合を例に挙げて説明する。図20は、本実施形態に係るMRAMの書き込み動作のフローチャートである。
【0094】
まず図20のステップS31において、選択メモリセルMC11が接続されているビット線BL1から、磁気抵抗素子20のトンネル接合を介して、選択用ワード線SWL1に電流Iselectを流す。すなわち、まず、選択用ワード線ドライバ17が、ロウアドレスデコード信号に基づいて、選択用ワード線SWL1を選択する。この際、選択用ワード線ドライバ17はカレントシンクとして機能する。次に、ビット線ドライバ14がカラムアドレスデコード信号に基づいてビット線BL1を選択する。そして、ビット線ドライバ14が、ビット線BL1に100μA程度の電流Iselectを供給する。この様子を示しているのが図21である。図21はメモリセルアレイ11の一部領域の回路図である。
【0095】
図示するように、選択用ワード線SWL1が選択された状態で、ビット線BL1に電流Iselectが供給されている。なお前述の通り、ビット線BL0〜BLnの一端はビット線ドライバ14に接続されているが、他端は、メモリセルMCm0〜MCmnの磁気抵抗素子20に接続されているか、若しくはフローティングの状態とされている。従って、電流Iselectは、ビット線ドライバ14、からメモリセルMC11の磁気抵抗素子20のトンネル接合を通って、選択用ワード線ドライバ17に流れ込む。
【0096】
すると、第1の実施形態で説明したように、メモリセルMC11の磁気抵抗素子でジュール熱が発生し、その書き込み磁界(電流)閾値が低下する(ステップS32)。
【0097】
次に、上記第1の実施形態で説明したステップS4、S5の動作を行う。すなわち、書き込みワード線ドライバ18、19が書き込みワード線WWL1を選択する。そして、書き込みワード線ドライバ18、19が、書き込みワード線WWL1に500μA程度の電流Iwriteを供給する(ステップS33)。この様子を示しているのが図22である。図22はメモリセルアレイ11の一部領域の回路図である。
【0098】
図示するように、メモリセルMC11の磁気抵抗素子20に電流Iselectを流した状態で、書き込みワード線WWL1に電流Iwriteを流す。すると、Iwriteによって形成された磁場によってメモリセルMC11の磁気抵抗素子20にデータが書き込まれる(ステップS34)。
【0099】
その後は、選択用ワード線SWL1及びビット線BL1を非選択として、電流Iselectの供給を停止する(ステップS35)。その結果、メモリセルMC11の磁気抵抗素子20の書き込み磁界閾値は元に戻る(ステップS36)。そして、書き込みワード線WWL1を非選択として、電流Iwriteの供給を停止する(ステップS37)。
以上のようにして、データの書き込みが行われる。
【0100】
次に、読み出し動作について、メモリセルMC11からデータを読み出す場合を例に挙げて説明する。データの読み出し方法は従来とほぼ同じであるので、ここでは簡単に説明する。図23は、データの読み出し時におけるメモリセルアレイ11の一部領域の回路図である。
【0101】
図示するように、選択用ワード線ドライバ17が選択用ワード線SWL1を選択する。この際、選択用ワード線ドライバ17はカレントシンクとして機能する。また、ビット線ドライバ14がビット線BL1を選択する。これにより、ビット線BL1に電流Ireadが供給される。そして、センスアンプ13が、ビット線BL1の電位変化を増幅し、読み出し電圧として出力する。
【0102】
上記本実施形態に係るMRAMであると、クロスポイント型のメモリセルを有するMRAMにおいても、上記第1の実施形態で説明した(1)乃至(5)の効果が得られる。また、本実施形態においても、上記第2の実施形態で説明した書き込み方法及び読み出し方法が適用できる。すなわち、複数のビット線を選択することによって、複数のデータを同時に書き込むこと、及び読み出すことが可能である。本方法によって、第2の実施形態で説明した(6)の効果を併せて得ることが出来る。
【0103】
なお、本実施形態では電流Iselectをビット線ドライバ14が供給している。しかし、電流Iselectを磁気抵抗素子のトンネル接合に流せる構成であれば良く、例えば電流Iselectを選択用ワード線ドライバ17が供給しても良い。
【0104】
次にこの発明の第4の実施形態に係る半導体記憶装置について、図24を用いて説明する。図24は本実施形態に係るMRAMのブロック図である。本実施形態は、上記第1の実施形態を、クロスポイント型のメモリセルを有するMRAMに適用し、且つデータの書き込みを書き込みビット線により行うものである。
【0105】
図示するように、MRAM10は、メモリセルアレイ11、カラムデコーダ12、100、センスアンプ13、選択用ビット線ドライバ110、書き込みビット線ドライバ120、130、ロウデコーダ140、及びワード線ドライバ150を備えている。
【0106】
メモリセルアレイ11は、マトリクス状に配置された複数個((m+1)×(n+1)個、但しm、nは自然数であり、図24では(3×3)個のみ示す)のメモリセルMCを有している。メモリセルMCの各々は、例えばMTJ素子等の磁気抵抗素子20を含んでいる。磁気抵抗素子20の一端は、選択用ビット線SBL0〜SBLnのいずれかに接続され、他端はワード線WL0〜WLmのいずれかに接続されている。そして、磁気抵抗素子20に近接して、書き込みビット線WBL0〜WBLnのいずれかが配置されている。同一行に配置された磁気抵抗素子20の他端は、ワード線WL0〜WLmのいずれかに共通接続されている。また、同一列に配置された磁気抵抗素子20の一端は、選択用ビット線SBL0〜SBLnのいずれかに共通接続されている。更に、同一列に配置された磁気抵抗素子20の近傍に、書き込みビット線WBL0〜WBLnのいずれかが配線されている。なお、ワード線WL0〜WLmと選択用ビット線SBL0〜SBLnとは、互いに直交するように配置されている。
【0107】
カラムデコーダ12、100は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。
【0108】
選択用ビット線ドライバ110は、書き込み時及び読み出し時において、カラムアドレスデコード信号に基づいて、選択用ビット線SBL0〜SBLnのいずれかを選択する。
【0109】
書き込みビット線ドライバ120、130は、書き込み時において、カラムアドレスデコード信号に基づいて、書き込みビット線WBL0〜WBLnのいずれかを選択する。そして、書き込みビット線ドライバ120、130のいずれか一方がカレントソースとして機能し、選択した書き込みビット線に電流を供給する。この際、他方はカレントシンクとして機能する。書き込みビット線ドライバ120、130のいずれが電流を供給するかによって、メモリセルへの書き込みデータを制御できる。
【0110】
ロウデコーダ140は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。
【0111】
ワード線ドライバ150は、書き込み時及び読み出し時において、ロウアドレスデコード信号に基づいて、ワード線WL0〜WLnのいずれかを選択する。
【0112】
センスアンプ13は、ロウデコーダ140及びカラムデコーダ12、100によって選択されたメモリセルから読み出したデータを増幅する。
【0113】
次に、メモリセルアレイ11の平面パターンについて、図25を用いて説明する。図25はメモリセルアレイ11の平面図である。なお、図中に示す方向を、それぞれ困難軸方向及び容易軸方向と定義づけることとする。
【0114】
図示するように、困難軸方向に沿って(1+m)本のワード線WL0〜WLmが、容易軸方向に沿ったストライプ形状に形成されている(図25ではワード線WL0〜WL2のみ示す)。また、容易軸方向に沿って(1+n)本の書き込みビット線WBL0〜WBLnが、困難軸方向に沿ったストライプ形状に形成されている(図25では書き込みビット線WBL0〜WBL2のみ示す)。そして、ワード線WL0〜WLmと書き込みビット線WBL0〜WBLnとの交点部分に磁気抵抗素子20が配置されている。ワード線WL0〜WLmは磁気抵抗素子20の他端と接続されている。他方、書き込みビット線WBL0〜WBLnは磁気抵抗素子20と電気的に分離されつつ、近接配置されている。また、書き込みビット線WBL0〜WBLnと平行に、(1+n)本の選択用ビット線SBL0〜SBLnが設けられている(図25では選択用ビット線SBL0〜SBL2のみ示す)。そして磁気抵抗素子20の一端は、引き出し配線22及びコンタクトプラグ50を介して、選択用ビット線SBL0〜SBLnに接続されている。磁気抵抗素子20の形状は、上記第1、第2の実施形態と同様である。
【0115】
次に、メモリセルアレイ11の断面構造について、図26を用いて説明する。図26は図25におけるX3−X3’線に沿った断面図である。
【0116】
図示するように、層間絶縁膜29上には、ワード線WL0〜WLmとして機能する金属配線層51が、容易軸方向に沿ったストライプ状に形成されている。そして、金属配線層51上には、磁気抵抗素子20が複数形成されている。磁気抵抗素子20の形状は、上記第1の実施形態で説明したとおりである。層間絶縁膜29上には、金属配線層51及び磁気抵抗素子20を被覆する層間絶縁膜52が形成されている。
【0117】
層間絶縁膜52上には、磁気抵抗素子20の強磁性層35に接続された金属配線層22が形成されている。金属配線層22は、磁気抵抗素子20の引き出し配線として機能するものである。そして、層間絶縁膜52上に更に層間絶縁膜53が、金属配線層22を被覆するようにして形成されている。
【0118】
層間絶縁膜53中には、金属配線層22と接続されたコンタクトプラグ50が形成されている。そして、層間絶縁膜53上には、コンタクトプラグ50に接続された金属配線層54及び金属配線層54と分離された金属配線層55が、困難軸方向(紙面に対して垂直方向)に沿ったストライプ状に形成されている。金属配線層54、55は、それぞれ選択用ビット線SBL0〜SBLn、及び書き込みビット線WBL0〜WBLnとして機能する。そして、金属配線層55は、磁気抵抗素子20の略直上に位置するように形成されている。更に、層間絶縁膜53上には層間絶縁膜56が形成されている。
【0119】
次に上記構成のMRAMの動作について、図24、図27を用いて説明する。
まず、書き込み動作について、ワード線WL1と選択用ビット線SBL1(書き込みビット線WBL1)との交点に配置されたメモリセルMC11にデータを書き込む場合を例に挙げて説明する。図27は、本実施形態に係るMRAMの書き込み動作のフローチャートである。
【0120】
まず図27のステップS41において、選択メモリセルMC11が接続されているワード線WL1から、磁気抵抗素子20のトンネル接合を介して、選択用ビット線SBL1に電流Iselectを流す。すなわち、まず、選択用ビット線ドライバ110が、カラムアドレスデコード信号に基づいて、選択用ビット線SBL1を選択する。この際、選択用ビット線ドライバ110は、カレントシンクとして機能する。次に、ワード線ドライバ150がロウアドレスデコード信号に基づいてワード線WL1を選択する。そして、ワード線ドライバ150が、ワード線WL1に100μA程度の電流Iselectを供給する。この様子を示しているのが図28である。図28はメモリセルアレイ11の一部領域の回路図である。
【0121】
図示するように、選択用ビット線SBL1が選択された状態で、ワード線WL1に電流Iselectが供給されている。なお、ワード線WL0〜WLmの一端はワード線ドライバ150に接続されているが、他端は例えばメモリセルMCm0〜MCmnに接続されているか、またはフローティングの状態である。従って、電流Iselectは、ワード線ドライバ150からメモリセルMC11の磁気抵抗素子20のトンネル接合を通って、選択用ビット線ドライバ110に流れ込む。
【0122】
すると、第1の実施形態で説明したように、メモリセルMC11の磁気抵抗素子でジュール熱が発生し、その書き込み磁界(電流)閾値が低下する(ステップS42)。
【0123】
次に、書き込みビット線ドライバ120、130が書き込みビット線WBL1を選択する。そして、書き込みビット線ドライバ120が、書き込みビット線WBL1に500μA程度の電流Iwriteを供給する(ステップS43)。この様子を示しているのが図29である。図29はメモリセルアレイ11の一部領域の回路図である。
【0124】
図示するように、メモリセルMC11の磁気抵抗素子20に電流Iselectを流した状態で、書き込みビット線WBL1に電流Iwriteを流す。すると、Iwriteによって形成された磁場によってメモリセルMC11の磁気抵抗素子20にデータが書き込まれる(ステップS44)。
【0125】
その後は、選択用ビット線SBL1及びワード線WL1を非選択として、電流Iselectの供給を停止する(ステップS45)。その結果、メモリセルMC11の磁気抵抗素子20の書き込み磁界閾値は元に戻る(ステップS46)。そして、書き込みビット線WBL1を非選択として、電流Iwriteの供給を停止する(ステップS47)。
以上のようにして、データの書き込みが行われる。
【0126】
次に、読み出し動作について、メモリセルMC11からデータを読み出す場合を例に挙げて説明する。データの読み出し方法は従来とほぼ同じであるので、ここでは簡単に説明する。図30は、データの読み出し時におけるメモリセルアレイ11の一部領域の回路図である。
【0127】
図示するように、ワード線ドライバ150がワード線WL1を選択する。この際、ワード線ドライバ150はカレントシンクとして機能する。また、選択用ビット線ドライバ110が選択用ビット線SBL1を選択する。これにより、選択用ビット線ドライバ110から選択用ビット線BL1に電流Ireadが供給される。そして、センスアンプ13が、ビット線BL1の電位変化を増幅して、読み出し電圧として出力する。
【0128】
上記本実施形態に係るMRAMであると、ビット線に流す電流によって書き込みデータを制御するクロスポイント型のメモリセルを有するMRAMにおいても、上記第1の実施形態で説明した(1)乃至(5)の効果が得られる。また、本実施形態においても、上記第2の実施形態で説明した書き込み方法及び読み出し方法が適用できる。すなわち、複数のビット線を選択することによって、複数のデータを同時に書き込むこと、及び読み出すことが可能である。本方法によって、第2の実施形態で説明した(6)の効果を併せて得ることが出来る。
【0129】
なお、本実施形態では電流Iselectをワード線ドライバ150が供給している。しかし、電流Iselectを磁気抵抗素子のトンネル接合に流せる構成であれば良く、例えば電流Iselectを選択用ビット線ドライバ110が供給しても良い。
【0130】
次にこの発明の第5の実施形態に係る半導体記憶装置について、図31を用いて説明する。本実施形態は、上記第1乃至第4の実施形態において、磁気抵抗素子20の直上及び直下にコンタクトプラグを形成しない構造を提供するものである。図31は、本実施形態に係るMRAMのメモリセルアレイの断面図であり、第1、第2の実施形態で説明した図2におけるX1−X1’線方向に沿った断面図である。
【0131】
図示するように、本実施形態に係る構造は、図2に示す構造において、引き出し配線60を用いて、磁気抵抗素子20の強磁性層(記録層)37とビット線39とを接続している。すなわち、図2の構成において、層間絶縁膜38上に金属配線層60が形成されている。この金属配線層60は、磁気抵抗素子20の強磁性層37と接続されており、コンタクトプラグ34、30直上の領域まで形成されている。そして、層間絶縁膜38上に層間絶縁膜62が形成されている。層間絶縁膜62上には、ビット線として機能する金属配線層39が形成されている。層間絶縁膜62中にはコンタクトプラグ61が形成され、コンタクトプラグ61を介在して、引き出し配線60とビット線39とが接続されている。なお、コンタクトプラグ61は、磁気抵抗素子20の直上の領域には存在せず、例えばコンタクトプラグ30、34の直上の領域に形成されている。
【0132】
図32も、本実施形態に係るMRAMのメモリセルアレイの断面図であり、第3の実施形態で説明した図18におけるX2−X2’線方向に沿った断面図である。
【0133】
図示するように、本構造も図31と同様に、図18に示す構造において、引き出し配線60を用いて、磁気抵抗素子20の強磁性層(記録層)37とビット線39とを接続している。
【0134】
図33も、本実施形態に係るMRAMのメモリセルアレイの断面図であり、第4の実施形態で説明した図25におけるX3−X3’線方向に沿った断面図である。
【0135】
図示するように、本実施形態に係る構造は、図18に示す構造において、引き出し配線60を用いて、磁気抵抗素子20の強磁性層(記録層)37とワード線51とを接続している。すなわち、図18の構成において、ワード線51上に層間絶縁膜62が形成されている。そして層間絶縁膜中に、コンタクトプラグ61が形成されている。コンタクトプラグ61は、ワード線51に接続され、且つ例えばコンタクトプラグ50の直下の領域に位置する。層間絶縁膜62上には、金属配線層60が形成されている。そして、金属配線層60上に、磁気抵抗素子20が形成されている。すなわち、コンタクトプラグ61は、磁気抵抗素子20の直下の領域には存在しない。
【0136】
本実施形態に係る構成を有するMRAMであると、上記第1乃至第4の実施形態で説明した(1)乃至(7)の効果と共に、下記(8)の効果が得られる。
【0137】
(8)磁気抵抗素子を効果的に発熱させることが出来る。
磁気抵抗素子に電流を流すことによりジュール熱を発生させ、その結果として高温化させる場合、その熱は、熱伝導率の高い配線部分から逃げていく。従って、磁気抵抗素子と金属配線層(ワード線またはビット線)とのコンタクトを、磁気抵抗素子の直上または直下の領域で取った場合、容易に熱が逃げて行きやすい。その結果、熱の大部分が散逸してしまい、効果的に磁気抵抗素子を高温化させることが難しくなる。すると、電流Iselectの値を大きくしなければならない可能性がある。
【0138】
しかし、本実施形態に係る構成であると、磁気抵抗素子とワード線またはビット線とのコンタクトを、磁気抵抗素子の直上及び直下の領域以外の部分で取っている。すなわち、磁気抵抗素子の直上及び直下の領域には、コンタクトプラグも存在しないし、ワード線及びビット線とのコンタクト部も存在しない。従って、磁気抵抗素子のトンネルバリアで発生した熱は逃げにくく、効果的に磁気抵抗素子を高温化出来る。その結果、電流Iselectを低減出来、MRAMの消費電力を更に低減出来る。
【0139】
次にこの発明の第6の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1乃至第5の実施形態において、磁気抵抗素子の周囲の層間絶縁膜中に空洞を設けたものである。
【0140】
図34乃至図39は、本実施形態に係るMRAMのメモリセルアレイの断面図である。図34は、第1、第2の実施形態で説明した構造に対応するものであり、図2におけるX4−X4’線方向に沿ったの断面図である。図35は、第3の実施形態で説明した構造に対応し、図18におけるX5−X5’線方向に沿った断面図である。図36は、第4の実施形態で説明した構造に対応し、図25におけるX6−X6’線方向に沿った断面図である。図37乃至図39は、第5の実施形態で説明した構造に対応し、それぞれ図2におけるX4−X4’線方向、図18におけるX5−X5’線方向、図25におけるX6−X6’線方向に沿った断面図である。
【0141】
図示するように、上記第1乃至第5の実施形態で説明した構造において、隣接する磁気抵抗素子20、20間の層間絶縁膜中に、空洞63が形成されている。
【0142】
本実施形態に係るMRAMであると、上記第1乃至第5の実施形態で説明した(1)乃至(8)の効果と共に、下記(9)、(10)の効果が得られる。
【0143】
(9)磁気抵抗素子をより効果的に発熱させることが出来る。
前述の通り、磁気抵抗素子で発生した熱は、金属配線層を通って逃げていく。
しかしそれだけではなく、熱は周囲の層間絶縁膜を介しても散逸する。この点、本実施形態に係る構成であると、磁気抵抗素子の周囲に空洞63が形成されている。空洞は、通常、熱伝導率が極めて低い。従って、熱が層間絶縁膜を介して散逸することを抑制出来る。その結果、効果的に磁気抵抗素子を高温化出来、MRAMの消費電力を更に低減出来る。
【0144】
(10)書き込み動作の信頼性を向上できる。
微細化の特に進んだMRAMの場合、非選択メモリセルが、隣接する選択メモリセルにおいて発生した熱を受けて、書き込み閾値が低下し、その結果誤書き込みが発生する虞がある。しかし、本実施形態に係る構成で有れば、熱が隣接する非選択メモリセルに伝わることを、空洞63によって効果的に抑制できる。従って、誤書き込みの発生を抑制し、書き込み動作の信頼性を向上出来る。
【0145】
上記のように、空洞63は熱の伝導を阻害する、言うなれば熱伝導防止領域とも言えるものである。従って、熱の伝導を阻害できるものであれば、特に空洞である必要は無く、空洞の代わりに、層間絶縁膜よりも熱伝導率の低い材料でこの領域を形成しても良い。
【0146】
次に、この発明の第7の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1乃至第6の実施形態において、記録層の材料を工夫することにより、磁気抵抗素子の書き込み閾値をより低下させたものである。図40は、本実施形態に係るMRAMの、特に磁気抵抗素子及びその周囲の構成の断面図である。なお図40では、上記第1乃至第6の実施形態で説明した断面図において、引き出し配線22より上層の領域のみ図示している。
【0147】
図示するように、引き出し配線22上には、磁気抵抗素子20が形成されている。引き出し配線22は、例えば膜厚3nmのTa層、膜厚30nmのAl層、及び膜厚30nmのTa層が順次形成された積層膜で形成されている。磁気抵抗素子20は、固着層35、トンネルバリア膜36、及び記録層37とを含んでいる。固着層35は、例えば3nmのパーマロイ層(Py:80%NiFe合金)、15nmのIrMn層、及び膜厚5nmのCoFe層が、引き出し配線22上に順次形成された積層膜で形成されている。トンネルバリア膜36は、例えば膜厚1.5nmのAl2O3膜で形成されている。記録層37は、例えば10nmの45%NiFe層70及び10nmの35%NiFe層71が、トンネルバリア膜36上に順次形成された積層膜で形成されている。なお、2つのNiFe層70、71のうち、NiFe層70が、実質的な記録層として機能する。更に、記録層37上にはキャップ層72が形成されている。キャップ層72は、例えば膜厚20nmのTa層、膜厚50nmのAl層、及び膜厚10nmのTa層が順次形成された積層膜で形成されている。そして、キャップ層72の上面は、ビット線となる金属配線層39に接続されている。
【0148】
図41は、図40におけるX7−X7’線方向に沿って、各層の熱膨張率を示したグラフである。
図示するように、トンネルバリア膜36と、トンネルバリア膜36に接する45%NiFe層70は、同様の熱膨張率を有しており、その値は例えば6.5×10−6/Kである。そして、45%NiFe層70は、正の磁歪定数を有しており、その値は例えば2×10−5である。他方、45%NiFe層70上に形成され、キャップ層72に接する35%NiFe層71は、45%NiFe層70よりも小さい熱膨張率を有しており、その値は例えば1×10−7/Kである。
【0149】
本実施形態に係る構成によれば、上記第1乃至第6の実施形態で説明した(1)乃至(10)の効果に加えて、下記(11)の効果が得られる。
【0150】
(11)磁気抵抗素子の書き込み閾値をより効果的に低減できる。以下、本効果について詳細に説明する。
上記第1乃至第6の実施形態では、磁気抵抗素子に電流を流すことにより高温化し、その結果、磁気抵抗素子の書き込み閾値磁界を低下させている。すると、次のような懸念が考え得る。すなわち、磁気抵抗素子の耐熱性が低いような場合には、例えば400℃程度以上の温度において、反強磁性膜中のIr等のメタル原子が拡散して、磁気抵抗素子の素子特性が劣化する虞がある。従って、MRAMの構成上、磁気抵抗素子の書き込み閾値を低下させるために必要な温度が400℃程度以上となってしまう場合には、長時間の使用により磁気抵抗素子の特性が劣化し、ひいてはMRAMの信頼性不良の原因ともなりうる。
【0151】
しかしながら、本実施形態に係る構成であると、記録層37を、共にNi及びFe元素を含みつつ、互いのNi含有率が異なる合金を積層させて形成している。そして、熱膨張率の高い一方をトンネルバリア膜に接するように形成し、熱膨張率の低い他方をキャップ層に接するように形成している。図42は、磁気抵抗素子に電流Iselectを供給した際の様子を模式的に表した図である。書き込み時において、電流Iselectを磁気抵抗素子に流すと、磁気抵抗素子を構成する各層は、材質に応じたそれぞれの熱膨張率に応じて膨張する。すると、記録層37においては、NiFe層70はトンネルバリア膜36と同程度の熱膨張率を有するので、膨張する度合いもトンネルバリア膜と同程度である。しかし、NiFe層71は、熱膨張率が小さいので、NiFe層70に比べて膨張の度合いは小さい。従って、NiFe層71に接するNiFe層70には、圧縮応力が生じる。すると、NiFe層70は正の磁歪定数を有するから、磁歪の逆効果によって、NiFe層70中のスピンの向きは、容易軸方向から逸れるように回転する。この結果、書き込み閾値磁界が低下する。すなわち、単にジュール発熱によるだけでなく、磁歪の逆効果によっても書き込み閾値磁界が低下する。その結果、より小さな書き込み電流Iwriteによる書き込み動作が可能となる。
【0152】
なお、書き込み閾値磁界の低下を有効に実現するには、磁歪定数の値として、その絶対値が5×10−6よりも大きいことが望ましい。より好ましくは、本実施形態のように、2×10−5程度であることが望ましい。
【0153】
なお、選択メモリセルに対する電流Iselectの供給を停止すれば、選択メモリセルの温度は低下し、記録層に生じる応力も緩和される。従って、書き込み閾値磁界は再び増大し(元に戻り)、誤書き込みを防止できる。
【0154】
図43は、本実施形態の変形例に係るMRAMの磁気抵抗素子の熱膨張率を示すグラフであり、図40におけるX7−X7’線方向に沿って、各層の熱膨張率を示したグラフである。
図示するように、NiFe層70の磁歪定数が負の場合には、NiFe層71の熱膨張率をNiFe層70よりも大きくしても、上記実施形態と同様の効果が得られる。
【0155】
なお、実質的に記録層として機能するNiFe層70の磁歪定数は、十分な書き込み閾値の変化、すなわちスピンの向きの変化を得るために、その絶対値が1×10−5程度以上であることが望ましい。
【0156】
また、上記第7の実施形態では、NiFe層71が記録層の一部である場合を例に挙げて説明した。しかし、前述の通り実質的な記録層として機能するのはNiFe層70であり、NiFe層71はNiFe層70に対して応力を印加するための、言うなれば応力印加層と呼ぶべきものである。従って、記録層37の磁歪定数が正の場合、記録層37よりも熱膨張率の低い層を記録層37上に新たに形成しても良い。勿論、記録層37の磁歪定数が負の場合には、記録層37上に新たに形成されるべき層は、熱膨張率が記録層37よりも大きい材料で形成される。またこの場合、記録層37上の応力印加層は、非磁性体等でも良く、その材料は限定されるものではない。
【0157】
更に、トンネルバリア膜36に接している層(上記実施例ではNiFe層70)の熱膨張率は、トンネルバリア膜36の熱膨張率と同程度であることが望ましい。これにより、トンネルバリア膜36にかかる応力を低減することが出来、長期使用に対するMRAMの信頼性を向上できる。
【0158】
次に、この発明の第8の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第7の実施形態と同様に記録層に工夫を施すことにより、磁歪の影響を利用して書き込み閾値を低減するものである。図44は、本実施形態に係るMRAMの、特に磁気抵抗素子及びその周囲の構成の断面図である。なお図44では、引き出し配線22より上層の領域のみ図示している。
【0159】
図示するように、引き出し配線22上に磁気抵抗素子20が形成されている。磁気抵抗素子20は、固着層35、トンネルバリア膜36、及び記録層73を含んでいる。第7の実施形態で説明したとおり、固着層35は、例えばCoFe/IrMn/Py積層膜で形成されている。トンネルバリア膜36は、例えばAl2O3膜で形成されている。また記録層73は、例えばNiFe合金で形成されている。そして、記録層73上にキャップ層71が形成され、キャップ層71上に金属配線層39が形成されている。なお、記録層73は正の磁歪定数を有しており、記録層73を形成するNiFe合金は、トンネルバリア膜36からキャップ層71に向かう方向に従って、Niの含有率は連続的に変化し、低下していく。
【0160】
図45(a)は、図44におけるX8−X8’線方向に沿って、記録層73の熱膨張率を示したグラフである。
図示するように、記録層73の熱膨張率は、トンネルバリア膜36との界面からキャップ層71との界面に向かって連続的に変化し、1次関数またはn次の関数に従って低下していく。これは、NiFe合金におけるNiの含有率が減少するためである。
【0161】
本実施形態に係る構成によれば、上記第7の実施形態と同様の効果(11)が得られる。上記第7の実施形態のように熱膨張率の異なる2つの層を重ねることなく、記録層73の内部において、熱膨張率を変化させても、第7の実施形態と同様の作用効果が得られる。
【0162】
図45(b)は、本実施形態の変形例に係るMRAMの磁気抵抗素子の熱膨張率を示すグラフであり、図44におけるX8−X8’線方向に沿って、各層の熱膨張率を示したグラフである。
図示するように、記録層73の磁歪定数が負の場合には、Ni含有率をトンネルバリア膜36の界面からキャップ層71の界面に向かって増加させても、上記実施形態と同様の効果が得られる。
【0163】
なお前述の通り、トンネルバリア膜36との界面における記録層73の熱膨張率は、トンネルバリア膜36と同程度であることが望ましい。
【0164】
次に、この発明の第9の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1乃至第6の実施形態において、記録層上にピエゾ効果膜を形成したものである。図46は、本実施形態に係るMRAMの、特に磁気抵抗素子及びその周囲の構成の断面図である。なお図46では、引き出し配線22より上層の領域のみ図示している。
【0165】
図示するように、引き出し配線22上に磁気抵抗素子20が形成されている。磁気抵抗素子20は、固着層35、トンネルバリア膜36、及び記録層37を含んでいる。第7の実施形態で説明したとおり、固着層35は、例えばCoFe/IrMn/Py積層膜で形成されている。トンネルバリア膜36は、例えばAl2O3膜で形成されている。また記録層37は、例えばNiFe合金で形成されている。そして、記録層37上にピエゾ効果素子74が形成され、ピエゾ効果膜74上にキャップ層71が形成されている。ピエゾ効果膜は、例えばPb(Zr,Ti)O3やPZT等を用いることが出来、ピエゾ効果を生じさせる材料で有れば限定されない。
【0166】
本実施形態に係る構成によれば、上記第1乃至第6の実施形態で説明した(1)乃至(10)の効果に加えて、下記(12)の効果が得られる。
【0167】
(12)磁気抵抗素子の書き込み閾値をより効果的に低減できる。
本効果は、上記(11)とほぼ同様の作用によって得られるものである。本実施形態に係る構成であると、記録層37上にピエゾ効果膜74が形成されている。ピエゾ効果膜は、電界が与えられることで歪みを生ずる。従って、書き込み時に電流Iselectを磁気抵抗素子20に流すことでピエゾ効果膜74は歪みを生じる。この歪みの影響を受けて、記録層37では、上記第7、第8の実施形態と同様に、磁歪の逆効果によって、スピンの向きが容易軸方向から逸れるように回転する。この結果、書き込み閾値磁界が低下する。すなわち、ジュール発熱による効果と併せて、書き込み閾値磁界が低下し、その結果、より小さな書き込み電流Iwriteによる書き込み動作が可能となる。
【0168】
なお、選択メモリセルに対する電流Iselectの供給を停止すれば、選択メモリセルの温度は低下し、記録層に生じる歪みも緩和される。従って、書き込み閾値磁界は再び増大し(元に戻り)、誤書き込みを防止できる。
【0169】
また、本実施形態と上記第7、第8の実施形態とを組み合わせても良い。すなわち、記録層の熱膨張率を上記第7、第8の実施形態で説明したような分布とし、更に記録層上にピエゾ効果膜を形成しても良い。
【0170】
次に、この発明の第10の実施形態に係る半導体記憶装置について、図47を用いて説明する。本実施形態は、上記第1、第2の実施形態で説明したMRAMの構成において、ビット線ドライバとビット線との接続関係を工夫したものである。図47は、本実施形態に係るMRAMのブロック図である。
【0171】
図示するように、本実施形態に係るMRAMの構成は、図1において、カラムデコーダ12を2つのカラムデコーダ160、170に分割し、センスアンプ13を2つのセンスアンプ180、190に分割し、ビット線ドライバ14を2つのビット線ドライバ200、210に分割したものである。カラムデコーダ160、センスアンプ180、及びビット線ドライバ200は、メモリセルアレイ11を挟んで、カラムデコーダ170、センスアンプ190、及びビット線ドライバ210と対向するように配置されている。
【0172】
ビット線ドライバ200は、カラムデコーダ160で得られたカラムアドレスデコード信号に基づいて、偶数列のビット線BL0、BL2、BL4、…BL(n−1)に電流を供給する。センスアンプ180は、偶数列のビット線BL0、BL2、BL4、…BL(n−1)に読み出されたデータを増幅する。
【0173】
ビット線ドライバ210は、カラムデコーダ170で得られたカラムアドレスデコード信号に基づいて、奇数列のビット線BL1、BL3、BL5、…BLnに電流を供給する。センスアンプ190は、奇数列のビット線BL1、BL3、BL5、…BLnに読み出されたデータを増幅する。
【0174】
上記構成のMRAMによれば、更に下記(13)の効果が併せて得られる。 (13)MRAMのセル面積を縮小できる。すなわち、本実施形態に係る構造によれば、偶数列及び奇数列のビット線毎に、ビット線ドライバ及びセンスアンプをメモリセルアレイの上下に分けて配置している。ビット線ドライバ及びセンスアンプの幅が大きいことによりメモリセルアレイを小さくできない場合には、本構成のようにビット線ドライバ及びセンスアンプを分散して配置することで、メモリセルアレイを小さく出来る。その結果、MRAMの占有面積を削減でき、高密度なMRAMが実現できる。
【0175】
図48は、本実施形態の第1変形例に係るMRAMのブロック図である。本変形例は、上記第10の実施形態を第3の実施形態で説明したMRAMに適用したものである。図示するように、クロスポイント型のメモリセルを有する場合にも、本実施形態は適用出来る。
【0176】
図49は、本実施形態の第2変形例に係るMRAMのブロック図である。本変形例は、上記第10の実施形態を第4の実施形態で説明したMRAMに適用したものである。図示するように、本変形例に係るMRAMの構成は、図24において、ロウデコーダ140を2つのロウデコーダ250、270に分割し、ワード線ドライバ150を2つのワード線ドライバ260、280に分割したものである。ロウデコーダ250、及びワード線ドライバ260は、メモリセルアレイ11を挟んで、ロウデコーダ270、及びワード線ドライバ280と対向して配置されている。
【0177】
ワード線ドライバ260は、ロウデコーダ250で得られたロウアドレスデコード信号に基づいて、偶数行のワード線WL0、WL2、WL4、…WL(m−1)に電流を供給する。ワード線ドライバ280は、ロウデコーダ270で得られたロウアドレスデコード信号に基づいて、奇数行のワード線WL1、WL3、WL5、…WLmに電流を供給する。
【0178】
本変形例によっても、上記(13)の効果が得られる。すなわち、本変形例に係る構造によれば、偶数行及び奇数行のワード線毎に、ワード線ドライバをメモリセルアレイの上下に分けて配置している。ワード線ドライバの幅が大きいことによりメモリセルアレイを小さくできない場合には、本構成のようにワード線ドライバを分散して配置することで、メモリセルアレイを小さく出来る。その結果、MRAMの占有面積を削減でき、高密度なMRAMが実現できる。
【0179】
なお、本実施形態及びその変形例は、上記第1乃至第4の実施形態を例に挙げて説明したが、メモリセル及びその周囲の構成が、上記第5乃至第9の実施形態で説明した構造である場合にも適用できるのは言うまでもない。
【0180】
次に、この発明の第11の実施形態に係る半導体記憶装置について、図50を用いて説明する。本実施形態は、上記第1乃至第3の実施形態で説明したMRAMにおいて、カラムデコーダ、センスアンプ、及びビット線ドライバ等を、複数のメモリセルアレイ間で共用するものである。図50は、本実施形態に係るMRAMのブロック図である。
【0181】
図示するように、ビット線に沿った方向で隣接する2つのメモリセルアレイ11、11を備えている。そして、隣接する2つのメモリセルアレイ11、11間の領域に、カラムデコーダ220、センスアンプ230、及びビット線ドライバ240が配置されている。ビット線ドライバ240は、カラムデコーダ220で得たカラムアドレスデコード信号に基づいて、いずれか(または両方)のメモリセルアレイ11のビット線に電流を供給する。センスアンプ230は、カラムデコーダ220で得たカラムアドレスデコード信号に基づいて、2つのメモリセルアレイ11のいずれかにおけるビット線に読み出したデータを増幅する。
【0182】
上記構成のMRAMによれば、更に下記(14)の効果が併せて得られる。 (14)読み出し精度を向上できる。すなわち、本実施形態に係る構成であると、隣接するメモリセルアレイ間にカラムデコーダ、センスアンプ、及びビット線ドライバを配置し、これらを2つのメモリセルアレイ間で共用している。この点、上記第1乃至第3の実施形態で説明した図1及び図17に示す構成と比較すると、上記第1乃至第4の実施形態において単にメモリセルアレイ11の規模をビット線方向に2倍した場合に比べて、本実施形態に係る構成の方が、ビット線ドライバ及びセンスアンプからメモリセルまでの距離が短くなる。従って、ビット線配線抵抗による電位低下の影響が小さくなるため、データの読み出し精度を向上できる。また、センスアンプ及びビット線ドライバを2つのメモリセルアレイで共用するから、センスアンプ及びビット線ドライバの占有面積を削減できる。その結果、信頼性が高く、且つ安価なMRAMが実現できる。
【0183】
図51は、本実施形態の変形例に係るMRAMのブロック図である。本変形例は、上記第11の実施形態を、第4の実施形態で説明した図24の構成に適用したものである。図示するように、ビット線に沿った方向で隣接する2つのメモリセルアレイ11、11間の領域に、カラムデコーダ290、センスアンプ300、選択用ビット線ドライバ310、及び書き込み用ビット線ドライバ320が配置されている。これらは、2つのメモリセルアレイ11、11間で共用される。すなわち、選択用ビット線ドライバ310は、カラムデコーダ290で得たカラムアドレスデコード信号に基づいて、いずれか(または両方)のメモリセルアレイ11の選択用ビット線SBLに電流を供給する。書き込み用ビット線ドライバ320は、カラムアドレスデコード信号に基づいて、いずれか(または両方)のメモリセルアレイ11の書き込み用ビット線WBLに電流を供給する。センスアンプ300は、カラムアドレスデコード信号に基づいて、2つのメモリセルアレイ11のいずれかにおけるビット線SBLに読み出したデータを増幅する。
【0184】
上記構成によっても、上記(13)の効果が得られる。なお、本実施形態及びその変形例は、上記第1乃至第4の実施形態を例に挙げて説明したが、メモリセル及びその周囲の構成が、上記第5乃至第9の実施形態で説明した構造である場合にも適用できるのは言うまでもない。また上記第10の実施形態と第11の実施形態とを組み合わせても良い。
【0185】
上記のように、この発明の第1乃至第11の実施形態に係るMRAMによれば書き込み時において、2つの強磁性体膜でトンネルバリア膜を挟んだ構造を有する磁気抵抗素子に、一方の強磁性体膜からトンネルバリア膜を貫通して他方の強磁性体膜に流れる電流Iselectを供給している。その結果、選択メモリセルに含まれる磁気抵抗素子が高温化され、書き込み閾値が低下する。従って、1本の配線によって形成した磁場によって、データの書き込みが可能となる。またその際。高温化されることによって磁気抵抗素子の書き込み閾値が低下しているので、必要な書き込み電流は従来に比べて大幅に少なくて済む。その結果、電流ドライバ回路を小さくできる。更に、書き込み時においては、選択メモリセルの磁気抵抗素子のみが高温化され、非選択メモリセルの磁気抵抗素子は高温化されない。すなわち、選択メモリセルのみが、書き込み閾値を低下される。従って、誤書き込みの発生を効果的に防止出来、MRAMの書き込み動作の信頼性を向上できる。
【0186】
また、上記第1乃至第11の実施形態に係るMRAMによれば、従来技術で説明した、FeMnを記録層として用いたGMR素子に比べて、下記のような効果が得られる。従来技術で説明したGMR素子においては、反強磁性膜であるFeMnがNeel温度以上に熱せられることで、反強磁性−強磁性転移が生じる。更に、センス線とワード線の2軸によって発生された磁場によって、FeMnのスピンの向きが逆転される。文献中では、センス線を流れる電流が5mA程度、ワード線を流れる電流が200mAであり、電流値が非常に大きい。ところで、微細化が進行した場合、MTJ素子の記録層の形状を制御することは困難となる。従って、製造工程の管理上、例えば短軸方向の長さのみを管理するのが現実的であり、長軸方向の長さには有る程度のバラツキを許容しておく必要がある。この場合、容易軸方向の反転磁界は良くコントロールされるが、困難軸方向の特性をコントロールすることは至難である。すなわち、ワード線とビット線の2軸によって発生された磁場によって書き込み動作を行う際に、その動作マージンの確保が困難となる。しかし、この発明の第1乃至第11の実施形態によれば、メモリセルにMTJ素子を用い、トンネルバリア膜に垂直にトンネル電流を流すことでMTJ素子を加熱している。この電流は、記録層に対して有効な磁場を発生するものではない。すなわち、1本の配線によって発生される磁場によって、書き込みが行われ、完全な1軸磁場による書き込み動作が実現されている。そして、MTJ素子の加熱は、上記GMR素子を用いた場合のセンス線に流れる電流量よりも大幅に小さいトンネル電流で有効に行われる。従って、微細化が進行した場合であっても、書き込み時の動作マージンを十分に確保することが出来、MRAMの動作信頼性が向上される。
【0187】
なお、電流Iselectによって発生する磁場により非選択メモリセルが半選択状態となることを防止するため、電流Iselectの大きさは、書き込み電流Iwriteの1/3程度以下であることが望ましい。
【0188】
また、磁気抵抗素子としてMTJ素子を用いた場合、その抵抗値は10kΩ程度であり、GMR(Giant Magneto Resistive)素子等を用いる場合に比べて高抵抗が得られる。発熱量は、(抵抗値)×(電流値)2で表される。従って、磁気抵抗素子としてMTJ素子を用いることにより、磁気抵抗素子を効率的に発熱させることが出来、電流Iselectを大幅に低減できる。
【0189】
また、回路アーキテクチャ上、電流Iselectの向きと読み出し電流Ireadの向きとを、上記実施形態とは逆向きにした方が、回路面積を縮小出来る場合がある。この場合には、図52に示すように、メモリセルに含まれる選択トランジスタを、pチャネルMOSトランジスタとすることで実現できる。このような構成とすることにより、電流Iselect及び読み出し電流Ireadを上記実施形態と逆向きにした場合であっても、基板バイアス効果を抑制出来、読み出し動作及び書き込み動作の安定したMRAMが得られる。
【0190】
なお、材料やアーキテクチャの都合上、電流Iselectと書き込み電流Iwriteとが同程度となってしまう場合には、Iselectを供給する配線と記録層との距離を、磁場を形成するためのIwriteを供給する配線と記録層との距離よりも大きくすることが有効である。配線から発生する磁界の強さは、近似的に距離に反比例するため、前者を後者の3倍程度以上とすることが望ましい。
【0191】
更に、上記第1乃至第4の実施形態では、電流Iselectを供給した後に書き込み電流Iwriteを供給する場合について説明した。しかし、先に書き込み電流Iwriteを供給した状態で、電流Iselectを供給しても良い。この場合、常温での書き込み閾値以下の磁界を印加した状態で、選択メモリセルを高温に上げることで書き込み閾値を下げて書き込みを行う。なお、この場合でも、磁気抵抗素子の温度を下げるのは磁界の印加を停止する前であることが望ましい。
【0192】
また、電流Iselectの向きに関しては、トンネルバリア膜を貫通する電子が固着層から記録層に向かって流れる場合に、効果的に書き込み閾値が反転する。換言すれば、トンネルバリア膜を介在して設けられた2つの強磁性体膜のうち、記録層を高電位として電流Iselectを供給することが望ましい。すなわち、トンネルバリア膜をトンネルして来た電子が、記録層に衝突することでエネルギーを失う。そして、その結果記録層が加熱されていると考えられる。また、第6の実施形態を除く実施形態のように、引き出し配線が記録層と固着層とのいずれか一方にのみ接して形成される場合には、引き出し配線に接する側を高電位とすることが望ましい。
【0193】
また、上記第1乃至第11の実施形態及びその変形例では、磁気抵抗素子としてMTJ素子を用いたメモリセルの場合を例に挙げて説明したが、例えばGMR素子や、CMR(Colossal Magneto Resistive)素子を用いる場合であっても良い。
【0194】
本発明の第1乃至11の実施の形態に係る磁気ランダムアクセスメモリ(半導体記憶装置)においては、様々な適用例が可能である。これらの適用例のいくつかを図53乃至図59に示す。
【0195】
(適用例1)
一例として、図53はデジタル加入者線(DSL)用モデムのDSLデータパス部分を示す。このモデムは、プログラマブルデジタルシグナルプロセッサ(DSP)400と、アナログ−デジタルコンバータ410と、デジタル−アナログコンバータ420と、フィルタ430、440と、送信ドライバ450と、受信機増幅器460とを含む。図53では、バンドパスフィルタを省略している。その代わり、回線コードプログラムをホールドできる種々のタイプの、オプションのメモリとして、本発明の第1乃至第11の実施形態に係る磁気ランダムアクセスメモリ470とEEPROM480を示している。
【0196】
なお、本適用例では、回線コードプログラムをホールドするためのメモリとして磁気ランダムアクセスメモリ、EEPROMの二種類のメモリを用いている。しかし、EEPROMを磁気ランダムアクセスメモリに置き換えてもよく、また二種類のメモリを用いず、磁気ランダムアクセスメモリのみを用いるようにしてもよい。
【0197】
(適用例2)
別の例として、図54は、携帯電話端末における、通信機能を実現する部分を示す。図54に示すように、通信機能を実現する部分は、送受信アンテナ501、アンテナ共用器502、受信部503、ベースバンド処理部504、音声コーデックとし用いられるDSP(Digital Signal Processor)505、スピーカ(受話器)506、マイクロホン(送話器)507、送信部508、周波数シンセサイザ509を備えている。
【0198】
また、図54に示すように、携帯電話端末600には、当該携帯電話端末の各部を制御する制御部500が設けられている。制御部500は、CPU521と、ROM522と、本発明の第1乃至第11の実施形態に係る磁気ランダムアクセスメモリ(MRAM)523と、フラッシュメモリ524とが、CPUバス525を通じて接続されて形成されたマイクロコンピュータである。
【0199】
ここで、ROM522は、CPU521において実行されるプログラムや、表示用のフォント等の必要となるデータが予め記憶されたものである。また、MRAM523は、主に作業領域として用いられるものであり、CPU521がプログラム実行中において、必要に応じて計算途中のデータなどを必要に応じて記憶したり、制御部500と、各部との間でやり取りするデータを一時記憶したりするなどの場合に用いられる。また、フラッシュメモリ524は、携帯電話端末600の電源がオフされても例えば直前の設定条件などを記憶しておき、次の電源オン時に同じ設定にするような使用方法をする場合に、それらの設定パラメータを記憶しておくものである。すなわち、フラッシュメモリ524は、携帯電話端末の電源がオフにされてもこれに記憶されているデータが消滅してしまうことのない不揮発性メモリである。
【0200】
なお、本適用例では、ROM522、MRAM523、フラッシュメモリ524を用いているが、フラッシュメモリ524を本発明の第1乃至第11の実施形態に係る磁気ランダムアクセスメモリに置き換えてもよいし、さらに、ROM522も本発明の第1乃至第11の実施形態に係る磁気ランダムアクセスメモリに置き換えることも可能である。
【0201】
(適用例3)
図55乃至59は、本発明の第1乃至第11の実施形態に係る磁気ランダムアクセスメモリをスマートメディア等のメディアコンテンツを収納するカード(MRAMカード)に適用した例を示す。
【0202】
図55において、MRAMカード700は、MRAMチップ701、開口部702、シャッター703、外部端子704を備えている。MRAMチップ701はカード本体700内部に収納されており、開口部702により、外部に露出している。MRAMカード携帯時には、MRAMチップ701はシャッター703で被覆されている。シャッター703は外部磁場を遮蔽する効果のある材料、例えばセラミックからなっている。データを転写する場合には、シャッター703を開放してMRAMチップ701を露出させて行う。外部端子704はMRAMカードに記憶されたコンテンツデータを外部に取り出すためのものである。
【0203】
図56、図57は、MRAMカードにデータを転写するための転写装置を示す。この転写装置はカード挿入型の転写装置の上面図、及び断面図である。エンドユーザの使用する第2MRAMカード750を転写装置800の挿入部810より挿入し、ストッパ820で止まるまで押し込む。ストッパ820は第1MRAM850と第2MRAMカードを位置あわせするための部材としても用いられる。第2MRAMカード750が所定位置に配置されると同時に第1MRAMに記憶されたデータが第2MRAMカードに転写される。
【0204】
図58は、はめ込み型の転写装置を示す。これは、図の矢印で示すように、ストッパ820を目標に、第1MRAM上に第2MRAMカードをはめ込みように載置するタイプである。転写方法についてはカード挿入型と同一であるので、説明を省略する。
【0205】
図59は、スライド型の転写装置を示す。これは、CD−ROMドライブ、DVDドライブと同様、転写装置800に受け皿スライド860が設けられており、この受け皿スライド860が図の矢印で示すように動作する。受け皿スライド860が図の点線の状態に移動したときに第2MRAMカード750を受け皿スライド860に載置し、第2MRAMカードを転写装置800内部へ搬送する。ストッパ820に第2MRAMカード先端部が当接するように搬送される点、および転写方法についてはカード挿入型と同一であるので、説明を省略する。
【0206】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【0207】
【発明の効果】
以上説明したように、この発明によれば、チップサイズを低減できる半導体記憶装置及びそのデータ書き込み方法を提供できる。
【図面の簡単な説明】
【図1】この発明の第1の実施形態に係るMRAMのブロック図。
【図2】この発明の第1の実施形態に係るMRAMの平面図。
【図3】図2におけるX1−X1’線に沿った断面図。
【図4】この発明の第1の実施形態に係るMRAMの書き込み方法のフローチャート。
【図5】この発明の第1の実施形態に係るMRAMの、書き込み時におけるメモリセルアレイの回路図。
【図6】この発明の第1の実施形態に係るMRAMの、書き込み時におけるメモリセルアレイの回路図。
【図7】この発明の第1の実施形態に係るMRAMの、読み出し時におけるメモリセルアレイの回路図。
【図8】この発明の第1の実施形態に係るMRAMの備える磁気抵抗素子のアステロイド曲線を示すグラフ。
【図9】この発明の第1の実施形態に係るMRAMの備える磁気抵抗素子のアステロイド曲線を示すグラフ。
【図10】この発明の第2の実施形態に係るMRAMの断面図であり、図2におけるX1−X1’線に沿った断面図。
【図11】この発明の第2の実施形態に係るMRAMの書き込み方法のフローチャート。
【図12】この発明の第2の実施形態に係るMRAMの、書き込み時におけるメモリセルアレイの回路図。
【図13】この発明の第2の実施形態に係るMRAMの、書き込み時におけるメモリセルアレイの回路図。
【図14】この発明の第2の実施形態に係るMRAMの、書き込み時におけるメモリセルアレイの回路図。
【図15】この発明の第2の実施形態に係るMRAMの、書き込み時におけるメモリセルアレイの回路図。
【図16】この発明の第2の実施形態に係るMRAMの、読み出し時におけるメモリセルアレイの回路図。
【図17】この発明の第3の実施形態に係るMRAMのブロック図。
【図18】この発明の第3の実施形態に係るMRAMの平面図。
【図19】図18におけるX2−X2’線に沿った断面図。
【図20】この発明の第3の実施形態に係るMRAMの書き込み方法のフローチャート。
【図21】この発明の第3の実施形態に係るMRAMの、書き込み時におけるメモリセルアレイの回路図。
【図22】この発明の第3の実施形態に係るMRAMの、書き込み時におけるメモリセルアレイの回路図。
【図23】この発明の第3の実施形態に係るMRAMの、読み出し時におけるメモリセルアレイの回路図。
【図24】この発明の第4の実施形態に係るMRAMのブロック図。
【図25】この発明の第4の実施形態に係るMRAMの平面図。
【図26】図25におけるX3−X3’線に沿った断面図。
【図27】この発明の第4の実施形態に係るMRAMの書き込み方法のフローチャート。
【図28】この発明の第4の実施形態に係るMRAMの、書き込み時におけるメモリセルアレイの回路図。
【図29】この発明の第4の実施形態に係るMRAMの、書き込み時におけるメモリセルアレイの回路図。
【図30】この発明の第4の実施形態に係るMRAMの、読み出し時におけるメモリセルアレイの回路図。
【図31】この発明の第5の実施形態に係るMRAMの断面図であり、図2におけるX1−X1’線に沿った断面図。
【図32】この発明の第5の実施形態に係るMRAMの断面図であり、図18におけるX2−X2’線に沿った断面図。
【図33】この発明の第5の実施形態に係るMRAMの断面図であり、図25におけるX3−X3’線に沿った断面図。
【図34】この発明の第6の実施形態に係るMRAMの断面図であり、図2におけるX4−X4’線に沿った断面図。
【図35】この発明の第6の実施形態に係るMRAMの断面図であり、図18におけるX5−X5’線に沿った断面図。
【図36】この発明の第6の実施形態に係るMRAMの断面図であり、図25におけるX6−X6’線に沿った断面図。
【図37】この発明の第6の実施形態に係るMRAMの断面図であり、図2におけるX4−X4’線方向に沿った断面図。
【図38】この発明の第6の実施形態に係るMRAMの断面図であり、図18におけるX5−X5’線方向に沿った断面図。
【図39】この発明の第6の実施形態に係るMRAMの断面図であり、図25におけるX6−X6’線方向に沿った断面図。
【図40】この発明の第7の実施形態に係るMRAMの備えるメモリセルの一部断面図。
【図41】この発明の第7の実施形態に係るMRAMの備える磁気抵抗素子のトンネルバリア膜及び記録層の熱膨張率を示すグラフ。
【図42】この発明の第7の実施形態に係るMRAMの備えるメモリセルの一部断面図。
【図43】この発明の第7の実施形態の変形例に係るMRAMの備える磁気抵抗素子のトンネルバリア膜及び記録層の熱膨張率を示すグラフ。
【図44】この発明の第8の実施形態に係るMRAMの備えるメモリセルの一部断面図。
【図45】この発明の第8の実施形態に係るMRAMの備える磁気抵抗素子の記録層の熱膨張率を示すグラフであり、(a)図は磁歪定数が正の場合、(b)図は磁歪定数が負の場合を示す図。
【図46】この発明の第9の実施形態に係るMRAMの備えるメモリセルの一部断面図。
【図47】この発明の第10の実施形態に係るMRAMのブロック図。
【図48】この発明の第10の実施形態の第1変形例に係るMRAMのブロック図。
【図49】この発明の第10の実施形態の第2変形例に係るMRAMのブロック図。
【図50】この発明の第11の実施形態に係るMRAMのブロック図。
【図51】この発明の第11の実施形態の変形例に係るMRAMのブロック図。
【図52】この発明の第1乃至第11の実施形態の変形例に係るMRAMのメモリセルの回路図。
【図53】この発明の第1乃至第11の実施形態に係るMRAMを備えたモデムのブロック図。
【図54】この発明の第1乃至第11の実施形態に係るMRAMを備えた携帯電話端末のブロック図。
【図55】この発明の第1乃至第11の実施形態に係るMRAMを備えたカードのブロック図。
【図56】この発明の第1乃至第11の実施形態に係るMRAMを備えたカードのデータを転写する転写装置の上面図。
【図57】この発明の第1乃至第11の実施形態に係るMRAMを備えたカードのデータを転写する転写装置の断面図。
【図58】この発明の第1乃至第11の実施形態に係るMRAMを備えたカードのデータを転写する転写装置の断面図。
【図59】この発明の第1乃至第11の実施形態に係るMRAMを備えたカードのデータを転写する転写装置の断面図。
【符号の説明】
10…MRAM、11…メモリセルアレイ、12、100、160、170、220、290…カラムデコーダ、13、180、190、230、300…センスアンプ、14、200、210、240…ビット線ドライバ、15、16、140、250、270…ロウデコーダ、17…選択用ワード線ドライバ、18、19…書き込みワード線ドライバ、20…磁気抵抗素子、21…スイッチングトランジスタ、22、60…引き出し配線、23、24、30、34、40、50、61…コンタクトプラグ、25…半導体基板、26…不純物拡散層、27…ゲート電極、28…シリサイド膜、29、33、38、52、53、56、62…層間絶縁膜、31、32、39、41、51、54、55…金属配線層、35…強磁性層(固着層)、36…トンネルバリア膜、37、72…強磁性層(記録層)、110、310…選択用ビット線ドライバ、120、130、320…書き込みビット線ドライバ、150、260、280…ワード線ドライバ、63…空洞、70、71、73…NiFe膜、72…キャップ層、74…ピエゾ効果膜、400、505…DSP、410…A/Dコンバータ、420…D/Aコンバータ、430、440…フィルタ、450…送信ドライバ、460…受信機増幅器、470、523、701、850…MRAM、480…EEPROM、500…制御部、501…送受信アンテナ、502…アンテナ共用器、503…受信部、504…ベースバンド処理部、506…スピーカ、507…マイクロホン、508…送信部、509…周波数シンセサイザ、511…音声データ再生処理部、513…LCDコントローラ、514…LCD、515…リンガ、521…CPU、522…ROM、524…フラッシュメモリ、525…CPUバス、531、533、535…インターフェース、532…外部メモリスロット、534…キー操作部、600…携帯電話端末、700…MRAMカード、702…開口部、703…シャッター、704、830…外部端子、800…転写装置、810…挿入部、820…ストッパ、860…受け皿スライド
【発明の属する技術分野】
この発明は、半導体記憶装置及びそのデータ書き込み方法に関する。例えば、磁気ランダムアクセスメモリ(MRAM:Magneto resistive Random Access Memory)の書き込み動作に関するものである。
【0002】
【従来の技術】
MRAMは、情報の記録担体として強磁性体の磁化方向を利用した、記録情報を随時、書き換え、保持、読み出すことができる固体メモリの総称である。
【0003】
MRAMのメモリセルは、通常複数の強磁性体を積層した構造を有する。情報の記録は、メモリセルを構成する複数の強磁性体の磁化の相対配置が、平行か、反平行であるかを2進の情報“1”、“0”に対応させて行う。記録情報の書き込みは、各メモリセルの強磁性体の磁化方向を、電流磁界によって反転させることによって行われる。
【0004】
MRAMは、完全な不揮発性であり、また1015回以上の書き換えが可能である。更に、非破壊読み出しが可能であり、リフレッシュ動作を必要としない。
従って、読み出しサイクルを短くすることが可能である。また、電荷蓄積型のメモリセルに比べ、放射線に対する耐性が強い。このように、MRAMは従来の誘電体を用いた半導体メモリとその機能を比較すると、多くの利点を有している。
MRAMの単位面積あたりの集積度、書き込み、読みだし時間は、おおむねDRAM(Dynamic Random Access Memory)と同程度となりうることが予想される。
従って不揮発性という大きな特色を生かし、携帯機器用の外部記録装置、LSI混載用途、さらにはパーソナルコンピューターの主記憶メモリへの応用が期待されている。
【0005】
現在実用化の検討が進められているMRAMでは、メモリセルに強磁性トンネル接合(Magnetic Tunnel Jnction : 以下MTJと略記)を用いている(例えば、非特許文献1参照)。MTJは、主として強磁性層/絶縁層/強磁性層からなる三層膜で構成され、電流は絶縁層をトンネルして流れる。接合の抵抗値は、両強磁性金属層の磁化の相対角の余弦に比例して変化する。そして、接合の抵抗値は、両強磁性層の磁化の向き反平行の場合に極大値をとる。これがトンネル磁気抵抗効果である。MTJの構造としては、両方の強磁性体の保持力の差を利用してデータを保持するタイプがある。更には、磁界感度改善あるいは書き込み電流低減を目的として、一方の強磁性体に隣接して反強磁性体を配置し、磁化方向を固着させたいわゆるスピンバルブ構造のタイプ(例えば非特許文献2参照)が知られている。
【0006】
上記従来のMRAMでは、直交する2本の配線の交点にMTJ素子が配置される。そして、2本の配線に1mA程度の電流を流し、それぞれの配線から生じる磁場の合成磁場によって、MTJ素子にデータを書き込む。
【0007】
また、FeMnを記録層の材料に用いたGMR素子においては、記録層の温度を上げつつ、直交する2本の配線に電流を流して、GMR素子にデータを書き込む方法も開示されている(例えば非特許文献3参照)。本方法では、センス線に5mA程度の電流を流すことで、記録層の温度はNeel温度以上に上昇される。すると、反強磁性材料であるFeMnは、反強磁性から強磁性を有するように転移する。その状態で、ワード線に200mA程度の電流を流す。その結果、センス線とワード線とから生じる磁場によって、記録層のスピンの向きが反転され、GMR素子にデータが書き込まれる。
【0008】
【非特許文献1】
“IEEE International Solid−State Circuits Conference 2000 Digest
Papar”, TA7.2
【0009】
【非特許文献2】
“Japanese Journal of Applied Physics”, 1997年, 36号, p.200
【0010】
【非特許文献3】
“Journal of Applied Physics”, 2000年,87号,p.6403
【0011】
【発明が解決しようとする課題】
上記のように、MRAMは次世代のメモリデバイスとして活発な研究が為されている。しかし、上記従来のMRAMであると、チップサイズが大きくなるという問題点があった。
【0012】
まず、直交する2本の配線に電流を流すために、2本の配線の両端に電流ドライバ回路が必要である。このため、電流ドライバ回路のチップに占める面積が増大し、チップサイズが大きくなる。
【0013】
また、書き込み時において、選択メモリセルに隣接する半選択状態のメモリセルは、外部からの僅かな擾乱によってデータを失う可能性がある。これを防ぐためには、従来は記録層の膜厚を大きくする等の対策を施して、擾乱に対する耐性を向上させる必要があった。しかし、このような対策は反転磁界の増大を招く原因ともなり、書き込み電流が増大する傾向があった。そのため、電流ドライバ回路のサイズを大きくする必要が生じ、チップサイズが大きくなるという問題があった。
【0014】
この発明は、上記事情に鑑みてなされたもので、その目的は、チップサイズを低減できる半導体記憶装置及びそのデータ書き込み方法を提供することにある。
【0015】
【課題を解決するための手段】
この発明の一態様に係る半導体記憶装置は、第1強磁性膜と、前記第1強磁性膜上に形成された絶縁膜と、前記絶縁膜上に形成された第2強磁性膜とを備える磁気抵抗素子を含む複数のメモリセルと、前記メモリセルに含まれる前記磁気抵抗素子と近接しつつ離隔して設けられた第1配線と、書き込み動作時において、前記第1配線に第1電流を供給して、前記磁気抵抗素子の周囲に磁場を形成する第1電流ドライバ回路と、前記絶縁膜を介して前記第1、第2強磁性膜間に第2電流を供給する第2電流ドライバ回路とを具備することを特徴としている。
【0016】
この発明の一態様に係る半導体記憶装置のデータ書き込み方法は、第1強磁性膜と、前記第1強磁性膜上に形成された絶縁膜と、前記絶縁膜上に形成された第2強磁性膜とを備える磁気抵抗素子を含むメモリセルがマトリクス状に配置された半導体記憶装置のデータ書き込み方法であって、第1選択メモリセルに含まれる前記磁気抵抗素子の前記第1、第2強磁性膜間に、前記絶縁膜を介して第1電流を流すステップと、前記第1電流を前記第1選択メモリセルの前記磁気抵抗素子に流した状態で、前記磁気抵抗素子の近傍に配置された配線に第2電流を流すことにより、前記磁気抵抗素子に磁場を印加するステップと、前記第1電流の供給を停止するステップと、前記第1電流の供給を停止した後に、前記第2電流の供給を停止するステップとを具備することを特徴としている。
【0017】
上記のような構成及び方法によれば、磁気抵抗素子に電流を流した状態で、磁気抵抗素子の周囲に磁場を発生させて、データの書き込みを行っている。磁気抵抗素子に電流を流すことで、磁気抵抗素子の書き込み閾値を低減することが出来るので、書き込みに必要な電流を削減できる。従って、電流ドライバ回路のサイズを縮小化でき、チップサイズを削減できる。また、選択メモリセルのみが、その書き込み閾値を低下されるので、誤書き込みの発生を抑制でき、書き込み動作信頼性を向上できる。
【0018】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0019】
この発明の第1の実施形態に係る半導体記憶装置について図1を用いて説明する。図1は本実施形態に係るMRAMのブロック図である。
【0020】
図示するように、MRAM10は、メモリセルアレイ11、カラムデコーダ12、センスアンプ13、ビット線ドライバ14、ロウデコーダ15、16、選択用ワード線ドライバ17、及び書き込みワード線ドライバ18、19を備えている。
【0021】
メモリセルアレイ11は、マトリクス状に配置された複数個((m+1)×(n+1)個、但しm、nは自然数であり、図1では(3×3)個のみ示す)のメモリセルMCを有している。メモリセルMCの各々は、磁気抵抗素子20及びスイッチングトランジスタ21を含んでいる。磁気抵抗素子20は、例えばMTJ素子である。磁気抵抗素子20の一端は、ビット線BL0〜BLnのいずれかに接続され、他端はスイッチングトランジスタ21の電流経路の一端に接続されている。スイッチングトランジスタ21のゲートは選択用ワード線SWL0〜SWLmのいずれかに接続され、電流経路の他端は接地電位に接続されている。そして、磁気抵抗素子20に近接して、書き込みワード線WWL0〜WWLmのいずれかが設けられている。同一行に配置されたメモリセルのスイッチングトランジスタ21のゲートは、選択用ワード線SWL0〜SWLmのいずれかに共通接続されている。また、同一行に配置されたメモリセルの磁気抵抗素子20の近傍に、書き込みワード線WWL0〜WWLmのいずれかが配線されている。更に同一列に配置されたメモリセルの磁気抵抗素子20の一端は、ビット線BL0〜BLnのいずれかに共通接続されている。なお、書き込みワード線WWL0〜WWLmとビット線BL0〜BLnとは、互いに直交するように配置されている。
【0022】
カラムデコーダ12は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。
【0023】
ビット線ドライバ14は、書き込み時及び読み出し時において、カラムアドレスデコード信号に基づいて、ビット線BL0〜BLnのいずれかを選択する。そして、選択したビット線に電流を供給する。
【0024】
ロウデコーダ15、16は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。
【0025】
選択用ワード線ドライバ17は電圧源を含み、書き込み時及び読み出し時において、ロウアドレスデコード信号に基づいて、選択用ワード線SWL0〜SWLmのいずれかを選択する。そして、選択した選択用ワード線に電圧を供給する。
【0026】
書き込みワード線ドライバ18、19は、書き込み時において、ロウアドレスデコード信号に基づいて、書き込みワード線WWL0〜WWLmのいずれかを選択する。そして、書き込みワード線ドライバ18、19のいずれか一方がカレントソースとして機能し、選択した書き込みワード線に電流を供給する。この際、他方はカレントシンクとして機能する。書き込みワード線ドライバ18、19のいずれが電流を供給するかによって、メモリセルへの書き込みデータを制御できる。
【0027】
センスアンプ13は、ロウデコーダ15、16及びカラムデコーダ12によって選択されたメモリセルから読み出したデータを増幅する。
【0028】
次に、メモリセルアレイ11の平面パターンについて、図2を用いて説明する。図2はメモリセルアレイ11の平面図であり、簡単化の為に、スイッチングトランジスタの図示を省略している。なお、図中に示す方向を、それぞれ困難軸方向及び容易軸方向と定義づけることとする。
【0029】
図示するように、困難軸方向に沿って(1+n)本のビット線BL0〜BLnが、容易軸方向に沿ったストライプ形状に形成されている(図2ではビット線BL0〜BL2のみ示す)。また、困難軸方向に直交する容易軸方向に沿って(1+m)本の書き込みワード線WWL0〜WWLmが困難軸方向に沿ったストライプ形状に形成されている(図2では書き込みワード線WWL0〜WWL2のみ示す)。そして、ビット線BL0〜BLnと書き込みワード線WWL0〜WWLmとの交点部分に磁気抵抗素子20が配置されている。ビット線BL0〜BLnは磁気抵抗素子20の一端と接続されている。他方、書き込みワード線WWL0〜WWLmは磁気抵抗素子20と電気的に分離されつつ、近接配置されている。また、書き込みワード線WWL0〜WWLmの直下には、容易軸方向に沿って、選択用ワード線SWL0〜SWLmが、困難軸方向に沿ったストライプ形状に形成されている。この選択用ワード線SWL0〜SWLmは、スイッチングトランジスタ21のゲート電極として機能するものである。磁気抵抗素子20の他端は、引き出し配線22及びコンタクトプラグ23を介して、スイッチングトランジスタ21のドレインに電気的に接続されている。そして、隣接する選択用ワード線SWL0〜SWLm間には、同一列のスイッチングトランジスタ21のソースを共通接続するようにして、ソース線24が困難軸方向に沿って設けられている。
【0030】
磁気抵抗素子20は、長手方向が容易軸方向に沿い、短手方向が困難軸方向に沿った略長方形の形状を有している。そして、磁気抵抗素子20の他端は、スイッチングトランジスタ21に接続される。なお、図2において磁気抵抗素子20は長方形の形状を有しているが、長軸が容易軸方向に沿い、短軸が困難軸方向に沿った楕円形状を有していても良い。
【0031】
次に、メモリセルアレイ11の断面構造について、図3を用いて説明する。図3は図2におけるX1−X1’線に沿った断面図である。
【0032】
図示するように、半導体基板25中には素子分離領域STIが形成されており、素子分離領域STIによって周囲を取り囲まれた素子領域AA内に、スイッチングトランジスタ21が形成されている。スイッチングトランジスタ21は、半導体基板25の表面内に形成された不純物拡散層26、図示せぬゲート絶縁膜、及びゲート電極27を備えている。前述のようにゲート電極27は選択用ワード線SWL0〜SWLmのいずれかとして機能するものであり、困難軸方向(紙面に対して垂直方向)に沿ってストライプ状に形成されている。
【0033】
不純物拡散層26上にはシリサイド膜28が形成されており、また半導体基板25上には層間絶縁膜29が形成されている。ソース領域26上のシリサイド膜28はソース線として機能するものであり、前述の通り、困難軸方向(紙面に対して垂直方向)に沿ったストライプ状に形成されている。層間絶縁膜29は、スイッチングトランジスタ21を被覆しており、また層間絶縁膜29内には、コンタクトプラグ30が形成されている。コンタクトプラグ30は、スイッチングトランジスタ21の不純物拡散層26の一方(ドレイン領域)に接続されている。
【0034】
層間絶縁膜29上には、コンタクトプラグ30に接続された金属配線層31、金属配線層31と電気的に分離された金属配線層32が形成されている。金属配線層32は書き込みワード線WWL0〜WWLmのいずれかとして機能するものであり、困難軸方向に沿ってストライプ状に形成されている。また、金属配線層32は、スイッチングトランジスタ21のゲート電極27と、ほぼ重なるようにして形成されている。更に、層間絶縁膜33が層間絶縁膜29上に形成されている。層間絶縁膜33は金属配線層31、32を被覆しており、また層間絶縁膜33内にはコンタクトプラグ34が形成されている。コンタクトプラグ34は、金属配線層31と接続されている。
【0035】
層間絶縁膜33上には、コンタクトプラグ34に接続された金属配線層22が形成されている。この金属配線層22は、磁気抵抗素子20の引き出し配線22として機能するものである。そして、引き出し配線22上には磁気抵抗素子20が形成されている。磁気抵抗素子20は、層間絶縁膜33及び引き出し配線22を挟んで金属配線層32と重なるようにして形成されている。磁気抵抗素子20は、絶縁膜を磁性体膜で挟み込んだ構造を有する例えばMTJ素子である。すなわち、引き出し配線22上に強磁性層35が形成され、強磁性層35上に絶縁膜(トンネルバリア膜)36が形成され、強磁性層37が絶縁膜36上に形成されている。これらの強磁性層35、37、及び絶縁膜36を含んでMTJ素子が形成されている。強磁性層35、37のいずれか一方(固着層35)のスピンの向きは、予め所定の方向に向くよう設定されている。その上で、強磁性層35、37のいずれか他方(記録層37)のスピンの向きを一方に対して平行、または反平行として2つの状態を作り出すことにより、“0”データ、または“1”データが書き込まれる。更に、層間絶縁膜38が層間絶縁膜33上に形成されている。層間絶縁膜38は引き出し配線22及び磁気抵抗素子20の周辺を被覆している。また層間絶縁膜38上には、強磁性層37に接続されるようにして金属配線層39が形成されている。金属配線層39はビット線BL0〜BLnのいずれかとして機能するものであり、容易軸方向(紙面内の左右方向)に沿ってストライプ状に形成されている。
【0036】
次に上記構成のMRAMの動作について、図1、図4を用いて説明する。まず、書き込み動作について、ビット線BL1と選択用ワード線SWL1(書き込みワード線WWL1)との交点に配置されたメモリセルMC11にデータを書き込む場合を例に挙げて説明する。図4は、本実施形態に係るMRAMにおける書き込み動作のフローチャートである。
【0037】
まず、選択用ワード線ドライバ17が、ロウアドレスデコード信号に基づいて選択用ワード線SWL1を選択する。そして、選択用ワード線ドライバ17は、選択用ワード線SWL1に電圧を供給する。これにより、メモリセルMC10、MC11、MC12、…、MC1nのスイッチングトランジスタ21がオン状態とされる(ステップS1)。
【0038】
次に、ビット線ドライバ14がカラムアドレスデコード信号に基づいてビット線BL1を選択する。そして、ビット線ドライバ14が、ビット線BL1に100μA程度の電流Iselectを供給する(ステップS2)。この様子を示しているのが図5である。図5はメモリセルアレイ11の一部領域の回路図である。
【0039】
図示するように、選択用ワード線SWL1が選択された状態で、ビット線BL1に電流Iselectが供給されている。なお、ビット線BL0〜BLnの一端はビット線ドライバ14に接続されているが、他端は、メモリセルMCm0〜MCmnの磁気抵抗素子20に接続されているか、若しくはフローティングの状態とされている。従って、電流Iselectは、メモリセルMC11の磁気抵抗素子20及びスイッチングトランジスタ21の電流経路を通って接地電位に流れ込む。
【0040】
すると、メモリセルMC11の磁気抵抗素子20では、絶縁膜を介して強磁性層間で電流が流れるため、ジュール熱が発生する。その結果、磁気抵抗素子20は高温状態となり、その書き込み磁界(電流)閾値が低下する(ステップS3)。
【0041】
次に、書き込みワード線ドライバ18、19が、ロウアドレスデコード信号に基づいて書き込みワード線WWL1を選択する。そして、書き込みワード線ドライバ18が書き込みワード線WWL1に500μA程度の電流Iwriteを供給する(ステップS4)。電流Iwriteは、書き込みワード線WWL1を通って書き込みワード線ドライバ19に流れ込む。この際、書き込みワード線ドライバ18はカレントソース、書き込みワード線ドライバ19はカレントシンクとして機能する。この様子を示しているのが図6である。図6はメモリセルアレイ11の一部領域の回路図である。
【0042】
図示するように、メモリセルMC11の磁気抵抗素子20に電流Iselectを流した状態で、書き込みワード線WWL1に電流Iwriteを流す。すると、書き込みワード線WWL1の周囲に磁場が形成され、この磁場の影響によってメモリセルMC11の磁気抵抗素子20にデータが書き込まれる(ステップS5)。本例では、書き込みワード線ドライバ18から書き込みワード線ドライバ19に向かって電流Iwriteを流す場合を例に挙げて説明した。しかし、勿論、書き込みワード線ドライバ19から書き込みワード線ドライバ18に向かって電流Iwriteを流しても良い。すなわち、電流Iwriteの向きは、書き込みデータに依存する。
【0043】
その後は、選択用ワード線SWL1を非選択として、メモリセルMC11のスイッチングトランジスタ21をオフ状態とする。そして、ビット線BL1を非選択として、電流Iselectの供給を停止する(ステップS6)。
【0044】
電流Iselectの供給が停止されることで、メモリセルMC11の磁気抵抗素子20は高温状態から冷まされる。高温状態から冷めると、磁気抵抗素子20の書き込み磁界閾値は元に戻る(ステップS7)。なお、磁気抵抗素子20の熱は、主にビット線BL1を通じて放熱される。
【0045】
そして、書き込みワード線WWL1を非選択として、電流Iwriteの供給を停止する(ステップS8)。
以上のようにして、データの書き込みが行われる。
【0046】
次に、読み出し動作について、メモリセルMC11からデータを読み出す場合を例に挙げて説明する。データの読み出し方法は従来とほぼ同様であるので、ここでは簡単に説明する。図7は、データの読み出し時におけるメモリセルアレイ11の一部領域の回路図である。
【0047】
図示するように、選択用ワード線ドライバ17が、選択用ワード線SWL1を選択する。これにより、メモリセルMC10、MC11、MC12、…、MC1nのスイッチングトランジスタ21がオン状態とされる。また、ビット線ドライバ14がビット線BL1を選択する。これにより、ビット線BL1に電流Ireadが供給される。そして、センスアンプ13が、ビット線BL1の電位変化を増幅し、読み出し電圧として出力する。
【0048】
上記本実施形態に係るMRAMであると、以下に示す効果が得られる。
(1)チップサイズを縮小出来る。この点につき以下詳細に説明する。
【0049】
本効果は磁気抵抗素子20への書き込み閾値を低減出来ることにより得られる効果である。従来のMRAMであると、データの書き込みは、直交する2本の配線に電流を供給して、それらの電流によって発生する合成磁界によって行っていた。図8は磁気抵抗素子の書き込み閾値を示すグラフ(アステロイド曲線)である。横軸は容易軸方向磁界Hx、縦軸は困難軸方向磁界Hyである。なお、発生磁界は電流に依存する。従って、容易軸方向磁界Hx及び困難軸方向磁界Hyを、それぞれ従来のMRAMにおけるビット線及びワード線に流す電流に置き換えても良い。書き込み閾値Hsは、下記の所謂Stoner−Wolfarthの関係式から導き出せる。
Hx(2/3)+Hy(2/3)=Hs(2/3)
そして、Hx(2/3)+Hy(2/3)>Hs(2/3)が満たされた場合に、磁気抵抗素子のスピンの向きが変化し、データが書き込まれる。すなわち、図8中に示す領域のそれぞれが、書き込み領域、非書き込み領域となる。
【0050】
図示するように、従来では、ビット線に1mA程度の電流Iblを流し、書き込みワード線に1mA程度のIwlを流す。そしてこの2つの電流Ibl、Iwlによって形成される合成磁界によってデータを書き込んでいる。従って、データの書き込みには約1mA×2=約2mAの電流が必要である。
【0051】
これに対して本実施例に係る方法であると、磁気抵抗素子20に100μA程度のトンネル電流を流した状態で、書き込みワード線に500μA程度の電流Iwriteを流すことによって、データの書き込みを行っている。すなわち、データの書き込みに必要な総電流量は、従来方法の1/3以下の約600μAである。従って、ドライバ回路のサイズを小さくすることが出来る。この点につき、以下詳細に説明する。
【0052】
トンネル電流Iselectが流される磁気抵抗素子ではジュール熱が発生し、高温状態となる。より具体的には、磁気抵抗素子の望ましい抵抗値は10kΩ程度であり、トンネル電流Iselectとして100μAを流したとすると、約0.1mWのジュール熱を発生させることができる。すると、その発熱によって当該磁気抵抗素子のアステロイド曲線は図9に示すように縮小する。すなわち、書き込み磁界閾値が低下する。図9は、トンネル電流Iselect供給後のアステロイド曲線を示しており、図中の点線はトンネル電流供給前のアステロイド曲線である。その結果、図8、図9を対比することで明らかなように、500μAの電流Iwriteで発生する容易軸方向磁界Hxは、トンネル電流Iselect供給前では書き込み閾値以下であったのに対し、トンネル電流Iselect供給後では書き込み閾値以上である。これは、発熱によりアステロイド曲線が縮小したためであり、その結果、容易軸方向磁界Hxのみによって書き込みが可能となる。更に、書き込みに必要な容易軸方向磁界Hxの値も、従来に比べて小さくなる。
【0053】
すると、書き込みに必要な電流量が低減されるのであるから、ビット線ドライバ14及び書き込みワード線ドライバ18、19を構成するトランジスタのサイズを小さくできる。より具体的には、必要な電流量が約1/3になるから、トランジスタのゲート幅も1/3で足りる。また、容易軸方向磁界Hxによってのみ書き込みが可能であり、困難軸方向磁界Hyを発生させる必要がないため、ビット線の他端はフローティングでも良い。すなわち、従来は必須であったビット線カレントシンクが不要となる。従って、ドライバ回路を小さくでき、ドライバ回路が半導体記憶装置内に占める占有面積を大幅に縮小出来る。その結果、チップ面積が小さく安価なMRAMが提供できる。
【0054】
(2)書き込み信頼性を向上できる。この点につき以下詳細に説明する。
本実施形態に係るMRAMでは、選択メモリセルの磁気抵抗素子のみにトンネル電流Iselectが供給される。すなわち、選択メモリセルの磁気抵抗素子のみの書き込み磁界閾値が低下する。その他の磁気抵抗素子の書き込み閾値は変化しない。すなわち、図1において、例えばメモリセルMC11にデータを書き込む場合には、メモリセルMC11の磁気抵抗素子のみが、図9に示すアステロイド曲線を有し、その他の全てのメモリセルの磁気抵抗素子は、図8に示すアステロイド曲線を有する。すると、書き込みの際は書き込みワード線WWL1に電流Iwriteが供給されるから、メモリセルMC11と同一行のメモリセルも、書き込みワード線WWL1によって生成される容易軸方向磁界Hxを受ける。しかし、アステロイド曲線が縮小したメモリセルMC11にデータを書き込むために流す電流Iwriteで発生する磁界は、選択メモリセルMC11以外のメモリセルの書き込み磁界閾値よりも十分に小さいため、誤書き込みが発生する虞が殆ど無い。すなわち、書き込み時のメモリセルの選択性が大幅に向上され、誤書き込みに対する動作マージンを大幅に向上できる。
【0055】
(3)低温時の動作信頼性を向上できる。
磁気抵抗素子の書き込み閾値は、高温になると低下するが、逆に低温になると上昇するという特徴を有している。従って、低温下では、書き込み電流が十分でなく、書き込み不良が発生する場合がある。そこで従来、MRAMを搭載したシステムを低温下で使用する場合には、低温時に必要な書き込み電流値に合わせてドライバ回路を設計する必要があった。この場合には、同時にチップ面積が増大するという問題もあった。
【0056】
しかし本実施形態に係るMRAMによれば、上記問題を解決することが出来る。すなわち、本実施形態に係るデータの書き込み方法であると、選択メモリセルの磁気抵抗素子は、トンネル電流によって強制的に高温状態とされる。従って、低温下であっても誤動作が生じ難く、信頼性の高い書き込み動作が可能となる。
またその結果、システムにおいて温度に対する対策等が不要となり、システムを簡略化することが出来る。
【0057】
(4)層間膜の低誘電率化と磁気抵抗素子の高温化を両立出来る。
近年のシステムLSIに用いられる層間絶縁膜には、高速動作のために低誘電率材料が用いられつつある。そして低誘電率化の要求は、上層の配線層を覆う層間絶縁膜に対して厳しい。他方、本実施形態に係るMRAMであると、書き込みの際、磁気抵抗素子は瞬間的に高温状態とされる。従って、磁気抵抗素子の周辺の層間絶縁膜には、高温に対して耐性の有る材料を用いることが望ましい。しかしながら、低誘電率材料は必ずしも熱的に安定ではなく、例えば高温下で脱ガスを生じたり、構造が変化したりするものが多い。
【0058】
しかし、本実施形態に係る構造であると、図3に示すように、ゲート電極27の直上の配線層を用いて書き込みワード線32を形成し、書き込みワード線32の直上の配線層を用いて磁気抵抗素子20を形成している。すなわち、磁気抵抗素子20を可能な限り低い位置に形成している。従って、上層の層間絶縁膜には熱的に安定な材料は必要とされず、低誘電率材料を用いることが出来る。そして下層の層間絶縁膜では、低誘電率化の要求はそれ程厳しくないので、誘電率が比較的高くとも熱的に安定な材料を用いることが出来る。その結果、高温下における層間絶縁膜の信頼性劣化防止と、LSIの高速動作とを両立できる。
【0059】
(5)磁気抵抗素子を効率よく高温化出来る。
本実施形態に係るMRAMであると、スイッチングトランジスタ21は隣接するもの同士でソース領域26を共有している。そして、ソース領域26表面はシリサイド化されている。そしてシリサイド膜28は、同一列のスイッチングトランジスタ21、21、…のソース領域を共通に接続している。シリサイド膜28は、例えばコバルトシリサイドである。この場合、そのシート抵抗は約10Ω程度である。例えば256kビットクラスのメモリセルアレイの場合、シリサイド膜28によってソース領域を電源(例えばGND)に接続するとすれば、その抵抗値は約1kΩ程度である。この値は磁気抵抗素子のトンネル抵抗値10kΩの1/10であり、トンネル抵抗値に比べて十分に小さい。従って、電流Iwriteによって発生する熱の殆どは磁気抵抗素子において発生するため、磁気抵抗素子を効果的に高温化させることが出来る。
【0060】
次にこの発明の第2の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、上記第1の実施形態において、ソース線をシリサイド膜28の代わりにコンタクトプラグによって形成したものである。図10は、本実施形態に係るMRAMのメモリセルアレイの断面図であり、図2におけるX1−X1’線に沿った方向に対応する断面構造を示している。
【0061】
図示するように、隣接するスイッチングトランジスタ21、21で共用するソース領域26上のシリサイド膜28上に、コンタクトプラグ24が形成されている。コンタクトプラグ24は、ソース線として機能するものであり、困難軸方向(紙面に対して垂直方向)に沿ったストライプ状に形成されている。そして、同一行にあるメモリセルのソース領域を共通接続する。その他の構造は上記第1の実施形態で説明した図3の構造と同様であるので説明を省略する。また、平面構造も上記第1の実施形態で説明した図2の構造において、ソース線24をコンタクトプラグ24で形成したのみであるので説明は省略する。
【0062】
次に本実施形態に係るMRAMの動作について、図1、図11を用いて説明する。本実施形態に係るMRAMでは、複数のメモリセルに対して同時に書き込みまたは読み出しが行われる。まず、書き込み動作について、選択用ワード線SWL1(書き込みワード線WWL1)に接続されたメモリセルにデータを書き込む場合を例に挙げて説明する。図11は、本実施形態に係るMRAMの書き込み動作のフローチャートである。
【0063】
まず、“0”データの書き込みを行う。すなわち、選択用ワード線ドライバ17が、ロウアドレスデコード信号に基づいて選択用ワード線SWL1を選択する。そして、選択用ワード線ドライバ17が、選択用ワード線SWL1に電圧を供給する。これにより、メモリセルMC10、MC11、MC12、…、MC1nのスイッチングトランジスタ21がオン状態とされる(ステップS11)。
【0064】
次に、ビット線ドライバ14が、カラムアドレスデコード信号に基づいて、“0”データを書き込むべきメモリセルの接続されているビット線を選択する。ここでは、メモリセルMC10及びMC12に“0”データを書き込む場合を仮定する。すると、ビット線ドライバ14はビット線BL0、BL2を選択する。そして、ビット線ドライバ14が、ビット線BL0、BL2に100μA程度の電流Iselectを供給する(ステップS12)。この様子を示しているのが図12である。図12はメモリセルアレイ11の一部領域の回路図である。
【0065】
図示するように、選択用ワード線SWL1が選択された状態で、ビット線BL0、BL2に電流Iselectが供給されている。電流Iselectは、メモリセルMC10及びMC12の磁気抵抗素子20及びスイッチングトランジスタ21の電流経路を通って接地電位に流れ込む。
【0066】
すると、メモリセルMC10及びMC12の磁気抵抗素子20では、絶縁膜を介して強磁性層間で電流が流れるため、ジュール熱が発生する。その結果、磁気抵抗素子20は高温状態となり、その書き込み磁界(電流)閾値が低下する(ステップS13)。すなわち、メモリセルMC10及びMC12のアステロイド曲線は、図8に示したアステロイド曲線から図9に示したアステロイド曲線に変化する。その他のメモリセルのアステロイド曲線は、図8に示した形状を維持している。
【0067】
次に、書き込みワード線ドライバ18、19が、ロウアドレスデコード信号に基づいて書き込みワード線WWL1を選択する。そして、ワード線WWL1に電流−Iwriteが供給される。すなわち、書き込みワード線ドライバ19が書き込みワード線WWL1に500μA程度の電流Iwriteを供給する(ステップS14)。電流Iwriteは、書き込みワード線WWL1を通って書き込みワード線ドライバ18に流れ込む。この様子を示しているのが図13である。図13はメモリセルアレイ11の一部領域の回路図である。
【0068】
図示するように、メモリセルMC10及びMC12の磁気抵抗素子20に電流Iselectを流した状態で、書き込みワード線WWL1に電流−Iwriteが供給される。すると、書き込みワード線WWL1の周囲に磁場が形成され、この磁場の影響によってメモリセルMC10及びMC12の磁気抵抗素子20に“0”データが書き込まれる(ステップS15)。
次に、ビット線BL0、BL2を非選択として、電流Iselectの供給を停止する(ステップS16)。電流Iselectの供給が停止されることで、メモリセルMC10及びMC12の磁気抵抗素子20は高温状態から冷まされる。高温状態から冷めると、磁気抵抗素子20の書き込み磁界閾値は元に戻る(ステップS17)。すなわち、アステロイド曲線は、図9に示す形状から図8に示す形状に戻る。そして、書き込みワード線WWL1を非選択として、電流−Iwriteの供給を停止する(ステップS19)。
以上のようにして、“0”データの書き込みが完了する。
【0069】
次に“1”データの書き込みを行う。すなわち、ビット線ドライバ14が、カラムアドレスデコード信号に基づいて、“1”データを書き込むべきメモリセルの接続されているビット線を選択する。ここでは、メモリセルMC11及びMC13に“1”データを書き込む場合を仮定する。すると、ビット線ドライバ14はビット線BL1、BL3を選択する。そして、ビット線ドライバ14が、ビット線BL1、BL3に100μA程度の電流Iselectを供給する(ステップS19)。この様子を示しているのが図14である。図14はメモリセルアレイ11の一部領域の回路図である。
【0070】
図示するように、選択用ワード線SWL1が選択された状態で、ビット線BL1、BL3に電流Iselectが供給される。電流Iselectは、メモリセルMC11及びMC13の磁気抵抗素子20及びスイッチングトランジスタ21の電流経路を通って接地電位に流れ込む。
【0071】
すると、メモリセルMC11及びMC13の磁気抵抗素子20ではジュール熱が発生する。その結果、磁気抵抗素子20は高温状態となり、その書き込み磁界(電流)閾値が低下する(ステップS20)。すなわち、メモリセルMC11及びMC13のアステロイド曲線は、図8に示したアステロイド曲線から図9に示したアステロイド曲線に変化する。その他のメモリセルのアステロイド曲線は、図8に示した形状を維持している。
【0072】
次に、書き込みワード線ドライバ18、19が、ロウアドレスデコード信号に基づいて書き込みワード線WWL1を選択する。そして、ワード線WWL1に電流+Iwriteが供給される。すなわち、書き込みワード線ドライバ18が、書き込みワード線WWL1に500μA程度の電流Iwriteを供給する(ステップS21)。電流Iwriteは、書き込みワード線WWL1を通って書き込みワード線ドライバ19に流れ込む。この様子を示しているのが図15である。図15はメモリセルアレイ11の一部領域の回路図である。
【0073】
図示するように、メモリセルMC11及びMC13の磁気抵抗素子20に電流Iselectを流した状態で、書き込みワード線WWL1に電流+Iwriteが供給される。すると、書き込みワード線WWL1の周囲に磁場が形成され、この磁場の影響によってメモリセルMC11及びMC13の磁気抵抗素子20に“1”データが書き込まれる(ステップS22)。
その後は、選択用ワード線SWL1を非選択として、メモリセルMC10、MC11、MC12、MC13、…、MC1nのスイッチングトランジスタ21をオフ状態とする。そして、ビット線BL1、BL3を非選択として、電流Iselectの供給を停止する(ステップS23)。
【0074】
電流Iselectの供給が停止されることで、メモリセルMC11、MC13の磁気抵抗素子20は高温状態から冷まされる。高温状態から冷めると、磁気抵抗素子20の書き込み磁界閾値は元に戻る(ステップS24)。すなわち、アステロイド曲線は、図9に示す形状から図8に示す形状に戻る。
【0075】
そして、書き込みワード線WWL1を非選択として、電流+Iwriteの供給を停止する(ステップS25)。
以上のようにして、“1”データの書き込みが完了する。
【0076】
次に、読み出し動作について、図16を用いて説明する。図16は、データの読み出し時におけるメモリセルアレイ11の一部領域の回路図である。なお、ここではメモリセルMC10、MC11、MC12から同時にデータを読み出す場合を例に挙げて説明する。
【0077】
図示するように、選択用ワード線ドライバ17が選択用ワード線SWL1を選択する。これにより、メモリセルMC10、MC11、MC12、…、MC1nのスイッチングトランジスタ21がオン状態とされる。また、ビット線ドライバ14が、ビット線BL0、BL1、BL2を選択する。これにより、ビット線BL0、BL1、BL2に電流Ireadが供給される。そして、センスアンプが、各ビット線BL0、BL1、BL2の電位変化を増幅して、読み出し電圧として出力する。
【0078】
上記本実施形態に係るMRAMであると、第1の実施形態で説明した(1)乃至(4)の効果が得られると同時に、下記(6)、(7)の効果が得られる。
【0079】
(6)高速動作可能なMRAMが実現できる。本実施形態に係るデータの書き込み方法であると、書き込み選択用ワード線を選択した後、“0”データを書き込むべきメモリセルが接続されたビット線にトンネル電流を流した状態で、書き込みワード線に電流を流して“0”データを書き込んでいる。そして引き続き、“1”データを書き込むべきメモリセルが接続されたビット線にトンネル電流を流した状態で、書き込みワード線に逆方向の電流を流して“1”データを書き込んでいる。この一連の処理によって、同一の書き込み選択用ワード線に接続された全てのメモリセルへのデータの書き込みが完了する。
【0080】
また読み出し時には、同一の選択用ワード線に接続された全てのメモリセルに保持されるデータを、複数(全て)のビット線に電流を流すことで、一度に読み出すことが出来る。
【0081】
従って、複数のデータを一度に処理することが出来、高速動作が可能となる。
また、画像データ等を取り扱う場合には、複数のデータを1つのまとまりとして扱って、書き込み及び読み出しを行うことが望ましいので、本方法は特に有効であるということが出来る。
【0082】
(7)磁気抵抗素子を効率よく高温化出来る。本効果は、上記第1の実施形態で説明した効果(5)と同じであるが、本実施形態では、ソース線をコンタクトプラグ24で形成することで本効果が得られるものである。
【0083】
上記第1の実施形態では、ソース線をシリサイド膜で形成している。この場合、ソース領域を電源に接続する際に発生する抵抗は、前述の通り約1kΩ程度であり、磁気抵抗素子の抵抗値の約1/10である。この値は、1つのメモリセルにのみデータを書き込む場合には十分であるが、本実施形態のように複数のメモリセルに同時にデータを書き込む場合には不十分であるおそれがある。例えば32個のメモリセルに同時にデータを書き込む場合、並列接続されている32個の磁気抵抗素子の合成抵抗値は約0.3kΩとなる。すると、ソース領域を電源に接続する際に発生する抵抗値1kΩよりも小さくなる。従って、磁気抵抗素子を効率的に高温にすることが困難となる。
【0084】
しかし本実施形態によれば、ソース線をシリサイド膜28上に形成したコンタクトプラグ24を利用して形成している。例えばコンタクトプラグ24の材料としてタングステンを使用し、そのサイズを幅0.1μm、高さ0.3μmとすれば、そのシート抵抗は0.5Ω程度である。従って、ソース領域を電源に接続する際に発生する抵抗値は0.1kΩ以下である。この値は、複数の磁気抵抗素子の合成抵抗よりも十分に低いため、磁気抵抗素子を効率的に高温にすることが出来る。よって、書き込み不良の発生を抑制できる。
【0085】
なお、ソース線をコンタクトプラグ24で形成せずとも磁気抵抗素子を高温にできる場合には、勿論、シリサイド膜28でソース線を形成しても良い。逆に、第1の実施形態において、ソース線をコンタクトプラグ24で形成しても良い。
また、本実施形態では“0”データを書き込んだ後で“1”データを書き込んでいるが、先に“1”データを書き込んで、その後で“0”データを書き込んでも良いことは言うまでもない。
【0086】
次にこの発明の第3の実施形態に係る半導体記憶装置について、図17を用いて説明する。図17は本実施形態に係るMRAMのブロック図である。本実施形態は、上記第1の実施形態を、クロスポイント型のメモリセルを有するMRAMに適用したものである。従って、メモリセルアレイ以外の構成は第1の実施形態と同様であるので、その説明は省略する。
【0087】
図示するように、メモリセルアレイ11は、マトリクス状に配置された複数個((m+1)×(n+1)個、但しm、nは自然数であり、図17では(3×3)個のみ示す)のメモリセルMCを有している。メモリセルMCの各々は、例えばMTJ素子等の磁気抵抗素子20を含んでいる。磁気抵抗素子20の一端は、ビット線BL0〜BLnのいずれかに接続され、他端は選択用ワード線SWL0〜SWLmのいずれかに接続されている。そして、磁気抵抗素子20に近接して、書き込みワード線WWL0〜WWLmのいずれかが配置されている。同一行に配置された磁気抵抗素子20の他端は、選択用ワード線SWL0〜SWLmのいずれかに共通接続されている。また、同一行に配置された磁気抵抗素子20の近傍に、書き込みワード線WWL0〜WWLmのいずれかが配線されている。更に同一列に配置された磁気抵抗素子20の一端は、ビット線BL0〜BLnのいずれかに共通接続されている。なお、書き込みワード線WWL0〜WWLmとビット線BL0〜BLnとは、互いに直交するように配置されている。
【0088】
次に、メモリセルアレイ11の平面パターンについて、図18を用いて説明する。図18はメモリセルアレイ11の平面図である。本実施形態に係る構造は、上記第1の実施形態において、スイッチングトランジスタを廃し、選択用ワード線の位置を変えたものに相当する。なお、図中に示す方向を、それぞれ困難軸方向及び容易軸方向と定義づけることとする。
【0089】
図示するように、困難軸方向に沿って(1+n)本のビット線BL0〜BLnが、容易軸方向に沿ったストライプ形状に形成されている(図18ではビット線BL0〜BL2のみ示す)。また、容易軸方向に沿って(1+m)本の書き込みワード線WWL0〜WWLmが、困難軸方向に沿ったストライプ形状に形成されている(図18では書き込みワード線WWL0〜WWL2のみ示す)。そして、ビット線BL0〜BLnと書き込みワード線WWL0〜WWLmとの交点部分に磁気抵抗素子20が配置されている。ビット線BL0〜BLnは磁気抵抗素子20の一端と接続されている。他方、書き込みワード線WWL0〜WWLmは磁気抵抗素子20と電気的に分離されつつ、近接配置されている。また、書き込みワード線WWL0〜WWLmと平行に、(1+m)本の選択用ワード線SWL0〜SWLmが設けられている(図18では選択用ワード線SWL0〜SWL2のみ示す)。そして磁気抵抗素子20の他端は、引き出し配線22及びコンタクトプラグ40を介して、選択用ワード線SWL0〜SWLmに接続されている。磁気抵抗素子20の形状は、上記第1、第2の実施形態と同様である。
【0090】
次に、メモリセルアレイ11の断面構造について、図19を用いて説明する。図19は図18におけるX2−X2’線に沿った断面図である。
【0091】
図示するように、層間絶縁膜29上には、書き込みワード線WWL0〜WWLm、及び選択用ワード線SWL0〜SWLmとして機能する金属配線層32、41が、困難軸方向(紙面に対して垂直方向)に沿ってストライプ状に形成されている。
【0092】
層間絶縁膜29上には更に層間絶縁膜33が形成されており、層間絶縁膜33中にコンタクトプラグ40が形成されている。コンタクトプラグ40は金属配線層41に接続されている。層間絶縁膜33上には、コンタクトプラグ40に接続された金属配線層22が形成されている。この金属配線層22は、磁気抵抗素子20の引き出し配線22として機能するものである。
その他の構成は、上記第1の実施形態と同様であるので説明は省略する。
【0093】
次に上記構成のMRAMの動作について、図17、図20を用いて説明する。まず、書き込み動作について、ビット線BL1と選択用ワード線SWL1(書き込みワード線WWL1)との交点に配置されたメモリセルMC11にデータを書き込む場合を例に挙げて説明する。図20は、本実施形態に係るMRAMの書き込み動作のフローチャートである。
【0094】
まず図20のステップS31において、選択メモリセルMC11が接続されているビット線BL1から、磁気抵抗素子20のトンネル接合を介して、選択用ワード線SWL1に電流Iselectを流す。すなわち、まず、選択用ワード線ドライバ17が、ロウアドレスデコード信号に基づいて、選択用ワード線SWL1を選択する。この際、選択用ワード線ドライバ17はカレントシンクとして機能する。次に、ビット線ドライバ14がカラムアドレスデコード信号に基づいてビット線BL1を選択する。そして、ビット線ドライバ14が、ビット線BL1に100μA程度の電流Iselectを供給する。この様子を示しているのが図21である。図21はメモリセルアレイ11の一部領域の回路図である。
【0095】
図示するように、選択用ワード線SWL1が選択された状態で、ビット線BL1に電流Iselectが供給されている。なお前述の通り、ビット線BL0〜BLnの一端はビット線ドライバ14に接続されているが、他端は、メモリセルMCm0〜MCmnの磁気抵抗素子20に接続されているか、若しくはフローティングの状態とされている。従って、電流Iselectは、ビット線ドライバ14、からメモリセルMC11の磁気抵抗素子20のトンネル接合を通って、選択用ワード線ドライバ17に流れ込む。
【0096】
すると、第1の実施形態で説明したように、メモリセルMC11の磁気抵抗素子でジュール熱が発生し、その書き込み磁界(電流)閾値が低下する(ステップS32)。
【0097】
次に、上記第1の実施形態で説明したステップS4、S5の動作を行う。すなわち、書き込みワード線ドライバ18、19が書き込みワード線WWL1を選択する。そして、書き込みワード線ドライバ18、19が、書き込みワード線WWL1に500μA程度の電流Iwriteを供給する(ステップS33)。この様子を示しているのが図22である。図22はメモリセルアレイ11の一部領域の回路図である。
【0098】
図示するように、メモリセルMC11の磁気抵抗素子20に電流Iselectを流した状態で、書き込みワード線WWL1に電流Iwriteを流す。すると、Iwriteによって形成された磁場によってメモリセルMC11の磁気抵抗素子20にデータが書き込まれる(ステップS34)。
【0099】
その後は、選択用ワード線SWL1及びビット線BL1を非選択として、電流Iselectの供給を停止する(ステップS35)。その結果、メモリセルMC11の磁気抵抗素子20の書き込み磁界閾値は元に戻る(ステップS36)。そして、書き込みワード線WWL1を非選択として、電流Iwriteの供給を停止する(ステップS37)。
以上のようにして、データの書き込みが行われる。
【0100】
次に、読み出し動作について、メモリセルMC11からデータを読み出す場合を例に挙げて説明する。データの読み出し方法は従来とほぼ同じであるので、ここでは簡単に説明する。図23は、データの読み出し時におけるメモリセルアレイ11の一部領域の回路図である。
【0101】
図示するように、選択用ワード線ドライバ17が選択用ワード線SWL1を選択する。この際、選択用ワード線ドライバ17はカレントシンクとして機能する。また、ビット線ドライバ14がビット線BL1を選択する。これにより、ビット線BL1に電流Ireadが供給される。そして、センスアンプ13が、ビット線BL1の電位変化を増幅し、読み出し電圧として出力する。
【0102】
上記本実施形態に係るMRAMであると、クロスポイント型のメモリセルを有するMRAMにおいても、上記第1の実施形態で説明した(1)乃至(5)の効果が得られる。また、本実施形態においても、上記第2の実施形態で説明した書き込み方法及び読み出し方法が適用できる。すなわち、複数のビット線を選択することによって、複数のデータを同時に書き込むこと、及び読み出すことが可能である。本方法によって、第2の実施形態で説明した(6)の効果を併せて得ることが出来る。
【0103】
なお、本実施形態では電流Iselectをビット線ドライバ14が供給している。しかし、電流Iselectを磁気抵抗素子のトンネル接合に流せる構成であれば良く、例えば電流Iselectを選択用ワード線ドライバ17が供給しても良い。
【0104】
次にこの発明の第4の実施形態に係る半導体記憶装置について、図24を用いて説明する。図24は本実施形態に係るMRAMのブロック図である。本実施形態は、上記第1の実施形態を、クロスポイント型のメモリセルを有するMRAMに適用し、且つデータの書き込みを書き込みビット線により行うものである。
【0105】
図示するように、MRAM10は、メモリセルアレイ11、カラムデコーダ12、100、センスアンプ13、選択用ビット線ドライバ110、書き込みビット線ドライバ120、130、ロウデコーダ140、及びワード線ドライバ150を備えている。
【0106】
メモリセルアレイ11は、マトリクス状に配置された複数個((m+1)×(n+1)個、但しm、nは自然数であり、図24では(3×3)個のみ示す)のメモリセルMCを有している。メモリセルMCの各々は、例えばMTJ素子等の磁気抵抗素子20を含んでいる。磁気抵抗素子20の一端は、選択用ビット線SBL0〜SBLnのいずれかに接続され、他端はワード線WL0〜WLmのいずれかに接続されている。そして、磁気抵抗素子20に近接して、書き込みビット線WBL0〜WBLnのいずれかが配置されている。同一行に配置された磁気抵抗素子20の他端は、ワード線WL0〜WLmのいずれかに共通接続されている。また、同一列に配置された磁気抵抗素子20の一端は、選択用ビット線SBL0〜SBLnのいずれかに共通接続されている。更に、同一列に配置された磁気抵抗素子20の近傍に、書き込みビット線WBL0〜WBLnのいずれかが配線されている。なお、ワード線WL0〜WLmと選択用ビット線SBL0〜SBLnとは、互いに直交するように配置されている。
【0107】
カラムデコーダ12、100は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。
【0108】
選択用ビット線ドライバ110は、書き込み時及び読み出し時において、カラムアドレスデコード信号に基づいて、選択用ビット線SBL0〜SBLnのいずれかを選択する。
【0109】
書き込みビット線ドライバ120、130は、書き込み時において、カラムアドレスデコード信号に基づいて、書き込みビット線WBL0〜WBLnのいずれかを選択する。そして、書き込みビット線ドライバ120、130のいずれか一方がカレントソースとして機能し、選択した書き込みビット線に電流を供給する。この際、他方はカレントシンクとして機能する。書き込みビット線ドライバ120、130のいずれが電流を供給するかによって、メモリセルへの書き込みデータを制御できる。
【0110】
ロウデコーダ140は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。
【0111】
ワード線ドライバ150は、書き込み時及び読み出し時において、ロウアドレスデコード信号に基づいて、ワード線WL0〜WLnのいずれかを選択する。
【0112】
センスアンプ13は、ロウデコーダ140及びカラムデコーダ12、100によって選択されたメモリセルから読み出したデータを増幅する。
【0113】
次に、メモリセルアレイ11の平面パターンについて、図25を用いて説明する。図25はメモリセルアレイ11の平面図である。なお、図中に示す方向を、それぞれ困難軸方向及び容易軸方向と定義づけることとする。
【0114】
図示するように、困難軸方向に沿って(1+m)本のワード線WL0〜WLmが、容易軸方向に沿ったストライプ形状に形成されている(図25ではワード線WL0〜WL2のみ示す)。また、容易軸方向に沿って(1+n)本の書き込みビット線WBL0〜WBLnが、困難軸方向に沿ったストライプ形状に形成されている(図25では書き込みビット線WBL0〜WBL2のみ示す)。そして、ワード線WL0〜WLmと書き込みビット線WBL0〜WBLnとの交点部分に磁気抵抗素子20が配置されている。ワード線WL0〜WLmは磁気抵抗素子20の他端と接続されている。他方、書き込みビット線WBL0〜WBLnは磁気抵抗素子20と電気的に分離されつつ、近接配置されている。また、書き込みビット線WBL0〜WBLnと平行に、(1+n)本の選択用ビット線SBL0〜SBLnが設けられている(図25では選択用ビット線SBL0〜SBL2のみ示す)。そして磁気抵抗素子20の一端は、引き出し配線22及びコンタクトプラグ50を介して、選択用ビット線SBL0〜SBLnに接続されている。磁気抵抗素子20の形状は、上記第1、第2の実施形態と同様である。
【0115】
次に、メモリセルアレイ11の断面構造について、図26を用いて説明する。図26は図25におけるX3−X3’線に沿った断面図である。
【0116】
図示するように、層間絶縁膜29上には、ワード線WL0〜WLmとして機能する金属配線層51が、容易軸方向に沿ったストライプ状に形成されている。そして、金属配線層51上には、磁気抵抗素子20が複数形成されている。磁気抵抗素子20の形状は、上記第1の実施形態で説明したとおりである。層間絶縁膜29上には、金属配線層51及び磁気抵抗素子20を被覆する層間絶縁膜52が形成されている。
【0117】
層間絶縁膜52上には、磁気抵抗素子20の強磁性層35に接続された金属配線層22が形成されている。金属配線層22は、磁気抵抗素子20の引き出し配線として機能するものである。そして、層間絶縁膜52上に更に層間絶縁膜53が、金属配線層22を被覆するようにして形成されている。
【0118】
層間絶縁膜53中には、金属配線層22と接続されたコンタクトプラグ50が形成されている。そして、層間絶縁膜53上には、コンタクトプラグ50に接続された金属配線層54及び金属配線層54と分離された金属配線層55が、困難軸方向(紙面に対して垂直方向)に沿ったストライプ状に形成されている。金属配線層54、55は、それぞれ選択用ビット線SBL0〜SBLn、及び書き込みビット線WBL0〜WBLnとして機能する。そして、金属配線層55は、磁気抵抗素子20の略直上に位置するように形成されている。更に、層間絶縁膜53上には層間絶縁膜56が形成されている。
【0119】
次に上記構成のMRAMの動作について、図24、図27を用いて説明する。
まず、書き込み動作について、ワード線WL1と選択用ビット線SBL1(書き込みビット線WBL1)との交点に配置されたメモリセルMC11にデータを書き込む場合を例に挙げて説明する。図27は、本実施形態に係るMRAMの書き込み動作のフローチャートである。
【0120】
まず図27のステップS41において、選択メモリセルMC11が接続されているワード線WL1から、磁気抵抗素子20のトンネル接合を介して、選択用ビット線SBL1に電流Iselectを流す。すなわち、まず、選択用ビット線ドライバ110が、カラムアドレスデコード信号に基づいて、選択用ビット線SBL1を選択する。この際、選択用ビット線ドライバ110は、カレントシンクとして機能する。次に、ワード線ドライバ150がロウアドレスデコード信号に基づいてワード線WL1を選択する。そして、ワード線ドライバ150が、ワード線WL1に100μA程度の電流Iselectを供給する。この様子を示しているのが図28である。図28はメモリセルアレイ11の一部領域の回路図である。
【0121】
図示するように、選択用ビット線SBL1が選択された状態で、ワード線WL1に電流Iselectが供給されている。なお、ワード線WL0〜WLmの一端はワード線ドライバ150に接続されているが、他端は例えばメモリセルMCm0〜MCmnに接続されているか、またはフローティングの状態である。従って、電流Iselectは、ワード線ドライバ150からメモリセルMC11の磁気抵抗素子20のトンネル接合を通って、選択用ビット線ドライバ110に流れ込む。
【0122】
すると、第1の実施形態で説明したように、メモリセルMC11の磁気抵抗素子でジュール熱が発生し、その書き込み磁界(電流)閾値が低下する(ステップS42)。
【0123】
次に、書き込みビット線ドライバ120、130が書き込みビット線WBL1を選択する。そして、書き込みビット線ドライバ120が、書き込みビット線WBL1に500μA程度の電流Iwriteを供給する(ステップS43)。この様子を示しているのが図29である。図29はメモリセルアレイ11の一部領域の回路図である。
【0124】
図示するように、メモリセルMC11の磁気抵抗素子20に電流Iselectを流した状態で、書き込みビット線WBL1に電流Iwriteを流す。すると、Iwriteによって形成された磁場によってメモリセルMC11の磁気抵抗素子20にデータが書き込まれる(ステップS44)。
【0125】
その後は、選択用ビット線SBL1及びワード線WL1を非選択として、電流Iselectの供給を停止する(ステップS45)。その結果、メモリセルMC11の磁気抵抗素子20の書き込み磁界閾値は元に戻る(ステップS46)。そして、書き込みビット線WBL1を非選択として、電流Iwriteの供給を停止する(ステップS47)。
以上のようにして、データの書き込みが行われる。
【0126】
次に、読み出し動作について、メモリセルMC11からデータを読み出す場合を例に挙げて説明する。データの読み出し方法は従来とほぼ同じであるので、ここでは簡単に説明する。図30は、データの読み出し時におけるメモリセルアレイ11の一部領域の回路図である。
【0127】
図示するように、ワード線ドライバ150がワード線WL1を選択する。この際、ワード線ドライバ150はカレントシンクとして機能する。また、選択用ビット線ドライバ110が選択用ビット線SBL1を選択する。これにより、選択用ビット線ドライバ110から選択用ビット線BL1に電流Ireadが供給される。そして、センスアンプ13が、ビット線BL1の電位変化を増幅して、読み出し電圧として出力する。
【0128】
上記本実施形態に係るMRAMであると、ビット線に流す電流によって書き込みデータを制御するクロスポイント型のメモリセルを有するMRAMにおいても、上記第1の実施形態で説明した(1)乃至(5)の効果が得られる。また、本実施形態においても、上記第2の実施形態で説明した書き込み方法及び読み出し方法が適用できる。すなわち、複数のビット線を選択することによって、複数のデータを同時に書き込むこと、及び読み出すことが可能である。本方法によって、第2の実施形態で説明した(6)の効果を併せて得ることが出来る。
【0129】
なお、本実施形態では電流Iselectをワード線ドライバ150が供給している。しかし、電流Iselectを磁気抵抗素子のトンネル接合に流せる構成であれば良く、例えば電流Iselectを選択用ビット線ドライバ110が供給しても良い。
【0130】
次にこの発明の第5の実施形態に係る半導体記憶装置について、図31を用いて説明する。本実施形態は、上記第1乃至第4の実施形態において、磁気抵抗素子20の直上及び直下にコンタクトプラグを形成しない構造を提供するものである。図31は、本実施形態に係るMRAMのメモリセルアレイの断面図であり、第1、第2の実施形態で説明した図2におけるX1−X1’線方向に沿った断面図である。
【0131】
図示するように、本実施形態に係る構造は、図2に示す構造において、引き出し配線60を用いて、磁気抵抗素子20の強磁性層(記録層)37とビット線39とを接続している。すなわち、図2の構成において、層間絶縁膜38上に金属配線層60が形成されている。この金属配線層60は、磁気抵抗素子20の強磁性層37と接続されており、コンタクトプラグ34、30直上の領域まで形成されている。そして、層間絶縁膜38上に層間絶縁膜62が形成されている。層間絶縁膜62上には、ビット線として機能する金属配線層39が形成されている。層間絶縁膜62中にはコンタクトプラグ61が形成され、コンタクトプラグ61を介在して、引き出し配線60とビット線39とが接続されている。なお、コンタクトプラグ61は、磁気抵抗素子20の直上の領域には存在せず、例えばコンタクトプラグ30、34の直上の領域に形成されている。
【0132】
図32も、本実施形態に係るMRAMのメモリセルアレイの断面図であり、第3の実施形態で説明した図18におけるX2−X2’線方向に沿った断面図である。
【0133】
図示するように、本構造も図31と同様に、図18に示す構造において、引き出し配線60を用いて、磁気抵抗素子20の強磁性層(記録層)37とビット線39とを接続している。
【0134】
図33も、本実施形態に係るMRAMのメモリセルアレイの断面図であり、第4の実施形態で説明した図25におけるX3−X3’線方向に沿った断面図である。
【0135】
図示するように、本実施形態に係る構造は、図18に示す構造において、引き出し配線60を用いて、磁気抵抗素子20の強磁性層(記録層)37とワード線51とを接続している。すなわち、図18の構成において、ワード線51上に層間絶縁膜62が形成されている。そして層間絶縁膜中に、コンタクトプラグ61が形成されている。コンタクトプラグ61は、ワード線51に接続され、且つ例えばコンタクトプラグ50の直下の領域に位置する。層間絶縁膜62上には、金属配線層60が形成されている。そして、金属配線層60上に、磁気抵抗素子20が形成されている。すなわち、コンタクトプラグ61は、磁気抵抗素子20の直下の領域には存在しない。
【0136】
本実施形態に係る構成を有するMRAMであると、上記第1乃至第4の実施形態で説明した(1)乃至(7)の効果と共に、下記(8)の効果が得られる。
【0137】
(8)磁気抵抗素子を効果的に発熱させることが出来る。
磁気抵抗素子に電流を流すことによりジュール熱を発生させ、その結果として高温化させる場合、その熱は、熱伝導率の高い配線部分から逃げていく。従って、磁気抵抗素子と金属配線層(ワード線またはビット線)とのコンタクトを、磁気抵抗素子の直上または直下の領域で取った場合、容易に熱が逃げて行きやすい。その結果、熱の大部分が散逸してしまい、効果的に磁気抵抗素子を高温化させることが難しくなる。すると、電流Iselectの値を大きくしなければならない可能性がある。
【0138】
しかし、本実施形態に係る構成であると、磁気抵抗素子とワード線またはビット線とのコンタクトを、磁気抵抗素子の直上及び直下の領域以外の部分で取っている。すなわち、磁気抵抗素子の直上及び直下の領域には、コンタクトプラグも存在しないし、ワード線及びビット線とのコンタクト部も存在しない。従って、磁気抵抗素子のトンネルバリアで発生した熱は逃げにくく、効果的に磁気抵抗素子を高温化出来る。その結果、電流Iselectを低減出来、MRAMの消費電力を更に低減出来る。
【0139】
次にこの発明の第6の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1乃至第5の実施形態において、磁気抵抗素子の周囲の層間絶縁膜中に空洞を設けたものである。
【0140】
図34乃至図39は、本実施形態に係るMRAMのメモリセルアレイの断面図である。図34は、第1、第2の実施形態で説明した構造に対応するものであり、図2におけるX4−X4’線方向に沿ったの断面図である。図35は、第3の実施形態で説明した構造に対応し、図18におけるX5−X5’線方向に沿った断面図である。図36は、第4の実施形態で説明した構造に対応し、図25におけるX6−X6’線方向に沿った断面図である。図37乃至図39は、第5の実施形態で説明した構造に対応し、それぞれ図2におけるX4−X4’線方向、図18におけるX5−X5’線方向、図25におけるX6−X6’線方向に沿った断面図である。
【0141】
図示するように、上記第1乃至第5の実施形態で説明した構造において、隣接する磁気抵抗素子20、20間の層間絶縁膜中に、空洞63が形成されている。
【0142】
本実施形態に係るMRAMであると、上記第1乃至第5の実施形態で説明した(1)乃至(8)の効果と共に、下記(9)、(10)の効果が得られる。
【0143】
(9)磁気抵抗素子をより効果的に発熱させることが出来る。
前述の通り、磁気抵抗素子で発生した熱は、金属配線層を通って逃げていく。
しかしそれだけではなく、熱は周囲の層間絶縁膜を介しても散逸する。この点、本実施形態に係る構成であると、磁気抵抗素子の周囲に空洞63が形成されている。空洞は、通常、熱伝導率が極めて低い。従って、熱が層間絶縁膜を介して散逸することを抑制出来る。その結果、効果的に磁気抵抗素子を高温化出来、MRAMの消費電力を更に低減出来る。
【0144】
(10)書き込み動作の信頼性を向上できる。
微細化の特に進んだMRAMの場合、非選択メモリセルが、隣接する選択メモリセルにおいて発生した熱を受けて、書き込み閾値が低下し、その結果誤書き込みが発生する虞がある。しかし、本実施形態に係る構成で有れば、熱が隣接する非選択メモリセルに伝わることを、空洞63によって効果的に抑制できる。従って、誤書き込みの発生を抑制し、書き込み動作の信頼性を向上出来る。
【0145】
上記のように、空洞63は熱の伝導を阻害する、言うなれば熱伝導防止領域とも言えるものである。従って、熱の伝導を阻害できるものであれば、特に空洞である必要は無く、空洞の代わりに、層間絶縁膜よりも熱伝導率の低い材料でこの領域を形成しても良い。
【0146】
次に、この発明の第7の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1乃至第6の実施形態において、記録層の材料を工夫することにより、磁気抵抗素子の書き込み閾値をより低下させたものである。図40は、本実施形態に係るMRAMの、特に磁気抵抗素子及びその周囲の構成の断面図である。なお図40では、上記第1乃至第6の実施形態で説明した断面図において、引き出し配線22より上層の領域のみ図示している。
【0147】
図示するように、引き出し配線22上には、磁気抵抗素子20が形成されている。引き出し配線22は、例えば膜厚3nmのTa層、膜厚30nmのAl層、及び膜厚30nmのTa層が順次形成された積層膜で形成されている。磁気抵抗素子20は、固着層35、トンネルバリア膜36、及び記録層37とを含んでいる。固着層35は、例えば3nmのパーマロイ層(Py:80%NiFe合金)、15nmのIrMn層、及び膜厚5nmのCoFe層が、引き出し配線22上に順次形成された積層膜で形成されている。トンネルバリア膜36は、例えば膜厚1.5nmのAl2O3膜で形成されている。記録層37は、例えば10nmの45%NiFe層70及び10nmの35%NiFe層71が、トンネルバリア膜36上に順次形成された積層膜で形成されている。なお、2つのNiFe層70、71のうち、NiFe層70が、実質的な記録層として機能する。更に、記録層37上にはキャップ層72が形成されている。キャップ層72は、例えば膜厚20nmのTa層、膜厚50nmのAl層、及び膜厚10nmのTa層が順次形成された積層膜で形成されている。そして、キャップ層72の上面は、ビット線となる金属配線層39に接続されている。
【0148】
図41は、図40におけるX7−X7’線方向に沿って、各層の熱膨張率を示したグラフである。
図示するように、トンネルバリア膜36と、トンネルバリア膜36に接する45%NiFe層70は、同様の熱膨張率を有しており、その値は例えば6.5×10−6/Kである。そして、45%NiFe層70は、正の磁歪定数を有しており、その値は例えば2×10−5である。他方、45%NiFe層70上に形成され、キャップ層72に接する35%NiFe層71は、45%NiFe層70よりも小さい熱膨張率を有しており、その値は例えば1×10−7/Kである。
【0149】
本実施形態に係る構成によれば、上記第1乃至第6の実施形態で説明した(1)乃至(10)の効果に加えて、下記(11)の効果が得られる。
【0150】
(11)磁気抵抗素子の書き込み閾値をより効果的に低減できる。以下、本効果について詳細に説明する。
上記第1乃至第6の実施形態では、磁気抵抗素子に電流を流すことにより高温化し、その結果、磁気抵抗素子の書き込み閾値磁界を低下させている。すると、次のような懸念が考え得る。すなわち、磁気抵抗素子の耐熱性が低いような場合には、例えば400℃程度以上の温度において、反強磁性膜中のIr等のメタル原子が拡散して、磁気抵抗素子の素子特性が劣化する虞がある。従って、MRAMの構成上、磁気抵抗素子の書き込み閾値を低下させるために必要な温度が400℃程度以上となってしまう場合には、長時間の使用により磁気抵抗素子の特性が劣化し、ひいてはMRAMの信頼性不良の原因ともなりうる。
【0151】
しかしながら、本実施形態に係る構成であると、記録層37を、共にNi及びFe元素を含みつつ、互いのNi含有率が異なる合金を積層させて形成している。そして、熱膨張率の高い一方をトンネルバリア膜に接するように形成し、熱膨張率の低い他方をキャップ層に接するように形成している。図42は、磁気抵抗素子に電流Iselectを供給した際の様子を模式的に表した図である。書き込み時において、電流Iselectを磁気抵抗素子に流すと、磁気抵抗素子を構成する各層は、材質に応じたそれぞれの熱膨張率に応じて膨張する。すると、記録層37においては、NiFe層70はトンネルバリア膜36と同程度の熱膨張率を有するので、膨張する度合いもトンネルバリア膜と同程度である。しかし、NiFe層71は、熱膨張率が小さいので、NiFe層70に比べて膨張の度合いは小さい。従って、NiFe層71に接するNiFe層70には、圧縮応力が生じる。すると、NiFe層70は正の磁歪定数を有するから、磁歪の逆効果によって、NiFe層70中のスピンの向きは、容易軸方向から逸れるように回転する。この結果、書き込み閾値磁界が低下する。すなわち、単にジュール発熱によるだけでなく、磁歪の逆効果によっても書き込み閾値磁界が低下する。その結果、より小さな書き込み電流Iwriteによる書き込み動作が可能となる。
【0152】
なお、書き込み閾値磁界の低下を有効に実現するには、磁歪定数の値として、その絶対値が5×10−6よりも大きいことが望ましい。より好ましくは、本実施形態のように、2×10−5程度であることが望ましい。
【0153】
なお、選択メモリセルに対する電流Iselectの供給を停止すれば、選択メモリセルの温度は低下し、記録層に生じる応力も緩和される。従って、書き込み閾値磁界は再び増大し(元に戻り)、誤書き込みを防止できる。
【0154】
図43は、本実施形態の変形例に係るMRAMの磁気抵抗素子の熱膨張率を示すグラフであり、図40におけるX7−X7’線方向に沿って、各層の熱膨張率を示したグラフである。
図示するように、NiFe層70の磁歪定数が負の場合には、NiFe層71の熱膨張率をNiFe層70よりも大きくしても、上記実施形態と同様の効果が得られる。
【0155】
なお、実質的に記録層として機能するNiFe層70の磁歪定数は、十分な書き込み閾値の変化、すなわちスピンの向きの変化を得るために、その絶対値が1×10−5程度以上であることが望ましい。
【0156】
また、上記第7の実施形態では、NiFe層71が記録層の一部である場合を例に挙げて説明した。しかし、前述の通り実質的な記録層として機能するのはNiFe層70であり、NiFe層71はNiFe層70に対して応力を印加するための、言うなれば応力印加層と呼ぶべきものである。従って、記録層37の磁歪定数が正の場合、記録層37よりも熱膨張率の低い層を記録層37上に新たに形成しても良い。勿論、記録層37の磁歪定数が負の場合には、記録層37上に新たに形成されるべき層は、熱膨張率が記録層37よりも大きい材料で形成される。またこの場合、記録層37上の応力印加層は、非磁性体等でも良く、その材料は限定されるものではない。
【0157】
更に、トンネルバリア膜36に接している層(上記実施例ではNiFe層70)の熱膨張率は、トンネルバリア膜36の熱膨張率と同程度であることが望ましい。これにより、トンネルバリア膜36にかかる応力を低減することが出来、長期使用に対するMRAMの信頼性を向上できる。
【0158】
次に、この発明の第8の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第7の実施形態と同様に記録層に工夫を施すことにより、磁歪の影響を利用して書き込み閾値を低減するものである。図44は、本実施形態に係るMRAMの、特に磁気抵抗素子及びその周囲の構成の断面図である。なお図44では、引き出し配線22より上層の領域のみ図示している。
【0159】
図示するように、引き出し配線22上に磁気抵抗素子20が形成されている。磁気抵抗素子20は、固着層35、トンネルバリア膜36、及び記録層73を含んでいる。第7の実施形態で説明したとおり、固着層35は、例えばCoFe/IrMn/Py積層膜で形成されている。トンネルバリア膜36は、例えばAl2O3膜で形成されている。また記録層73は、例えばNiFe合金で形成されている。そして、記録層73上にキャップ層71が形成され、キャップ層71上に金属配線層39が形成されている。なお、記録層73は正の磁歪定数を有しており、記録層73を形成するNiFe合金は、トンネルバリア膜36からキャップ層71に向かう方向に従って、Niの含有率は連続的に変化し、低下していく。
【0160】
図45(a)は、図44におけるX8−X8’線方向に沿って、記録層73の熱膨張率を示したグラフである。
図示するように、記録層73の熱膨張率は、トンネルバリア膜36との界面からキャップ層71との界面に向かって連続的に変化し、1次関数またはn次の関数に従って低下していく。これは、NiFe合金におけるNiの含有率が減少するためである。
【0161】
本実施形態に係る構成によれば、上記第7の実施形態と同様の効果(11)が得られる。上記第7の実施形態のように熱膨張率の異なる2つの層を重ねることなく、記録層73の内部において、熱膨張率を変化させても、第7の実施形態と同様の作用効果が得られる。
【0162】
図45(b)は、本実施形態の変形例に係るMRAMの磁気抵抗素子の熱膨張率を示すグラフであり、図44におけるX8−X8’線方向に沿って、各層の熱膨張率を示したグラフである。
図示するように、記録層73の磁歪定数が負の場合には、Ni含有率をトンネルバリア膜36の界面からキャップ層71の界面に向かって増加させても、上記実施形態と同様の効果が得られる。
【0163】
なお前述の通り、トンネルバリア膜36との界面における記録層73の熱膨張率は、トンネルバリア膜36と同程度であることが望ましい。
【0164】
次に、この発明の第9の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第1乃至第6の実施形態において、記録層上にピエゾ効果膜を形成したものである。図46は、本実施形態に係るMRAMの、特に磁気抵抗素子及びその周囲の構成の断面図である。なお図46では、引き出し配線22より上層の領域のみ図示している。
【0165】
図示するように、引き出し配線22上に磁気抵抗素子20が形成されている。磁気抵抗素子20は、固着層35、トンネルバリア膜36、及び記録層37を含んでいる。第7の実施形態で説明したとおり、固着層35は、例えばCoFe/IrMn/Py積層膜で形成されている。トンネルバリア膜36は、例えばAl2O3膜で形成されている。また記録層37は、例えばNiFe合金で形成されている。そして、記録層37上にピエゾ効果素子74が形成され、ピエゾ効果膜74上にキャップ層71が形成されている。ピエゾ効果膜は、例えばPb(Zr,Ti)O3やPZT等を用いることが出来、ピエゾ効果を生じさせる材料で有れば限定されない。
【0166】
本実施形態に係る構成によれば、上記第1乃至第6の実施形態で説明した(1)乃至(10)の効果に加えて、下記(12)の効果が得られる。
【0167】
(12)磁気抵抗素子の書き込み閾値をより効果的に低減できる。
本効果は、上記(11)とほぼ同様の作用によって得られるものである。本実施形態に係る構成であると、記録層37上にピエゾ効果膜74が形成されている。ピエゾ効果膜は、電界が与えられることで歪みを生ずる。従って、書き込み時に電流Iselectを磁気抵抗素子20に流すことでピエゾ効果膜74は歪みを生じる。この歪みの影響を受けて、記録層37では、上記第7、第8の実施形態と同様に、磁歪の逆効果によって、スピンの向きが容易軸方向から逸れるように回転する。この結果、書き込み閾値磁界が低下する。すなわち、ジュール発熱による効果と併せて、書き込み閾値磁界が低下し、その結果、より小さな書き込み電流Iwriteによる書き込み動作が可能となる。
【0168】
なお、選択メモリセルに対する電流Iselectの供給を停止すれば、選択メモリセルの温度は低下し、記録層に生じる歪みも緩和される。従って、書き込み閾値磁界は再び増大し(元に戻り)、誤書き込みを防止できる。
【0169】
また、本実施形態と上記第7、第8の実施形態とを組み合わせても良い。すなわち、記録層の熱膨張率を上記第7、第8の実施形態で説明したような分布とし、更に記録層上にピエゾ効果膜を形成しても良い。
【0170】
次に、この発明の第10の実施形態に係る半導体記憶装置について、図47を用いて説明する。本実施形態は、上記第1、第2の実施形態で説明したMRAMの構成において、ビット線ドライバとビット線との接続関係を工夫したものである。図47は、本実施形態に係るMRAMのブロック図である。
【0171】
図示するように、本実施形態に係るMRAMの構成は、図1において、カラムデコーダ12を2つのカラムデコーダ160、170に分割し、センスアンプ13を2つのセンスアンプ180、190に分割し、ビット線ドライバ14を2つのビット線ドライバ200、210に分割したものである。カラムデコーダ160、センスアンプ180、及びビット線ドライバ200は、メモリセルアレイ11を挟んで、カラムデコーダ170、センスアンプ190、及びビット線ドライバ210と対向するように配置されている。
【0172】
ビット線ドライバ200は、カラムデコーダ160で得られたカラムアドレスデコード信号に基づいて、偶数列のビット線BL0、BL2、BL4、…BL(n−1)に電流を供給する。センスアンプ180は、偶数列のビット線BL0、BL2、BL4、…BL(n−1)に読み出されたデータを増幅する。
【0173】
ビット線ドライバ210は、カラムデコーダ170で得られたカラムアドレスデコード信号に基づいて、奇数列のビット線BL1、BL3、BL5、…BLnに電流を供給する。センスアンプ190は、奇数列のビット線BL1、BL3、BL5、…BLnに読み出されたデータを増幅する。
【0174】
上記構成のMRAMによれば、更に下記(13)の効果が併せて得られる。 (13)MRAMのセル面積を縮小できる。すなわち、本実施形態に係る構造によれば、偶数列及び奇数列のビット線毎に、ビット線ドライバ及びセンスアンプをメモリセルアレイの上下に分けて配置している。ビット線ドライバ及びセンスアンプの幅が大きいことによりメモリセルアレイを小さくできない場合には、本構成のようにビット線ドライバ及びセンスアンプを分散して配置することで、メモリセルアレイを小さく出来る。その結果、MRAMの占有面積を削減でき、高密度なMRAMが実現できる。
【0175】
図48は、本実施形態の第1変形例に係るMRAMのブロック図である。本変形例は、上記第10の実施形態を第3の実施形態で説明したMRAMに適用したものである。図示するように、クロスポイント型のメモリセルを有する場合にも、本実施形態は適用出来る。
【0176】
図49は、本実施形態の第2変形例に係るMRAMのブロック図である。本変形例は、上記第10の実施形態を第4の実施形態で説明したMRAMに適用したものである。図示するように、本変形例に係るMRAMの構成は、図24において、ロウデコーダ140を2つのロウデコーダ250、270に分割し、ワード線ドライバ150を2つのワード線ドライバ260、280に分割したものである。ロウデコーダ250、及びワード線ドライバ260は、メモリセルアレイ11を挟んで、ロウデコーダ270、及びワード線ドライバ280と対向して配置されている。
【0177】
ワード線ドライバ260は、ロウデコーダ250で得られたロウアドレスデコード信号に基づいて、偶数行のワード線WL0、WL2、WL4、…WL(m−1)に電流を供給する。ワード線ドライバ280は、ロウデコーダ270で得られたロウアドレスデコード信号に基づいて、奇数行のワード線WL1、WL3、WL5、…WLmに電流を供給する。
【0178】
本変形例によっても、上記(13)の効果が得られる。すなわち、本変形例に係る構造によれば、偶数行及び奇数行のワード線毎に、ワード線ドライバをメモリセルアレイの上下に分けて配置している。ワード線ドライバの幅が大きいことによりメモリセルアレイを小さくできない場合には、本構成のようにワード線ドライバを分散して配置することで、メモリセルアレイを小さく出来る。その結果、MRAMの占有面積を削減でき、高密度なMRAMが実現できる。
【0179】
なお、本実施形態及びその変形例は、上記第1乃至第4の実施形態を例に挙げて説明したが、メモリセル及びその周囲の構成が、上記第5乃至第9の実施形態で説明した構造である場合にも適用できるのは言うまでもない。
【0180】
次に、この発明の第11の実施形態に係る半導体記憶装置について、図50を用いて説明する。本実施形態は、上記第1乃至第3の実施形態で説明したMRAMにおいて、カラムデコーダ、センスアンプ、及びビット線ドライバ等を、複数のメモリセルアレイ間で共用するものである。図50は、本実施形態に係るMRAMのブロック図である。
【0181】
図示するように、ビット線に沿った方向で隣接する2つのメモリセルアレイ11、11を備えている。そして、隣接する2つのメモリセルアレイ11、11間の領域に、カラムデコーダ220、センスアンプ230、及びビット線ドライバ240が配置されている。ビット線ドライバ240は、カラムデコーダ220で得たカラムアドレスデコード信号に基づいて、いずれか(または両方)のメモリセルアレイ11のビット線に電流を供給する。センスアンプ230は、カラムデコーダ220で得たカラムアドレスデコード信号に基づいて、2つのメモリセルアレイ11のいずれかにおけるビット線に読み出したデータを増幅する。
【0182】
上記構成のMRAMによれば、更に下記(14)の効果が併せて得られる。 (14)読み出し精度を向上できる。すなわち、本実施形態に係る構成であると、隣接するメモリセルアレイ間にカラムデコーダ、センスアンプ、及びビット線ドライバを配置し、これらを2つのメモリセルアレイ間で共用している。この点、上記第1乃至第3の実施形態で説明した図1及び図17に示す構成と比較すると、上記第1乃至第4の実施形態において単にメモリセルアレイ11の規模をビット線方向に2倍した場合に比べて、本実施形態に係る構成の方が、ビット線ドライバ及びセンスアンプからメモリセルまでの距離が短くなる。従って、ビット線配線抵抗による電位低下の影響が小さくなるため、データの読み出し精度を向上できる。また、センスアンプ及びビット線ドライバを2つのメモリセルアレイで共用するから、センスアンプ及びビット線ドライバの占有面積を削減できる。その結果、信頼性が高く、且つ安価なMRAMが実現できる。
【0183】
図51は、本実施形態の変形例に係るMRAMのブロック図である。本変形例は、上記第11の実施形態を、第4の実施形態で説明した図24の構成に適用したものである。図示するように、ビット線に沿った方向で隣接する2つのメモリセルアレイ11、11間の領域に、カラムデコーダ290、センスアンプ300、選択用ビット線ドライバ310、及び書き込み用ビット線ドライバ320が配置されている。これらは、2つのメモリセルアレイ11、11間で共用される。すなわち、選択用ビット線ドライバ310は、カラムデコーダ290で得たカラムアドレスデコード信号に基づいて、いずれか(または両方)のメモリセルアレイ11の選択用ビット線SBLに電流を供給する。書き込み用ビット線ドライバ320は、カラムアドレスデコード信号に基づいて、いずれか(または両方)のメモリセルアレイ11の書き込み用ビット線WBLに電流を供給する。センスアンプ300は、カラムアドレスデコード信号に基づいて、2つのメモリセルアレイ11のいずれかにおけるビット線SBLに読み出したデータを増幅する。
【0184】
上記構成によっても、上記(13)の効果が得られる。なお、本実施形態及びその変形例は、上記第1乃至第4の実施形態を例に挙げて説明したが、メモリセル及びその周囲の構成が、上記第5乃至第9の実施形態で説明した構造である場合にも適用できるのは言うまでもない。また上記第10の実施形態と第11の実施形態とを組み合わせても良い。
【0185】
上記のように、この発明の第1乃至第11の実施形態に係るMRAMによれば書き込み時において、2つの強磁性体膜でトンネルバリア膜を挟んだ構造を有する磁気抵抗素子に、一方の強磁性体膜からトンネルバリア膜を貫通して他方の強磁性体膜に流れる電流Iselectを供給している。その結果、選択メモリセルに含まれる磁気抵抗素子が高温化され、書き込み閾値が低下する。従って、1本の配線によって形成した磁場によって、データの書き込みが可能となる。またその際。高温化されることによって磁気抵抗素子の書き込み閾値が低下しているので、必要な書き込み電流は従来に比べて大幅に少なくて済む。その結果、電流ドライバ回路を小さくできる。更に、書き込み時においては、選択メモリセルの磁気抵抗素子のみが高温化され、非選択メモリセルの磁気抵抗素子は高温化されない。すなわち、選択メモリセルのみが、書き込み閾値を低下される。従って、誤書き込みの発生を効果的に防止出来、MRAMの書き込み動作の信頼性を向上できる。
【0186】
また、上記第1乃至第11の実施形態に係るMRAMによれば、従来技術で説明した、FeMnを記録層として用いたGMR素子に比べて、下記のような効果が得られる。従来技術で説明したGMR素子においては、反強磁性膜であるFeMnがNeel温度以上に熱せられることで、反強磁性−強磁性転移が生じる。更に、センス線とワード線の2軸によって発生された磁場によって、FeMnのスピンの向きが逆転される。文献中では、センス線を流れる電流が5mA程度、ワード線を流れる電流が200mAであり、電流値が非常に大きい。ところで、微細化が進行した場合、MTJ素子の記録層の形状を制御することは困難となる。従って、製造工程の管理上、例えば短軸方向の長さのみを管理するのが現実的であり、長軸方向の長さには有る程度のバラツキを許容しておく必要がある。この場合、容易軸方向の反転磁界は良くコントロールされるが、困難軸方向の特性をコントロールすることは至難である。すなわち、ワード線とビット線の2軸によって発生された磁場によって書き込み動作を行う際に、その動作マージンの確保が困難となる。しかし、この発明の第1乃至第11の実施形態によれば、メモリセルにMTJ素子を用い、トンネルバリア膜に垂直にトンネル電流を流すことでMTJ素子を加熱している。この電流は、記録層に対して有効な磁場を発生するものではない。すなわち、1本の配線によって発生される磁場によって、書き込みが行われ、完全な1軸磁場による書き込み動作が実現されている。そして、MTJ素子の加熱は、上記GMR素子を用いた場合のセンス線に流れる電流量よりも大幅に小さいトンネル電流で有効に行われる。従って、微細化が進行した場合であっても、書き込み時の動作マージンを十分に確保することが出来、MRAMの動作信頼性が向上される。
【0187】
なお、電流Iselectによって発生する磁場により非選択メモリセルが半選択状態となることを防止するため、電流Iselectの大きさは、書き込み電流Iwriteの1/3程度以下であることが望ましい。
【0188】
また、磁気抵抗素子としてMTJ素子を用いた場合、その抵抗値は10kΩ程度であり、GMR(Giant Magneto Resistive)素子等を用いる場合に比べて高抵抗が得られる。発熱量は、(抵抗値)×(電流値)2で表される。従って、磁気抵抗素子としてMTJ素子を用いることにより、磁気抵抗素子を効率的に発熱させることが出来、電流Iselectを大幅に低減できる。
【0189】
また、回路アーキテクチャ上、電流Iselectの向きと読み出し電流Ireadの向きとを、上記実施形態とは逆向きにした方が、回路面積を縮小出来る場合がある。この場合には、図52に示すように、メモリセルに含まれる選択トランジスタを、pチャネルMOSトランジスタとすることで実現できる。このような構成とすることにより、電流Iselect及び読み出し電流Ireadを上記実施形態と逆向きにした場合であっても、基板バイアス効果を抑制出来、読み出し動作及び書き込み動作の安定したMRAMが得られる。
【0190】
なお、材料やアーキテクチャの都合上、電流Iselectと書き込み電流Iwriteとが同程度となってしまう場合には、Iselectを供給する配線と記録層との距離を、磁場を形成するためのIwriteを供給する配線と記録層との距離よりも大きくすることが有効である。配線から発生する磁界の強さは、近似的に距離に反比例するため、前者を後者の3倍程度以上とすることが望ましい。
【0191】
更に、上記第1乃至第4の実施形態では、電流Iselectを供給した後に書き込み電流Iwriteを供給する場合について説明した。しかし、先に書き込み電流Iwriteを供給した状態で、電流Iselectを供給しても良い。この場合、常温での書き込み閾値以下の磁界を印加した状態で、選択メモリセルを高温に上げることで書き込み閾値を下げて書き込みを行う。なお、この場合でも、磁気抵抗素子の温度を下げるのは磁界の印加を停止する前であることが望ましい。
【0192】
また、電流Iselectの向きに関しては、トンネルバリア膜を貫通する電子が固着層から記録層に向かって流れる場合に、効果的に書き込み閾値が反転する。換言すれば、トンネルバリア膜を介在して設けられた2つの強磁性体膜のうち、記録層を高電位として電流Iselectを供給することが望ましい。すなわち、トンネルバリア膜をトンネルして来た電子が、記録層に衝突することでエネルギーを失う。そして、その結果記録層が加熱されていると考えられる。また、第6の実施形態を除く実施形態のように、引き出し配線が記録層と固着層とのいずれか一方にのみ接して形成される場合には、引き出し配線に接する側を高電位とすることが望ましい。
【0193】
また、上記第1乃至第11の実施形態及びその変形例では、磁気抵抗素子としてMTJ素子を用いたメモリセルの場合を例に挙げて説明したが、例えばGMR素子や、CMR(Colossal Magneto Resistive)素子を用いる場合であっても良い。
【0194】
本発明の第1乃至11の実施の形態に係る磁気ランダムアクセスメモリ(半導体記憶装置)においては、様々な適用例が可能である。これらの適用例のいくつかを図53乃至図59に示す。
【0195】
(適用例1)
一例として、図53はデジタル加入者線(DSL)用モデムのDSLデータパス部分を示す。このモデムは、プログラマブルデジタルシグナルプロセッサ(DSP)400と、アナログ−デジタルコンバータ410と、デジタル−アナログコンバータ420と、フィルタ430、440と、送信ドライバ450と、受信機増幅器460とを含む。図53では、バンドパスフィルタを省略している。その代わり、回線コードプログラムをホールドできる種々のタイプの、オプションのメモリとして、本発明の第1乃至第11の実施形態に係る磁気ランダムアクセスメモリ470とEEPROM480を示している。
【0196】
なお、本適用例では、回線コードプログラムをホールドするためのメモリとして磁気ランダムアクセスメモリ、EEPROMの二種類のメモリを用いている。しかし、EEPROMを磁気ランダムアクセスメモリに置き換えてもよく、また二種類のメモリを用いず、磁気ランダムアクセスメモリのみを用いるようにしてもよい。
【0197】
(適用例2)
別の例として、図54は、携帯電話端末における、通信機能を実現する部分を示す。図54に示すように、通信機能を実現する部分は、送受信アンテナ501、アンテナ共用器502、受信部503、ベースバンド処理部504、音声コーデックとし用いられるDSP(Digital Signal Processor)505、スピーカ(受話器)506、マイクロホン(送話器)507、送信部508、周波数シンセサイザ509を備えている。
【0198】
また、図54に示すように、携帯電話端末600には、当該携帯電話端末の各部を制御する制御部500が設けられている。制御部500は、CPU521と、ROM522と、本発明の第1乃至第11の実施形態に係る磁気ランダムアクセスメモリ(MRAM)523と、フラッシュメモリ524とが、CPUバス525を通じて接続されて形成されたマイクロコンピュータである。
【0199】
ここで、ROM522は、CPU521において実行されるプログラムや、表示用のフォント等の必要となるデータが予め記憶されたものである。また、MRAM523は、主に作業領域として用いられるものであり、CPU521がプログラム実行中において、必要に応じて計算途中のデータなどを必要に応じて記憶したり、制御部500と、各部との間でやり取りするデータを一時記憶したりするなどの場合に用いられる。また、フラッシュメモリ524は、携帯電話端末600の電源がオフされても例えば直前の設定条件などを記憶しておき、次の電源オン時に同じ設定にするような使用方法をする場合に、それらの設定パラメータを記憶しておくものである。すなわち、フラッシュメモリ524は、携帯電話端末の電源がオフにされてもこれに記憶されているデータが消滅してしまうことのない不揮発性メモリである。
【0200】
なお、本適用例では、ROM522、MRAM523、フラッシュメモリ524を用いているが、フラッシュメモリ524を本発明の第1乃至第11の実施形態に係る磁気ランダムアクセスメモリに置き換えてもよいし、さらに、ROM522も本発明の第1乃至第11の実施形態に係る磁気ランダムアクセスメモリに置き換えることも可能である。
【0201】
(適用例3)
図55乃至59は、本発明の第1乃至第11の実施形態に係る磁気ランダムアクセスメモリをスマートメディア等のメディアコンテンツを収納するカード(MRAMカード)に適用した例を示す。
【0202】
図55において、MRAMカード700は、MRAMチップ701、開口部702、シャッター703、外部端子704を備えている。MRAMチップ701はカード本体700内部に収納されており、開口部702により、外部に露出している。MRAMカード携帯時には、MRAMチップ701はシャッター703で被覆されている。シャッター703は外部磁場を遮蔽する効果のある材料、例えばセラミックからなっている。データを転写する場合には、シャッター703を開放してMRAMチップ701を露出させて行う。外部端子704はMRAMカードに記憶されたコンテンツデータを外部に取り出すためのものである。
【0203】
図56、図57は、MRAMカードにデータを転写するための転写装置を示す。この転写装置はカード挿入型の転写装置の上面図、及び断面図である。エンドユーザの使用する第2MRAMカード750を転写装置800の挿入部810より挿入し、ストッパ820で止まるまで押し込む。ストッパ820は第1MRAM850と第2MRAMカードを位置あわせするための部材としても用いられる。第2MRAMカード750が所定位置に配置されると同時に第1MRAMに記憶されたデータが第2MRAMカードに転写される。
【0204】
図58は、はめ込み型の転写装置を示す。これは、図の矢印で示すように、ストッパ820を目標に、第1MRAM上に第2MRAMカードをはめ込みように載置するタイプである。転写方法についてはカード挿入型と同一であるので、説明を省略する。
【0205】
図59は、スライド型の転写装置を示す。これは、CD−ROMドライブ、DVDドライブと同様、転写装置800に受け皿スライド860が設けられており、この受け皿スライド860が図の矢印で示すように動作する。受け皿スライド860が図の点線の状態に移動したときに第2MRAMカード750を受け皿スライド860に載置し、第2MRAMカードを転写装置800内部へ搬送する。ストッパ820に第2MRAMカード先端部が当接するように搬送される点、および転写方法についてはカード挿入型と同一であるので、説明を省略する。
【0206】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【0207】
【発明の効果】
以上説明したように、この発明によれば、チップサイズを低減できる半導体記憶装置及びそのデータ書き込み方法を提供できる。
【図面の簡単な説明】
【図1】この発明の第1の実施形態に係るMRAMのブロック図。
【図2】この発明の第1の実施形態に係るMRAMの平面図。
【図3】図2におけるX1−X1’線に沿った断面図。
【図4】この発明の第1の実施形態に係るMRAMの書き込み方法のフローチャート。
【図5】この発明の第1の実施形態に係るMRAMの、書き込み時におけるメモリセルアレイの回路図。
【図6】この発明の第1の実施形態に係るMRAMの、書き込み時におけるメモリセルアレイの回路図。
【図7】この発明の第1の実施形態に係るMRAMの、読み出し時におけるメモリセルアレイの回路図。
【図8】この発明の第1の実施形態に係るMRAMの備える磁気抵抗素子のアステロイド曲線を示すグラフ。
【図9】この発明の第1の実施形態に係るMRAMの備える磁気抵抗素子のアステロイド曲線を示すグラフ。
【図10】この発明の第2の実施形態に係るMRAMの断面図であり、図2におけるX1−X1’線に沿った断面図。
【図11】この発明の第2の実施形態に係るMRAMの書き込み方法のフローチャート。
【図12】この発明の第2の実施形態に係るMRAMの、書き込み時におけるメモリセルアレイの回路図。
【図13】この発明の第2の実施形態に係るMRAMの、書き込み時におけるメモリセルアレイの回路図。
【図14】この発明の第2の実施形態に係るMRAMの、書き込み時におけるメモリセルアレイの回路図。
【図15】この発明の第2の実施形態に係るMRAMの、書き込み時におけるメモリセルアレイの回路図。
【図16】この発明の第2の実施形態に係るMRAMの、読み出し時におけるメモリセルアレイの回路図。
【図17】この発明の第3の実施形態に係るMRAMのブロック図。
【図18】この発明の第3の実施形態に係るMRAMの平面図。
【図19】図18におけるX2−X2’線に沿った断面図。
【図20】この発明の第3の実施形態に係るMRAMの書き込み方法のフローチャート。
【図21】この発明の第3の実施形態に係るMRAMの、書き込み時におけるメモリセルアレイの回路図。
【図22】この発明の第3の実施形態に係るMRAMの、書き込み時におけるメモリセルアレイの回路図。
【図23】この発明の第3の実施形態に係るMRAMの、読み出し時におけるメモリセルアレイの回路図。
【図24】この発明の第4の実施形態に係るMRAMのブロック図。
【図25】この発明の第4の実施形態に係るMRAMの平面図。
【図26】図25におけるX3−X3’線に沿った断面図。
【図27】この発明の第4の実施形態に係るMRAMの書き込み方法のフローチャート。
【図28】この発明の第4の実施形態に係るMRAMの、書き込み時におけるメモリセルアレイの回路図。
【図29】この発明の第4の実施形態に係るMRAMの、書き込み時におけるメモリセルアレイの回路図。
【図30】この発明の第4の実施形態に係るMRAMの、読み出し時におけるメモリセルアレイの回路図。
【図31】この発明の第5の実施形態に係るMRAMの断面図であり、図2におけるX1−X1’線に沿った断面図。
【図32】この発明の第5の実施形態に係るMRAMの断面図であり、図18におけるX2−X2’線に沿った断面図。
【図33】この発明の第5の実施形態に係るMRAMの断面図であり、図25におけるX3−X3’線に沿った断面図。
【図34】この発明の第6の実施形態に係るMRAMの断面図であり、図2におけるX4−X4’線に沿った断面図。
【図35】この発明の第6の実施形態に係るMRAMの断面図であり、図18におけるX5−X5’線に沿った断面図。
【図36】この発明の第6の実施形態に係るMRAMの断面図であり、図25におけるX6−X6’線に沿った断面図。
【図37】この発明の第6の実施形態に係るMRAMの断面図であり、図2におけるX4−X4’線方向に沿った断面図。
【図38】この発明の第6の実施形態に係るMRAMの断面図であり、図18におけるX5−X5’線方向に沿った断面図。
【図39】この発明の第6の実施形態に係るMRAMの断面図であり、図25におけるX6−X6’線方向に沿った断面図。
【図40】この発明の第7の実施形態に係るMRAMの備えるメモリセルの一部断面図。
【図41】この発明の第7の実施形態に係るMRAMの備える磁気抵抗素子のトンネルバリア膜及び記録層の熱膨張率を示すグラフ。
【図42】この発明の第7の実施形態に係るMRAMの備えるメモリセルの一部断面図。
【図43】この発明の第7の実施形態の変形例に係るMRAMの備える磁気抵抗素子のトンネルバリア膜及び記録層の熱膨張率を示すグラフ。
【図44】この発明の第8の実施形態に係るMRAMの備えるメモリセルの一部断面図。
【図45】この発明の第8の実施形態に係るMRAMの備える磁気抵抗素子の記録層の熱膨張率を示すグラフであり、(a)図は磁歪定数が正の場合、(b)図は磁歪定数が負の場合を示す図。
【図46】この発明の第9の実施形態に係るMRAMの備えるメモリセルの一部断面図。
【図47】この発明の第10の実施形態に係るMRAMのブロック図。
【図48】この発明の第10の実施形態の第1変形例に係るMRAMのブロック図。
【図49】この発明の第10の実施形態の第2変形例に係るMRAMのブロック図。
【図50】この発明の第11の実施形態に係るMRAMのブロック図。
【図51】この発明の第11の実施形態の変形例に係るMRAMのブロック図。
【図52】この発明の第1乃至第11の実施形態の変形例に係るMRAMのメモリセルの回路図。
【図53】この発明の第1乃至第11の実施形態に係るMRAMを備えたモデムのブロック図。
【図54】この発明の第1乃至第11の実施形態に係るMRAMを備えた携帯電話端末のブロック図。
【図55】この発明の第1乃至第11の実施形態に係るMRAMを備えたカードのブロック図。
【図56】この発明の第1乃至第11の実施形態に係るMRAMを備えたカードのデータを転写する転写装置の上面図。
【図57】この発明の第1乃至第11の実施形態に係るMRAMを備えたカードのデータを転写する転写装置の断面図。
【図58】この発明の第1乃至第11の実施形態に係るMRAMを備えたカードのデータを転写する転写装置の断面図。
【図59】この発明の第1乃至第11の実施形態に係るMRAMを備えたカードのデータを転写する転写装置の断面図。
【符号の説明】
10…MRAM、11…メモリセルアレイ、12、100、160、170、220、290…カラムデコーダ、13、180、190、230、300…センスアンプ、14、200、210、240…ビット線ドライバ、15、16、140、250、270…ロウデコーダ、17…選択用ワード線ドライバ、18、19…書き込みワード線ドライバ、20…磁気抵抗素子、21…スイッチングトランジスタ、22、60…引き出し配線、23、24、30、34、40、50、61…コンタクトプラグ、25…半導体基板、26…不純物拡散層、27…ゲート電極、28…シリサイド膜、29、33、38、52、53、56、62…層間絶縁膜、31、32、39、41、51、54、55…金属配線層、35…強磁性層(固着層)、36…トンネルバリア膜、37、72…強磁性層(記録層)、110、310…選択用ビット線ドライバ、120、130、320…書き込みビット線ドライバ、150、260、280…ワード線ドライバ、63…空洞、70、71、73…NiFe膜、72…キャップ層、74…ピエゾ効果膜、400、505…DSP、410…A/Dコンバータ、420…D/Aコンバータ、430、440…フィルタ、450…送信ドライバ、460…受信機増幅器、470、523、701、850…MRAM、480…EEPROM、500…制御部、501…送受信アンテナ、502…アンテナ共用器、503…受信部、504…ベースバンド処理部、506…スピーカ、507…マイクロホン、508…送信部、509…周波数シンセサイザ、511…音声データ再生処理部、513…LCDコントローラ、514…LCD、515…リンガ、521…CPU、522…ROM、524…フラッシュメモリ、525…CPUバス、531、533、535…インターフェース、532…外部メモリスロット、534…キー操作部、600…携帯電話端末、700…MRAMカード、702…開口部、703…シャッター、704、830…外部端子、800…転写装置、810…挿入部、820…ストッパ、860…受け皿スライド
Claims (28)
- 第1強磁性膜と、前記第1強磁性膜上に形成された絶縁膜と、前記絶縁膜上に形成された第2強磁性膜とを備える磁気抵抗素子を含む複数のメモリセルと、
前記メモリセルに含まれる前記磁気抵抗素子と近接しつつ離隔して設けられた第1配線と、
書き込み動作時において、前記第1配線に第1電流を供給して、前記磁気抵抗素子の周囲に磁場を形成する第1電流ドライバ回路と、
書き込み動作時及び読み出し動作時において、前記絶縁膜を介して前記第1、第2強磁性膜間に第2電流を供給する第2電流ドライバ回路とを具備することを特徴とする半導体記憶装置。 - 前記第2電流の大きさは、前記第1電流の1/3以下である
ことを特徴とする請求項1記載の半導体記憶装置。 - 書き込み動作の終了時において、前記第1電流ドライバ回路は、前記第2電流ドライバ回路が前記第2電流の供給を停止した後に、前記第1電流の供給を停止することを特徴とする請求項1または2記載の半導体記憶装置。
- 前記第2電流ドライバ回路は、前記第2電流を供給する際、記録層として機能する前記第1、第2強磁性膜のいずれか一方を、固着層として機能するいずれか他方に対して高電位にすることを特徴とする請求項1乃至3いずれか1項記載の半導体記憶装置。
- 前記メモリセルは、ゲートと、前記第1、第2強磁性膜のいずれか一方に接続された電流経路の一端と、第1電位ノードに接続された電流経路の他端とを備えるスイッチングトランジスタを更に備え、
前記第2電流ドライバ回路は、第1カレントソース及び電圧源を含み、前記書き込み動作時において、前記第1カレントソースが前記第1、第2強磁性膜のいずれか他方から前記第2電流を供給し、前記電圧源が前記スイッチングトランジスタのゲートに電圧を供給することにより、前記第2電流を前記第1、第2強磁性膜間に流すことを特徴とする請求項1乃至4いずれか1項記載の半導体記憶装置。 - 前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行の前記メモリセルの前記磁気抵抗素子に近接して設けられた前記第1配線を共通接続する書き込みワード線と、
同一行の前記メモリセルの前記スイッチングトランジスタの前記ゲートを共通接続する選択用ワード線と、
同一列の前記メモリセルの前記第1、第2強磁性膜のいずれか他方を共通接続しするビット線と、
前記書き込みワード線及び選択用ワード線を選択するロウデコーダと、
前記ビット線を選択するカラムデコーダと
を更に備え、前記第1電流ドライバ回路は、前記ロウデコーダによって選択された前記書き込みワード線に前記第1電流を供給し、
前記第1カレントソースは、前記カラムデコーダによって選択された前記ビット線に前記第2電流を供給し、
前記第2電圧源は、前記ロウデコーダによって選択された前記選択用ワード線に前記電圧を供給することを特徴とする請求項5記載の半導体記憶装置。 - 前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行の前記メモリセルの前記磁気抵抗素子に近接して設けられた前記第1配線を共通接続する書き込みワード線と、
同一行の前記メモリセルの前記第1、第2強磁性膜のいずれか一方を共通接続する選択用ワード線と、
同一列の前記メモリセルの前記第1、第2強磁性膜のいずれか他方を共通接続しするビット線と、
前記書き込みワード線及び選択用ワード線を選択するロウデコーダと、
前記ビット線を選択するカラムデコーダと
を更に備え、前記第1電流ドライバ回路は、前記ロウデコーダによって選択された前記書き込みワード線に前記第1電流を供給し、
前記第2電流ドライバ回路は、第1カレントソース及びカレントシンクを含み、前記第1カレントソースと前記カレントシンクのいずれか一方は、前記カラムデコーダによって選択された前記ビット線に接続され、いずれか他方は、前記ロウデコーダによって選択された前記選択用ワード線に接続されることを特徴とする請求項1乃至4いずれか1項記載の半導体記憶装置。 - 前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一列の前記メモリセルの前記磁気抵抗素子に近接して設けられた前記第1配線を共通接続する書き込みビット線と、
同一列の前記メモリセルの前記第1、第2強磁性膜のいずれか一方を共通接続する選択用ビット線と、
同一行の前記メモリセルの前記第1、第2強磁性膜のいずれか他方を共通接続しするワード線と、
前記ワード線を選択するロウデコーダと、
前記書き込みビット線及び前記選択用ビット線を選択するカラムデコーダと
を更に備え、前記第1電流ドライバ回路は、前記カラムデコーダによって選択された前記書き込みビット線に前記第1電流を供給し、
前記第2電流ドライバ回路は、第1カレントソース及びカレントシンクを含み、前記第1カレントソースと前記カレントシンクのいずれか一方は、前記ロウデコーダによって選択された前記ワード線に接続され、いずれか他方は、前記カラムデコーダによって選択された前記選択用ビット線に接続される
ことを特徴とする請求項1乃至4いずれか1項記載の半導体記憶装置。 - 前記第1、第2強磁性膜のいずれか一方と、前記スイッチングトランジスタの前記電流経路の一端とを接続する第1引き出し配線及び第1コンタクトプラグと、
前記第1、第2強磁性膜のいずれか他方と、前記ビット線とを接続する第2引き出し配線及び第2コンタクトプラグと
を更に備え、前記第1、第2コンタクトプラグは、前記磁気抵抗素子の直下及び直上以外の領域に形成されることを特徴とする請求項6記載の半導体記憶装置。 - 前記第1、第2強磁性膜のいずれか一方と前記選択用ワード線とを接続する第1引き出し配線及び第1コンタクトプラグと、
前記第1、第2強磁性膜のいずれか他方と前記ビット線とを接続する第2引き出し配線及び第2コンタクトプラグと
を更に備え、前記第1、第2コンタクトプラグは、前記磁気抵抗素子の直下及び直上以外の領域に形成されることを特徴とする請求項7記載の半導体記憶装置。 - 前記第1、第2強磁性膜のいずれか一方と前記選択用ビット線とを接続する第1引き出し配線及び第1コンタクトプラグと、
前記第1、第2強磁性膜のいずれか他方と前記ワード線とを接続する第2引き出し配線及び第2コンタクトプラグと
を更に備え、前記第1、第2コンタクトプラグは、前記磁気抵抗素子の直下及び直上以外の領域に形成されることを特徴とする請求項8記載の半導体記憶装置。 - 前記第1、第2強磁性膜のいずれか一方に接するようにして形成された引き出し配線を更に備え、
前記第2電流ドライバ回路は、前記第2電流を供給する際、前記第1、第2強磁性膜のいずれか一方を、いずれか他方に対して高電位にすることを特徴とする請求項1乃至9いずれか1項記載の半導体記憶装置。 - 前記メモリセルは、半導体基板の表面内に互いに離隔して形成されたソース・ドレイン領域と、前記ソース・ドレイン領域間の前記半導体基板上に、ゲート絶縁膜を介在して形成されたゲート電極とを備え、前記半導体基板上に形成された第1層間絶縁膜に被覆される前記スイッチングトランジスタと、
前記第1層間絶縁膜上に形成された引き出し配線層と、
前記第1層間絶縁膜中に形成され、前記スイッチングトランジスタのドレイン領域と前記引き出し配線層とを接続する第1コンタクトプラグと、
前記引き出し配線層上に形成された前記磁気抵抗素子と、
前記第1層間絶縁膜中において、前記磁気抵抗素子の直下の領域に形成された前記第1配線と
を備え、前記第1配線は、前記第1層間絶縁膜中において、最下層に位置する金属配線層によって形成されることを特徴とする請求項6記載の半導体記憶装置。 - 前記第1層間絶縁膜中に形成され、同一行の前記メモリセルに含まれる前記スイッチングトランジスタのソース領域を共通接続する第2コンタクトプラグを更に備えることを特徴とする請求項13記載の半導体記憶装置。
- 複数の前記メモリセルを被覆するようにして形成された第2層間絶縁膜と、
前記第2層間絶縁膜中において、隣接する前記メモリセルの磁気抵抗素子間に形成され、前記第2層間絶縁膜より熱伝導率の低い熱伝導防止領域とを更に備えることを特徴とする請求項1乃至14いずれか1項記載の半導体記憶装置。 - 前記熱伝導防止領域は、前記第2層間絶縁膜中に設けられた空洞であることを特徴とする請求項15記載の半導体記憶装置。
- 記録層として機能する前記第1、第2強磁性膜のいずれか一方を介在して前記絶縁膜と対向するようにして形成された応力印加層を更に備え、
前記記録層は、正の値の磁歪定数を有し、且つ熱膨張係数が前記応力印加層よりも小さいことを特徴とする請求項1乃至16いずれか1項記載の半導体記憶装置。 - 記録層として機能する前記第1、第2強磁性膜のいずれか一方を介在して前記絶縁膜と対向するようにして形成された応力印加層を更に備え、
前記記録層は、負の値の磁歪定数を有し、且つ熱膨張率係数が前記応力印加層よりも大きいことを特徴とする請求項1乃至16いずれか1項記載の半導体記憶装置。 - 前記磁歪定数の絶対値が、5×10−6よりも大きいことを特徴とする請求項17または18記載の半導体記憶装置。
- 前記応力印加層は、前記記録層の一部として機能することを特徴とする請求項17乃至19いずれか1項記載の半導体記憶装置。
- 記録層として機能する前記第1、第2強磁性膜のいずれか一方は、前記絶縁膜との界面から膜厚方向に沿って低くなるように熱膨張係数が変化していることを特徴とする請求項1乃至16いずれか1項記載の半導体記憶装置。
- 前記記録層は、Ni及びFeを含む合金であり、前記絶縁膜との界面から膜厚方向に沿って減少するようにNi含有率が変化していることを特徴とする請求項21記載の半導体記憶装置。
- 記録層として機能する前記第1、第2強磁性膜のいずれか一方を介在して前記絶縁膜と対向するようにして形成されたピエゾ効果膜を更に備えることを特徴とする請求項1乃至16いずれか1項記載の半導体記憶装置。
- 前記第1カレントソースは、前記メモリセルアレイを介在して前記ビット線に沿った方向に対向するように配置された第2、第3カレントソースを含み、
前記第2カレントソースは、偶数列の前記ビット線に前記第2電流を供給し、前記第3カレントソースは、奇数列の前記ビット線に前記第2電流を供給することを特徴とする請求項6記載の半導体記憶装置。 - 前記第1カレントソースは、前記メモリセルアレイを介在して前記ビット線に沿った方向に対向するように配置された第2、第3カレントソースを含み、
前記第2カレントソースは、偶数列の前記ビット線と偶数行の前記選択用ワード線とのいずれか一方に接続され、
前記第3カレントソースは、前記第2カレントソースが前記偶数列の前記ビット線に接続される場合には奇数列の前記ビット線に接続され、前記第2カレントソースが前記偶数行の前記選択用ワード線に接続される場合には奇数行の前記選択用ワード線に接続されることを特徴とする請求項7記載の半導体記憶装置。 - 前記第1カレントソースは、前記メモリセルアレイを介在して前記ビット線に沿った方向に対向するように配置された第2、第3カレントソースを含み、
前記第2カレントソースは、偶数行の前記ワード線と偶数列の前記選択用ビット線とのいずれか一方に接続され、
前記第3カレントソースは、前記第2カレントソースが前記偶数行の前記ワード線に接続される場合には奇数行の前記ワード線に接続され、前記第2カレントソースが前記偶数列の前記選択用ビット線に接続される場合には奇数列の前記選択用ビット線に接続されることを特徴とする請求項8記載の半導体記憶装置。 - 第1強磁性膜と、前記第1強磁性膜上に形成された絶縁膜と、前記絶縁膜上に形成された第2強磁性膜とを備える磁気抵抗素子を含むメモリセルがマトリクス状に配置された半導体記憶装置のデータ書き込み方法であって、
第1選択メモリセルに含まれる前記磁気抵抗素子の前記第1、第2強磁性膜間に、前記絶縁膜を介して第1電流を流すステップと、
前記第1選択メモリセルの前記磁気抵抗素子に前記第1電流を流した状態で、前記磁気抵抗素子の近傍に配置された配線に第2電流を流すことにより、前記磁気抵抗素子に磁場を印加するステップと、
前記第1電流の供給を停止するステップと、
前記第1電流の供給を停止した後に、前記第2電流の供給を停止するステップとを具備することを特徴とする半導体記憶装置のデータ書き込み方法。 - 前記第1電流を流すステップにおいて、前記第1電流は、同一行に配置され、第1のデータを書き込むべき複数の前記第1選択メモリセルに含まれる前記磁気抵抗素子に供給され、
前記磁気抵抗素子に磁場を印加するステップにおいて、前記第2電流は、前記配線の一端から他端に向かって流れるように供給され、
前記第2電流の供給を停止するステップの後、前記第1選択メモリセルと同一行に配置され、第2のデータを書き込むべき複数の第2選択メモリセルに含まれる前記磁気抵抗素子の前記第1、第2強磁性膜間に、前記絶縁膜を介して第3電流を流すステップと、
前記第2選択メモリセルの前記磁気抵抗素子に前記第3電流を流した状態で、前記磁気抵抗素子の近傍に配置された前記配線に、該配線の前記他端から前記一端に向かって第4電流を流すことにより、前記磁気抵抗素子に磁場を印加するステップと、
前記第3電流の供給を停止するステップと、
前記第3電流の供給を停止した後に、前記第4電流の供給を停止するステップとを更に備えることを特徴とする請求項27記載の半導体記憶装置のデータ書き込み方法。
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