KR20170132510A - 저항변화 메모리 장치 및 동작 방법 - Google Patents

저항변화 메모리 장치 및 동작 방법 Download PDF

Info

Publication number
KR20170132510A
KR20170132510A KR1020160063488A KR20160063488A KR20170132510A KR 20170132510 A KR20170132510 A KR 20170132510A KR 1020160063488 A KR1020160063488 A KR 1020160063488A KR 20160063488 A KR20160063488 A KR 20160063488A KR 20170132510 A KR20170132510 A KR 20170132510A
Authority
KR
South Korea
Prior art keywords
memory cell
address signals
current
bit line
resistance change
Prior art date
Application number
KR1020160063488A
Other languages
English (en)
Inventor
천준호
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160063488A priority Critical patent/KR20170132510A/ko
Priority to US15/275,732 priority patent/US9911467B2/en
Publication of KR20170132510A publication Critical patent/KR20170132510A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0088—Write with the simultaneous writing of a plurality of cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C2029/2602—Concurrent test

Landscapes

  • Semiconductor Memories (AREA)

Abstract

본 기술의 일 실시예에 의한 저항변화 메모리 장치는 복수의 저항변화 메모리 셀을 포함하는 메모리 셀 어레이 및 테스트 프로그램 모드시 제공되는 적어도 2개의 어드레스 신호에 응답하여, 어느 하나의 메모리 셀을 통해 흐르는 전류 경로와, 다른 하나의 메모리 셀을 통해 흐르는 전류 경로가 상이하도록 제어하는 컨트롤러를 포함하도록 구성될 수 있다.

Description

저항변화 메모리 장치 및 동작 방법{Resistance Variable Memory Apparatus and Operating Method}
본 발명은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 저항변화 메모리 장치 및 동작 방법에 관한 것이다.
저항변화 메모리 장치는 인가되는 전류 또는 전압 레벨에 따라 데이터 저장 물질의 저항 상태를 가변시켜 데이터를 저장하는 메모리 장치이다.
저항변화 메모리 장치는 플래시 메모리 장치에 비하여 매우 빠른 속도로 동작하며, 읽기/쓰기가 가능할 뿐 아니라, 낮은 생산 비용 및 긴 수명 등의 장점을 가지고 있다.
최근, 저항변화 메모리 장치의 집적도를 향상시키기 위해 복수의 메모리 셀들을 층층이 쌓아 올리는 적층 구조, 또는 복수의 하부전극과 복수의 상부전극이 서로 교차하도록 형성되고 그 교차점에 메모리 노드가 형성되는 크로스 포인트 구조 등이 제안되었다.
저항변화 메모리 장치의 고속 동작을 위해서는 동시에 접근 가능한 메모리 셀의 개수를 최대화할 수 있어야 한다. 아울러, 신뢰성 있는 동작을 보장하기 위해서는 동시에 접근 가능한 메모리 셀마다 기 설정된 레벨의 바이어스를 인가할 수 있어야 한다.
본 기술의 실시예는 동시 접근 가능한 메모리 셀의 개수를 최대화하면서도 안정적으로 바이어스를 인가할 수 있는 저항변화 메모리 장치 및 동작 방법을 제공할 수 있다.
본 기술의 일 실시예에 의한 저항변화 메모리 장치는 복수의 저항변화 메모리 셀을 포함하는 메모리 셀 어레이; 및 테스트 프로그램 모드시 제공되는 적어도 2개의 어드레스 신호에 응답하여, 어느 하나의 메모리 셀을 통해 흐르는 전류 경로와, 다른 하나의 메모리 셀을 통해 흐르는 전류 경로가 상이하도록 제어하는 컨트롤러;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 저항변화 메모리 장치는 복수의 워드라인 및 복수의 비트라인 간에 접속되는 복수의 저항변화 메모리 셀을 포함하는 메모리 셀 어레이; 제 1 라이트 드라이버 및 제 2 전류 싱크부를 포함하도록 구성되는 로우측 쓰기 제어부; 상기 로우측 쓰기 제어부와 상기 복수의 워드라인 간의 접속 경로를 제어하는 제 1 스위칭부; 제 2 라이트 드라이버 및 제 2 전류 싱크부를 포함하도록 구성되는 읽기/쓰기 회로부; 상기 읽기/쓰기 회로부와 상기 복수의 비트라인 간의 접속 경로를 제어하는 제 2 스위칭부; 및 테스트 프로그램 모드시 제공되는 복수의 어드레스 신호에 응답하여, 상기 복수의 어드레스 신호에 대응하는 복수의 복수의 메모리 셀, 상기 로우측 쓰기 제어부 및 상기 읽기/쓰기 회로부 간의 접속 경로가 결정되도록 상기 제 1 스위칭부 및 상기 제 2 스위칭부를 제어하도록 구성되는 컨트롤러;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 저항변화 메모리 장치의 동작 방법은 복수의 저항변화 메모리 셀을 포함하는 메모리 셀 어레이 및 컨트롤러를 포함하는 저항변화 메모리 장치의 동작 방법으로서, 테스트 프로그램 모드시 제공되는 적어도 2개의 어드레스 신호에 응답하여, 상기 컨트롤러가 어느 하나의 메모리 셀을 통해 흐르는 전류 경로와, 다른 하나의 메모리 셀을 통해 흐르는 전류 경로가 상이하도록 제어하여 테스트 데이터를 프로그램하도록 구성될 수 있다.
본 기술에 의하면 테스트 모드에서 동시 접근 가능한 메모리 셀의 개수를 최대화하여 테스트에 소요되는 시간을 최소화할 수 있다.
도 1은 일 실시예에 의한 저항변화 메모리 장치의 구성도이다.
도 2는 일 실시예에 의한 저항변화 메모리 셀 어레이의 구성도이다.
도 3은 일 실시예에 의한 저항변화 메모리 장치의 동작 방법을 설명하기 위한 개념도이다.
도 4는 일 실시예에 의한 저항변화 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 저항변화 메모리 장치의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 저항변화 메모리 장치(10)는 메모리 셀 어레이(110), 로우 선택부(120), 컬럼 선택부(130), 컨트롤러(140), 로우측 쓰기 회로부(150), 제 1 스위칭부(160), 읽기/쓰기 회로부(170) 및 제 2 스위칭부(180) 를 포함하도록 구성될 수 있다.
메모리 셀 어레이(110)는 복수의 비트라인(BL0~BLn)과 복수의 워드라인(WL0~WLm) 간에 접속되는 복수의 메모리 셀을 포함할 수 있다. 복수의 메모리 셀 각각은 예를 들어 선택소자 및 데이터 저장부를 포함할 수 있다. 메모리 셀 어레이(110)는 단층 어레이 구조, 적층 어레이 구조, 크로스 포인트 어레이 구조 등 적용 가능한 다양한 구조 중에서 채택될 수 있다.
로우 선택부(120)는 외부로부터 제공되는 로우 어드레스 신호를 디코딩하여 로우 어드레스 신호에 대응하는 워드라인을 선택하도록 구성될 수 있다.
컬럼 선택부(130)는 외부로부터 제공되는 컬럼 어드레스 신호를 디코딩하여 컬럼 어드레스 신호에 대응하는 비트라인을 선택하도록 구성될 수 있다.
일 실시예에서, 테스트 프로그램 모드시 로우 어드레스 및 컬럼 어드레스로 이루어지는 어드레스 신호는 적어도 2개 제공될 수 있다.
컨트롤러(140)는 저항변화 메모리 장치(10)의 전체적인 동작을 제어하도록 구성될 수 있다.
로우측 쓰기 제어부(150)는 제 1 라이트 드라이버(WD, 1501) 및 제 1 전류 싱크부(CS, 1503)를 포함할 수 있다. 제 1 라이트 드라이버(1501)는 테스트 프로그램 모드시 선택된 어느 하나 또는 다른 하나의 워드라인으로 프로그램 전압을 공급하도록 구성될 수 있다. 제 1 전류 싱크부(1503)는 테스트 프로그램 모드시 선택된 다른 하나 또는 어느 하나의 워드라인의 전류를 싱크시키도록 구성될 수 있다.
제 1 스위칭부(160)는 테스트 프로그램 모드시 컨트롤러(140)의 제어에 따라 로우측 쓰기 제어부(150)에 포함될 수 있는 제 1 라이트 드라이버(WD, 1501) 및 전류 싱크부(CS, 1503)와 로우 선택부(120) 간의 접속 경로를 제어하도록 구성될 수 있다.
읽기/쓰기 회로부(170)는 제 2 라이트 드라이버(WD, 1701), 제 2 전류 싱크부(CS, 1703) 및 읽기 회로부(SA, 1705)를 포함할 수 있다. 제 2 라이트 드라이버(1707)는 테스트 프로그램 모드시 선택된 다른 하나 또는 어느 하나의 워드라인으로 프로그램 전압을 공급하도록 구성될 수 있다. 제 2 전류 싱크부(1703)는 테스트 프로그램 모드시 선택된 어느 하나 또는 다른 하나의 워드라인 전류를 싱크시키도록 구성될 수 있다. 읽기 회로부(1705)는 노멀 모드 및 테스트 모드에서 선택된 메모리 셀의 데이터의 레벨을 판별하여 출력하도록 구성될 수 있다.
제 2 스위칭부(180)는 테스트 프로그램 모드시 컨트롤러(140)의 제어에 따라 읽기/쓰기 제어부(170)에 포함될 수 있는 제 2 라이트 드라이버(WD, 1701) 및 전류 싱크부(CS, 1703)와 컬럼 선택부(130) 간의 접속 경로를 제어하도록 구성될 수 있다.
일 실시예에서, 테스트 프로그램 모드시 2개의 어드레스 신호가 제공됨에 따라, 컨트롤러(140)는 2개의 어드레스 신호 중 어느 하나에 포함되는 로우 어드레스에 대응하는 워드라인이 제 1 전류 싱크부(1503)에 접속되도록 제 1 스위칭부(160)를 제어하고, 컬럼 어드레스에 대응하는 비트라인이 제 2 라이트 드라이버(1701)에 접속되도록 제 2 스위칭부(180)를 제어할 수 있다. 또한, 컨트롤러(140)는 2개의 어드레스 신호 중 다른 하나에 포함하는 로우 어드레스에 대응하는 워드라인이 제 1 라이트 드라이버(1501)에 접속되도록 제 1 스위칭부(160)를 제어하고, 컬럼 어드레스에 대응하는 비트라인이 제 2 전류 싱크부(1703)에 접속되도록 제 2 스위칭부(180)를 제어할 수 있다.
따라서, 2개의 어드레스 신호에 대응하는 2개의 메모리 셀을 동시에 테스트 데이터로 프로그램하기 위하여, 선택된 제 1 메모리 셀의 비트라인(제 1 비트라인)으로는 제 2 라이트 드라이버(1701)를 통해 프로그램 전압을 공급하고, 제 1 메모리 셀의 워드라인(제 1 워드라인)은 제 1 전류 싱크부(1503)에 접속되도록 하여, 제 1 비트라인-제 1 메모리 셀-제 1 워드라인을 통해 전류 경로를 형성할 수 있다. 또한, 선택된 제 2 메모리 셀의 워드라인(제 2 워드라인)으로는 제 1 라이트 드라이버(1501)를 통해 프로그램 전압을 공급하고, 제 2 메모리 셀의 비트라인(제 2 비트라인)은 제 2 전류 싱크부(1703)에 접속되도록 하여 제 2 워드라인-제 2 메모리 셀-제 2 비트라인을 통해 전류 경로를 형성할 수 있다.
일 실시예에서, 테스트 프로그램 모드시 제공되는 2개의 어드레스 신호는 서로 다른 로우 어드레스 및 컬럼 어드레스를 가질 수 있다. 이에 따라, 2개의 어드레스 신호에 대응하여 선택된 2개의 메모리 셀을 통한 전류의 흐름이 중첩되지 않고 분산될 수 있다. 결국. 선택된 2개의 메모리 셀에 기 설정된 프로그램 전압을 전압 강하 현상 없이 제공할 수 있어, 2개의 메모리 셀에 대한 동시 프로그램 동작이 가능하게 된다.
테스트 프로그램 모드시에는 많은 양의 전류가 소모된다. 본 실시예에서는 동시에 복수의 메모리 셀에 테스트 데이터를 프로그램하면서도 특정 메모리 셀로 전류가 집중되어 다른 메모리 셀에 대한 전압 강하 현상이 유발되는 것을 방지할 수 있다. 이에 따라 동시 프로그램 가능한 메모리 셀의 개수를 최대화하여 테스트에 소요되는 시간을 최소화할 수 있다.
일 실시예에서, 메모리 셀 어레이(110)는 복수의 매트로 이루어질 수 있다. 일반적인 테스트 프로그램 모드시에는 전류 소모량 문제로 인해 하나의 매트에서 하나의 메모리 셀만을 선택하여 테스트 프로그램 동작을 수행하게 된다. 이와 달리, 본 실시예에서는 전류의 흐름을 분산시킴에 의해 동시에 2개 또는 그 이상의 메모리 셀에 테스트 데이터를 프로그램할 수 있다.
한편, 테스트 프로그램 모드시 미선택 워드라인 및 비트라인은 중간레벨 전압, 예를 들어 전원전압의 1/2 레벨로 바이어싱될 수 있다.
메모리 셀 어레이(110)는 단층 어레이 구조, 적층 어레이 구조, 크로스 포인트 어레이 구조일 수 있다.
도 2는 일 실시예에 의한 저항변화 메모리 셀 어레이의 구성도로서, 크로스 포인트 어레이 구조를 예시하였다.
도 2를 참조하면, 일 실시예에 의한 메모리 셀 어레이(110-1)는 제 1 하부배선(L1-0)과 제 2 배선(L2-0) 간에 접속되는 제 1 메모리 셀(MC1) 및, 제 2 배선(L2-0)과 제 1 상부배선(L1-1) 간에 접속되는 제 2 메모리 셀(MC2)이 어레이 형태로 배열된 구조를 가질 수 있다.
일 실시예에서, 제 1 배선(L1-x)은 비트라인일 수 있고, 제 2 배선(L2-y)은 워드라인일 수 있으나 이에 한정되지 않는다.
각각의 메모리 셀(MC1, MC2)은 선택소자 및 데이터 저장부가 직렬 접속된 구조일 수 있다. 도시하지 않았지만 선택소자는 수직형 트랜지스터, 다이오드, 오보닉 임계 스위칭 소자 등 다양한 선택소자 중에서 선택될 수 있다. 데이터 저장부는 인가되는 전류량에 따라 저항치가 변화하는 물질로 구성할 수 있으며, 일 예로 상변화 물질을 이용하여 구성할 수 있으나 이에 한정되지 않는다.
도 3은 일 실시예에 의한 저항변화 메모리 장치의 동작 방법을 설명하기 위한 개념도이다.
테스트 프로그램 모드시 2개의 어드레스 신호가 인가된 경우를 가정한다. 예를 들어, 제 1 어드레스 신호는 제 1 비트라인(BL1)과 제 1 워드라인(WL1)에 대응하는 어드레스 신호일 수 있고, 제 2 어드레스 신호는 제 2 비트라인(BL2)과 제 2 워드라인(WL2)에 대응하는 어드레스 신호일 수 있다.
컨트롤러(140)는 제 1 어드레스 신호에 대응하는 제 1 비트라인(BL1)이 제 2 라이트 드라이버(1701)에 접속되도록 제 2 스위칭부(180)를 제어하고, 제 1 어드레스 신호에 대응하는 제 1 워드라인(WL1)이 제 1 전류 싱크부(1503)에 접속되도록 제 1 스위칭부(160)를 제어할 수 있다. 또한, 컨트롤러(140)는 제 2 어드레스 신호에 대응하는 제 2 워드라인(WL2)이 제 1 라이트 드라이버(1501)에 접속되도록 제 1 스위칭부(160)를 제어하고, 제 2 어드레스 신호에 대응하는 제 2 비트라인(BL2)이 제 2 전류 싱크부(1703)에 접속되도록 제 2 스위칭부(180)를 제어할 수 있다.
이 경우, 제 1 어드레스 신호에 대응하는 제 1 메모리 셀(MC11)에 대해서는 제 1 비트라인(BL1) - 제 1 메모리 셀(MC11) - 제 1 워드라인(WL1)으로 전류 경로가 형성된다. 또한, 제 2 어드레스 신호에 대응하는 제 2 메모리 셀(MC22)에 대해서는 제 2 워드라인(WL2) - 제 2 메모리 셀(MC22) - 제 2 비트라인(BL2)으로 전류 경로가 형성된다.
따라서, 전류의 흐름이 집중되지 않고 분산될 수 있고, 동시에 2개의 메모리 셀(MC11, MC22)에 테스트 데이터를 프로그램할 수 있게 된다.
도 4는 일 실시예에 의한 저항변화 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
테스트 모드에서 프로그램 동작을 수행하고자 함에 따라, 프로그램할 메모리 셀에 대한 어드레스 신호가 제공될 수 있다(S101). 일 실시예에서 어드레스 신호는 2개의 메모리 셀을 선택할 수 있도록 제공될 수 있으나, 그 이상의 메모리 셀을 선택할 수 있도록 제공되는 것도 가능하다. 아울러, 어드레스 신호는 서로 다른 로우 어드레스 및 서로 다른 컬럼 어드레스를 갖도록 제공될 수 있다.
어드레스 신호가 제공됨에 따라, 컨트롤러(140)는 어드레스 신호에 대응하는 메모리 셀의 워드라인 및 비트라인에 대한 바이어스 조건을 결정할 수 있다(S103). 바이어스 조건을 결정하는 것은 어드레스 신호에 포함되는 2개 또는 그 이상의 로우 어드레스 및 컬럼 어드레스에 대응하는 각 워드라인 및 각 비트라인을 라이트 드라이버에 연결할 것인지, 전류 싱크부에 연결할 것인지를 결정하는 과정일 수 있다. 컨트롤러(140)가 바이어스 조건을 결정하는 데에는 특별한 규칙이 적용될 필요가 없으며, 단지 어느 하나의 어드레스 신호에 대응하는 메모리 셀과 다른 하나의 어드레스 신호에 대응하는 메모리 셀이 서로 다른 전류 경로를 갖도록 결정하는 것으로 충분하다.
바이어스 조건이 결정되면, 각 워드라인 및 비트라인으로 바이어스를 인가할 수 있다(S105).
일 실시예에서, 어느 하나의 메모리 셀의 비트라인은 제 2 라이트 드라이버(1701)에 접속되도록 하여 프로그램 전압을 인가하고, 어느 하나의 메모리 셀의 워드라인은 제 1 전류 싱크부(1503)에 접속되도록 하여 접지전압 또는 네거티브 전압을 인가할 수 있다. 또한, 다른 하나의 메모리 셀의 워드라인은 제 1 라이트 드라이버(1501)에 접속되도록 하여 프로그램 전압을 인가하고, 다른 하나의 메모리 셀의 비트라인은 제 2 전류 싱크부(1703)에 접속되도록 하여 접지전압 또는 네거티브 전압을 인가할 수 있다. 미선택된 메모리 셀의 워드라인 및 비트라인에는 각각 중간레벨 전압을 인가할 수 있다.
각 워드라인 및 비트라인으로 바이어스가 인가되면 프로그램 동작이 수행될 수 있다(S107). 따라서 선택된 2개 또는 그 이상의 메모리 셀에 동시에 테스트 데이터가 프로그램되게 된다. 테스트 데이터 프로그램시 전류 경로가 중첩되지 않고 분산되어 특정 메모리 셀로의 전류가 집중되어 다른 메모리 셀에 대한 프로그램 전압이 강하되는 것을 방지할 수 있다. 결국, 복수의 메모리 셀에 기 설정된 프로그램 전류를 전압 강하 현상 없이 인가할 수 있다. 그러므로 복수의 메모리 셀에 동시에 테스트 데이터를 프로그램할 수 있어 테스트에 소요되는 시간을 대폭 단축시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 저항변화 메모리 장치
110 : 메모리 셀 어레이
120 : 로우 선택부
130 : 컬럼 선택부
140 : 컨트롤러
150 : 로우측 쓰기 회로부
160 : 제 1 스위칭부
170 : 읽기/쓰기 회로부
180 : 제 2 스위칭부

Claims (10)

  1. 복수의 저항변화 메모리 셀을 포함하는 메모리 셀 어레이; 및
    테스트 프로그램 모드시 제공되는 적어도 2개의 어드레스 신호에 응답하여, 어느 하나의 메모리 셀을 통해 흐르는 전류 경로와, 다른 하나의 메모리 셀을 통해 흐르는 전류 경로가 상이하도록 제어하는 컨트롤러;
    를 포함하도록 구성되는 저항변화 메모리 장치.
  2. 제 1 항에 있어서,
    상기 어드레스 신호는 서로 다른 컬럼 어드레스 및 서로 다른 로우 어드레스를 갖도록 구성되는 저항변화 메모리 장치.
  3. 제 1 항에 있어서,
    상기 컨트롤러는, 제 1 비트라인 및 제 1 워드라인 간에 접속된 상기 어느 하나의 메모리 셀에 대해서는 상기 제 1 비트라인으로부터 상기 제 1 워드라인 측으로 전류가 흐르도록 제어하고, 제 2 비트라인 및 제 2 워드라인 간에 접속된 상기 다른 하나의 메모리 셀에 대해서는 상기 제 2 워드라인으로부터 상기 제 2 비트라인 측으로 전류가 흐르도록 제어하도록 구성되는 저항변화 메모리 장치.
  4. 복수의 워드라인 및 복수의 비트라인 간에 접속되는 복수의 저항변화 메모리 셀을 포함하는 메모리 셀 어레이;
    제 1 라이트 드라이버 및 제 2 전류 싱크부를 포함하도록 구성되는 로우측 쓰기 제어부;
    상기 로우측 쓰기 제어부와 상기 복수의 워드라인 간의 접속 경로를 제어하는 제 1 스위칭부;
    제 2 라이트 드라이버 및 제 2 전류 싱크부를 포함하도록 구성되는 읽기/쓰기 회로부;
    상기 읽기/쓰기 회로부와 상기 복수의 비트라인 간의 접속 경로를 제어하는 제 2 스위칭부; 및
    테스트 프로그램 모드시 제공되는 복수의 어드레스 신호에 응답하여, 상기 복수의 어드레스 신호에 대응하는 복수의 복수의 메모리 셀, 상기 로우측 쓰기 제어부 및 상기 읽기/쓰기 회로부 간의 접속 경로가 결정되도록 상기 제 1 스위칭부 및 상기 제 2 스위칭부를 제어하도록 구성되는 컨트롤러;
    를 포함하도록 구성되는 저항변화 메모리 장치.
  5. 제 4 항에 있어서,
    상기 컨트롤러는, 상기 복수의 어드레스 신호 중 어느 하나에 대응하는 메모리 셀을 통해 흐르는 전류 경로와, 상기 복수의 어드레스 신호 중 다른 하나에 대응하는 메모리 셀을 통해 흐르는 전류 경로가 상이하도록 제어하도록 구성되는 저항변화 메모리 장치,
  6. 제 4 항에 있어서,
    상기 컨트롤러는, 상기 복수의 어드레스 신호 중 어느 하나에 대응하는 제 1 메모리 셀의 비트라인이 상기 제 2 라이트 드라이버에 접속되도록 제어하고, 상기 제 1 메모리 셀의 워드라인이 상기 제 1 전류 싱크부에 접속되도록 제어하며, 상기 복수의 어드레스 신호 중 다른 하나에 대응하는 제 2 메모리 셀의 비트라인이 상기 제 2 전류 싱크부에 접속되도록 제어하고, 상기 제 2 메모리 셀의 워드라인이 상기 제 1 라이트 드라이버에 접속되도록 제어하도록 구성되는 저항변화 메모리 장치.
  7. 제 4 항에 있어서,
    상기 테스트 프로그램 모드시 제공되는 상기 복수의 어드레스 신호는 서로 다른 컬럼 어드레스 및 서로 다른 로우 어드레스를 갖도록 구성되는 저항변화 메모리 장치.
  8. 복수의 저항변화 메모리 셀을 포함하는 메모리 셀 어레이 및 컨트롤러를 포함하는 저항변화 메모리 장치의 동작 방법으로서,
    테스트 프로그램 모드시 제공되는 적어도 2개의 어드레스 신호에 응답하여, 상기 컨트롤러가 어느 하나의 메모리 셀을 통해 흐르는 전류 경로와, 다른 하나의 메모리 셀을 통해 흐르는 전류 경로가 상이하도록 제어하여 테스트 데이터를 프로그램하도록 구성되는 저항변화 메모리 장치의 동작 방법.
  9. 제 8 항에 있어서,
    상기 어드레스 신호는 서로 다른 컬럼 어드레스 및 서로 다른 로우 어드레스를 갖도록 구성되는 저항변화 메모리 장치의 동작 방법.
  10. 제 8 항에 있어서,
    1 비트라인 및 제 1 워드라인 간에 접속된 상기 어느 하나의 메모리 셀에 대해서는 상기 제 1 비트라인으로부터 상기 제 1 워드라인 측으로 전류가 흐르도록 제어하여 테스트 데이터를 프로그램하고,
    제 2 비트라인 및 제 2 워드라인 간에 접속된 상기 다른 하나의 메모리 셀에 대해서는 상기 제 2 워드라인으로부터 상기 제 2 비트라인 측으로 전류가 흐르도록 제어하여 테스트 데이터를 프로그램하도록 구성되는 저항변화 메모리 장치의 동작 방법.
KR1020160063488A 2016-05-24 2016-05-24 저항변화 메모리 장치 및 동작 방법 KR20170132510A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160063488A KR20170132510A (ko) 2016-05-24 2016-05-24 저항변화 메모리 장치 및 동작 방법
US15/275,732 US9911467B2 (en) 2016-05-24 2016-09-26 Resistance variable memory apparatus and operating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160063488A KR20170132510A (ko) 2016-05-24 2016-05-24 저항변화 메모리 장치 및 동작 방법

Publications (1)

Publication Number Publication Date
KR20170132510A true KR20170132510A (ko) 2017-12-04

Family

ID=60418925

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160063488A KR20170132510A (ko) 2016-05-24 2016-05-24 저항변화 메모리 장치 및 동작 방법

Country Status (2)

Country Link
US (1) US9911467B2 (ko)
KR (1) KR20170132510A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102520496B1 (ko) * 2019-01-03 2023-04-11 삼성전자주식회사 오티피 메모리 장치 및 오피 메모리 장치의 테스트 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6603678B2 (en) 2001-01-11 2003-08-05 Hewlett-Packard Development Company, L.P. Thermally-assisted switching of magnetic memory elements
KR100790043B1 (ko) 2005-09-16 2008-01-02 가부시끼가이샤 도시바 상변화 메모리장치
US7463546B2 (en) * 2006-07-31 2008-12-09 Sandisk 3D Llc Method for using a passive element memory array incorporating reversible polarity word line and bit line decoders
JP4435207B2 (ja) * 2007-06-13 2010-03-17 株式会社東芝 磁気ランダムアクセスメモリ
JP2008310868A (ja) * 2007-06-13 2008-12-25 Sony Corp 半導体メモリデバイス、および、そのデータ読み出し方法
US7940554B2 (en) * 2009-04-24 2011-05-10 Sandisk 3D Llc Reduced complexity array line drivers for 3D matrix arrays
US9042163B2 (en) * 2010-05-12 2015-05-26 Qualcomm Incorporated Memory device having a local current sink
US8885399B2 (en) * 2011-03-29 2014-11-11 Nxp B.V. Phase change memory (PCM) architecture and a method for writing into PCM architecture
KR102003861B1 (ko) * 2013-02-28 2019-10-01 에스케이하이닉스 주식회사 반도체 장치, 프로세서 및 시스템
KR102217243B1 (ko) * 2014-10-28 2021-02-18 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
US20160293252A1 (en) * 2015-03-30 2016-10-06 Kabushiki Kaisha Toshiba Semiconductor storage device

Also Published As

Publication number Publication date
US9911467B2 (en) 2018-03-06
US20170345466A1 (en) 2017-11-30

Similar Documents

Publication Publication Date Title
KR100597636B1 (ko) 상 변화 반도체 메모리 장치
US8891323B2 (en) Semiconductor memory device capable of measuring write current and method for measuring write current
KR101591940B1 (ko) 비휘발성 메모리 장치
JP4861444B2 (ja) 可変抵抗素子のフォーミング方法
US8811059B2 (en) Resistive memory apparatus, layout structure, and sensing circuit thereof
US20140211553A1 (en) Load and short current measurement by current summation technique
KR101959846B1 (ko) 저항성 메모리 장치
CN104685572A (zh) 非易失性半导体存储装置
KR20130092860A (ko) 저항성 메모리 장치
KR100781982B1 (ko) 반도체 메모리 장치 및 워드라인 콘택들의 레이아웃 구조
JP2013200937A (ja) 半導体記憶装置及びその制御方法
KR20210096496A (ko) 3차원 메모리 장치
KR20200120788A (ko) 저항 변화 메모리 장치
JP5989611B2 (ja) 半導体記憶装置、及びそのデータ制御方法
KR20210100404A (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 프로그램 방법
JP5988061B2 (ja) 不揮発性半導体記憶装置
KR20170132510A (ko) 저항변화 메모리 장치 및 동작 방법
JP5207092B2 (ja) 逆バイアス漏れを緩和するシステム及び方法
US8854907B2 (en) Semiconductor device for supplying and measuring electric current through a pad
US11257536B2 (en) Semiconductor storage device and control method thereof
US20090097307A1 (en) Phase-change random access memory device, system having the same, and associated methods
US9842639B1 (en) Systems and methods for managing read voltages in a cross-point memory array
US20180122461A1 (en) Resistive memory apparatus
KR100934852B1 (ko) 상 변화 메모리 장치
KR20130098002A (ko) 수직형 저항 메모리 장치의 프로그램 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
WITB Written withdrawal of application